特開 2024-11224 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024011224

(43)【公開日】2024-01-25

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240118BHJP

   H01L 29/12 20060101ALI20240118BHJP

【ＦＩ】

H01L29/78 652D

H01L29/78 652T

H01L29/78 653A

H01L29/78 652C

H01L29/78 652J

H01L29/78 652H

H01L29/78 652F

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022113056

(22)【出願日】2022-07-14

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】辻 崇

(57)【要約】

【課題】バイポーラ劣化を抑制することができる炭化珪素半導体装置を提供すること。
【解決手段】ｐ⁺⁺型コンタクト領域６は島状に点在して配置され、ｐ^-型ベース領域３のうち、少なくともｐ⁺⁺型コンタクト領域６の直下の正孔電流領域３ａで不純物濃度が５×１０¹⁶／ｃｍ³以下である。互いに隣り合うゲートトレンチ７間の電解緩和用のｐ⁺型領域２２は、正孔電流領域３ａに接する第１部分２２ａと、ｐ^-型ベース領域３のうちの正孔電流領域３ａを除く領域３ｂのみに接する第２部分２２ｂと、に分離されている。ボディダイオード２０の導通時、ｐ⁺⁺型コンタクト領域６、正孔電流領域３ａおよび第１部分２２ａを通ってｎ^-型ドレイン領域１に順方向電流Ｉｆが流れ込む。このため、ｎ^-型ドレイン領域１のうち、第１部分２２ａの直下の正孔注入領域２ａにのみ正孔が注入され、正孔注入領域２ａの周囲に正孔が存在しない領域２ｂが形成される。
【選択図】図２

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第１主面と前記第２半導体領域との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に電気的に接続された第２電極と、
を備え、
前記第４半導体領域は島状に点在して配置され、
前記第２半導体領域のうち、少なくとも深さ方向に前記第４半導体領域に対向する第１領域の不純物濃度は、５×１０¹⁶／ｃｍ³以下であることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第１領域は、前記第４半導体領域との接触面を上底とし、前記第２主面側に向かうにしたがって幅を広くした錐台状をなすことを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域を備え、
前記第２導電型高濃度領域は、
前記第１領域に接する第１部分と、
前記第１領域および前記第１部分と離れて配置され、前記第２半導体領域のうちの前記第１領域を除く第２領域に接する第２部分と、を有することを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項4】

前記第４半導体領域は、前記第１半導体領域の厚さの２倍以上離れて点在することを特徴とする請求項３に記載の炭化珪素半導体装置。

【請求項5】

前記第１半導体領域は、
前記第１部分に接し、前記第２導電型高濃度領域と前記第１半導体領域とのｐｎ接合の順バイアス時に正孔が注入される第３領域と、
前記第２部分に接し、前記第３領域の周囲を囲む、前記ｐｎ接合の順バイアス時に正孔が注入されない第４領域と、を有することを特徴とする請求項３に記載の炭化珪素半導体装置。

【請求項6】

前記第３領域は、前記第１部分との接触面を上底とし、前記第２主面側に向かうにしたがって幅を広くした錐台状をなすことを特徴とする請求項５に記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

一般的に、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）は、半導体基板にボディダイオードを内蔵する。ＭＯＳＦＥＴのボディダイオードは、ｐ⁺⁺型コンタクト領域およびｐ型ベース領域とｎ^-型ドリフト領域およびｎ⁺型ドレイン領域とのｐｎ接合で形成される寄生のｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードである。

【0003】

炭化珪素（ＳｉＣ）を半導体材料として用いた従来の炭化珪素半導体装置の構造について説明する。図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１４は、従来の炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１３には、図１４の切断線ＡＡ－ＡＡ’における断面構造を示す。図１４には、ｐ⁺⁺型コンタクト領域１０６およびｐ⁺型領域１２１，１２２のレイアウトを明確にするため、ｐ型ベース領域１０４およびｎ⁺型ソース領域１０５を図示省略する。

【0004】

図１３，１４に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板１３０のおもて面（ｐ^-型エピタキシャル層１３３側の主面）側にトレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。半導体基板１３０は、炭化珪素からなるｎ⁺型出発基板１３１上にｎ^-型ドリフト領域１０２およびｐ^-型ベース領域１０３となる各エピタキシャル層１３２，１３３を順にエピタキシャル成長させてなる。ｎ⁺型出発基板１３１は、ｎ⁺型ドレイン領域１０１である。

【0005】

ｎ^-型エピタキシャル層１３２のうち、ｎ^-型エピタキシャル層１３２にイオン注入により形成される後述するｐ⁺型領域１２１，１２２およびｎ型電流拡散領域１２３を除く部分がｎ^-型ドリフト領域１０２である。ｐ^-型エピタキシャル層１３３のうち、ｐ^-型エピタキシャル層１３３にイオン注入により形成される後述するｐ型ベース領域１０４、後述するｎ⁺型ソース領域１０５および後述するｐ⁺⁺型コンタクト領域１０６を除く部分がｐ^-型ベース領域１０３である。

【0006】

トレンチゲート構造は、ｐ^-型ベース領域１０３、ｐ型ベース領域１０４、ｎ⁺型ソース領域１０５、ｐ⁺⁺型コンタクト領域１０６、ゲートトレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９で構成される。ｐ⁺⁺型コンタクト領域１０６、ｐ^-型ベース領域１０３、ｐ型ベース領域１０４および後述するｐ⁺型領域１２１，１２２と、後述するｎ型電流拡散領域１２３、ｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１とのｐｎ接合１３４で、ＳｉＣ－ＭＯＳＦＥＴのボディダイオード１２０が形成される。

【0007】

ゲートトレンチ１０７は、半導体基板１３０のおもて面に平行な第１方向Ｘにストライプ状に延在する。互いに隣り合うゲートトレンチ１０７間（メサ部）に、ｐ^-型ベース領域１０３、ｐ型ベース領域１０４、ｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６が選択的に設けられている。ｐ^-型ベース領域１０３、ｐ型ベース領域１０４およびｎ⁺型ソース領域１０５は、ゲートトレンチ１０７の側壁でゲート絶縁膜１０８に接し、第１方向Ｘにゲートトレンチ１０７と同じ長さで途切れることなく延在する。

【0008】

ｐ型ベース領域１０４は、半導体基板１３０のおもて面からｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６よりもｎ⁺型ドレイン領域１０１側（半導体基板１３０の裏面側）に深い位置で、かつ後述するｐ⁺型領域１２２および後述するｎ型電流拡散領域１２３よりもｎ⁺型ソース領域１０５側（半導体基板１３０のおもて面側）に浅い位置に、これらの領域と離れて設けられている。ｐ型ベース領域１０４とこれらの領域との間にはｐ^-型ベース領域１０３が介在する。

【0009】

ｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６は、半導体基板１３０のおもて面とｐ^-型ベース領域１０３との間に、ｐ^-型ベース領域１０３に接してそれぞれ選択的に設けられ、半導体基板１３０のおもて面でソース電極１１２にオーミック接触する。ｐ⁺⁺型コンタクト領域１０６は、ゲートトレンチ１０７から離れて設けられ、半導体基板１３０のおもて面に平行な方向にｎ⁺型ソース領域１０５に隣接する。ｐ⁺⁺型コンタクト領域１０６は、各メサ部において第１方向Ｘに所定ピッチで点在する。

【0010】

ｐ^-型ベース領域１０３とｎ^-型ドリフト領域１０２との間において、ゲートトレンチ１０７の底面よりもｎ⁺型ドレイン領域１０１側に深い位置に、ｐ⁺型領域１２１，１２２およびｎ型電流拡散領域１２３がそれぞれ選択的に設けられている。ｎ型電流拡散領域１２３は、ｎ^-型ドリフト領域１０２、ｐ^-型ベース領域１０３およびｐ⁺型領域１２１，１２２の間に、これらの領域に接して設けられている。ｎ型電流拡散領域１２３は、ゲートトレンチ１０７まで達してゲート絶縁膜１０８に接する。

【0011】

ｐ⁺型領域１２１，１２２は、第１方向Ｘにゲートトレンチ１０７と同じ長さで直線状に途切れることなく延在する。ｐ⁺型領域１２１は、ｐ^-型ベース領域１０３と離れて設けられ、深さ方向Ｚにゲートトレンチ１０７の底面に対向する。ｐ⁺型領域１２１は、図示省略する部分でソース電極１１２に電気的に接続されている。ｐ⁺型領域１２２は、互いに隣り合うゲートトレンチ１０７間に、ｐ^-型ベース領域１０３に接し、ゲートトレンチ１０７およびｐ⁺型領域１２１と離れて設けられている。

【0012】

ソース電極１１２は、層間絶縁膜１１１のコンタクトホールにおいて半導体基板１３０のおもて面でｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６にオーミック接触して、ｎ⁺型ソース領域１０５、ｐ⁺⁺型コンタクト領域１０６、ｐ^-型ベース領域１０３、ｐ型ベース領域１０４およびｐ⁺型領域１２１，１２２に電気的に接続されている。ドレイン電極１１３は、半導体基板１３０の裏面（ｎ⁺型出発基板１３１側の主面）の全面に設けられて、ｎ⁺型ドレイン領域１０１に電気的に接続されている。

【0013】

上述した従来の炭化珪素半導体装置１１０では、通常動作時、ソース電極１１２に対して正の電圧がドレイン電極１１３に印加（ドレイン・ソース間が順バイアス）され、ｐ⁺⁺型コンタクト領域１０６、ｐ^-型ベース領域１０３、ｐ型ベース領域１０４およびｐ⁺型領域１２１，１２２と、ｎ型電流拡散領域１２３、ｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１と、のｐｎ接合１３４が逆バイアスされる。この状態で、ゲート電圧がゲート閾値電圧未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。

【0014】

一方、ドレイン・ソース間が順バイアスされた状態でゲート閾値電圧以上のゲート電圧が印加されると、ｐ^-型ベース領域１０３およびｐ型ベース領域１０４の、ゲートトレンチ１０７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域１０１からｎ^-型ドリフト領域１０２、ｎ型電流拡散領域１２３およびチャネルを通ってｎ⁺型ソース領域１０５へ向かうドリフト電流（正孔電流）Ｉｄｓが流れ、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１１０）がオンする。

【0015】

また、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中や、ＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時には、ドレイン・ソース間が逆バイアスされる。このため、ｐ⁺⁺型コンタクト領域１０６、ｐ^-型ベース領域１０３、ｐ型ベース領域１０４およびｐ⁺型領域１２１，１２２と、ｎ型電流拡散領域１２３、ｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１と、のｐｎ接合１３４が順バイアスされてボディダイオード１２０が導通し、ボディダイオード１２０に順方向電流Ｉｆが流れる。

【0016】

従来のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴとして、深さ方向にｎ⁺型ソース領域に隣接してｐ⁺型領域を配置することで、ｎ⁺型ソース領域の下方におけるｐ⁺型領域およびｐ型ベース領域のパンチスルーを防止してドレイン・ソース間の耐圧を確保した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｐ型ベース領域の不純物濃度が１．０×１０¹⁶／ｃｍ³～１．０×１０¹⁸／ｃｍ³であり、ｐ⁺型領域の不純物濃度が１．０×１０¹⁸／ｃｍ³～１．０×１０²¹／ｃｍ³であることが開示されている。

【先行技術文献】

【特許文献】

【0017】

【特許文献1】特開２００９－２８３５４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0018】

しかしながら、上述した従来の炭化珪素半導体装置１１０（図１３，１４参照）では、ボディダイオード１２０が導通（順方向通電）すると、オン電圧Ｖｏｎの増加や順方向電圧Ｖｆの増加などのいわゆるバイポーラ劣化（ボディダイオード１２０による順方向通電劣化）が起きる。ＳｉＣ－ＭＯＳＦＥＴのバイポーラ劣化の要因について説明する。図１０は、図１３の等価回路を示す回路図である。図１０の破線で囲む部分が図１３，１４の炭化珪素半導体装置１１０（半導体基板１３０）に相当する。

【0019】

図１１は、従来の炭化珪素半導体装置のバイポーラ劣化について説明する説明図である。図１１には、図１３の半導体基板１３０の一部（ｐ⁺型領域１２２近傍におけるｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１）を拡大して示す。図１１（ａ）はボディダイオード１２０の導通時の状態であり、図１１（ｂ）はボディダイオード１２０の導通により積層欠陥１４１（太線）が＜１－１００＞方向に拡張１４２した状態である。図１２は、図１１（ｂ）の半導体基板全体をおもて面側から見た状態を示す平面図である。

【0020】

ドレイン・ソース間に逆並列にボディダイオード１２０が接続される（図１０，１３）。ボディダイオード１２０の順方向電流Ｉｆは、ｐ⁺⁺型コンタクト領域１０６からｐ^-型ベース領域１０３に流れ込み、ｐ^-型ベース領域１０３およびｐ型ベース領域１０４を横方向（半導体基板１３０のおもて面に平行な方向）に拡散する。このため、ｐ^-型ベース領域１０３からｐ⁺型領域１２１，１２２を介してｎ^-型ドリフト領域１０２のほぼ全域に正孔（ｈｏｌｅ：「ｈ」と図示）１３６が注入１３５される（図１１（ａ））。

【0021】

ｎ^-型ドリフト領域１０２に注入１３５された正孔１３６はｎ^-型ドリフト領域１０２内で電子（ｅｌｅｃｔｒｏｎ：「ｅ」と図示）１３７と再結合し、この再結合によって炭化珪素のバンドギャップに近い光等のエネルギーが放出される。このエネルギーを受けて半導体基板１３０の基底面転位（ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）１４０がｎ^-型エピタキシャル層１３２内を（０００１）面に沿って成長し、積層欠陥（ＳＦ：Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）１４１となる。

【0022】

ＢＰＤ１４０はｎ⁺型出発基板１３１に多く存在し、一般的に、ｎ⁺型出発基板１３１のＢＰＤ１４０は、ｎ^-型エピタキシャル層１３２との界面１３８からｎ^-型ドリフト領域１０２（ｎ^-型エピタキシャル層１３２）内へ（０００１）面に沿って＜１１－２０＞方向にオフ角（通常４度程度）に応じた角度で成長していき積層欠陥１４１となり、ｐ⁺型領域１２１，１２２との界面近傍まで成長する。そして、積層欠陥１４１は、さらにｎ^-型ドリフト領域１０２内を＜１－１００＞方向に拡張１４２する（図１１（ｂ）および図１２のハッチング部分）。

【0023】

上述したようにｎ^-型ドリフト領域１０２のほぼ全域に正孔１３６が注入１３５されることで、活性領域１５１のｎ^-型ドリフト領域１０２の全域に臨界濃度１×１０¹⁵／ｃｍ³以上で正孔が存在する。このため、活性領域１５１の全域にわたってｎ⁺型出発基板１３１内の多くのＢＰＤ１４０がｎ^-型ドリフト領域１０２内に成長して積層欠陥１４１に変換され、これらの積層欠陥１４１がｎ^-型ドリフト領域１０２内を＜１－１００＞方向に活性領域１５１とエッジ終端領域１５２との境界まで拡張１４２する。

【0024】

積層欠陥１４１は、電子の流れ（電子電流）に対して抵抗成分となる。このため、積層欠陥１４１が活性領域１５１のｎ^-型ドリフト領域１０２に増大および拡張するほど、ＳｉＣ－ＭＯＳＦＥＴがオン時やボディダイオード１２０の導通時に電子の流れ（ドリフト電流Ｉｄｓと逆向きの流れ、順方向電流Ｉｆと逆向きの流れ）の抵抗成分となり、導通損失が大きくなる。これによって、バイポーラ劣化（オン電圧Ｖｏｎの増加や順方向電圧Ｖｆの増加）が起きる。

【0025】

この発明は、上述した従来技術による課題を解消するため、バイポーラ劣化を抑制することができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0026】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。前記第１主面と前記第２半導体領域との間に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。第１電極は、前記第３半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に電気的に接続されている。前記第４半導体領域は島状に点在して配置されている。前記第２半導体領域のうち、少なくとも深さ方向に前記第４半導体領域に対向する第１領域の不純物濃度は、５×１０¹⁶／ｃｍ³以下である。

【0027】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１領域は、前記第４半導体領域との接触面を上底とし、前記第２主面側に向かうにしたがって幅を広くした錐台状をなすことを特徴とする。

【0028】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域を備える。前記第２導電型高濃度領域は、前記第１領域に接する第１部分と、前記第１領域および前記第１部分と離れて配置され、前記第２半導体領域のうちの前記第１領域を除く第２領域に接する第２部分と、を有することを特徴とする。

【0029】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記第１半導体領域の厚さの２倍以上離れて点在することを特徴とする。

【0030】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域は、前記第１部分に接する第３領域と、前記第２部分に接し、前記第３領域の周囲を囲む第４領域と、を有する。前記第３領域には、前記第２導電型高濃度領域と前記第１半導体領域とのｐｎ接合の順バイアス時に正孔が注入される。前記第４領域には、前記ｐｎ接合の順バイアス時に正孔が注入されないことを特徴とする。

【0031】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３領域は、前記第１部分との接触面を上底とし、前記第２主面側に向かうにしたがって幅を広くした錐台状をなすことを特徴とする。

【0032】

上述した発明によれば、ボディダイオードの導通時に第１半導体領域の第３領域にのみ正孔が注入され、当該第３領域でのみ積層欠陥が成長および拡張し、第３領域と第４領域の境界で積層欠陥の拡張を止めることができるため、第１半導体領域の全体に積層欠陥が拡張しない。

【発明の効果】

【0033】

本発明にかかる炭化珪素半導体装置によれば、バイポーラ劣化を抑制することができるという効果を奏する。

【図面の簡単な説明】

【0034】

【図1】実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【図3】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【図4】実施の形態にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図5】実施の形態にかかる炭化珪素半導体装置の構造の別例を示す断面図である。

【図6】実施の形態にかかる炭化珪素半導体装置の構造の別例を示す断面図である。

【図7】実施の形態にかかる炭化珪素半導体装置の構造の別例を示す断面図である。

【図8】実施の形態にかかる炭化珪素半導体装置の構造の別例を示す断面図である。

【図9】実施の形態にかかる炭化珪素半導体装置の構造の別例を示す断面図である。

【図10】図１３の等価回路を示す回路図である。

【図11】従来の炭化珪素半導体装置のバイポーラ劣化について説明する説明図である。

【図12】図１１（ｂ）の半導体基板全体をおもて面側から見た状態を示す平面図である。

【図13】従来の炭化珪素半導体装置の構造を示す断面図である。

【図14】従来の炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【発明を実施するための形態】

【0035】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。

【0036】

（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２，３は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図４は、実施の形態にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２，３には、それぞれ図４の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す。図４には、ｐ型ベース領域４、ｐ⁺⁺型コンタクト領域６およびｐ⁺型領域２１，２２のレイアウトを明確にするため、ｎ⁺型ソース領域５を図示省略する。

【0037】

図１～４に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域５１において、炭化珪素からなる半導体基板３０のおもて面側にトレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。活性領域５１は、炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）のオン時に半導体基板３０のおもて面に垂直な方向に主電流（ドリフト電流Ｉｄｓ）が流れる領域である。活性領域５１には、ＳｉＣ－ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の機能単位）が隣接して配置される。図２には、活性領域５１に隣接する４つの単位セルを示す。活性領域５１は、例えば略矩形状の平面形状を有し、半導体基板３０の略中央（チップ中央）に設けられている。

【0038】

エッジ終端領域５２は、活性領域５１と半導体基板３０の端部（チップ端部）との間の領域である。エッジ終端領域５２は、活性領域５１の周囲を略矩形状に囲む。エッジ終端領域５２は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０が使用電圧で誤動作や破壊を起こさない限界の電圧である。エッジ終端領域５２には、例えば、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造（不図示）が配置される。

【0039】

半導体基板３０は、炭化珪素からなるｎ⁺型出発基板３１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）２およびｐ^-型ベース領域（第２半導体領域）３となる各エピタキシャル層３２，３３を順にエピタキシャル成長させてなる。半導体基板３０は、ｐ^-型エピタキシャル層３３側の第１主面をおもて面とし、ｎ⁺型出発基板３１側の第２主面（ｎ⁺型出発基板３１の裏面）を裏面とする。ｎ⁺型出発基板３１のおもて面は、例えば＜１１－２０＞方向に４度程度のオフ角を有する（０００１）面である。ｎ⁺型出発基板３１は、ｎ⁺型ドレイン領域１である。トレンチゲート構造は、ｐ^-型ベース領域３、ｐ型ベース領域４、ｎ⁺型ソース領域（第３半導体領域）５、ｐ⁺⁺型コンタクト領域（第４半導体領域）６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。

【0040】

ゲートトレンチ７は、半導体基板３０のおもて面から深さ方向Ｚにｐ^-型エピタキシャル層３３を貫通してｎ^-型エピタキシャル層３２に達し、後述するｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合はｎ^-型ドリフト領域２）の内部で終端する。ゲートトレンチ７は、半導体基板３０のおもて面に平行な第１方向Ｘにストライプ状に延在する。ゲートトレンチ７の長手方向（第１方向Ｘ）は例えば＜１１－２０＞方向であり、ゲートトレンチ７の短手方向（半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ）は例えば＜１－１００＞方向である。ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９（図４にはトレンチゲートと図示）が設けられている。

【0041】

ｐ^-型ベース領域３、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、互いに隣り合うゲートトレンチ７間（メサ部）において、半導体基板３０のおもて面とｎ^-型ドリフト領域２との間にそれぞれ選択的に設けられている。ｐ⁺⁺型コンタクト領域６、ｐ^-型ベース領域３、ｐ型ベース領域４および後述するｐ⁺型領域（第２導電型高濃度領域）２１，２２と、後述するｎ型電流拡散領域２３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合３４でボディダイオード２０が形成される。ボディダイオード２０の順方向電流Ｉｆは、ｐ⁺⁺型コンタクト領域６からｐ^-型ベース領域３の後述する正孔電流領域（第１領域）３ａ、後述するｐ⁺型領域２２の第１部分２２ａ、ｎ^-型ドリフト領域２の後述する正孔注入領域（第３領域）２ａおよびｎ⁺型ドレイン領域１を通る経路で流れる。

【0042】

ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、ｐ^-型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。ｐ^-型エピタキシャル層３３のうち、これらイオン注入による拡散領域を除く部分がｐ^-型ベース領域３である。ｐ^-型ベース領域３、ｐ型ベース領域４およびｎ⁺型ソース領域５は、ゲートトレンチ７の側壁でゲート絶縁膜８に接する。ｐ^-型ベース領域３は、第１方向Ｘにゲートトレンチ７と略同じ長さ（長手方向の長さ）で直線状に途切れることなく延在し、互いに隣り合う両ゲートトレンチ７の側壁まで達する。ｐ^-型ベース領域３は、例えば、活性領域５１とエッジ終端領域５２との境界近傍でソース電極（第１電極）１２に電気的に接続されている。

【0043】

ｐ^-型ベース領域３は、ボディダイオード２０の順方向電流（正孔電流）Ｉｆが局所的に流れる正孔電流領域３ａを有する。ｐ^-型ベース領域３の正孔電流領域３ａは、ｐ^-型ベース領域３のうち、ｐ⁺⁺型コンタクト領域６と後述するｐ⁺型領域２２とに挟まれた部分を含む領域である。ｐ^-型ベース領域３の正孔電流領域３ａは、ｐ⁺⁺型コンタクト領域６との接触面全面を上底とし、ｐ⁺型領域２２との接触面全面を含む下底（図４のｐ⁺⁺型コンタクト領域６を囲む破線）を有する錐台（切頭錐体）状をなす。ｐ^-型ベース領域３の正孔電流領域３ａは、側面（錐体面：図２，３のｐ^-型ベース領域３内の斜めの破線）が半導体基板３０のおもて面に対して４５度程度の角度θ１をなすように、ｐ⁺型領域２２側へ向かうにしたがって幅が広くなっている。

【0044】

ｐ^-型ベース領域３の不純物濃度は、少なくとも正孔電流領域３ａにおいて５×１０¹⁶／ｃｍ³以下程度である。ｐ^-型ベース領域３の正孔電流領域３ａの不純物濃度を低くするほど、ボディダイオード２０の導通時にｐ⁺⁺型コンタクト領域６からｐ^-型ベース領域３に流れこむ正孔の横方向の拡散を小さくすることができると想定される。これによって、半導体基板３０のおもて面に対してｐ^-型ベース領域３の正孔電流領域３ａの側面の角度θ１を大きくすることができ、半導体基板３０を縮小化することができる。このため、ｐ^-型ベース領域３の正孔電流領域３ａの不純物濃度は、例えば１０¹⁶／ｃｍ³台前半（好ましくは１０¹⁵／ｃｍ³台）程度であってもよい。

【0045】

ｐ型ベース領域４は、半導体基板３０のおもて面からｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６よりもｎ⁺型ドレイン領域１側（半導体基板３０の裏面側）に深い位置に、これらの領域と離れて設けられている。また、ｐ型ベース領域４は、半導体基板３０のおもて面から後述するｎ型電流拡散領域２３および後述するｐ⁺型領域２２よりもｎ⁺型ソース領域５側（半導体基板３０のおもて面側）に浅い位置に、これらの領域と離れて設けられている。ｐ型ベース領域４は、深さ方向Ｚに、ｎ⁺型ソース領域５に対向し、ｐ⁺⁺型コンタクト領域６に対向しない。ｐ型ベース領域４とｎ⁺型ソース領域５との間と、ｐ型ベース領域４とｎ型電流拡散領域２３との間と、にｐ^-型ベース領域３が介在する。

【0046】

同一メサ部に、互いに隣り合うゲートトレンチ７それぞれに隣接して異なるｐ型ベース領域４が配置される。ｐ型ベース領域４は、第１方向Ｘにゲートトレンチ７と略同じ長さ（長手方向の長さ）で直線状に途切れることなく延在する。同一メサ部において、第２方向Ｙに離れて配置されて異なるゲートトレンチ７に隣接するｐ型ベース領域４間と、第１方向Ｘに互いに離れて配置されたｐ型ベース領域４間と、にｐ^-型ベース領域３の正孔電流領域３ａが介在する。ｐ型ベース領域４は、ｐ^-型ベース領域３の正孔電流領域３ａから離れて配置され、ゲート絶縁膜８と接する部分を除いて周囲をｐ^-型ベース領域３に囲まれている。ｐ型ベース領域４は設けられていなくてもよい。

【0047】

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板３０のおもて面とｐ^-型ベース領域３との間に選択的に設けられている。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、下面（ｎ⁺型ドレイン領域１側の面）でｐ^-型ベース領域３に接して、半導体基板３０のおもて面でソース電極１２にオーミック接触する。ｎ⁺型ソース領域５は、ゲートトレンチ７に隣接して設けられ、第１方向Ｘにゲートトレンチ７と略同じ長さで途切れることなく延在する。ｎ⁺型ソース領域５は、半導体基板３０のおもて面側から見て、後述するように第１方向Ｘに点在するｐ⁺⁺型コンタクト領域６の周囲を囲む梯子状（格子状）に配置されている（不図示）。

【0048】

ｐ⁺⁺型コンタクト領域６は、メサ部の第２方向Ｙの略中心にゲートトレンチ７から離れて設けられ、半導体基板３０のおもて面に平行な方向にｎ⁺型ソース領域５に隣接する。ｐ⁺⁺型コンタクト領域６は、下面の全面でｐ^-型ベース領域３の正孔電流領域３ａに接する。ｐ^-型ベース領域３、ｐ型ベース領域４および後述するｐ⁺型領域２２がそれぞれ所定箇所でソース電極１２に電気的に接続され、かつｐ^-型ベース領域３の正孔電流領域３ａの直下にｎ^-型ドリフト領域２の後述する正孔注入領域２ａがマトリクス状に配置されればよく、すべてのメサ部にそれぞれ１つ以上のｐ⁺⁺型コンタクト領域６が配置されてもよいし、ｐ⁺⁺型コンタクト領域６が配置されていないメサ部が存在してもよい。

【0049】

ｐ⁺⁺型コンタクト領域６は、第１方向Ｘに所定ピッチＬ２で点在し、かつ第２方向Ｙにゲートトレンチ７を１つ以上挟んで所定ピッチＬ３で点在する。ｐ⁺⁺型コンタクト領域６が配置されていないメサ部が第２方向Ｙに２つ以上互いに隣り合って配置されてもよい。このようにｐ⁺⁺型コンタクト領域６を活性領域５１の面内に互いに離れて島状に配置することで、セルピッチを縮小することができる。これに加えて、ｎ^-型ドリフト領域２の互いに隣り合う正孔注入領域２ａ間に、ｎ⁺型ドレイン領域１に接し、かつ正孔注入領域２ａの周囲を囲むように、ボディダイオード２０の導通時に正孔が存在しない（注入されない）領域（第４領域）２ｂが形成される。

【0050】

ｐ⁺⁺型コンタクト領域６の配置のピッチＬ２，Ｌ３はともにｎ^-型ドリフト領域２の厚さＬ１の２倍以上程度である（Ｌ２≧２×Ｌ１、Ｌ３≧２×Ｌ１）。これによって、ｎ^-型ドリフト領域２の後述する正孔注入領域２ａ同士が互いに離れて形成される。一方、ｐ⁺⁺型コンタクト領域６の配置のピッチＬ２，Ｌ３が広くなりすぎると、ｎ⁺型ソース領域５と、ｐ^-型ベース領域３およびｐ型ベース領域４と、後述するｎ型電流拡散領域２３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、からなる寄生のｎｐｎバイポーラトランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が動作する虞がある。このため、ｐ⁺⁺型コンタクト領域６の配置のピッチＬ２，Ｌ３は、当該ｎｐｎＢＪＴが動作しない程度に狭く設定される。

【0051】

ｐ⁺⁺型コンタクト領域６の配置のピッチＬ２，Ｌ３は、第１，２方向Ｘ，Ｙともに同じであってもよいし、異なっていてもよい。略同じピッチで配置とは、製造プロセスのばらつきによる許容誤差を含む範囲で同じピッチで配置されていることを意味する。ｎ^-型ドリフト領域２の厚さＬ１とは、後述するｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合は後述するｐ⁺型領域２１，２２）からｎ⁺型ドレイン領域１までの長さである。ｐ⁺⁺型コンタクト領域６の平面形状は、例えば矩形状（図４）や円形状（不図示）など適宜設定可能である。ｐ^-型ベース領域３とｎ^-型ドリフト領域２との間において、ゲートトレンチ７の底面よりもｎ⁺型ドレイン領域１側に深い位置に、ｐ⁺型領域２１，２２およびｎ型電流拡散領域２３がそれぞれ選択的に設けられている。

【0052】

ｐ⁺型領域２１，２２およびｎ型電流拡散領域２３は、ｎ^-型エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｐ⁺型領域２１，２２は、ソース電極１２の電位に固定されており、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域２３を空乏化させて、またはその両方）、ゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ⁺型領域２１，２２は、ｎ⁺型ドレイン領域１側にｎ型電流拡散領域２３と同じ深さ位置で終端し、下面でｎ^-型ドリフト領域２に接する。ｐ⁺型領域２１，２２とｎ^-型ドリフト領域２との間にｎ型電流拡散領域２３が延在してもよい。

【0053】

ｐ⁺型領域２１は、ｐ^-型ベース領域３と離れて設けられ、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ⁺型領域２１は、ゲートトレンチ７の底面でゲート絶縁膜８に接してもよいし、ゲートトレンチ７から離れていてもよい。ｐ⁺型領域２１は、第１方向Ｘにゲートトレンチ７と同じ長さで直線状に途切れることなく延在する。ｐ⁺型領域２１は、下面でｎ^-型ドリフト領域２の正孔が存在しない領域２ｂに接する。ｐ⁺型領域２１は、図示省略する部分でソース電極１２に電気的に接続されている。ｐ⁺型領域２１がｐ⁺型領域２２を介してソース電極１２に電気的に接続される場合、ｐ⁺型領域２１はｐ⁺型領域２２の後述する第２部分２２ｂに連結される。

【0054】

ｐ⁺型領域２２は、互いに隣り合うゲートトレンチ７間に、ゲートトレンチ７およびｐ⁺型領域２１と離れて設けられている。ｐ⁺型領域２２は、メサ部（互いに隣り合うゲートトレンチ７間）の第２方向Ｙの略中心に配置され、深さ方向Ｚにｐ⁺⁺型コンタクト領域６に対向する。ｐ⁺型領域２２は、上面（ｎ⁺型ソース領域５側の面）でｐ^-型ベース領域３に接し、ｐ^-型ベース領域３およびｐ⁺⁺型コンタクト領域６を介してソース電極１２に電気的に接続されている。また、ｐ⁺型領域２２は、ｐ^-型ベース領域３の正孔電流領域３ａの外周（図３，４のｐ^-型ベース領域３内の破線）直下で部分的に途切れた（切り離された）状態で第１方向Ｘに直線状に延在している。

【0055】

具体的には、ｐ⁺型領域２２は、深さ方向Ｚにｐ^-型ベース領域３の正孔電流領域３ａに隣接する第１部分２２ａと、当該第１部分２２ａを除く第２部分２２ｂと、を有する。ｐ⁺型領域２２の第２部分２２ｂは、深さ方向Ｚにｐ^-型ベース領域３のうち、正孔電流領域３ａを除く領域（第２領域）３ｂのみに隣接し、正孔電流領域３ａに接していない。このため、ｐ⁺型領域２２の第１，２部分２２ａ，２２ｂは、ｐ⁺⁺型コンタクト領域６の第２方向Ｙの配置のピッチＬ３に応じて第１方向Ｘに互いに離れて交互に繰り返し配置される。ｐ⁺⁺型コンタクト領域６が配置されていないメサ部には、ｐ⁺型領域２２の第２部分２２ｂのみが配置される。ｐ⁺型領域２２の第１，２部分２２ａ，２２ｂ間にはｎ型電流拡散領域２３が介在する。

【0056】

ｐ⁺型領域２２の第２方向Ｙの幅は、互いに隣り合うｐ⁺型領域２１，２２間のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）部の第２方向Ｙの幅に応じて適宜設定され、ｐ⁺⁺型コンタクト領域６の第２方向Ｙの幅以上であってもよいし、ｐ⁺⁺型コンタクト領域６の第２方向Ｙの幅よりも狭くてもよい。ｐ⁺型領域２２は、ｎ⁺型ドレイン領域１側の部分とｎ⁺型ソース領域５側の部分とが略同じ不純物濃度（例えば１×１０¹⁸／ｃｍ³程度）であってもよいし、ｎ⁺型ドレイン領域１側の部分とｎ⁺型ソース領域５側の部分とを異なる不純物濃度で積層した２層構造であってもよい。

【0057】

ｎ型電流拡散領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２３は、ｐ⁺型領域２１，２２に隣接し、上面でｐ^-型ベース領域３に接し、下面でｎ^-型ドリフト領域２に接する。また、ｎ型電流拡散領域２３は、第２方向Ｙにゲートトレンチ７まで達してゲート絶縁膜８に接する。ｎ型電流拡散領域２３は設けられていなくてもよい。ｎ型電流拡散領域２３を設けない場合、ｎ型電流拡散領域２３に代えて、ｎ^-型ドリフト領域２の正孔が存在しない領域２ｂが互いに隣り合うｐ⁺型領域２１，２２間をｐ^-型ベース領域３まで達し、第２方向Ｙにゲートトレンチ７まで達してゲート絶縁膜８に接する。

【0058】

ｎ^-型エピタキシャル層３２のうち、イオン注入による拡散領域（ｐ⁺型領域２１，２２およびｎ型電流拡散領域２３）を除く部分がｎ^-型ドリフト領域２である。ｎ^-型ドリフト領域２は、ボディダイオード２０の導通時に正孔が注入される正孔注入領域２ａを有する。ｎ^-型ドリフト領域２の正孔注入領域２ａは、ｎ^-型ドリフト領域２のうち、ｐ⁺型領域２２の第１部分２２ａとｎ⁺型ドレイン領域１とに挟まれた部分を含む領域である。ｎ^-型ドリフト領域２の正孔注入領域２ａは、ｐ⁺型領域２２の第１部分２２ａとの接触面全面を上底とし、ｎ⁺型ドレイン領域１との接触面を下底（図４の正孔電流領域３ａを囲む破線）とする錐台状をなす。

【0059】

ｎ^-型ドリフト領域２の正孔注入領域２ａは、側面（錐体面：図２，３のｎ^-型ドリフト領域２内の斜めの破線）が半導体基板３０のおもて面に対して４５度程度の角度θ２をなすように、ｎ⁺型ドレイン領域１側へ向かうにしたがって幅が広くなっている。ｎ^-型ドリフト領域２の正孔注入領域２ａ同士は互いに離れて配置され、互いに隣り合う正孔注入領域２ａ間に正孔が存在しない領域２ｂが介在する。ｎ^-型ドリフト領域２の正孔が存在しない領域２ｂは、上面でｐ⁺型領域２１、ｐ⁺型領域２２の第２部分２２ｂおよびｎ型電流拡散領域２３に接し、下面でｎ⁺型ドレイン領域１に接する。ボディダイオード２０の導通時に、ｎ^-型ドリフト領域２の正孔注入領域２ａのみに正孔が注入され、臨界濃度１×１０¹⁵／ｃｍ³以上で正孔が存在する。

【0060】

層間絶縁膜１１は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。層間絶縁膜１１のコンタクトホールには、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６が露出されている。ソース電極１２は、層間絶縁膜１１のコンタクトホールにおいてｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６にオーミック接触して、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ｐ^-型ベース領域３、ｐ型ベース領域４およびｐ⁺型領域２１，２２に電気的に接続されている。ドレイン電極（第２電極）１３は、半導体基板３０の裏面（ｎ⁺型出発基板３１の裏面）の全面に設けられて、ｎ⁺型ドレイン領域１に電気的に接続されている。

【0061】

図５～９は、実施の形態にかかる炭化珪素半導体装置の構造の別例を示す断面図である。図５～９に示す実施の形態にかかる炭化珪素半導体装置６１～６３の互いに隣り合うゲートトレンチ７間（メサ部）のｐ型ベース領域４以外の各部（ｐ^-型ベース領域３、ｎ⁺型ソース領域５（不図示）、ｐ⁺⁺型コンタクト領域６およびｐ⁺型領域２１，２２）のレイアウトは図４と同様である。図５，６，８は、図４の切断線Ａ－Ａ’における断面構造に相当する。図７，９は、図４の切断線Ｂ－Ｂ’における断面構造に相当する。

【0062】

図５～９に示す実施の形態にかかる炭化珪素半導体装置６１～６３は、ｐ型ベース領域４のレイアウトが図２，３に示す実施の形態にかかる炭化珪素半導体装置１０と異なる。具体的には、図５，７に示す実施の形態にかかる炭化珪素半導体装置６１や、図６，７に示す実施の形態にかかる炭化珪素半導体装置６２、図８，９に示す実施の形態にかかる炭化珪素半導体装置６３のように、第１方向Ｘに互いに隣り合う正孔電流領域３ａ間に、互いに隣り合うゲートトレンチ７間にわたってｐ型ベース領域４を配置してもよい。

【0063】

この場合、正孔電流領域３ａの周囲を囲む梯子状にｐ型ベース領域４を配置してもよい（図５，７）。または、第２方向Ｙに正孔電流領域３ａとｐ型ベース領域４とが隣り合わないように、第１方向Ｘに互いに隣り合う正孔電流領域３ａ間にのみｐ型ベース領域４を配置してもよい（図６，７）。図示省略するが、ｐ型ベース領域４は、第１，２方向Ｘ，Ｙともに正孔電流領域３ａに隣り合わないように、ゲートトレンチ７の側壁近傍にのみ、部分的に途切れた（切り離された）状態で第１方向Ｘに直線状に延在してもよい。

【0064】

または、ｐ型ベース領域４によってｐ^-型ベース領域３をｎ⁺型ソース領域５側とｎ⁺型ドレイン領域１側とに分離するように、互いに隣り合うゲートトレンチ７間の全域にｐ型ベース領域４を配置してもよい（図８，９）。この場合、正孔電流領域３ａ内にもｐ型ベース領域４が配置されるが、正孔電流領域３ａの不純物濃度と、正孔電流領域３ａ内に配置されたｐ型ベース領域４の不純物濃度と、の総不純物濃度が上述した範囲内（５×１０¹⁶／ｃｍ³以下程度）に設定されればよい。

【0065】

実施の形態にかかる炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）の動作について説明する。通常動作時、ソース電極１２に対して正の電圧がドレイン電極１３に印加（ドレイン・ソース間が順バイアス）され、ｐ⁺⁺型コンタクト領域６、ｐ^-型ベース領域３、ｐ型ベース領域４およびｐ⁺型領域２１，２２と、ｎ型電流拡散領域２３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合３４が逆バイアスされる。この状態で、ゲート電極９への印加電圧がゲート閾値電圧未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。

【0066】

一方、ドレイン・ソース間が順バイアスされた状態でゲート電極９にゲート閾値電圧以上の電圧が印加されると、ｐ^-型ベース領域３およびｐ型ベース領域４の、ゲートトレンチ７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域１からｎ^-型ドリフト領域２、ｎ型電流拡散領域２３およびチャネルを通ってｎ⁺型ソース領域５へ向かうドリフト電流Ｉｄｓが流れ、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする。

【0067】

また、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中や、ＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時には、ドレイン・ソース間が逆バイアスされる。このため、ｐ⁺⁺型コンタクト領域６、ｐ^-型ベース領域３、ｐ型ベース領域４およびｐ⁺型領域２１，２２と、ｎ型電流拡散領域２３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合３４が順バイアスされてボディダイオード２０が導通し、ｐ⁺⁺型コンタクト領域６からｎ^-型ドリフト領域２へ向かって順方向電流Ｉｆが流れる。

【0068】

具体的には、まず、ボディダイオード２０の順方向電流Ｉｆは、ｐ⁺⁺型コンタクト領域６からｐ^-型ベース領域３へ流れ込む。ｐ^-型ベース領域３（ｐ^-型エピタキシャル層３３）の不純物濃度が５×１０¹⁶／ｃｍ³以下程度になっていることで、順方向電流Ｉｆは、ｐ^-型ベース領域３を半導体基板３０のおもて面に対して４５度程度（＝θ１）の広がり角度で下方（ｎ⁺型ドレイン領域１側）へ向かって流れ、ｐ^-型ベース領域３およびｐ型ベース領域４を横方向（半導体基板３０のおもて面に平行な方向）に拡散されない。

【0069】

すなわち、ボディダイオード２０の順方向電流Ｉｆは、ｐ^-型ベース領域３のうち、ｐ⁺⁺型コンタクト領域６の直下の錐台状の正孔電流領域３ａのみを下方へ向かって流れ、当該正孔電流領域３ａからその直下のｐ⁺型領域２２へ流れ込む。ｐ⁺型領域２２は、正孔電流領域３ａの直下の第１部分２２ａを他の第２部分２２ｂから切り離した状態となっている。このため、ボディダイオード２０の順方向電流Ｉｆは、ｐ⁺型領域２２の第１部分２２ａのみを流れ、当該第１部分２２ａからｎ^-型ドリフト領域２へ流れ込む。

【0070】

ｐ⁺型領域２２の第２部分２２ｂやｐ⁺型領域２１には正孔電流領域３ａが接続されていないため、ボディダイオード２０の順方向電流Ｉｆは流れない。ｎ^-型ドリフト領域２に流れ込んだ順方向電流Ｉｆは、ｎ^-型ドリフト領域２を半導体基板３０のおもて面に対して４５度程度（＝θ２）の広がり角度で下方へ向かって流れ、ｎ^-型ドリフト領域２を横方向に拡散されない。すなわち、ｎ^-型ドリフト領域２のうち、ｐ⁺型領域２２の第１部分２２ａの直下の錐台状の正孔注入領域２ａのみに正孔が注入される。

【0071】

したがって、ｎ^-型ドリフト領域２の正孔注入領域２ａにのみ臨界濃度１×１０¹⁵／ｃｍ³以上で正孔が存在する。また、ｐ⁺⁺型コンタクト領域６が所定ピッチＬ２，Ｌ３で点在していることで、ｎ^-型ドリフト領域２のうち、互いに隣り合う正孔注入領域２ａ間には、正孔が存在しない領域２ｂが形成される。このため、ｎ^-型ドリフト領域２の正孔注入領域２ａ内でのみ正孔と電子との再結合が起き、この再結合によって炭化珪素のバンドギャップに近い光等のエネルギーが放出される。

【0072】

この再結合によるエネルギーを受けて、半導体基板３０の基底面転位がｎ^-型ドリフト領域２の正孔注入領域２ａ内を（０００１）面に沿って＜１１－２０＞方向にオフ角に応じた角度でｐ⁺型領域２２との界面近傍まで成長し、さらに正孔注入領域２ａ内を＜１－１００＞方向に拡張する。正孔注入領域２ａに隣接する領域２ｂには正孔が存在しないため、積層欠陥４１（太線）の拡張は正孔注入領域２ａと領域２ｂとの境界で止まる。したがって、積層欠陥４１は、正孔注入領域２ａ内のみで成長および拡散する。

【0073】

以上、説明したように、実施の形態によれば、ｐ^-型ベース領域の不純物濃度を、少なくともｐ⁺⁺型コンタクト領域の直下の錐台状の正孔電流領域において５×１０¹⁶／ｃｍ³以下程度とする。これに加えて、互いに隣り合うゲートトレンチ間に配置された、ゲートトレンチの底面のゲート絶縁膜にかかる電界緩和用のｐ⁺型領域（以下、ゲートトレンチ間のｐ⁺型領域とする）が、深さ方向にｐ^-型ベース領域の正孔電流領域に隣接する第１部分と、当該第１部分を除く第２部分と、に分離されている。

【0074】

これによって、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードの順方向電流は、ｐ^-型ベース領域の正孔電流領域のみを流れ、ｐ^-型ベース領域を横方向に拡散しない。ボディダイオードの順方向電流は、ｐ^-型ベース領域の正孔電流領域からゲートトレンチ間のｐ⁺型領域の第１部分のみを介してｎ^-型ドリフト領域へ流れ込み、ｎ^-型ドリフト領域内を所定の広がり角度で下方へ向かって流れるため、ｎ^-型ドリフト領域に、局所的に正孔が注入される正孔注入領域と、正孔が存在しない（注入されない）領域と、が形成される。

【0075】

ｎ^-型ドリフト領域の正孔注入領域内でのみ積層欠陥が成長および拡張し、正孔注入領域と、正孔が存在しない領域と、の境界で積層欠陥の拡張を止めることができるため、活性領域のｎ^-型ドリフト領域の全体に積層欠陥が拡張しない。したがって、従来構造（図１３，１４参照）と比べて、活性領域のｎ^-型ドリフト領域において電子の流れに対して抵抗成分となる積層欠陥を少なくすることができ、導通損失を抑制することができるため、バイポーラ劣化を抑制することができる。

【0076】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ゲートトレンチ間に電界緩和用のｐ⁺型領域を設けない構成や、ゲートトレンチ間およびゲートトレンチ直下ともに電界緩和用のｐ⁺型領域を設けない構成のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴにも適用可能である。この場合、ｎ^-型ドリフト領域の正孔注入領域は、ｐ^-型ベース領域の正孔電流領域の下面に接し、ｐ^-型ベース領域の正孔電流領域の下面を上底とする錐台状をなす。

【0077】

また、上述した実施の形態では、ｐ^-型ベース領域の正孔電流領域の側面およびｎ^-型ドリフト領域の正孔注入領域の側面が半導体基板のおもて面に対して４５度程度の角度をなす場合を例に説明しているが、正孔注入領域の側面が半導体基板のおもて面に対する角度は、ｐ⁺⁺型コンタクト領域の不純物濃度が低くなるほど広くなる（すなわち正孔の横方向の拡散が小さくなる）と想定されるため、ｐ⁺⁺型コンタクト領域の不純物濃度に応じて適宜設定される。

【産業上の利用可能性】

【0078】

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

【符号の説明】

【0079】

１ ｎ⁺型ドレイン領域
２ ｎ^-型ドリフト領域
２ａ ｎ^-型ドリフト領域の正孔注入領域
２ｂ ｎ^-型ドリフト領域の正孔が存在しない領域
３ ｐ^-型ベース領域
３ａ ｐ^-型ベース領域の正孔電流領域
３ｂ ｐ^-型ベース領域の正孔電流領域を除く領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０，６１～６３ 炭化珪素半導体装置
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
２０ ボディダイオード
２１ ゲートトレンチ直下のｐ⁺型領域
２２ ゲートトレンチ間のｐ⁺型領域
２２ａ ゲートトレンチ間のｐ⁺型領域の第１部分
２２ｂ ゲートトレンチ間のｐ⁺型領域の第２部分
２３ ｎ型電流拡散領域
３０ 半導体基板
３１ ｎ⁺型出発基板
３２ ｎ^-型エピタキシャル層
３３ ｐ^-型エピタキシャル層
３４ ｐｎ接合
４１ 積層欠陥
５１ 活性領域
５２ エッジ終端領域
Ｌ１ ｎ^-型ドリフト領域の厚さ
Ｌ２ ｐ⁺⁺型コンタクト領域の第１方向の配置のピッチ
Ｌ３ ｐ⁺⁺型コンタクト領域の第２方向の配置のピッチ
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
θ１ 半導体基板のおもて面に対してｐ^-型ベース領域の正孔電流領域の側面がなす角度
θ２ 半導体基板のおもて面に対してｎ^-型ドリフト領域の正孔注入領域の側面がなす角度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】