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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024112423
(43)【公開日】2024-08-21
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
   H01L 21/3205 20060101AFI20240814BHJP
   H01L 21/822 20060101ALI20240814BHJP
【FI】
H01L21/88 S
H01L21/88 Q
H01L27/04 L
【審査請求】有
【請求項の数】7
【出願形態】OL
(21)【出願番号】P 2023017406
(22)【出願日】2023-02-08
(71)【出願人】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人YKI国際特許事務所
(72)【発明者】
【氏名】牟田 哲也
(72)【発明者】
【氏名】宮本 正文
【テーマコード(参考)】
5F033
5F038
【Fターム(参考)】
5F033HH04
5F033HH08
5F033HH11
5F033HH13
5F033HH14
5F033HH18
5F033HH19
5F033HH25
5F033HH33
5F033MM07
5F033MM08
5F033MM21
5F033PP06
5F033PP15
5F033PP19
5F033QQ80
5F033RR04
5F033RR06
5F033RR08
5F033SS04
5F033SS15
5F033TT02
5F033VV03
5F033VV08
5F033WW04
5F033XX23
5F038AZ04
5F038BH10
5F038EZ20
(57)【要約】
【課題】インダクタを含む半導体デバイスにおいてインダクタの品質係数Qを改善する。
【解決手段】導電体からなるインダクタ導電層12と、インダクタ導電層12が形成された領域下において、半導体基板20の表面に所定の間隔を空けてお互いに絶縁されて形成された高濃度ドープ領域10aと、前記高濃度ドープ領域10a上に同じく所定の間隔を空けて形成された導電層10bとを有し、導電層10bは高濃度ドープ領域10aに電気的に接続されることによりパターンド・グラウンド・シールド10を形成する。
【選択図】図3
【特許請求の範囲】
【請求項1】
半導体基板上に形成された半導体デバイスであって、
導電体からなるインダクタと、
前記インダクタが形成された領域下において、前記半導体基板の表面に所定の間隔を空けてお互いに絶縁されて形成された複数の高濃度ドープ領域と、前記高濃度ドープ領域上に同じく所定の間隔を空けて形成された導電層を有し、前記導電層は前記高濃度ドープ領域に電気的に接続されることにより、パターンド・グラウンド・シールドを形成することを特徴とする半導体デバイス。
【請求項2】
請求項1に記載の半導体デバイスであって、
前記導電層は、ポリシリコン層又はポリシリサイド層又は金属層およびそれらの積層であることを特徴とする半導体デバイス。
【請求項3】
請求項1に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域上に直接前記導電層を接触させることを特徴とする半導体デバイス。
【請求項4】
請求項1に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域と前記導電層を接続する別の導電層を接触させることを特徴とする半導体デバイス。
【請求項5】
請求項1から4のいずれか1項に記載の半導体デバイスであって、
前記高濃度ドープ領域のドーパント濃度は、1×1019/cm以上1×1021/cm以下であることを特徴とする半導体デバイス。
【請求項6】
請求項2に記載の半導体デバイスであって、
前記ポリシリサイド層又は前記ポリシリコン層のドーパント濃度は、1×1019/cm以上1×1021/cm以下であることを特徴とする半導体デバイス。
【請求項7】
請求項5に記載の半導体デバイスであって、
前記高濃度ドープ領域は、n形ドープされていることを特徴とする半導体デバイス。
【請求項8】
請求項6に記載の半導体デバイスであって、
前記ポリシリサイド層又は前記ポリシリコン層は、n形ドープされていることを特徴とする半導体デバイス。
【請求項9】
請求項1に記載の半導体デバイスであって、
前記パターンド・グラウンド・シールドを覆う絶縁層を備え、
前記インダクタは、前記絶縁層上に配置され、
前記絶縁層内に形成され、前記インダクタの一端に接続されるダウンパスを有することを特徴とする半導体デバイス。
【請求項10】
請求項1に記載の半導体デバイスであって、
前記半導体基板上に形成されたMOSFETをさらに備えることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関する。
【背景技術】
【0002】
高周波回路を含む半導体デバイスにおいて、半導体基板上にインダクタが形成されることがある。このようなインダクタは、半導体基板内に誘導電流を誘起させ、これによって電磁的な相互作用によって磁場が生ずる。これによって、インダクタの品質係数Qが低減されてしまう。
【0003】
このような問題に対して、パターンド・グラウンド・シールド(PGS:Patterned Ground Shield)の構造を適用することによってインダクタの品質係数Qの低減を防ぐ技術が開示されている。
【0004】
特許文献1には、リブのあるパターン化された接地シールドを有するインダクタを含む半導体デバイスが開示されている。インダクタは、電流を伝導するための導電性ターン、シールド層及び複数のリブを備える。シールド層は、導電性ターンから所定の距離に形成され、渦電流を防ぐために複数の部分に分割されるようにパターン化されている。複数のリブは、導電性ターンとシールド層との間に配置された導電層から形成される。各リブは、シールド層の各部分に電気的に接続されている。さらに、各リブは、シールド層の各部分よりも導電性が高く、シールド層よりも電気抵抗が低い電流経路を提供する。シールド層は、ポリシリコン層または基板内のドープ領域から形成することができる。
【0005】
特許文献2には、パターン化された接地シールド構造を備えたインダクタを有する半導体デバイスが開示されている。パターン化された接地シールド構造は、誘電体層内に形成された複数のサブ導電リングを有する複数の導電リングを含む。さらに、パターン化された接地シールド構造は、誘電体層内においてサブ導電リングのすべてと接続する相互接続線を含む。サブ導電リングは、基板内に配置され、高濃度にドープされた第1の活性領域リングである。また、サブ導電リングは、高濃度にドープされたポリシリコン・リングと、誘電体層内に配置された第1の金属リングを含む。第1の金属リングは、ポリシリコン・リングの上に配置される。ポリシリコン・リング及び基板は、誘電体層によって分離される。第1の金属リングとポリシリコン・リングは誘電体層によって分離されているので、第1の金属リングとポリシリコン・リングは結合容量を形成している。また、ポリシリコン・リングと第2の活性領域リングは誘電体層によって分離されているので、ポリシリコン・リングと第2の活性領域リングも結合容量を形成している。2つの結合容量は直列に接続されており、PGS内のすべてのサブ導電リングによって形成される総結合容量は減少し、インダクタを含む半導体デバイスに導入される寄生効果はPGSによって減少し、インダクタの品質係数Qも改善される。
【0006】
特許文献3には、渦巻き状のインダクタの品質係数Qを改善するための技術が開示されている。素子分離構造のパターンを定義するために、半導体デバイスの活性領域のPGSのパターンに深いトレンチを埋め込む技術が採用されている。深いトレンチによって基板が分離され、インダクタの品質係数Qが大幅に改善される。インダクタと基板の間に挿入された分離プレーン構造は接地されている。分離プレーン構造は、活性領域、ポリシリコン又は金属層によって構成することができる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第6,756,656号公報
【特許文献2】米国特許第9,000,561号公報
【特許文献3】中国特許公開第102110589号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記のとおり、PGSを採用することによってインダクタの品質係数Qを向上させる努力がなされている。しかしながら、PGSの電気抵抗をさらに低下させ、インダクタの品質係数Qをさらに向上させる技術が望まれている。
【課題を解決するための手段】
【0009】
本発明の1つの態様は、半導体基板上に形成された半導体デバイスであって、導電体からなるインダクタと、前記インダクタが形成された領域下において、前記半導体基板の表面に所定の間隔を空けてお互いに絶縁されて形成された複数の高濃度ドープ領域と、前記高濃度ドープ領域上に同じく所定の間隔を空けて形成された導電層を有し、前記導電層は前記高濃度ドープ領域に電気的に接続されることにより、パターンド・グラウンド・シールドを形成することを特徴とする半導体デバイスである。
【0010】
ここで、前記導電層は、ポリシリコン層又はポリシリサイド層又は金属層およびそれらの積層であることが好適である。
【0011】
また、前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域上に直接前記導電層を接触させることが好適である。
【0012】
また、前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域と前記導電層を接続する別の導電層を接触させることが好適である。
【0013】
また、前記高濃度ドープ領域のドーパント濃度は、1×1019/cm以上1×1021/cm以下であることが好適である。
【0014】
また、前記ポリシリサイド領域又は前記ポリシリコン層のドーパント濃度は、1×1019/cm以上1×1021/cm以下であることが好適である。
【0015】
また、前記高濃度ドープ領域は、n形ドープされていることが好適である。
【0016】
また、前記ポリシリサイド層又は前記ポリシリコン層は、n形ドープされていることが好適である。
【0017】
また、前記パターンド・グラウンド・シールドを覆う絶縁層を備え、前記インダクタは、前記絶縁層上に配置され、前記絶縁層内に形成され、前記インダクタの一端に接続されるダウンパスを有することが好適である。
【0018】
また、前記半導体基板上に形成されたMOSFETをさらに備えることが好適である。
【発明の効果】
【0019】
本発明によれば、PGSの電気抵抗をさらに低下させ、インダクタの品質係数Qをさらに向上させた半導体デバイスを提供することができる。
【図面の簡単な説明】
【0020】
図1】第1の実施の形態における半導体デバイスの構成を示す平面模式図である。
図2】第1の実施の形態における半導体デバイスのPGSの構成を示す平面模式図である。
図3】第1の実施の形態における半導体デバイスの断面構造を示す断面模式図である。
図4】第1の実施の形態における半導体デバイスの断面構造を示す断面模式図である。
図5】第1の実施の形態における半導体デバイスの製造方法を説明する図である。
図6】第2の実施の形態における半導体デバイスの断面構造を示す断面模式図である。
図7】第3の実施の形態における半導体デバイスの断面構造を示す断面模式図である。
図8】第3の実施の形態における半導体デバイスの断面構造を示す断面模式図である。
図9】第3の実施の形態における半導体デバイスの製造方法を説明する図である。
【発明を実施するための形態】
【0021】
[第1の実施の形態]
図1は、第1の実施の形態における半導体デバイス100の基本構成の平面図を示す。半導体デバイス100は、半導体基板上に形成された導電体からなるインダクタを備えたデバイスである。半導体デバイス100は、図1図4に示すように、パターンド・グラウンド・シールド(PGS)10、インダクタ導電層12、アンダーパス14を含んで構成される。
【0022】
図2は、半導体デバイス100のPGS10の構成の一例を示す。また、図3は、図1におけるラインA-Aに沿った断面模式図を示す。また、図4は、図1におけるラインB-Bに沿った断面模式図を示す。なお、図1図4は、半導体デバイス100の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。例えば、ゲート酸化膜30は薄いため図示していない場合がある。
【0023】
半導体デバイス100は、半導体基板20の表面に形成される。半導体基板20は、半導体デバイス100が表面領域に形成される基板である。半導体基板20は、例えばシリコン基板とすることができる。半導体基板20は、第1導電形とする。半導体基板20は、例えばp形とすることができる。
【0024】
分離絶縁層22は、PGS10を構成する高濃度ドープ領域10a及び導電層10bを電気的に絶縁する絶縁領域である。分離絶縁層22は、高濃度ドープ領域10a及び導電層10bを電気的に絶縁するようにそれぞれの領域を取り囲むように設けられる。分離絶縁層22は、シャロートレンチアイソレーション(STI:Shallow Trench Isolation)領域とすることができる。
【0025】
高濃度ドープ領域10aは、PGS10を構成する導電層として機能する領域である。高濃度ドープ領域10aは、半導体基板20の表面領域に第2導電形のドーパントを添加することにより形成される。高濃度ドープ領域10aは、半導体基板20よりドーパント濃度が高い領域である。高濃度ドープ領域10aは、例えばn形の燐(P)や砒素(As)をドーパントとして添加する。高濃度ドープ領域10aのドーパント濃度は、1×1019/cm以上1×1021/cm以下とすることが好適である。高濃度ドープ領域10aの線幅及びピッチ幅は、デザインルールの最小値から3μmまでとすることが好適である。
【0026】
導電層10bは、高濃度ドープ領域10aと組み合わされてPGS10を構成する導電層として機能する領域である。導電層10bは、半導体基板20の表面において高濃度ドープ領域10aが形成された領域上に配置される。本実施の形態では、導電層10bは、ポリシリサイド層とする。導電層10bの膜厚は、50nm以上500nm以下とすることが好適である。例えば、半導体基板20上に形成される他の素子(MOSFET等)のゲート電極層としてポリシリコン層を形成し、当該ポリシリコン層に例えばn形の燐(P)や砒素(As)をドーパントとして添加し、その後Co等を堆積したうえでシリサイド化させる。導電層10bのドーパント濃度は、例えば1×1019/cm以上1×1021/cm以下とすることが好適である。
【0027】
ただし、PGS10として必要な導電性を満たすように、半導体デバイス100に必要とされる特性に応じて設定すればよい。また、導電層10bの線幅及びピッチ幅は、デザインルールの最小値から3μmまでとすることが好適である。
【0028】
PGS10は、高濃度ドープ領域10a及び導電層10bを組み合わせて構成される。PGS10の平面パターンは、例えば、図1及び図2に示すように、PGS10の領域の中心から4辺へそれぞれ放射状に複数のラインを延ばしたパターンとすることができる。当該パターンにおいて複数のラインは、端部以外の場所において互いに電気的に絶縁されている。これによって、インダクタ導電層12によって半導体基板20内に生ずる渦電流を低減させることができる。なお、PGS10は、図1及び図2に示したパターンに限定されるものではなく、渦電流を低減できるようなパターンであればよく、PGS10内にも大きな渦電流が流れない形状が好適である。
【0029】
絶縁層24は、半導体デバイス100を機械的に保護すると共に、導電層10b、インダクタ導電層12及びアンダーパス14を電気的に絶縁する層である。絶縁層24は、半導体デバイス100の表面を覆うように形成される。絶縁層24は、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)とすることができる。
【0030】
インダクタ導電層12は、半導体デバイス100におけるインダクタ素子として機能する導電層である。インダクタ導電層12は、導電性の高い材料で構成することが好適である。インダクタ導電層12は、例えば、銅(Cu)、銀(Ag)、金(Au)、アルミニウム(Al)、チタン(Ti)、タングステン(W)の金属又はその積層構造とすることが好適である。インダクタ導電層12の層厚は、特に限定されるものではないが、インダクタ素子して機能する程度の層厚とすることが好適である。インダクタ導電層12は、図1に示すように、渦巻き状のパターンとして形成される。インダクタ導電層12は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。インダクタ導電層12の一端は、インダクタ素子の端部T1として半導体デバイス100の外部へ接続される。また、インダクタ導電層12の他端は、後述するアンダーパス14に電気的に接続され、インダクタ素子の端部T2として半導体デバイス100の外部へ接続される。
【0031】
アンダーパス14は、絶縁層24中に埋め込まれた導電層であり、半導体デバイス100のインダクタ素子の一端を端部T2として引き出すための導電層である。アンダーパス14は、導電性の高い材料で構成することが好適である。アンダーパス14は、例えば、銅(Cu)、銀(Ag)、金(Au)、アルミニウム(Al)、チタン(Ti)、タングステン(W)の金属又はその積層構造とすることが好適である。アンダーパス14の層厚は、特に限定されるものではないが、インダクタ素子して機能する程度の層厚とすることが好適である。アンダーパス14は、図1に示すように、渦巻き状のパターンのインダクタの一端に電気的に接続され、その端部が半導体デバイス100の外部に引き出されるように形成される。アンダーパス14は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。
【0032】
高濃度ドープ領域10a及び導電層10bは、組み合わされてPGS10として機能する。すなわち、PGS10は、インダクタ導電層12を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。PGS10として高濃度ドープ領域10a及びポリシリサイドの導電層10bを組み合わせることで、PGS10の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層12の品質係数Qを改善する技術的効果を高めることができる。
【0033】
[製造方法]
以下、図5を参照して、半導体デバイス100の製造方法について説明する。図5は半導体デバイス100の製造方法を示す断面模式図である。図5(a)~(d)のそれぞれにおいて、図の左側は図1のA-Aラインの断面図に対応し、図の右側は図1のB-Bラインからみた断面図に対応する。なお、図5では、半導体デバイス100を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。例えば、ゲート酸化膜30は薄いため図示していない場合がある。
【0034】
半導体基板20は、第1導電形としてp形にドーピングされたシリコン基板として説明する。
【0035】
図5(a)に示すように、半導体基板20の表面領域に分離絶縁層22を形成する。分離絶縁層22は、マスクを利用した既存のSTIプロセスによって形成することができる。STIプロセスでは、酸化シリコン(SiO)及び窒化シリコン(SiN)をマスクとして用いてデバイス領域の周辺領域をトレンチエッチングし、そのトレンチ内に高密度プラズマCVD等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法(CMP)で平坦化することで分離絶縁層22を形成することができる。
【0036】
次に、図5(b)に示すように、半導体基板20の表面に酸化膜30を形成する。当該酸化膜30は、半導体基板20に形成される他の素子(MOSFET等)のゲート酸化膜として同時に形成することができる。酸化膜30は、酸素(O)等の酸素含有ガスや窒素(N)等の窒素含有ガスを用いた熱酸化法により形成することができる。
【0037】
酸化膜30を形成後、半導体基板20上にフォトレジストを塗布し、フォトリソグラフィ技術を適用して分離絶縁層22が形成されていない領域が開口部となるようにレジスト層Rを形成する。そして、レジスト層Rをマスクとして、n形のドーパントをイオン注入することで高濃度ドープ領域10aを形成する。例えば、砒素(As)を23keVのイオン注入エネルギーで5×1015/cmでイオン注入する。
【0038】
高濃度ドープ領域10aを形成後、さらにウェットエッチング技術等を適用してPGS10を形成する領域の酸化膜30を除去する。このとき、PGS10を形成する領域全面の酸化膜30を除去してもよいし、高濃度ドープ領域10aにポリシリサイドの導電層10bを接続するためのコンタクトホールを形成するように酸化膜30の一部を除去してもよく、最後にレジスト層Rを除去する。続いて、図5(c)に示すように、酸化膜30を除去し、高濃度ドープ領域10aが形成された領域上に導電層10bを形成する。
【0039】
導電層10bの形成方法は、特に限定されるものではないが、多結晶シリコン層(ポリシリコン層)とする場合にはシラン(SiH)等のシリコン含有ガスを用いた化学気相成長法(CVD法)とすることができる。導電層10bの膜厚は、例えば200nmとすることができる。
【0040】
なお、ポリシリコン層は、半導体基板20に形成される他の素子(MOSFET等)のゲート電極として同時に形成することができる。PGS10の領域では酸化膜30が除去されているので、ポリシリコン層は高濃度ドープ領域10a上に直接形成される。一方、半導体基板20に形成される他の素子(MOSFET等)の領域では、ポリシリコン層はゲート酸化膜となる酸化膜30上に形成されてゲート電極として使用される。
【0041】
その後、フォトリソグラフィ技術及びエッチング技術を適用して、ポリシリコン層をパターニングする。本実施の形態では、PGS10の領域において高濃度ドープ領域10aが形成された領域上のみにポリシリコン層が残されるようにパターニングを行う。なお、PGS10の平面的な領域は、後に形成されるインダクタ導電層12によって形成されるインダクタの平面的な領域をすべて含むようにインダクタの平面的な領域よりも広くすることが好適である。
【0042】
続いて、ポリシリコン層にイオン注入を行い、ポリシリコン層を高導電化する。当該工程は、半導体基板20に形成される他の素子(MOSFET等)の領域におけるn形のゲート電極、ソース領域及びドレイン領域を形成する工程を兼ねて行ってもよい。例えば、砒素(As)を23keVのイオン注入エネルギーで3×1015/cmでイオン注入を行う。これによって、PGS10の領域に形成されたポリシリコン層も高ドーパント濃度となる。
【0043】
さらに、ポリシリコン層をシリサイド化するためのサリサイド工程を行う。当該工程は、半導体基板20に形成される他の素子(MOSFET等)の領域におけるn形のゲート電極、ソース領域及びドレイン領域をシリサイド化する工程を兼ねて行ってもよい。例えば、コバルト(Co)を6nm程度堆積させた後、アニールを行うことによってポリシリコン層をポリシリサイド層へ変換して導電層10bとする。
【0044】
上記処理によって、高濃度ドープ領域10a上に導電層10bが積層されたPGS10が形成される。特に、導電性が高い高濃度ドープ領域10aとポリシリサイド化された導電層10bとを積層することによってPGS10の電気抵抗を従来技術に比べて低減させることができる。したがって、インダクタ導電層12に対するシールド層としてインダクタの品質係数Qを改善することができる。
【0045】
導電層10bを形成後、図5(d)に示すように、アンダーパス14及びインダクタ導電層12を形成する。アンダーパス14及びインダクタ導電層12は、従来の多層配線工程によって形成することができる。多層配線工程は、絶縁層24の堆積工程、コンタクトホールの形成工程、金属層の堆積工程、金属層のパターニング工程を組み合わせることによって行われる。絶縁層24は、例えば、プラズマCVD等を用いて酸化シリコン(SiO)及び/又は窒化シリコン(SiN)の絶縁膜を所望の層厚となるまで形成する。また、絶縁層24は、テトラエトキシシラン(TEOS)を用いた化学気相成長法(CVD)により酸化シリコン膜(SiO)を所望の層厚となるまで形成する方法としてもよい。絶縁層24を形成後、レジスト層を塗布後、フォトリソグラフィ技術及びエッチング技術を適用して、必要に応じてコンタクトホールを形成する。その後、蒸着法、スパッタリング法、化学気相成長法(CVD法)等を適用して金属層を所望の層厚に形成する。金属層を形成後、レジスト層を塗布後、フォトリソグラフィ技術及びエッチング技術を適用して金属層を所望の形状にパターニングする。なお、積層された絶縁層及び金属層を平坦化するために、化学機械研磨(CMP)等を適宜適用してもよい。このような工程を繰り返すことによって、図1図4に示した構造となるように、アンダーパス14及びインダクタ導電層12を形成する。
【0046】
[第2の実施の形態]
第2の実施の形態における半導体デバイス102は、図6の模式断面図に示すように、導電層10bに代えて導電層10cを備える。半導体デバイス102の平面図は、図1と同様である。半導体デバイス102の平面的な構造は、第1の実施の形態における半導体デバイス100と同様である。図6は、図1のラインA-Aに沿った断面模式図である。
【0047】
第1の実施の形態では導電層10bをポリシリサイド層としたが、第2の実施の形態では導電層10cを高ドーパント濃度のポリシリコン層とする。第2の実施の形態では、上記製造工程において導電層10cを形成する際にポリシリコン層をシリサイド化する処理を行わず、ポリシリコン層のまま使用する。
【0048】
第2の実施の形態における半導体デバイス102では、高濃度ドープ領域10a及び導電層10cが組み合わされてPGS10として機能する。すなわち、PGS10は、インダクタ導電層12を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。PGS10として高濃度ドープ領域10a及びポリシリコンの導電層10cを組み合わせることで、PGS10の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層12の品質係数Qを改善する技術的効果を高めることができる。
【0049】
[第3の実施の形態]
第3の実施の形態における半導体デバイス104は、図7及び図8の模式断面図に示すように、導電層10bに代えて導電層10d,10e,10gを備え、さらにサイドウォール28を備える。半導体デバイス104の平面的な構造は、第1の実施の形態における半導体デバイス100と同様である。図7及び図8は、それぞれ図1のラインA-A及びラインB-Bに沿った断面模式図である。
【0050】
導電層10d,10e,10gは、高濃度ドープ領域10aと組み合わされてPGS10を構成する導電層として機能する領域である。
【0051】
導電層10dは、半導体基板20の表面において高濃度ドープ領域10aが形成された領域上に配置される。導電層10dは、ポリシリコン層とする。導電層10dの膜厚は、50nm以上500nm以下とすることが好適である。例えば、半導体基板20上に形成される他の素子(MOSFET等)のゲート電極層としてポリシリコン層を形成し、当該ポリシリコン層に例えばn形の燐(P)や砒素(As)をドーパントとして添加して形成する。導電層10dのドーパント濃度は、例えば1×1019/cm以上1×1021/cm以下とすることが好適である。ただし、PGS10として必要な導電性を満たすように、半導体デバイス100に必要とされる特性に応じて設定すればよい。
【0052】
導電層10eは、導電層10dの表面層をシリサイド化したポリシリサイド層である。導電層10dとなるポリシリコン層を形成した後、例えば、Co等を堆積したうえでシリサイド化させる。
【0053】
導電層10d及び導電層10eの線幅及びピッチ幅は、デザインルールの最小値から3μmまでとすることが好適である。導電層10d及び導電層10eは、高濃度ドープ領域10aの領域の全域を覆わず、後述する導電層10gによって導電層10fと導電層10eとを接続するための領域を残すように配置する。
【0054】
導電層10fは、高濃度ドープ領域10aの表面層の一部をシリサイド化した領域である。高濃度ドープ領域10aを形成後、例えば、その表面層の一部にCo等を堆積したうえでシリサイド化させる。導電層10fのシリサイド化の処理は、導電層10eのシリサイド化の処理と同時に行ってもよい。
【0055】
導電層10gは、互いにシリサイド化された導電層10e及び導電層10fを電気的に接続するコンタクト電極層である。導電層10gは、絶縁層24に設けられたコンタクトホールに導電性材料を埋め込むことによって形成される。例えば、導電層10gは、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、導電層10gは、チタン(Ti)/窒化チタン(TiN)/タングステン(W)の金属積層構造とすることが好適である。
【0056】
サイドウォール28は、導電層10d及び導電層10eの側面を覆うように形成される。サイドウォール28は、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)又はこれらの積層構造とすることができる。サイドウォール28の厚さ及び幅は、例えば2nm以上10nm以下、好ましくは3nm以上6nm以下とすることが好適である。
【0057】
[製造方法]
以下、図9を参照して、半導体デバイス104の製造方法について説明する。図9は半導体デバイス104の製造方法を示す断面模式図である。図9(a)~(d)のそれぞれにおいて、図の左側は図1のA-Aラインの断面図に対応し、図の右側は図1のB-Bラインからみた断面図に対応する。なお、図9では、半導体デバイス104を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
【0058】
半導体基板20は、第1導電形としてp形にドーピングされたシリコン基板として説明する。
【0059】
図9(a)に示すように、半導体基板20の表面領域に分離絶縁層22を形成する。当該工程は、図5(a)に示した半導体デバイス100の製造方法と同様であるので説明を省略する。次に、図9(b)に示すように、高濃度ドープ領域10aを形成する。当該工程は、図5(b)に示した半導体デバイス100の製造方法と同様であるので説明を省略する。高濃度ドープ領域10aを形成後、レジスト層Rを除去する。本実施形態では、この段階で、酸化膜30を除去する工程が不要なため、ゲート酸化膜30を汚染する可能性が少なくなる利点がある。
【0060】
続いて、図9(c)に示すように、導電層10d、導電層10e、導電層10f及びサイドウォール28を形成する。この図において、ゲート酸化膜30が全面に残っているが薄いため図示していない。高濃度ドープ領域10aが形成された領域上に導電層10dが形成される。導電層10dの形成方法は、特に限定されるものではないが、多結晶シリコン層(ポリシリコン層)とする場合にはシラン(SiH)等のシリコン含有ガスを用いた化学気相成長法(CVD法)とすることができる。ポリシリコン層の膜厚は、例えば200nmとすることができる。その後、フォトリソグラフィ技術及びエッチング技術を適用して、ポリシリコン層をパターニングして導電層10dを形成する。本実施の形態では、導電層10dは、高濃度ドープ領域10aに一部が重なるが、導電層10gが高濃度ドープ領域10aに接する領域を高濃度ドープ領域10aに残すようにレイアウトして、パターニングを行う。
【0061】
続いて、ポリシリコン層にイオン注入を行い、ポリシリコン層を高導電化する。当該工程は、半導体基板20に形成される他の素子(MOSFET等)の領域におけるn形のゲート電極、ソース領域及びドレイン領域を形成する工程を兼ねて行ってもよい。例えば、砒素(As)を23keVのイオン注入エネルギーで3×1015/cmでイオン注入を行う。これによって、PGS10の領域に形成されたポリシリコン層も高ドーパント濃度となる。
【0062】
その後、サイドウォール28を形成する。導電層10dの側面並びに高濃度ドープ領域10a及び分離絶縁層22の表面の一部を覆うように酸化シリコン膜(SiO)を形成する。酸化シリコン膜(SiO)は、テトラエトキシシラン(TEOS)を用いた化学気相成長法(CVD)により形成することができる。また、酸化シリコン膜(SiO)は、酸素(O)等の酸素含有ガスや窒素(N)等の窒素含有ガスを用いた化学気相成長法(CVD)により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して酸化シリコン膜(SiO)をエッチングすることによって、導電層10dの側面を覆うようにサイドウォール28を形成する。サイドウォール28は、導電層10dの端部から2nm以上10nm以下程度の幅で設けることが好適である。
【0063】
さらに、導電層10dの表面層及び高濃度ドープ領域10aの一部をシリサイド化するためのサリサイド工程を行う。当該工程は、半導体基板20に形成される他の素子(MOSFET等)の領域におけるn形のゲート電極、ソース領域及びドレイン領域をシリサイド化する工程を兼ねて行ってもよい。例えば、コバルト(Co)を6nm程度堆積させた後、アニールを行うことによって導電層10d及び高濃度ドープ領域10aの一部をシリサイド化してそれぞれ導電層10e及び導電層10fとする。
【0064】
サイドウォール28を形成した後、図9(d)に示すように、導電層10g、アンダーパス14及びインダクタ導電層12を形成する。導電層10g、アンダーパス14及びインダクタ導電層12は、多層配線工程によって形成することができる。まず、半導体デバイス104の表面を覆うように絶縁層24を形成する。例えば、プラズマCVD等を用いて酸化シリコン(SiO)及び窒化シリコン(SiN)の絶縁膜を半導体デバイス104の表面を覆うように形成する。続いて、導電層10gが形成される。フォトリソグラフィ技術を適用して絶縁層24と酸化膜30にコンタクトホールを形成する。コンタクトホールは、導電層10gを設ける領域が開口となるように形成する。次に、絶縁層24と酸化膜30に形成されたコンタクトホールに埋め込むようにチタン(Ti)/窒化チタン(TiN)/タングステン(W)の金属積層構造を堆積させる。ただし、導電層10gの材料はこれに限定されるものではない。そして、化学機械研磨(CMP)によって余分な金属を除去することによって導電層10gを形成する。
【0065】
その後、第1の実施の形態における半導体デバイス100と同様に、半導体デバイス100と同様に、アンダーパス14及びインダクタ導電層12を形成する。
【0066】
第3の実施の形態における半導体デバイス104では、高濃度ドープ領域10a及び導電層10d~導電層10gが組み合わされてPGS10として機能する。すなわち、PGS10は、インダクタ導電層12を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。PGS10として高濃度ドープ領域10a及び導電層10d~導電層10gを組み合わせることで、PGS10の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層12の品質係数Qを改善する技術的効果を高めることができる。
【符号の説明】
【0067】
10 パターンド・グラウンド・シールド(PGS)、10a 高濃度ドープ領域、10b,10c,10d,10e,10f,10g 導電層、12 インダクタ導電層、14 アンダーパス、20 半導体基板、22 分離絶縁層、24 絶縁層、28 サイドウォール、30 酸化膜、100,102,104 半導体デバイス。
図1
図2
図3
図4
図5
図6
図7
図8
図9
【手続補正書】
【提出日】2024-01-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板上に形成された半導体デバイスであって、
導電体からなるインダクタと、
前記インダクタが形成された領域下において、前記半導体基板の表面に所定の間隔を空けてお互いに絶縁されて形成された複数の高濃度ドープ領域と、前記高濃度ドープ領域上に同じく所定の間隔を空けて形成された導電層を有し、前記導電層は前記高濃度ドープ領域に電気的に接続されることにより、パターンド・グラウンド・シールドを形成し、
前記導電層は、ポリシリコン層又はポリシリサイド層又は金属層およびそれらの積層であり、
前記高濃度ドープ領域のドーパント濃度は、1×10 19 /cm 以上1×10 21 /cm 以下であり、
前記ポリシリサイド層又は前記ポリシリコン層のドーパント濃度は、1×10 19 /cm 以上1×10 21 /cm 以下であることを特徴とする半導体デバイス。
【請求項2】
請求項1に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域上に直接前記導電層を接触させることを特徴とする半導体デバイス。
【請求項3】
請求項1に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域と前記導電層を接続する別の導電層を接触させることを特徴とする半導体デバイス。
【請求項4】
請求項に記載の半導体デバイスであって、
前記高濃度ドープ領域は、n形ドープされていることを特徴とする半導体デバイス。
【請求項5】
請求項に記載の半導体デバイスであって、
前記ポリシリサイド層又は前記ポリシリコン層は、n形ドープされていることを特徴とする半導体デバイス。
【請求項6】
請求項1に記載の半導体デバイスであって、
前記パターンド・グラウンド・シールドを覆う絶縁層を備え、
前記インダクタは、前記絶縁層上に配置され、
前記絶縁層内に形成され、前記インダクタの一端に接続されるダウンパスを有することを特徴とする半導体デバイス。
【請求項7】
請求項1に記載の半導体デバイスであって、
前記半導体基板上に形成されたMOSFETをさらに備えることを特徴とする半導体デバイス。
【手続補正書】
【提出日】2024-06-05
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板上に形成された半導体デバイスであって、
導電体からなるインダクタと、
前記インダクタが形成された領域下において、前記半導体基板の表面に所定の間隔を空けてお互いに絶縁されて形成された複数の高濃度ドープ領域と、前記高濃度ドープ領域上に同じく所定の間隔を空けて形成された導電層を有し、前記導電層は前記高濃度ドープ領域に電気的に接続されることにより、パターンド・グラウンド・シールドを形成し、
前記導電層は、ポリシリコン層又はポリシリサイド層又はそれらの積層であり、
前記高濃度ドープ領域のドーパント濃度は、1×1019/cm以上1×1021/cm以下であり、
前記ポリシリサイド層又は前記ポリシリコン層のドーパント濃度は、1×1019/cm以上1×1021/cm以下であることを特徴とする半導体デバイス。
【請求項2】
請求項1に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域上に直接前記導電層を接触させることを特徴とする半導体デバイス。
【請求項3】
請求項1に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域と前記導電層を接続する別の導電層を接触させることを特徴とする半導体デバイス。
【請求項4】
請求項1に記載の半導体デバイスであって、
前記高濃度ドープ領域は、n形ドープされていることを特徴とする半導体デバイス。
【請求項5】
請求項1に記載の半導体デバイスであって、
前記ポリシリサイド層又は前記ポリシリコン層は、n形ドープされていることを特徴とする半導体デバイス。
【請求項6】
請求項1に記載の半導体デバイスであって、
前記パターンド・グラウンド・シールドを覆う絶縁層を備え、
前記インダクタは、前記絶縁層上に配置され、
前記絶縁層内に形成され、前記インダクタの一端に接続されるダウンパスを有することを特徴とする半導体デバイス。
【請求項7】
請求項1に記載の半導体デバイスであって、
前記半導体基板上に形成されたMOSFETをさらに備えることを特徴とする半導体デバイス。