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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024112483
(43)【公開日】2024-08-21
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 11/14 20060101AFI20240814BHJP
G06F 12/06 20060101ALI20240814BHJP
G11C 29/00 20060101ALI20240814BHJP
【ＦＩ】
G06F11/14 617
G06F12/06 520F
G11C29/00 410
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023017526
(22)【出願日】2023-02-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】大塚 尚紀
【テーマコード（参考）】
5B160
5L206
【Ｆターム（参考）】
5B160AA05
5B160AC01
5B160MM01
5L206AA10
5L206BB01
5L206BB14
5L206FF05
5L206HH11
(57)【要約】
【課題】 メモリシステムのロバスト性を向上させる。
【解決手段】 実施形態のメモリシステムは、第１の不揮発性メモリと、プロセッサを含み、第１の不揮発性メモリに電気的に接続されたメモリコントローラと、を具備する。プロセッサは、第２の不揮発性メモリの複数の領域に多重化されて記憶されたファームウェアを第２の不揮発性メモリから読み出すためのイニシャルプログラムローダを実行する。プロセッサは、イニシャルプログラムローダの実行毎に第２の不揮発性メモリの複数の領域のうちいずれの領域からファームウェアを読み出すかを示す領域情報を、プロセッサの外部から取得し、取得した領域情報に基づく領域からファームウェアを読み出す。
【選択図】図５
【解決手段】 実施形態のメモリシステムは、第１の不揮発性メモリと、プロセッサを含み、第１の不揮発性メモリに電気的に接続されたメモリコントローラと、を具備する。プロセッサは、第２の不揮発性メモリの複数の領域に多重化されて記憶されたファームウェアを第２の不揮発性メモリから読み出すためのイニシャルプログラムローダを実行する。プロセッサは、イニシャルプログラムローダの実行毎に第２の不揮発性メモリの複数の領域のうちいずれの領域からファームウェアを読み出すかを示す領域情報を、プロセッサの外部から取得し、取得した領域情報に基づく領域からファームウェアを読み出す。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１の不揮発性メモリと、
プロセッサを含み、前記第１の不揮発性メモリに電気的に接続されたメモリコントローラと、を具備し、
前記プロセッサは、第２の不揮発性メモリの複数の領域に多重化されて記憶されたファームウェアを前記第２の不揮発性メモリから読み出すためのイニシャルプログラムローダを実行するように構成され、
前記プロセッサは、さらに、前記イニシャルプログラムローダの実行毎に前記第２の不揮発性メモリの前記複数の領域のうちいずれの領域から前記ファームウェアを読み出すかを示す領域情報を、前記プロセッサの外部から取得し、取得した前記領域情報に基づく領域から前記ファームウェアを読み出すように構成されている、
メモリシステム。
プロセッサを含み、前記第１の不揮発性メモリに電気的に接続されたメモリコントローラと、を具備し、
前記プロセッサは、第２の不揮発性メモリの複数の領域に多重化されて記憶されたファームウェアを前記第２の不揮発性メモリから読み出すためのイニシャルプログラムローダを実行するように構成され、
前記プロセッサは、さらに、前記イニシャルプログラムローダの実行毎に前記第２の不揮発性メモリの前記複数の領域のうちいずれの領域から前記ファームウェアを読み出すかを示す領域情報を、前記プロセッサの外部から取得し、取得した前記領域情報に基づく領域から前記ファームウェアを読み出すように構成されている、
メモリシステム。
【請求項2】
前記第２の不揮発性メモリは、前記領域情報を記憶し、
前記プロセッサは、さらに、前記領域情報を更新するように構成されている、
請求項１に記載のメモリシステム。
前記プロセッサは、さらに、前記領域情報を更新するように構成されている、
請求項１に記載のメモリシステム。
【請求項3】
前記プロセッサは、前記領域情報を前記イニシャルプログラムローダの実行毎に更新するように構成されている、
請求項２に記載のメモリシステム。
請求項２に記載のメモリシステム。
【請求項4】
乱数情報生成回路を更に具備し、
前記プロセッサは、前記乱数情報生成回路が生成する乱数を前記領域情報として取得し、取得した乱数に基づく前記第２の不揮発性メモリの領域から前記ファームウェアを読み出すように構成されている、
請求項１に記載のメモリシステム。
前記プロセッサは、前記乱数情報生成回路が生成する乱数を前記領域情報として取得し、取得した乱数に基づく前記第２の不揮発性メモリの領域から前記ファームウェアを読み出すように構成されている、
請求項１に記載のメモリシステム。
【請求項5】
前記乱数情報生成回路は、乱数生成器又は物理量の計測器により構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項6】
前記プロセッサは、前記乱数情報生成回路が生成した乱数の所定の桁の値に基づいて、前記フォームウェアを読み出す領域を決定する、
請求項５に記載のメモリシステム。
請求項５に記載のメモリシステム。
【請求項7】
前記プロセッサは、さらに、前記領域情報に基づく領域からの前記ファームウェアの読み出しに失敗した場合には、前記領域情報に基づく領域以外の前記第２の不揮発性メモリの領域から前記ファームウェアを読み出す第１リカバリ処理を実行するように構成されている、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項8】
前記プロセッサは、さらに、読み出しに成功した前記ファームウェアを、前記領域情報に基づく領域に書き戻す第２リカバリ処理を実行するように構成されている、
請求項７に記載のメモリシステム。
請求項７に記載のメモリシステム。
【請求項9】
前記メモリコントローラは、前記イニシャルプログラムローダを記憶する第３の不揮発性メモリをさらに含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項10】
前記ファームウェアは、前記第３の不揮発性メモリに記憶された第２のファームウェアを、前記第３の不揮発性メモリから読み出すためのセカンドプログラムローダであり、
前記プロセッサは、さらに、前記セカンドプログラムローダを実行するように構成されている、
請求項１に記載のメモリシステム。
前記プロセッサは、さらに、前記セカンドプログラムローダを実行するように構成されている、
請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステムに関する。
【背景技術】
【0002】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリを用いたメモリシステムが知られている。メモリシステムは、不揮発性メモリと不揮発性メモリを制御するメモリコントローラとを含む。メモリコントローラによって実行されるファームウェアコードは、例えば単一のシリアルフラッシュＲＯＭの複数のスロットに多重化されて記憶される場合がある。ファームウェアコードの多重化により、コード破壊時のリカバリ処理が可能である。このようなメモリシステムにおいて、ロバスト性を更に向上させる要求がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第７２９６１４３号明細書
【特許文献2】米国特許第８３５２７２１号明細書
【特許文献1】米国特許第１０８８４７６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、ロバスト性を向上させることができるメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、第１の不揮発性メモリと、プロセッサを含み、第１の不揮発性メモリに電気的に接続されたメモリコントローラと、を具備する。プロセッサは、第２の不揮発性メモリの複数の領域に多重化されて記憶されたファームウェアを第２の不揮発性メモリから読み出すためのイニシャルプログラムローダを実行するように構成される。プロセッサは、さらに、イニシャルプログラムローダの実行毎に第２の不揮発性メモリの複数の領域のうちいずれの領域からファームウェアを読み出すかを示す領域情報を、プロセッサの外部から取得し、取得した領域情報に基づく領域からファームウェアを読み出すように構成されている。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態にかかるメモリシステムを含むストレージシステムの構成例を示すブロック図。
【図2】第１の実施形態にかかるメモリコントローラの構成を示すブロック図。
【図3】比較例におけるＦＷコードメモリに記憶される内容を説明するための図。
【図4】第１の実施形態にかかるＦＷコードメモリに記憶される内容を説明するための図。
【図5】第１の実施形態の動作を説明するためのフローチャート。
【図6】第２の実施形態にかかるメモリコントローラの構成を示すブロック図。
【図7】第２の実施形態にかかるＦＷコードメモリに記憶される内容を説明するための図。
【図8】第２の実施形態の動作を説明するためのフローチャート。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施の形態について詳細に説明する。
【0008】
（第１の実施形態）
本実施形態は、フェームウェアコードをメモリの複数の領域に多重化して記憶し、例えばシステムの起動毎に、ファームウェアコードを読み出す領域を切り換えることにより、リカバリ処理の信頼性を向上させるものである。なお、本実施形態は、メモリコントローラに採用されるファームウェアコードの読み出しの例について説明するが、各種システムのファームウェアコードの読み出しに同様に適用可能である。
本実施形態は、フェームウェアコードをメモリの複数の領域に多重化して記憶し、例えばシステムの起動毎に、ファームウェアコードを読み出す領域を切り換えることにより、リカバリ処理の信頼性を向上させるものである。なお、本実施形態は、メモリコントローラに採用されるファームウェアコードの読み出しの例について説明するが、各種システムのファームウェアコードの読み出しに同様に適用可能である。
【0009】
（メモリシステムの構成）
図１はメモリシステムを含むストレージシステムの構成例を示すブロック図である。
図１はメモリシステムを含むストレージシステムの構成例を示すブロック図である。
【0010】
図１のストレージシステムにおいて、メモリシステム１（具体的にはメモリコントローラ２）は、ホスト機器４と所定のインタフェースを介して接続される。このインタフェースは、例えば、パラレルインタフェースの一例であるｅＭＭＣ（embedded Multi Media Card）、シリアルインタフェースの一例であるＰＣＩｅTMI（Peripheral Component Interconnect-Express）やＭ－ＰＨＹのようなインタフェース規格に準拠する。ホスト機器４は、例えば、パーソナルコンピュータ、携帯端末のような電子機器である。なお、メモリコントローラ２及びホスト機器４には、これらのインタフェース規格に準拠したインタフェース回路が内蔵されている。メモリシステム１は、ホスト機器４が搭載されたマザーボード上に実装され得る。
【0011】
メモリシステム１は、メモリコントローラ２と、不揮発性メモリ３と、ＦＷコードメモリ２１ と、を含む。メモリシステム１は、複数の半導体チップで構成されてもよい。メモリシステム１の例は、メモリコントローラ２と不揮発性メモリ３とが１つのパッケージとして構成されるＵＦＳ（Universal Flash Storage）デバイス、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、又はｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）である。
【0012】
不揮発性メモリ３は、複数のメモリチップを含んでもよい。不揮発性メモリ３は、例えば、複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリである。不揮発性メモリ３は、複数のメモリセルトランジスタを備えたメモリセルアレイを有する。各メモリセルトランジスタは、電気的に書き換え可能なメモリセルを構成する。不揮発性メモリ３は、第１の不揮発性メモリの一例である。
メモリコントローラ２は、システムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）で構成され得る。メモリコントローラ２の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又は、これらの組み合わせにより実現され得る。
メモリコントローラ２は、システムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）で構成され得る。メモリコントローラ２の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又は、これらの組み合わせにより実現され得る。
【0013】
メモリコントローラ２は、不揮発性メモリ３と電気的に接続される。メモリコントローラ２は、ホスト機器４からの書き込み要求に従って不揮発性メモリ３へのデータの書き込みを制御する。また、メモリコントローラ２は、ホスト機器４からの読み出し要求に従って不揮発性メモリ３からのデータの読み出しを制御する。
ＦＷコードメモリ２１は、例えば、ＳＦ（シリアルフラッシュ）ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）により構成される。ＦＷコードメモリ２１は、第２の不揮発性メモリの一例である。
図２はメモリコントローラ２の構成を示すブロック図である。メモリコントローラ２は、ＣＰＵ１１、ＲＯＭ１２，ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、ホストインタフェース（Ｉ／Ｆ）１５、メモリインタフェース（Ｉ／Ｆ）１６、ＩＰＬ（Ｉｎｉｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄｅｒ）メモリ１７、エラー検出回路１８、及びＲＯＭインタフェース（Ｉ／Ｆ）１９を含む。
ＦＷコードメモリ２１は、例えば、ＳＦ（シリアルフラッシュ）ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）により構成される。ＦＷコードメモリ２１は、第２の不揮発性メモリの一例である。
図２はメモリコントローラ２の構成を示すブロック図である。メモリコントローラ２は、ＣＰＵ１１、ＲＯＭ１２，ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、ホストインタフェース（Ｉ／Ｆ）１５、メモリインタフェース（Ｉ／Ｆ）１６、ＩＰＬ（Ｉｎｉｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄｅｒ）メモリ１７、エラー検出回路１８、及びＲＯＭインタフェース（Ｉ／Ｆ）１９を含む。
【0014】
ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ホストＩ／Ｆ１５、メモリＩ／Ｆ１６、エラー検出回路１８、及びＲＯＭ Ｉ／Ｆ１９は、互いに内部バス２０により接続される。
【0015】
ホストＩ／Ｆ１５は、ホスト機器４との間でデータを送受信する。
【0016】
ＲＡＭ１３は、ホスト機器４との間で送受信されるデータを一時格納する。なお、ＲＡＭ１３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような汎用メモリである。
【0017】
メモリＩ／Ｆ１６は、不揮発性メモリ３との間でデータを送受信する。
ＲＯＭ１２は、例えば、マスクＲＯＭにより構成される。ＲＯＭ１２は、ＩＰＬを格納する。ＲＯＭ１２は、第３の不揮発性メモリの一例である。
ＣＰＵ１１は、ファームウェアコード（以下、ＦＷコードという）のようなプログラムを実行することよって、メモリシステム１の各部を統括的に制御する。ＣＰＵ１１は、例えばプロセッサにより構成される。ＣＰＵ１１は、ホストＩ／Ｆ１５経由でホスト機器４からの要求を受けた場合に、その要求に従った処理を実行する。例えば、ＣＰＵ１１は、ホスト機器４からの要求に従って、不揮発性メモリ３へのデータの書き込みを制御する。また、ＣＰＵ１１は、ホスト機器４からの要求に従って、不揮発性メモリ３からのデータの読み出しを制御する。
ＲＯＭ１２は、例えば、マスクＲＯＭにより構成される。ＲＯＭ１２は、ＩＰＬを格納する。ＲＯＭ１２は、第３の不揮発性メモリの一例である。
ＣＰＵ１１は、ファームウェアコード（以下、ＦＷコードという）のようなプログラムを実行することよって、メモリシステム１の各部を統括的に制御する。ＣＰＵ１１は、例えばプロセッサにより構成される。ＣＰＵ１１は、ホストＩ／Ｆ１５経由でホスト機器４からの要求を受けた場合に、その要求に従った処理を実行する。例えば、ＣＰＵ１１は、ホスト機器４からの要求に従って、不揮発性メモリ３へのデータの書き込みを制御する。また、ＣＰＵ１１は、ホスト機器４からの要求に従って、不揮発性メモリ３からのデータの読み出しを制御する。
【0018】
ＣＰＵ１１が実行するＦＷコードは、ＲＯＭ１２に格納されたＩＰＬの実行により読み出される。ＩＰＬは、ＦＷコードを読み出すためのプログラムである。例えばメモリシステム１の起動時において、ＣＰＵ１１はＲＯＭ１２にアクセスして、ＩＰＬを読み出す。ＣＰＵ１１は読み出したＩＰＬを実行することで、ＦＷコードを読み出す。読み出されたＦＷコードは、例えば、ＲＡＭ１３にロードされる。そして、ＣＰＵ１１は、ＲＡＭ１３にロードされたＦＷコードを実行する。
図２の例では、ＦＷコードは、ＦＷコードメモリ２１に記憶される。ＦＷコードメモリ２１は、ＦＷコードを記憶するための複数の領域（以下、スロットという）を備える。ＦＷコードメモリ２１の各スロットには、多重化されたＦＷコードの１つが記憶される。すなわち、ＦＷコードメモリ２１の各スロットには、同一のＦＷコードが記憶される。
ＲＯＭ Ｉ／Ｆ１９は、ＦＷコードメモリ２１との間でデータの送受信を行う。ＲＯＭ Ｉ／Ｆ１９は、例えば、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）である。
図２の例では、ＦＷコードは、ＦＷコードメモリ２１に記憶される。ＦＷコードメモリ２１は、ＦＷコードを記憶するための複数の領域（以下、スロットという）を備える。ＦＷコードメモリ２１の各スロットには、多重化されたＦＷコードの１つが記憶される。すなわち、ＦＷコードメモリ２１の各スロットには、同一のＦＷコードが記憶される。
ＲＯＭ Ｉ／Ｆ１９は、ＦＷコードメモリ２１との間でデータの送受信を行う。ＲＯＭ Ｉ／Ｆ１９は、例えば、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）である。
【0019】
なお、ＦＷコードメモリ２１にＦＷコード（すなわち、メモリシステム１の各部を統括的に制御するためのファームウェア）が記憶されているものと説明したが、ＦＷコードメモリ２１にはＦＷコードを読み出すためのファームウェア（プログラム）であるセカンドローダが記憶されていてもよい。この場合には、ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１からセカンドローダを、例えばＲＡＭ１３にロードする。ＣＰＵ１１はロードされたセカンドローダを実行して、ＦＷコードを例えば不揮発性メモリ３からＲＡＭ１３にロードする。
エラー検出回路１８は、ＦＷコードメモリ２１から読み出されたＦＷコードに対するエラー検出を行う。エラーは、例えば、ＦＷコードに付加されたＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）を用いて行われる。エラー検出回路１８は、エラー検出結果をＣＰＵ１１に出力する。ＣＰＵ１１は、エラー検出回路１８からエラーが検出されたとの結果を得た場合には、ＦＷコードメモリ２１からのＦＷコードの読み出しに失敗したものと判定する。
エラー検出回路１８は、ＦＷコードメモリ２１から読み出されたＦＷコードに対するエラー検出を行う。エラーは、例えば、ＦＷコードに付加されたＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）を用いて行われる。エラー検出回路１８は、エラー検出結果をＣＰＵ１１に出力する。ＣＰＵ１１は、エラー検出回路１８からエラーが検出されたとの結果を得た場合には、ＦＷコードメモリ２１からのＦＷコードの読み出しに失敗したものと判定する。
【0020】
（比較例におけるＦＷコードの読み出し）
図３は比較例にかかるメモリシステムにおいて、ＦＷコードメモリに記憶される内容を説明するための図である。
図３は比較例にかかるメモリシステムにおいて、ＦＷコードメモリに記憶される内容を説明するための図である。
【0021】
図３のＦＷコードメモリは、２つ以上のスロット（図３では第１スロット及び第２スロットの２つ）を有する。第１スロット及び第２スロットには、同一のＦＷコードが多重化されて記憶されている。比較例のＩＰＬでは、ＦＷコードメモリの各スロットからシリアルにＦＷコードを読み出す処理が行われる。即ち、比較例のＩＰＬでは、メモリシステムの起動時に、先ずＦＷコードメモリの先頭スロットである第１スロットからＦＷコードを読み出す処理が行われる。比較例のＩＰＬでは、第１スロットからのＦＷコードの読み出しに失敗した場合には、後続スロットである第２スロットからＦＷコードの読み出しを試みるリカバリ処理が行われる。
【0022】
このように、比較例のＩＰＬでは、必ず、ＦＷコードメモリの第１スロットからＦＷコードの読み出しが行われ、この読み出しに失敗した場合に、第２スロットからＦＷコードの読み出しが行われる（リカバリ処理）。従って、比較例のＩＰＬでは、第１スロットからのＦＷコードの読み出しに成功した場合には、第２スロットへのアクセスは行われない。
【0023】
比較例のＩＰＬでは、ＦＷコードを最初に読み出すスロットが第１スロットに固定されている。ＦＷコードメモリの信頼性が比較的高いものとすると、読み出しが行われるスロットは第１スロットに偏り、第２スロットから読み出しが行われることは稀である。このため、ＦＷコードメモリの第１スロットの劣化が進むことが考えられる。
【0024】
また、ＦＷコードメモリの第２スロットは、リカバリ処理までは読み出しが行われないことから、第２スロットのＦＷコードが壊れていたとしても、壊れていることを検出する機会が極めて少ない。従って、第２スロットのＦＷコードによるリカバリ処理の信頼性が高いとは言えない。
【0025】
（ＦＷコードメモリ２１の記憶内容）
そこで、本実施形態においては、ＩＰＬにより最初にＦＷコードが読み出されるＦＷコードメモリ２１のスロット（以下、読み出し開始スロットという）を、例えば、メモリシステム１の起動毎に変更する。また、読み出し開始スロットの情報（以下、読み出し開始スロット情報という）が、ＦＷコードメモリ２１中に記憶される。読み出し開始スロット情報は、領域情報の一例である。
図４はＦＷコードメモリ２１に記憶される内容を説明するための図である。図４の例では、ＦＷコードメモリ２１は、２つ以上のスロット（図４では第１スロット及び第２スロットの２つ）を有する。第１スロット及び第２スロットには、同一のＦＷコードが多重化されて記憶される。更に、本実施形態のＦＷコードメモリ２１は、読み出し開始スロット情報を記憶する領域を有する。この読み出し開始スロット情報は、ＦＷコードが最初に読み出されるスロットがいずれのスロット（図４の例では第１スロット又は第２スロット）であるかを示すものである。ＣＰＵ１１は、ＩＰＬを実行することにより、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１にアクセスして、読み出し開始スロット情報を読み出すと共に、更新可能である。
そこで、本実施形態においては、ＩＰＬにより最初にＦＷコードが読み出されるＦＷコードメモリ２１のスロット（以下、読み出し開始スロットという）を、例えば、メモリシステム１の起動毎に変更する。また、読み出し開始スロットの情報（以下、読み出し開始スロット情報という）が、ＦＷコードメモリ２１中に記憶される。読み出し開始スロット情報は、領域情報の一例である。
図４はＦＷコードメモリ２１に記憶される内容を説明するための図である。図４の例では、ＦＷコードメモリ２１は、２つ以上のスロット（図４では第１スロット及び第２スロットの２つ）を有する。第１スロット及び第２スロットには、同一のＦＷコードが多重化されて記憶される。更に、本実施形態のＦＷコードメモリ２１は、読み出し開始スロット情報を記憶する領域を有する。この読み出し開始スロット情報は、ＦＷコードが最初に読み出されるスロットがいずれのスロット（図４の例では第１スロット又は第２スロット）であるかを示すものである。ＣＰＵ１１は、ＩＰＬを実行することにより、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１にアクセスして、読み出し開始スロット情報を読み出すと共に、更新可能である。
【0026】
本実施形態のＲＯＭ１２に記憶されたＩＰＬでは、例えばメモリシステム１の起動毎に、読み出し開始スロット情報を更新する処理が行われる。これにより、ＩＰＬを実行することにより最初に読み出されるＦＷコードメモリ２１のスロットは、第１スロットと第２スロットとで例えばメモリシステム１の起動毎に切換えられる。これにより、ＦＷコードメモリ２１の特定のスロットにアクセスが集中することを防止することが可能である。また、ＦＷコードメモリ２１の各スロットのＦＷコードが壊れているか否かを比較的短期間に判定することが可能であり、リカバリ処理の信頼性が向上する。
【0027】
なお、読み出し開始スロット情報は、必ずしもメモリシステム１の起動毎に更新されなくてもよい。例えば、所定の起動数毎に、読み出し開始スロット情報が更新されるようになっていてもよい。
【0028】
【0029】
メモリシステム１への電力の供給が開始されると、ＣＰＵ１１は、ＲＯＭ１２からＩＰＬを読み出して実行する。以後、ＣＰＵ１１は、ＩＰＬに従って動作する。ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１にアクセスし、読み出し開始スロット情報を読み出す（Ｓ１）。ＣＰＵ１１は、読み出した情報により読み出し開始スロットが第１スロットであるか第２スロットであるかを判定する（Ｓ２）。ＣＰＵ１１は、読み出し開始スロットが第１スロットである場合にはステップＳ３に処理を進め、第２スロットである場合にはステップＳ４に処理を進める。
【0030】
読み出し開始スロットが第１スロットである場合、ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１にアクセスして、第１スロットに記憶されているＦＷコードを読み出してＲＡＭ１３にロードする（Ｓ３）。ＣＰＵ１１は、ＦＷコードの読み出しが成功したか否かの判定のために、読み出したＦＷコードをエラー検出回路１８に与える。エラー検出回路１８は読み出されたＦＷコードに対するエラー検出処理を実施し、エラーの検出結果をＣＰＵ１１に出力する。ＣＰＵ１１は、エラー検出回路１８からのエラーの検出結果に基づいて、ＦＷコードの読み出しが成功したか否かを判定する（Ｓ５）。
【0031】
ＣＰＵ１１は、読み出されたＦＷコードにエラーがないと判定された場合には、ＦＷコードの読み出しに成功したものと判定する（Ｓ５：ＹＥＳ）。この場合には、ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１にアクセスして、読み出し開始スロットを他方のスロット、この場合には第２スロット、に変更するように読み出し開始スロット情報を更新する（Ｓ６）。ステップＳ６の処理の後、ＣＰＵ１１は、ＲＡＭ１３にロードされたＦＷコードを実行する（起動成功）。
【0032】
なお、ステップＳ２において、第２スロットが読み出し開始スロットであるものと判定された場合には、ＣＰＵ１１は、ＦＷコードメモリ２１の第２スロットからＦＷコードを読み出す（Ｓ４）。ＣＰＵ１１は、ＦＷコードの読み出しが成功したものと判定すると（Ｓ５：ＹＥＳ）、第１スロットを読み出し開始スロットとするように読み出し開始スロット情報を更新する（Ｓ６）。
【0033】
一方、ステップＳ３又はステップＳ４において、読み出されたＦＷコードにエラーが検出され、ＦＷコードの読み出しに失敗したとＣＰＵ１１が判定した場合（Ｓ５：ＮＯ）、第１リカバリ処理が実行される。図５のステップＳ１１～ステップＳ１５は、第１リカバリ処理を示す。この第１リカバリ処理においては、ＣＰＵ１１は、ステップＳ１１において、読み出しに失敗したＦＷコードがいずれのスロットから読み出されたものであるかを判定する。ステップＳ１１の判定結果はステップＳ２の判定結果と同じであり、ＣＰＵ１１はステップＳ２の判定結果を図示しないレジスタに格納しておき、この結果を利用してもよい。なお、ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１にアクセスして、読み出し開始スロット情報を読み出して、読み出し開始スロットを再度判定してもよい。
【0034】
ステップＳ１１における判定結果の読み出し開始スロットが第１スロットである場合、この第１スロットからの読み出しが失敗しているので、ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介してＦＷコードメモリ２１にアクセスして、第２スロットに記憶されているＦＷコードを読み出してＲＡＭ１３にロードする（Ｓ１２）。ステップＳ５と同様に、ＣＰＵ１１は、ＦＷコードの読み出しが成功したか否かを判定する（Ｓ１４）。
ＣＰＵ１１は、ＦＷコードの読み出しが成功したものと判定すると（Ｓ１４：ＹＥＳ）、壊れたＦＷコードを読み出しに成功したＦＷコードにより更新する第２リカバリ処理を実行する（Ｓ１５）。この第２リカバリ処理では、ＣＰＵ１１は、ＲＡＭ１３にロードされたＦＷコード（正常なＦＷコード）を読み出す。そして、ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介して、壊れたＦＷコードが格納されているＦＷコードメモリ２１のスロット（この場合には第１スロット）にアクセスして、このスロットにＲＡＭ１３から読み出したＦＷコード（正常なＦＷコード）を書き戻す。次に、ＣＰＵ１１は、ステップＳ６において、読み出し開始スロットを他方のスロット（この場合には第２スロット）に変更するように読み出し開始スロット情報を更新する。
ＣＰＵ１１は、ＦＷコードの読み出しが成功したものと判定すると（Ｓ１４：ＹＥＳ）、壊れたＦＷコードを読み出しに成功したＦＷコードにより更新する第２リカバリ処理を実行する（Ｓ１５）。この第２リカバリ処理では、ＣＰＵ１１は、ＲＡＭ１３にロードされたＦＷコード（正常なＦＷコード）を読み出す。そして、ＣＰＵ１１は、ＲＯＭ Ｉ／Ｆ１９を介して、壊れたＦＷコードが格納されているＦＷコードメモリ２１のスロット（この場合には第１スロット）にアクセスして、このスロットにＲＡＭ１３から読み出したＦＷコード（正常なＦＷコード）を書き戻す。次に、ＣＰＵ１１は、ステップＳ６において、読み出し開始スロットを他方のスロット（この場合には第２スロット）に変更するように読み出し開始スロット情報を更新する。
【0035】
なお、ステップＳ１１において、第２スロットが読み出し開始スロットであるものと判定された場合には、ＣＰＵ１１は、ＦＷコードメモリ２１の第１スロットからＦＷコードを読み出してＲＡＭ１３にロードする（Ｓ１３）。ＣＰＵ１１は、ＦＷコードの読み出しが成功したものと判定すると（Ｓ１４：ＹＥＳ）、壊れたＦＷコード（この場合には第２スロットに記憶されたＦＷコード）を読み出しに成功したＦＷコードにより更新する第２リカバリ処理を実行する（Ｓ１５）。次に、ＣＰＵ１１は、読み出し開始スロットを他方のスロット（この場合には第１スロット）とするように読み出し開始スロット情報を更新する（Ｓ６）。
【0036】
なお、ＣＰＵ１１は、ステップＳ１４においてＦＷコードの読み出しが失敗したと判定した場合には、ＦＷコードを実行せず、メモリシステム１の起動が失敗したものとする。
【0037】
上記説明では、読み出し開始スロットを他方のスロットに変更する処理（Ｓ６）の前に第２リカバリ処理を実行するものと説明したが、起動成功後に、バックグラウンドで第２リカバリ処理を実行するようにしてもよい。この場合には、起動の時間を短縮することが可能である。
【0038】
このように実施形態においては、フェームウェアコードをメモリの複数の領域に多重化して記憶するシステムにおいて、例えばシステムの起動毎に、ファームウェアコードが読み出される領域が切り換えられる。これにより、ファームウェアコードを記憶するメモリの特定の領域にアクセスが集中することを防止することができる。また、いずれの領域のファームウェアコードも比較的短い期間で読み出されるので、各領域のファームウェアコードが壊れているか否かを早期に検出することができる。これにより、全ての領域のファームウェアコードが破壊されてしまう状態を比較的容易に回避でき、リカバリ処理性能の信頼性を向上させることができる。
【0039】
【0040】
第１の実施形態においては、ＦＷコードメモリ２１に読み出し開始スロット情報を記憶させると共に、例えばメモリシステム１の起動毎に読み出し開始スロット情報を更新することで、ＦＷコードが読み出されるＦＷコードメモリ２１の各スロットを平準化させた。これに対し、第２の実施形態は、乱数情報を利用することで、読み出し開始スロットの変更を可能にするものである。これにより、第２の実施形態においては、ＦＷコードメモリに読み出し開始スロット情報を記憶させる必要がなく、読み出し開始スロット情報を記憶する領域にアクセスが集中することを防止することができる。
【0041】
第２の実施形態のメモリコントローラ２Ａは、乱数情報生成回路３０を採用した点が、第１の実施形態のメモリコントローラ２と異なる。なお、ＲＯＭ１２に記憶されるＩＰＬは、第１の実施形態において採用されるＩＰＬとは異なる。具体的には、第１の実施形態において採用されるＩＰＬでは、読み出し開始スロット情報に基づいて読み出し開始スロットが決定された。第２の実施形態において採用されるＩＰＬでは、乱数情報生成回路３０からの情報に基づいて読み出し開始スロットが決定される。また、第２の実施形態においては、ＦＷコードメモリ２１に代えてＦＷコードメモリ２１Ａが採用される。
【0042】
図７はＦＷコードメモリ２１Ａに記憶される内容を説明するための図である。
【0043】
第２の実施形態においては、ＦＷコードはＦＷコードメモリ２１Ａに記憶される。ＦＷコードメモリ２１Ａは、例えば、ＳＦＲＯＭにより構成されてもよい。ＦＷコードメモリ２１Ａは、ＦＷコードを記憶するための複数の領域（スロット）を備える。ＦＷコードメモリ２１Ａの各スロットには、多重化されたＦＷコードの１つが記憶される。ＦＷコードメモリ２１Ａは、読み出し開始スロット情報を記憶する領域を有していない点がＦＷコードメモリ２１と異なる。
【0044】
乱数情報生成回路３０は、メモリシステム１が起動されると動作を開始して乱数を発生する。ＣＰＵ１１は、乱数情報生成回路３０から入力された乱数に基づいて、ＦＷコードメモリ２１ＡのいずれのスロットからＦＷコードを読み出すかを決定する。乱数情報生成回路３０から入力された乱数は、領域情報の別な一例である。例えば、ＣＰＵ１１は、ＦＷコードを記憶するＦＷコードメモリ２１Ａのスロット数が２の場合には、入力された乱数が奇数か偶数かによって、ＩＰＬにより最初にＦＷコードを読み出すスロットを決定してもよい。
【0045】
乱数情報生成回路３０は、乱数を発生する種々の装置により構成することができる。例えば、乱数情報生成回路３０を、乱数生成器、温度計、湿度計、電圧計、タイマ等により構成してもよい。乱数情報生成回路３０を温度計、湿度計、電圧計等で構成した場合には、これらの計測器からの計測値が乱数としてＣＰＵ１１に供給される。この場合には、ＣＰＵ１１は、計測値の例えば所定の桁（例えば小数点以下の所定の桁）の値が、例えば偶数か奇数によって読み出し開始スロットを決定してもよい。また、乱数情報生成回路３０としてタイマを用いる場合には、ＣＰＵ１１は、タイマからの時刻情報の所定の桁、例えば、ナノ秒の桁の値が、例えば偶数か奇数かによって読み出し開始スロットを決定してもよい。
【0046】
次に、このように構成された実施形態の動作について図８を参照して説明する。図８は第２の実施形態の動作を説明するためのフローチャートである。図８において図５と同一の手順には同一符号を付して説明を省略する。
【0047】
メモリシステム１への電力の供給が開始されると、ＣＰＵ１１は、ＲＯＭ１２からＩＰＬを読み出して実行する。以後、ＣＰＵ１１は、ＩＰＬに従って動作する。メモリシステム１に電力が供給されることで、乱数情報生成回路３０は動作を開始して乱数を発生する。ＣＰＵ１１は、ステップＳ２１において、乱数情報生成回路３０が発生した乱数を取得する。ＣＰＵ１１は、取得した乱数によって、読み出し開始スロットを判定する。例えば、ＣＰＵ１１は、取得した乱数の値が偶数か奇数に基づいて読み出し開始スロットを第１スロットとするか第２スロットとするかを決定してもよい。
【0048】
ＣＰＵ１１は、メモリシステム１の起動時に、乱数に基づいて読み出し開始スロットを決定しており、メモリシステム１の起動毎に選択される読み出し開始スロットは、第１スロットと第２スロットとで平準化され、いずれか一方に偏ることはない。なお、ＣＰＵ１１は、メモリシステム１の起動毎に、乱数に基づいて読み出し開始スロットを決定するものと説明したが、メモリシステム１の所定数の起動毎に、乱数に基づいて読み出し開始スロットを決定してもよい。
【0049】
図８のステップＳ２～ステップＳ５、及び、ステップＳ１１～ステップＳ１５の処理は図５の各ステップの処理と同様である。ただし、本実施形態のＣＰＵ１１は、ステップＳ２の判定結果を図示しないレジスタに格納しておき、この結果をステップＳ１１で利用する必要がある。また本実施形態においては、ＦＷコードメモリ２１Ａには読み出し開始スロット情報が記憶されていないので、ＣＰＵ１１は、図５のステップＳ６に示された処理を実行しない。
これにより、第２の実施形態においても、例えばシステムの起動毎に、ファームウェアコードを読み出す領域を切り換えることができる。
これにより、第２の実施形態においても、例えばシステムの起動毎に、ファームウェアコードを読み出す領域を切り換えることができる。
【0050】
また、第２の実施形態においては、ＦＷコードメモリから読み出し開始スロット情報を読み出す必要がないので、読み出し開始スロット情報を取得及び更新するために、ＦＷコードメモリの特定の領域にアクセスが集中することもない。
【0051】
このように第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。また、ＦＷコードメモリの特定の領域にアクセスが集中することを防止することができる。
【0052】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0053】
１…メモリシステム、２…メモリコントローラ、３…不揮発性メモリ、４…ホスト機器、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１５…ホストＩ／Ｆ、１６…メモリＩ／Ｆ、１８…エラー検出回路、１９…ＲＯＭ Ｉ／Ｆ、２０…内部バス、２１…ＦＷコードメモリ、３０…乱数情報生成回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】