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特開2024-112535半導体素子のリーク電流検出回路及びハーフブリッジ回路のリーク電流検出回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024112535
(43)【公開日】2024-08-21
(54)【発明の名称】半導体素子のリーク電流検出回路及びハーフブリッジ回路のリーク電流検出回路
(51)【国際特許分類】
G01R 31/26 20200101AFI20240814BHJP
H03K 17/687 20060101ALI20240814BHJP
H02M 1/08 20060101ALI20240814BHJP
H02M 1/00 20070101ALI20240814BHJP
H01L 21/822 20060101ALI20240814BHJP
H03K 17/16 20060101ALN20240814BHJP
【ＦＩ】
G01R31/26 B
H03K17/687 A
H02M1/08 A
H02M1/00 H
H01L27/04 T
G01R31/26 A
H03K17/16 Z
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023017637
(22)【出願日】2023-02-08
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】長谷川 淳一
【テーマコード（参考）】
2G003
5F038
5H740
5J055
【Ｆターム（参考）】
2G003AA02
2G003AB05
2G003AB16
2G003AE01
2G003AH02
2G003AH05
2G003AH09
5F038DT12
5H740AA10
5H740BA12
5H740BC01
5H740BC02
5H740HH05
5H740JA01
5H740JB01
5H740KK01
5H740MM11
5J055AX40
5J055BX16
5J055DX13
5J055DX22
5J055EX07
5J055EY01
5J055EY04
5J055EY12
5J055EY21
5J055EZ03
5J055EZ10
5J055EZ24
(57)【要約】
【課題】高精度な回路を用いることなく、通常動作時にはノイズの影響を受け難くして、リーク電流を検出できる半導体素子のリーク電流検出回路を提供する。
【解決手段】ＦＥＴ１を対象として、ゲートと・ソース間に発生するリーク電流を検出する検出部１６Ｄと、ゲート・ドレイン間に発生するリーク電流を検出する検出部１６Ｓとを備える。検出部１６Ｓは、ＦＥＴ７及び抵抗素子８、ゲートの電圧を閾値と比較するコンパレータ１１Ｓを備え、検出部１６Ｄは、抵抗素子９及びＦＥＴ１０、ゲートの電圧を閾値と比較するコンパレータ１１Ｄを備える。制御部１３は、ＦＥＴ３をオフにすると共にＦＥＴ１０をオンにした初期状態から、ＦＥＴ１０をオフにすると共にＦＥＴ７をオンにすることでリーク電流検査を行う。また、ＦＥＴ３をオンにすると共にＦＥＴ１０をオフにした初期状態から、ＦＥＴ３をオフにすると共にＦＥＴ１０をオンにすることでリーク電流検査を行う。
【選択図】図１
【解決手段】ＦＥＴ１を対象として、ゲートと・ソース間に発生するリーク電流を検出する検出部１６Ｄと、ゲート・ドレイン間に発生するリーク電流を検出する検出部１６Ｓとを備える。検出部１６Ｓは、ＦＥＴ７及び抵抗素子８、ゲートの電圧を閾値と比較するコンパレータ１１Ｓを備え、検出部１６Ｄは、抵抗素子９及びＦＥＴ１０、ゲートの電圧を閾値と比較するコンパレータ１１Ｄを備える。制御部１３は、ＦＥＴ３をオフにすると共にＦＥＴ１０をオンにした初期状態から、ＦＥＴ１０をオフにすると共にＦＥＴ７をオンにすることでリーク電流検査を行う。また、ＦＥＴ３をオンにすると共にＦＥＴ１０をオフにした初期状態から、ＦＥＴ３をオフにすると共にＦＥＴ１０をオンにすることでリーク電流検査を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
電圧駆動型の半導体素子（１、１Ｈ、１Ｌ）を対象として、ゲートと低電位側導通端子との間に発生するリーク電流を検出する低電位側リーク検出部（１６Ｓ、１６Ｓ（Ｂ）、１６Ｓ（Ｃ）、１８Ｓ、２１Ｓ、２３Ｓ、２５Ｓ、２８Ｓ）と、ゲートと高電位側導通端子との間に発生するリーク電流を検出する高電位側リーク検出部（１６Ｄ、１６Ｄ（Ａ）、１６Ｄ（Ｂ）、１６Ｄ（Ｃ）、１８Ｄ、２１Ｄ、２３Ｄ、２５Ｄ、２８Ｄ）との何れか一方、又は双方を備えるもので、
前記ゲートを充電用ゲート抵抗（４）を介して充電し、前記半導体素子をオンさせるオン側出力トランジスタ（３）と、
前記ゲートを放電用ゲート抵抗（５）を介して放電させ、前記半導体素子をオフさせるオフ側出力トランジスタ（６）と、を備え、
前記低電位側リーク検出部は、前記ゲートを検査用に充電する充電部（７、８、２６Ｓ）と、
前記ゲートの電圧を閾値と比較する低電位側比較部（１１Ｓ、１２Ｓ）と、
前記オン側出力トランジスタ、前記オフ側出力トランジスタ、及び前記充電部のオンオフを制御する低電位側制御部（１３Ｓ、１８Ｓ、２１Ｓ、２３Ｓ、２５Ｓ、２８Ｓ、３１Ｓ、３８Ｓ、４４Ｓ、５６Ｓ）と、を備え、
前記低電位側制御部は、前記オン側出力トランジスタをオフにすると共に前記オフ側出力トランジスタをオンにした初期状態から、
前記オフ側出力トランジスタをオフにすると共に前記充電部をオンにすることで検査を行い、
前記高電位側リーク検出部は、前記ゲートを検査用に放電する放電部（９、１０、２６Ｄ）と、
前記ゲートの電圧を閾値と比較する高電位側比較部（１１Ｄ、１２Ｄ）と、
前記オン側出力トランジスタ、前記オフ側出力トランジスタ、及び前記放電部のオンオフを制御する高電位側制御部（１３Ｄ、１８Ｄ、２１Ｄ、２３Ｄ、２５Ｄ、２８Ｄ、３１Ｄ、３８Ｄ、４４Ｄ、５６Ｄ）と、を備え、
前記高電位側制御部は、前記オン側出力トランジスタをオンにすると共に前記オフ側出力トランジスタをオフにした初期状態から、
前記オン側出力トランジスタをオフにすると共に前記放電部をオンにすることで検査を行う半導体素子のリーク電流検出回路。
前記ゲートを充電用ゲート抵抗（４）を介して充電し、前記半導体素子をオンさせるオン側出力トランジスタ（３）と、
前記ゲートを放電用ゲート抵抗（５）を介して放電させ、前記半導体素子をオフさせるオフ側出力トランジスタ（６）と、を備え、
前記低電位側リーク検出部は、前記ゲートを検査用に充電する充電部（７、８、２６Ｓ）と、
前記ゲートの電圧を閾値と比較する低電位側比較部（１１Ｓ、１２Ｓ）と、
前記オン側出力トランジスタ、前記オフ側出力トランジスタ、及び前記充電部のオンオフを制御する低電位側制御部（１３Ｓ、１８Ｓ、２１Ｓ、２３Ｓ、２５Ｓ、２８Ｓ、３１Ｓ、３８Ｓ、４４Ｓ、５６Ｓ）と、を備え、
前記低電位側制御部は、前記オン側出力トランジスタをオフにすると共に前記オフ側出力トランジスタをオンにした初期状態から、
前記オフ側出力トランジスタをオフにすると共に前記充電部をオンにすることで検査を行い、
前記高電位側リーク検出部は、前記ゲートを検査用に放電する放電部（９、１０、２６Ｄ）と、
前記ゲートの電圧を閾値と比較する高電位側比較部（１１Ｄ、１２Ｄ）と、
前記オン側出力トランジスタ、前記オフ側出力トランジスタ、及び前記放電部のオンオフを制御する高電位側制御部（１３Ｄ、１８Ｄ、２１Ｄ、２３Ｄ、２５Ｄ、２８Ｄ、３１Ｄ、３８Ｄ、４４Ｄ、５６Ｄ）と、を備え、
前記高電位側制御部は、前記オン側出力トランジスタをオンにすると共に前記オフ側出力トランジスタをオフにした初期状態から、
前記オン側出力トランジスタをオフにすると共に前記放電部をオンにすることで検査を行う半導体素子のリーク電流検出回路。
【請求項2】
前記充電部は、充電電流値が異なるものが複数（７（１～ｎ）、８（１～ｎ）、２６Ｓ（１～ｎ））あり、
前記放電部は、放電電流値が異なるものが複数（９（１～ｎ）、１０（１～ｎ）、２６Ｄ（１～ｎ））ある請求項１記載の半導体素子のリーク電流検出回路。
前記放電部は、放電電流値が異なるものが複数（９（１～ｎ）、１０（１～ｎ）、２６Ｄ（１～ｎ））ある請求項１記載の半導体素子のリーク電流検出回路。
【請求項3】
前記ゲートを低電位側基準電圧にプルダウンするプルダウン抵抗（３９）が接続されている際に、
前記低電位側リーク検出部（３５Ｄ）は、前記複数の放電部を選択的にオンさせることで、前記低電位側比較部の比較結果が変化した後、前記放電部をオフさせた後所定時間の経過後に、前記低電位側比較部の比較結果が再度変化したことを判定する低電位側判定部（３８Ｄ）を備え、
前記低電位側判定部は、最初に判定時に選択した放電部を記憶しておき、以降の判定時において前記放電部と異なる放電部を選択した際に、リーク検出判定を行い、
前記高電位側リーク検出部（３５Ｓ）は、前記複数の充電部を選択的にオンさせることで、前記高電位側比較部の比較結果が変化した後、前記充電部をオフさせた後所定時間の経過後に、前記高電位側比較部の比較結果が再度変化したことを判定する高電位側判定部（３８Ｓ）を備え、
前記高電位側判定部は、最初に判定時に選択した充電部を記憶しておき、以降の判定時において前記充電部と異なる充電部を選択した際に、リーク検出判定を行う請求項２記載の半導体素子のリーク電流検出回路。
前記低電位側リーク検出部（３５Ｄ）は、前記複数の放電部を選択的にオンさせることで、前記低電位側比較部の比較結果が変化した後、前記放電部をオフさせた後所定時間の経過後に、前記低電位側比較部の比較結果が再度変化したことを判定する低電位側判定部（３８Ｄ）を備え、
前記低電位側判定部は、最初に判定時に選択した放電部を記憶しておき、以降の判定時において前記放電部と異なる放電部を選択した際に、リーク検出判定を行い、
前記高電位側リーク検出部（３５Ｓ）は、前記複数の充電部を選択的にオンさせることで、前記高電位側比較部の比較結果が変化した後、前記充電部をオフさせた後所定時間の経過後に、前記高電位側比較部の比較結果が再度変化したことを判定する高電位側判定部（３８Ｓ）を備え、
前記高電位側判定部は、最初に判定時に選択した充電部を記憶しておき、以降の判定時において前記充電部と異なる充電部を選択した際に、リーク検出判定を行う請求項２記載の半導体素子のリーク電流検出回路。
【請求項4】
前記半導体素子の温度を検出する温度検出部（４５）を備え、
前記低電位側リーク検出部（４４Ｄ）は、前記温度に応じて使用する充電部を選択し、
前記高電位側リーク検出部（４４Ｓ）は、前記温度に応じて使用する放電部を選択する請求項２記載の半導体素子のリーク電流検出回路。
前記低電位側リーク検出部（４４Ｄ）は、前記温度に応じて使用する充電部を選択し、
前記高電位側リーク検出部（４４Ｓ）は、前記温度に応じて使用する放電部を選択する請求項２記載の半導体素子のリーク電流検出回路。
【請求項5】
前記充電部は、高電位側基準電位点と前記ゲートとの間に接続される検査用トランジスタ（７）及び抵抗素子（８）の直列回路を備え、
前記放電部は、低電位側基準電位点と前記ゲートとの間に接続される検査用トランジスタ（１０）及び抵抗素子（９）の直列回路を備える請求項１記載の半導体素子のリーク電流検出回路。
前記放電部は、低電位側基準電位点と前記ゲートとの間に接続される検査用トランジスタ（１０）及び抵抗素子（９）の直列回路を備える請求項１記載の半導体素子のリーク電流検出回路。
【請求項6】
前記充電部及び前記放電部は、オンオフ制御が可能な電流源（２６Ｓ、２６Ｄ）を備える請求項１記載の半導体素子のリーク電流検出回路。
【請求項7】
前記高電位側比較部（１８Ｓ）、前記低電位側比較部（１８Ｄ）は、前記ゲートの電圧を直接検出する請求項１記載の半導体素子のリーク電流検出回路。
【請求項8】
）
前記高電位側比較部（１１Ｓ）は、前記放電用ゲート抵抗を介して前記ゲートの電圧を検出し、
前記低電位側比較部（１１Ｄ）は、前記充電用ゲート抵抗を介して前記ゲートの電圧を検出する請求項１記載の半導体素子のリーク電流検出回路。
前記高電位側比較部（１１Ｓ）は、前記放電用ゲート抵抗を介して前記ゲートの電圧を検出し、
前記低電位側比較部（１１Ｄ）は、前記充電用ゲート抵抗を介して前記ゲートの電圧を検出する請求項１記載の半導体素子のリーク電流検出回路。
【請求項9】
前記低電位側リーク検出部（３０Ｄ）は、前記放電部をオンさせてから前記低電位側比較部の出力信号レベルが反転するまでの時間を計測する低電位側計測部（３２Ｄ，３３Ｄ）を備え、
前記高電位側リーク検出部（３０Ｓ）は、前記充電部をオンさせてから前記高電位側比較部の出力信号レベルが反転するまでの時間を計測する高電位側計測部（３２Ｓ，３３Ｓ）を備える請求項１記載の半導体素子のリーク電流検出回路。
前記高電位側リーク検出部（３０Ｓ）は、前記充電部をオンさせてから前記高電位側比較部の出力信号レベルが反転するまでの時間を計測する高電位側計測部（３２Ｓ，３３Ｓ）を備える請求項１記載の半導体素子のリーク電流検出回路。
【請求項10】
前記低電位側リーク検出部（５６Ｄ）は、前記放電部をオンさせてから所定時間が経過した時点で前記低電位側比較部の比較結果を判定する低電位側判定部（５８Ｄ，５９Ｄ，６０Ｄ）を備え、
前記高電位側リーク検出部（５６Ｓ）は、前記充電部をオンさせてから所定時間が経過した時点で前記高電位側比較部の比較結果を判定する高電位側判定部（５８Ｓ，５９Ｓ，６０Ｓ）を備える請求項１記載の半導体素子のリーク電流検出回路。
前記高電位側リーク検出部（５６Ｓ）は、前記充電部をオンさせてから所定時間が経過した時点で前記高電位側比較部の比較結果を判定する高電位側判定部（５８Ｓ，５９Ｓ，６０Ｓ）を備える請求項１記載の半導体素子のリーク電流検出回路。
【請求項11】
前記低電位側リーク検出部（１６Ｄ（Ａ））の低電位側基準電圧は、前記低電位側導通端子が接続されている基準電圧よりも低く設定されている請求項１記載の半導体素子のリーク電流検出回路。
【請求項12】
前記低電位側比較部（１６Ｄ（Ｂ））の閾値は、前記半導体素子のオンオフ閾値よりも高く設定され、
前記高電位側比較部（１６Ｓ（Ｂ））の閾値は、前記オンオフ閾値よりも低く設定されている請求項１記載の半導体素子のリーク電流検出回路。
前記高電位側比較部（１６Ｓ（Ｂ））の閾値は、前記オンオフ閾値よりも低く設定されている請求項１記載の半導体素子のリーク電流検出回路。
【請求項13】
前記低電位側比較部（１６Ｄ（Ｃ））の閾値及び前記高電位側比較部（１６Ｓ（Ｃ））の閾値は、共に前記半導体素子のオンオフ閾値よりも低く設定されている請求項１記載の半導体素子のリーク電流検出回路。
【請求項14】
請求項１から１３の何れか一項に記載の半導体素子のリーク電流検出回路を２つ（１Ｈ，１Ｌ）備え、
前記半導体素子の１つを高電位側半導体素子、他の１つを低電位側半導体素子として、
高電位側基準電圧点と低電位側基準電圧点との間に、前記高電位側半導体素子及び前記低電位側半導体素子を直列に接続したハーフブリッジ回路（７１）を検出対象とし、
前記２つの半導体素子に対応するリーク電流検出回路の動作を制御する検査制御部（１７ＢＨ，１７ＢＬ）を備え、
前記検査制御部は、前記高電位側半導体素子をリーク電流検出の対象とする際には、前記低電位側半導体素子をオフ状態に維持し、
前記低電位側半導体素子をリーク電流検出の対象とする際には、前記高電位側半導体素子をオフ状態に維持するハーフブリッジ回路のリーク電流検出回路。
前記半導体素子の１つを高電位側半導体素子、他の１つを低電位側半導体素子として、
高電位側基準電圧点と低電位側基準電圧点との間に、前記高電位側半導体素子及び前記低電位側半導体素子を直列に接続したハーフブリッジ回路（７１）を検出対象とし、
前記２つの半導体素子に対応するリーク電流検出回路の動作を制御する検査制御部（１７ＢＨ，１７ＢＬ）を備え、
前記検査制御部は、前記高電位側半導体素子をリーク電流検出の対象とする際には、前記低電位側半導体素子をオフ状態に維持し、
前記低電位側半導体素子をリーク電流検出の対象とする際には、前記高電位側半導体素子をオフ状態に維持するハーフブリッジ回路のリーク電流検出回路。
【請求項15】
請求項１から１３の何れか一項に記載の半導体素子のリーク電流検出回路を２つ備え、
前記半導体素子の１つを高電位側半導体素子、他の１つを低電位側半導体素子として、
高電位側基準電圧点と低電位側基準電圧点との間に、前記高電位側半導体素子及び前記低電位側半導体素子を直列に接続したハーフブリッジ回路を検出対象とし、
前記２つの半導体素子に対応するリーク電流検出回路の動作を制御する検査制御部（１７ＢＨ（Ａ），１７ＢＬ（Ｂ））を備え、
前記検査制御部は、前記高電位側半導体素子をオン状態にして、対応する低電位側リーク電流検出部を動作させると共に、
前記低電位側半導体素子をオフ状態にして、対応する高電位側リーク電流検出部を動作させる第１フェーズと、
記高電位側半導体素子をオフ状態にして、対応する高電位側リーク電流検出部を動作させると共に、
前記低電位側半導体素子をオン状態にして、対応する低電位側リーク電流検出部を動作させる第２フェーズとを実行するハーフブリッジ回路のリーク電流検出回路。
前記半導体素子の１つを高電位側半導体素子、他の１つを低電位側半導体素子として、
高電位側基準電圧点と低電位側基準電圧点との間に、前記高電位側半導体素子及び前記低電位側半導体素子を直列に接続したハーフブリッジ回路を検出対象とし、
前記２つの半導体素子に対応するリーク電流検出回路の動作を制御する検査制御部（１７ＢＨ（Ａ），１７ＢＬ（Ｂ））を備え、
前記検査制御部は、前記高電位側半導体素子をオン状態にして、対応する低電位側リーク電流検出部を動作させると共に、
前記低電位側半導体素子をオフ状態にして、対応する高電位側リーク電流検出部を動作させる第１フェーズと、
記高電位側半導体素子をオフ状態にして、対応する高電位側リーク電流検出部を動作させると共に、
前記低電位側半導体素子をオン状態にして、対応する低電位側リーク電流検出部を動作させる第２フェーズとを実行するハーフブリッジ回路のリーク電流検出回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧駆動型の半導体素子又はハーフブリッジ回路について、リーク電流を検出する回路に関する。
【背景技術】
【0002】
例えばＭＯＳＦＥＴのような電圧駆動型の半導体素子について、ゲート・ソース間、ゲート・ドレイン間のリーク電流を検出する構成については、様々なものが提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－１７４７５６号公報
【特許文献2】特開２０１１－７１１７４号公報
【特許文献3】特開２０１３－１９２４４４号公報
【特許文献4】特開２０１７－１１８３６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１～３に開示されている構成では、ゲート抵抗に発生する電圧降下を監視することでリーク電流を検出している。しかしながら、リーク電流が流れた際にゲート抵抗の両端に発生する電位差は微小であるため、高精度な検出回路が必要となる。例えば１０Ωのゲート抵抗で１００μＡのリーク電流を検出することを想定すると、検出電圧は１ｍＶである。
【0005】
特許文献４に開示されている構成では、ＦＥＴをターンオンさせる経路にダイオードを挿入するといった変更が必要となり、リーク検出用の経路において順方向電圧Ｖｆ分の電圧を充電するまでの遅延時間が増大する。また、高抵抗のリーク検出用経路でゲート電圧を保持するためノイズの影響を受け易い、といった問題がある。
【0006】
本発明は上記事情に鑑みてなされたものであり、その目的は、高精度な回路を用いることなく、通常動作時にはノイズの影響を受け難くして、リーク電流を検出できる半導体素子のリーク電流検出回路、及びハーフブリッジ回路のリーク電流検出回路を提供することにある。
【課題を解決するための手段】
【0007】
請求項１記載の半導体素子のリーク電流検出回路によれば、電圧駆動型の半導体素子（１、１Ｈ、１Ｌ）を対象として、ゲートと低電位側導通端子との間に発生するリーク電流を検出する低電位側リーク検出部（１６Ｓ、１６Ｓ（Ｂ）、１６Ｓ（Ｃ）、１８Ｓ、２１Ｓ、２３Ｓ、２５Ｓ、２８Ｓ）と、ゲートと高電位側導通端子との間に発生するリーク電流を検出する高電位側リーク検出部（１６Ｄ、１６Ｄ（Ａ）、１６Ｄ（Ｂ）、１６Ｄ（Ｃ）、１８Ｄ、２１Ｄ、２３Ｄ、２５Ｄ、２８Ｄ）との何れか一方、又は双方を備える。
【0008】
低電位側リーク検出部は、半導体素子のゲートを検査用に充電する充電部（７、８、２６Ｓ）、ゲートの電圧を閾値と比較する低電位側比較部（１１Ｓ、１２Ｓ）、オン側出力トランジスタ（３）、オフ側出力トランジスタ（６）、及び充電部のオンオフを制御する低電位側制御部（１３Ｓ、１８Ｓ、２１Ｓ、２３Ｓ、２５Ｓ、２８Ｓ、３１Ｓ、３８Ｓ、４４Ｓ、５６Ｓ）を備える。低電位側制御部は、オン側出力トランジスタをオフにすると共にオフ側出力トランジスタをオンにした初期状態から、オフ側出力トランジスタをオフにすると共に充電部をオンにすることで検査を行う。
【0009】
高電位側リーク検出部は、半導体素子のゲートを検査用に放電する放電部、ゲートの電圧を閾値と比較する高電位側比較部、オン側出力トランジスタ、オフ側出力トランジスタ、及び放電部のオンオフを制御する高電位側制御部（１３Ｄ、１８Ｄ、２１Ｄ、２３Ｄ、２５Ｄ、２８Ｄ、３１Ｄ、３８Ｄ、４４Ｄ、５６Ｄ）を備える。高電位側制御部は、オン側出力トランジスタをオンにすると共にオフ側出力トランジスタをオフにした初期状態から、オン側出力トランジスタをオフにすると共に放電部をオンにすることで検査を行う。
【0010】
このように、半導体素子のゲートを充電した後のゲートの電圧を閾値と比較することで、ゲートから半導体素子の低電位側導通端子へのリークの有無を判定できる。また、半導体素子のゲートを放電させた後のゲートの電圧を閾値と比較することで、半導体素子の高電位側導通端子からゲートへのリークの有無を判定できる。したがって、簡単な回路構成で、リーク電流を検出できる。また、通常動作では、リーク電流を検出するための抵抗値が高い経路を経由しないので、ノイズ耐性が低下することを回避できる。
【図面の簡単な説明】
【0011】
【図1】第１実施形態であり、リーク電流検出回路の構成を示す図
【図2】オン側リーク電流を検出する際の動作タイミングチャート
【図3】オフ側リーク電流を検出する際の動作タイミングチャート
【図4】第２実施形態であり、リーク電流検出回路の構成を示す図
【図5】第３実施形態であり、リーク電流検出回路の構成を示す図
【図6】第４実施形態であり、リーク電流検出回路の構成を示す図
【図7】オン側リーク電流を検出する際の動作タイミングチャート
【図8】オフ側リーク電流を検出する際の動作タイミングチャート
【図9】第５実施形態であり、リーク電流検出回路の構成を示す図
【図10】第６実施形態であり、リーク電流検出回路の構成を示す図
【図11】第７実施形態であり、リーク電流検出回路の構成を示す図
【図12】オン側リーク電流を検出する際の動作タイミングチャート
【図13】オフ側リーク電流を検出する際の動作タイミングチャート
【図14】第８実施形態であり、リーク電流検出回路の構成を示す図
【図15】オン側リーク電流を検出する際の動作タイミングチャート
【図16】オフ側リーク電流を検出する際の動作タイミングチャート
【図17】第９実施形態であり、リーク電流検出回路の構成を示す図
【図18】第１０実施形態であり、リーク電流検出回路の構成を示す図
【図19】オン側リーク電流を検出する際の動作タイミングチャート
【図20】オフ側リーク電流を検出する際の動作タイミングチャート
【図21】第１１実施形態であり、リーク電流検出回路をハーフブリッジ回路に適用した構成を示す図
【図22】第１２実施形態であり、オン側及びオフ側リーク電流を検出する際の動作タイミングチャート（リーク電流発生無し）
【図23】オフ側及びオフ側リーク電流を検出する際の動作タイミングチャート（リーク電流発生有り）
【図24】第１３実施形態であり、リーク電流検出回路の構成を示す図
【図25】オン側リーク電流を検出する際の動作タイミングチャート（リーク電流発生無し）
【図26】オン側リーク電流を検出する際の動作タイミングチャート（リーク電流発生有り）
【図27】第１４実施形態であり、リーク電流検出回路の構成を示す図
【図28】温度検出回路の構成例を示す図（その１）
【図29】温度検出回路の構成例を示す図（その２）
【図30】第１５実施形態であり、リーク電流検出回路の構成を示す図
【図31】オン側リーク電流を検出する際の動作タイミングチャート
【図32】オフ側リーク電流を検出する際の動作タイミングチャート
【発明を実施するための形態】
【0012】
（第１実施形態）
図１に示すように、本実施形態のリーク電流検出回路は、電圧駆動型の半導体素子である例えばＮチャネルＭＯＳＦＥＴ１を検出対象とする。ＦＥＴ１は、直流電源２とグランドとの間に接続されている。また、直流電源２よりも低圧の直流電源７０とグランドとの間には、ＰチャネルＭＯＳＦＥＴ３、ゲート充電用抵抗４、ゲート放電用抵抗５及びＮチャネルＭＯＳＦＥＴ６の直列回路が接続されている。抵抗４及び５の共通接続点は、ＦＥＴ１のゲートに接続されている。ＦＥＴ３、６は、それぞれオン側、オフ側出力トランジスタに相当する。
図１に示すように、本実施形態のリーク電流検出回路は、電圧駆動型の半導体素子である例えばＮチャネルＭＯＳＦＥＴ１を検出対象とする。ＦＥＴ１は、直流電源２とグランドとの間に接続されている。また、直流電源２よりも低圧の直流電源７０とグランドとの間には、ＰチャネルＭＯＳＦＥＴ３、ゲート充電用抵抗４、ゲート放電用抵抗５及びＮチャネルＭＯＳＦＥＴ６の直列回路が接続されている。抵抗４及び５の共通接続点は、ＦＥＴ１のゲートに接続されている。ＦＥＴ３、６は、それぞれオン側、オフ側出力トランジスタに相当する。
【0013】
ＦＥＴ３には、充電部に相当するＰチャネルＭＯＳＦＥＴ７及び抵抗素子８の直列回路が並列に接続され、ＦＥＴ６には、放電部に相当する抵抗素子９及びＮチャネルＭＯＳＦＥＴ１０の直列回路が並列に接続されている。ＦＥＴ７、１０は検査用トランジスタに相当する。低電位側比較部に相当するコンパレータ１１Ｓの非反転入力端子は、ＦＥＴ３のドレインに接続され、反転入力端子は、正極が直流電源７０の正極に接続された基準電源１２Ｓの負極に接続されている。
【0014】
高電位側比較部に相当するコンパレータ１１Ｄの非反転入力端子は、ＦＥＴ６のドレインに接続され、反転入力端子は、負極がグランドに接続された基準電源１２Ｄの正極に接続されている。基準電源１２Ｓの負極、基準電源１２Ｄの正極は、それぞれコンパレータ１１Ｓ、１１Ｄに閾値電圧を付与している。以下の説明では、ＦＥＴ６のドレインをオン側出力端子と称し、ＦＥＴ９のドレインをオフ側出力端子と称することがある。
【0015】
制御部１３は、ゲート駆動部１４及び検出指令出力部１５を備えている。ゲート駆動部１４はＦＥＴ３及び６のゲートを駆動し、検出指令出力部１５はＦＥＴ７及び１０のゲートを駆動する。コンパレータ１１Ｓ及び１１Ｄの出力信号は、リーク電流の検出信号となるが、それぞれ制御部１３に入力されても良い。制御部１３は、高電位側制御部及び低電位側制御部に相当する。例えば、ＦＥＴ１をターンオンさせる際にゲートに印加する電圧が１５Ｖであり、ゲート・低電位側導通端子であるソース間に発生する１００μＡのリーク電流を検出するのであれば、抵抗素子８の抵抗値を１０ｋΩ、基準電源１２Ｓの電圧を１Ｖに設定する。
【0016】
以上において、ＦＥＴ３及び７、抵抗素子８、コンパレータ１１Ｓ及び制御部１３は、低電位側リーク検出部１６Ｓを構成する。また、ＦＥＴ６及び１０、抵抗素子９、コンパレータ１１Ｄ及び制御部１３は、高電位側リーク検出部１６Ｄを構成する。また、リーク検出部１６にＦＥＴ３及び６を加えたものは、ＩＣ１７を構成している。
【0017】
次に、本実施形態の作用について説明する。尚、図中では、以下のように示す場合がある。
・ＦＥＴ１→パワー素子
・ＦＥＴ３→オン側出力トランジスタ
・ＦＥＴ６→オフ側出力トランジスタ
・ＦＥＴ７→リーク電流検出用トランジスタＴＰ
・ＦＥＴ１０→リーク電流検出用トランジスタＴＮ
・ＦＥＴ１→パワー素子
・ＦＥＴ３→オン側出力トランジスタ
・ＦＥＴ６→オフ側出力トランジスタ
・ＦＥＴ７→リーク電流検出用トランジスタＴＰ
・ＦＥＴ１０→リーク電流検出用トランジスタＴＮ
【0018】
ＦＥＴ１のゲート・ソース間に発生するリーク電流を検出する場合には、図２に示すように、先ずＦＥＴ３をＯＦＦ，ＦＥＴ６をＯＮにして、ゲートを放電させてＦＥＴ１をＯＦＦにする。それから、ＦＥＴ６をＯＦＦにすると共に、ＦＥＴ７をＯＮにする。これにより、ＦＥＴ１のゲートは、検出対象のリーク電流相当値により充電されるので、ゲート・ソース間にリーク電流が流れなければ、オン側出力端子の電圧はローレベルからハイレベルに変化する。一方、ゲート・ソース間にリーク電流が流れていれば、図中に破線で示すように、オン側出力端子の電圧はローレベルのままとなる。
【0019】
一方、ＦＥＴ１のドレイン・ゲート間に発生するリーク電流を検出する場合には、図３に示すように、先ずＦＥＴ３をＯＮ，ＦＥＴ６をＯＦＦにして、ゲートを充電してＦＥＴ１をＯＮにする。それから、ＦＥＴ３をＯＦＦにすると共に、ＦＥＴ１０をＯＮにする。これにより、ＦＥＴ１のゲートは、検出対象のリーク電流相当値により放電されるので、ドレイン・ゲート間にリーク電流が流れなければ、オン側出力端子の電圧はハイレベルからローレベルに変化する。一方、ドレイン・ゲート間にリーク電流が流れていれば、図中に破線で示すように、オフ側出力端子の電圧はハイレベルのままとなる。以下では、図２に示すリーク電流検出を「オン側リーク検出」と称し、図３に示すリーク電流検出を「オフ側リーク検出」と称する場合がある。まあ、高電位側リーク検出部１６Ｄ、低電位側リーク検出部１６Ｓの何れか一方のみを備えても良い。
【0020】
以上のように本実施形態によれば、ＮチャネルＭＯＳＦＥＴ１を対象として、ゲートとソースとの間に発生するリーク電流を検出する高電位側リーク検出部１６Ｄと、ゲートとドレインとの間に発生するリーク電流を検出する低電位側リーク検出部１６Ｓとを備える。低電位側リーク検出部１６Ｓは、ＦＥＴ１のゲートを検査用に充電するＦＥＴ７及び抵抗素子８、ゲートの電圧を閾値と比較するコンパレータ１１Ｓを備え、高電位側リーク検出部１６Ｄは、ＦＥＴ１のゲートを検査用に放電する抵抗素子９及びＦＥＴ１０、ゲートの電圧を閾値と比較するコンパレータ１１Ｄを備える。
【0021】
制御部１３は、ＦＥＴ３をオフにすると共にＦＥＴ１０をオンにした初期状態から、ＦＥＴ１０をオフにすると共にＦＥＴ７をオンにすることで、ゲートからソースへのリーク電流検査を行う。また、ＦＥＴ３をオンにすると共にＦＥＴ１０をオフにした初期状態から、ＦＥＴ３をオフにすると共にＦＥＴ１０をオンにすることでドレインからゲートへのリーク電流検査を行う。
【0022】
このように、ＦＥＴ１のゲートを充電した後のゲート電圧を閾値と比較することで、ゲートからソースへのリーク電流の有無を判定できる。また、ゲートを放電させた後のゲート電圧を閾値と比較することで、ドレインからゲートへのリーク電流の有無を判定できる。したがって、簡単な回路構成でリーク電流を検出できる。また、通常動作では、リーク電流を検出するための抵抗値が高い経路を経由しないので、ノイズ耐性が低下することを回避できる。
【0023】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第２実施形態のリーク検出部１８は、コンパレータ１１Ｓ、１１Ｄの非反転入力端子が共通に、ＦＥＴ１のゲートに直接接続されている点が第１実施形態と相違している。リーク検出部１８を含むＩＣ１９には、外部のゲート並びにゲート抵抗４及び５と接続する端子２０ａ～２０ｃを示している。
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第２実施形態のリーク検出部１８は、コンパレータ１１Ｓ、１１Ｄの非反転入力端子が共通に、ＦＥＴ１のゲートに直接接続されている点が第１実施形態と相違している。リーク検出部１８を含むＩＣ１９には、外部のゲート並びにゲート抵抗４及び５と接続する端子２０ａ～２０ｃを示している。
【0024】
以上のように構成される第２実施形態によれば、ＦＥＴ１のゲート電圧を、抵抗４，５を介すことなく検出できるので、抵抗４，５における電圧降下の影響を受けることがなく、検出精度が向上する。
【0025】
（第３実施形態）
図５に示す第３実施形態のリーク検出部２１は、コンパレータ１１Ｓ、１１Ｄの非反転入力端子の接続先が第１実施形態とは異なり、コンパレータ１１Ｓの非反転入力端子はＦＥＴ６のドレインに接続され、コンパレータ１１Ｄの非反転入力端子はＦＥＴ３のドレインに接続されている。
図５に示す第３実施形態のリーク検出部２１は、コンパレータ１１Ｓ、１１Ｄの非反転入力端子の接続先が第１実施形態とは異なり、コンパレータ１１Ｓの非反転入力端子はＦＥＴ６のドレインに接続され、コンパレータ１１Ｄの非反転入力端子はＦＥＴ３のドレインに接続されている。
【0026】
第２実施形態では、ＩＣ１９が抵抗４，５及びＦＥＴ１のゲートに接続を行うための端子数は「３」であったが、第３実施形態のＩＣ２２では、端子２０ｂが不要となるため第１実施形態と同様に「２」である。しかも、低電位側リーク検出部２１Ｓが動作した際にオフ側出力端子には電流が流れず、高電位側リーク検出部２１Ｄが動作した際にオン側出力端子には電流が流れないので、第２実施形態と同様の効果が得られる。
【0027】
（第４実施形態）
図６に示す第４実施形態のリーク検出部２３は、低電位側の充電部であるＦＥＴ７及び抵抗素子８の直列回路と、高電位側の放電部である抵抗素子９及びＦＥＴ１０の直列回路とを、それぞれｎ並列に接続した構成である。抵抗素子８（１～ｎ）、抵抗素子９（１～ｎ）の抵抗値は、検出するリーク電流値に応じて適宜設定すれば良いが、例えば２のべき乗で重み付けする等しても良い。例えば抵抗値は、８（１）＜８（２）＜…＜８（ｎ）、９（１）＜９（２）＜…＜９（ｎ）として、充電電流、放電電流が次第に小さくなるように設定する。以上がＩＣ２４を構成している。
図６に示す第４実施形態のリーク検出部２３は、低電位側の充電部であるＦＥＴ７及び抵抗素子８の直列回路と、高電位側の放電部である抵抗素子９及びＦＥＴ１０の直列回路とを、それぞれｎ並列に接続した構成である。抵抗素子８（１～ｎ）、抵抗素子９（１～ｎ）の抵抗値は、検出するリーク電流値に応じて適宜設定すれば良いが、例えば２のべき乗で重み付けする等しても良い。例えば抵抗値は、８（１）＜８（２）＜…＜８（ｎ）、９（１）＜９（２）＜…＜９（ｎ）として、充電電流、放電電流が次第に小さくなるように設定する。以上がＩＣ２４を構成している。
【0028】
次に、第４実施形態の作用について説明する。図７に示すように、ＦＥＴ１のゲート・ソース間リークを検出する場合には、第１実施形態と同様に、ＦＥＴ１のゲートを放電させてＦＥＴ１をＯＦＦにしてから、ＦＥＴ６をＯＦＦにすると共にＦＥＴ７（１）をＯＮにする。これにより、ＦＥＴ１のゲートは、検出対象のリーク電流相当値により充電されるので、ゲート・ソース間にリーク電流が流れなければ、オン側出力端子の電圧はローレベルからハイレベルに変化する。次に、ＦＥＴ７（１）をＯＦＦにしてＦＥＴ７（ｎ）をＯＮにした際に、抵抗素子８（ｎ）の抵抗値に応じたリーク電流が流れていれば、オン側出力端子の電圧は、図中に破線で示すようにローレベルに変化する。
【0029】
一方、ＦＥＴ１のドレイン・ゲート間リーク電流を検出する場合は、図８に示すように、ＦＥＴ１のゲートを充電させてＦＥＴ１をＯＮにしてから、ＦＥＴ３をＯＦＦにすると共にＦＥＴ１０（１）をＯＮにする。これにより、ＦＥＴ１のゲートは、検出対象のリーク電流相当値により放電されるので、ドレイン・ゲート間にリーク電流が流れなければ、オン側出力端子の電圧はハイレベルからローレベルに変化する。次に、ＦＥＴ１０（１）をＯＦＦにしてＦＥＴ１０（ｎ）をＯＮにした際に、抵抗素子９（ｎ）の抵抗値に応じたリーク電流が流れていれば、オン側出力端子の電圧は、図中に破線で示すようにハイレベルに変化する。
【0030】
以上のように第４実施形態によれば、充電部であるＦＥＴ７及び抵抗素子８の直列回路と、放電部である抵抗素子９及びＦＥＴ１０の直列回路とをそれぞれｎ並列に接続したので、リーク電流の検出値を幅広く変化させることができる。
【0031】
（第５実施形態）
図９に示す第５実施形態のリーク電流検出部２５Ｓ、２５Ｄは、ＦＥＴ７及び抵抗素子８の直列回路、抵抗素子９及びＦＥＴ１０の直列回路に替えて、それぞれ電流源２６Ｓ、２６Ｄを備えている。電流源２６Ｓ、２６Ｄのオンオフは、検出指令出力部１５により制御される。第２実施形態と同様に、コンパレータ１１Ｓ、１１Ｄの非反転入力端子は、共通にＦＥＴ１のゲートに直接接続されている。以上がＩＣ２７を構成している。
以上のように構成される第５実施形態によれば、抵抗素子８、９の抵抗値のばらつきの影響がないので、リーク電流の検出精度が向上する。
図９に示す第５実施形態のリーク電流検出部２５Ｓ、２５Ｄは、ＦＥＴ７及び抵抗素子８の直列回路、抵抗素子９及びＦＥＴ１０の直列回路に替えて、それぞれ電流源２６Ｓ、２６Ｄを備えている。電流源２６Ｓ、２６Ｄのオンオフは、検出指令出力部１５により制御される。第２実施形態と同様に、コンパレータ１１Ｓ、１１Ｄの非反転入力端子は、共通にＦＥＴ１のゲートに直接接続されている。以上がＩＣ２７を構成している。
以上のように構成される第５実施形態によれば、抵抗素子８、９の抵抗値のばらつきの影響がないので、リーク電流の検出精度が向上する。
【0032】
（第６実施形態）
図１０に示す第６実施形態のリーク電流検出部２８Ｓ、２８Ｄは、第４実施形態のｎ並列の構成を、電流源２６Ｓ（１～ｎ）、２６Ｄ（１～ｎ）に置換えたものである。以上がＩＣ２９を構成している。
図１０に示す第６実施形態のリーク電流検出部２８Ｓ、２８Ｄは、第４実施形態のｎ並列の構成を、電流源２６Ｓ（１～ｎ）、２６Ｄ（１～ｎ）に置換えたものである。以上がＩＣ２９を構成している。
【0033】
（第７実施形態）
図１１に示す第７実施形態は、第５実施形態の構成において、制御部１３に替えて制御部３０を備えたものである。制御部３０は、ゲート駆動部１４に加えて、検出指令出力部３１Ｓ及び３１Ｄ、クロック出力部３２、カウンタ３３及びリーク判定部３４を備えている。カウンタ３３は、電流源２６Ｓ、２６Ｄがオフからオンになると、カウンタ値「３」から、クロック出力部３２より出力されるクロックパルスの出力数を減じる。
図１１に示す第７実施形態は、第５実施形態の構成において、制御部１３に替えて制御部３０を備えたものである。制御部３０は、ゲート駆動部１４に加えて、検出指令出力部３１Ｓ及び３１Ｄ、クロック出力部３２、カウンタ３３及びリーク判定部３４を備えている。カウンタ３３は、電流源２６Ｓ、２６Ｄがオフからオンになると、カウンタ値「３」から、クロック出力部３２より出力されるクロックパルスの出力数を減じる。
【0034】
尚、図１２及び図１３では、電流源２６Ｓを電流源ＣＳＰ、電流源２６Ｄを電流源ＣＳＮで示している。リーク電流が発生していなければカウンタ値は「３」のままであり、小さいリーク電流が発生していればカウンタ値は「１」になり、大きいリーク電流が発生していればカウンタ値は「０」となる。リーク判定部３４は、上記のカウンタ値によってリーク電流発生の有無を判定するが、カウンタ値「１」の場合もリーク電流発生と判定するかは任意である。この構成によれば、コンパレータ１１に設定する閾値が１つであっても、リーク電流値の大小を判定できる。
【0035】
（第８実施形態）
図１４に示す第８実施形態は、第６実施形態の構成において、制御部１３に替えて制御部３５を備えたものである。制御部３５は、ゲート駆動部１４に加えて、検出指令出力部３６Ｓ及び３６Ｄ、初期値レジスタ３７Ｓ及び３７Ｄ、並びにリーク判定部３８を備えている。ＦＥＴ１のゲートには、プルダウン抵抗３９が接続されている。低電位側リーク電流検出部２８Ｄの基準電位は、負電圧となっている。以上がＩＣ２９Ａを構成している。
図１４に示す第８実施形態は、第６実施形態の構成において、制御部１３に替えて制御部３５を備えたものである。制御部３５は、ゲート駆動部１４に加えて、検出指令出力部３６Ｓ及び３６Ｄ、初期値レジスタ３７Ｓ及び３７Ｄ、並びにリーク判定部３８を備えている。ＦＥＴ１のゲートには、プルダウン抵抗３９が接続されている。低電位側リーク電流検出部２８Ｄの基準電位は、負電圧となっている。以上がＩＣ２９Ａを構成している。
【0036】
次に、第８実施形態の作用について説明する。図１５及び図１６に示すように、検出指令出力部３６Ｓ及び３６Ｄは、それぞれ、電流源２６Ｓ（ｎ）から２６Ｓ（１）に、電流源２６Ｄ（ｎ）から２６Ｄ（１）に向けて順次択一的にオンにするように切り替える。リーク判定部３８は、実際にリーク電流の検出を開始する前の初期状態において、何番目の電流源２６Ｓ、２６Ｄでゲート電圧が検出閾値と交差したかを、初期値レジスタ３７Ｓ、３７Ｄに格納しておく。例えば電流源２６Ｓ（ｍ）、２６Ｄ（ｍ）で検出閾値と交差したのであれば、初期値レジスタ３７Ｓ、３７Ｄには「ｍ」が格納される。
【0037】
リーク電流の検出を開始した際に、リーク電流の発生が無ければ、初期状態と同様にゲート電圧は電流源２６Ｓ（ｍ）、２６Ｄ（ｍ）で検出閾値と交差する。リーク電流が発生すると、電流源２６Ｓ（ｍ）、２６Ｄ（ｍ）よりも電流値が大きい電流源２６Ｓ（ｌ）、２６Ｄ（ｌ）で、つまりより早いタイミングでゲート電圧は検出閾値と交差するようになる。その際に、リーク判定部３８は、リーク電流の検出有りと判定する。尚、低電位側リーク電流検出部２８Ｄの基準電位が負電圧となっているので、ゲートがグランドレベルである０Ｖにプルダウンされていても、ＦＥＴ１のオフ時にプルダウン抵抗３９を電流が流れるので、検出が可能となっている。
以上のように構成される第８実施形態によれば、ＦＥＴ１のゲートにプルダウン抵抗３９が接続されている場合でも、リーク電流の発生を検出できる。
以上のように構成される第８実施形態によれば、ＦＥＴ１のゲートにプルダウン抵抗３９が接続されている場合でも、リーク電流の発生を検出できる。
【0038】
（第９実施形態）
図１７に示す第９実施形態は、第１実施形態の構成において、低電位側リーク電流検出部１２Ｄの基準電位を負電圧としたものである。以上が低電位側リーク検出部１６Ｄ（Ａ）及びＩＣ１７Ａを構成している。このように構成すれば、ＦＥＴ１のドレインをグランドに接続した状態でも、ＦＥＴ１のオフ時にゲート抵抗５に電流が流れるので、リーク電流の発生を検出できる。
図１７に示す第９実施形態は、第１実施形態の構成において、低電位側リーク電流検出部１２Ｄの基準電位を負電圧としたものである。以上が低電位側リーク検出部１６Ｄ（Ａ）及びＩＣ１７Ａを構成している。このように構成すれば、ＦＥＴ１のドレインをグランドに接続した状態でも、ＦＥＴ１のオフ時にゲート抵抗５に電流が流れるので、リーク電流の発生を検出できる。
【0039】
（第１０実施形態）
図１８に示す第１０実施形態は、第１実施形態の構成において、基準電源１２Ｄ、１２Ｓを基準電源４０Ｄ、４０Ｓに置換えた構成である。基準電源４０Ｄ、４０Ｓによりコンパレータ１１Ｄ、１１Ｓに付与する検出閾値電圧は、ＦＥＴ１の閾値電圧よりもそれぞれ高く、低くなるように設定されている。以上が高電位側リーク検出部１６Ｓ（Ｂ）及び低電位側リーク検出部１６Ｄ（Ｂ）並びにＩＣ１７Ｂを構成している。このように構成することで、図１９及び図２０に示すように、オン側、オフ側それぞれのリーク電流を検出する際においても、ＦＥＴ１をそれぞれオン状態、オフ状態に確実に維持することができる。
図１８に示す第１０実施形態は、第１実施形態の構成において、基準電源１２Ｄ、１２Ｓを基準電源４０Ｄ、４０Ｓに置換えた構成である。基準電源４０Ｄ、４０Ｓによりコンパレータ１１Ｄ、１１Ｓに付与する検出閾値電圧は、ＦＥＴ１の閾値電圧よりもそれぞれ高く、低くなるように設定されている。以上が高電位側リーク検出部１６Ｓ（Ｂ）及び低電位側リーク検出部１６Ｄ（Ｂ）並びにＩＣ１７Ｂを構成している。このように構成することで、図１９及び図２０に示すように、オン側、オフ側それぞれのリーク電流を検出する際においても、ＦＥＴ１をそれぞれオン状態、オフ状態に確実に維持することができる。
【0040】
（第１１実施形態）
図２１に示す第１１実施形態は、直流電源２とグランドとの間に２つのＦＥＴ１Ｈ及び１Ｌが直列に接続されてハーフブリッジ回路７１を構成している場合に、それぞれのＦＥＴ１Ｈ、１Ｌに対応してＩＣ１７ＢＨ、１７ＢＬを設けた構成である。制御部１３については図示を省略している。
図２１に示す第１１実施形態は、直流電源２とグランドとの間に２つのＦＥＴ１Ｈ及び１Ｌが直列に接続されてハーフブリッジ回路７１を構成している場合に、それぞれのＦＥＴ１Ｈ、１Ｌに対応してＩＣ１７ＢＨ、１７ＢＬを設けた構成である。制御部１３については図示を省略している。
【0041】
次に、第１１実施形態の作用について説明する。図２２及び図２３に示すように、ＦＥＴ１Ｈのオン側リーク電流検出する際には、ＦＥＴ１Ｌをオフ状態に固定して行う。一方、ＦＥＴ１Ｌのオン側リーク電流検出する際には、ＦＥＴ１Ｈをオフ状態に固定して行う。
【0042】
オフ側のリーク検出を検出する際には、ＦＥＴ１Ｈ、１Ｌのドレインに電圧を印加する必要がある。そこで、ＦＥＴ１Ｈのオフ側リーク電流検出する際には、ＦＥＴ１Ｌをオン状態に固定し、第１０実施形態と同様にして、ＦＥＴ１Ｈがオフを保持した状態で実施する。ＦＥＴ１Ｌのオフ側リーク電流検出する際には、ＦＥＴ１Ｈをオン状態に固定し、第１０実施形態と同様にして、ＦＥＴ１Ｌがオフを保持した状態で実施する。
【0043】
以上のように第１１実施形態によれば、ハーフブリッジ回路７１に適用した場合でも、ＦＥＴ１Ｈ、１Ｌに貫通電流が流れない状態で、それぞれのリーク電流検出を行うことができる。
【0044】
（第１２実施形態）
第１２実施形態は、第１１実施形態の構成において、ＦＥＴ１Ｈ、１Ｌそれぞれのリーク電流検出を、より効率的行うようにする。この実施形態において下記の制御を行なうＩＣを１７ＢＨ（Ａ）、１７ＢＬ（Ａ）とする。図２２及び図２３に示すように、
（１）ＦＥＴ１Ｈをオン状態に固定し、ＦＥＴ１Ｈについてオン側のリーク電流を検出すると同時に、ＦＥＴ１Ｌをオフ状態に固定し、ＦＥＴ１Ｌについてオフ側のリーク電流を検出する。
（２）ＦＥＴ１Ｌをオン状態に固定し、ＦＥＴ１Ｈについてオン側のリーク電流を検出すると同時に、ＦＥＴ１Ｈをオフ状態に固定し、ＦＥＴ１Ｌについてオフ側のリーク電流を検出する。
第１２実施形態は、第１１実施形態の構成において、ＦＥＴ１Ｈ、１Ｌそれぞれのリーク電流検出を、より効率的行うようにする。この実施形態において下記の制御を行なうＩＣを１７ＢＨ（Ａ）、１７ＢＬ（Ａ）とする。図２２及び図２３に示すように、
（１）ＦＥＴ１Ｈをオン状態に固定し、ＦＥＴ１Ｈについてオン側のリーク電流を検出すると同時に、ＦＥＴ１Ｌをオフ状態に固定し、ＦＥＴ１Ｌについてオフ側のリーク電流を検出する。
（２）ＦＥＴ１Ｌをオン状態に固定し、ＦＥＴ１Ｈについてオン側のリーク電流を検出すると同時に、ＦＥＴ１Ｈをオフ状態に固定し、ＦＥＴ１Ｌについてオフ側のリーク電流を検出する。
【0045】
以上の（１）、（２）を交互に実施する。（１）、（２）はそれぞれ第１、第２フェーズに相当する。尚、（１）、（２）を切り替える際には、上下アーム短絡による素子の破壊を避けるため、ＦＥＴ１Ｈ及び１Ｌを共にオフ状態にすると良い。これにより、第１１実施形態に比較して、各リーク電流の検出するトータルの時間を短縮できる。
【0046】
（第１３実施形態）
図２４に示す第１３実施形態は、第１０実施形態の構成おいて、コンパレータ１１Ｓの反転入力端子に接続される基準電圧４０Ｓを基準電圧４１Ｓに置換えて、コンパレータ１１Ｓに付与する検出閾値電圧を、ＦＥＴ１の閾値電圧よりも低くなるように設定する。以上が低電位側リーク検出部１６Ｓ（Ｃ）及びＩＣ１７Ｃを構成している。制御部１３に替わる制御部４２はリーク判定部４３を備えており、リーク判定部４３には、コンパレータ１１Ｄ、１１Ｓの出力信号が入力される。
図２４に示す第１３実施形態は、第１０実施形態の構成おいて、コンパレータ１１Ｓの反転入力端子に接続される基準電圧４０Ｓを基準電圧４１Ｓに置換えて、コンパレータ１１Ｓに付与する検出閾値電圧を、ＦＥＴ１の閾値電圧よりも低くなるように設定する。以上が低電位側リーク検出部１６Ｓ（Ｃ）及びＩＣ１７Ｃを構成している。制御部１３に替わる制御部４２はリーク判定部４３を備えており、リーク判定部４３には、コンパレータ１１Ｄ、１１Ｓの出力信号が入力される。
【0047】
図２５に示すように、ＦＥＴ６及び７をオフにして、図示はないＦＥＴ３をオンにした初期状態から、ＦＥＴ３をターンオフ、ＦＥＴ６をターンオンすると、ゲート電圧はハイレベルからローレベルに変化する。この状態から、ＦＥＴ７をターンオンすると、オン側のリーク電流が発生していなければゲート電圧は上昇するので、ＦＥＴ１の閾値電圧よりも低く設定した検出閾値電圧を超えれば、コンパレータ１１Ｄの出力信号はハイレベルになる。
【0048】
一方、図２６に示すように、リーク電流が発生していればゲート電圧はローレベルのままとなるので、コンパレータ１１Ｄの出力信号もローレベルである。オフ側のリーク電流検出の動作は、第１０実施形態と同様である。以上のように第１３実施形態によれば、ＦＥＴ１をオフ状態に維持したままで、オン側のリーク電流を検出することができる。
【0049】
（第１４実施形態）
図２７に示す第１４実施形態は、第６実施形態のＩＣ２９に、制御部４４を加えた構成である。また、ＦＥＴ１には、温度検出回路４５が配置されている。温度検出回路４５は、例えば図２８に示すように、電源とグランドとの間に接続される電流源４６、及び温度検出用のダイオード４７の直列回路と、入力端子がダイオード４７のアノード、カソード間に接続されるＡ／Ｄコンバータ４８で構成される。また、例えば図２９に示すように、直流電源４９とグランドとの間に接続される抵抗素子５０、及びサーミスタ５１の直列回路と、入力端子がサーミスタ５１の両端に接続されるＡ／Ｄコンバータ４８で構成される。
図２７に示す第１４実施形態は、第６実施形態のＩＣ２９に、制御部４４を加えた構成である。また、ＦＥＴ１には、温度検出回路４５が配置されている。温度検出回路４５は、例えば図２８に示すように、電源とグランドとの間に接続される電流源４６、及び温度検出用のダイオード４７の直列回路と、入力端子がダイオード４７のアノード、カソード間に接続されるＡ／Ｄコンバータ４８で構成される。また、例えば図２９に示すように、直流電源４９とグランドとの間に接続される抵抗素子５０、及びサーミスタ５１の直列回路と、入力端子がサーミスタ５１の両端に接続されるＡ／Ｄコンバータ４８で構成される。
【0050】
制御部４４は、ゲート駆動部１４に加えて、電流値指令出力部５２Ｓ及び５２Ｄ、リーク判定部５３、素子温度検出部５４及び指令値マップ５５を備えている。温度検出回路４５のＡ／Ｄコンバータ４８より出力されるデータは、素子温度検出部５４に入力される。ＦＥＴ１の劣化に伴って発生するゲートリーク電流は、素子の温度が高くなると増加する傾向を示す。
【0051】
そこで、指令値マップ５５には、予め各温度に対応して検査対象とするリーク電流の指令値を記憶しておき、素子温度検出部５４を介して入力されるＦＥＴ１の温度情報に応じて、電流値指令出力部５２Ｓ、５２Ｄにオン状態にする電流源２６Ｓ（１～ｎ），２６Ｄ（１～ｎ）の番号を出力する。電流値指令出力部５２Ｓ、５２Ｄは、入力された番号の電流源２６Ｓ（１～ｎ），２６Ｄ（１～ｎ）をオンにする。
以上のように第１４実施形態によれば、温度検出回路４５により検出されるＦＥＴ１の温度に応じて、最適なリーク電流の検査値を選択できる。
以上のように第１４実施形態によれば、温度検出回路４５により検出されるＦＥＴ１の温度に応じて、最適なリーク電流の検査値を選択できる。
【0052】
（第１５実施形態）
図３０に示す第１５実施形態は、第１実施形態のＩＣ１７に、制御部５６を加えた構成である。制御部５６は、ゲート駆動部１４に加えて、検出指令出力部５７Ｓ及び５７Ｄ、リーク判定部５８、クロック出力部５９及びカウンタ６０を備えている。カウンタ６０は、検出指令出力部５７が電流源２６をオンにする検出指令を出力した時点から、クロック出力部５９が出力するクロックパルス数により一定時間ｔをカウントする。リーク判定部５８は、検出指令を出力した時点からコンパレータ１１の出力信号がハイレベルに変化するタイミングで、リーク電流の大小を判定する。
図３０に示す第１５実施形態は、第１実施形態のＩＣ１７に、制御部５６を加えた構成である。制御部５６は、ゲート駆動部１４に加えて、検出指令出力部５７Ｓ及び５７Ｄ、リーク判定部５８、クロック出力部５９及びカウンタ６０を備えている。カウンタ６０は、検出指令出力部５７が電流源２６をオンにする検出指令を出力した時点から、クロック出力部５９が出力するクロックパルス数により一定時間ｔをカウントする。リーク判定部５８は、検出指令を出力した時点からコンパレータ１１の出力信号がハイレベルに変化するタイミングで、リーク電流の大小を判定する。
【0053】
図３１に示すように、オン側リーク電流の検出においてリーク電流の発生が無ければ、電流源２６Ｓをオンにした直後にオン側出力端子電圧がハイレベルに変化し、その後一定時間ｔに到達する。リーク電流が僅かに発生していれば、一定時間ｔに到達する直前にオン側出力端子電圧がハイレベルに変化する。大きなリーク電流が流れていれば、一定時間ｔの到達後にオン側出力端子電圧がハイレベルに変化する。
【0054】
図３２に示すように、オフ側リーク電流の検出においてリーク電流の発生が無ければ、電流源２６Ｄをオンにした直後にオン側出力端子電圧がローレベルに変化し、その後一定時間ｔに到達する。リーク電流が僅かに発生していれば、一定時間ｔに到達する直前にオフ側出力端子電圧がローレベルに変化する。大きなリーク電流が流れていれば、一定時間ｔの到達後にオフ側出力端子電圧がローレベルに変化する。
以上のように第５実施形態によれば、カウンタ６０によりカウントされる一定時間ｔを基準としてゲートリーク電流の発生の有無を検出できる。
以上のように第５実施形態によれば、カウンタ６０によりカウントされる一定時間ｔを基準としてゲートリーク電流の発生の有無を検出できる。
【0055】
（その他の実施形態）
複数の実施形態において、互いに組合せが可能であるものについては、適宜組み合わせて実施すれば良い。
電圧駆動型の半導体素子はＭＯＳＦＥＴに限ることなく、その他ＩＧＢＴ等でも良い。
複数の実施形態において、互いに組合せが可能であるものについては、適宜組み合わせて実施すれば良い。
電圧駆動型の半導体素子はＭＯＳＦＥＴに限ることなく、その他ＩＧＢＴ等でも良い。
【0056】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【0057】
図面中、１はＮチャネルＭＯＳＦＥＴ、３はＰチャネルＭＯＳＦＥＴ、４はゲート充電用抵抗、５はゲート放電用抵抗、６はＮチャネルＭＯＳＦＥＴ、７はＰチャネルＭＯＳＦＥＴ、８及び９は抵抗素子、１０はＮチャネルＭＯＳＦＥＴ、１１はコンパレータ、１３は制御部を示す。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
