特開 2024-112616 複合電子部品及びその実装構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024112616

(43)【公開日】2024-08-21

(54)【発明の名称】複合電子部品及びその実装構造

(51)【国際特許分類】

   H05K 9/00 20060101AFI20240814BHJP

   H03H 7/01 20060101ALI20240814BHJP

   H04B 1/10 20060101ALI20240814BHJP

【ＦＩ】

H05K9/00 K

H03H7/01 Z

H04B1/10 N

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023017781

(22)【出願日】2023-02-08

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】五十嵐 啓雄

【テーマコード（参考）】

5E321

5J024

5K052

【Ｆターム（参考）】

5E321AA14

5E321AA17

5E321AA32

5E321GG05

5J024AA01

5J024BA02

5J024BA03

5J024BA05

5J024DA05

5J024DA21

5J024DA31

5J024DA33

5J024DA35

5J024EA08

5J024KA02

5J024KA04

5K052AA01

5K052EE02

(57)【要約】

【課題】高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる複合電子部品及びその実装構造を実現する。
【解決手段】複合電子部品１は、基板２に表面実装される２端子複合電子部品であって、第１端子６ａと、第２端子６ｂと、第１端子６ａと第２端子６ｂとの間に並列配置される第１本体部４及び第２本体部５と、を備える。第１本体部４は、第１端子６ａ及び第２端子６ｂのうちの少なくとも一方に電気的に接続される電極層８と、第１端子６ａと第２端子６ｂとの間の電極層８よりも実装面側に設けられる第１部材（誘電体層ＤＩ）と、を有する。第２本体部５は、第１端子６ａと第２端子６ｂとの間に設けられる第２部材（磁性体ＭＧ）を有する。第２部材は、同一周波数において第１部材よりも比誘電率が低い。
【選択図】図３

【特許請求の範囲】

【請求項1】

基板に表面実装される２端子複合電子部品であって、第１端子と、第２端子と、前記第１端子と前記第２端子との間に並列配置される第１本体部及び第２本体部と、を備え、
前記第１本体部は、
前記第１端子及び前記第２端子のうちの少なくとも一方に電気的に接続される電極層と、
前記第１端子と前記第２端子との間の前記電極層よりも実装面側に設けられる第１部材と、
を有し、
前記第２本体部は、
前記第１端子と前記第２端子との間に設けられる第２部材を有し、
前記第２部材は、同一周波数において前記第１部材よりも比誘電率が低い、
複合電子部品。

【請求項2】

請求項１に記載の複合電子部品であって、
前記第２部材の比誘電率は、３０ＧＨｚ以上の帯域において、前記第１部材の比誘電率よりも低い、
複合電子部品。

【請求項3】

請求項２に記載の複合電子部品であって、
前記第１部材は、非磁性体材料で構成され、
前記第２部材は、磁性体材料で構成されている、
複合電子部品。

【請求項4】

請求項３に記載の複合電子部品であって、
前記第１本体部及び前記第２本体部は略直方体形状を有し、
前記第１本体部と前記第２本体部との接合面間距離は、０．２ｍｍ以下である、
複合電子部品。

【請求項5】

基板に表面実装される２端子複合電子部品であって、第１端子と、第２端子と、前記第１端子と前記第２端子との間に並列配置される第１本体部及び第２本体部と、を備え、
前記第１本体部は、
前記第１端子及び前記第２端子のうちの少なくとも一方に電気的に接続される電極層と、
前記第１端子と前記第２端子との間の前記電極層よりも実装面側に設けられる第１部材と、
を有し、
前記第２本体部は、
前記第１端子と前記第２端子との間に設けられる第２部材を有し、
前記第２部材は、同一周波数において前記第１部材よりも比透磁率が高い、
複合電子部品。

【請求項6】

請求項５に記載の複合電子部品であって、
前記第２部材の比透磁率は、３０ＧＨｚ以上の帯域において、前記第１部材の比透磁率よりも高い、
複合電子部品。

【請求項7】

請求項６に記載の複合電子部品であって、
前記第１部材は、非磁性体材料で構成され、
前記第２部材は、磁性体材料で構成されている、
複合電子部品。

【請求項8】

請求項７に記載の複合電子部品であって、
前記第１本体部及び前記第２本体部は略直方体形状を有し、
前記第１本体部と前記第２本体部との接合面間距離は、０．２ｍｍ以下である、
複合電子部品。

【請求項9】

請求項１から８の何れか一項に記載の複合電子部品であって、
前記第１本体部を複数有し、２つの第１本体部の間に前記第２本体部が設けられている、
複合電子部品。

【請求項10】

請求項１から８の何れか一項に記載の複合電子部品であって、
前記第２本体部を複数有し、２つの第２本体部の間に前記第１本体部が設けられている、
複合電子部品。

【請求項11】

請求項１から８の何れか一項に記載の複合電子部品の実装構造であって、
前記第１端子及び前記第２端子は、前記基板の部品実装面においてそれぞれＧＮＤパターンに接続され、
前記基板は、前記第１端子と前記第２端子との間に、平面視において前記第１本体部及び前記第２本体部に重なる配線パターンが設けられている、
複合電子部品の実装構造。

【請求項12】

請求項１から８の何れか一項に記載の複合電子部品の実装構造であって、
前記第１端子及び前記第２端子は、前記基板の部品実装面においてそれぞれＧＮＤパターンに接続され、
前記基板は、前記第１端子と前記第２端子との間に、平面視において前記第１本体部及び前記第２本体部に重なる複数の配線パターンが設けられている、
複合電子部品の実装構造。

【請求項13】

請求項１から８の何れか一項に記載の複合電子部品の実装構造であって、
前記第１端子及び前記第２端子は、前記基板の部品実装面においてそれぞれＧＮＤパターンに接続され、
前記第１本体部は、
前記第１端子に電気的に接続される第１電極層と、
前記第２端子に電気的に接続される第２電極層と、
を有し、
前記基板は、前記第１端子と前記第２端子との間に、平面視において前記第１電極層に重なる第１配線パターン、及び、平面視において前記第２電極層に重なる第２配線パターンが設けられている、
複合電子部品の実装構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複合電子部品及びその実装構造に関する。

【背景技術】

【0002】

高周波信号の伝送線路に高周波ノイズ対策用のチップ部品を設けた場合、高周波信号線路とチップ部品との接続点において反射が発生し、インピーダンスの不整合が生じて、出力低下やノイズ発生の要因となる場合がある。高周波信号の配線パターン上に磁性体からなるチップ部品を配置することで、配線パターンによって発生する磁界エネルギーを吸収し、高周波ノイズの伝導及び反射を抑制する高周波ノイズ対策回路が開示されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６４５１６８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記従来技術を用いて、高周波信号の配線パターン上に複数のチップ部品を配置してフィルタ回路を構成した場合、各チップ部品間の距離に応じた共振が発生し、高周波信号の伝送線路に重畳する不要な高周波成分を抑制できない場合がある。

【0005】

本開示は、上記に鑑みてなされたものであって、高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる複合電子部品及びその実装構造を実現することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一側面の複合電子部品は、基板に表面実装される２端子複合電子部品であって、第１端子と、第２端子と、前記第１端子と前記第２端子との間に並列配置される第１本体部及び第２本体部と、を備え、前記第１本体部は、前記第１端子及び前記第２端子のうちの少なくとも一方に電気的に接続される電極層と、前記第１端子と前記第２端子との間の前記電極層よりも実装面側に設けられる第１部材と、を有し、前記第２本体部は、前記第１端子と前記第２端子との間に設けられる第２部材を有し、前記第２部材は、同一周波数において前記第１部材よりも比誘電率が低い。

【0007】

この構成では、第１本体部と第２本体部との間の距離を小さくすることができる。これにより、高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる。

【0008】

本開示の一側面の複合電子部品は、基板に表面実装される２端子複合電子部品であって、第１端子と、第２端子と、前記第１端子と前記第２端子との間に並列配置される第１本体部及び第２本体部と、を備え、前記第１本体部は、前記第１端子及び前記第２端子のうちの少なくとも一方に電気的に接続される電極層と、前記第１端子と前記第２端子との間の前記電極層よりも実装面側に設けられる第１部材と、を有し、前記第２本体部は、前記第１端子と前記第２端子との間に設けられる第２部材を有し、前記第２部材は、同一周波数において前記第１部材よりも比透磁率が高い。

【0009】

この構成では、第１本体部と第２本体部との間の距離を小さくすることができる。これにより、高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる。

【発明の効果】

【0010】

本開示によれば、高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる高周波回路を実現することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施形態１に係る複合電子部品の基板上における実装例を示す概略平面図である。

【図2】図２は、実施形態１に係る複合電子部品の実装構造例を示す平面図である。

【図3】図３は、図２に示すＡ－Ａ’断面図である。

【図4A】図４Ａは、図２に示すＢ－Ｂ’断面図の第１例を示す図である。

【図4B】図４Ｂは、図２に示すＢ－Ｂ’断面図の第２例を示す図である。

【図5】図５は、図２に示すＣ－Ｃ’断面図である。

【図6】図６は、図２に示す実施形態１に係る複合電子部品の実装構造例による等価回路図である。

【図7】図７は、第１本体部と第２本体部との間の距離を模式的に示した概念図である。

【図8】図８は、実施形態１に係る複合電子部品の実装構造における理想的な入出力特性例を示す線図である。

【図9】図９は、図２に示す複合電子部品の実装構造例における入出力特性の第１例を示す線図である。

【図10】図１０は、図２に示す複合電子部品の実装構造例における入出力特性の第２例を示す線図である。

【図11】図１１は、実施形態２に係る複合電子部品の実装構造の第１例を示す平面図である。

【図12】図１２は、図１１に示す実施形態２に係る複合電子部品の実装構造の第１例による等価回路図である。

【図13】図１３は、実施形態２に係る複合電子部品の実装構造の第２例を示す平面図である。

【図14】図１４は、図１３に示す実施形態２に係る複合電子部品の実装構造の第２例による等価回路図である。

【図15】図１５は、実施形態３に係る複合電子部品の実装構造の第１例を示す平面図である。

【図16】図１６は、図１５に示すＢ－Ｂ’断面図の一例を示す図である。

【図17】図１７は、図１５に示す実施形態３に係る複合電子部品の実装構造の第１例による等価回路図である。

【図18】図１８は、実施形態３に係る複合電子部品の実装構造の第２例を示す平面図である。

【図19】図１９は、図１８に示すＢ－Ｂ’断面図の一例を示す図である。

【図20】図２０は、図１８に示す実施形態３に係る複合電子部品の実装構造の第２例による等価回路図である。

【発明を実施するための形態】

【0012】

以下に、実施形態に係る複合電子部品の基板上における配置例を図面に基づいて詳細に説明する。なお、この実施形態により本開示が限定されるものではない。

【0013】

（実施形態１）
図１は、実施形態１に係る複合電子部品の基板上における実装例を示す概略平面図である。図２は、実施形態１に係る複合電子部品の実装構造例を示す平面図である。図３は、図２に示すＡ－Ａ’断面図である。図４Ａは、図２に示すＢ－Ｂ’断面図の第１例を示す図である。図４Ｂは、図２に示すＢ－Ｂ’断面図の第２例を示す図である。図５は、図２に示すＣ－Ｃ’断面図である。図６は、図２に示す実施形態１に係る複合電子部品の実装構造例による等価回路図である。

【0014】

本開示では、実施形態１に係る複合電子部品１の実装例として、例えばフロントエンドモジュールに実装される例を示している。フロントエンドモジュールは、図１に示すＸ方向及び当該Ｘ方向に直交するＹ方向を含むＸＹ平面に略平行な基板２上に、ＸＹ平面に直交するＺ方向に実装された複数の集積回路、及び各種機能部品を一体化した小型集積モジュールである。基板２は、例えば低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板等のセラミック積層基板や、樹脂多層基板やフィルム基板等が例示される。

【0015】

図１は、基板２の部品実装面をＺ方向に見た平面視図である。実施形態１に係る複合電子部品１は、基板２の部品実装面に表面実装される表面実装部品（ＳＭＤ：Surface Mount Device）である。基板２の部品実装面には、複合電子部品１やチップデバイス１００等の電子部品が表面実装される。

【0016】

図１において、チップデバイス１００は、例えばミリ波帯（３０ＧＨｚ～３００ＧＨｚ程度）の高周波信号を増幅する増幅回路が構成される集積回路（ＩＣ：Integrated Circuit）である。チップデバイス１００は、例えばＧａＡｓ（ガリウム砒素）系のヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）で構成されるＨＢＴデバイス（集積回路、ＩＣ：Integrated Circuit）である。チップデバイス１００は、フロントエンドモジュールの基板２上に、例えば銅ピラー等でバンプボンディングされる。

【0017】

図２から図５に示すように、実施形態１に係る複合電子部品１は、第１端子６ａと、第２端子６ｂと、第１端子６ａと第２端子６ｂとの間に並列配置される略直方体形状の第１本体部４及び第２本体部５と、を備えている。

【0018】

第１本体部４は、第１端子６ａ及び第２端子６ｂに接続される電極層８と、電極層８の基板実装面側に設けられる第１部材とを有する。本開示において、第１部材は、例えば誘電体層ＤＩとされる。第１本体部４は、図４Ｂに示すように、第１部材（誘電体層ＤＩ）の間に電極層８が設けられた態様であっても良い。電極層８と誘電体層ＤＩとは、Ｚ方向に積層される。

【0019】

第１本体部５は、第１端子６ａと第２端子６ｂとの間に設けられる第２部材を有する。本開示において、第２部材は、例えば磁性体ＭＧとされる。第２部材（磁性体ＭＧ）は、同一周波数において第１部材（誘電体層ＤＩ）よりも比誘電率が低く、比透磁率が高い。

【0020】

第１部材（誘電体層ＤＩ）は、例えば非磁性セラミックス材料等の非磁性体材料で構成され、第２部材（磁性体ＭＧ）は、例えば、六方晶フェライトを樹脂に混合した磁性体材料で構成される。第２部材（磁性体ＭＧ）は、概ね３０ＧＨｚ以上の周波数帯域において、第１部材（誘電体層ＤＩ）よりも比誘電率が低く、比透磁率が高い。具体的に、５０ＧＨｚ～７５ＧＨｚの周波数帯域において、第１部材（誘電体層ＤＩ）の一般的な一例として挙げられるアルミナ混合物の比誘電率は１０程度であり、比透磁率は１程度である。一方、５０ＧＨｚ～７５ＧＨｚの周波数帯域において、第２部材（磁性体ＭＧ）の比誘電率は８程度であり、比透磁率は１．２～１．４程度である。なお、第１部材（誘電体層ＤＩ）及び第２部材（磁性体ＭＧ）の比誘電率及び比透磁率は、ミリ波帯（３０ＧＨｚ～３００ＧＨｚ程度）の高周波信号を対象とした場合、例えばＳパラメータ法の原理に基づいたフリースペース法を用いて測定することができる。

【0021】

第１本体部４と第２本体部５とは、絶縁性接着剤７により一体化される。具体的に、第１本体部４と第２本体部５との接合面間距離ｄは、例えば０．２ｍｍ以下とされる。なお、これに限らず、第１本体部４と第２本体部５とが一体成型される態様であっても良い。なお、接合面間距離ｄとは、本開示において、第１本体部４と第２本体部５の対向する面の最短距離のことを言う。

【0022】

第１端子６ａ及び第２端子６ｂは、それぞれ基板２の部品実装面の表層に設けられたＧＮＤパターンに接続される。具体的に、第１端子６ａと第２端子６ｂとは、それぞれ、ＧＮＤパターンの銅箔面に半田や導電性接着剤で接合される。

【0023】

基板２は、第１端子６ａと第２端子６ｂとの間に、平面視において第１本体部４及び第２本体部５に重なる配線パターン３が設けられている。配線パターン３は、チップデバイス１００から出力される高周波信号の伝送線路である。図２から図５では、基板２の部品実装面の表層に配線パターン３が設けられた態様を例示したが、これに限らず、基板２の内層の配線層に配線パターン３が設けられた態様であっても良い。

【0024】

図６は、図２に示す実施形態１に係る複合電子部品の実装構造例による等価回路図である。上述した実施形態１に係る複合電子部品１及び実装構造において、ＧＮＤ電位の第１本体部４の電極層８と配線パターン３との間にキャパシタＣが構成され、配線パターン３に流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５の第２部材（磁性体ＭＧ）によって吸収されることによりインダクタＬとして作用する。

【0025】

これにより、等価的に図６に示すＣ－Ｌ構成のＬ型ローパスフィルタ回路が構成される。

【0026】

図７は、第１本体部と第２本体部との間の距離を模式的に示した概念図である。図８は、実施形態１に係る複合電子部品の実装構造における理想的な入出力特性例を示す線図である。図９は、図２に示す複合電子部品の実装構造例における入出力特性の第１例を示す線図である。図１０は、図２に示す複合電子部品の実装構造例における入出力特性の第２例を示す線図である。図８から図１０は、第１本体部４の電極層８と配線パターン３との間に構成されるキャパシタＣを１ｐＦ、第２本体部５の第２部材（磁性体ＭＧ）によって等価的に生じるインダクタＬを１ｎＨとしたときの入出力特性を示している。図８は、第１本体部４と第２本体部５との接合面間距離ｄが略ゼロである場合の理想的な入出力特性を示し、図９は、第１本体部４と第２本体部５との接合面間距離ｄが０．２ｍｍである場合の入出力特性を示し、図１０は、第１本体部４と第２本体部５との接合面間距離ｄが０．３ｍｍである場合の入出力特性を示している。

【0027】

図８に示すように、第１本体部４と第２本体部５との接合面間距離ｄが略ゼロである場合には、理想的なＣ－Ｌ構成のＬ型ローパスフィルタ回路の特性となる。一方、図９に示すように、第１本体部４と第２本体部５との接合面間距離ｄが０．２ｍｍである場合、３００ＧＨｚを超える周波数帯域において共振現象が発生し、図１０に示すように、第１本体部４と第２本体部５との接合面間距離ｄが０．３ｍｍとなると、共振周波数が３００ＧＨｚ以下となる。本開示では、ミリ波帯（３０ＧＨｚ～３００ＧＨｚ程度）の高周波信号を扱うことを前提として、第１本体部４と第２本体部５との接合面間距離ｄを０．２ｍｍ以下とする。

【0028】

実施形態１に係る複合電子部品１は、上述したように、第１端子６ａと第２端子６ｂとの間に、略直方体形状の第１本体部４及び第２本体部５が並列配置されている。第１本体部４は、第１端子６ａ及び第２端子６ｂに接続される電極層８と、少なくとも電極層８の基板実装面側に設けられる第１部材（誘電体層ＤＩ）とを有する。第１本体部５は、同一周波数において第１部材（誘電体層ＤＩ）よりも比誘電率が低く、比透磁率が高い第２部材（磁性体ＭＧ）を有する。第１部材（誘電体層ＤＩ）は、例えば非磁性セラミックス材料等の非磁性体材料で構成され、第２部材（磁性体ＭＧ）は、例えば、六方晶フェライトを樹脂に混合した磁性体材料で構成される。

【0029】

また、第１端子６ａ及び第２端子６ｂは、それぞれ基板２の部品実装面の表層に設けられたＧＮＤパターンに接続される。基板２は、第１端子６ａと第２端子６ｂとの間に、平面視において第１本体部４及び第２本体部５に重なる配線パターン３が設けられている。

【0030】

上述した実施形態１に係る複合電子部品１及び実装構造において、ＧＮＤ電位の第１本体部４の電極層８と配線パターン３との間にキャパシタＣが構成され、配線パターン３に流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５の第２部材（磁性体ＭＧ）によって吸収されることによりインダクタＬとして作用する。これにより、等価的にＣ－Ｌ構成のＬ型ローパスフィルタ回路が構成される。

【0031】

第１本体部４及び第２本体部５は、例えば絶縁性接着剤７により一体化、又は一体成型される。これにより、第１本体部４と第２本体部５との接合面間距離ｄに応じた共振現象の発生を抑制することができ、配線パターン３に重畳する不要な高周波成分を抑制することができる。

【0032】

（実施形態２）
図１１は、実施形態２に係る複合電子部品の実装構造の第１例を示す平面図である。図１２は、図１１に示す実施形態２に係る複合電子部品の実装構造の第１例による等価回路図である。

【0033】

実施形態２に係る複合電子部品１ａは、２つの第１本体部４１，４２の間に第２本体部５が設けられている。

【0034】

実施形態２に係る複合電子部品１ａ及びその実装構造において、ＧＮＤ電位の第１本体部４１の電極層８１と配線パターン３との間、及び、ＧＮＤ電位の第１本体部４２の電極層８２と配線パターン３との間にそれぞれキャパシタＣ１，Ｃ２が構成され、配線パターン３に流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５の第２部材（磁性体ＭＧ）によって吸収されることによりインダクタＬとして作用する。

【0035】

これにより、等価的に図１２に示すＣ－Ｌ－Ｃ構成のπ型ローパスフィルタ回路が構成される。

【0036】

図１３は、実施形態２に係る複合電子部品の実装構造の第２例を示す平面図である。図１４は、図１３に示す実施形態２に係る複合電子部品の実装構造の第２例による等価回路図である。

【0037】

実施形態２に係る複合電子部品１ｂは、２つの第２本体部５１，５２の間に第１本体部４が設けられている。

【0038】

実施形態２に係る複合電子部品１ｂ及びその実装構造において、配線パターン３に流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５１の第２部材（磁性体ＭＧ）及び第２本体部５２の第２部材（磁性体ＭＧ）によって吸収されることによりそれぞれインダクタＬ１，Ｌ２として作用し、ＧＮＤ電位の第１本体部４の電極層８と配線パターン３との間にキャパシタＣが構成される。

【0039】

これにより、等価的に図１４に示すＬ－Ｃ－Ｌ構成のＴ型ローパスフィルタ回路が構成される。

【0040】

（実施形態３）
図１５は、実施形態３に係る複合電子部品の実装構造の第１例を示す平面図である。図１６は、図１５に示すＢ－Ｂ’断面図の一例を示す図である。図１７は、図１５に示す実施形態３に係る複合電子部品の実装構造の第１例による等価回路図である。

【0041】

実施形態３に係る複合電子部品１の実装構造において、基板２ａは、第１端子６ａと第２端子６ｂとの間に、平面視において第１本体部４及び第２本体部５に重なる第１配線パターン３ａ及び第２配線パターン３ｂが設けられている。

【0042】

第１配線パターン３ａ及び第２配線パターン３ｂは、チップデバイス１００から出力される差動高周波信号の伝送線路が例示される。図１６では、基板２ａの部品実装面の表層に第１配線パターン３ａ及び第２配線パターン３ｂが設けられた態様を例示したが、これに限らず、基板２ａの内層の配線層に第１配線パターン３ａ及び第２配線パターン３ｂが設けられた態様であっても良い。

【0043】

実施形態３に係る複合電子部品１の実装構造において、ＧＮＤ電位の第１本体部４の電極層８と第１配線パターン３ａとの間にキャパシタＣａが構成され、第１配線パターン３ａに流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５の第２部材（磁性体ＭＧ）によって吸収されることによりインダクタＬａとして作用する。また、ＧＮＤ電位の第１本体部４の電極層８と第２配線パターン３ｂとの間にキャパシタＣｂが構成され、第２配線パターン３ｂに流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５の第２部材（磁性体ＭＧ）によって吸収されることによりインダクタＬｂとして作用する。

【0044】

これにより、等価的に図１７に示す２つのＣ－Ｌ構成のＬ型ローパスフィルタ回路が構成され、２つのＣ－Ｌ構成のＬ型ローパスフィルタ回路の入力側にキャパシタＣａｂが構成される。

【0045】

図１８は、実施形態３に係る複合電子部品の実装構造の第２例を示す平面図である。図１９は、図１８に示すＢ－Ｂ’断面図の一例を示す図である。図２０は、図１８に示す実施形態３に係る複合電子部品の実装構造の第２例による等価回路図である。

【0046】

実施形態３に係る複合電子部品１ｃの第１本体部４ａは、第１端子６ａに接続される第１電極層８ａと、第２端子６ｂに接続される第２電極層８ｂとを有する。

【0047】

基板２ａは、第１端子６ａと第２端子６ｂとの間に、平面視において第１電極層８ａに重なる第１配線パターン３ａ、及び、平面視において第２電極層８ｂに重なる第２配線パターン３ｂが設けられている。

【0048】

第１配線パターン３ａ及び第２配線パターン３ｂは、チップデバイス１００から出力される差動高周波信号の伝送線路が例示される。図１８では、基板２ａの部品実装面の表層に第１配線パターン３ａ及び第２配線パターン３ｂが設けられた態様を例示したが、これに限らず、基板２ａの内層の配線層に第１配線パターン３ａ及び第２配線パターン３ｂが設けられた態様であっても良い。

【0049】

実施形態３に係る複合電子部品１ｃ及びその実装構造において、ＧＮＤ電位の第１本体部４ａの第１電極層８ａと第１配線パターン３ａとの間にキャパシタＣａが構成され、第１配線パターン３ａに流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５の第２部材（磁性体ＭＧ）によって吸収されることによりインダクタＬａとして作用する。また、ＧＮＤ電位の第１本体部４ａの第２電極層８ｂと第２配線パターン３ｂとの間にキャパシタＣｂが構成され、第２配線パターン３ｂに流れる高周波ノイズ成分によって発生する磁界エネルギーが第２本体部５の第２部材（磁性体ＭＧ）によって吸収されることによりインダクタＬｂとして作用する。

【0050】

これにより、等価的に図２０に示す２つのＣ－Ｌ構成のＬ型ローパスフィルタ回路が構成される。

【0051】

なお、上記した実施形態は、本開示の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更／改良され得るとともに、本開示にはその等価物も含まれる。

【0052】

本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。

【0053】

（１）本開示の一側面の複合電子部品は、基板に表面実装される２端子複合電子部品であって、第１端子と、第２端子と、前記第１端子と前記第２端子との間に並列配置される第１本体部及び第２本体部と、を備え、前記第１本体部は、前記第１端子及び前記第２端子のうちの少なくとも一方に電気的に接続される電極層と、前記第１端子と前記第２端子との間の前記電極層よりも実装面側に設けられる第１部材と、を有し、前記第２本体部は、前記第１端子と前記第２端子との間に設けられる第２部材を有し、前記第２部材は、同一周波数において前記第１部材よりも比誘電率が低い。

【0054】

この構成では、第１本体部と第２本体部との間の距離を小さくすることができる。これにより、高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる。

【0055】

（２）上記（１）の複合電子部品において、前記第２部材の比誘電率は、３０ＧＨｚ以上の帯域において、前記第１部材の比誘電率よりも低い。

【0056】

（３）上記（２）の複合電子部品において、前記第１部材は、非磁性体材料で構成され、前記第２部材は、磁性体材料で構成されている。

【0057】

（４）上記（３）の複合電子部品において、前記第１本体部及び前記第２本体部は略直方体形状を有し、前記第１本体部と前記第２本体部との接合面間距離は、０．２ｍｍ以下である。

【0058】

（５）本開示の一側面の複合電子部品は、基板に表面実装される２端子複合電子部品であって、第１端子と、第２端子と、前記第１端子と前記第２端子との間に並列配置される第１本体部及び第２本体部と、を備え、前記第１本体部は、前記第１端子及び前記第２端子のうちの少なくとも一方に電気的に接続される電極層と、前記第１端子と前記第２端子との間の前記電極層よりも実装面側に設けられる第１部材と、を有し、前記第２本体部は、前記第１端子と前記第２端子との間に設けられる第２部材を有し、前記第２部材は、同一周波数において前記第１部材よりも比透磁率が高い。

【0059】

この構成では、第１本体部と第２本体部との間の距離を小さくすることができる。これにより、高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる。

【0060】

（６）上記（５）の複合電子部品において、前記第２部材の比透磁率は、３０ＧＨｚ以上の帯域において、前記第１部材の比透磁率よりも高い。

【0061】

（７）上記（６）の複合電子部品において、前記第１部材は、非磁性体材料で構成され、前記第２部材は、磁性体材料で構成されている。

【0062】

（８）上記（７）の複合電子部品において、前記第１本体部及び前記第２本体部は略直方体形状を有し、前記第１本体部と前記第２本体部との接合面間距離は、０．２ｍｍ以下である。

【0063】

（９）上記（１）から（８）の複合電子部品において、前記第１本体部を複数有し、２つの第１本体部の間に前記第２本体部が設けられている。

【0064】

（１０）上記（１）から（８）の複合電子部品において、前記第２本体部を複数有し、２つの第２本体部の間に前記第１本体部が設けられている。

【0065】

（１１）上記（１）から（８）の複合電子部品の実装構造において、前記第１端子及び前記第２端子は、前記基板の部品実装面においてそれぞれＧＮＤパターンに接続され、前記基板は、前記第１端子と前記第２端子との間に、平面視において前記第１本体部及び前記第２本体部に重なる配線パターンが設けられている。

【0066】

（１２）上記（１）から（８）の複合電子部品の実装構造において、前記第１端子及び前記第２端子は、前記基板の部品実装面においてそれぞれＧＮＤパターンに接続され、前記基板は、前記第１端子と前記第２端子との間に、平面視において前記第１本体部及び前記第２本体部に重なる複数の配線パターンが設けられている。

【0067】

（１３）上記（１）から（８）の複合電子部品の実装構造において、前記第１端子及び前記第２端子は、前記基板の部品実装面においてそれぞれＧＮＤパターンに接続され、前記第１本体部は、前記第１端子に接続される第１電極層と、前記第２端子に接続される第２電極層と、を有し、前記基板は、前記第１端子と前記第２端子との間に、平面視において前記第１電極層に重なる第１配線パターン、及び、平面視において前記第２電極層に重なる第２配線パターンが設けられている。

【0068】

本開示により、高周波信号の伝送線路に重畳する不要な高周波成分を抑制することができる複合電子部品及びその実装構造を実現することができる。

【符号の説明】

【0069】

１，１ａ，１ｂ，１ｃ 複合電子部品
２，２ａ 基板
３ 配線パターン
３ａ 第１配線パターン
３ｂ 第２配線パターン
４，４１，４２，４ａ 第１本体部
５，５１，５２ 第２本体部
６ａ 第１端子
６ｂ 第２端子
７ 絶縁性接着剤
８，８１，８２ 電極層
８ａ 第１電極層
８ｂ 第２電極層
１００ チップデバイス
Ｃ，Ｃ１，Ｃ２，Ｃａ，Ｃｂ，Ｃａｂ キャパシタ
ＤＩ 誘電体層（第１部材）
Ｌ，Ｌ１，Ｌ２，Ｌａ，Ｌｂ インダクタ
ＭＧ 磁性体（第２部材）

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】