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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024112651
(43)【公開日】2024-08-21
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/27 20230101AFI20240814BHJP
H01L 21/336 20060101ALI20240814BHJP
H10B 41/27 20230101ALI20240814BHJP
H01L 25/07 20060101ALI20240814BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H10B41/27
H01L25/08 Y
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023017848
(22)【出願日】2023-02-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】久保田 吉博
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR06
5F083PR21
5F083PR22
5F083PR40
5F083ZA28
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH04
5F101BH14
5F101BH15
(57)【要約】
【課題】メモリデバイスの製造コストを低減する。
【解決手段】実施形態のデバイスは、第１チップと、第１チップと貼り合わされた第２チップ１０と、を備える。第２チップ１０は、ソース線に接続されたメモリセルアレイを含む第１エリアＭＡと、Ｚ方向におけるソース線と同じ第１高さに設けられた層ＤＭ２とこの層内の第１開口部ＯＰ１内に設けられたコンタクト部ＣＣとを含む第２エリアＣＡと、第１及び第２エリアＭＡ，ＣＡ間において第１高さの層ＤＭ１内の第２開口部Ｓ１内に設けられた第１構造体９０を含む第３エリアＤＡと、を含む。第１開口部ＯＰ１は、第１チップ側の寸法が第２チップ側の寸法より小さいテーパー形状を有し、第２開口部Ｓ１の側面が第１チップ側におけるＹ方向に沿う部分と成す角は、第１開口部ＯＰ１の側面が第１チップ側におけるＹ方向に沿う部分と成す角よりも９０度に近い。
【選択図】 図１０
【解決手段】実施形態のデバイスは、第１チップと、第１チップと貼り合わされた第２チップ１０と、を備える。第２チップ１０は、ソース線に接続されたメモリセルアレイを含む第１エリアＭＡと、Ｚ方向におけるソース線と同じ第１高さに設けられた層ＤＭ２とこの層内の第１開口部ＯＰ１内に設けられたコンタクト部ＣＣとを含む第２エリアＣＡと、第１及び第２エリアＭＡ，ＣＡ間において第１高さの層ＤＭ１内の第２開口部Ｓ１内に設けられた第１構造体９０を含む第３エリアＤＡと、を含む。第１開口部ＯＰ１は、第１チップ側の寸法が第２チップ側の寸法より小さいテーパー形状を有し、第２開口部Ｓ１の側面が第１チップ側におけるＹ方向に沿う部分と成す角は、第１開口部ＯＰ１の側面が第１チップ側におけるＹ方向に沿う部分と成す角よりも９０度に近い。
【選択図】 図１０
【特許請求の範囲】
【請求項1】
基板と、前記基板上の回路と、を含む第１のチップと、
前記第１のチップと貼り合わされた第２のチップと、
を具備し、
前記第２のチップは、
第１のソース線と、前記第１のソース線に接続された第１のメモリセルアレイと、を含む第１のエリアと、
前記基板の表面に対して垂直な第１の方向における前記第１のソース線と同じ第１の高さに設けられた第１の層と、前記第１の層に形成された第１の開口部内に、前記第１の開口部から前記第１の方向に延びて前記回路に電気的に接続される部材を含んで設けられたコンタクト部と、を含む第２のエリアと、
前記第１のエリアと前記第２のエリアとの間で、前記第１の高さの層に形成された第２の開口部内に設けられた第１の構造体を含む第３のエリアと、
を含み、
前記第１の開口部は、前記第１のチップ側における前記基板の表面に対して平行な第２の方向に沿う部分の寸法が前記第２のチップ側における前記第２の方向に沿う部分の寸法より小さいテーパー形状を有し、
前記第２の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う部分と成す角は、前記第１の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す角よりも９０度に近い、
メモリデバイス。
前記第１のチップと貼り合わされた第２のチップと、
を具備し、
前記第２のチップは、
第１のソース線と、前記第１のソース線に接続された第１のメモリセルアレイと、を含む第１のエリアと、
前記基板の表面に対して垂直な第１の方向における前記第１のソース線と同じ第１の高さに設けられた第１の層と、前記第１の層に形成された第１の開口部内に、前記第１の開口部から前記第１の方向に延びて前記回路に電気的に接続される部材を含んで設けられたコンタクト部と、を含む第２のエリアと、
前記第１のエリアと前記第２のエリアとの間で、前記第１の高さの層に形成された第２の開口部内に設けられた第１の構造体を含む第３のエリアと、
を含み、
前記第１の開口部は、前記第１のチップ側における前記基板の表面に対して平行な第２の方向に沿う部分の寸法が前記第２のチップ側における前記第２の方向に沿う部分の寸法より小さいテーパー形状を有し、
前記第２の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う部分と成す角は、前記第１の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す角よりも９０度に近い、
メモリデバイス。
【請求項2】
前記第２の開口部の前記側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す前記角は、９０度以下であり、
前記第１の開口部の前記側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す前記角は、９０度より大きい、
請求項１に記載のメモリデバイス。
前記第１の開口部の前記側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す前記角は、９０度より大きい、
請求項１に記載のメモリデバイス。
【請求項3】
前記第２の開口部は、前記第１のチップ側における前記第２の方向に沿う前記部分の寸法が前記第２のチップ側における前記第２の方向に沿う部分の寸法以上である形状を有する、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項4】
前記第１のソース線は、
前記第１の方向に並ぶ第１の半導体層及び第２の半導体層と、
前記第１の方向における前記第１の半導体層と前記第２の半導体層との間の第３の半導体層と、
を含み、
前記第１の層は、
前記第１の方向に並ぶ第４の半導体層及び第５の半導体層と、
前記第１の方向における前記第４の半導体層と前記第５の半導体層との間の第２の絶縁層と、
を含む、
請求項１に記載のメモリデバイス。
前記第１の方向に並ぶ第１の半導体層及び第２の半導体層と、
前記第１の方向における前記第１の半導体層と前記第２の半導体層との間の第３の半導体層と、
を含み、
前記第１の層は、
前記第１の方向に並ぶ第４の半導体層及び第５の半導体層と、
前記第１の方向における前記第４の半導体層と前記第５の半導体層との間の第２の絶縁層と、
を含む、
請求項１に記載のメモリデバイス。
【請求項5】
前記第２のチップは、
第２のソース線と、前記第２のソース線に接続された第２のメモリセルアレイと、を含む第４のエリア
をさらに含み、
前記第３のエリアは、前記第１のエリアと前記第４のエリアとの間に延びたサブエリアを含み、
前記サブエリア内の前記第１の構造体は、前記第２のソース線を、前記第１のソース線から分離する、
請求項１に記載のメモリデバイス。
第２のソース線と、前記第２のソース線に接続された第２のメモリセルアレイと、を含む第４のエリア
をさらに含み、
前記第３のエリアは、前記第１のエリアと前記第４のエリアとの間に延びたサブエリアを含み、
前記サブエリア内の前記第１の構造体は、前記第２のソース線を、前記第１のソース線から分離する、
請求項１に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５００３７号公報
【特許文献2】特開２０２１－０４８２４９号公報
【特許文献3】特開２０２２－０３５１５８号公報
【特許文献4】特開２０２２－０４１０５２号公報
【特許文献5】特開２０２２－０４５１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの製造コストを低減する。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、基板と、前記基板上の回路と、を含む第１のチップと、前記第１のチップと貼り合わされた第２のチップと、を備え、前記第２のチップは、第１のソース線と、前記第１のソース線に接続された第１のメモリセルアレイと、を含む第１のエリアと、前記基板の表面に対して垂直な第１の方向における前記第１のソース線と同じ第１の高さに設けられた第１の層と、前記第１の層に形成された第１の開口部内に、前記第１の開口部から前記第１の方向に延びて前記回路に電気的に接続される部材を含んで設けられたコンタクト部と、を含む第２のエリアと、前記第１のエリアと前記第２のエリアとの間で、前記第１の高さの層に形成された第２の開口部内に設けられた第１の構造体を含む第３のエリアと、を含み、前記第１の開口部は、前記第１のチップ側における前記基板の表面に対して平行な第２の方向に沿う部分の寸法が前記第２のチップ側における前記第２の方向に沿う部分の寸法より小さいテーパー形状を有し、前記第２の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う部分と成す角は、前記第１の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す角よりも９０度に近い。
【図面の簡単な説明】
【0006】
【図1】実施形態のメモリデバイスの構成例を示すブロック図。
【図2】実施形態のメモリデバイスのメモリセルアレイの回路図。
【図3】実施形態のメモリデバイスの貼合構造の概略図。
【図4】実施形態のメモリデバイスの平面図。
【図5】実施形態のメモリデバイスの構造例を示す断面図。
【図6】実施形態のメモリデバイスのアレイチップの構造例を示す平面図。
【図7】実施形態のメモリデバイスの貼合パッドの構造を示す断面図。
【図8】実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図
【図9】実施形態のメモリデバイスのメモリピラーの構造例を示す断面図。
【図10】実施形態のメモリデバイス内の各領域の構造例を示す断面図。
【図11】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図12】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図13】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図14】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図15】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図16】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図17】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図18】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図19】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図20】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図21】実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
【図22】実施形態のメモリデバイスの変形例を説明するための図。
【図23】実施形態のメモリデバイスの変形例の構造を示す断面図。
【図24】実施形態のメモリデバイスの変形例の構造を示す断面図。
【発明を実施するための形態】
【0007】
【0008】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0009】
（１）構成
（１－１） メモリデバイスの全体構成
図１を参照して、本実施形態のメモリデバイス１の全体構成の一例について説明する。図１は、本実施形態のメモリデバイス１の全体構成を示すブロック図である。なお、図１において、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
（１－１） メモリデバイスの全体構成
図１を参照して、本実施形態のメモリデバイス１の全体構成の一例について説明する。図１は、本実施形態のメモリデバイス１の全体構成を示すブロック図である。なお、図１において、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【0010】
メモリデバイス１は、例えば、三次元積層型ＮＡＮＤフラッシュメモリである。三次元積層型ＮＡＮＤフラッシュメモリは、半導体基板上に三次元に配置された複数のメモリセル（以下において、メモリセルトランジスタともよばれる）を含む。
【0011】
図１に示されるように、本実施形態のメモリデバイス１は、複数のプレーンＰＬＮ、電圧発生回路２３、及びシーケンサ２４を含む。
【0012】
複数のプレーンＰＬＮのそれぞれは、互いに独立に且つ並列（同時）に動作し得る回路群である。複数のプレーンＰＬＮのそれぞれは、メモリセルアレイ１１、ロウデコーダ２１、及びセンスアンプ２２を含む。
【0013】
各メモリセルアレイ１１は、複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルの集合である。メモリセルは、メモリセルアレイ１１内において、三次元に配置されている。ブロックＢＬＫ内の複数のメモリセルは、ロウ及びカラムに対応付けられる。メモリセルアレイ１１及びブロックＢＬＫの内部構成の詳細は、後述される。
【0014】
ロウデコーダ２１は、ロウアドレスのデコードを行う回路である。ロウアドレスは、メモリセルアレイ１１のロウ方向の配線を指定するアドレス信号である。ロウデコーダ２１は、ロウアドレスのデコード結果に基づいて、メモリセルアレイ１１の動作に用いられる電圧を、メモリセルアレイ１１に供給する。
【0015】
センスアンプ２２は、データの書き込み及び読み出しを行う回路である。センスアンプ２２は、読み出し動作時に、メモリセルアレイ１１から読み出されたデータをセンスする。センスアンプ２２は、書き込み動作時に、書き込みデータに応じた電圧をメモリセルアレイ１１に供給する。
【0016】
電圧発生回路２３は、書き込み動作、読み出し動作、及び消去動作等に用いられる各種の電圧を発生（生成）する回路である。例えば、電圧発生回路２３は、各プレーンＰＬＮのロウデコーダ２１及びセンスアンプ２２に接続される。電圧発生回路２３は、発生した電圧を、各ロウデコーダ２１及び各センスアンプ２２に供給する。
【0017】
シーケンサ２４は、メモリデバイス１の制御回路である。シーケンサ２４は、メモリデバイス１の全体の動作を制御する。例えば、シーケンサ２４は、ロウデコーダ２１、センスアンプ２２、及び電圧発生回路２３に接続される。シーケンサ２４は、ロウデコーダ２１、センスアンプ２２、及び電圧発生回路２３を制御する。シーケンサ２４は、外部コントローラ（図示せず）の制御に基づいて、メモリセルアレイ１１に対する書き込み動作、読み出し動作、及び消去動作等を実行する。
【0018】
以下において、ロウデコーダ２１、センスアンプ２２、電圧発生回路２３、及びシーケンサ２４のような、メモリセルアレイ１１の動作を制御するための回路群は、ＣＭＯＳ回路（又は周辺回路）ともよばれる。
【0019】
（１－２） メモリセルアレイの回路構成
図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。図２の例は、１つのブロックＢＬＫの回路構成を示している。
図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。図２の例は、１つのブロックＢＬＫの回路構成を示している。
【0020】
図２に示されるように、ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作又は読み出し動作において、一括して選択される複数のＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣの集合を含む。例えば、１つのブロックＢＬＫは、４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。
【0021】
なお、メモリセルアレイ１１内のブロックＢＬＫの数及びブロックＢＬＫ内のストリングユニットＳＵの数は任意である。
【0022】
各ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ、セレクトトランジスタＳＴ１及びセレクトトランジスタＳＴ２を含む。図２の例において、ＮＡＮＤストリングＮＳは、８つのメモリセルＭＣ０，ＭＣ１，・・・，ＭＣ６，ＭＣ７を含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの数は、任意である。
【0023】
メモリセルＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルＭＣは、制御ゲート及び電荷蓄積層を含むトランジスタである。メモリセルＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のトランジスタであってもよいし、ＦＧ（Floating Gate）型のトランジスタであってもよい。ＭＯＮＯＳ型のメモリセルトランジスタにおいて、電荷蓄積層に、窒化シリコン層のような絶縁層が用いられる。ＦＧ型のメモリセルトランジスタにおいて、電荷蓄積層に、ポリシリコン層のような導電層が用いられる。以下において、メモリセルＭＣがＭＯＮＯＳ型のトランジスタである場合について説明する。
【0024】
セレクトトランジスタＳＴ１，ＳＴ２は、スイッチング素子である。各セレクトトランジスタＳＴ１，ＳＴ２は、メモリデバイス１の各種動作時におけるストリングユニットＳＵの選択に使用される。ＮＡＮＤストリングＮＳに含まれるセレクトトランジスタＳＴ１，ＳＴ２のそれぞれの数は任意である。セレクトトランジスタＳＴ１，ＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
【0025】
ＮＡＮＤストリングＮＳ内のセレクトトランジスタＳＴ２の電流経路、メモリセルＭＣ０，・・・，ＭＣ７の電流経路、及びセレクトトランジスタＳＴ１の電流経路は、直列に接続される。セレクトトランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。セレクトトランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0026】
同一のブロックＢＬＫ内のメモリセルＭＣ０，・・・，ＭＣ７の制御ゲートのそれぞれは、ワード線ＷＬ０，・・・，ＷＬ７のうち対応する１つに接続される。４つのストリングユニットＳＵのそれぞれは、メモリセルＭＣ０を含む。ブロックＢＬＫ内の複数のメモリセルＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルＭＣ１，・・・，ＭＣ７も、メモリセルＭＣ０と同様に、対応するワード線ＷＬ１，・・・，ＷＬ７にそれぞれ接続される。
【0027】
ストリングユニットＳＵ内の複数のセレクトトランジスタＳＴ１のゲートは、１つのセレクトゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ３に共通に接続される。
【0028】
ブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のゲートは、１つのセレクトゲート線ＳＧＳに共通に接続される。なお、セレクトゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に、異なる複数のセレクトゲート線ＳＧＳが、ブロックＢＬＫ内に設けられてもよい。
【0029】
ワード線ＷＬ０，・・・，ＷＬ７、セレクトゲート線ＳＧＤ０，・・・，ＳＧＤ３、及びセレクトゲート線ＳＧＳは、ロウデコーダ２１にそれぞれ接続される。
【0030】
ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。同一のカラムアドレスが、１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳに、割り当てられる。各ビット線ＢＬは、センスアンプ２２に接続される。
【0031】
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0032】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣの集合は、例えば、セルユニットＣＵと表記される。例えば、書き込み動作及び読み出し動作は、セルユニットＣＵ単位で実行される。
【0033】
【0034】
図３に示されるように、本実施形態のメモリデバイス１は、２つの半導体チップ１０，２０を含む。
【0035】
２つの半導体チップ１０，２０のうち一方は、アレイチップ（メモリセルアレイチップともよばれる）１０である。アレイチップ１０は、複数のメモリセルアレイ１１が設けられたチップである。
【0036】
２つの半導体チップ１０，２０のうち他方は、ＣＭＯＳ回路チップ（ＣＭＯＳチップともよばれる）２０である。ＣＭＯＳ回路チップ２０は、アレイチップ１０を制御するＣＭＯＳ回路が設けられたチップである。
【0037】
本実施形態のメモリデバイス１は、アレイチップ１０とＣＭＯＳ回路チップ２０との貼り合わせによって、形成される。メモリデバイス１は、アレイチップ１０とＣＭＯＳ回路チップ２０とを貼り合わせた構造（以下では、「貼合構造」と表記する）を有する。以下において、アレイチップ１０とＣＭＯＳ回路チップ２０とが区別されない場合、アレイチップ１０及びＣＭＯＳ回路チップ２０のそれぞれは、単にチップと表記される。
【0038】
なお、複数のアレイチップ１０が、メモリデバイス１内に設けられてもよい。この場合、ＣＭＯＳ回路チップ２０上に複数のアレイチップ１０が積層されるように貼り合わされてもよい。複数のＣＭＯＳ回路チップ２０が、メモリデバイス１内に設けられてもよい。
【0039】
図３に示されるように、アレイチップ１０は、面Ｆ１において、複数のパッド（電極、導電層、導電体）ＢＰ１を含む。ＣＭＯＳ回路チップ２０は、面Ｆ２において、複数のパッドＢＰ２を含む。パッドＢＰ１，ＢＰ２は、２つのチップの貼合に用いられる。
【0040】
貼合構造のメモリデバイス１において、アレイチップ１０の面Ｆ１が、ＣＭＯＳ回路チップ２０の面Ｆ２に貼り合わせられる。このように、アレイチップ１０のパッドＢＰ１が設けられた面Ｆ１が、ＣＭＯＳ回路チップ２０のパッドＢＰ２が設けられた面Ｆ２に、向かい合う。以下では、アレイチップ１０とＣＭＯＳ回路チップ２０とが貼り合わされる面Ｆ１，Ｆ２は、貼合面ＢＦとも表記される。
【0041】
貼合構造において、アレイチップ１０のパッドＢＰ１とＣＭＯＳ回路チップ２０のパッドＢＰ２とが貼り合わされる。これによって、１つの貼合パッドＢＰが、メモリデバイス１内に形成される。
【0042】
換言すれば、アレイチップ１０に設けられたパッドＢＰ１を構成する電極が、ＣＭＯＳ回路チップ２０に設けられたパッドＢＰ２を構成する電極に接合される。これによって、貼合構造のメモリデバイス１の貼合パッドＢＰが、形成される。
【0043】
貼合パッドＢＰは、アクティブパッドとダミーパッドとを含む。アクティブパッドは、メモリデバイス１の動作時に信号又は電源の経路として機能する。アクティブパッドは、信号及び電源のいずれかの経路に電気的に接続される。ダミーパッドは、メモリデバイス１の動作時に信号の経路及び電源の経路として機能しない。ダミーパッドは、信号の経路及び電源の経路に電気的に接続されない。
【0044】
以下において、アレイチップ１０とＣＭＯＳ回路チップ２０とが貼り合わされる面（貼合面ＢＦ）は、ＸＹ面とされる。ＸＹ面内において互いに直交する方向は、Ｘ方向及びＹ方向とされる。Ｘ方向及びＹ方向は、ＸＹ平面に平行な方向である。ＸＹ平面に略垂直であり、アレイチップ１０からＣＭＯＳ回路チップ２０に向かう方向は、Ｚ１方向とされる。ＸＹ平面に略垂直であり、ＣＭＯＳ回路チップ２０からアレイチップ１０に向かう方向は、Ｚ２方向とされる。Ｚ１方向及びＺ２方向が区別されない場合、ＸＹ平面に略垂直な方向は、Ｚ方向と表記される。
【0045】
【0046】
図４に示されるように、メモリデバイス１の平面レイアウトにおいて、各半導体チップ１０，２０は、コア領域Ｒ１、壁領域Ｒ２、外周領域Ｒ３、及び、カーフ領域Ｒ４を含む。
【0047】
コア領域Ｒ１は、各半導体チップ１０，２０の中央部に配置されている。アレイチップ１０のコア領域Ｒ１は、メモリセルアレイ、複数のコンタクト、及び複数のパッドを含む。ＣＭＯＳ回路チップ２０のコア領域Ｒ１は、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）、抵抗体、キャパシタ、複数のコンタクト、複数のパッドを含む。
【0048】
壁領域Ｒ２は、コア領域Ｒ１の外周を囲むように設けられている。壁領域Ｒ２は、例えば、四角環状の領域である。導電性の封止部材（保護構造）が、壁領域Ｒ２内に設けられている。封止部材は、メモリデバイス１の外周の電位を、或る電位（例えば、接地電位ＶＳＳ）に固定する。これによって、メモリデバイス１の電源線及びウェル等の電位が、安定化される。例えば、壁領域Ｒ２に設けられた封止部材は、静電気を基板に逃がす機能を有する。これによって、静電気による素子等の破壊が抑制される。壁領域Ｒ２の封止部材は、例えば、ダイシング工程において、メモリデバイス１のチップの端部に、クラックや層間絶縁膜等の剥離が発生した際、メモリデバイス１の内側にクラック及び／又は剥離が到達するのを抑制できる。
【0049】
外周領域Ｒ３は、壁領域Ｒ２の外周を囲むように設けられている。外周領域Ｒ３は、例えば、四角環状の領域である。例えば、アレイチップ１０において、外周領域Ｒ３は、導電性の除電部材が形成される領域である。除電部材は、アレイチップ１０の製造工程において、ウェハ上方の半導体層をウェハに電気的に接続することによって半導体層を接地する。除電部材は、例えば、反応性イオンエッチング（ＲＩＥ）時における半導体層のチャージアップによる絶縁破壊（アーキング）の抑制に、使用される。例えば、アレイチップ１０とＣＭＯＳ回路チップ２０が貼り合わされた後のメモリデバイス１の製造工程において、除電部材は除去される。外周領域Ｒ３内において、絶縁体が、除電部材が除去された部分（領域）内に設けられる。
【0050】
カーフ領域Ｒ４は、外周領域Ｒ３の外周を囲むように設けられている。カーフ領域Ｒ４は、例えば、四角環状の領域である。カーフ領域Ｒ４は、チップ端部を含む端部領域である。カーフ領域Ｒ４は、ウェハ上に形成された複数のチップの間に設けられた領域である。ダイシング工程において、カーフ領域Ｒ４が切断されることによって、ウェハ上に形成された複数のチップが、チップ毎に切り分けられる。
【0051】
なお、本実施形態において、外周とは、ＸＹ平面内においてチップの或る部分よりもチップの端部側の部分であることを、示す。
【0052】
（１－５） メモリデバイスの断面構造
図５を参照して、本実施形態のメモリデバイス１の断面構造の一例について説明する。図５は、メモリデバイス１の断面構造の一例を示す断面図である。図５の例において、本実施形態のメモリデバイス１の構成要素の一部が抽出されて、示されている。
図５を参照して、本実施形態のメモリデバイス１の断面構造の一例について説明する。図５は、メモリデバイス１の断面構造の一例を示す断面図である。図５の例において、本実施形態のメモリデバイス１の構成要素の一部が抽出されて、示されている。
【0053】
図５に示されるように、実施形態のメモリデバイス１は、アレイチップ１０とＣＭＯＳ回路チップ２０との貼合構造を有する。
【0054】
アレイチップ１０は、分離部材９０、埋め込み部材９２、半導体層１０１、絶縁層１０２，１１３，１１８，１１９，１２１（１２１ａ，１２１ｂ，１２１ｃ，１２１ｘ），１５０，１９０，１９２，１９３、導電層１０３、配線（導電層）１０６，１０８，１９１（１９１ａ，１９１ｂ,１９１ｃ）、導電体１０４，１０５，１０７，１０９、コンタクトプラグＣＣ、電極（パッド）１１１、壁構造１２０、表面保護層１９８、メモリピラーＭＰを含む。半導体層１０１は、半導体層１０１ａ，１０１ｂ，１０１ｃ，１０１ｊ，１０１ｋ，１０１ｍ，１０１ｎ，１０１ｐ，１０１ｑ，１０１ｘ，１０１ｚを含む。貼合パッドＢＰに用いられる電極１１１は、電極１１１ａ，１１１ｄを含む。
【0055】
ＣＭＯＳ回路チップ２０は、半導体基板２０１、Ｎ型不純物拡散層（Ｎ型半導体領域）ＮＷ、Ｐ型不純物拡散層（Ｐ型半導体領域）ＰＷ、トランジスタＴＲ、導電体（プラグ）２０４，２０６，２０８，２１０、配線２０５，２０７，２０９、電極（パッド）２１１、及び絶縁層２１８，２１９を含む。トランジスタＴＲは、ゲート絶縁層２０２、ゲート電極２０３、及びソース／ドレイン層（図示せず）を含む。貼合パッドＢＰに用いられる電極２１１は、電極２１１ａ，２１１ｄを含む。
【0056】
【0057】
＜アレイチップの平面レイアウト＞
図６を参照して、本実施形態のメモリデバイス１における、アレイチップ１０の平面レイアウトについて、説明する。図６は、アレイチップ１０の平面レイアウト構造の一例を示す平面図である。
図６を参照して、本実施形態のメモリデバイス１における、アレイチップ１０の平面レイアウトについて、説明する。図６は、アレイチップ１０の平面レイアウト構造の一例を示す平面図である。
【0058】
図６に示されるように、コア領域Ｒ１は、アレイチップ１０の中央部に設けられている。アレイチップ１０のコア領域Ｒ１は、複数のメモリセルアレイエリアＭＡ、コンタクトエリアＣＡ、パッドエリアＰＡ、及びプレーン分離エリアＤＡを含む。
【0059】
複数のメモリセルアレイエリアＭＡは、コア領域Ｒ１内において、Ｘ方向に並ぶ。複数のメモリセルアレイエリアＭＡのそれぞれは、メモリセルアレイ１１を含む。
【0060】
コンタクトエリアＣＡは、複数のメモリセルアレイエリアＭＡの周囲を囲むように、コア領域Ｒ１内に配置されている。コンタクトエリアＣＡは、複数のプラグ配置部を含む。各プラグ配置部の開口部ＯＰ１内に、後述の複数のコンタクトプラグＣＣが、設けられている。
【0061】
パッドエリアＰＡは、コンタクトエリアＣＡとメモリセルアレイエリアＭＡとの間の領域内に配置されている。パッドエリアＰＡは、複数のパッド９９を含む。例えば、パッドエリアＰＡ内のパッド９９は、外部接続端子である。パッド９９は、コンタクトエリアＣＡ内のコンタクトプラグＣＣ、メモリセルアレイエリアＭＡ内の配線、及び／又は、ＣＭＯＳ回路チップ２０内の配線などに電気的に接続される。
【0062】
プレーン分離エリアＤＡは、メモリセルアレイエリアＭＡを区画する。プレーン分離エリアＤＡは、各メモリセルアレイエリアＭＡ（メモリセルアレイ１１）を囲む。プレーン分離エリアＤＡは、複数のメモリセルアレイ１１を、プレーン毎に分離している。プレーン分離エリアＤＡは、Ｚ方向から見て格子状のレイアウトを有している。プレーン分離エリアＤＡは、２つのメモリセルアレイエリアＭＡの間、メモリセルアレイエリアＭＡとコンタクトエリアＣＡとの間、メモリセルアレイエリアＭＡとパッドエリアＰＡとの間に、それぞれレイアウトされている。
【0063】
プレーン分離エリアＤＡは、Ｚ方向から見て格子状のスリット（開口部）Ｓ１を含む。分離部材９０は、スリットＳ１内に設けられている。分離部材９０は、絶縁体である。分離部材９０は、スリットＳ１の形状に応じて、格子状の構造を有する。スリットＳ１及び分離部材９０は、Ｘ方向に延在する部分と、Ｙ方向に延在する部分と、を有する。
【0064】
アレイチップ１０の壁領域Ｒ２は、複数の壁構造（エッジシールともよばれる）１２０を含む。上述のように、壁構造１２０は、導電性の封止部材である。例えば、各壁構造１２０は、Ｚ方向から見て略四角環状の形状を有する。例えば、３つの壁構造１２０－１，１２０－２，１２０－３が、壁領域Ｒ２内の３つのスリット（開口部）Ｓ２内に設けられている。壁構造１２０－１は、Ｚ方向から見て、コア領域Ｒ１の外周を囲んでいる。壁構造１２０－２は、Ｚ方向から見て、壁構造１２０－１の外周を囲んでいる。壁構造１２０－３は、Ｚ方向から見て、壁構造１２０－２の外周を囲んでいる。壁構造１２０－２は、壁構造１２０－１と壁構造１２０－３との間の領域内に設けられている。
【0065】
図６の例において、３つの壁構造１２０が、壁領域Ｒ２内に設けられている。壁領域Ｒ２内に設けられる壁構造１２０の数は、３より少なくともよいし、３より多くともよい。壁構造１２０の形状は、コア領域Ｒ１の外周を囲む形状を有していれば、四角環状でなくともよい。各壁構造１２０は、複数の部分に分割されていてもよい。
【0066】
外周領域Ｒ３は、壁領域Ｒ２とカーフ領域Ｒ４との間に設けられている。アレイチップ１０の外周領域Ｒ３は、複数のスリット（開口部）Ｓ３を含む。絶縁体の埋め込み部材９２が、各スリットＳ３内に設けられている。スリットＳ３及び埋め込み部材９２は、Ｚ方向から見て、略四角環状の形状を有している。
【0067】
３つの埋め込み部材９２－１，９２－２，９２－３が、コア領域Ｒ１及び壁領域Ｒ２を囲んでいる。埋め込み部材９２－１は、Ｚ方向から見て、壁領域Ｒ２の外周を囲んでいる。埋め込み部材９２－２は、Ｚ方向から見て、埋め込み部材９２－１の外周を囲んでいる。埋め込み部材９２－３は、Ｚ方向から見て、埋め込み部材９２－２の外周を囲んでいる。
【0068】
図６の例において、３つの四角環状の埋め込み部材９２及びスリットＳ３が、外周領域Ｒ３内に設けられている。外周領域Ｒ３内に設けられる埋め込み部材９２の数及びスリットＳ３の数は、３より少なくともよいし、３より多くともよい。埋め込み部材９２及びスリットＳ３の形状は、四角環状でなくともよい。埋め込み部材９２のそれぞれは、複数の部分に分割されていてもよい。
【0069】
カーフ領域Ｒ４は、アレイチップ１０の端部を含む領域である。例えば、カーフ領域Ｒ４内に、メモリデバイス１の製造時に使用されるアライメントマークＡＭ及び特性チェック用パターン等が設けられる。カーフ領域Ｒ４内の構造体は、ダイシング工程によって切断又は除去されてもよい。
【0070】
＜コア領域の構造＞
アレイチップ１０のコア領域Ｒ１について説明する。メモリセルアレイ１１、及び、メモリセルアレイ１１とＣＭＯＳ回路チップ２０とを接続するための各種の部材が、アレイチップ１０のコア領域Ｒ１内に、設けられる。
アレイチップ１０のコア領域Ｒ１について説明する。メモリセルアレイ１１、及び、メモリセルアレイ１１とＣＭＯＳ回路チップ２０とを接続するための各種の部材が、アレイチップ１０のコア領域Ｒ１内に、設けられる。
【0071】
【0072】
メモリセルアレイエリアＭＡについて、説明する。
【0073】
図５に示されるように、メモリセルアレイエリアＭＡにおいて、半導体層１０１（１０１ａ，１０１ｂ，１０１ｃ）は、Ｘ方向及びＹ方向に延びる。メモリセルアレイエリアＭＡ内に設けられた半導体層１０１は、ソース線ＳＬとして機能する。例えば、半導体層１０１は、シリコンを含む。ソース線ＳＬとしての半導体層１０１は、Ｚ方向に積層された３つの半導体層１０１ａ，１０１ｂ，１０１ｃを含む。以下において、ソース線ＳＬとして機能する３つの半導体層１０１ａ，１０１ｂ，１０１ｃの集合は、ソース線層ＢＳＬとも表記される。
【0074】
メモリセルアレイエリアＭＡにおいて、複数の絶縁層１０２と複数の導電層１０３とが、半導体層１０１のＺ１方向を向いた面上に、１層ずつ交互に積層される。複数の絶縁層１０２と複数の導電層１０３とを含む積層体が、メモリセルアレイエリアＭＡ内に設けられる。絶縁層１０２によってＺ方向に離間して積層された複数の導電層１０３が、ＣＭＯＳ回路チップ２０と半導体層１０１との間に、設けられている。図５の例では、１０層の絶縁層１０２と１０層の導電層１０３とが１層ずつ交互に積層されている。Ｚ方向に積層される絶縁層１０２の数及び導電層１０３の数は、メモリセルアレイ１１の構成（例えば、記憶容量）に応じて、設定される。
【0075】
導電層１０３は、Ｘ方向に延びる複数の導電層１０３は、ワード線ＷＬ、セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳのいずれかとして機能する。導電層１０３は、例えば、タングステン（Ｗ）のような導電材料を含む。
【0076】
絶縁層１０２は、Ｚ方向に隣り合う２つの導電層１０３を分離する。絶縁層１０２は、酸化シリコンのような絶縁材料を含む。
【0077】
メモリセルアレイエリアＭＡ内に、複数のメモリピラーＭＰが設けられる。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、例えば、Ｚ方向に延びる円柱形状を有する。メモリピラーＭＰは、複数の絶縁層１０２及び複数の導電層１０３を貫通（通過）する。
【0078】
メモリピラーＭＰの側面（ＸＹ平面に交差する面）は、導電層１０３に対向する。メモリピラーＭＰのＺ２方向の端部は、半導体層１０１の層内に達する。メモリピラーＭＰは、メモリ層１４２、半導体層１４３及びコア層１４４を含む。半導体層１４３は、Ｚ方向に延びる。半導体層１４３の一部は、半導体層１０１と接する。メモリピラーＭＰの構造の詳細については、後述する。
【0079】
例えば、Ｘ方向に延びるスリットＳＬＴが、絶縁層１０２及び導電層１０３を含む積層体内に設けられる。絶縁体１７０が、スリットＳＬＴの内部に充填されている。絶縁体１７０は、複数の絶縁層１０２及び複数の導電層１０３を貫通する。絶縁体１７０のＺ１方向の端部（絶縁体１７０の下端）は、絶縁層１１８内に位置する。絶縁体１７０のＺ１方向の端部は、絶縁層１１８に接する。絶縁体１７０のＺ２方向の端部（絶縁体１７０の上端）は、ソース線層ＢＳＬ内に位置する。絶縁体１７０のＺ２方向の端部は、半導体層１０１ｂに接する。絶縁体１７０は、絶縁体１７０を挟んでＹ方向に隣り合う導電層１０３を、分断している。例えば、絶縁体１７０（及びスリットＳＬＴ）によって区切られた領域が、１つのブロックＢＬＫに対応している。絶縁体１７０は、例えば、酸化シリコンを含む。なお、スリットＳＬＴ内において、酸化シリコンのような絶縁材料によって少なくともその側面が囲まれた金属又は半導体等の導電材料が充填されていてもよい。
【0080】
スリットＳＬＴは、メモリセルアレイ１１の形成工程において、ソース線層ＢＳＬの半導体層１０１ａ，１０１ｃ間の犠牲層を半導体層１０１ｂにリプレースするためのエッチング剤及び半導体層１０１ｂの原料が供給される開口部として用いられる。スリットＳＬＴは、メモリセルアレイ１１の形成工程において、絶縁層１０２間の犠牲層を導電層１０３にリプレースするためのエッチング剤及び導電層１０３の原料が供給される開口部として用いられる。
【0081】
絶縁体１７０（及びスリットＳＬＴ）のＺ１方向側（ＣＭＯＳ回路チップ２０側）におけるＹ方向に沿う寸法は、絶縁体１７０のＺ２方向側（アレイチップ１０側）におけるＹ方向に沿う寸法より大きい。
【0082】
なお、スリットＳＬＴ及び絶縁体１７０は、ソース線層ＢＳＬを複数の部分（例えば、プレーンＰＬＮ毎の部分）に分断しない。
【0083】
導電体１０４が、メモリピラーＭＰのＺ１方向を向いた面上に、設けられる。導電体１０４は、例えば、Ｚ方向に延びる円柱形状を有する。導電体１０４のＺ１方向を向いた面上に、導電体１０５が設けられる。導電体１０５は、例えば、Ｚ方向に延びる円柱形状を有する。導電体１０５のＺ１方向を向いた面上に、配線１０６が設けられる。メモリセルアレイエリアＭＡ内に、Ｘ方向に並ぶ複数の配線１０６が、設けられている。複数の配線１０６のそれぞれは、Ｙ方向に延びる。複数のメモリピラーＭＰのそれぞれは、導電体１０４，１０５を介して、複数の配線１０６のいずれか１つに電気的に接続される。配線１０６は、ビット線ＢＬとして機能する。導電体１０４は、例えば、タングステンを含む。導電体１０５及び配線１０６は、例えば、銅（Ｃｕ）を含む。
【0084】
配線１０６のＺ１方向を向いた面上に、導電体１０７が設けられる。導電体１０７は、例えば、Ｚ方向に延びる円柱形状を有する。導電体１０７のＺ１方向を向いた面上に、配線１０８が設けられる。配線１０８のＺ１方向を向いた面上に、導電体１０９が設けられる。導電体１０９は、例えば、Ｚ方向に延びる円柱形状を有する。導電体１０７，１０９及び配線１０８は、例えば、銅を含む。
【0085】
絶縁層１１８は、半導体層１０１のＺ１方向を向く面側において、アレイチップ１０内に設けられている。絶縁層１１８は、絶縁層１０２、導電層１０３、メモリピラーＭＰ、導電体１０４，１０５，１０７，１０９、及び配線１０６，１０８を覆う。
【0086】
絶縁層１１９が、絶縁層１１８のＺ１方向を向いた面上に設けられる。絶縁層１１９は、ＣＭＯＳ回路チップ２０の絶縁層２１９に接する。絶縁層１１９と絶縁層２１９とが接する面が、貼合面ＢＦである。
【0087】
複数の電極１１１は、絶縁層１１９と同じ階層内に、設けられる。電極１１１は、絶縁層１１９内に配置されている。コア領域Ｒ１内において、電極１１１は、Ｚ方向から見て四角形の形状を有する。メモリセルアレイエリアＭＡにおいて、電極１１１ａが、導電体１０９のＺ１方向を向いた面上に設けられる。電極１１１ａは、導電体１０７、配線１０８、及び導電体１０９を介して、複数の配線１０６のうち対応する１つの配線１０６に電気的に接続される。電極１１１ａは、ＣＭＯＳ回路チップ２０の対応する電極２１１ａに接する。電極１１１ａ，２１１ａは、貼合パッドＢＰａとして機能する。貼合パッドＢＰａは、アクティブパッドである。電極１１１ａは、銅を含む。なお、配線１０６と電極１１１ａとの間に設けられる配線の層数は、任意である。
【0088】
図５において、図示が省略されているが、導電層（ワード線）１０３とＣＭＯＳ回路チップ２０との間を電気的に接続する電極１１１ａが、メモリセルアレイエリアＭＡ内において、配線（ビット線）１０６とＣＭＯＳ回路チップ２０との間を電気的に接続する電極１１１ａ以外に、設けられる。
【0089】
絶縁層１１３及び絶縁層１９０が、半導体層１０１のＺ２方向を向いた面上に積層される。絶縁層１１３，１９０は、例えば、酸化シリコンのような絶縁材料を含む。
【0090】
メモリセルアレイエリアＭＡ内において、配線１９１ａが、半導体層１０１及び絶縁層１９０のＺ２方向を向いた面上に設けられる。配線１９１ａは、絶縁層１１３，１９０に設けられた開口部ＯＰａ内において、半導体層１０１と接する。配線１９１ａは、半導体層１０１（ソース線ＳＬ）とＣＭＯＳ回路チップ２０とを電気的に接続する経路の一部（裏打ち配線）として機能する。配線１９１ａは、例えば、アルミニウム（Ａｌ）を含む。
【0091】
絶縁層１９２が、絶縁層１９０及び配線１９１ａのＺ２方向を向いた面上に、設けられる。絶縁層１９３が、絶縁層１９２のＺ２方向を向いた面上に、設けられる。表面保護層１９８が、絶縁層１９３のＺ２方向を向いた面上に設けられる。絶縁層１９２は、例えば、酸化シリコンを含む。絶縁層１９３は、例えば、窒化シリコンのような透水性の低い絶縁材料を含む。表面保護層１９８は、例えば、ポリイミド等の樹脂材料を含む。
【0092】
絶縁層１９２，１９３及び表面保護層１９８は、アレイチップ１０におけるコア領域Ｒ１、壁領域Ｒ２、外周領域ＯＲ、及びカーフ領域Ｒ４を覆う。但し、絶縁層１９２，１９３及び表面保護層１９８は、外周領域Ｒ３の外周部分及びカーフ領域Ｒ４から除去されてもよい。
【0093】
アレイチップ１０のプレーン分離エリアＤＡについて説明する。
【0094】
半導体層１０１及び絶縁層１２１ａを含む層が、プレーン分離エリアＤＡ内の絶縁層１１８のＺ２方向を向く面上に設けられている。半導体層１０１は、２つの半導体層１０１ｊ，１０１ｋを含む。絶縁層１２１ａは、半導体層１０１ｊと半導体層１０１ｋとの間に設けられている。半導体層１０１ｋは、絶縁層１１８上に設けられている。絶縁層１２１ａは、半導体層１０１ｋ上に設けられている。半導体層１０１ｊは、絶縁層１２１ａ上に設けられている。絶縁層１２１ａ（１２１）は、例えば、酸化シリコン層、窒化シリコン層及び酸化シリコン層を含む積層膜である。絶縁層１２１内において、窒化シリコン層は、２つの酸化シリコン層の間に設けられている。
【0095】
プレーン分離エリアＤＡ内の半導体層１０１ｊ，１０１ｋ及び絶縁層１２１ａは、メモリセルアレイ１１を他の構成要素と電気的に接続する経路として用いられない。以下において、プレーン分離エリアＤＡにおける、半導体層１０１ｊ，１０１ｋ及び絶縁層１２１ａを含む層（構造）は、ダミー層ＤＭ１とよばれる。但し、半導体層１０１ｊ，１０１ｋは、ソース線層ＢＳＬとしての半導体層１０１に連続する部分を含み得る。
【0096】
絶縁層１１３は、ダミー層ＤＭ１のＺ２方向を向く面上に設けられている。なお、プレーン分離エリアＤＡ内の半導体層１０１ｊ，１０１ｋ、絶縁層１２１ａ及び絶縁層１１３を含む構成部材が、ダミー層とよばれてもよい。
【0097】
絶縁層１９０、絶縁層１９２、絶縁層１９３、及び表面保護層１９８が、Ｚ２方向に向かって、絶縁層１１３のＺ２を向く面上に積層されている。配線１９１が、プレーン分離エリアＤＡ内の絶縁層１９０上に設けられてもよい。
【0098】
プレーン分離エリアＤＡ内において、分離部材９０が、設けられている。例えば、分離部材９０は、プレーン分離エリアＤＡ内に形成されたスリット（開口部）Ｓ１内に設けられている。スリットＳ１は、ソース線層ＢＳＬ、ダミー層ＤＭ１及び絶縁層１１３に設けられている。分離部材９０としての絶縁体が、スリットＳ１内に充填されている。分離部材９０は、Ｙ方向（又はＸ方向）において、ソース線層ＢＳＬ、ダミー層ＤＭ１及び絶縁層１１３に隣り合う。
【0099】
２つのメモリセルアレイエリアＭＡ間の領域（例えば、サブエリアともよばれる）において、分離部材９０は、ソース線層ＢＳＬ間に設けられている。分離部材９０としての絶縁体は、隣り合う２つのメモリセルアレイ１１間において、一方のメモリセルアレイ１１内のソース線ＳＬを、他方のメモリセルアレイ１１内のソース線ＳＬから分離する。メモリセルアレイエリアＭＡとコンタクトエリアＣＡとの間において、分離部材９０は、ソース線層ＢＳＬとダミー層ＤＭ１との間に設けられている。分離部材９０としての絶縁体は、ソース線ＳＬを、ダミー層ＤＭ１から分離する。
【0100】
分離部材９０に用いられる絶縁体は、絶縁層１９０に連続する部材である。分離部材９０としての絶縁体は、絶縁層１９０からＺ１方向に向かって突出した部分（突出部）である。分離部材９０としての絶縁体のＺ１方向側の端部は、絶縁層１１８に接触する。なお、分離部材９０は、絶縁層１９０と連続しない部材でもよい。分離部材９０は、絶縁層１９０の材料と異なる絶縁材料を含んでもよい。空隙（ボイド）が、分離部材９０の内部に設けられている場合もある。
【0101】
分離部材９０は、メモリセルアレイエリアＭＡの半導体層１０１からなるソース線層ＢＳＬを、プレーンＰＬＮ毎の部分（メモリセルアレイ１１）に分離する。ソース線層ＢＳＬとしての半導体層１０１は、メモリセルアレイ１１毎の部分に独立している。これによって、複数のプレーンＰＬＮのそれぞれに対応する複数のメモリセルアレイ１１が、コア領域Ｒ１内に設けられる。
【0102】
なお、プレーン分離エリアＤＡ内の分離部材９０及びスリットＳ１の構造の詳細は、後述される。
【0103】
アレイチップ１０のコンタクトエリアＣＡについて説明する。
【0104】
コンタクトエリアＣＡは、半導体層１０１及び絶縁層１２１ｂを含む。コンタクトエリアＣＡの半導体層１０１は、半導体層１０１ｐ，１０１ｑを含む。絶縁層１２１ｂは、２つの半導体層１０１ｐ，１０１ｑ間に設けられている。半導体層１０１ｑは、絶縁層１１８上に設けられている。絶縁層１２１ｂは、半導体層１０１ｑ上に設けられている。半導体層１０１ｐは、絶縁層１２１ｂ上に設けられている。コンタクトエリアＣＡの半導体層１０１ｐ，１０１ｑは、プレーン分離エリアＤＡによって、メモリセルアレイエリアＭＡ内の半導体層１０１ａ，１０１ｃから分離されている。半導体層１０１ｐ，１０１ｑは、ソース線ＳＬ（及び配線）として機能しない。
【0105】
以下において、半導体層１０１ｐ，１０１ｑ及び絶縁層１２１ｂを含む層（構造）は、ダミー層ＤＭ２とよばれる。半導体層１０１ｐ上の絶縁層１１３をさらに含む構成部材が、ダミー層とよばれてもよい。
【0106】
開口部ＯＰ１が、ダミー層ＤＭ２に設けられている。開口部ＯＰ１内において、ダミー層ＤＭ２の側面は、絶縁層１９０の部分９１に覆われている。
【0107】
複数の導電体（コンタクトプラグＣＣ－１，ＣＣ－２，ＣＣ－３）及び配線１９１ｂが、コンタクトエリアＣＡ内に設けられている。
【0108】
複数の導電体は、ダミー層ＤＭ２及び絶縁層１１３内に設けられた開口部ＯＰ１に対応する位置に設けられている。図５の例において、Ｙ方向に並ぶ３つの導電体が、コンタクトエリアＣＡ内に設けられている。導電体は、コンタクトプラグＣＣとして機能する。コンタクトプラグＣＣは、主に絶縁層１１８内をＺ方向に延びる円柱形状を有する。コンタクトプラグＣＣのＺ２方向の端部は、開口部ＯＰ１に対して、絶縁層１１８から突出している。コンタクトプラグＣＣは、配線１９１ｂとＣＭＯＳ回路チップ２０内の構成要素（例えば、トランジスタ）との間の電気的接続に用いられる。コンタクトプラグＣＣは、例えば、タングステンを含む。
【0109】
配線１９１ｂは、開口部ＯＰ１内において、複数のコンタクトプラグＣＣ－１，ＣＣ－２，ＣＣ－３に電気的に接続される。配線１９１ｂは、メモリセルアレイエリアＭＡ内の配線１９１ａから電気的に絶縁される。なお、配線１９１ｂは、絶縁層１９０の部分９１を介して、ダミー層ＤＭ２の側面を覆う。配線１９１ｂは、ダミー層ＤＭ２の側面を経由して、コンタクトプラグＣＣからダミー層ＤＭ２のＺ２方向を向く面の上方の領域まで延在する。絶縁層１９２，１９３及び表面保護層１９８が、配線１９１ｂ上に積層されている。配線１９１ｂは、例えば、アルミニウムを含む。
【0110】
コンタクトエリアＣＡ内において、複数の電極（パッド）１１１ａ及び複数の電極（パッド）１１１ｄが、絶縁層１１９内に設けられる。コンタクトエリアＣＡ内において、電極１１１ａ，１１１ｄのそれぞれは、Ｚ方向から見て四角形の形状を有する。
【0111】
絶縁層１１８内におけるコンタクトプラグＣＣと電極１１１ａとの間の領域内に、複数の導電体１０５，１０７，１０９及び配線１０６，１０８が、設けられている。複数のコンタクトプラグＣＣのＺ１方向側の端部上に、導電体（ビアプラグ）１０５が設けられている。導電体１０５のＺ１方向側の端部上に、配線１０６が、設けられている。導電体（ビアプラグ）１０７が、配線１０６のＺ１方向を向く面上に設けられている。配線１０８が、導電体１０７のＺ１方向側の端部上に設けられている。導電体（ビアプラグ）１０９が、配線１０８のＺ１方向を向く面と電極１１１ａとの間に、設けられている。これによって、コンタクトプラグＣＣは、複数の導電体１０５，１０７，１０９及び複数の配線１０６，１０８を介して、配線１９１ｂを対応する電極１１１ａに電気的に接続する。
【0112】
なお、コンタクトプラグＣＣと電極１１１ａとを接続するための複数の導電体１０５，１０７，１０９及び複数の配線１０６，１０８の構成は、図５の例に限定されない。コンタクトプラグＣＣと電極１１１ａとの間の各導電体１０５，１０７，１０９の数、及び、コンタクトプラグＣＣと電極１１１ａとの間の各配線１０６，１０８の数は、適宜変更され得る。
【0113】
電極１１１ａは、アレイチップ１０とＣＭＯＳ回路チップ２０との間を電気的に接続する。電極１１１ａは、ＣＭＯＳ回路チップ２０の対応する電極２１１ａに接する。これによって、コンタクトエリアＣＡ内において、アクティブパッドとしての貼合パッドＢＰａが、形成される。
【0114】
電極１１１ｄは、ＣＭＯＳ回路チップ２０の対応する電極２１１ｄに接する。電極１１１ｄ及び電極２１１ｄは、貼合パッドＢＰｄとして機能する。貼合パッドＢＰｄは、ダミーパッドである。貼合パッドＢＰｄは、アレイチップ１０内のメモリセルアレイ１１、各種の配線、ＣＭＯＳ回路チップ２０内の半導体基板２０１及び各種の配線に対して電気的に絶縁される。
【0115】
メモリセルアレイエリアＭＡとコンタクトエリアＣＡとの間のパッドエリアＰＡにおいて、絶縁層１９２，１９３及び表面保護層１９８が部分的に除去されている。配線１９１ｂの一部が、絶縁層１９２，１９３及び表面保護層１９８に設けられた開口部ＯＰｚを介して、露出している。開口部ＯＰｚにおいて、露出した配線１９１ｂの一部分は、メモリデバイス１の外部接続端子（パッド９９）として機能する。例えば、ボンディングワイヤ（図示せず）が、開口部ＯＰｚを介して、露出した配線１９１ｂ（パッド９９）に接続される。なお、開口部ＯＰｚは、開口部ＯＰ１とＺ方向に重なる位置に設けられてもよい。
【0116】
コンタクトエリアＣＡ内の開口部ＯＰ１の構造及び開口部ＯＰ１内の部材の構造の詳細については、後述される。
【0117】
＜壁領域の構造＞
アレイチップ１０の壁領域Ｒ２について説明する。アレイチップ１０の壁領域Ｒ２内に、複数の壁構造１２０（１２０－１，１２０－２，１２０－３）、各種の配線が設けられている。壁構造１２０は、絶縁層１１８内の各種の配線を介して、ＣＭＯＳ回路チップ２０に接続される。
アレイチップ１０の壁領域Ｒ２について説明する。アレイチップ１０の壁領域Ｒ２内に、複数の壁構造１２０（１２０－１，１２０－２，１２０－３）、各種の配線が設けられている。壁構造１２０は、絶縁層１１８内の各種の配線を介して、ＣＭＯＳ回路チップ２０に接続される。
【0118】
図５の例において、壁構造１２０は、３つの壁構造１２０－１，１２０－２，１２０－３を含む。壁構造１２０の各々は、Ｚ方向に延びる。上述のように、壁構造１２０－１，１２０－２，１２０－３は、Ｚ方向から見て、略四角環状の形状を有する。壁構造１２０－１，１２０－２，１２０－３のそれぞれは、導電体を含む。壁構造１２０－１，１２０－２，１２０－３は、例えば、タングステンを含む。
【0119】
壁領域Ｒ２内に、半導体層１０１ｐ，１０１ｑ及び絶縁層１２１ｂを含むダミー層ＤＭ３が、設けられている。絶縁層１２１ｂは、２つの半導体層１０１ｐ，１０１ｑ間に設けられている。例えば、ダミー層ＤＭ３は、ダミー層ＤＭ２と連続している。但し、ダミー層ＤＭ３は、ダミー層ＤＭ２と同じ階層内に設けられ、ダミー層ＤＭ２からは分離された部材であってもよい。
【0120】
スリット（開口部）Ｓ２が、壁領域Ｒ２内におけるダミー層ＤＭ３及び絶縁層１１３に設けられている。スリットＳ２内において、ダミー層ＤＭ３の側面は、絶縁層１９０の一部に覆われている。スリットＳ２内において、壁構造１２０のＺ２方向の端部は、絶縁層１１８から突出している。スリットＳ２は、Ｘ方向から見て、テーパー形状の断面構造を有している。スリットＳ２は、Ｚ方向から見て、略四角環状の形状を有する。壁領域Ｒ２内のスリットＳ２は、コンタクトエリアＣＡ内の開口部ＯＰ１と同じ階層内に設けられている。
【0121】
配線１９１ｃは、スリットＳ２内に設けられている。配線１９１ｃは、壁構造１２０のＺ２方向の端部に接続される。スリットＳ２内において、絶縁層１９０の一部がダミー層ＤＭ３の側面上に設けられているため、配線１９１ｃは、半導体層１０１ｐ，１０１ｑと接しない。配線１９１ｃは、ダミー層ＤＭ３の側面を経由して、壁構造１２０の端部からダミー層ＤＭ３のＺ２方向を向く面の上方まで、延在する。配線１９１ｃは、コア領域Ｒ１内の配線１９１ａ，１９１ｂから電気的に分離されている。配線１９１ｃは、例えば、アルミニウムを含む。
【0122】
絶縁層１９２は、配線１９１ｃを覆う。絶縁層１９３は、絶縁層１９２のＺ２方向を向く面上に設けられている。表面保護層１９８は、絶縁層１９２のＺ２方向を覆う面上に設けられている。
【0123】
壁領域Ｒ２内において、複数の電極１１１ａ及び複数の電極１１１ｄが、絶縁層１１９内に設けられる。電極１１１ａは、対応する電極２１１ａに接する。電極１１１ｄは、対応する電極２１１ｄに接する。これによって、壁領域Ｒ２内において、貼合パッドＢＰが形成される。
【0124】
複数の壁構造１２０のうち、壁構造１２０－１のＺ１方向の端部は、例えば、導電体１０５に接続されない。壁構造１２０－２のＺ１方向の端部は、導電体１０５、配線１０６、導電体１０７、配線１０８、及び導電体１０９を介して、電極１１１ａに電気的に接続される。壁構造１２０－３のＺ１方向の端部は、導電体１０５、配線１０６、導電体１０７、配線１０８、及び導電体１０９を介して、電極１１１ａに電気的に接続される。
【0125】
壁領域Ｒ２内において、壁構造１２０に電気的に接続された複数の導電体１０５，１０７，１０９、複数の配線１０６，１０８、及び電極１１１ａの各々は、Ｚ方向から見て、コア領域Ｒ１を囲む四角環状の形状を有し得る。
【0126】
＜外周領域の構造＞
アレイチップ１０の外周領域Ｒ３について説明する。
アレイチップ１０の外周領域Ｒ３について説明する。
【0127】
ダミー層ＤＭ４が、外周領域Ｒ３内に設けられている。ダミー層ＤＭ４は、半導体層１０１ｍ，１０１ｎ及び絶縁層１２１ｃを含む。絶縁層１２１ｃは、２つの半導体層１０１ｍ，１０１ｎ間に設けられている。半導体層１０１ｍは、絶縁層１１８上に設けられている。絶縁層１２１ｃは、半導体層１０１ｍ上に設けられている。半導体層１０１ｎは、絶縁層１２１ｃ上に設けられている。
【0128】
外周領域Ｒ３内におけるダミー層ＤＭ４は、メモリセルアレイ１１のソース線層ＢＳＬ及びコア領域Ｒ１内のダミー層ＤＭ１，ＤＭ２と同じ階層内に設けられている。外周領域Ｒ３に設けられた半導体層１０１ｍ，１０１ｎは、コア領域Ｒ１内の同じ階層内に設けられている半導体層１０１から電気的に分離されている。
【0129】
複数のスリット（開口部）Ｓ３が、ダミー層ＤＭ４及び半導体層１０１ｎ上の絶縁層１１３に設けられている。埋め込み部材９２としての絶縁体が、スリットＳ３内に設けられている。埋め込み部材９２としての絶縁体は、Ｚ方向から見て、略四角環状の形状を有する。埋め込み部材９２としての絶縁体は、絶縁層１９０に連続する部材である。埋め込み部材９２としての絶縁体は、絶縁層１９０からＺ１方向に向かって突出した部分（突出部）である。埋め込み部材９２のＺ１方向の端部は、絶縁層１１８に接触する。なお、埋め込み部材９２は、絶縁層１９０に連続しない部材であってもよい。
【0130】
アレイチップ１０の製造工程中において、導電体を含む除電プラグ（図示せず）が、スリットＳ３内に埋め込まれている。スリットＳ３内の除電プラグは、アレイチップ１０の製造工程において、半導体層１０１をアレイチップ１０の半導体基板（図示せず）に電気的に接続する。例えば、半導体層１０１は、除電プラグを介して半導体基板に接地される。除電プラグは、ドライエッチング時における半導体層１０１のチャージアップによるアーキングの抑制に使用される。除電プラグは、２つの半導体チップ１０，２０の貼合後に除去される。除電プラグが除去された空間に、上述の埋め込み部材９２としての絶縁体が充填される。
【0131】
例えば、アレイチップ１０の外周領域Ｒ３において、複数の電極１１１ｄが、絶縁層１１９内に設けられる。電極１１１ｄは、ＣＭＯＳ回路チップ２０の電極２１１ｄに接する。これによって、外周領域Ｒ３において、貼合パッドＢＰｄが形成される。
【0132】
＜カーフ領域の構造＞
アレイチップ１０のカーフ領域Ｒ４について説明する。
アレイチップ１０のカーフ領域Ｒ４について説明する。
【0133】
カーフ領域Ｒ４は、アレイチップ１０の端部領域である。カーフ領域Ｒ４は、ウェハのダイシングエリア内の領域である。
【0134】
アライメントマークＡＭが、カーフ領域Ｒ４内に設けられている。アライメントマークＡＭは、アレイチップ１０の製造工程におけるウェハとマスクとのアライメントのため、又は、アレイチップ１０とＣＭＯＳ回路チップ２０との貼合時のアライメントのために、用いられる。
【0135】
アライメントマークＡＭは、複数の絶縁層１０２、複数の絶縁層１５０、半導体層１０１ｘ、絶縁層１２１ｘを含む。
【0136】
絶縁層１０２及び絶縁層１５０は、メモリセルアレイエリアＭＡにおける絶縁層１０２及び導電層１０３を含む積層体と同じ階層内に、設けられている。複数の絶縁層１０２及び複数の絶縁層１５０は、Ｚ方向において１層ずつ交互に積層されている。半導体層１０１ｘは、絶縁層１２１ｘとＺ２方向の一端の絶縁層１０２との間に設けられている。絶縁層１２１ｘは、酸化シリコン層及び窒化シリコン層を含む積層体を含む。絶縁層１５０は、例えば、窒化シリコン層である。
【0137】
アライメントマークＡＭは、Ｚ２方向に突出する部分９９１を含む。アライメントマークＡＭのＺ２方向に突出する部分９９１は、半導体層１０１ｚ及び絶縁層１１３に設けられた開口部（溝、スリット、段差）９９９内に、設けられている。半導体層１０１ｚは、メモリセルアレイエリアＭＡにおける半導体層１０１ａと同じ階層内に設けられている。
【0138】
絶縁層１２１ｘ、半導体層１０１ｘ、半導体層１０１ｘのＺ１方向を向いた面上に設けられた１層以上の絶縁層１０２及び１層以上の絶縁層１５０のそれぞれは、開口部９９９の形状に応じて湾曲し、開口部９９９内に突出する。
【0139】
絶縁層１９０は、半導体層１０１ｚ及び絶縁層１１３に囲まれた開口部９９９内において、アライメントマークＡＭのＺ２方向に突出する部分９９１が設けられた以外の空間に埋め込まれる。絶縁層１９０は、開口部９９９内において、絶縁層１２１ｘの側面を覆う。絶縁層１９０は、開口部９９９内において、絶縁層１２１ｘの湾曲した部分に接する。絶縁層１９０は、開口部９９９内において、絶縁層１２１ｘを介して半導体層１０１ｘの湾曲した部分に対向する。
【0140】
なお、アライメントマークＡＭの構造及び構成部材は、図５の例に限定されない。例えば、アライメントマークＡＭは、単層構造又は積層構造の絶縁体であってもよい。
【0141】
（１－５－２） ＣＭＯＳ回路チップの断面構造
本実施形態のメモリデバイス１における、ＣＭＯＳ回路チップ２０の断面構造について説明する。
本実施形態のメモリデバイス１における、ＣＭＯＳ回路チップ２０の断面構造について説明する。
【0142】
ＣＭＯＳ回路チップ２０は、半導体基板２０１を含む。ＣＭＯＳ回路チップ２０において、複数のトランジスタＴＲが、半導体基板２０１のＺ２方向を向く面上に設けられる。トランジスタＴＲは、ロウデコーダ２１、センスアンプ２２、電圧発生回路２３、及びシーケンサ２４の構成要素として用いられる。トランジスタＴＲは、ゲート絶縁層２０２、ゲート電極２０３、ソース／ドレイン層（図示せず）を含む。ゲート絶縁層２０２は、半導体基板２０１のＺ２方向を向いた面上に設けられる。ゲート電極２０３は、ゲート絶縁層２０２のＺ２方向を向いた面上に設けられる。ソース／ドレイン層は、半導体基板２０１内に設けられている。例えば、ＣＭＯＳ回路チップ２０において、トランジスタＴＲは、壁領域Ｒ２及び外周領域Ｒ３内に、設けられていない。
【0143】
ＣＭＯＳ回路チップ２０の壁領域Ｒ２において、Ｎ型不純物拡散層（例えば、Ｎ型ウェル領域）ＮＷ及びＰ型不純物拡散層（例えば、Ｐ型ウェル領域）ＰＷが、半導体基板２０１内に設けられる。
【0144】
複数の導電体（コンタクトプラグ）２０４が、半導体基板２０１のＺ２方向を向いた面上に、設けられる。ＣＭＯＳ回路チップ２０のコア領域Ｒ１において、導電体２０４は、トランジスタＴＲのソース／ドレイン層上及びゲート電極２０３上に、それぞれ設けられる。ＣＭＯＳ回路チップ２０の壁領域Ｒ２において、導電体２０４は、Ｎ型不純物拡散層ＮＷのＺ２方向を向いた面上及びＰ型不純物拡散層ＰＷのＺ２方向を向いた面上に、それぞれ設けられる。
【0145】
配線２０５が、各導電体２０４のＺ２方向を向いた面上に、設けられる。導電体（ビアプラグ）２０６が、配線２０５のＺ２方向を向いた面上に、設けられる。配線２０７が、導電体２０６のＺ２方向を向いた面上に、設けられる。導電体（ビアプラグ）２０８が、配線２０７のＺ２方向を向いた面上に設けられる。配線２０９が、導電体２０８のＺ２方向を向いた面上に、設けられる。導電体（ビアプラグ）２１０が、配線２０９のＺ２方向を向いた面上に、設けられる。コア領域Ｒ１内において、導電体２０４，２０６，２０８，２１０は、例えば、Ｚ方向に延びる円柱形状を有する。
【0146】
ＣＭＯＳ回路チップ２０の壁領域Ｒ２において、導電体２０４，２０６，２０８，２１０、及び、配線２０５，２０７，２０９は、例えば、コア領域Ｒ１を囲む四角環状の形状を有する。Ｎ型不純物拡散層ＮＷ及びＰ型不純物拡散層ＰＷは、四角環状の形状を有していてもよい。なお、Ｎ型不純物拡散層ＮＷ及びＰ型不純物拡散層ＰＷは、ＣＭＯＳ回路チップ２０のコア領域Ｒ１を囲むように、四角環状の形状に沿って互いに離れて並ぶ複数の部分を有するように設けられてもよい。
【0147】
絶縁層２１８が、半導体基板２０１のＺ２方向を向いた面上に設けられる。絶縁層２１８は、トランジスタＴＲ、導電体２０４，２０６，２０８，２１０、配線２０５，２０７，２０９を覆う。例えば、絶縁層２１８は、複数の絶縁性酸化物層及び／又は複数の絶縁性窒化物層を含む積層構造（多層配線構造）を有する。なお、ＣＭＯＳ回路チップ２０内に設けられる配線の階層数は、任意である。
【0148】
絶縁層２１９が、絶縁層２１８のＺ２方向を向く面上に設けられる。絶縁層２１９のＺ２方向を向く面は、例えば、絶縁層１１９のＺ１方向を向く面に接する。互いに接する絶縁層２１９及び絶縁層１１９の面が、２つの半導体チップ１０，２０の貼合面ＢＦに対応する。
【0149】
複数の電極（パッド）２１１ａ，２１１ｄが、絶縁層２１９内に設けられる。電極２１１ａは、電極１１１ａ及び導電体２１０に接続される。電極２１１ｄは、電極１１１ｄに接続される。
【0150】
例えば、ＣＭＯＳ回路チップ２０のコア領域Ｒ１内において、電極２１１ａは、Ｚ方向から見て四角形の形状を有する。例えば、ＣＭＯＳ回路チップ２０の壁領域Ｒ２内において、壁構造１２０－２に電気的に接続される電極２１１ａは、コア領域Ｒ１を囲む四角環状の形状を有し得る。壁構造１２０－３に電気的に接続される電極２１１ａは、壁構造１２０－２に電気的に接続される電極２１１ａを囲む四角環状の形状を有し得る。
【0151】
これによって、半導体基板２０１上のトランジスタＴＲは、アレイチップ１０のメモリセルアレイ１１、又は、アレイチップ１０のコンタクトプラグＣＣに電気的に接続される。Ｐ型不純物拡散層ＰＷは、アレイチップ１０の壁構造１２０－２に電気的に接続される。Ｎ型不純物拡散層ＮＷは、アレイチップ１０の壁構造１２０－３に電気的に接続される。なお、壁構造１２０－３がＰ型不純物拡散層ＰＷに電気的に接続され、壁構造１２０－２がＮ型不純物拡散層ＮＷに電気的に接続されてもよい。壁構造１２０－１が、Ｐ型不純物拡散層ＰＷ又はＮ型不純物拡散層ＮＷに、電気的に接続されてもよい。
【0152】
ゲート電極２０３、導電体２０４，２０６，２０８，２１０、配線２０５，２０７，２０９、及び、電極２１１ａ，２１１ｄは、例えば、金属又は半導体等の導電材料を含む。電極２１１ａ，２１１ｄは、例えば、銅を含む。ゲート絶縁層２０２、及び絶縁層２１８，２１９は、例えば、酸化シリコンのような絶縁材料を含む。
【0153】
（１－５－３） 貼合パッドの断面構造
図７を参照して、貼合パッドＢＰの断面構造について説明する。図７は、貼合パッドＢＰｄの断面構造の一例を示す断面図である。なお、以下の貼合パッドＢＰｄに関する説明は、貼合パッドＢＰａについても、同様に適用され得る。
図７を参照して、貼合パッドＢＰの断面構造について説明する。図７は、貼合パッドＢＰｄの断面構造の一例を示す断面図である。なお、以下の貼合パッドＢＰｄに関する説明は、貼合パッドＢＰａについても、同様に適用され得る。
【0154】
図７に示されるように、電極１１１ｄは、銅層７０及びバリアメタル層７１を含む。電極２１１ｄは、銅層７２及びバリアメタル層７３を含む。
【0155】
アレイチップ１０とＣＭＯＳ回路チップ２０との貼合工程において、電極１１１ｄは、電極２１１ｄに接続される。図７の例において、貼合面ＢＦにおける電極１１１ｄの面積と電極２１１ｄの面積とは、略等しい。このような場合、銅が電極１１１ｄ及び電極２１１ｄに用いられているならば、電極１１１ｄの銅層７０と電極２１１ｄの銅層７２とが一体化する。この結果として、２つの電極１１１ｄ，２１１ｄにおいて、互いの銅の境界の確認が、困難となり得る。但し、貼り合わせの位置ずれによる電極１１１ｄと電極２１１ｄとが貼り合わされた形状の歪み、及び／又は、バリアメタル層７１，７３の位置ずれ（側面における不連続箇所の発生）によって、２つの半導体チップ１０，２０の貼り合わせが、確認され得る。
【0156】
電極１１１ｄ及び電極２１１ｄがダマシン法によってそれぞれ形成される場合、電極１１１ｄ，２１１ｄの側面はテーパー形状を有する。このため、電極１１１ｄと電極２１１ｄとを貼り合わせた部分におけるＺ方向に沿った貼合パッドＢＰの断面の形状は、貼合パッドＢＰの側壁（側面）が直線状とはならず、非四角形状となる。
【0157】
電極１１１ｄと電極２１１ｄとが貼り合わされた場合、貼合パッドＢＰを形成する銅層７０，７２の底面、銅層７０，７２の側面、及び銅層７０，７２の上面をバリアメタル層７１，７３が覆う構造となる。これに対して、銅を用いた一般的な配線において、銅の酸化を防止するための絶縁層（ＳｉＮまたはＳｉＣＮ等）が銅の上面に設けられ、バリアメタルは銅の上面に設けられていない。それゆえ、貼り合わせの位置ずれが発生していなくても、貼合パッドＢＰと一般的な配線層との区別は、可能である。
【0158】
（１－５－４） メモリセルアレイの断面構造
図８を参照して、メモリセルアレイ１１の断面構造について説明する。図８は、メモリセルアレイ１１の断面構造の一例を示す断面図である。図８において、メモリセルアレイ１１に含まれる２つのメモリピラーＭＰが示される。
図８を参照して、メモリセルアレイ１１の断面構造について説明する。図８は、メモリセルアレイ１１の断面構造の一例を示す断面図である。図８において、メモリセルアレイ１１に含まれる２つのメモリピラーＭＰが示される。
【0159】
図８に示されるように、半導体層１０１は、例えば、３層の半導体層１０１ａ、１０１ｂ，１０１ｃを含む。３つの半導体層１０１ａ，１０１ｂ，１０１ｃが、ソース線層ＢＳＬとして機能する。半導体層１０１ｂが、半導体層１０１ａのＺ１方向を向いた面上に設けられる。半導体層１０１ｃが、半導体層１０１ｂのＺ１方向を向いた面上に設けられる。半導体層１０１ｂは、例えば、半導体層１０１ａと半導体層１０１ｃとの間に設けられた絶縁層１２１を半導体層に置き換える(リプレースする)ことによって、形成される。半導体層１０１ａ，１０１ｂ，１０１ｃは、例えば、シリコンを含む。半導体層１０１ａ，１０１ｂ，１０１ｃは、例えば、半導体の不純物としてリン（Ｐ）を含む。
【0160】
半導体層１０１ｃのＺ１方向を向いた面上に、複数（例えば、１０層）の絶縁層１０２と複数（例えば、１０層）の導電層１０３とが１層ずつ交互に積層されている。
【0161】
図８の例では、１０層の導電層１０３のそれぞれは、半導体層１０１に近い側から順に、セレクトゲート線ＳＧＳ、ワード線ＷＬ０，ＷＬ１，・・・，ＷＬ６，ＷＬ７、及びセレクトゲート線ＳＧＤとして、機能する。なお、セレクトゲート線ＳＧＳ，ＳＧＤのそれぞれは、複数の導電層１０３によって構成されてもよい。
【0162】
例えば、導電層１０３の導電材料に、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられ得る。この場合、窒化チタンは、タングステンを覆うように形成される。窒化チタンは、例えばＣＶＤ（chemical vapor deposition）によるタングステンの形成時において、タングステンの酸化を抑制するためのバリア層、及び／又は、タングステンの密着性を向上させるための密着層としての機能を有する。
【0163】
導電層１０３は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含んでもよい。この場合、高誘電率材料は、導電材料を覆うように形成される。
【0164】
絶縁層１１８は、絶縁層１０２及び導電層１０３を含む積層体を覆っている。
【0165】
複数のメモリピラーＭＰは、メモリセルアレイ１１内に、設けられる。Ｚ方向に延びるメモリピラーＭＰは、１０層の導電層１０３を貫通する。メモリピラーＭＰの底面は、半導体層１０１に達する。メモリピラーＭＰは、Ｚ方向に複数のピラーが連結された構造であってもよい。
【0166】
メモリピラーＭＰの内部構成について説明する。メモリピラーＭＰは、メモリ層１４２、半導体層１４３、コア層１４４、及びキャップ層１４５を含む。メモリ層１４２は、ブロック絶縁層４０、電荷蓄積層４１、及びトンネル絶縁層４２を含む。
【0167】
メモリピラーＭＰの側面の一部及びＺ２方向を向いた面は、メモリピラーＭＰの外側から順に、ブロック絶縁層４０、電荷蓄積層４１、及びトンネル絶縁層４２によって覆われる。半導体層１０１ｂと同じ階層及び半導体層１０１ｂの近傍において、メモリピラーＭＰの側面のブロック絶縁層４０、電荷蓄積層４１、及びトンネル絶縁層４２は、除去される。
【0168】
半導体層１４３が、トンネル絶縁層４２の側面及び底面及び半導体層１０１ｂに接するように、設けられる。半導体層１４３は、メモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２の電流経路（チャネル）が形成される領域である。半導体層１４３は、コア層１４４の側面及び底面を覆う。
【0169】
キャップ層１４５が、Ｚ１方向におけるメモリピラーＭＰの端部（上部）において、半導体層１４３及びコア層１４４のＺ１方向側の端部を覆うように、設けられる。キャップ層１４５の側面は、トンネル絶縁層４２に接する。半導体層１４３及びキャップ層１４５は、例えば、シリコンを含む。
【0170】
導電体１０４が、キャップ層１４５のＺ１方向を向いた面上に設けられる。導電体１０４のＺ１方向を向いた面上に、導電体１０５が設けられる。導電体１０５は、ビット線ＢＬとしての導電層１０６に接続されている。
【0171】
【0172】
導電層１０３を含む断面において、コア層１４４は、例えば、メモリピラーＭＰの中央部に設けられる。半導体層１４３は、コア層１４４の側面を覆う。トンネル絶縁層４２は、半導体層１４３の側面を覆う。電荷蓄積層４１は、トンネル絶縁層４２の側面を覆う。ブロック絶縁層４０は、電荷蓄積層４１の側面を覆う。導電層１０３は、ブロック絶縁層４０の側面を覆う。コア層１４４、トンネル絶縁層４２及びブロック絶縁層４０のそれぞれは、例えば、酸化シリコンを含む。電荷蓄積層４１は、電荷を蓄積する機能（性質）を有する。電荷蓄積層４１は、例えば、窒化シリコンを含む。
【0173】
メモリピラーＭＰとワード線ＷＬとしての導電層１０３との組み合わせによって、メモリセルＭＣが構成される。メモリピラーＭＰとセレクトゲート線ＳＧＤとしての導電層１０３との組み合わせによって、セレクトトランジスタＳＴ１が構成される。メモリピラーＭＰとセレクトゲート線ＳＧＳとしての導電層１０３との組み合わせによって、セレクトトランジスタＳＴ２が構成される。これによって、各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能し得る。
【0174】
（１－５－５） プレーン分離エリア内及びコンタクトエリア内の部材の構造
図１０を参照して、本実施形態のメモリデバイス１における、アレイチップ１０のプレーン分離エリアＤＡ及びコンタクトエリアＣＡ内の構成部材の構造の一例について説明する。
図１０を参照して、本実施形態のメモリデバイス１における、アレイチップ１０のプレーン分離エリアＤＡ及びコンタクトエリアＣＡ内の構成部材の構造の一例について説明する。
【0175】
図１０は、プレーン分離エリアＤＡ及びコンタクトエリアＣＡを抽出して示している断面図である。
【0176】
図１０に示されるように、プレーン分離エリアＤＡにおいて、ソース線層ＢＳＬ及びダミー層ＤＭ１が、絶縁層１１８のＺ２方向を向く面上に、設けられている。ダミー層ＤＭ１は、Ｚ方向において、メモリセルアレイ１１のソース線層ＢＳＬと同じ階層内に設けられている。Ｚ方向におけるダミー層ＤＭ１の高さ（Ｚ方向における位置）は、Ｚ方向におけるソース線層ＢＳＬの高さと略同じである。
【0177】
ダミー層ＤＭ１は、半導体層１０１ｊ、絶縁層１２１ａ、及び半導体層１０１ｋを含む。半導体層１０１ｋは、絶縁層１１８上に設けられている。絶縁層１２１ａは、半導体層１０１ｋ上に設けられている。半導体層１０１ｊは、絶縁層１２１ａ上に設けられている。絶縁層１２１ａは、半導体層１０１ｊと半導体層１０１ｋとの間に設けられている。
【0178】
半導体層１０１ｊは、ソース線層ＢＳＬの半導体層１０１ａと同じ材料から構成される。半導体層１０１ｋは、ソース線層ＢＳＬの半導体層１０１ｃと同じ材料から構成される。絶縁層１２１ａは、メモリセルアレイ１１の形成工程においてソース線層ＢＳＬ内にスペース（空隙）を形成するための犠牲層に用いられる部材である。
【0179】
スリット（開口部）Ｓ１が、ダミー層ＤＭ１及び絶縁層１１３に設けられている。上述のように、スリットＳ１は、Ｚ方向から見て格子状のレイアウトを有している。
【0180】
スリットＳ１は、Ｘ方向（又はＹ方向）から見て、テーパー形状の断面構造を有している。テーパー形状のスリットＳ１のＺ２方向側の寸法は、“ｄ１”である。テーパー形状のスリットＳ１のＺ１方向側の寸法は、“ｄ２”である。寸法ｄ１は、寸法ｄ２より小さい。
【0181】
なお、Ｚ２方向側は、アレイチップ１０側、表面保護層１９８側、又は、ＣＭＯＳ回路チップ２０側に対して反対側に対応する。Ｚ１方向側は、ＣＭＯＳ回路チップ２０側、又は、半導体基板２０１側に対応する。
【0182】
テーパー形状のスリットＳ１によって、ダミー層ＤＭ１のスリットＳ１に面する側面に、勾配（傾斜）が形成される。ダミー層ＤＭ１の側面の勾配の角度（傾斜角）は、ダミー層ＤＭ１の底面（Ｚ１方向を向く面）とダミー層ＤＭ１の側面との間の角度とする。ダミー層ＤＭ１の側面の勾配は、鈍角（９０度より大きい角度）である。
【0183】
角θ１は、スリットＳ１内におけるダミー層ＤＭ１（又はソース線層ＢＳＬ）の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分（例えば、絶縁層１１８のＺ２方向を向く上部）との間に、形成される。角θ１は、分離部材９０（及びスリットＳ１）のテーパー角に対応する。角θ１は、分離部材９０の側面とＣＭＯＳ回路チップ２０側における基板の表面に対して平行な方向（ここでは、Ｙ方向）に沿う部分との間に形成される。角θ１は、スリットＳ１内に設けられる分離部材９０の側面と分離部材９０の底面との間に形成される角度であると言うこともできる。角θ１は、９０度より小さい。角θ１は、鋭角である。但し、角θ１は、９０度でもよい。
【0184】
分離部材９０としての絶縁体が、スリットＳ１内に設けられている。分離部材９０としての絶縁体は、例えば、絶縁層１９０からＣＭＯＳ回路チップ２０に向かって突出した部分（突出部）である。分離部材９０は、スリットＳ１の形状に応じて、テーパー形状を有する。分離部材９０は、スリットＳ１内において、ダミー層ＤＭ１の側面に接する。分離部材９０の底部は、絶縁層１１８に接する。
【0185】
なお、図５において、メモリセルアレイエリアＭＡとコンタクトエリアＣＡとの境界におけるプレーン分離エリアＤＡの構成が、示されている。但し、上述のように、プレーン分離エリアＤＡは、２つのメモリセルアレイエリアＭＡ間にも、設けられている。この場合において、分離部材９０は、２つのソース線層ＢＳＬ間に設けられている。また、図５において、メモリセルアレイエリアＭＡ内のソース線層ＢＳＬは、絶縁体１７０に接する部分から分離部材（絶縁体）９０に接する部分まで、半導体層１０１ｂが延在する例が示されている。但し、分離部材９０の近傍の領域において、絶縁層１２１から半導体層１０１ｂにリプレースされること無しに、絶縁層１２１が、ソース線層ＢＳＬ内の半導体層１０１ａと半導体層１０１ｃとの間に残存する場合がある。
【0186】
コンタクトエリアＣＡにおいて、ダミー層ＤＭ２が、絶縁層１１８のＺ２方向を向く面上に、設けられている。ダミー層ＤＭ２は、Ｚ方向において、メモリセルアレイ１１のソース線層ＢＳＬ及びプレーン分離エリアＤＡのダミー層ＤＭ１と同じ階層内に設けられている。Ｚ方向におけるダミー層ＤＭ２の高さは、Ｚ方向におけるダミー層ＤＭ１の高さ及びソース線層ＢＳＬの高さと略同じである。
【0187】
ダミー層ＤＭ２は、半導体層１０１ｐ、絶縁層１２１ｂ、半導体層１０１ｑを含む。半導体層１０１ｑは、絶縁層１１８上に設けられている。絶縁層１２１ｂは、半導体層１０１ｑ上に設けられている。半導体層１０１ｐは、絶縁層１２１ｂ上に設けられている。絶縁層１２１ｂは、半導体層１０１ｐと半導体層１０１ｑとの間に設けられている。半導体層１０１ｐは、半導体層１０１ｊ，１０１ａと同じ材料を含む。絶縁層１２１ｂは、絶縁層１２１ａと同じ材料を含む。半導体層１０１ｑは、半導体層１０１ｃ，１２１ｋと同じ材料を含む。
【0188】
コンタクトエリアＣＡのプラグ配置部に対応する領域内において、開口部ＯＰ１が、ダミー層ＤＭ２に設けられている。コンタクトプラグＣＣは、開口部ＯＰ１からＺ１方向に延びて、開口部ＯＰ１に面した絶縁層１１８の領域内にも設けられている。コンタクトプラグＣＣのＺ２方向の端部は、開口部ＯＰ１において、ダミー層ＤＭ２から露出している。
【0189】
開口部ＯＰ１は、Ｚ方向から見て、四角形の形状を有する。開口部ＯＰ１は、Ｘ方向（又はＹ方向）から見てテーパー形状を有する。テーパー形状の開口部ＯＰ１のＺ２方向側の寸法は、“ｄ３”である。テーパー形状の開口部ＯＰ１のＺ１方向側の寸法は、“ｄ４”である。寸法ｄ３は、寸法ｄ４より大きい。
【0190】
例えば、寸法ｄ３は、寸法ｄ１，ｄ２より大きい。例えば、寸法ｄ４は、寸法ｄ１，ｄ２より大きい。寸法ｄ１，ｄ２，ｄ３，ｄ４の大小関係に関して、複数の寸法ｄ１，ｄ２，ｄ３，ｄ４は、“ｄ３＞ｄ４＞ｄ２＞ｄ１”の関係を有する。なお、寸法ｄ１，ｄ３は、ソース線層ＢＳＬ（及び各ダミー層ＤＭ）のＺ２方向側の面の位置におけるスリットＳ１及び開口部ＯＰ１の各寸法に読み替えられ得る。
【0191】
テーパー形状の開口部ＯＰ１によって、ダミー層ＤＭ２の開口部ＯＰ１に面する側面に、勾配が形成される。ダミー層ＤＭ２の側面の勾配の角度は、ダミー層ＤＭ２の底面（Ｚ１方向を向く面）とダミー層ＤＭ２の側面との間の角度とする。ダミー層ＤＭ２の側面の勾配は、鋭角（９０度より小さい角度）である。
【0192】
角θ２が、開口部ＯＰ１内におけるダミー層ＤＭ２の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分（例えば、絶縁層１１８のＺ２方向を向く上部）との間に形成される。角θ２は、開口部ＯＰ１のテーパー角に対応する。例えば、開口部ＯＰ１の角θ２が、ダミー層ＤＭ２の側面と絶縁層１１８のＺ２方向側の面（絶縁層１１８の上部）との間に、形成される。角θ２は、９０度より大きい。角θ２は、鈍角である。
【0193】
上述のように、開口部ＯＰ１内に、絶縁層１９０、配線１９１ｂ、及び絶縁層１９２が、設けられている。開口部ＯＰ１の内部は、絶縁層１９０及び配線（導電層）１９１ｂを含む部材（構造体）によって、埋め込まれる。絶縁層１９０の部分９１は、開口部ＯＰ１内においてダミー層ＤＭ２を覆い、ダミー層ＤＭ２の側面に接している。絶縁層１９０に関して、開口部ＯＰ１内の部分９１は、ダミー層ＤＭ２の側面の勾配に応じて、Ｚ方向に対して傾斜している。
【0194】
本実施形態のメモリデバイス１において、プレーン分離エリアＤＡ内のスリットＳ１のテーパー形状は、コンタクトエリアＣＡ内の開口部ＯＰ１のテーパー形状と異なっている。これに伴って、プレーン分離エリアＤＡ内のダミー層ＤＭ１の側面の勾配は、コンタクトエリアＣＡ内のダミー層ＤＭ２の側面の勾配と異なっている。
【0195】
分離部材９０（及びスリットＳ１）がテーパー形状を有する場合、分離部材９０のＺ２方向側（アレイチップ１０側、表面保護層１９８側）のＹ方向に沿う寸法ｄ１が、分離部材９０のＺ１方向側（ＣＭＯＳ回路チップ２０側）のＹ方向に沿う寸法ｄ２より小さい。一方、開口部ＯＰ１のテーパー形状に関して、開口部ＯＰ１のＺ２方向側（アレイチップ１０側、表面保護層１９８側）のＹ方向に沿う寸法ｄ３が、開口部ＯＰ１のＺ１方向側（ＣＭＯＳ回路チップ２０側）のＹ方向に沿う寸法ｄ４より大きい。
【0196】
このように、本実施形態において、スリットＳ１及び開口部ＯＰ１は、テーパーの向きが互いに反対である。
【0197】
以下において、開口部ＯＰ１のテーパー形状のように、Ｚ２方向側におけるＸＹ平面に沿う寸法ｄ３がＺ１方向側におけるＸＹ平面に沿う寸法ｄ４より大きいテーパー形状は、順テーパー形状とよばれる。分離部材９０（及びスリットＳ１）のテーパー形状のように、Ｚ２方向側におけるＸＹ平面に沿う寸法ｄ１がＺ１方向側におけるＸＹ平面に沿う寸法ｄ２より小さいテーパー形状は、逆テーパー形状とよばれる。なお、分離部材９０及びスリットＳ１の側面の角度が９０度である場合、分離部材９０及びスリットＳ１の断面形状は、非テーパー形状である。
【0198】
本実施形態において、スリットＳ１内におけるダミー層ＤＭ１の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分（例えば、絶縁層１１８のＺ２方向を向く面の部分）とが成す角（例えば、スリットＳ１のテーパー角）θ１は、開口部ＯＰ１内におけるダミー層ＤＭ２の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分とが成す角（例えば、開口部ＯＰ１のテーパー角）θ２と異なる。角θ１は、鋭角又は直角である。角θ２は、鈍角である。角θ１は、角θ２よりも９０度（直角）に近い。
【0199】
なお、図５に示されるように、壁領域Ｒ２内において、スリットＳ２が、設けられている。スリットＳ２は、開口部ＯＰ１と同様に、順テーパー形状を有する。スリットＳ２は、ダミー層ＤＭ３に設けられている。Ｚ方向におけるダミー層ＤＭ３の高さは、Ｚ方向におけるソース線層ＢＳＬの高さと略同じである。絶縁層１９０及び導電層１９１ｃが、スリットＳ２内に充填されている。スリットＳ２のＺ２方向側におけるＹ方向に沿う寸法は、スリットＳ２のＺ１方向側におけるＹ方向に沿う寸法よりも大きい。例えば、スリットＳ２内において、ダミー層ＤＭ３の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分とが成す角は、角θ２に実質的に等しい。スリットＳ２は、例えば、共通の製造工程によって開口部ＯＰ１と同時に形成される。
【0200】
また、図５に示されるように、外周領域Ｒ３内に、スリットＳ３が、設けられている。スリットＳ３は、スリットＳ１と同様に、逆テーパー状又は非テーパー状の形状を有する。スリットＳ３は、ダミー層ＤＭ４に設けられている。Ｚ方向におけるダミー層ＤＭ４の高さは、Ｚ方向におけるソース線層ＢＳＬの高さと略同じである。埋め込み部材９２としての絶縁体が、スリットＳ３内に充填されている。埋め込み部材９２は、分離部材９０と同様に逆テーパー形状又は非テーパー形状を有する。埋め込み部材９２（及びスリットＳ３）のＺ２方向側におけるＹ方向に沿う寸法は、埋め込み部材９２（及びスリットＳ３）のＺ１方向側におけるＹ方向に沿う寸法以下である。例えば、スリットＳ３内において、ダミー層ＤＭ４の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分とが成す角は、角（例えば、テーパー角）θ１に実質的に等しい。スリットＳ３は、例えば、共通の製造工程によってスリットＳ１と同時に形成される。
【0201】
図５に示されるように、メモリセルアレイエリアＭＡとコンタクトエリアＣＡとの間のパッドエリアＰＡ内において、配線１９１ｂを露出させる開口部ＯＰｚは、順テーパー形状を有する。この開口部ＯＰｚのＺ２方向側におけるＹ方向（又はＸ方向）に沿う寸法は、この開口部ＯＰｚのＺ１方向側におけるＹ方向（又はＸ方向）に沿う寸法より大きい。この開口部ＯＰｚは、コンタクトエリアＣＡ内の絶縁層１９２，１９３及び表面保護層１９８に、設けられている。開口部ＯＰｚのＺ２方向側の開口面は、スリットＳ１及び開口部ＯＰ１のＺ２方向側の開口面よりも表面保護層１９８側（Ｚ２方向側）に位置している。
【0202】
メモリセルアレイエリアＭＡ内において、配線１９１ａが設けられる開口部ＯＰａは、順テーパー形状を有する。この開口部ＯＰａのＺ２方向側におけるＹ方向（又はＸ方向）に沿う寸法は、この開口部ＯＰａのＺ１方向側におけるＹ方向（又はＸ方向）に沿う寸法より大きい。この開口部ＯＰａは、メモリセルアレイエリアＭＡ内の絶縁層１１３，１９０に、設けられている。配線１９１ａが設けられた開口部ＯＰａのＺ１方向側の端部は、スリットＳ１及び開口部ＯＰ１のＺ１方向側の端部よりも表面保護層１９８側に位置している。
【0203】
図５に示されるように、メモリセルアレイエリアＭＡ内において、絶縁体１７０及びスリットＳＬＴは、分離部材９０及びスリットＳ１と同様に、逆テーパー形状を有する。但し、絶縁体１７０及びスリットＳＬＴのＺ２方向側の端部は、分離部材９０及びスリットＳ１のＺ２方向側の端部よりもＺ方向において下方（ＣＭＯＳ回路チップ２０側）に位置している。絶縁体１７０及びスリットＳＬＴのＺ２方向側の端部は、半導体層１０１ａのＺ１方向を向く面よりもＺ１方向側に位置している。また、絶縁体１７０及びスリットＳＬＴのＺ１方向側の端部は、分離部材９０及びスリットＳ１のＺ１方向側の端部よりもＺ方向において下方（ＣＭＯＳ回路チップ２０側）に位置している。絶縁体１７０は、ソース線層ＢＳＬを複数の部分に分離しない。
【0204】
上述のように、本実施形態のメモリデバイス１は、プレーン分離エリアＤＡ内に逆テーパー形状又は非テーパー形状のスリットＳ１を含むダミー層ＤＭ１と、コンタクトエリアＣＡ内に順テーパー形状の開口部ＯＰ１を含むダミー層ＤＭ２と、を含む。
【0205】
本実施形態において、プレーン分離エリアＤＡ内のスリットＳ１の角θ１は、開口部ＯＰ１の角θ２よりも９０度に近い鋭角又は直角である。これによって、本実施形態のメモリデバイス１は、メモリセルアレイ１１をプレーンＰＬＮ毎に分断するための領域の面積を、縮小できる。また、本実施形態のメモリデバイス１は、分離部材９０としての絶縁体によるスリットＳ１の閉塞を、改善できる。
【0206】
本実施形態において、順テーパー形状の開口部ＯＰ１の角θ２は、角θ１よりも９０度から離れた鈍角である。これによって、アルミニウムを含む導電層１９１ｂが、開口部ＯＰ１の側壁（ダミー層ＤＭ２の側面）上に、比較的厚い膜厚で設けられ得る。この結果として、本実施形態のメモリデバイス１は、開口部ＯＰ１の側壁上の導電層１９１ｂにおいて、エレクトロマイグレーションの影響を、抑制できる。
【0207】
【0208】
（２－１）アレイチップの製造方法
図１１乃至図１６を参照して、本実施形態のメモリデバイス１における、アレイチップ１０の製造方法の一例について説明する。図１１乃至図１６は、アレイチップ１０の製造工程の一例を示す断面図である。
図１１乃至図１６を参照して、本実施形態のメモリデバイス１における、アレイチップ１０の製造方法の一例について説明する。図１１乃至図１６は、アレイチップ１０の製造工程の一例を示す断面図である。
【0209】
図１１に示されるように、絶縁層１１３が、アレイチップ１０の半導体基板（ウェハ）１００上に形成される。ウェハのダイシングエリア内のカーフ領域Ｒ４において、絶縁層１１３は、フォトリソグラフィ及びエッチングによって、加工される。これによって、カーフ領域Ｒ４のアライメントマークに対応する箇所において、開口部（溝、スリット、段差）９９９が、絶縁層１１３に形成される。カーフ領域Ｒ４内において、半導体基板１００の上面（Ｚ１方向を向く面）は、開口部９９９を介して、露出する。
【0210】
半導体層１０１ａが、絶縁層１１３上に形成される。アライメントマークに対応する部分（以下では、アライメントマーク部とよばれる）において、半導体層１０１ａは、開口部９９９を介して、半導体基板１００に接する。
【0211】
絶縁層１２１が、半導体層１０１ａ上に形成される。例えば、絶縁層１２１は、３つの層を含む。３つの層を含む絶縁層１２１において、酸化シリコン層が、半導体層１０１ａ上に形成される。窒化シリコン層が、酸化シリコン層上に形成される。酸化シリコン層が、窒化シリコン層上に形成される。
【0212】
アライメントマーク部において、半導体層１０１ａ及び絶縁層１２１は、絶縁層１１３内に形成された開口部９９９に応じて、半導体基板１００側に窪む。換言すれば、半導体層１０１ａ及び絶縁層１２１は、開口部９９９内においてＺ２方向側へ突出した形状を有するように形成される。
【0213】
プレーン分離エリアＤＡ内及び外周領域Ｒ３内において、絶縁層１１３、半導体層１０１ａ、及び絶縁層１２１が、フォトリソグラフィ及びエッチングによって、所定の形状に加工される。
【0214】
これによって、プレーン分離エリアＤＡにおいて、スリットＳ１が、形成される。スリットＳ１は、Ｚ方向から見て、格子状のレイアウトを有する。外周領域Ｒ３において、複数（例えば、３つ）のスリットＳ３が、形成される。各スリットＳ３は、Ｚ方向から見て、略四角環状のレイアウトを有する。スリットＳ１，Ｓ３を介して、半導体基板１００のＺ１方向を向く面が、露出する。
【0215】
スリットＳ１，Ｓ３は、Ｘ方向（又はＹ方向）から見て、テーパー状の断面形状を有する。スリットＳ１，Ｓ３は、Ｚ１方向側（絶縁層１２１側）からＺ２方向側（半導体基板１００側）へ向かうエッチングによって、形成される。それゆえ、スリットＳ１（及びスリットＳ３）のＺ１方向側におけるＹ方向に沿う寸法ｄ２は、スリットＳ１のＺ２方向側におけるＹ方向に沿う寸法ｄ１より大きい。
【0216】
スリットＳ１，Ｓ３を形成するためのエッチングは、比較的速いエッチング速度で、実行される。それゆえ、各スリットＳ１，Ｓ３のテーパー角は、９０度に近い角度を有する。なお、この時点において、スリットＳ１（又は、スリットＳ３）の側面の角θ１は、スリットＳ１の開口面（Ｚ１方向側におけるＸＹ平面に平行な部分）と絶縁層１２１の側面とによって形成される角度とする。
【0217】
例えば、スリットＳ１，Ｓ３は、非テーパー形状を有する場合もある。この場合において、スリットＳ１，Ｓ３の側面は、ＸＹ平面に対して９０度の角度を有する。
【0218】
図１２に示されるように、半導体層１０１ｃが、絶縁層１２１上及びスリットＳ１，Ｓ３内に形成される。プレーン分離エリアＤＡにおいて、半導体層１０１ｃが、スリットＳ１の内部に充填される。外周領域Ｒ３において、半導体層１０１ｃが、スリットＳ３の内部に充填される。スリットＳ１，Ｓ３内の半導体層１０１ｃは、半導体層１０１ａ及び半導体基板１００に接する。半導体層１０１ｃは、半導体基板１００に電気的に接続される。半導体層１０１ａは、半導体層１０１ｃを経由して半導体基板１００に電気的に接続される。
【0219】
スリットＳ１，Ｓ３内の半導体層１０１ｃは、後述の反応性イオンエッチング工程における半導体層１０１の帯電に対して、除電プラグＡＰ１，ＡＰ２として、機能する。
【0220】
図１３に示されるように、複数の絶縁層１０２及び複数の犠牲層１５０が、半導体層１０１ｃ上に形成される。複数の絶縁層（例えば、酸化シリコン層）１０２と複数の犠牲層１５０とが、１層ずつ交互に積層される。犠牲層１５０は、後述する工程において、導電層（配線）１０３にリプレースされる。例えば、犠牲層１５０に、窒化シリコンが用いられる。
【0221】
複数の絶縁層１０２及び複数の犠牲層１５０は、プレーン分離エリアＤＡ内、コンタクトエリアＣＡ内、パッドエリア（図示せず）内、壁領域Ｒ２内及び外周領域Ｒ３内から選択的に除去される。
【0222】
これによって、複数の絶縁層１０２及び複数の犠牲層１５０を含む積層体８０，８１が、メモリセルアレイエリアＭＡ及びカーフ領域Ｒ４内に、それぞれ残存する。カーフ領域Ｒ４内において、積層体８１の１つ以上の絶縁層１０２及び１つ以上の犠牲層１５０は、開口部９９９内に形成された半導体層１０１ａ及び絶縁層１２１の窪み（突出した形状）に応じて、Ｚ２方向側へ突出した形状を有する。
【0223】
メモリセルアレイエリアＭＡにおいて、複数の絶縁層１０２及び複数の犠牲層１５０は、図示されない部分（領域）において、積層体８０の端部が階段形状を有するように、加工される。
【0224】
この後、絶縁層１１８ａが、積層体８０，８１及び半導体層１０１ｃ上に形成される。
【0225】
図１４に示されるように、メモリホールＭＨが、メモリセルアレイエリアＭＡ内の積層体８０に形成される。メモリホールＭＨは、犠牲層１５０、絶縁層１０２、半導体層１０１ｃ及び絶縁層１２１を貫通する。メモリホールＭＨの底面は、半導体層１０１ａの内部に達する。
【0226】
メモリホールＭＨは、積層体８０に対する反応性イオンエッチングによって、形成される。そのため、半導体層１０１がフローティング状態である場合、電荷が、半導体層１０１内に蓄積される。
【0227】
本実施形態において、プレーン分離エリアＤＡ内のスリットＳ１及び外周領域Ｒ３のスリットＳ３内に埋め込まれた半導体層１０１ｃが、除電プラグＡＰ１，ＡＰ２として機能する。半導体層１０１ｃは、半導体基板１００に電気的に接続（例えば、接地）されている。半導体層１０１ａは、半導体層１０１ｃを介して半導体基板１００に電気的に接続される。
【0228】
それゆえ、反応性イオンエッチングによって発生した電荷は、除電プラグＡＰ１，ＡＰ２としての半導体層１０１ｃを介して、半導体層１０１から半導体基板１００に放出される。
【0229】
これによって、半導体層１０１の帯電に起因するアーキングが、防止される。
【0230】
図１５に示されるように、メモリセルアレイエリアＭＡにおいて、メモリピラーＭＰが、積層体８０内に形成される。
【0231】
図８及び図９に示されたメモリ層１４２、半導体層１４３、及びコア層１４４が、積層体８０の上面上、メモリホール内における積層体８０の側面上に順次形成される。メモリ層１４２は、ブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層４２を含む。メモリホールは、メモリ層１４２，半導体層１４３、及びコア層１４４によって、埋め込まれる。
【0232】
半導体層１４３の一部分及びコア層１４４の一部分が、メモリピラーＭＰのＺ１方向を向く端部（上部）から除去される。キャップ層（図示せず）が、メモリピラーＭＰの上部上に形成される。
【0233】
積層体８０，８１及び絶縁層１１８のＺ１方向を向く面（上面）上のメモリ層１４２、半導体層１４３、コア層１４４、及びキャップ層が除去される。メモリピラーＭＰの上部上及び積層体８０，８１の上面上に、絶縁層が形成される。これによって、絶縁層１１８ｂが、半導体基板１００上に形成される。
【0234】
メモリセルアレイエリアＭＡ内において、半導体層１０１ａ，１０１ｃ間の絶縁層１２１が、半導体層１０１ｂにリプレースされる。絶縁層１２１から半導体層１０１ｂへのリプレース処理において、例えば、メモリセルアレイエリアＭＡの或る領域内に、スリットＳＬＴが形成される。スリットＳＬＴのＺ１方向側におけるＹ方向に沿う寸法は、スリットＳＬＴのＺ２方向側におけるＹ方向に沿う寸法より大きい。スリットＳＬＴは、絶縁層１１８ｂ、積層体８０、及び半導体層１０１ｃを貫通する。スリットＳＬＴの底面は、絶縁層１２１の内部に達する。スリットＳＬＴは、半導体層１０１ａを複数の部分に分断しない。
【0235】
例えば、絶縁層１２１は、ウェットエッチングによって、スリットＳＬＴを介して、メモリセルアレイエリアＭＡ内から選択的に除去される。絶縁層１２１が除去されたスペースを介して、メモリ層１４２が、ウェットエッチングによって除去される。メモリピラーＭＰの半導体層１４３の側面が、半導体層１０１ａと半導体層１００ｃとの間のスペースに対して露出する。絶縁層１２１及びメモリ層１４２が除去されたスペース内に、半導体層１０１ｂが、形成される。これによって、メモリピラーＭＰの半導体層１４３は、半導体層１０１ｂと接続される。
【0236】
半導体層１０１ａ，１０１ｂ，１０１ｃの集合は、ソース線層ＢＳＬとして機能する。
【0237】
積層体８０内の犠牲層１５０が、導電層１０３にリプレースされる。例えば、犠牲層１５０は、ウェットエッチングによって、スリットＳＬＴを介して、積層体８０内から除去される。これによって、積層体８０内の絶縁層１０２間に、スペースが形成される。導電層１０３が、犠牲層１５０が除去されたスペース内に、形成される。このように、導電層１０３が、積層体８０内の絶縁層１０２間に形成される。
【0238】
図１６に示されるように、スリットＳＬＴ内に絶縁体１７０が充填された後、メモリセルアレイエリアＭＡ内において、導電体１０４が、メモリピラーＭＰの上部上に形成される。
【0239】
コンタクトエリアＣＡ内において、コンタクトプラグＣＣが、絶縁層１１８ｂ内に形成される。壁領域Ｒ２において、複数の導電体（壁構造）１２０が、絶縁層１１８ｂ内に形成される。例えば、コンタクトプラグＣＣは、円柱状の構造を有する。例えば、壁構造１２０は、Ｚ方向から見て、略四角環状の形状を有する。コンタクトプラグＣＣ及び壁構造１２０のＺ２方向側の端部（底部）は、半導体層１０１の内部（例えば、半導体層１０１ａ）内に達する。
【0240】
この後、周知の技術を用いて、複数の配線１０６，１０８及び複数の導電体（ビアプラグ）１０５，１０７，１０９を含む多層配線構造が、絶縁層１１８ｂのＺ１を向く面側に形成される。さらに、貼合パッドＢＰに用いられる電極１１１が、多層配線構造上の絶縁層１１９内に形成される。
【0241】
以上の製造工程によって、本実施形態のメモリデバイス１における、アレイチップ１０が、形成される。
【0242】
アレイチップ１０の製造工程とは別の製造工程によって、ＣＭＯＳ回路チップ２０が、周知の技術を用いて、形成される。
【0243】
（２－２） 貼合構造の製造方法
図１７乃至図２１を参照して、本実施形態のメモリデバイス１における、貼合構造の製造方法の一例について説明する。図１７乃至図２１のそれぞれは、メモリデバイス１の貼合構造の製造工程の一例を示す断面図である。
図１７乃至図２１を参照して、本実施形態のメモリデバイス１における、貼合構造の製造方法の一例について説明する。図１７乃至図２１のそれぞれは、メモリデバイス１の貼合構造の製造工程の一例を示す断面図である。
【0244】
図１７に示されるように、アレイチップ１０とＣＭＯＳ回路チップ２０とが貼り合わされる。アレイチップ１０の電極１１１が、ＣＭＯＳ回路チップ２０の電極２１１と接触する。電極１１１と電極２１１との接触によって、貼合パッドＢＰが、２つの半導体チップ１０，２０の貼合面ＢＦ上に形成される。これによって、アレイチップ１０は、貼合パッドＢＰによって、ＣＭＯＳ回路チップ２０に接続される。
【0245】
２つの半導体チップ１０，２０が貼合された後、半導体基板１００は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去される。
【0246】
プレーン分離エリアＤＡ及び外周領域Ｒ３において、除電プラグＡＰ（半導体層１０１）のＺ２方向を向く面が、半導体基板１００の除去によって、露出する。カーフ領域Ｒ４において、半導体基板１００の除去によって、アライメントマークＡＭの半導体層１０１ｚのＺ２方向を向く面が、露出する。
【0247】
図１８に示されるように、プレーン分離エリアＤＡ及び外周領域Ｒ３において、スリットＳ１，Ｓ３内の除電プラグ（半導体層）が、スリットＳ１，Ｓ３の内部から除去される。これによって、スペースが、絶縁層１１３のスリットＳ１，Ｓ３内部に形成される。
【0248】
また、スリットＳ１内の除電プラグの除去によって、半導体層１０１ｊ，１０１ｋ及び絶縁層１２１ａを含むダミー層ＤＭ１が、プレーン分離エリアＤＡ内に、形成される。ダミー層ＤＭ１は、ソース線層ＢＳＬから分離されている。スリットＳ３内の除電プラグの除去によって、半導体層１０１ｍ，１０１ｎ及び絶縁層１２１ｃを含むダミー層ＤＭ４が、外周領域Ｒ３内に、形成される。
【0249】
絶縁層１１８及びダミー層ＤＭ１，ＤＭ４が、スリットＳ１，Ｓ３を介して露出する。
【0250】
カーフ領域Ｒ４のアライメントマークＡＭにおいて、開口部９９９内の半導体層１０１ｚが、除電プラグの除去と共通の工程によって、除去される。開口部９９９内の絶縁層１２１ｘが、露出する。開口部９９９の近傍では、半導体層１０１ｚが、Ｚ方向における絶縁層１１３と絶縁層１２１ｘとの間に残存する。
【0251】
図１９に示されるように、複数の開口部ＯＰ１が、フォトリソグラフィ及びエッチングによって、コンタクトエリアＣＡ内に形成される。各開口部ＯＰ１は、Ｚ方向から見て、四角形状の形状を有する。コンタクトプラグＣＣのＺ２方向側の端部は、開口部ＯＰ１を介して、露出する。開口部ＯＰ１の形成によって、半導体層１０１ｐ，１０１ｑ及び絶縁層１２１ｂを含むダミー層ＤＭ２が、コンタクトエリアＣＡ内に、形成される。
【0252】
スリットＳ２が、開口部ＯＰ１の形成と共通の工程によって、壁領域Ｒ２内に形成される。スリットＳ２は、Ｚ方向から見て四角環状の形状を有する。スリットＳ２の形成によって、半導体層１０１ｐ，１０１ｑ及び絶縁層１２１ｂを含むダミー層ＤＭ３が、壁領域Ｒ２内に、形成される。
【0253】
開口部ＯＰ１の形成によって、コンタクトエリアＣＡのダミー層ＤＭ２の側面は、露出する。勾配が、ダミー層ＤＭ２の側面に生じる。開口部ＯＰ１は、Ｘ方向（及びＹ方向）から見て、テーパー状の断面形状を有する。
【0254】
開口部ＯＰ１は、Ｚ２方向側の面からＺ１方向側の面へ向かうエッチングによって、形成される。それゆえ、開口部ＯＰ１のＺ２方向側におけるＹ方向に沿う寸法ｄ３は、開口部ＯＰ１のＺ１方向側におけるＹ方向に沿う寸法ｄ４より大きい。
【0255】
この結果として、開口部ＯＰ１のテーパー形状の向きは、スリットＳ１（及びスリットＳ３）のテーパー形状の向きに対して、反対になる。このように、順テーパー形状の開口部ＯＰ１が、コンタクトエリアＣＡ内に形成される。これに対して、スリットＳ１のＺ２方向側におけるＹ方向に沿う寸法ｄ１は、スリットＳ１のＺ１方向側におけるＹ方向に沿う寸法ｄ２より小さい。それゆえ、逆テーパー形状（又は非テーパー形状）のスリットＳ１が、プレーン分離エリアＤＡ内に形成される。また、逆テーパー形状（又は非テーパー形状）のスリットＳ３が、外周領域Ｒ３内に形成される。
【0256】
開口部ＯＰ１を形成するためのエッチング条件は、スリットＳ１，Ｓ３のエッチング条件に比較して、比較的遅いエッチング速度の条件に設定される。それゆえ、開口部ＯＰ１内におけるダミー層ＤＭ１の側面とＣＭＯＳ回路チップ２０側におけるＹ方向（又はＸ方向）に平行な部分とが成す角（開口部ＯＰ１のテーパー角）θ２は、９０度より大きい角度（鈍角）となる。開口部ＯＰ１の角θ２は、スリットＳ１，Ｓ３の角θ１よりも９０度から離れる。
【0257】
コンタクトエリアＣＡにおけるダミー層ＤＭ２の側面（半導体層１０１の側面）の勾配は、プレーン分離エリアＤＡのダミー層ＤＭ１の側面（半導体層１０１の側面）の勾配に比較して、９０度より離れている。
【0258】
壁領域Ｒ２のダミー層ＤＭ３は、コンタクトエリアＣＡのダミー層ＤＭ２と同時の工程によって加工される。これによって、壁領域Ｒ２内に、順テーパー形状のスリットＳ２が形成される。壁領域Ｒ２のダミー層ＤＭ３の側面の勾配は、コンタクトエリアＣＡのダミー層ＤＭ２の側面の勾配と実質的に同じである。壁領域Ｒ２のスリットＳ２のテーパー角は、コンタクトエリアＣＡの開口部ＯＰ１の角θ２と実質的に同じである。スリットＳ２のテーパー角は、９０度より大きい角度である。例えば、スリットＳ２のＹ方向における寸法は、開口部ＯＰ１のＹ方向における寸法と異なる。
【0259】
図２０に示されるように、絶縁層１９０が、アレイチップ１０のＺ２方向を向く面側に形成される。
【0260】
絶縁層１９０が、プレーン分離エリアＤＡのスリットＳ１内、外周領域Ｒ３のスリットＳ３内に埋め込まれる。これによって、スリットＳ１内に、分離部材９０としての絶縁体が、形成される。スリットＳ３内において、埋め込み部材９２としての絶縁体が、形成される。
【0261】
分離部材９０によって、各メモリセルアレイエリアＭＡのソース線層ＢＳＬは、互いに電気的に分離される。また、メモリセルアレイエリアＭＡとコンタクトエリアＣＡとの境界領域において、ソース線層ＢＳＬは、分離部材９０によって、ダミー層ＤＭ１から電気的に分離される。このように、分離部材９０（及び埋め込み部材９２）としての絶縁体の埋込によって、ダミー層ＤＭ１（及びダミー層ＤＭ４）は、他の部材から電気的に分離される。
【0262】
カーフ領域Ｒ４内において、絶縁層１９０は、アライメントマークＡＭの絶縁層１２１ｘ上に形成される。絶縁層１９０は、開口部９９９内に充填される。絶縁層１９０は、絶縁層１２１ｘの湾曲した部分に接触する。絶縁層１９０は、開口部９９９内において、アライメントマークＡＭの突出する部分９９１の絶縁層１２１ｘと半導体層１０１ｚとの間に設けられている。
【0263】
絶縁層１９０は、コンタクトエリアＣＡの開口部ＯＰ１内、及び、壁領域Ｒ２のスリットＳ２内に形成される。開口部ＯＰ１内において、絶縁層１９０の部分９１は、ダミー層ＤＭ２の側面を覆う。スリットＳ２内において、絶縁層１９０は、ダミー層ＤＭ３の側面を覆う。例えば、開口部ＯＰ１の内部及びスリットＳ３の内部は、絶縁層１９０によって、充填されない。
【0264】
メモリセルアレイエリアＭＡ内において、開口部ＯＰａが、フォトリソグラフィ及びエッチングによって、絶縁層１９０及び絶縁層１１３に、形成される。半導体層１０１ａのＺ２方向を向く面が、開口部ＯＰａを介して、露出する。例えば、開口部ＯＰａは、Ｘ方向から見て、順テーパー形状を有する。
【0265】
例えば、開口部ＯＰａの形成と共通の工程によって、開口部ＯＰｂ，ＯＰｃが、絶縁層１９０に形成される。開口部ＯＰｂは、コンタクトプラグＣＣとＺ方向と重なる位置において、コンタクトエリアＣＡを覆う絶縁層１９０に形成される。コンタクトプラグＣＣのＺ２方向側の端部は、開口部ＯＰｂを介して露出する。四角環状の開口部（スリット）ＯＰｃは、壁構造１２０とＺ方向に重なる位置において、壁領域Ｒ２を覆う絶縁層１９０に形成される。壁構造１２０のＺ２方向側の端部は、開口部ＯＰｃを介して露出する。
【0266】
図２１に示されるように、複数の配線１９１（１９１ａ，１９１ｂ，１９１ｃ）が、アレイチップ１０のＺ２方向を向く面側に形成される。
【0267】
メモリセルアレイエリアＭＡ内において、配線１９１ａは、ソース線層ＢＳＬ及び絶縁層１１３，１９０上に形成される。配線１９１ａは、半導体層１０１ａに接触する。これによって、配線１９１ａは、半導体層１０１ａに電気的に接続される。配線１９１ａは、ソース線層ＢＳＬに対する裏打ち配線として機能する。
【0268】
コンタクトエリアＣＡ内において、配線１９１ｂが、開口部ＯＰ１内に形成される。配線１９１ｂは、コンタクトプラグＣＣに接触する。配線１９１ｂは、絶縁層１９０の部分９１を介してダミー層ＤＭ２の側面を覆う。配線１９１ｂは、ダミー層ＤＭ２の側面を経由して、開口部ＯＰ１の底部からダミー層ＤＭ２のＺ２方向を向く面（上面）の上方の領域ＰＡまで、延在する。
【0269】
壁領域Ｒ２内において、配線１９１ｃが、スリットＳ２内に形成される。配線１９１ｃは、壁構造１２０に接触する。配線１９１ｃは、絶縁層１９０を介してダミー層ＤＭ３の側面を覆う。配線１９１ｃは、ダミー層ＤＭ３の側面を経由して、スリットＳ２の底部からダミー層ＤＭ３のＺ２方向を向く面の上方の領域まで、延在する。
【0270】
この後、図５に示されるように、絶縁層１９２，１９３及び表面保護層１９８が、アレイチップ１０のＺ２方向を向く面側に、順次形成される。
【0271】
Ｚ方向において配線１９１ｂと重なる位置（例えば、パッドエリアＰＡ）において、開口部ＯＰｚが、表面保護層１９８及び絶縁層１９２，１９３に形成される。これによって、開口部ＯＰｚを介して露出した配線１９１ｂの部分が、外部接続端子として機能するパッド９９を形成する。
【0272】
以上の製造工程によって、本実施形態の貼合構造のメモリデバイス１が、完成する。
【0273】
【0274】
【0275】
図２２に示されるように、変形例のメモリデバイス１は、除電プラグＡＰを外周領域Ｒ３内に含まない。
【0276】
上述のように、メモリデバイス１の製造工程中において、プレーン分離エリアＤＡのスリットＳ１内の半導体層１０１ｃが、除電プラグＡＰ１として機能する。それゆえ、除電プラグは、外周領域Ｒ３内に設けられずともよくなる。
【0277】
したがって、図２３に示されるように、変形例のメモリデバイス１は、外周領域Ｒ３のスリット及びスリット内に埋め込まれる部材を設けること無しに、外周領域Ｒ３内の除電プラグを配置するためのスペースを、削除できる。
【0278】
この結果として、変形例のメモリデバイス１は、アレイチップ１０のチップサイズを縮小できる。
【0279】
図２４は、実施形態のメモリデバイス１の変形例の他の一例を示す断面図である。
【0280】
図２４に示されるように、溝８０ａが、プレーン分離エリアＤＡ内の絶縁層１１８の一部分に、設けられてもよい。溝８０ａは、Ｚ方向においてスリットＳ１に重なる位置に設けられる。溝８０ａは、Ｚ方向から見て格子状の形状を有する。
【0281】
例えば、溝８０ａは、スリットＳ１内の半導体層１０１ｃの除去工程、及び／又は、スリットＳ１内の半導体層１０１ｃの除去後におけるコンタクトエリアＣＡ内の開口部ＯＰ１の形成工程（図１８及び図１９参照）によって、絶縁層１１８のＺ２方向を向く面に、形成される。
【0282】
溝８０ａの形成によって、プレーン分離エリアＤＡ内の絶縁層１１８のＺ２方向を向く面の位置は、コンタクトエリアＣＡ内の絶縁層１１８のＺ２方向を向く面の位置よりも、局所的にＣＭＯＳ回路チップ２０側に後退する。
【0283】
例えば、外周領域Ｒ３内のスリットＳ３とＺ方向において重なる位置において、溝８０ｂが、溝８０ａの形成と同時に、絶縁層１１８の一部分に形成される。溝８０ｂは、例えば、Ｚ方向から見て、略四角環状の形状を有する。
【0284】
なお、溝が、コンタクトエリアＣＡ及び／又は壁領域Ｒ２内の絶縁層１１８のＺ２方向を向く面に設けられてもよい。コンタクトエリアＣＡ内における絶縁層１１８のＺ２方向を向く面の位置は、形成された溝によって、プレーン分離エリアＤＡ内における絶縁層１１８のＺ２方向を向く面の位置よりＣＭＯＳ回路チップ２０側（半導体基板２０１側）に後退していてもよい。壁領域Ｒ２内における絶縁層１１８のＺ２方向を向く面の位置は、形成された溝によって、プレーン分離エリアＤＡ内における絶縁層１１８のＺ２方向を向く面の位置よりＣＭＯＳ回路チップ２０側に後退していてもよい。コンタクトエリアＣＡの絶縁層１１８の一部分に形成される溝は、例えば、Ｚ方向から見て、四角状の形状を有する。壁領域Ｒ２の絶縁層１１８の一部分に形成される溝は、例えば、Ｚ方向から見て、略四角環状の形状を有する。
【0285】
このように、変形例のメモリデバイス１は、プレーン分離エリアＤＡ及び外周領域Ｒ３、又は他の領域において、絶縁層１１８が、局所的に掘り込まれた構造を有していてもよい。
【0286】
なお、外周領域Ｒ３内の導電体からなる除電プラグＡＰは、外周領域Ｒ３から除去されずともよい。この場合、外周領域Ｒ３内において、メモリデバイス１の製造時にスリットＳ３内に埋め込んで除電プラグＡＰの導電体として機能させた半導体層が、絶縁体の代わりに、埋め込み部材９２としてスリットＳ３内に設けられる。
【0287】
（４）まとめ
上述のように、本実施形態のメモリデバイス１は、プレーン分離エリアＤＡにおいて第１のテーパー形状（又は非テーパー形状）の開口部（スリット）Ｓ１を有するダミー層ＤＭ１と、コンタクトエリアＣＡにおいて第２のテーパー形状の開口部ＯＰ１を有するダミー層ＤＭ２と、を含む。
上述のように、本実施形態のメモリデバイス１は、プレーン分離エリアＤＡにおいて第１のテーパー形状（又は非テーパー形状）の開口部（スリット）Ｓ１を有するダミー層ＤＭ１と、コンタクトエリアＣＡにおいて第２のテーパー形状の開口部ＯＰ１を有するダミー層ＤＭ２と、を含む。
【0288】
本実施形態において、例えば、プレーン分離エリアＤＡの開口部Ｓ１のテーパー形状の向きが、コンタクトエリアＣＡの開口部ＯＰ１のテーパー形状の向きと異なっている。
【0289】
開口部Ｓ１に関して、Ｚ２方向側におけるＸＹ平面に平行な方向の寸法ｄ１が、Ｚ１方向側におけるＸＹ平面に平行な方向の寸法ｄ２以下である。開口部ＯＰ１に関して、Ｚ２方向側におけるＸＹ平面に平行な方向の寸法ｄ３が、Ｚ１方向側におけるＸＹ平面に平行な方向の寸法ｄ４より大きい。例えば、寸法ｄ２は、寸法ｄ３及び寸法ｄ４より小さい。
【0290】
スリットＳ１内におけるダミー層ＤＭ１の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分（例えば、絶縁層１１８の上部）とが成す角（例えば、スリットＳ１のテーパー角）θ１は、９０度以下である。開口部ＯＰ１内におけるダミー層ＤＭ２の側面とＣＭＯＳ回路チップ２０側におけるＹ方向に平行な部分（例えば、絶縁層１１８の上部）とが成す角（開口部ＯＰ１のテーパー角）θ２は、９０度より大きい。角θ１は、角θ２よりも９０度に近い。
【0291】
このように、スリットＳ１が形成されたダミー層ＤＭ１の側面の角度（勾配）は、半導体基板２０１の主面（ＸＹ平面）に対して垂直な角度に近くなる。これに伴って、スリットＳ１の半導体基板２０１の主面に対して平行な方向における寸法は、より狭くされ得る。
【0292】
したがって、本実施形態において、プレーン分離エリアＤＡの面積は、小さくなる。この結果として、本実施形態のメモリデバイス１は、チップサイズを縮小できる。
【0293】
ボンディングワイヤのような接続部材が、開口部ＯＰｚを介して、コンタクトエリアＣＡ内の配線１９１ｂに電気的に接続される。このため、メモリデバイス１の動作時に、比較的大きな電流が、配線１９１ｂを流れる。
【0294】
アレイチップ１０のコンタクトエリアＣＡにおいて、ダミー層ＤＭ２の側面の勾配（開口部ＯＰ１のテーパー角）が９０度に近くなる場合、ダミー層ＤＭ２の側面上の配線１９１ｂの膜厚は、薄くなる傾向がある。この場合において、薄い膜厚の配線１９１ｂは、エレクトロマイグレーションによって、断線されやすくなる。
【0295】
本実施形態において、配線１９１ｂは、開口部ＯＰ１のテーパー形状に応じて、比較的小さい勾配のダミー層ＤＭ２の側面上に、形成される。これによって、ダミー層ＤＭ２の側面上の配線１９１ｂの膜厚は、より厚く成り得る。この結果として、配線１９１ｂのエレクトロマイグレーション耐性が、向上する。
【0296】
それゆえ、本実施形態のメモリデバイス１は、エレクトロマイグレーションに起因した配線１９１ｂの断線を抑制できる。
【0297】
以上のように、本実施形態のメモリデバイス１は、チップコストを低減できる。また、本実施形態のメモリデバイス１は、メモリデバイスの製造歩留まりを向上できる。
【0298】
したがって、本実施形態のメモリデバイス１は、メモリデバイスの製造コストを低減できる。
【0299】
（５） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0300】
１：メモリデバイス、１０：アレイチップ、１１：メモリセルアレイ、２０：ＣＭＯＳ回路チップ、Ｒ１：コア領域、ＭＡ：メモリセルアレイエリア、ＤＡ：プレーン分離エリア、ＣＡ：コンタクトエリア、Ｒ２：壁領域、Ｒ３：外周領域、Ｓ１，Ｓ２，Ｓ３：スリット（開口部）、ＯＰ１：開口部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
