(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024112718
(43)【公開日】2024-08-21
(54)【発明の名称】画像処理装置及びプログラム
(51)【国際特許分類】
G06T 1/60 20060101AFI20240814BHJP
H04N 1/21 20060101ALI20240814BHJP
G06F 12/0875 20160101ALI20240814BHJP
G06F 12/0893 20160101ALI20240814BHJP
G03G 21/00 20060101ALI20240814BHJP
G03G 15/01 20060101ALI20240814BHJP
【ＦＩ】
G06T1/60 450D
G06T1/60 450G
H04N1/21
G06F12/0875 106
G06F12/0893 100
G03G21/00 370
G03G15/01 S
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023017966
(22)【出願日】2023-02-08
(71)【出願人】
【識別番号】000005496
【氏名又は名称】富士フイルムビジネスイノベーション株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】橋本 貴之
(72)【発明者】
【氏名】高澤 大樹
(72)【発明者】
【氏名】ヌデ島 正起
【テーマコード（参考）】
2H270
2H300
5B047
5B205
【Ｆターム（参考）】
2H270MC18
2H270MC24
2H270MF14
2H270ZC04
2H300EH35
2H300GG24
2H300GG27
2H300SS07
2H300SS11
2H300TT04
5B047AA30
5B047CA21
5B047EA07
5B047EB15
5B205LL15
5B205MM03
(57)【要約】
【課題】画素ブロックが１行毎にラインバッファに記憶されて処理される場合に比べて、記憶部への転送効率を向上させた画像処理装置及びプログラムを提供する。
【解決手段】主走査方向に一行に並ぶ画素データを、複数行分第１のキャッシュメモリに格納し、第１のキャッシュメモリに記憶されている複数の画素データに対して、画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理し、シフト処理の結果、第１のキャッシュメモリに記憶される複数行の画素データのうち、記憶部においては連続したアドレスで格納予定の画素データについては、纏めて記憶部に格納する格納処理を行う。
【選択図】図１
【解決手段】主走査方向に一行に並ぶ画素データを、複数行分第１のキャッシュメモリに格納し、第１のキャッシュメモリに記憶されている複数の画素データに対して、画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理し、シフト処理の結果、第１のキャッシュメモリに記憶される複数行の画素データのうち、記憶部においては連続したアドレスで格納予定の画素データについては、纏めて記憶部に格納する格納処理を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
記憶部と、
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備え、
前記プロセッサは、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納し、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理し、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行う
画像処理装置。
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備え、
前記プロセッサは、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納し、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理し、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行う
画像処理装置。
【請求項2】
前記プロセッサは、
格納処理において、前記第１のキャッシュメモリに記憶されている複数の行の画素データにおける原点位置から主走査方向に沿った順に、画素ブロック毎に、当該画素ブロックとアドレスが連続している画素ブロックとを纏めて、画素データを前記記憶部に格納する
請求項１に記載の画像処理装置。
格納処理において、前記第１のキャッシュメモリに記憶されている複数の行の画素データにおける原点位置から主走査方向に沿った順に、画素ブロック毎に、当該画素ブロックとアドレスが連続している画素ブロックとを纏めて、画素データを前記記憶部に格納する
請求項１に記載の画像処理装置。
【請求項3】
前記プロセッサは、
前記記憶部に格納済みの画素データに対して格納済みであることを示す識別情報を付与し、識別情報を付与された画素データは、格納処理の対象外とする
請求項２に記載の画像処理装置。
前記記憶部に格納済みの画素データに対して格納済みであることを示す識別情報を付与し、識別情報を付与された画素データは、格納処理の対象外とする
請求項２に記載の画像処理装置。
【請求項4】
前記第１のキャッシュメモリの容量は、画像全体のデータ量よりも小さい
請求項１に記載の画像処理装置。
請求項１に記載の画像処理装置。
【請求項5】
前記プロセッサは、
前記第１のキャッシュメモリに記憶されている複数行の画素データのうち、１つの行の全ての画素データの格納処理が終了した場合、格納処理が終了した行の画素データを格納していた前記第１のキャッシュメモリの領域に、１つの行の全ての画素データの格納処理が終了した時点で前記第１のキャッシュメモリに格納されている画素データの次の行の画素データを格納する
請求項４に記載の画像処理装置。
前記第１のキャッシュメモリに記憶されている複数行の画素データのうち、１つの行の全ての画素データの格納処理が終了した場合、格納処理が終了した行の画素データを格納していた前記第１のキャッシュメモリの領域に、１つの行の全ての画素データの格納処理が終了した時点で前記第１のキャッシュメモリに格納されている画素データの次の行の画素データを格納する
請求項４に記載の画像処理装置。
【請求項6】
前記記憶部は第２のキャッシュメモリを有し、
前記プロセッサは、
格納処理において、画素データを前記第２のキャッシュメモリに格納する
請求項１に記載の画像処理装置。
前記プロセッサは、
格納処理において、画素データを前記第２のキャッシュメモリに格納する
請求項１に記載の画像処理装置。
【請求項7】
記憶部と、
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備えた画像処理装置の制御を行うためのプログラムであって、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納するステップと、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理するステップと、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行うステップと、
をコンピュータに実行させるためのプログラム。
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備えた画像処理装置の制御を行うためのプログラムであって、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納するステップと、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理するステップと、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行うステップと、
をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画像処理装置及びプログラムに関する。
【背景技術】
【0002】
特許文献１及び特許文献２には、所定の解像度を有する画像データのレジストレーションずれを補正する画像形成装置において、メモリアクセスパフォーマンスを向上させる技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－１６８３７２号公報
【特許文献2】特開２０１９－１６１３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
処理単位となる所定数の画素データからなる画素ブロック毎に、画像形成時の副走査方向のずれが抑制されるように画素データをシフトさせるシフト処理を行った補正画像のデータを、記憶部に転送する処理が行われている。
【0005】
ここで、シフト処理前の画素データは、副走査方向の１行毎にラインバッファに記憶され、１行分が記憶部に転送されると、ラインバッファがクリアされ、次の１行分がラインバッファに記憶される。画素データは、ラインバッファ内においては連続したアドレスに格納されている一方、シフト処理により副走査方向にシフトされた場合、シフトされた分、格納先の記憶部ではアドレスがシフトされ、記憶部内では、連続したアドレスに格納されなくなる。記憶部において連続したアドレスに格納予定ではないラインバッファ内の画素ブロックは、一纏めに記憶部に転送できず、分けて順次転送する必要がある。一纏めに記憶部に転送できない画素ブロックが多くなる程、記憶部への転送処理の効率が悪くなる。
【0006】
本発明の目的は、画素ブロックが１行毎にラインバッファに記憶されて処理される場合に比べて、記憶部への転送効率を向上させた画像処理装置及びプログラムを提供することである。
【課題を解決するための手段】
【0007】
第１態様の画像処理装置は、記憶部と、プロセッサと、前記プロセッサが利用する第１のキャッシュメモリと、を備え、前記プロセッサは、主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納し、前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理し、シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行う。
【0008】
第２態様の画像処理装置は、第１態様の画像処理装置において、前記プロセッサは、格納処理において、前記第１のキャッシュメモリに記憶されている複数の行の画素データにおける原点位置から主走査方向に沿った順に、画素ブロック毎に、当該画素ブロックとアドレスが連続している画素ブロックとを纏めて、画素データを前記記憶部に格納する。
【0009】
第３態様の画像処理装置は、第２態様の画像処理装置において、前記プロセッサは、前記記憶部に格納済みの画素データに対して格納済みであることを示す識別情報を付与し、識別情報を付与された画素データは、格納処理の対象外とする。
【0010】
第４態様の画像処理装置は、第１態様の画像処理装置において、前記第１のキャッシュメモリの容量は、画像全体のデータ量よりも小さい。
【0011】
第５態様の画像処理装置は、第４態様の画像処理装置において、前記プロセッサは、前記第１のキャッシュメモリに記憶されている複数行の画素データのうち、１つの行の全ての画素データの格納処理が終了した場合、格納処理が終了した行の画素データを格納していた前記第１のキャッシュメモリの領域に、１つの行の全ての画素データの格納処理が終了した時点で前記第１のキャッシュメモリに格納されている画素データの次の行の画素データを格納する。
【0012】
第６態様の画像処理装置は、第１態様の画像処理装置において、前記記憶部は第２のキャッシュメモリを有し、前記プロセッサは、格納処理において、画素データを前記第２のキャッシュメモリに格納する。
【0013】
第７態様のプログラムは、記憶部と、プロセッサと、前記プロセッサが利用する第１のキャッシュメモリと、を備えた画像処理装置の制御を行うためのプログラムであって、主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納するステップと、前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理するステップと、シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行うステップと、をコンピュータに実行させる。
【発明の効果】
【0014】
第１態様の画像処理装置によれば、画素ブロックが１行毎にラインバッファに記憶されて処理される場合に比べて、記憶部への転送効率を向上させることができる。
【0015】
第２態様の画像処理装置によれば、画像を構成する全ての画素データを漏れなく記憶部に格納することができる。
【0016】
第３態様の画像処理装置によれば、格納済みの画素データについて格納処理を再度実行する場合と比較して、格納処理に要する時間を短くすることができる。
【0017】
第４態様の画像処理装置によれば、第１のキャッシュメモリの容量が画像全体のデータ量と同等以上の場合と比較して、第１のキャッシュメモリに要するコストを抑えることができる。
【0018】
第５態様の画像処理装置によれば、画像全体のデータ量よりも小さい第１のキャッシュメモリを用いて、格納処理を効率的に行うことができる。
【0019】
第６態様の画像処理装置によれば、キャッシュメモリを有していない記憶部と比較して、記憶部におけるデータの書き込み効率を向上させることができる。
【0020】
第７態様のプログラムによれば、画素ブロックが１行毎にラインバッファに記憶されて処理される場合に比べて、記憶部への転送効率を向上させることができる。
【図面の簡単な説明】
【0021】
【図1】本発明の具体的な実施態様の一例である画像処理装置を示す構成図である。
【図2】上記画像処理装置の一部を構成するコンピュータの構成図である。
【図3】シフト処理の具体例を示す図である。
【図4】画像データのシフト処理前とシフト処理後のデータ構成の具体例を示す図である。
【図5】上記画像処理装置におけるシフト処理の詳細について説明するための図である。
【図6】上記画像処理装置におけるシフト処理の詳細について説明するための図である。
【図7】上記画像処理装置におけるシフト処理の詳細について説明するための図である。
【図8】上記画像処理装置におけるシフト処理の詳細について説明するための図である。
【図9】上記画像処理装置におけるシフト処理の詳細について説明するための図である。
【図10】上記画像処理装置におけるシフト処理の詳細について説明するための図である。
【発明を実施するための形態】
【0022】
以下、本発明に係る実施の形態について、図面を基に詳細に説明する。図１は、本発明の具体的な実施態様の一例である画像処理装置１を示す構成図である。
【0023】
画像処理装置１は、画像データ（文字や数字や記号のみの画像に関する画像データを含む）に対して画像処理を実行する。例えば、コンピュータ等の外部装置から得られる画像データ又はスキャナ等により読み込まれた画像データが画像処理装置１によって画像処理される。そして、画像処理装置１による画像処理後の画像データは、画像形成処理により画像形成される。例えばＬＥＤ（Light Emitting Diode：発光ダイオード）を利用した印刷処理により、画像処理後の画像データに対応した画像が紙等の媒体上に印刷される。
【0024】
画像処理装置１は、複数のモジュール１０Ａ～１０Ｓと、ＤＭＡコントローラ２０と、バスブリッジ３０と、ＤＲＡＭ（Dynamic Random Access Memory）４０と、制御部５０と、を備えている。ＤＲＡＭ４０は、本開示の技術における記憶部の一例である。
【0025】
複数のモジュール１０Ａ～１０Ｓは、画像データに対して画像処理を実行する。例えば、モジュール１０Ａ，モジュール１０Ｂ，モジュール１０Ｃ，・・・の順に、各モジュールに応じた画像処理が次々に実行される。
【0026】
複数のモジュール１０Ａ～１０Ｓの各モジュールは、ＤＲＡＭ４０内に構成される画像処理用のラインバッファへのパスを備えている。つまり、ＤＭＡコントローラ２０により制御されるＤＭＡ（Direct Memory Access）転送により、バスブリッジ３０を介して、各モジュール（１０Ａ～１０Ｓ）からＤＲＡＭ４０へのデータの書き込み（write）と、ＤＲＡＭ４０から各モジュール（１０Ａ～１０Ｓ）へのデータの読み取り（read）が行われる。
【0027】
複数のモジュール１０Ａ～１０Ｓの中には、シフト処理モジュール１０Ｓが含まれている。シフト処理モジュール１０Ｓは、ラインバッファ１１を利用可能に構成されている。ラインバッファ１１は、本開示の技術における第１のキャッシュメモリの一例である。シフト処理モジュール１０Ｓは、画像データに対してシフト処理を実行する。シフト処理については後に詳述する。
【0028】
図１の画像処理装置１が備える複数のモジュール１０Ａ～１０Ｓは、例えば、画像処理プロセッサ等のハードウェアを利用して実現される。
【0029】
図１の画像処理装置１は、一例として、図２に示すようなコンピュータ６０を利用して実現される。コンピュータ６０は、ＣＰＵ（Central Processing Unit）等の演算デバイス６１、メモリ及び／又はハードディスク等の記憶デバイス６２、インターネット等の通信回線を利用する通信デバイス６３、光ディスク及び／又は半導体メモリ等の記憶メディアからデータを送受信するメディアデバイス６４、ディスプレイ等の表示デバイス６５、ユーザから操作を受け付ける操作デバイス６６等のハードウェア資源を備えている。演算デバイス６１は、本開示の技術におけるプロセッサの一例である。
【0030】
そして、例えば、図１に示す画像処理装置１が備える符号を付した複数部分のうちの少なくとも一部の機能に対応したプログラム（ソフトウェア）がコンピュータ６０に読み込まれ、そのコンピュータ６０が備えるハードウェア資源と読み込まれたソフトウェアとの協働により、画像処理装置１が備える少なくとも一部の機能がコンピュータにより実現される。そのプログラムは、例えば、インターネット等の通信回線を介してコンピュータ６０に提供されてもよいし、光ディスクや半導体メモリ等の記憶媒体に記憶されてコンピュータ６０に提供されてもよい。
【0031】
画像処理装置１の全体構成は以上の通りである。次に、画像処理装置１により実現される機能等について詳述する。
【0032】
図３は、シフト処理の具体例を示す図である。図３に示す具体例において、紙等の媒体上に形成される二次元の出力画像は、主走査方向（各ラインの方向）の画像形成動作を副走査方向に移動させながら繰り返す画像形成処理により形成される。カラー画像であれば、例えば、Ｙ（イエロー），Ｍ（マゼンタ），Ｃ（シアン），Ｋ（黒）の４色トナーの各々に対応したＬＥＤプリントヘッドにより画像形成が行われる。例えば、ＹＭＣＫの４色（４トナー）に対応した４本のラインの組により、カラー画像の１ラインが形成される。
【0033】
ところが、例えばＬＥＤプリントヘッド等により媒体上に画像を形成すると、ＬＥＤプリントヘッドの製造上のばらつき等により、設計上の理想的な主走査方向からラインがずれてしまい、例えば主走査方向に対して傾斜したラインが形成されてしまう。このような画像形成時の副走査方向のずれ（例えば、傾き等）を抑制するために、副走査方向のシフト処理が実行される。
【0034】
図３（Ａ）には、シフト処理を無効にした画像形成の具体例が図示されている。入力画像に対してシフト処理を行わずに画像形成処理が実行されると、画像形成処理において主走査方向に対して傾斜したラインが形成されてしまう。これにより例えば図３（Ａ）に示す具体例のように、ＹＭＣＫの４色のトナーの各々に対応したラインが傾斜した出力画像が形成されてしまう。
【0035】
これに対し、図３（Ｂ）には、シフト処理を有効にした画像形成の具体例が図示されている。シフト処理では、画像形成処理において副走査方向に生じるずれの反対方向に入力画像がシフトされる。例えば、ＹＭＣＫの４色のトナーの各トナー毎に、入力画像を構成する画素のラインが副走査方向にシフト（すなわち、画素位置の移動）される。
【0036】
そして、シフト処理による意図的なずれと画像形成処理において生じてしまうずれが打ち消し合うことにより、副走査方向のずれが抑制される。これにより、例えば図３（Ｂ）に示す具体例のように、ラインの傾斜が抑制された（例えば、ラインの傾斜が無い）出力画像が形成される。
【0037】
シフト処理モジュール１０Ｓは、ＤＲＡＭ４０に格納されている画像データに対して、上記のようなシフト処理を実行する。
【0038】
図４は、画像データのシフト処理前とシフト処理後のデータ構成の具体例を示す図である。画像データは複数のラインで構成されており、各ラインは複数の画素データで構成されている。
【0039】
図４に示す具体例では、シフト処理前の画像データとして、画像データ内における配列順で複数の画素データがＤＲＡＭ４０内に格納されている。そして、先頭ラインから順に、かつ、ライン毎に先頭画素から順に各画素データに対してアドレスが割り当てられる。
【0040】
シフト処理モジュール１０Ｓにおけるシフト処理の過程では、先ず、ＤＲＡＭ４０に格納されているシフト処理前の画像データが、一定のデータ量毎にラインバッファ１１に転送される。
【0041】
次に、シフト処理モジュール１０Ｓにおいてラインバッファ１１上でシフト処理として、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成処理における副走査方向のずれが抑制されるように、画像形成処理において生じるずれの反対方向に入力画像がシフトされる（図３参照）。
【0042】
例えば、図４に示す具体例において、シフト処理前の画素ブロック（１－１）、画素ブロック（１－２）、画素ブロック（１－３）、画素ブロック（１－４）等の各画素ブロックは、１６画素分（１６バイト）の画素データから構成されている。各画素ブロックは、シフト処理における最小補正単位となる。もちろん、１６画素以外の複数画素で最小補正単位が構成されてもよいし、最小補正単位が１画素であってもよい。
【0043】
ここで、画素ブロックの符号（ｍ－ｎ）は、原点を基準として、ｍライン目ｎ個目の画素ブロックであることを示している。
【0044】
シフト処理後の画像データは、ラインバッファ１１からＤＲＡＭ４０に転送され、ＤＲＡＭ４０に格納される。
【0045】
ラインバッファ１１からＤＲＡＭ４０に画素データを転送する際には、通常は一定のデータ量毎に、転送開始、転送終了、及び、書き込み先アドレスの指定等の処理が必要である。ただし、ＤＲＡＭ４０に書き込む際のアドレスが連続するデータの場合には、最初に一度所定の処理を行い、以降はデータを連続的に転送する、所謂バースト転送と呼ばれる方式でデータの転送を行うことにより、効率的にデータを転送できる。
【0046】
ここで、シフト処理モジュール１０Ｓが利用するラインバッファ１１は、例えばＳＲＡＭ（Static Random Access Memory）等、ＤＲＡＭ４０よりも高速動作が可能なメモリが用いられるが、コスト等の要因により、一般的にはＤＲＡＭ４０よりも小さい容量のものが用いられる。
【0047】
例えば、ラインバッファ１１の容量が、シフト処理前の画像データにおける１ライン分のデータ量である場合、ＤＲＡＭ４０に格納されているシフト処理前の画像データが、１ライン分のデータ量毎にラインバッファ１１に転送され、シフト処理モジュール１０Ｓにおいてラインバッファ１１上でシフト処理が行われた後、ラインバッファ１１からＤＲＡＭ４０に転送され、ＤＲＡＭ４０に格納される。
【0048】
図４に示すように、シフト処理前の画像データ上では１ライン内で連続したアドレスの画素データであった画素ブロック（１－１）、画素ブロック（１－２）、画素ブロック（１－３）、及び、画素ブロック（１－４）が、シフト処理により、ラインを跨いだデータとなる場合がある。
【0049】
そのため、画素ブロック（１－１）と画素ブロック（１－２）は、ラインバッファ１１からＤＲＡＭ４０に一纏めに転送できず、分けて順次転送する必要がある。
【0050】
同様に、画素ブロック（１－２）と画素ブロック（１－３）、画素ブロック（１－３）と画素ブロック（１－４）も、ラインバッファ１１からＤＲＡＭ４０に一纏めに転送できず、分けて順次転送する必要がある。
【0051】
画素データをＤＲＡＭ４０に書き込む際のアドレスが画素ブロック毎に連続しない場合、画素データをＤＲＡＭ４０に書き込む際のアドレスが画素ブロック毎に連続する場合と比較して、ＤＲＡＭ４０に対して１回のバースト転送で転送できるデータが短くなる。
【0052】
そのため、シフト処理後の画素データをラインバッファ１１からＤＲＡＭ４０に転送する際に、バースト転送の回数が増加し、転送開始及び転送終了等のデータ転送以外の処理が増加して、データの転送効率が低下する。
【0053】
そこで、本実施形態の制御部５０は、主走査方向に一行に並ぶ画素データを、複数ライン分ラインバッファ１１に格納し、ラインバッファ１１に記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎にシフト処理を行い、シフト処理の結果、ラインバッファ１１に記憶される複数ラインの画素データのうち、ＤＲＡＭ４０においては連続したアドレスで格納予定の画素データについては、纏めてＤＲＡＭ４０に格納する格納処理を行う。
【0054】
本実施形態において、制御部５０は、格納処理において、ラインバッファ１１に記憶されている複数のラインの画素データにおける原点位置から主走査方向に沿った順に、画素ブロック毎に、当該画素ブロックとアドレスが連続している画素ブロックとを纏めて、画素データをＤＲＡＭ４０に格納するようにしてもよい。
【0055】
また、制御部５０は、ラインバッファ１１に記憶されている画素データのうち、ＤＲＡＭ４０に格納済みの画素データに対して格納済みであることを示す識別情報を付与し、識別情報を付与された画素データは、格納処理の対象外とするようにしてもよい。
【0056】
また、ラインバッファ１１の容量は、画像データ全体のデータ量よりも小さいものとしてもよい。
【0057】
また、その場合には、制御部５０は、ラインバッファ１１に記憶されている複数ラインの画素データのうち、１つのラインの全ての画素データの格納処理が終了した場合、格納処理が終了したラインの画素データを格納していたラインバッファ１１の領域に、１つのラインの全ての画素データの格納処理が終了した時点でラインバッファ１１に格納されている画素データの次の行の画素データを格納するようにしてもよい。
【0058】
また、ＤＲＡＭ４０がロウバッファ４１を備えている場合には、制御部５０は、格納処理において、画素データをロウバッファ４１に格納するようにしてもよい。ロウバッファ４１を介した格納処理により、ＤＲＡＭ４０へのデータの書き込みの高速化が実現される。ロウバッファ４１は、本開示の技術における第２のキャッシュメモリの一例である。
【0059】
【0060】
本説明では、説明の簡略化のために、１ラインが４つの画素ブロックで構成される場合を例として説明する。また、ラインバッファ１１に格納する画素データのライン数を３ラインとした場合を例として説明する。
【0061】
図５に示すように、制御部５０は、シフト処理前の画像における原点から順に注目画素ブロックを設定する。本例において画像の原点の位置は、一例として、左上位置とする。そのため、図５中の画素ブロック（１－１）が最初の注目画素ブロックとなる。図５から図１０においては、注目画素ブロックに設定された画素ブロックを太い実線の枠で表示している。
【0062】
次に、制御部５０は、ＤＲＡＭ４０に格納されているシフト処理前の画像データのうち、主走査方向に一行に並ぶ画素データを、注目画素ブロック（１－１）を含む３ライン分の画素データを取得して、ラインバッファ１１に格納する。
【0063】
次に、制御部５０は、シフト処理モジュール１０Ｓに対して、ラインバッファ１１に格納されている画素データに対して、副走査方向のシフト処理を実行させる。
【0064】
ここでは、シフト処理の具体例として、左端の画素ブロック（ｍ－１）を基準とし、左から２個目の画素ブロック（ｍ－２）のシフト量をマイナス１ライン、左から３個目の画素ブロック（ｍ－３）のシフト量をプラス１ライン、左から４個目の画素ブロック（ｍ－４）のシフト量をプラス２ラインとする。
【0065】
その結果、ラインバッファ１１に格納されている画素データのシフト処理後の画像中での位置関係は、図５中の補正後画像に示すような位置関係となる。
【0066】
次に、制御部５０は、シフト処理後の画像において、同じ行の中で注目画素ブロック（１－１）の左右に連続して隣接する画素ブロックの有無を判定する。図５に示す例では、注目画素ブロック（１－１）及び画素ブロック（２－２）が、連続する画素ブロックとなる。図５から図１０においては、シフト処理後の画像において、注目画素ブロックに隣接し、注目画素ブロックとともにバースト転送により転送される画素ブロックを太い点線の枠で表示している。
【0067】
次に、制御部５０は、注目画素ブロック（１－１）及び画素ブロック（２－２）の画素データを、バースト転送によりラインバッファ１１からＤＲＡＭ４０に転送する。
【0068】
次に、制御部５０は、図６に示すように、ＤＲＡＭ４０に格納済みの画素ブロックに対して、格納済みであることを示す識別情報を付与する。識別情報を付与された画素ブロックは、以降は格納処理の対象外とする。図６から図１０においては、識別情報が付与された画素ブロックをグレーで表示している。これにより、１つの注目画素ブロックにおける格納処理が完了する。
【0069】
上記の通り、注目画素ブロック（１－１）における格納処理が完了したら、制御部５０は、シフト処理前の画像データにおいて、画素ブロック（１－１）の右隣の画素ブロック（１－２）を、次の注目画素ブロック（１－２）として設定する。
【0070】
次に、制御部５０は、シフト処理後の画像において、同じ行の中で注目画素ブロック（１－２）の左右に連続して隣接する画素ブロックの有無を判定する。図６に示す例では、注目画素ブロック（１－２）に隣接する画素ブロックはない。
【0071】
次に、制御部５０は、注目画素ブロック（１－２）の画素データのみを、バースト転送によりラインバッファ１１からＤＲＡＭ４０に転送する。
【0072】
次に、制御部５０は、図７に示すように、ＤＲＡＭ４０に格納済みの画素ブロックに対して、格納済みであることを示す識別情報を付与し、注目画素ブロック（１－２）における格納処理を完了する。
【0073】
上記の通り、注目画素ブロック（１－２）における格納処理が完了したら、制御部５０は、シフト処理前の画像データにおいて、画素ブロック（１－２）の右隣の画素ブロック（１－３）を、次の注目画素ブロック（１－３）として設定する。
【0074】
次に、制御部５０は、シフト処理後の画像において、同じ行の中で注目画素ブロック（１－３）の左右に連続して隣接する画素ブロックの有無を判定する。図７に示す例では、画素ブロック（２－１）、画素ブロック（３－２）、及び、注目画素ブロック（１－３）が、連続する画素ブロックとなる。
【0075】
次に、制御部５０は、画素ブロック（２－１）、画素ブロック（３－２）、及び、注目画素ブロック（１－３）の画素データを、バースト転送によりラインバッファ１１からＤＲＡＭ４０に転送する。
【0076】
次に、制御部５０は、図８に示すように、ＤＲＡＭ４０に格納済みの画素ブロックに対して、格納済みであることを示す識別情報を付与し、注目画素ブロック（１－３）における格納処理を完了する。
【0077】
上記の通り、注目画素ブロック（１－３）における格納処理が完了したら、制御部５０は、シフト処理前の画像データにおいて、画素ブロック（１－３）の右隣の画素ブロック（１－４）を、次の注目画素ブロック（１－４）として設定する。
【0078】
次に、制御部５０は、シフト処理後の画像において、同じ行の中で注目画素ブロック（１－４）の左右に連続して隣接する画素ブロックの有無を判定する。図８に示す例では、画素ブロック（２－３）及び注目画素ブロック（１－４）が、連続する画素ブロックとなる。
【0079】
次に、制御部５０は、画素ブロック（２－３）及び注目画素ブロック（１－４）の画素データを、バースト転送によりラインバッファ１１からＤＲＡＭ４０に転送する。
【0080】
次に、制御部５０は、図９に示すように、ＤＲＡＭ４０に格納済みの画素ブロックに対して、格納済みであることを示す識別情報を付与し、注目画素ブロック（１－４）における格納処理を完了する。
【0081】
注目画素ブロック（１－４）における格納処理の完了により、１ライン目の画素ブロックの格納処理が全て完了したため、制御部５０は、シフト処理前の画像データにおいて、画素ブロック（１－４）の次のラインである２ライン目の左側から順に注目画素ブロックを設定する。
【0082】
ただし、本例では、２ライン目の画素ブロック（２－１）、画素ブロック（２－２）、及び、画素ブロック（２－３）に対して格納済みであることを示す識別情報が付与されているため、制御部５０は、２ライン目の識別情報が付与されていない画素ブロックの中で最も左側の画素ブロック（２－４）を、次の注目画素ブロック（２－４）として設定する。
【0083】
また、制御部５０は、１ライン目の画素ブロックの格納処理が全て完了したため、ラインバッファ１１の１ライン目の画素データの格納領域に４ライン目の画素データを上書きする。なお、図９及び後述の図１０中では、説明のために、ラインバッファ内のデータはシフト処理前の画像における配置順に表示している。
【0084】
次に、制御部５０は、シフト処理後の画像において、同じ行の中で注目画素ブロック（２－４）の左右に連続して隣接する画素ブロックの有無を判定する。図９に示す例では、画素ブロック（３－３）及び注目画素ブロック（２－４）が、連続する画素ブロックとなる。
【0085】
次に、制御部５０は、画素ブロック（３－３）及び注目画素ブロック（３－４）の画素データを、バースト転送によりラインバッファ１１からＤＲＡＭ４０に転送する。
【0086】
次に、制御部５０は、図１０に示すように、ＤＲＡＭ４０に格納済みの画素ブロックに対して、格納済みであることを示す識別情報を付与し、注目画素ブロック（２－４）における格納処理を完了する。
【0087】
注目画素ブロック（２－４）における格納処理の完了により、２ライン目の画素ブロックの格納処理が全て完了したため、制御部５０は、シフト処理前の画像データにおいて、画素ブロック（２－４）の次のラインである３ライン目の左側から順に注目画素ブロックを設定する。
【0088】
制御部５０は、３ライン目の識別情報が付与されていない画素ブロックの中で最も左側の画素ブロック（３－１）を、次の注目画素ブロック（３－１）として設定する。
【0089】
また、制御部５０は、２ライン目の画素ブロックの格納処理が全て完了したため、ラインバッファ１１の２ライン目の画素データの格納領域に５ライン目の画素データを上書きする。
【0090】
次に、制御部５０は、シフト処理後の画像において、同じ行の中で注目画素ブロック（３－１）の左右に連続して隣接する画素ブロックの有無を判定する。図１０に示す例では、注目画素ブロック（３－１）、画素ブロック（４－２）、画素ブロック（２－３）、及び、画素ブロック（１－４）が、連続する画素ブロックとなる。
【0091】
ただし、これらの画素ブロックのうち、画素ブロック（２－３）及び画素ブロック（１－４）には識別情報が付与されているため、画素ブロック（２－３）及び画素ブロック（１－４）の格納処理は行わない。
【0092】
従って、制御部５０は、注目画素ブロック（３－１）及び画素ブロック（４－２）の画素データを、バースト転送によりラインバッファ１１からＤＲＡＭ４０に転送する。
【0093】
次に、制御部５０は、ＤＲＡＭ４０に格納済みの画素ブロックに対して、格納済みであることを示す識別情報を付与し、注目画素ブロック（３－１）における格納処理を完了する。
【0094】
以後、制御部５０は、シフト処理前の画像データにおける全ての画素ブロックの格納処理が完了するまで、上記の処理を繰り返す。
【0095】
なお、上記実施形態において、ラインバッファ１１の容量は、画像データ全体のデータ量よりも小さいものであるが、画像データ全体のデータ量と同等以上の容量としてもよい。
【0096】
また、ＤＲＡＭ４０は、ロウバッファ４１を備えていないものとしてもよく、その場合には、制御部５０は、格納処理において、画素データをＤＲＡＭ４０に直接格納すればよい。
【0097】
［変形例］
以上、本発明の一実施形態の画像処理装置について説明してきたが、本発明は上記実施形態に限定されず、適宜変更することもできる。
以上、本発明の一実施形態の画像処理装置について説明してきたが、本発明は上記実施形態に限定されず、適宜変更することもできる。
【0098】
上記各実施形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えばＣＰＵ：Central Processing Unit、等）や、専用のプロセッサ（例えばＧＰＵ：Graphics Processing Unit、ＡＳＩＣ：Application Specific Integrated Circuit、ＦＰＧＡ：Field Programmable Gate Array、プログラマブル論理デバイス等）を含むものである。
【0099】
また上記各実施形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。また、プロセッサの各動作の順序は上記各実施形態において記載した順序のみに限定されるものではなく、適宜変更してもよい。
【0100】
［付記］
以下に、本開示の好ましい形態について付記する。
以下に、本開示の好ましい形態について付記する。
【0101】
（（（１）））
記憶部と、
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備え、
前記プロセッサは、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納し、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理し、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行う
画像処理装置。
記憶部と、
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備え、
前記プロセッサは、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納し、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理し、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行う
画像処理装置。
【0102】
（（（２）））
前記プロセッサは、
格納処理において、前記第１のキャッシュメモリに記憶されている複数の行の画素データにおける原点位置から主走査方向に沿った順に、画素ブロック毎に、当該画素ブロックとアドレスが連続している画素ブロックとを纏めて、画素データを前記記憶部に格納する
（（（１）））に記載の画像処理装置。
前記プロセッサは、
格納処理において、前記第１のキャッシュメモリに記憶されている複数の行の画素データにおける原点位置から主走査方向に沿った順に、画素ブロック毎に、当該画素ブロックとアドレスが連続している画素ブロックとを纏めて、画素データを前記記憶部に格納する
（（（１）））に記載の画像処理装置。
【0103】
（（（３）））
前記プロセッサは、
前記記憶部に格納済みの画素データに対して格納済みであることを示す識別情報を付与し、識別情報を付与された画素データは、格納処理の対象外とする
（（（２）））に記載の画像処理装置。
前記プロセッサは、
前記記憶部に格納済みの画素データに対して格納済みであることを示す識別情報を付与し、識別情報を付与された画素データは、格納処理の対象外とする
（（（２）））に記載の画像処理装置。
【0104】
（（（４）））
前記第１のキャッシュメモリの容量は、画像全体のデータ量よりも小さい
（（（１）））から（（（３）））のいずれか１項に記載の画像処理装置。
前記第１のキャッシュメモリの容量は、画像全体のデータ量よりも小さい
（（（１）））から（（（３）））のいずれか１項に記載の画像処理装置。
【0105】
（（（５）））
前記プロセッサは、
前記第１のキャッシュメモリに記憶されている複数行の画素データのうち、１つの行の全ての画素データの格納処理が終了した場合、格納処理が終了した行の画素データを格納していた前記第１のキャッシュメモリの領域に、１つの行の全ての画素データの格納処理が終了した時点で前記第１のキャッシュメモリに格納されている画素データの次の行の画素データを格納する
（（（４）））に記載の画像処理装置。
前記プロセッサは、
前記第１のキャッシュメモリに記憶されている複数行の画素データのうち、１つの行の全ての画素データの格納処理が終了した場合、格納処理が終了した行の画素データを格納していた前記第１のキャッシュメモリの領域に、１つの行の全ての画素データの格納処理が終了した時点で前記第１のキャッシュメモリに格納されている画素データの次の行の画素データを格納する
（（（４）））に記載の画像処理装置。
【0106】
（（（６）））
前記記憶部は第２のキャッシュメモリを有し、
前記プロセッサは、
格納処理において、画素データを前記第２のキャッシュメモリに格納する
（（（１）））から（（（５）））のいずれか１項に記載の画像処理装置。
前記記憶部は第２のキャッシュメモリを有し、
前記プロセッサは、
格納処理において、画素データを前記第２のキャッシュメモリに格納する
（（（１）））から（（（５）））のいずれか１項に記載の画像処理装置。
【0107】
（（（７）））
記憶部と、
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備えた画像処理装置の制御を行うためのプログラムであって、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納するステップと、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理するステップと、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行うステップと、
をコンピュータに実行させるためのプログラム。
記憶部と、
プロセッサと、
前記プロセッサが利用する第１のキャッシュメモリと、を備えた画像処理装置の制御を行うためのプログラムであって、
主走査方向に一行に並ぶ画素データを、複数行分前記第１のキャッシュメモリに格納するステップと、
前記第１のキャッシュメモリに記憶されている複数の画素データに対して、処理単位となる所定数の画素データからなる画素ブロック毎に画像形成時の副走査方向のずれが抑制されるようにシフト処理するステップと、
シフト処理の結果、前記第１のキャッシュメモリに記憶される複数行の画素データのうち、前記記憶部においては連続したアドレスで格納予定の画素データについては、纏めて前記記憶部に格納する格納処理を行うステップと、
をコンピュータに実行させるためのプログラム。
【0108】
以下に、付記の構成による効果について記載する。
【0109】
（（（１）））の画像処理装置によれば、画素ブロックが１行毎にラインバッファに記憶されて処理される場合に比べて、記憶部への転送効率を向上させることができる。
【0110】
（（（２）））の画像処理装置によれば、画像を構成する全ての画素データを漏れなく記憶部に格納することができる。
【0111】
（（（３）））の画像処理装置によれば、格納済みの画素データについて格納処理を再度実行する場合と比較して、格納処理に要する時間を短くすることができる。
【0112】
（（（４）））の画像処理装置によれば、第１のキャッシュメモリの容量が画像全体のデータ量と同等以上の場合と比較して、第１のキャッシュメモリに要するコストを抑えることができる。
【0113】
（（（５）））の画像処理装置によれば、画像全体のデータ量よりも小さい第１のキャッシュメモリを用いて、格納処理を効率的に行うことができる。
【0114】
（（（６）））の画像処理装置によれば、キャッシュメモリを有していない記憶部と比較して、記憶部におけるデータの書き込み効率を向上させることができる。
【0115】
（（（７）））のプログラムによれば、画素ブロックが１行毎にラインバッファに記憶されて処理される場合に比べて、記憶部への転送効率を向上させることができる。
【符号の説明】
【0116】
１ 画像処理装置
１０Ａ、１０Ｂ、１０Ｃ モジュール
１０Ｓ シフト処理モジュール
１１ ラインバッファ
２０ ＤＭＡコントローラ
３０ バスブリッジ
４０ ＤＲＡＭ
４１ ロウバッファ
５０ 制御部
６０ コンピュータ
６１ 演算デバイス
６２ 記憶デバイス
６３ 通信デバイス
６４ メディアデバイス
６５ 表示デバイス
６６ 操作デバイス
１０Ａ、１０Ｂ、１０Ｃ モジュール
１０Ｓ シフト処理モジュール
１１ ラインバッファ
２０ ＤＭＡコントローラ
３０ バスブリッジ
４０ ＤＲＡＭ
４１ ロウバッファ
５０ 制御部
６０ コンピュータ
６１ 演算デバイス
６２ 記憶デバイス
６３ 通信デバイス
６４ メディアデバイス
６５ 表示デバイス
６６ 操作デバイス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
