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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024112781
(43)【公開日】2024-08-21
(54)【発明の名称】ベクトル演算を実行するための回路および方法
(51)【国際特許分類】
G06G 7/60 20060101AFI20240814BHJP
G06G 7/16 20060101ALI20240814BHJP
G06N 3/065 20230101ALI20240814BHJP
【ＦＩ】
G06G7/60
G06G7/16
G06N3/065
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024014584
(22)【出願日】2024-02-02
(31)【優先権主張番号】10 2023 201 021.6
(32)【優先日】2023-02-08
(33)【優先権主張国・地域又は機関】DE
(71)【出願人】
【識別番号】591245473
【氏名又は名称】ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング
【氏名又は名称原語表記】ＲＯＢＥＲＴ ＢＯＳＣＨ ＧＭＢＨ
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100196508
【弁理士】
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100161908
【弁理士】
【氏名又は名称】藤木 依子
(72)【発明者】
【氏名】タハ・ソリマン
(72)【発明者】
【氏名】トビアス・キルヒナー
(57)【要約】
【課題】ベクトル演算を実行するための回路および方法を提供すること。
【解決手段】ベクトル演算を実行するための回路であって、列ライン（２２）に接続された複数のメモリセルであって、各メモリセルが、入力端子（２１）と半導体スイッチング素子（２０）とを有し、ゲート電圧が絶対値で十分に高いときメモリセルがアクティブ化され、ドレイン端子およびソース端子での電圧が適切であるときセル電流が列ラインから伝導される、複数のメモリセルと、所定の入力値に対応して入力電圧を生成する入力電圧回路（３８）と、列ライン（２２）に接続された検出回路であって、列ラインに流入する測定電流の強度に対応するデジタル値を決定するＡ／Ｄ変換器（２７）を有する、検出回路とを備え、検出回路が、Ａ／Ｄ変換器（２７）によって決定されたデジタル値を検出し、検出時点に対応する測定電流をアクティブ化されたメモリセルのセル電流の分だけ減少する、回路。
【選択図】図３
【解決手段】ベクトル演算を実行するための回路であって、列ライン（２２）に接続された複数のメモリセルであって、各メモリセルが、入力端子（２１）と半導体スイッチング素子（２０）とを有し、ゲート電圧が絶対値で十分に高いときメモリセルがアクティブ化され、ドレイン端子およびソース端子での電圧が適切であるときセル電流が列ラインから伝導される、複数のメモリセルと、所定の入力値に対応して入力電圧を生成する入力電圧回路（３８）と、列ライン（２２）に接続された検出回路であって、列ラインに流入する測定電流の強度に対応するデジタル値を決定するＡ／Ｄ変換器（２７）を有する、検出回路とを備え、検出回路が、Ａ／Ｄ変換器（２７）によって決定されたデジタル値を検出し、検出時点に対応する測定電流をアクティブ化されたメモリセルのセル電流の分だけ減少する、回路。
【選択図】図３
【特許請求の範囲】
【請求項1】
ベクトル演算を実行するための回路であって、
－ 列ライン（２２）に接続されている複数のメモリセルであって、前記複数のメモリセルの各々が、入力端子（２１）と、前記入力端子に接続されたゲート端子、ドレイン端子、およびソース端子を有する半導体スイッチング素子（２０）とを有し、それぞれ前記ドレイン端子または前記ソース端子が前記列ライン（２２）に接続されており、前記ゲート端子でのゲート電圧が絶対値で十分に高いとき、前記メモリセルがアクティブ化され、したがって、前記ドレイン端子および前記ソース端子での電圧が適切であるとき、セル電流が列ラインからまたは列ラインに伝導される、複数のメモリセルと、
－ 前記入力端子に接続されており、前記入力端子での所定の入力値に対応して入力電圧を生成するように設計されているかまたは作動可能な入力電圧回路（３８、５０、６２）と、
－ 前記列ライン（２２）に接続された検出回路であって、列ラインに流入または列ラインから流出する測定電流の強度に対応するデジタル値を決定するように設計されているアナログ／デジタル変換器（２７、４４）を有する、検出回路と
を備え、
前記検出回路が、
予め決定されたまたは決定可能な検出時点で、前記アナログ／デジタル変換器（２７、４４）によって決定されたデジタル値を検出し、前記検出時点に対応する測定値を決定する、および、
前記測定電流を、減少時点で、既にアクティブ化されているメモリセルのセル電流の分だけ減少する
ように設計されている、回路。
－ 列ライン（２２）に接続されている複数のメモリセルであって、前記複数のメモリセルの各々が、入力端子（２１）と、前記入力端子に接続されたゲート端子、ドレイン端子、およびソース端子を有する半導体スイッチング素子（２０）とを有し、それぞれ前記ドレイン端子または前記ソース端子が前記列ライン（２２）に接続されており、前記ゲート端子でのゲート電圧が絶対値で十分に高いとき、前記メモリセルがアクティブ化され、したがって、前記ドレイン端子および前記ソース端子での電圧が適切であるとき、セル電流が列ラインからまたは列ラインに伝導される、複数のメモリセルと、
－ 前記入力端子に接続されており、前記入力端子での所定の入力値に対応して入力電圧を生成するように設計されているかまたは作動可能な入力電圧回路（３８、５０、６２）と、
－ 前記列ライン（２２）に接続された検出回路であって、列ラインに流入または列ラインから流出する測定電流の強度に対応するデジタル値を決定するように設計されているアナログ／デジタル変換器（２７、４４）を有する、検出回路と
を備え、
前記検出回路が、
予め決定されたまたは決定可能な検出時点で、前記アナログ／デジタル変換器（２７、４４）によって決定されたデジタル値を検出し、前記検出時点に対応する測定値を決定する、および、
前記測定電流を、減少時点で、既にアクティブ化されているメモリセルのセル電流の分だけ減少する
ように設計されている、回路。
【請求項2】
前記検出回路が、前記測定値の重み付け和を決定するようにさらに設計されており、各測定値が、対応する前記検出時点に割り当てられている重みで重み付けされる、請求項１に記載の回路。
【請求項3】
前記検出回路が、前記列ライン（２２）に接続されている、測定電流経路（４０）およびそれに並列に接続された補償経路（４２）を有し、ならびに加算器／レジスタ（４６）を有し、
前記測定電流経路（４０）が、前記測定電流が前記測定電流経路（４０）を通って前記列ライン（２２）に流入するように設計されており、
前記加算器／レジスタ（４６）が、前記測定値の補償和を生成するように設計されており、
前記補償経路（４８）が、強度が前記補償合計に対応する補償電流を前記列ラインに伝導するように設計されている、
請求項１または２に記載の回路。
前記測定電流経路（４０）が、前記測定電流が前記測定電流経路（４０）を通って前記列ライン（２２）に流入するように設計されており、
前記加算器／レジスタ（４６）が、前記測定値の補償和を生成するように設計されており、
前記補償経路（４８）が、強度が前記補償合計に対応する補償電流を前記列ラインに伝導するように設計されている、
請求項１または２に記載の回路。
【請求項4】
前記減少時点が前記検出時点と等しいかもしくは前記検出時点の直後にある、および／または２つの連続する検出時点間にそれぞれ１つの減少時点がある、請求項１から３のいずれか一項に記載の回路。
【請求項5】
前記検出回路が、前記ドレイン端子または前記ソース端子と前記列ライン（２２）との間に設けられている少なくとも１つのコンデンサ（２８）を有する、請求項１から４のいずれか一項に記載の回路。
【請求項6】
前記列ライン（２２）が、対応する作動時に前記少なくとも１つのコンデンサ（２８）を放電するように設計されている放電半導体スイッチング素子（３０）に接続されている、請求項５に記載の回路。
【請求項7】
すべてのメモリセルがセル電流を前記列ラインからまたは前記列ラインに同時に伝導するとき、前記アナログ／デジタル変換器（２７、４４）の分解可能な最大電流強度が、前記列ライン（２２）を流れる電流の最大電流強度のごく一部であり、ここで、前記ごく一部が、０．５以下であるか、０．２以下であるか、または０．１以下である、請求項１から６のいずれか一項に記載の回路。
【請求項8】
前記半導体スイッチング素子（２０）が、プログラム可能な閾値電圧を有し、半導体スイッチング素子（２０）が、とりわけ、強誘電体電界効果トランジスタまたはフローティングゲートを有する金属酸化膜電界効果トランジスタである、請求項１から７のいずれか一項に記載の回路。
【請求項9】
前記複数のメモリセルの各メモリセル、または前記複数のメモリセルの一部が、前記入力端子と前記ゲート端子との間に設けられているメモリスタを有する、請求項１から８のいずれか一項に記載の回路。
【請求項10】
前記半導体スイッチング素子（２０）の前記閾値電圧および／または前記メモリスタの前記抵抗値を、所定の重み値に対応してプログラムするように設計されているプログラミング回路を含む、請求項８または９に記載の回路。
【請求項11】
前記入力電圧回路（３８、５０）が、前記入力値に対応する入力電圧レベルまで絶対値で上昇するように前記入力電圧を生成するように設計されている、請求項１から１０のいずれか一項に記載の回路。
【請求項12】
前記入力電圧回路（３８）が、入力電圧源（３２）および抵抗器（３６）を有し、前記入力電圧源が、前記入力電圧レベルを有する前記電圧を提供するように設計されており、前記入力電圧源が、前記抵抗器を介して前記入力端子に接続されており、ならびに／または
前記入力電圧回路（５０）がデジタル／アナログ変換器を有し、前記デジタル／アナログ変換器が、前記メモリセルの前記入力端子に接続されており、それぞれの前記入力端子に、それぞれの前記デジタル／アナログ変換器が作動されるデジタル値に対応する電圧を提供するようにそれぞれ設計されており、前記入力電圧回路（５０）が、とりわけ前記入力値に達するまで、デジタル値の絶対値が上昇するシーケンスで前記デジタル／アナログ変換器を作動するように設計されている、
請求項１１に記載の回路。
前記入力電圧回路（５０）がデジタル／アナログ変換器を有し、前記デジタル／アナログ変換器が、前記メモリセルの前記入力端子に接続されており、それぞれの前記入力端子に、それぞれの前記デジタル／アナログ変換器が作動されるデジタル値に対応する電圧を提供するようにそれぞれ設計されており、前記入力電圧回路（５０）が、とりわけ前記入力値に達するまで、デジタル値の絶対値が上昇するシーケンスで前記デジタル／アナログ変換器を作動するように設計されている、
請求項１１に記載の回路。
【請求項13】
請求項１から１２のいずれか一項に記載の回路を使用して、入力エントリを有する入力ベクトルと重みエントリを有する重みベクトルとの間のベクトル演算を実行する方法であって、
前記入力エントリに対応する入力値で前記入力電圧回路を作動し、前記入力電圧を生成するように前記入力電圧回路をトリガするステップ（１１０）と、
前記検出時点での前記測定値を決定するために、前記検出回路を作動させるステップ（１２０）と、
前記測定値、および／または請求項２に従属する限りにおいては前記測定値の前記重み付け和を検出するステップ（１３０）と
を含む、方法。
前記入力エントリに対応する入力値で前記入力電圧回路を作動し、前記入力電圧を生成するように前記入力電圧回路をトリガするステップ（１１０）と、
前記検出時点での前記測定値を決定するために、前記検出回路を作動させるステップ（１２０）と、
前記測定値、および／または請求項２に従属する限りにおいては前記測定値の前記重み付け和を検出するステップ（１３０）と
を含む、方法。
【請求項14】
前記半導体スイッチング素子がプログラム可能な閾値電圧を有し、および／または前記メモリセルがメモリスタを有し、前記半導体スイッチング素子および／または前記メモリスタの前記閾値電圧のプログラミング（１００）が、前記電圧生成回路および前記検出回路を作動する前に、前記重みエントリに従って実行される、請求項１３に記載の方法。
【請求項15】
請求項１から１２のいずれか一項に記載の回路と、請求項１３または１４に記載の方法を実行するように設計されている制御回路とを含むベクトル演算回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ベクトル演算を実行するための回路および方法に関する。
【背景技術】
【0002】
多くの計算集約型タスクにおいて、とりわけニューラルネットワークを使用する人工知能用途または機械学習用途では、ベクトルのドット積の決定が必要である。例えば、「畳み込みニューラルネットワーク」（以下、ＣＮＮ（英：ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）と呼ぶ）での畳み込みは、ベクトルのドット積である。そのようなベクトル演算を迅速かつ効率的に実行するために、特別にそのために設けられた回路の形でのベクトル行列乗算器を使用することができる。
【0003】
「ドット積エンジン」とも呼ばれるこれらのベクトル行列乗算器では、互いに直交して延びるラインの交点に配置されており、交差するラインをペアとして接続する「メモリスタ」の行列状アレイによって、入力電圧のベクトルが出力電流のベクトルに変換される。ここで、出力電流はそれぞれ、入力電圧のベクトルと、１列に配置されたメモリスタの導電率とのドット積に比例する。ここで、入力電圧は、一方向に延びる行ラインに印加され、それに直交して延びる列ラインにメモリスタを介して電流を流し、列ラインは接地電位に接続されている。出力電流の強度は、アナログ／デジタル変換器によって検出することができ、さらなる処理のために対応するデジタル値が得られる。ここで、出力電流は、例えばトランスインピーダンス増幅器を用いて出力電圧に変換することができる。そのような回路は、それぞれ数百または数千の行および列のサイズに達することがある。
【発明の概要】
【0004】
本発明によれば、独立請求項の特徴を備えたベクトル演算を実行するための回路および方法、ならびにベクトル演算回路が提案される。有利な形態は、従属請求項および以下の説明の主題である。
【0005】
本発明は、ベクトル演算を実行するための回路または方法において、メモリセルに接続されている列ラインに流入または列ラインから流出する測定電流を、減少時点で、既にアクティブ化されているセルのセル電流の分だけ減少させる手段を使用する。これにより、（考えられるすべてのセル電流の合計と比較して）測定電流の強度を比較的小さく留めることが達成され、それにより、小さいエネルギー要件と面積要件とを有する、低分解能、すなわち低ビット数のアナログ／デジタル変換器をその測定に使用することができる。
【0006】
本発明のさらなる利点および形態は、本明細書および添付図面から明らかになる。
本発明を、例示的実施形態に基づいて図面に概略的に示し、図面を参照して以下に述べる。
本発明を、例示的実施形態に基づいて図面に概略的に示し、図面を参照して以下に述べる。
【図面の簡単な説明】
【0007】
【図1A】ベクトル行列乗算器の基本構造を示す図である。
【図1B】ベクトル行列乗算器の基本構造を示す図である。
【図2】本発明の一実施形態による回路を示す図である。
【図3】本発明の別の実施形態による回路を示す図である。
【図4】本発明のさらなる一実施形態による回路を示す図である。
【図5】本発明のさらなる一実施形態による回路を示す図である。
【図6】一例示的実施形態によるフローチャートを示す図である。
【発明を実施するための形態】
【0008】
図１Ａおよび図１Ｂは、行列回路または「ドット積エンジン」とも呼ばれるベクトル行列乗算器の動作原理を示す。ベクトル行列乗算器は、メモリ機能を備えるいわゆるメモリスタ２の形で、行および列として行列状に配置されたメモリセルを含む。行および列の数はそれぞれ任意であり、例として４×４アレイが示されている。メモリスタのメモリ機能は、プログラミング電圧の印加によってメモリスタの電気抵抗を調整可能であることにより得られる。
【0009】
さらに、ベクトル行列乗算器は、行列状アレイの各行ごとに行ライン４を含み、各列ごとに列ライン６を含む。メモリスタ２は、互いに直交して延びる行ラインと列ラインとの交点に配置されており、それぞれ行ラインを列ラインに接続する。メモリスタ２がなければ、行ラインと列ラインとは接続されていない。
【0010】
「接続」という用語は、特に断りのない限り、導電性の接続または電気信号用の接続を表す。「電流」、「電圧」、「抵抗」などの用語は電気的な量を表す。
行ラインに電圧が印加されると、行ライン４からメモリスタ２を通って列ライン６に電流が流れる。これは、図１Ｂで、１列および２行に関して示されている。そこでは、行ラインの一方に電圧Ｕ１が印加され、他方に電圧Ｕ２が印加される。メモリスタの一方を通る電流Ｉ１は、その導電率Ｇ１によって決定され、すなわちＩ１＝Ｇ１・Ｕ１である。それに対応して、その導電率がＧ２である他方のメモリスタを通る電流Ｉ２は、Ｉ２＝Ｇ２・Ｕ２である。次いで、列ライン６を通って電流の合計、すなわち総電流Ｉ＝Ｉ１＋Ｉ２＝Ｇ１・Ｕ１＋Ｇ２・Ｕ２が流れる。したがって、ベクトルとして解釈される行ライン４での電圧Ｕ１、Ｕ２と、ベクトルとして解釈されるメモリスタの導電率Ｇ１、Ｇ２との乗算が列内で行われ、総電流は、このベクトル積の結果に比例する。したがって基本的には、行列アレイ全体に関して、電圧のベクトルと、行列要素として解釈されるメモリスタの導電率との乗算が行われる。導電率は、例えば、電圧のベクトルと乗算される重み行列の重み値として解釈することができ、高い導電率が高い重み値に対応する。図１Ｂに示されるように、個々の列に関して、総電流Ｉは、ドット積とみなすことができる。
行ラインに電圧が印加されると、行ライン４からメモリスタ２を通って列ライン６に電流が流れる。これは、図１Ｂで、１列および２行に関して示されている。そこでは、行ラインの一方に電圧Ｕ１が印加され、他方に電圧Ｕ２が印加される。メモリスタの一方を通る電流Ｉ１は、その導電率Ｇ１によって決定され、すなわちＩ１＝Ｇ１・Ｕ１である。それに対応して、その導電率がＧ２である他方のメモリスタを通る電流Ｉ２は、Ｉ２＝Ｇ２・Ｕ２である。次いで、列ライン６を通って電流の合計、すなわち総電流Ｉ＝Ｉ１＋Ｉ２＝Ｇ１・Ｕ１＋Ｇ２・Ｕ２が流れる。したがって、ベクトルとして解釈される行ライン４での電圧Ｕ１、Ｕ２と、ベクトルとして解釈されるメモリスタの導電率Ｇ１、Ｇ２との乗算が列内で行われ、総電流は、このベクトル積の結果に比例する。したがって基本的には、行列アレイ全体に関して、電圧のベクトルと、行列要素として解釈されるメモリスタの導電率との乗算が行われる。導電率は、例えば、電圧のベクトルと乗算される重み行列の重み値として解釈することができ、高い導電率が高い重み値に対応する。図１Ｂに示されるように、個々の列に関して、総電流Ｉは、ドット積とみなすことができる。
【0011】
各列の総電流は、例えばトランスインピーダンス増幅器８（図１Ｂを参照）によって出力電圧Ｕａに変換することができる。ここで例として示される、それ自体知られているトランスインピーダンス増幅器８は、その反転入力が列ラインに接続されており、その非反転入力が接地された演算増幅器１０と、抵抗器１２とを含み、抵抗器１２を介して演算増幅器が負帰還されており、したがって出力電圧Ｕａは、Ｕａ＝－Ｒ・Ｉとして与えられ、ここでＲは抵抗器１２の抵抗値である。トランスインピーダンス増幅器８は、演算増幅器１０の反転入力にいわゆる「仮想接地」を生成し、この仮想接地は、演算増幅器の高い開ループゲイン（例えば１００，０００）により、接地電位とわずかのみ（例えば電圧Ｕ１、Ｕ２が約５Ｖ程度であるときには約５０μＶのみ）異なり、したがって回路技術の観点では、回路の機能に必要な接地電位（すなわち仮想接地）が列ラインの端部に印加される。
【0012】
行ラインでの電圧は、典型的にはデジタル／アナログ変換器１４を用いてデジタル信号から生成される。同様に、典型的には、列ラインでの出力電圧、すなわちトランスインピーダンス増幅器によって生成された電圧Ｕａは、サンプルアンドホールド回路１６およびアナログ／デジタル変換器１８を用いてデジタル信号に再び変換される。サンプルアンドホールド回路１６は、１つまたは複数のアナログ／デジタル変換器１８に統合されていてもよい。
【0013】
アナログ／デジタル変換器によって、ベクトル行列乗算器が実装されるチップ上にかなりの面積要件、および動作時のかなりのエネルギー要件が生じ得る。アナログ／デジタル変換に関連する面積およびエネルギー要件は、それぞれ回路の総面積要件または総エネルギー要件の約３０～６０％の範囲内であり得る。
【0014】
図２は、本発明の一実施形態による回路を示す。図示される回路は、例えば行列回路の列に対応する。
図１Ａ、図１Ｂにおけるようなメモリスタの代わりに、ここでは半導体スイッチング素子２２を備えたメモリセルが使用され、図示される形態での半導体スイッチング素子２２は、調整可能またはプログラム可能な閾値電圧を有する半導体スイッチング素子である。メモリセルの異なるメモリ状態は、プログラムされた異なる閾値電圧に対応する。プログラミングはプログラミング回路（図示せず）を用いて行うことができ、所望の閾値電圧をプログラムするために、いずれにせよ既存のラインおよび／または特別に設けられたプログラミングラインを介してプログラミング電圧が半導体スイッチング素子に印加される。プログラム可能な閾値電圧を有する半導体スイッチング素子の代替または追加として、メモリスタ（すなわち、上述したのと同様にプログラム可能な抵抗値を有する抵抗器）が使用され得る（図５を参照）。
図１Ａ、図１Ｂにおけるようなメモリスタの代わりに、ここでは半導体スイッチング素子２２を備えたメモリセルが使用され、図示される形態での半導体スイッチング素子２２は、調整可能またはプログラム可能な閾値電圧を有する半導体スイッチング素子である。メモリセルの異なるメモリ状態は、プログラムされた異なる閾値電圧に対応する。プログラミングはプログラミング回路（図示せず）を用いて行うことができ、所望の閾値電圧をプログラムするために、いずれにせよ既存のラインおよび／または特別に設けられたプログラミングラインを介してプログラミング電圧が半導体スイッチング素子に印加される。プログラム可能な閾値電圧を有する半導体スイッチング素子の代替または追加として、メモリスタ（すなわち、上述したのと同様にプログラム可能な抵抗値を有する抵抗器）が使用され得る（図５を参照）。
【0015】
２つのベクトル、すなわち重み値を有する重みベクトルと入力値を有する入力ベクトルとの間の演算（例えば図１Ａ、図１Ｂにおけるようなドット積）に関連して、閾値電圧を重み値とみなすことができ、例えば、より低い閾値電圧がより大きい重み値に対応する。
【0016】
とりわけ、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）が半導体スイッチング素子として使用され得る。フローティングゲートを備えた金属酸化膜電界効果トランジスタ（ＦＧＭＯＳ、フローティングゲート金属酸化膜半導体電界効果トランジスタ）も半導体スイッチング素子として使用され得る。メモリ状態に関するメモリとして、ＦＥＴの対応する材料層が機能し、例えばＦｅＦＥＴでは強誘電体層、またはＦＧＭＯＳではフローティングゲートが機能する。メモリ状態は、ＦｅＦＥＴでの強誘電体層の分極、またはＦＧＭＯＳでのフローティングゲートでの電荷に対応する。図示される回路では、ｎチャネル型半導体スイッチング素子が使用される。基本的には、ｐチャネル型半導体スイッチング素子の使用も考えられるが、その場合、それに対応して電圧および電流が逆になり、またそれに対応して電圧源および接地への接続を適合させる必要があるであろう。
【0017】
ゲート端子での電圧がメモリセルまたは半導体スイッチング素子２０の設定されたまたはプログラムされた閾値電圧よりも低い場合、半導体スイッチング素子２０を通って電流が流れないか、または非常に小さな電流（遮断領域または線形領域）が流れる。ゲート端子での電圧が半導体スイッチング素子２０の設定された閾値電圧（例えば飽和範囲内）よりも高い場合、半導体スイッチング素子２０を通って（すなわちドレイン端子からソース端子へ）電流が流れる。ここで、半導体スイッチング素子２０のドレイン端子およびソース端子に適切な電圧が印加されると仮定する。すなわち、ドレイン－ソース経路にわたる電圧差ＶＤＳ（ドレイン端子での電圧ＶＤからソース端子での電圧ＶＳを引いた値）は、ゲート－ソース間電圧ＶＧＳ、すなわちゲート端子とソース端子との間の電圧差（ゲート端子での電圧ＶＧからソース端子での電圧ＶＳを引いた値）から閾値電圧Ｖｔｈを引いた値以上であり、すなわちＶＤＳ≧（ＶＧＳ－Ｖｔｈ）である。ゲート－ソース間電圧ＶＧＳから閾値電圧Ｖｔｈを引いた値は、飽和電圧ＶＤｓａｔ＝（ＶＧＳ－Ｖｔｈ）と呼ばれる。ゲート電圧（またはゲート－ソース間電圧）が閾値電圧を超えることは、それぞれのメモリセルのアクティブ化に対応する。
【0018】
半導体スイッチング素子２０のゲート端子は、メモリセルのそれぞれの入力端子２１に接続されており、メモリセルのそれぞれの入力端子２１は、行ラインにさらに接続されている。
【0019】
電圧源２４または電流源に接続されている列ライン２２が設けられている。電圧源２４と列ライン２２との間の接続部には、アナログ／デジタル変換器２７（簡単にＡＤＣとも呼ばれる）を備えた電流検出ユニット２６が設けられ、電流検出ユニット２６は、列ライン２２に流入する電流（測定電流とも呼ばれる）の強度を測定し、対応するデジタル値を決定するように設計されている。デジタル値は、バイナリ値として、ＢＣＤ計数コードもしくは温度計コードとして、グレイコードとして、ＢＣＤコードとして、または当業者に知られている別のデジタル数値体系のデジタル値として決定され得る。
【0020】
半導体スイッチング素子２０（メモリセル）のドレイン端子は、それぞれのコンデンサ２８を介して列ライン２２に接続されている。半導体スイッチング素子２０のソース端子は接地されているか、または接地端子に接続されている。すなわち、半導体スイッチング素子２０のゲート端子での閾値電圧を超えると、電流（セル電流とも呼ばれる）がそのドレイン－ソース経路を通って流れ、したがってこの半導体スイッチング素子２０のドレイン端子と列ライン２２との間に接続されているコンデンサ２８が、飽和電圧に達するまで充電される。それに対応して、電流は、飽和電圧に達するまで列ライン２２からコンデンサ２８に流れ、それゆえ電圧源２４から電流検出ユニット２６を通ってまたはＡＤＣ２７を介して流れる。飽和電圧に達すると、半導体スイッチング素子２０を通る電流が止まり、それにより列ライン２２からコンデンサ２８への電流も止まる。すなわち、電圧源２４から列ライン２２への電流は、ある時点（減少時点と呼ぶことができる）で減少される。
【0021】
図示される形態では、放電半導体スイッチング素子３０と呼ばれる半導体スイッチング素子（例えば、ＭＯＳＦＥＴ；金属酸化膜半導体電界効果トランジスタ、英：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）がさらに設けられており、放電半導体スイッチング素子３０は列ライン２２に接続されており、したがって、（放電半導体スイッチング素子の制御端子またはゲート端子に放電電圧を印加することにより）放電半導体スイッチング素子３０が導通状態に切り替えられるとき、コンデンサ２８が放電される。例えば、放電半導体スイッチング素子３０のドレイン端子は列ライン２２に接続されており、放電半導体スイッチング素子３０のソース端子は接地されている。放電半導体スイッチング素子３０が非導通状態にある場合、コンデンサ２８での電荷は保持される。
【0022】
電流検出ユニット２６またはそのアナログ／デジタル変換器２７、ならびにコンデンサ２８および場合によっては放電半導体スイッチング素子３０は、検出回路の素子とみなされ得る。
【0023】
さらに、入力電圧回路３８または入力電圧生成回路も設けられている。入力電圧回路３８は、入力端子２１での入力電圧（またはそれに対応して半導体スイッチング素子２０でのゲート電圧、すなわち半導体スイッチング素子２０のゲートに印加される電圧）を、低いレベルから始めて、とりわけゼロのレベル（例えば接地電位）から始めて、所定の入力値に対応する入力電圧レベルに達するまで、（図示されているｎチャネル型半導体スイッチング素子の場合には）経時的に増加するように設計されている。ここで、ｐチャネル型半導体スイッチング素子が使用される場合、入力電圧はゼロから減少されることに留意されたい。すなわち、どちらの場合にも、（絶対値で低いレベル、とりわけゼロからの）入力電圧の絶対値の増加が生じる。
【0024】
２つのベクトル（重み値を有する重みベクトル、入力値を有する入力ベクトル）間の演算に関して、入力電圧レベルを入力値とみなすことができ、高い入力電圧レベルが大きい入力値に対応する。
【0025】
入力電圧回路３８の図示される実装形態では（ここで同様に使用することができるであろう別の実装形態については図４を参照）、入力電圧回路３８は、入力電圧源３２および抵抗器３６を有する。入力電圧源３２は、行ライン３４を介してメモリセルの入力端子２１（または半導体スイッチング素子２０のゲート端子）に接続されており、抵抗器３６は、行ライン３４に設けられている。したがって、入力電圧源３２は、抵抗器３６を介してメモリセルの入力端子２１（または半導体スイッチング素子２０のゲート端子）に接続されている。
【0026】
入力電圧源３２は、仕様（入力値）に対応する入力電圧レベルを有する入力電圧をオン／オフ可能に提供するように設計されている。すなわち、入力電圧源３２の各々は、入力電圧のうちの割り当てられた１つ（すなわち、それぞれの入力電圧源が接続されているメモリセルの入力端子２１での電圧または半導体スイッチング素子のゲート電圧がその入力電圧まで高められることになる、入力電圧）をオン／オフ可能に提供するように作動される。ここで、スイッチオフ状態では、電圧は提供されず（電圧ゼロまたは接地電位）、スイッチオン状態では、それぞれの入力電圧レベルを有する入力電圧が提供される。入力電圧源３２は、スイッチオフ状態とスイッチオン状態との間で切り替わるように作動可能である。
【0027】
スイッチオフ状態から始めて、入力電圧源３２が（同時にまたは本質的に同時に）スイッチオン状態に切り替えられると、抵抗器２８を介して電流が生じ、この電流により、半導体スイッチング素子２０のゲート端子が経時的に充電され、したがって半導体スイッチング素子２０のゲート電圧が経時的に増加される。半導体スイッチング素子のゲート端子でその閾値電圧を超えると、上述したように、減少時点と呼ばれる時点で飽和電圧に達するまで電流（セル電流）が生じる。
【0028】
検出回路は、検出時点と呼ばれる予め決定された時点で、ＡＤＣ２７によって決定されるデジタル値（列ラインへの測定電流に対応する）を測定値として検出するようにさらに設計されている。すなわち、ここでは、セル電流の合計に等しい列ラインでの総電流が測定電流を表し、その強度がＡＤＣによって測定される。列ラインからコンデンサへの電流は減少時点でそれぞれ再び減少されるので、半導体スイッチング素子がすべて同時には切り替わらないという前提の下で、列ラインでの総電流は比較的低いままである。それに対応して、低い分解能、すなわち低ビット数、例えば３ビットまたは４ビットのＡＤＣを使用することができ、そのようなＡＤＣは、面積およびエネルギー消費が小さい。典型的には、入力値および重み値はそれぞれの値範囲にわたって分散されているので、人工知能またはニューラルネットワークの分野での応用では、たいていは上記の前提が満たされている。そのような用途は、個々の場合にＡＤＣの分解能が十分でない場合でも、ある程度の誤差許容度を有する。
【0029】
さらに、一実施形態では、検出時点が早いほどより大きい重みを各検出時点に割り当て、測定値にわたって、上記の重みを用いて重み付けされた合計を決定することが企図されている。このようにして、検出時点と重みとを適切に選択した場合にドット積に対応する２つのベクトルの演算結果を決定することができる。それに対応して、検出回路は、この重み付け和生成を実行するように構成されていてもよい（分かりやすくするために、検出回路の対応する素子は示されていない）。
【0030】
検出時点は、とりわけ、入力電圧またはゲート電圧が上昇または増加する期間（上昇期間）内で、例えば減少時点に対して選択される。この選択は、計算および／またはシミュレーションおよび／または試行に基づくことができる。典型的にはデジタル値として与えられている入力値および重み値、それにより典型的にはまた入力電圧レベルおよび閾値は、それぞれ有限数の既知の離散値のみ有するので、例えば、取り得る減少時点を（計算および／またはシミュレーションおよび／または試行によって）決定することができ、それに対応して、それらの取り得る減少時点に対して検出時点を定めることができ、したがってこれらの時点にそれぞれのセル電流が存在し得る。
【0031】
図３は、本発明の別の実施形態による回路を示す。
ここでのメモリセルも、図２と同様に、プログラム可能な閾値電圧を有する半導体スイッチング素子２０として構成されており、したがって図２の関連する説明が参照される。同様に、入力電圧回路３８は、ここでも入力電圧源３２および抵抗器３６を備えて実装されているので、ここでも図２の関連する説明が参照される。
ここでのメモリセルも、図２と同様に、プログラム可能な閾値電圧を有する半導体スイッチング素子２０として構成されており、したがって図２の関連する説明が参照される。同様に、入力電圧回路３８は、ここでも入力電圧源３２および抵抗器３６を備えて実装されているので、ここでも図２の関連する説明が参照される。
【0032】
この検出回路は、図２の検出回路とは異なり、電圧源２４と列ライン２２との間に２つの並列の電流経路、すなわち測定電流経路４０（または測定経路）および補償電流経路４２（または補償経路）を有する。図２とは異なり、半導体スイッチング素子２０のドレイン端子間にはコンデンサも放電半導体スイッチング素子も設けられていない。
【0033】
図３の実施形態では、半導体スイッチング素子２０のドレイン端子は、列ラインに直接接続されている。これにより、半導体スイッチング素子２０のゲート電圧がこの半導体スイッチング素子の閾値電圧を超えるときまたは超えている限り、（図２とは異なり）電流が列ライン２２からそれぞれの半導体スイッチング素子２０を通って（接地へ）永続的に流れることになる。半導体スイッチング素子を通るこの電流が、セル電流を表す。
【0034】
電圧源２４は、測定電流経路４０およびそれに並列に接続された補償電流経路４２を介して列ライン２２に接続されており、したがって、列ラインには、測定電流経路４０を介して流れる測定電流と、補償電流経路４２を介して流れる補償電流とからなる合計電流または列電流が流れる。それゆえ、列電流の強度は、測定電流の強度と補償電流の強度との合計に等しい。列電流は、ここでも、列ライン２２に接続された半導体スイッチング素子２０のすべてのセル電流の合計である。
【0035】
測定電流経路４０にはアナログ／デジタル変換器４４が（例えば電流検出ユニットの一部として）配置されており、アナログ／デジタル変換器４４は、測定電流の強度を測定し、予め決定された検出時点で、測定値を表す対応するデジタル値を決定するように設計されている。
【0036】
測定値は、補償合計を決定するために、そのために設計された加算器／レジスタ４６によって加算される。さらに、補償経路４２は、補償電流の強度が補償合計に対応するように補償経路内で補償電流を提供するように設計されている。このために、補償経路４２にデジタル／アナログ変換器４８が配置されていてもよく、デジタル／アナログ変換器４８は、バイナリ形式での補償合計を、その強度が補償合計に対応する電流（補償電流）に変換する。加算器／レジスタ４６は、アナログ／デジタル変換器４４（ＡＤＣ）と、補償経路４２またはデジタル／アナログ変換器４８とに接続されている。
【0037】
列電流は、（検出時点が半導体スイッチング素子２０のスイッチング時点と一致しない限り）検出時点において変化しないままなので、これらの時点（またはその直後）における測定電流はすなわち、補償電流の増加分だけ減少する。したがって、図２の形態の場合と同様に、測定電流は、減少時点を表す特定の時点に減少される。検出回路のこの実施形態では、減少時点は、検出時点と等しいか、または信号通過時間による短い時間遅延が加算器／レジスタ４６および／もしくはデジタル／アナログ変換器４８によって考慮されるときには検出時点の直後である。とりわけ、２つの連続する検出時点間にそれぞれ１つの減少時点があるのが望ましい。すなわち、加算器／レジスタ４６および／またはデジタル／アナログ変換器４８を介する信号通過時間は、２つの連続する検出時点間の時間間隔よりも短いのが望ましい。検出時点は、とりわけそれらが半導体スイッチング素子２０のスイッチング時点と一致しないように、計算および／またはシミュレーションおよび／または試行に基づいて選択することができる。
【0038】
図２に関連して既に説明したように、ここでも測定値から重み付け和を決定することができ、個々の測定値は、それぞれの測定値が検出された検出時点に対応する重みで重み付けされる。
【0039】
【0040】
行ライン５２を介してメモリセルの入力端子２１（または半導体スイッチング素子２０のゲート端子）に接続されている入力電圧回路５０は、ここでは図２および図３のものとは異なるように構成されている。入力電圧回路５０は、ここでも、経時的に入力電圧を（絶対値で）増加または上昇させるように設計されている。入力電圧回路５０はデジタル／アナログ変換器（図示せず）を備え、デジタル／アナログ変換器は、行ライン５２またはメモリセルの入力端子に接続されており、それぞれの行ラインまたはそれぞれの入力端子に入力電圧を提供するようにそれぞれ設計されており、入力電圧は、それぞれのデジタル／アナログ変換器が作動されるデジタル値に対応する。ここで、各デジタル／アナログ変換器は、入力電圧回路によって、デジタル値の（絶対値が）上昇するシーケンスで作動され、ここでは、ゼロ（または低い値）から始まって、シーケンスの最後の値が入力値に対応する。したがって、対応する行ラインまたは対応する入力端子２１での入力電圧は、ゼロ（もしくは接地）または低い値から始まって、所定の入力値に対応する入力電圧レベルまで（絶対値で）段階的に上昇する。ここで、上昇は、とりわけすべてのデジタル／アナログ変換器に関して同じ上昇期間にわたって線形に生じ得る。すなわち、それに対応してデジタル値の昇順シーケンスが決定される。この入力電圧回路の実装形態は、ゲート電圧の上昇の正確な制御を可能にする。
【0041】
【0042】
図２、図３、および図４の形態では、各メモリセルは、プログラム可能な閾値電圧を有する半導体スイッチング素子によってそれぞれ形成されている。代替または追加として、メモリセルはそれぞれメモリスタを含み得、すなわち、各メモリセル（またはメモリセルの少なくとも一部）は、メモリスタおよび半導体スイッチング素子（プログラム可能な閾値電圧を有さないまたは有する）を含み得る。
【0043】
対応する一形態が図５に示されており、図５は、本発明のさらなる一実施形態による回路を示す。
図５で、各メモリセルは、半導体スイッチング素子２０およびメモリスタ６０を含む。メモリスタ６０は、入力端子２１（対応する行ライン３４に接続されている）と、関連のメモリセルの半導体スイッチング素子２０のゲート端子との間にそれぞれ接続されている。メモリスタ６０は、プログラム可能な抵抗値または導電率を有する。半導体スイッチング素子２０は、プログラム可能な閾値電圧を有さない半導体スイッチング素子であっても、またはプログラム可能な閾値電圧を有する半導体スイッチング素子であってもよい。
図５で、各メモリセルは、半導体スイッチング素子２０およびメモリスタ６０を含む。メモリスタ６０は、入力端子２１（対応する行ライン３４に接続されている）と、関連のメモリセルの半導体スイッチング素子２０のゲート端子との間にそれぞれ接続されている。メモリスタ６０は、プログラム可能な抵抗値または導電率を有する。半導体スイッチング素子２０は、プログラム可能な閾値電圧を有さない半導体スイッチング素子であっても、またはプログラム可能な閾値電圧を有する半導体スイッチング素子であってもよい。
【0044】
２つのベクトル（重み値を有する重みベクトル、入力値を有する入力ベクトル）間の演算に関連して、メモリスタの抵抗値を重み値とみなすことができ、例えば、より低い抵抗値がより大きい重み値に対応する。例えば、プログラム可能な閾値電圧を有する半導体スイッチング素子が使用される場合、より低い閾値電圧がより大きい重み値に対応する。例えば、メモリスタに加えてプログラム可能な閾値電圧を有する半導体スイッチング素子を使用することにより、とりわけより大きい値範囲にわたる、より多くの異なる重み値を表すことができる。
【0045】
メモリセルのメモリスタ６０のプログラムされた抵抗値に応じて、半導体スイッチング素子２０のゲート電圧が多かれ少なかれ急上昇する。したがって、メモリセルは、適切な時点にアクティブ化される。それに対応して、行ライン３４に接続された入力電圧回路６２を使用することができ、入力電圧回路６２は、入力値に対応する入力電圧レベルに直接対応して、すなわち電圧上昇を伴わずに入力電圧を提供する。例えば、入力電圧回路は、行ライン３４に接続された入力電圧源３２を備えることができる。ここで、入力電圧源は、図２および図３と同様に、入力電圧レベルを有する入力電圧を提供するように設計されている。代替として、例えば電圧上昇のより良好な制御を可能にするために、図２、図３、および図４に示される入力電圧回路３８、５０のうちの１つ（すなわち電圧上昇を伴う）を使用することもできるであろう。
【0046】
【0047】
図２、図３、図４、および図５の形態では、行列回路のそれぞれ１つの列が示されていた。複数の列がある場合、異なる列のメモリセルの入力端子は同じ行ラインに接続されていてもよく、すなわち行ラインは複数の列にわたって延び、したがって個々の入力電圧回路が、複数の列に関する入力電圧を生成することができる。複数の列がある場合、各列ごとに、図２の形態についてはアナログ／デジタル変換器２７を備えた電流検出ユニット２６、または図３、図４、図５の形態については測定電流経路４０およびそれに並列に接続された補償経路４２が設けられていてもよい。代替として、アナログ／デジタル変換器２７を備えた電流検出ユニット２６、または測定電流経路４０およびそれに並列に接続された補償経路４２が複数の列ラインのために設けられていてもよく、マルチプレクサなどを介して、列ラインのそれぞれ１つがそれと接続可能である。この場合、入力電圧を各列ごとにそれぞれ新たに印加する必要があるであろう。
【0048】
図６は、一例示的実施形態による回路を使用して、入力エントリを有する入力ベクトルと重みエントリを有する重みベクトルとの間のベクトル演算を実行するためのフローチャートを示す。
【0049】
任意選択のステップ１００で、電圧生成回路および検出回路の作動前に、重みエントリに対応して半導体スイッチング素子の閾値電圧のプログラムが行われる。
ステップ１１０で、入力電圧回路は、入力エントリに対応する入力値で作動される。すなわち、入力ベクトルの入力エントリに対応して入力値が予め定められるか、または（例えば入力値を入力電圧回路の入力レジスタに伝送することによって）入力電圧回路が入力値で作動される。また、入力電圧回路が、（例えば、図２、図３、図４に従って絶対値で入力電圧レベルまで上昇して、または図５に従って入力電圧レベルで直接）入力電圧を生成するようにトリガされる。
ステップ１１０で、入力電圧回路は、入力エントリに対応する入力値で作動される。すなわち、入力ベクトルの入力エントリに対応して入力値が予め定められるか、または（例えば入力値を入力電圧回路の入力レジスタに伝送することによって）入力電圧回路が入力値で作動される。また、入力電圧回路が、（例えば、図２、図３、図４に従って絶対値で入力電圧レベルまで上昇して、または図５に従って入力電圧レベルで直接）入力電圧を生成するようにトリガされる。
【0050】
ステップ１２０で、検出回路が、検出時点で測定値を決定するように作動またはトリガされる。ここで、検出回路に検出時点が予め定められ、例えばそれに対応して少なくとも１つの検出時点レジスタが設定されることが追加的に企図されていてもよい。
【0051】
ステップ１３０で、測定値または測定値の重み付け和の検出が行われる。
ステップ１００を再度実行することなく、ステップ１１０、１２０、および１３０を数回繰り返すことができる。
ステップ１００を再度実行することなく、ステップ１１０、１２０、および１３０を数回繰り返すことができる。
【0052】
ベクトル演算回路は、（例えば図２、図３、および図４に示されるような）本発明による回路の一実施形態と、上記のステップを実行するように設計されている制御回路（図示せず）とを含み得る。
援助および支援に関する情報
本出願に至ったプロジェクトは、助成金契約第８２６６５５号に基づいて合弁会社ＥＣＳＥＬ（合同事業）から資金提供を受けた。この合同事業は、欧州連合のホライゾン２０２０研究・イノベーションプログラム、およびベルギー、フランス、ドイツ、オランダ、スイスから支援を受けている。
援助および支援に関する情報
本出願に至ったプロジェクトは、助成金契約第８２６６５５号に基づいて合弁会社ＥＣＳＥＬ（合同事業）から資金提供を受けた。この合同事業は、欧州連合のホライゾン２０２０研究・イノベーションプログラム、およびベルギー、フランス、ドイツ、オランダ、スイスから支援を受けている。
【符号の説明】
【0053】
２ メモリスタ
４ 行ライン
６ 列ライン
８ トランスインピーダンス増幅器
１０ 演算増幅器
１２ 抵抗器
１４ デジタル／アナログ変換器
１６ サンプルアンドホールド回路
１８ アナログ／デジタル変換器
２０ 半導体スイッチング素子
２１ 入力端子
２２ 列ライン／半導体スイッチング素子
２４ 電圧源
２６ 電流検出ユニット
２７ アナログ／デジタル変換器／ＡＤＣ
２８ コンデンサ
３０ 放電半導体スイッチング素子
３２ 入力電圧源
３４ 行ライン
３６ 抵抗器
３８ 入力電圧回路
４０ 測定電流経路
４２ 補償電流経路
４４ アナログ／デジタル変換器
４６ 加算器／レジスタ
４８ デジタル／アナログ変換器
５０ 入力電圧回路
５２ 行ライン
６０ メモリスタ
６２ 入力電圧回路
４ 行ライン
６ 列ライン
８ トランスインピーダンス増幅器
１０ 演算増幅器
１２ 抵抗器
１４ デジタル／アナログ変換器
１６ サンプルアンドホールド回路
１８ アナログ／デジタル変換器
２０ 半導体スイッチング素子
２１ 入力端子
２２ 列ライン／半導体スイッチング素子
２４ 電圧源
２６ 電流検出ユニット
２７ アナログ／デジタル変換器／ＡＤＣ
２８ コンデンサ
３０ 放電半導体スイッチング素子
３２ 入力電圧源
３４ 行ライン
３６ 抵抗器
３８ 入力電圧回路
４０ 測定電流経路
４２ 補償電流経路
４４ アナログ／デジタル変換器
４６ 加算器／レジスタ
４８ デジタル／アナログ変換器
５０ 入力電圧回路
５２ 行ライン
６０ メモリスタ
６２ 入力電圧回路
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2024-05-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ベクトル演算を実行するための回路であって、
－ 列ライン（２２）に接続されている複数のメモリセルであって、前記複数のメモリセルの各々が、入力端子（２１）と、前記入力端子に接続されたゲート端子、ドレイン端子、およびソース端子を有する半導体スイッチング素子（２０）とを有し、それぞれ前記ドレイン端子または前記ソース端子が前記列ライン（２２）に接続されており、前記ゲート端子でのゲート電圧が絶対値で十分に高いとき、前記メモリセルがアクティブ化され、したがって、前記ドレイン端子および前記ソース端子での電圧が適切であるとき、セル電流が列ラインからまたは列ラインに伝導される、複数のメモリセルと、
－ 前記入力端子に接続されており、前記入力端子での所定の入力値に対応して入力電圧を生成するように設計されているかまたは作動可能な入力電圧回路（３８、５０、６２）と、
－ 前記列ライン（２２）に接続された検出回路であって、列ラインに流入または列ラインから流出する測定電流の強度に対応するデジタル値を決定するように設計されているアナログ／デジタル変換器（２７、４４）を有する、検出回路と
を備え、
前記検出回路が、
予め決定されたまたは決定可能な検出時点で、前記アナログ／デジタル変換器（２７、４４）によって決定されたデジタル値を検出し、前記検出時点に対応する測定値を決定する、および、
前記測定電流を、減少時点で、既にアクティブ化されているメモリセルのセル電流の分だけ減少する
ように設計されている、回路。
－ 列ライン（２２）に接続されている複数のメモリセルであって、前記複数のメモリセルの各々が、入力端子（２１）と、前記入力端子に接続されたゲート端子、ドレイン端子、およびソース端子を有する半導体スイッチング素子（２０）とを有し、それぞれ前記ドレイン端子または前記ソース端子が前記列ライン（２２）に接続されており、前記ゲート端子でのゲート電圧が絶対値で十分に高いとき、前記メモリセルがアクティブ化され、したがって、前記ドレイン端子および前記ソース端子での電圧が適切であるとき、セル電流が列ラインからまたは列ラインに伝導される、複数のメモリセルと、
－ 前記入力端子に接続されており、前記入力端子での所定の入力値に対応して入力電圧を生成するように設計されているかまたは作動可能な入力電圧回路（３８、５０、６２）と、
－ 前記列ライン（２２）に接続された検出回路であって、列ラインに流入または列ラインから流出する測定電流の強度に対応するデジタル値を決定するように設計されているアナログ／デジタル変換器（２７、４４）を有する、検出回路と
を備え、
前記検出回路が、
予め決定されたまたは決定可能な検出時点で、前記アナログ／デジタル変換器（２７、４４）によって決定されたデジタル値を検出し、前記検出時点に対応する測定値を決定する、および、
前記測定電流を、減少時点で、既にアクティブ化されているメモリセルのセル電流の分だけ減少する
ように設計されている、回路。
【請求項2】
前記検出回路が、前記測定値の重み付け和を決定するようにさらに設計されており、各測定値が、対応する前記検出時点に割り当てられている重みで重み付けされる、請求項１に記載の回路。
【請求項3】
前記検出回路が、前記列ライン（２２）に接続されている、測定電流経路（４０）およびそれに並列に接続された補償経路（４２）を有し、ならびに加算器／レジスタ（４６）を有し、
前記測定電流経路（４０）が、前記測定電流が前記測定電流経路（４０）を通って前記列ライン（２２）に流入するように設計されており、
前記加算器／レジスタ（４６）が、前記測定値の補償和を生成するように設計されており、
前記補償経路（４８）が、強度が前記補償合計に対応する補償電流を前記列ラインに伝導するように設計されている、
請求項１に記載の回路。
前記測定電流経路（４０）が、前記測定電流が前記測定電流経路（４０）を通って前記列ライン（２２）に流入するように設計されており、
前記加算器／レジスタ（４６）が、前記測定値の補償和を生成するように設計されており、
前記補償経路（４８）が、強度が前記補償合計に対応する補償電流を前記列ラインに伝導するように設計されている、
請求項１に記載の回路。
【請求項4】
前記減少時点が前記検出時点と等しいかもしくは前記検出時点の直後にある、および／または２つの連続する検出時点間にそれぞれ１つの減少時点がある、請求項１に記載の回路。
【請求項5】
前記検出回路が、前記ドレイン端子または前記ソース端子と前記列ライン（２２）との間に設けられている少なくとも１つのコンデンサ（２８）を有する、請求項１に記載の回路。
【請求項6】
前記列ライン（２２）が、対応する作動時に前記少なくとも１つのコンデンサ（２８）を放電するように設計されている放電半導体スイッチング素子（３０）に接続されている、請求項５に記載の回路。
【請求項7】
すべてのメモリセルがセル電流を前記列ラインからまたは前記列ラインに同時に伝導するとき、前記アナログ／デジタル変換器（２７、４４）の分解可能な最大電流強度が、前記列ライン（２２）を流れる電流の最大電流強度のごく一部であり、ここで、前記ごく一部が、０．５以下であるか、０．２以下であるか、または０．１以下である、請求項１に記載の回路。
【請求項8】
前記半導体スイッチング素子（２０）が、プログラム可能な閾値電圧を有し、半導体スイッチング素子（２０）が、とりわけ、強誘電体電界効果トランジスタまたはフローティングゲートを有する金属酸化膜電界効果トランジスタである、請求項１に記載の回路。
【請求項9】
前記複数のメモリセルの各メモリセル、または前記複数のメモリセルの一部が、前記入力端子と前記ゲート端子との間に設けられているメモリスタを有する、請求項１に記載の回路。
【請求項10】
前記半導体スイッチング素子（２０）の前記閾値電圧および／または前記メモリスタの前記抵抗値を、所定の重み値に対応してプログラムするように設計されているプログラミング回路を含む、請求項８に記載の回路。
【請求項11】
前記入力電圧回路（３８、５０）が、前記入力値に対応する入力電圧レベルまで絶対値で上昇するように前記入力電圧を生成するように設計されている、請求項１に記載の回路。
【請求項12】
前記入力電圧回路（３８）が、入力電圧源（３２）および抵抗器（３６）を有し、前記入力電圧源が、前記入力電圧レベルを有する前記電圧を提供するように設計されており、前記入力電圧源が、前記抵抗器を介して前記入力端子に接続されており、ならびに／または
前記入力電圧回路（５０）がデジタル／アナログ変換器を有し、前記デジタル／アナログ変換器が、前記メモリセルの前記入力端子に接続されており、それぞれの前記入力端子に、それぞれの前記デジタル／アナログ変換器が作動されるデジタル値に対応する電圧を提供するようにそれぞれ設計されており、前記入力電圧回路（５０）が、とりわけ前記入力値に達するまで、デジタル値の絶対値が上昇するシーケンスで前記デジタル／アナログ変換器を作動するように設計されている、
請求項１１に記載の回路。
前記入力電圧回路（５０）がデジタル／アナログ変換器を有し、前記デジタル／アナログ変換器が、前記メモリセルの前記入力端子に接続されており、それぞれの前記入力端子に、それぞれの前記デジタル／アナログ変換器が作動されるデジタル値に対応する電圧を提供するようにそれぞれ設計されており、前記入力電圧回路（５０）が、とりわけ前記入力値に達するまで、デジタル値の絶対値が上昇するシーケンスで前記デジタル／アナログ変換器を作動するように設計されている、
請求項１１に記載の回路。
【請求項13】
請求項１から１２のいずれか一項に記載の回路を使用して、入力エントリを有する入力ベクトルと重みエントリを有する重みベクトルとの間のベクトル演算を実行する方法であって、
前記入力エントリに対応する入力値で前記入力電圧回路を作動し、前記入力電圧を生成するように前記入力電圧回路をトリガするステップ（１１０）と、
前記検出時点での前記測定値を決定するために、前記検出回路を作動させるステップ（１２０）と、
前記測定値、および／または請求項２に従属する限りにおいては前記測定値の前記重み付け和を検出するステップ（１３０）と
を含む、方法。
前記入力エントリに対応する入力値で前記入力電圧回路を作動し、前記入力電圧を生成するように前記入力電圧回路をトリガするステップ（１１０）と、
前記検出時点での前記測定値を決定するために、前記検出回路を作動させるステップ（１２０）と、
前記測定値、および／または請求項２に従属する限りにおいては前記測定値の前記重み付け和を検出するステップ（１３０）と
を含む、方法。
【請求項14】
前記半導体スイッチング素子がプログラム可能な閾値電圧を有し、および／または前記メモリセルがメモリスタを有し、前記半導体スイッチング素子および／または前記メモリスタの前記閾値電圧のプログラミング（１００）が、前記電圧生成回路および前記検出回路を作動する前に、前記重みエントリに従って実行される、請求項１３に記載の方法。
【請求項15】
請求項１から１２のいずれか一項に記載の回路と、請求項１３に記載の方法を実行するように設計されている制御回路とを含むベクトル演算回路。
【外国語明細書】