特開 2024-112791 半導体デバイスのためのパワーオーバーレイパッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024112791

(43)【公開日】2024-08-21

(54)【発明の名称】半導体デバイスのためのパワーオーバーレイパッケージ

(51)【国際特許分類】

   H01L 23/48 20060101AFI20240814BHJP

【ＦＩ】

H01L23/48 G

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024017121

(22)【出願日】2024-02-07

(31)【優先権主張番号】18/166,192

(32)【優先日】2023-02-08

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】390041542

【氏名又は名称】ゼネラル・エレクトリック・カンパニイ

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田 雅人

(74)【代理人】

【識別番号】100154922

【弁理士】

【氏名又は名称】崔 允辰

(74)【代理人】

【識別番号】100207158

【弁理士】

【氏名又は名称】田中 研二

(72)【発明者】

【氏名】アルン・ヴィルーパークシャ・ゴウダ

(72)【発明者】

【氏名】リュビサ・ディー・ステヴァノヴィク

(72)【発明者】

【氏名】クリストファー・ジェームズ・カプスタ

(72)【発明者】

【氏名】ロバート・ドワイン・ゴスマン

(72)【発明者】

【氏名】リスト・イイッカ・サカリ・トゥオミネン

(57)【要約】

【課題】パワーオーバーレイパッケージを有する半導体デバイスを提供すること。
【解決手段】半導体アッセンブリは、半導体デバイスと、前記デバイスに連結されているＰＯＬ－ＲＤＬパッケージとを含む。デバイスは、上側表面と、ゲートパッドと、前記上側表面の上に配設されている少なくとも１つのソースパッドとを含む。ＰＯＬ－ＲＤＬパッケージは、前記デバイスの少なくとも１つの前記ソースパッドに電気的に連結されている少なくとも１つのソースパッドと、配設されている少なくとも１つのコンタクトパッドとを有する誘電体層を含む。抵抗率値を有する少なくとも１つのトレース接続部は、前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドを少なくとも１つの前記コンタクトパッドに電気的に連結している。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体アッセンブリであって、
半導体デバイスと、
前記半導体デバイスに連結されているＰＯＬ－ＲＤＬパッケージと
を含み、
前記半導体デバイスが、
上側表面と、
前記上側表面の上に配設されているゲートパッドと、
前記上側表面の上に配設されている少なくとも１つのソースパッドと
を含み、
前記ＰＯＬ－ＲＤＬパッケージが、
上側表面を含む誘電体層と、
前記誘電体層の前記上側表面の上に配設されており、前記半導体デバイスの少なくとも１つの前記ソースパッドに電気的に連結されている、少なくとも１つのソースパッドと、
前記誘電体層の前記上側表面の上に配設されている少なくとも１つのコンタクトパッドと、
所定の抵抗率値を有しており、前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドを少なくとも１つの前記コンタクトパッドに電気的に連結している、少なくとも１つのトレース接続部と
を含む、半導体アッセンブリ。

【請求項2】

前記誘電体層の前記上側表面の上に配設されており、前記半導体デバイスの前記ゲートパッドに電気的に連結されている、ゲートパッドをさらに含む、請求項１に記載の半導体アッセンブリ。

【請求項3】

少なくとも１つの前記トレース接続部は、少なくとも１つの前記コンタクトパッドの幅よりも小さい幅を有しており、前記トレース接続部の前記幅は、前記トレース接続部の前記抵抗率値を制御する、請求項１に記載の半導体アッセンブリ。

【請求項4】

少なくとも１つの前記トレース接続部は、第１の抵抗率値を有する第１の材料から作製されており、少なくとも１つの前記コンタクトパッドは、第２の抵抗率値を有する材料から作製されており、前記第１の抵抗率値は、前記第２の抵抗率値よりも大きい、請求項１に記載の半導体アッセンブリ。

【請求項5】

前記第２の材料は、前記第１の材料の上に層状にされている、請求項３に記載の半導体アッセンブリ。

【請求項6】

電気リード線を少なくとも１つの前記ソースパッドに取り付けるための少なくとも１つの相互接続パッドをさらに含む、請求項１に記載の半導体アッセンブリ。

【請求項7】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドおよび少なくとも１つの前記コンタクトパッドは、取り付けパッドをそれぞれ含む、請求項１に記載の半導体アッセンブリ。

【請求項8】

少なくとも１つの前記トレース接続部は、はんだによって前記取り付けパッドに装着されている抵抗器を含む、請求項７に記載の半導体アッセンブリ。

【請求項9】

前記半導体デバイスは、第１の表面積を画定する第１の外側周辺縁部を含み、前記ＰＯＬ－ＲＤＬパッケージの前記誘電体層は、第２の表面積を画定する第２の外側周辺縁部を含み、前記第２の表面積は、前記第１の表面積よりも大きく、前記第２の外側周辺縁部は、前記第１の外側周辺縁部を越えて延在し、オーバーハング領域を画定している、請求項１に記載の半導体アッセンブリ。

【請求項10】

少なくとも１つの前記コンタクトパッドは、前記第１の外側周辺縁部まで延在している、請求項９に記載の半導体アッセンブリ。

【請求項11】

少なくとも１つの前記コンタクトパッドは、前記オーバーハング領域の中に少なくとも部分的に配設されている、請求項９に記載の半導体アッセンブリ。

【請求項12】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドは、前記第１の外側周辺縁部まで延在している、請求項９に記載の半導体アッセンブリ。

【請求項13】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドは、前記オーバーハング領域の中に少なくとも部分的に配設されている、請求項９に記載の半導体アッセンブリ。

【請求項14】

前記ＰＯＬ－ＲＤＬパッケージは、
前記誘電体層の上に配設されているゲートコンタクトと、
前記ゲートコンタクトを前記半導体デバイスの前記ゲートパッドに電気的に連結する追加的なトレース接続部と
をさらに含む、請求項１に記載の半導体アッセンブリ。

【請求項15】

半導体アッセンブリを製造する方法であって、
ＰＯＬ－ＲＤＬパッケージの誘電体層を半導体デバイスの上側表面に連結するステップであって、前記半導体デバイスは、前記上側表面の上に配設されている少なくとも１つのソースパッドおよびゲートパッドを含む、ステップと、
前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを前記誘電体層の上側表面の上に形成するステップと、
前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドを前記半導体デバイスの少なくとも１つの前記ソースパッドに電気的に連結するステップと、
前記ＰＯＬ－ＲＤＬパッケージのゲートパッドを前記誘電体層の前記上側表面の上に形成するステップと、
前記ＰＯＬ－ＲＤＬパッケージの前記ゲートパッドを前記半導体デバイスの前記ゲートパッドに電気的に連結するステップと、
少なくとも１つのコンタクトパッドを前記誘電体層の前記上側表面の上に形成するステップと、
所定の抵抗率値を有する少なくとも１つのトレース接続部を使用して、前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドを少なくとも１つの前記コンタクトパッドに電気的に連結するステップと
を含む、方法。

【請求項16】

前記半導体デバイスは、第１の表面積を画定する第１の外側周辺縁部を含み、前記ＰＯＬ－ＲＤＬパッケージの前記誘電体層は、第２の表面積を画定する第２の外側周辺縁部を含み、前記第２の表面積は、前記第１の表面積よりも大きく、前記第２の外側周辺縁部は、前記第１の外側周辺縁部を越えて延在し、オーバーハング領域を形成している、請求項１５に記載の方法。

【請求項17】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドの上におよび前記誘電体層の少なくとも１つの前記コンタクトパッドの上に、取り付けパッドを形成するステップをさらに含む、請求項１５に記載の方法。

【請求項18】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドを少なくとも１つの前記コンタクトパッドに電気的に連結するステップは、前記取り付けパッドの上に抵抗器をはんだ付けするステップを含む、請求項１７に記載の方法。

【請求項19】

前記抵抗器は、１０ｍΩから１００ｍΩの範囲にある抵抗率値を有している、請求項１８に記載の方法。

【請求項20】

少なくとも１つの前記トレース接続部は、少なくとも１つの前記コンタクトパッドの幅よりも小さい幅を有しており、前記トレース接続部の前記幅は、前記トレース接続部の前記抵抗率値を制御する、請求項１５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的に、半導体デバイスに関し、より具体的には、パワーオーバーレイパッケージを有する半導体デバイスに関する。

【背景技術】

【0002】

パワー半導体アッセンブリは、スイッチモード電源などのようなパワーエレクトロニクス回路においてスイッチまたは整流器として使用されるデバイスを含む。パワー半導体デバイスは、多量の電流を流すために、および、大電圧を支持するために、高電圧パワー用途において使用される。使用時に、高電圧パワー半導体デバイスは、パワーオーバーレイ（「ＰＯＬ」：power overlay）パッケージおよび相互接続システムによって、外部回路に接続されている。

【0003】

少なくともいくつかの公知のアッセンブリでは、ＰＯＬパッケージが、半導体デバイスの上に層状にされている。半導体デバイスは、半導体デバイスの上部表面の上に配設されている少なくとも１つのソースパッドおよびゲートパッドを含む。ＰＯＬパッケージは、ルーティング層として構成されている少なくとも１つのＰＯＬ相互接続層を含む。少なくとも１つのＰＯＬ相互接続層は、半導体デバイスの上に堆積された少なくとも１つの誘電体層（隔離フィルムとも称される）、および、誘電体層を通って延在するメタライゼーションビア（metallization via）とともに積層されている。メタライゼーションビアは、半導体デバイスの少なくとも１つのソースパッドを、誘電体層の上部表面の上に配設されているソースパッドに電気的に連結しており、一方では、誘電体層の上部表面の上に配設されているゲートパッドは、半導体デバイスのゲートパッドに連結されている。誘電体層の上部表面の上に配設されているコンタクトパッド（たとえば、ケルビンコンタクトなど）は、誘電体層のソースパッドに電気的に連結されている。

【0004】

ＰＯＬパッケージは、一般的に、誘電体層の上のソースパッドに、コンタクトパッドに、およびゲートパッドに電気的に連結するための接続部を利用し、メタライゼーションビアを通して半導体デバイスにパワーを送達する。適正な電気的な接続を確立するために、誘電体層の上のソースパッド、コンタクトパッド、およびゲートパッドは、ソースパッド、コンタクトパッド、およびゲートパッドを接続部とはんだ付けするか、焼結するか、銅ボンディングするか、銅クリッピングするか、またはその他の方法で接続するために十分な表面積を必要とする。しかし、ソースパッド、コンタクトパッド、およびゲートパッドの表面積は、一般的に、半導体デバイスの全体的な表面積によって制限される。さらに、ＰＯＬパッケージなしでの、半導体デバイスの上のソースパッドおよびゲートパッドへの直接的なはんだ付け、焼結、銅ボンディング、および銅クリッピングは、半導体デバイスの上にボンディング応力を導入する。ＰＯＬパッケージの誘電体層の上のソースパッド、コンタクトパッド、およびゲートパッドの導入は、応力緩衝を提供し、半導体デバイスの上への応力を低減させる。

【0005】

したがって、半導体デバイスの利用可能なアクティブ面積を低減させることなく、より大きなソースパッド、コンタクトパッド、およびゲートパッドが利用されることが可能であるように、ＰＯＬパッケージの利用可能な表面を改善し、半導体デバイス表面へのボンディング接続部のボンディング応力を低減させる必要性が存在している。

【発明の概要】

【課題を解決するための手段】

【0006】

１つの態様では、半導体デバイスと、前記半導体デバイスに連結されているＰＯＬ－ＲＤＬパッケージとを含む半導体アッセンブリが開示されている。デバイスは、上側表面と、前記上側表面の上に配設されているゲートパッドと、前記上側表面の上に配設されている少なくとも１つのソースパッドとを含む。ＰＯＬ－ＲＤＬパッケージは、上側表面を含む誘電体層と、前記誘電体層の前記上側表面の上に配設されており、前記半導体デバイスの少なくとも１つの前記ソースパッドに電気的に連結されている、少なくとも１つのソースパッドと、前記誘電体層の前記上側表面の上に配設されている少なくとも１つのコンタクトパッドと、所定の抵抗率値（resistivity value）を有しており、前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドを少なくとも１つの前記コンタクトパッドに電気的に連結している、少なくとも１つのトレース接続部とを含む。

【0007】

別の態様において、半導体アッセンブリを製造する方法が開示されている。本方法は、ＰＯＬ－ＲＤＬパッケージの誘電体層を半導体デバイスの上側表面に連結するステップであって、半導体デバイスは、上側表面の上に配設されている少なくとも１つのソースパッドおよびゲートパッドを含む、ステップと、ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを誘電体層の上側表面の上に形成するステップと、ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを半導体デバイスの少なくとも１つのソースパッドに電気的に連結するステップと、ＰＯＬ－ＲＤＬパッケージのゲートパッドを誘電体層の上側表面の上に形成するステップと、ＰＯＬ－ＲＤＬパッケージのゲートパッドを半導体デバイスのゲートパッドに電気的に連結するステップと、少なくとも１つのコンタクトパッドを誘電体層の上側表面の上に形成するステップと、所定の抵抗率値を有する少なくとも１つのトレース接続部を使用して、ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを少なくとも１つのコンタクトパッドに電気的に連結するステップとを含む。

【0008】

本開示の主題は、添付の図面に図示されている例示的な実施形態を参照して、以下のテキストにおいてより詳細に説明されることとなる。

【図面の簡単な説明】

【0009】

【図1】本開示の１つ以上の実施形態による、半導体デバイスの上に配設されているＰＯＬパッケージを含む半導体アッセンブリの斜視図である。

【図2】図１の半導体アッセンブリの詳細Ａの拡大図である。

【図3】図１の半導体アッセンブリの分解図である。

【図4】線Ｂ－Ｂ’に沿ってとられた、図１の半導体アッセンブリの断面図である。

【図5】図１の半導体アッセンブリの上面図である。

【図6】図１の半導体アッセンブリの１つの実施形態の上面図である。

【図7】半導体アッセンブリを製造する方法の１つの実施形態を図示する図である。

【図8】半導体アッセンブリの代替的な実施形態の斜視図である。

【図9】半導体デバイスが破線で示されている状態の、図８に示されている半導体アッセンブリの上面図である。

【図10】半導体アッセンブリの代替的な実施形態の斜視図である。

【図11】半導体アッセンブリの代替的な実施形態の斜視図である。

【発明を実施するための形態】

【0010】

図面において使用される参照符号およびそれらの意味は、参照符号のリストにおいて要約形式で列挙されている。原則として、同一のパーツは、図において同じ参照符号を提供されている。

【0011】

以下の明細書および特許請求の範囲において、複数の用語が参照されることとなり、それらは、以下の意味を有するように定義されるものとする。

【0012】

本明細書で使用されるときに、単数形「a」、「an」、および「the」は、文脈が明示的にそうでないことを指定していない限り、複数の参照を含む。「含む（comprising）」、「含む（including）」、および「有する」という用語は、包含的であることを意図しており、列挙されたエレメント以外の追加的なエレメントが存在する可能性があるということを意味している。「随意的な」または「随意的に」という用語は、その後に記載される事象または状況が起こる可能性がありまたは起こらない可能性があるということを意味しており、また、その記載が、その事象が起こる事例と、その事象が起こらない事例とを含むということを意味している。

【0013】

別段の指示がない限り、近似的な言語（たとえば、本明細書で使用されているような、「一般的に」、「実質的に」、および「約」など）は、そのように修飾される用語が、絶対的なまたは完全な程度ではなく、当業者によって認識されることとなるように、近似的な程度にのみ適用される可能性があるということを示している。したがって、１つ以上の用語（たとえば、「約」、「おおよそ」、および「実質的に」など）によって修飾される値は、特定される正確な値に限定されるべきではない。少なくともいくつかの事例において、近似的な言語は、値を測定するための計器の精度に対応する可能性がある。ここで、ならびに、明細書および特許請求の範囲の全体を通して、範囲の限定が、識別される可能性がある。そのような範囲は、文脈または言語がそうでないことを示していない限り、組み合わせられおよび／または相互交換されることが可能であり、その中に含有されるすべてのサブレンジを含むことが可能である。

【0014】

追加的に、別段の指示がない限り、「第１の」、「第２の」などの用語は、単にラベルとして本明細書で使用されており、これらの用語が言及する項目に対して、順序的な、位置的な、または階層的な要件を課すことを意図していない。そのうえ、たとえば、「第２の」項目への言及は、たとえば、「第１の」もしくはより低く付番されている項目、または、「第３の」もしくはより高く付番されている項目の存在を必要とせず、または排除しない。

【0015】

本開示の実施形態は、一般的に、半導体デバイスをパッケージングするための構造体および方法に関し、より具体的には、オーバーハングしたＰＯＬ構造体を含む半導体デバイスに関する。本明細書で説明されている方法、システム、および装置は、ＰＯＬパッケージを有する少なくともいくつかの公知のパワー半導体デバイスの少なくともいくつかの不利益を克服する。より具体的には、本明細書で説明されているシステムおよび装置は、パワー半導体デバイスの上に直接的に位置決めされている再分配層（ＲＤＬ）として構成されているＰＯＬパッケージを提供する。したがって、ＰＯＬパッケージは、本明細書では、ＰＯＬ－ＲＤＬパッケージとも称される。ＰＯＬ－ＲＤＬパッケージは、半導体デバイスに対して通常のサイズより大きい表面積を含み、それは、ＰＯＬ－ＲＤＬパッケージの上部表面の上へのソースパッド、ゲートパッド、およびコンタクトパッドの設置のための利用可能な表面積を改善する。改善された利用可能な表面積は、より大きなソースパッド、コンタクトパッド、およびゲートパッドの使用を可能にし、それは、半導体デバイスにかかるボンディング応力を低減させる。そのうえ、改善された利用可能な表面積は、ＰＯＬ－ＲＤＬパッケージのためのさまざまなトレース構成の使用を可能にする。

【0016】

半導体デバイスと、半導体デバイスのための再分配層として構成されているＰＯＬ－ＲＤＬパッケージとを含む半導体アッセンブリが開示されている。半導体デバイスは、表面積および外側周辺縁部を有するダイの上に配設されている少なくとも１つのソースパッドおよびゲートパッドを含む。ＰＯＬ－ＲＤＬパッケージは、誘電体層と、半導体デバイスと接触している接着剤層とを含む。ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッド、ゲートパッド、および少なくとも１つのコンタクトパッドは、誘電体層の上側表面の上に位置決めされている。少なくとも１つのソースビア経路およびゲートビア経路は、誘電体層および接着剤層を通って延在しており、メタライゼーションビアは、ビア経路の中に形成され、半導体デバイスのゲートパッドおよび少なくとも１つのソースパッドを、ＰＯＬ－ＲＤＬパッケージのゲートパッドおよび少なくとも１つのソースパッドにそれぞれ接続している。ＰＯＬ－ＲＤＬパッケージ（とりわけ、ＰＯＬ－ＲＤＬパッケージの誘電体層）は、外側周辺縁部、および、半導体デバイスの表面積よりも大きい表面積を有しており、誘電体層の外側周辺縁部が半導体デバイスの外側周辺縁部を越えて延在し、オーバーハング領域を画定するようになっている。ＰＯＬ－ＲＤＬパッケージのより大きな表面積は、ＰＯＬ－ＲＤＬパッケージのゲートパッド、少なくとも１つのソースパッド、および少なくとも１つのコンタクトパッドのサイズおよび位置に関して、利用可能な表面積を増加させる。これは、本明細書で説明されているように、ＰＯＬ－ＲＤＬパッケージの少なくとも１つのコンタクトパッドに少なくとも１つのソースパッドを接続するトレースの使用において、より大きなフレキシビリティーを可能にする。

【0017】

図１は、本開示の１つ以上の実施形態による例示的な半導体アッセンブリ１００の斜視図を図示している。図２は、半導体アッセンブリ１００の詳細Ａの拡大図を図示しており、図３は、半導体アッセンブリ１００の分解図を図示しており、図４は、線Ｂ－Ｂ’に沿ってとられた半導体アッセンブリ１００の断面図を図示している。

【0018】

図１から図４に示されているように、半導体アッセンブリ１００は、半導体デバイス１０２の上に配設されているＰＯＬ－ＲＤＬパッケージ１５０を含む。図３および図４に最良に示されているように、半導体デバイス１０２は、上側表面１０４を画定する誘電材料１０６を含む。誘電材料１０６の外側周辺縁部１０８は、半導体デバイス１０２の表面積を画定している。半導体デバイス１０２は、誘電材料１０６の上に配設されている少なくとも１つのソースパッド１１０およびゲートパッド１２０をさらに含む。少なくとも１つのソースパッド１１０は、上部接触表面１１２を含み、ゲートパッド１２０は、上部接触表面１２２を含む。ゲートパッド１２０および少なくとも１つのソースパッド１１０は、誘電材料１０６の上において互いに間隔を離して配置されている。図３に最良に示されているように、ゲートパッド１２０および少なくとも１つのソースパッド１１０は、半導体デバイス１０２の外側周辺縁部１０８から間隔を置いて配置されている。いくつかの実施形態において、ゲートパッド１２０および少なくとも１つのソースパッド１１０の少なくとも一部分は、上側表面１０４の下方に延在している。さらに、いくつかの実施形態において、少なくとも１つのソースパッド１１０の上部接触表面１１２およびゲートパッド１２０の上部接触表面１２２は、同一平面上にある。少なくとも１つのソースパッド１１０は、半導体デバイス１０２の上の隣接するソースパッド１１０から電気的に隔離されている。

【0019】

半導体デバイス１０２の少なくとも１つのソースパッド１１０は、電気制御および変換のために使用される。例として、少なくとも１つのソースパッド１１０は、ゲートパッド１２０から受け取られたパワーを１秒間に数千回ターンオンおよびターンオフするように構成されることが可能である。複数のソースパッド１１０を含む実施形態では、ＰＯＬ－ＲＤＬパッケージ１５０は、ソースパッド１１０間にブリッジング接続を提供することが可能である。本開示の半導体アッセンブリとは異なり、少なくともいくつかの公知の半導体デバイスは、半導体デバイスの表面の上に、または、ソースパッドの表面の上に、ソースパッド間のブリッジング接続と同様に、外部コンポーネントへの接続を含む。そのような接続は、半導体デバイスの利用可能なアクティブ表面積を制限し、より大きなボンディング応力を誘発する可能性がある。図１から図３に最良に示されているように、ＰＯＬ－ＲＤＬパッケージ１５０は、誘電体層１６０と、誘電体層１６０の下方に位置決めされている接着剤層１６２とを含む。接着剤層１６２は、誘電体層１６０および半導体デバイス１０２に接着する誘電材料層を含む。すなわち、接着剤層１６２は、誘電体層１６０と半導体デバイス１０２との間に位置決めされている。いくつかの実施形態において、誘電体層１６０は、接着剤層１６２の使用なしに半導体デバイス１０２に直接的に接着するための接着剤材料を含む。

【0020】

ＰＯＬ－ＲＤＬパッケージ１５０は、半導体デバイス１０２の上方に位置決めされており、誘電体層１６０は、接着剤層１６２によって半導体デバイス１０２に接着されている。いくつかの実施形態において、誘電体層１６０は、ラミネーションまたはフィルムの形態になっており、複数の誘電材料（たとえば、Ｋａｐｔｏｎ（登録商標）ポリイミド、Ｕｌｔｅｍ（登録商標）ポリエーテルイミド、ポリテトラフルオロエチレン（ＰＴＦＥ）、Ｕｐｉｌｅｘ（登録商標）、ポリスルホン材料（たとえば、Ｕｄｅｌ（登録商標）ポリスルホン、Ｒａｄｅｌ（登録商標）ポリフェノールスルホン）、シリカ（ＳｉＯ_２）、ケイ酸ハフニウム（ＨｆＳｉＯ_４）、ケイ酸ジルコニウム（ＺｒＳｉＯ_４）およびチタン酸バリウム（ＢａＴｉＯ_３）など）または別のポリマーフィルム（たとえば、液晶ポリマー（ＬＣＰ）もしくはポリイミド材料など）のうちの１つから形成されることが可能である。１つの実施形態では、ＰＯＬ－ＲＤＬパッケージ１５０は、２５ミクロンから３００ミクロンの範囲にある合計厚さを有している。

【0021】

少なくとも１つのソースパッド１７０、少なくとも１つのコンタクトパッド１８０、およびゲートパッド１９０は、誘電体層１６０の上側表面１６１の上に形成されている。この実施形態では、少なくとも１つのコンタクトパッド１８０は、少なくとも１つのコンタクトパッド１８０から少なくとも１つのソースパッド１７０の間に延在するトレース接続部１７２によって、少なくとも１つのソースパッド１７０に電気的に連結されている。トレース接続部１７２は、少なくとも１つのコンタクトパッド１８０の抵抗値とは異なる抵抗値を有している。いくつかの実施形態において、異なる抵抗率値を実現するために、トレース接続部１７２は、少なくとも１つのコンタクトパッド１８０とは異なる材料から作製されている。追加的にまたは代替的に、いくつかの実施形態において、異なる抵抗率値を実現するために、トレース接続部１７２は、少なくとも１つのコンタクトパッド１８０の幅よりも小さい幅を有している。いくつかの実施形態において、少なくとも１つのコンタクトパッド１８０は、ケルビンゲートコンタクトである。

【0022】

少なくとも１つのソースビア経路１６４およびゲートビア経路１６６が、誘電体層１６０および接着剤層１６２を通って延在している。図４に最良に示されているように、ＰＯＬ－ＲＤＬパッケージ１５０は、金属相互接続構造体１６７も含み、金属相互接続構造体１６７は、少なくとも１つのソースビア経路１６４およびゲートビア経路１６６を通って延在している。金属相互接続構造体１６７は、半導体デバイス１０２の少なくとも１つのソースパッド１１０の上部接触表面１１２をＰＯＬ－ＲＤＬパッケージ１５０の少なくとも１つのソースパッド１７０に電気的に連結しており、同様に、半導体デバイス１０２のゲートパッド１２０の上部接触表面１２２をＰＯＬ－ＲＤＬパッケージ１５０のゲートパッド１９０に電気的に連結している。

【0023】

いくつかの実施形態において、金属相互接続構造体１６７は、少なくとも１つのソースビア経路１６４およびゲートビア経路１６６を導電性材料（すなわち、導電性エポキシ、ペースト、またははんだなど）によって充填することによって形成される。いくつかの実施形態において、金属相互接続構造体１６７は、少なくとも１つのソースパッド１７０およびゲートパッド１９０の堆積の間に形成される。例として、少なくとも１つのソースパッド１７０およびゲートパッド１９０が堆積されるときに、少なくとも１つのソースビア経路１６４およびゲートビア経路１６６も充填される。その後に、少なくとも１つのソースパッド１７０およびゲートパッド１９０は、所望の厚さに電気メッキされる。

【0024】

少なくとも１つのコンタクトパッド１８０は、少なくとも１つのソースパッド１７０に電気的に連結されており、ゲートパッド１９０が、ソースパッド１７０および／または少なくとも１つのコンタクトパッド１８０との入力－出力（Ｉ／Ｏ）接続を確立するようになっている。入力－出力（Ｉ／Ｏ）接続は、外部回路（たとえば、プリント回路基板（ＰＣＢ）など）への半導体デバイス１０２の接続を可能にする。いくつかの実施形態において、電気的な接続は、はんだ付け、焼結、銅ボンディング、および銅クリッピングなどのうちの１つ以上を含む。例として、図５に示されているように、電気リード線１０１が、ゲートパッド１９０、ソースパッド１７０、および少なくとも１つのコンタクトパッド１８０に取り付けられることが可能である。そのような構成では、少なくとも１つのコンタクトパッド１８０は、ケルビンコンタクトである。いくつかの実施形態において、はんだマスク層が、少なくとも１つのソースパッド１７０の上に適用され、保護コーティングを提供し、電気リード線１０１を少なくとも１つのソースパッド１７０に取り付けるための相互接続パッド１７１を画定している。代替的な実施形態において、相互接続パッドは、Ｎｉ、Ｃｕ、Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ／Ａｕなどのような、はんだ付け性を補助するための金属仕上げを有することが可能である。

【0025】

適正な接続を確立するために、少なくとも１つのコンタクトパッド１８０、ソースパッド１７０、およびゲートパッド１９０は、電気的な接続を行うのに十分な表面積を有していなければならない。しかし、少なくとも１つのコンタクトパッド１８０、ソースパッド１７０、およびゲートパッド１９０の表面積は、最終的に誘電体層１６０の全体的な表面積によって制限される。例として、誘電体層１６０の上に配設されている少なくとも１つのソースパッド１７０、少なくとも１つのコンタクトパッド１８０、およびゲートパッド１９０のそれぞれは、誘電体層１６０の外側周辺縁部１６８から所定の距離に位置決めされている。そのうえ、誘電体層１６０の上に配設されている少なくとも１つのソースパッド１７０、少なくとも１つのコンタクトパッド１８０、およびゲートパッド１９０のそれぞれは、コンポーネント同士を隔離して電気的な漏洩を防止するために、互いに十分に離れるように間隔を置いて配置されるべきである。

【0026】

図２、図４、および図５に最良に示されているように、誘電体層１６０は、半導体デバイス１０２の表面積よりも大きい表面積を有しており、誘電体層１６０の外側周辺縁部１６８が、半導体デバイス１０２の外側周辺縁部１０８を越えて延在し、オーバーハング領域１７４を画定するようになっている。いくつかの実施形態において、接着剤層１６２は、半導体デバイス１０２の外側周辺縁部１０８まで延在している。いくつかの実施形態において、接着剤層１６２は、誘電体層１６０の外側周辺縁部１６８まで延在している。いくつかの実施形態において、接着剤層１６２は、誘電体層１６０の外側周辺縁部１６８まで部分的に延在している。

【0027】

オーバーハング領域１７４は、少なくとも１つのコンタクトパッド１８０、ソースパッド１７０、およびゲートパッド１９０がより大きな表面積を有することを可能にする。とりわけ、いくつかの実施形態において、少なくとも１つのコンタクトパッド１８０、ソースパッド１７０、およびゲートパッド１９０のいずれか１つは、図４に示されているように、半導体デバイス１０２の外側周辺縁部１０８まで延在している。いくつかの実施形態において、少なくとも１つのコンタクトパッド１８０、ソースパッド１７０、およびゲートパッド１９０のうちのいずれか１つは、オーバーハング領域１７４の中へ延在しており、したがって、少なくとも１つのコンタクトパッド１８０、ソースパッド１７０、およびゲートパッド１９０のうちのいずれか１つは、半導体デバイス１０２の外側周辺縁部１０８を越えて延在している。少なくとも１つのコンタクトパッド１８０と同様に、オーバーハング領域１７４は、ソースパッド１７０およびゲートパッド１９０がより大きな表面積を有することを可能にする。

【0028】

本明細書で説明されているＰＯＬ－ＲＤＬパッケージ１５０は、誘電体層１６０の上の少なくとも１つのコンタクトパッド１８０およびゲートパッド１９０の再分配を可能にし、少なくとも１つのコンタクトパッド１８０およびゲートパッド１９０がより大きな表面積を有することを可能にし、外部回路へのより容易でよりロバストな接続を促進させる。また、ＰＯＬ－ＲＤＬパッケージ１５０は、誘電体層１６０の改善された弾性率（ヤング率）を可能にし、それは、半導体デバイス１０２にかかるボンディング応力を低減させる。ＰＯＬ－ＲＤＬパッケージ１５０の誘電体層１６０は、ポリイミドであることが可能であり、それは、おおよそ２．５ＧＰａの弾性率を有しており、半導体デバイス１０２（それは、ＳｉＯ_２であることが可能である）は、おおよそ７０ＧＰａの弾性率を有することが可能である。より低い弾性率は、ボンディング応力を吸収することができ、それによって、半導体デバイス１０２の上のボンディング応力を低減させる。

【0029】

少なくともいくつかの公知の半導体アッセンブリにおいて、ＰＯＬパッケージの中のコンタクトパッドおよびゲートパッドは、オーバーハング領域１７４の利益なしに、最大で０．６ｍｍ^２の表面積を有することが可能である。オーバーハング領域１７４によって提供される追加的な表面積の利益なしに、より大きなゲートパッドは、半導体デバイス１０２の中のソースパッドおよびコンタクトパッドの設置のための利用可能な面積を必然的に低減させることとなり、半導体デバイス１０２のより低い電流定格を結果として生じさせる。

【0030】

それとは対照的に、本明細書で説明されている実施形態のうちの少なくともいくつかでは、少なくとも１つのコンタクトパッド１８０は、オーバーハング領域１７４の利益を所与として、半導体デバイス１０２の電流定格を依然として維持しながら、０．５ｍｍ^２から１．５ｍｍ^２の範囲にある表面積を有している。いくつかの実施形態において、コンタクトパッド１８０の表面積は、０．６ｍｍ^２よりも大きい。したがって、ＰＯＬ－ＲＤＬパッケージ１５０のオーバーハング領域１７４は、半導体デバイス１０２の電流定格を依然として維持しながら、少なくとも１つのコンタクトパッド１８０およびゲートパッド１９０の再分配を可能にする。少なくとも１つのコンタクトパッド１８０と同様に、ソースパッド１７０およびゲートパッド１９０も、より大きな表面積を有することが可能である。

【0031】

ＰＯＬ－ＲＤＬパッケージ１５０のオーバーハング領域１７４およびより大きな表面積は、（図８～図１１に示されているように）さまざまな抵抗率値を有する広範なトレース接続部１７２を使用することも促進させる。異なるタイプのトレース構成１７２を使用することは、ソースパッド１１０と少なくとも１つのコンタクトパッド１８０との間の抵抗率値を選択的に調整することを可能にする。特に、少なくとも１つのソースパッド１１０と少なくとも１つのコンタクトパッド１８０との間の追加的な抵抗は、クロストークを低減させ、したがって、半導体デバイス１０２の効率を改善する。本明細書で説明されている実施形態によれば、少なくとも１つのソースパッド１１０と少なくとも１つのコンタクトパッド１８０との間の抵抗値は、製作および組み立ての間に半導体デバイス１０２を変更することなく、特定の用途のために選択的に調節されることが可能である。これは、特定の顧客および用途のニーズに応じて、トレース接続部１７２の製作後カスタマイズを伴う、ベース半導体デバイス１０２の簡単化された製作を可能にする。

【0032】

たとえば、トレース接続部１７２の抵抗率値は、異なる抵抗率を有する材料によってトレース接続部１７２を堆積することによって、トレース接続部１７２の幅を修正することによって、および／または、トレース接続部１７２の堆積厚さを修正することによって、変更されることが可能である。２ｍｍの長さ、３５ｍｍの幅、および１０ｍｍの厚さを有する例示的なトレース接続部１７２は、おおよそ０．１Ωの抵抗を有している。いくつかの実施形態において、トレース接続部１７２は、５～２５ｍｍの範囲にある厚さ、および、おおよそ２５ｍｍのトレース幅を有している。いくつかの実施形態において、トレース接続部１７２の堆積深さは、５０ｎｍから５０μｍの範囲にある。いくつかの実施形態において、トレース接続部１７２の抵抗率値は、トレース接続部１７２の体積を変化させることによって、トレース接続部１７２の断面積を変化させることによって、および／または、トレース接続部１７２の材料を変化させることによって、調整または変更される。いくつかの実施形態において、トレース接続部１７２は、第１の抵抗率値を有する第１の材料と第２の抵抗率値を有する第２の材料との組み合わせから作製され、第２の材料は、第１の材料の上に積層されるかまたはその他の方法で層状にされる。トレース接続部１７２の抵抗率値は、１０ｍΩ（マイクロオーム）から１００ｍΩの範囲の中で選択的に調節可能であり得る。いくつかの実施形態において、トレース接続部１７２は、抵抗器である。さらに、いくつかの実施形態において、トレース接続部１７２は、表面実装抵抗器である。

【0033】

図６に示されているように、いくつかの実施形態において、少なくとも１つのコンタクトパッド１８０および少なくとも１つのソースパッド１７０は、取り付けパッド１７８を含む。そのような実施形態では、トレース接続部１７２は、取り付けパッド１７８間に連結されている表面実装抵抗器１７６として実装される。抵抗器１７６は、製作後に半導体アッセンブリ１００に接続されることが可能である。

【0034】

図７は、（図１～図６に示されている）半導体アッセンブリ１００などのような半導体アッセンブリを製造する方法２００を図示している。方法２００は、ＰＯＬ－ＲＤＬパッケージの誘電体層をパネルフォーマットで半導体デバイスの上側表面に接着するステップ２０２と、誘電体層の中に画定された少なくとも１つのソースビア経路を少なくとも１つのメタライゼーションビアによって充填するステップ２０４と、少なくとも１つのソースパッドおよび少なくとも１つのコンタクトパッドを誘電体層の上側表面の上に堆積させるステップ２０６とを含む。いくつかの実施形態において、方法２００は、少なくとも１つのソースパッドと少なくとも１つのコンタクトパッドとの間に所定の抵抗率値を有するトレース接続部を堆積させるステップをさらに含む。いくつかの実施形態において、方法２００は、誘電体層の少なくとも１つのソースパッドおよび少なくとも１つのコンタクトパッドの上にはんだパッドを形成するステップと、はんだパッドの上に抵抗器をはんだ付けするステップとをさらに含む。

【0035】

いくつかの実施形態において、トレース接続部は、少なくとも１つのソースパッドと少なくとも１つのコンタクトパッドとの間に窒化タンタル（ＴａＮ）などのような抵抗材料をスパッタリングまたは堆積させることによって形成される。いくつかの実施形態において、方法２００は、半導体アッセンブリを外部回路に接続するために、少なくとも１つのコンタクトパッドの上部表面への銅接続部を形成するステップ２０８をさらに含む。いくつかの実施形態において、メタライゼーションビアは、レーザーアブレーションもしくはレーザードリリングプロセス、プラズマエッチング、フォトデフィニション（ｐｈｏｔｏ－ｄｅｆｉｎｉｔｉｏｎ）、および／または、機械的なドリリングもしくはパンチングプロセスによって形成される。そのうえ、事前および事後ドリリングされたビアの組み合わせが用いられることが可能である。

【0036】

いくつかの実施形態において、メタライゼーション層は、スパッタリングおよび電気めっき適用の組み合わせを通して形成されるが、金属堆積の他の無電解方法も使用されることが可能であるということが認識される。たとえば、チタン接着層および銅シード層は、最初に、スパッタリングプロセスを介して適用されることが可能であり、銅の厚さを所望のレベルまで増加させる電気めっきプロセスがそれに続く。次いで、適用された金属材料は、その後に、金属相互接続部の中へパターニングされ、金属相互接続部は、所望の形状を有しており、誘電体層および接着剤層を通して形成された垂直方向のフィードスルーとして機能する。

【0037】

ここで図８および図９を参照すると、ＰＯＬ－ＲＤＬパッケージの上の少なくとも１つのソースパッド、ゲートパッド、および少なくとも１つのコンタクトパッドの構成の追加的な代替的な実施形態が図示されている。図８および図９に示されている半導体アッセンブリは、図１の半導体アッセンブリ１００に示されているコンポーネントと同様の複数のコンポーネントを含む。

【0038】

より具体的には、図８は、誘電体層３６０の上に位置決めされているソースパッド３７０、コンタクトパッド３８０、およびゲートパッド３９０を含む半導体アッセンブリ３００の１つの実施形態の斜視図を図示している。図９は、半導体アッセンブリ３００の上面図を図示しており、半導体デバイス１０２のコンポーネントは、破線で示されている。図８に示されているように、ソースパッド３７０およびコンタクトパッド３８０は、互いに一体的になっており、ソースパッド３７０とコンタクトパッド３８０との間に延在する離散的なトレース接続部は存在していない。ゲートパッド３９０は、図１のゲートパッド１９０の表面積よりも大きい表面積を有している。そのうえ、図示されている実施形態では、１つのコンタクトパッド３８０のみが存在している。図９に示されているように、半導体デバイス１０２のゲートパッド１２０は、ゲートパッド３９０の一部分と垂直方向に整合されており、半導体デバイス１０２のソースパッド１１０は、ソースパッド３７０の一部分と垂直方向に整合され、それらのコンポーネント間の接続を促進させる。いくつかの実施形態において、ソースパッド３７０、コンタクトパッド３８０、およびゲートパッド３９０は、オーバーハング領域１７４の中へ延在している。

【0039】

図１０は、誘電体層４６０の上に位置決めされているソースパッド４７０、２つのコンタクトパッド４８０、およびゲートパッド４９０を含む半導体アッセンブリ４００の別の実施形態を示している。ソースパッド４７０および２つのコンタクトパッド４８０は、一体的であり、ソースパッド４７０と２つのコンタクトパッド４８０との間に延在する離散的なトレース接続部はない。

【0040】

図１１は、誘電体層５６０の上に位置決めされているソースパッド５７０、コンタクトパッド５８０、およびゲートパッド５９０を含む半導体アッセンブリ５００の別の実施形態を示している。ソースパッド５７０およびコンタクトパッド５８０は、一体的であり、ソースパッド５７０とコンタクトパッド５８０との間に延在する離散的なトレース接続部はない。この実施形態では、メタライゼーションビアが、半導体デバイスのゲートパッドを誘電体層５６０の上のゲートコンタクト５９４に接続している。ゲートコンタクト５９４は、下層のゲートパッドと垂直方向に整合されている。さらに、トレース接続部５９２は、ゲートコンタクト５９４をゲートパッド５９０に接続している。いくつかの実施形態において、トレース接続部５９２は、ゲートパッド５９０の抵抗率値とは異なる抵抗率値を有している。いくつかの実施形態において、トレース接続部５９２は、ゲートパッド５９０とは異なる材料から作製されている。いくつかの実施形態において、トレース接続部５９２は、ゲートパッド５９０の幅よりも小さい幅を有している。さらに、これらの実施形態では、コンタクトパッド（３８０、４８０、５８０）のいずれかは、ソースパッド（３７０、４７０、５７０）のものとは異なる表面仕上げを有することが可能である。例として、図８～図１１の実施形態の構成は、GENERAL ELECTRIC（登録商標）半導体デバイスにとって最適化されているが、しかし、その構成は、他の半導体デバイスのために最適化されることも可能である。

【0041】

上述の実施形態は、半導体デバイスの少なくともいくつかの不利益を克服する。具体的には、本明細書で説明されている実施形態は、誘電体層の上のコンタクトパッドおよびゲートパッドの再分配を促進させ、外部回路へのより容易でよりロバストな接続のために、コンタクトパッドおよびゲートパッドがより大きな表面積を有することを可能にする。また、本明細書で説明されているＰＯＬ－ＲＤＬパッケージは、誘電体層の改善された弾性率を提供し、それは、半導体デバイスにかかるボンディング応力を低減させる。また、通常のサイズより大きいＰＯＬ－ＲＤＬパッケージは、半導体デバイスの電流定格を依然として維持しながら、コンタクトパッドおよびゲートパッドの再分配を可能にする。

【0042】

また、本明細書で説明されているＰＯＬ－ＲＤＬパッケージのより大きな表面積は、さまざまな抵抗率値を有するさまざまなトレース接続部を使用することを促進させる。トレース構成の抵抗率値は、ソースパッドとコンタクトパッドとの間の抵抗率値を制御するために選択的に調節されることが可能である。追加される抵抗は、一般的に、クロストークを低減させ、したがって、半導体デバイスの効率を改善する。

【0043】

本明細書で開示されている方法、システム、および組成は、本明細書で説明されている特定の実施形態に限定されるのではなく、むしろ、方法のステップ、システムのエレメント、および／または、組成のエレメントは、本明細書で説明されている他のステップおよび／またはエレメントから独立して別個に利用されることが可能である。

【0044】

さまざまな実施形態の特定の特徴が、いくつかの図面に示されており、他の図面には示されていない可能性があるが、これは、単に便宜のためのものに過ぎない。そのうえ、上記の説明における「１つの実施形態」への言及は記載された特徴も組み込んだ追加的な実施形態の存在を除外するものとして解釈されることを意図するものではない。本開示の原理によれば、図面の任意の特徴は、任意の他の図面の任意の特徴と組み合わせて参照および／または特許請求されることが可能である。

【0045】

この書面による説明は、任意の当業者が本開示を実践すること（任意のデバイスまたはシステムを作製および使用すること、ならびに、任意の組み込まれた方法を実施することを含む）を可能にするために、例（最良の態様を含む）を使用する。本開示の特許可能な範囲は、特許請求の範囲によって定義されており、当業者が思い付く他の例を含むことが可能である。そのような他の例は、それらが、特許請求の範囲の文言通りの言語とは異ならない構造的なエレメントを有する場合には、または、それらが、特許請求の範囲の文言通りの言語とはごくわずかな相違しか伴わない同等の構造的なエレメントを含む場合には、特許請求の範囲の中にあることが意図される。

【0046】

本開示のさらなる態様は、以下の条項の主題によって提供される。

【0047】

半導体アッセンブリであって、半導体デバイスと、前記半導体デバイスに連結されているＰＯＬ－ＲＤＬパッケーとを含み、半導体デバイスが、上側表面と、前記上側表面の上に配設されているゲートパッドと、前記上側表面の上に配設されている少なくとも１つのソースパッドとを含み、ＰＯＬ－ＲＤＬパッケージが、上側表面を含む誘電体層と、前記誘電体層の前記上側表面の上に配設されており、前記半導体デバイスの少なくとも１つの前記ソースパッドに電気的に連結されている、少なくとも１つのソースパッドと、前記誘電体層の前記上側表面の上に配設されている少なくとも１つのコンタクトパッドと、所定の抵抗率値を有しており、前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドを少なくとも１つの前記コンタクトパッドに電気的に連結している、少なくとも１つのトレース接続部とを含む、半導体アッセンブリ。

【0048】

前記誘電体層の前記上側表面の上に配設されており、前記半導体デバイスの前記ゲートパッドに電気的に連結されている、ゲートパッドをさらに含む、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0049】

少なくとも１つの前記トレース接続部は、少なくとも１つの前記コンタクトパッドの幅よりも小さい幅を有しており、前記トレース接続部の幅は、前記トレース接続部の抵抗率値を制御する、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0050】

少なくとも１つの前記トレース接続部は、第１の抵抗率値を有する第１の材料から作製されており、少なくとも１つの前記コンタクトパッドは、第２の抵抗率値を有する材料から作製されており、前記第１の抵抗率値は、前記第２の抵抗率値よりも大きい、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0051】

前記第２の材料は、前記第１の材料の上に層状にされている、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0052】

電気リード線を少なくとも１つの前記ソースパッドに取り付けるための少なくとも１つの相互接続パッドをさらに含む、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0053】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドおよび少なくとも１つの前記コンタクトパッドは、取り付けパッドをそれぞれ含む、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0054】

少なくとも１つの前記トレース接続部は、はんだによって前記取り付けパッドに装着されている抵抗器を含む、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0055】

前記半導体デバイスは、第１の表面積を画定する第１の外側周辺縁部を含み、前記ＰＯＬ－ＲＤＬパッケージの前記誘電体層は、第２の表面積を画定する第２の外側周辺縁部を含み、第２の表面積は、第１の表面積よりも大きく、前記第２の外側周辺縁部は、前記第１の外側周辺縁部を越えて延在し、オーバーハング領域を画定している、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0056】

少なくとも１つの前記コンタクトパッドは、前記第１の外側周辺縁部まで延在している、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0057】

少なくとも１つの前記コンタクトパッドは、オーバーハング領域の中に少なくとも部分的に配設されている、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0058】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドは、前記第１の外側周辺縁部まで延在している、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0059】

前記ＰＯＬ－ＲＤＬパッケージの少なくとも１つの前記ソースパッドは、オーバーハング領域の中に少なくとも部分的に配設されている、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0060】

前記ＰＯＬ－ＲＤＬパッケージは、前記誘電体層の上に配設されているゲートコンタクトと、前記ゲートコンタクトを前記半導体デバイスの前記ゲートパッドに電気的に連結する追加的なトレース接続部とをさらに含む、先行する条項のいずれか１つに記載の半導体アッセンブリ。

【0061】

半導体アッセンブリを製造する方法であって、ＰＯＬ－ＲＤＬパッケージの誘電体層を半導体デバイスの上側表面に連結するステップであって、半導体デバイスは、上側表面の上に配設されている少なくとも１つのソースパッドおよびゲートパッドを含む、ステップと、ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを誘電体層の上側表面の上に形成するステップと、ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを半導体デバイスの少なくとも１つのソースパッドに電気的に連結するステップと、ＰＯＬ－ＲＤＬパッケージのゲートパッドを誘電体層の上側表面の上に形成するステップと、ＰＯＬ－ＲＤＬパッケージのゲートパッドを半導体デバイスのゲートパッドに電気的に連結するステップと、少なくとも１つのコンタクトパッドを誘電体層の上側表面の上に形成するステップと、所定の抵抗率値を有する少なくとも１つのトレース接続部を使用して、ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを少なくとも１つのコンタクトパッドに電気的に連結するステップとを含む、方法。

【0062】

半導体デバイスは、第１の表面積を画定する第１の外側周辺縁部を含み、ＰＯＬ－ＲＤＬパッケージの誘電体層は、第２の表面積を画定する第２の外側周辺縁部を含み、第２の表面積は、第１の表面積よりも大きく、第２の外側周辺縁部は、第１の外側周辺縁部を越えて延在し、オーバーハング領域を形成している、先行する条項のいずれか１つに記載の方法。

【0063】

ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドの上におよび誘電体層の少なくとも１つのコンタクトパッドの上に、取り付けパッドを形成するステップをさらに含む、先行する条項のいずれか１つに記載の方法。

【0064】

ＰＯＬ－ＲＤＬパッケージの少なくとも１つのソースパッドを少なくとも１つのコンタクトパッドに電気的に連結するステップは、取り付けパッドの上に抵抗器をはんだ付けするステップを含む、先行する条項のいずれか１つに記載の方法。

【0065】

抵抗器は、１０ｍΩから１００ｍΩの範囲にある抵抗率値を有している、先行する条項のいずれか１つに記載の方法。

【0066】

少なくとも１つのトレース接続部は、少なくとも１つのコンタクトパッドの幅よりも小さい幅を有しており、トレース接続部の幅は、トレース接続部の抵抗率値を制御する、先行する条項のいずれか１つに記載の方法。

【符号の説明】

【0067】

１００ 半導体アッセンブリ
１０１ 電気リード線
１０２ 半導体デバイス
１０４ 上側表面
１０６ 誘電材料
１０８ 外側周辺縁部
１１０ ソースパッド
１１２ 上部接触表面
１２０ ゲートパッド
１２２ 上部接触表面
１５０ ＰＯＬ－ＲＤＬパッケージ
１６０ 誘電体層
１６１ 上側表面
１６２ 接着剤層
１６４ ソースビア経路
１６６ ゲートビア経路
１６７ 金属相互接続構造体
１６８ 外側周辺縁部
１７０ ソースパッド
１７１ 相互接続パッド
１７２ トレース接続部
１７４ オーバーハング領域
１７６ 抵抗器
１７８ 取り付けパッド
１８０ コンタクトパッド
１９０ ゲートパッド
３００ 半導体アッセンブリ
３６０ 誘電体層
３７０ ソースパッド
３８０ コンタクトパッド
３９０ ゲートパッド
４００ 半導体アッセンブリ
４６０ 誘電体層
４７０ ソースパッド
４８０ コンタクトパッド
４９０ ゲートパッド
５００ 半導体アッセンブリ
５６０ 誘電体層
５７０ ソースパッド
５８０ コンタクトパッド
５９０ ゲートパッド
５９２ トレース接続部
５９４ ゲートコンタクト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【外国語明細書】