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▶ ジーイー・アビエイション・システムズ・エルエルシーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024112792
(43)【公開日】2024-08-21
(54)【発明の名称】半導体スイッチングデバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20240814BHJP
H01L 29/12 20060101ALI20240814BHJP
H01L 29/739 20060101ALI20240814BHJP
【ＦＩ】
H01L29/78 652F
H01L29/78 652T
H01L29/78 655A
H01L29/78 652C
【審査請求】有
【請求項の数】15
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024017122
(22)【出願日】2024-02-07
(31)【優先権主張番号】18/107,377
(32)【優先日】2023-02-08
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】506388923
【氏名又は名称】ジーイー・アビエイション・システムズ・エルエルシー
(74)【代理人】
【識別番号】100188558
【弁理士】
【氏名又は名称】飯田 雅人
(74)【代理人】
【識別番号】100154922
【弁理士】
【氏名又は名称】崔 允辰
(74)【代理人】
【識別番号】100207158
【弁理士】
【氏名又は名称】田中 研二
(72)【発明者】
【氏名】コリン・ウィリアム・ヒッチコック
(72)【発明者】
【氏名】ステーシー・ジェイ・ケネリー
(72)【発明者】
【氏名】リュビサ・ディー・ステヴァノヴィク
(57)【要約】
【課題】半導体デバイス性能の改善を可能にするレイアウトを有する半導体デバイスセルを提供すること。
【解決手段】半導体デバイスセル（１５０）が、チャネル領域（２８）に隣接したＪＦＥＴ領域（２９）を含み、半導体デバイスセル（１５０）の周辺を規定する。ＪＦＥＴ領域（２９）は、半導体デバイスセル（１５０）の第１の角（６９ａ）に近接して配設される第１の端部（２９ａ）および半導体デバイスセル（１５０）の第２の角（６９ｂ）に近接する反対の第２の端部（２９ｂ）を有するＪＦＥＴセグメント（２９ｃ）を含む。ＪＦＥＴセグメント（２９ｃ）が、第１の端部（２９ａ）および第２の端部（２９ｂ）のＪＦＥＴ領域（２９）の第２の幅（Ｗ２）より大きい、第１の端部（２９ａ）と第２の端部（２９ｂ）の間の第１の幅（Ｗ１）を有する。
【選択図】図８
【解決手段】半導体デバイスセル（１５０）が、チャネル領域（２８）に隣接したＪＦＥＴ領域（２９）を含み、半導体デバイスセル（１５０）の周辺を規定する。ＪＦＥＴ領域（２９）は、半導体デバイスセル（１５０）の第１の角（６９ａ）に近接して配設される第１の端部（２９ａ）および半導体デバイスセル（１５０）の第２の角（６９ｂ）に近接する反対の第２の端部（２９ｂ）を有するＪＦＥＴセグメント（２９ｃ）を含む。ＪＦＥＴセグメント（２９ｃ）が、第１の端部（２９ａ）および第２の端部（２９ｂ）のＪＦＥＴ領域（２９）の第２の幅（Ｗ２）より大きい、第１の端部（２９ａ）と第２の端部（２９ｂ）の間の第１の幅（Ｗ１）を有する。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１の導電型を有するドリフト領域（１６）を含む半導体層（２）を含む半導体デバイスセル（１５０）と、
前記ドリフト領域（１６）に隣接して配設される第２の導電型を有するウェル領域（１８）と、
前記ウェル領域（１８）に隣接し囲まれて配設される前記第１の導電型を有するソース領域（２０）と、
前記ウェル領域（１８）の周りに隣接して配設される前記第２の導電型を有するチャネル領域（２８）と、
前記チャネル領域（２８）の周辺に当接し半導体セル周辺（１５５）を規定するＪＦＥＴ領域（２９）であって、ＪＦＥＴ中間領域（２９ｃ）によって分離される、少なくとも１つの第１の角領域（６９ａ）および第２の角領域（６９ｂ）を有するＪＦＥＴ領域（２９）と、
を含む、システム（１６０）であって、
前記チャネル領域（２８）の前記周辺に当接する前記ＪＦＥＴ中間領域（２９ｃ）の端部から前記セル周辺（１５５）に延びる前記ＪＦＥＴ中間領域（２９ｃ）の第１の幅（Ｗ１）が、前記チャネル領域（２８）の前記周辺に当接する前記第１の角領域（６９ａ）および第２の角領域（２９ｂ）のうちの少なくとも１つの端部から前記半導体セル周辺（１５５）に延びる前記ＪＦＥＴ領域（２９）の第２の幅（Ｗ２）より大きい、システム（１６０）。
前記ドリフト領域（１６）に隣接して配設される第２の導電型を有するウェル領域（１８）と、
前記ウェル領域（１８）に隣接し囲まれて配設される前記第１の導電型を有するソース領域（２０）と、
前記ウェル領域（１８）の周りに隣接して配設される前記第２の導電型を有するチャネル領域（２８）と、
前記チャネル領域（２８）の周辺に当接し半導体セル周辺（１５５）を規定するＪＦＥＴ領域（２９）であって、ＪＦＥＴ中間領域（２９ｃ）によって分離される、少なくとも１つの第１の角領域（６９ａ）および第２の角領域（６９ｂ）を有するＪＦＥＴ領域（２９）と、
を含む、システム（１６０）であって、
前記チャネル領域（２８）の前記周辺に当接する前記ＪＦＥＴ中間領域（２９ｃ）の端部から前記セル周辺（１５５）に延びる前記ＪＦＥＴ中間領域（２９ｃ）の第１の幅（Ｗ１）が、前記チャネル領域（２８）の前記周辺に当接する前記第１の角領域（６９ａ）および第２の角領域（２９ｂ）のうちの少なくとも１つの端部から前記半導体セル周辺（１５５）に延びる前記ＪＦＥＴ領域（２９）の第２の幅（Ｗ２）より大きい、システム（１６０）。
【請求項2】
前記第１の角領域（６９ａ）と前記第２の角領域（６９ｂ）の各々が直角を成す、請求項１に記載のシステム（１６０）。
【請求項3】
前記チャネル領域（２８）が、前記第１の角領域（６９ａ）に近接する第３の角領域（２８ａ）を規定する、請求項１または２に記載のシステム（１６０）。
【請求項4】
前記チャネル領域（２８）が、前記第２の角領域（２９ｂ）に近接する第４の角領域（２８ｂ）を規定する、請求項３に記載のシステム（１６０）。
【請求項5】
前記ＪＦＥＴ領域（２９）が前記チャネル領域（２８）から前記半導体セル周辺（１５５）に延びる、請求項１または２に記載のシステム（１６０）。
【請求項6】
前記第１の幅（Ｗ１）が６ミクロンと１８ミクロンの範囲内にある、請求項１または２に記載のシステム（１６０）。
【請求項7】
前記第２の幅（Ｗ２）が０．０７ミクロンと１．４ミクロンの範囲内にある、請求項１または２に記載のシステム（１６０）。
【請求項8】
前記第１の幅（Ｗ１）が前記第２の幅（Ｗ２）より少なくとも２０％広い、請求項１または２に記載のシステム（１６０）。
【請求項9】
前記半導体デバイスセル（１５０）がＭＯＳＦＥＴデバイス（１０）である、請求項１または２に記載のシステム（１６０）。
【請求項10】
前記第１の導電型を有する前記半導体デバイス層（２）中に少なくとも部分的に配設される半導体デバイスセル（１５１、１５２、１５３、１５４）の組をさらに備え、各デバイスセルがそれぞれ、
第１の導電型を有するドリフト領域（１６）を含む半導体層（２）と、
前記ドリフト領域（１６）に隣接して配設される第２の導電型を有するウェル領域（１８）と、
前記ウェル領域（１８）に隣接し囲まれて配設される前記第１の導電型を有するソース領域（２０）と、
前記ウェル領域（１８）の周りに隣接して配設される前記第２の導電型を有するチャネル領域（２８）と、
前記チャネル領域（１２８）の周辺に当接し半導体セル周辺（１５５）を規定するＪＦＥＴ領域（２９）であって、ＪＦＥＴ中間領域（２９ｃ）によって分離される、少なくとも第１の角（６９ａ）、第２の角（６９ｂ）を有するＪＦＥＴ領域と
を備え、
前記チャネル領域（１２８）の前記周辺に当接する前記ＪＦＥＴ中間領域（２９ｃ）の端部から前記半導体セル周辺（１５５）に延びる前記ＪＦＥＴ中間領域（２９ｃ）の第１の幅Ｗ１が、前記チャネル領域（１２８）の前記周辺に当接する前記第１の角（６９ａ）および前記第２の角（６９ｂ）のうちの少なくとも１つの端部から前記半導体セル周辺（１５５）に延びる前記ＪＦＥＴ領域（２９）の第２の幅Ｗ２より大きい、請求項１または２に記載のシステム（１６０）。
第１の導電型を有するドリフト領域（１６）を含む半導体層（２）と、
前記ドリフト領域（１６）に隣接して配設される第２の導電型を有するウェル領域（１８）と、
前記ウェル領域（１８）に隣接し囲まれて配設される前記第１の導電型を有するソース領域（２０）と、
前記ウェル領域（１８）の周りに隣接して配設される前記第２の導電型を有するチャネル領域（２８）と、
前記チャネル領域（１２８）の周辺に当接し半導体セル周辺（１５５）を規定するＪＦＥＴ領域（２９）であって、ＪＦＥＴ中間領域（２９ｃ）によって分離される、少なくとも第１の角（６９ａ）、第２の角（６９ｂ）を有するＪＦＥＴ領域と
を備え、
前記チャネル領域（１２８）の前記周辺に当接する前記ＪＦＥＴ中間領域（２９ｃ）の端部から前記半導体セル周辺（１５５）に延びる前記ＪＦＥＴ中間領域（２９ｃ）の第１の幅Ｗ１が、前記チャネル領域（１２８）の前記周辺に当接する前記第１の角（６９ａ）および前記第２の角（６９ｂ）のうちの少なくとも１つの端部から前記半導体セル周辺（１５５）に延びる前記ＪＦＥＴ領域（２９）の第２の幅Ｗ２より大きい、請求項１または２に記載のシステム（１６０）。
【請求項11】
各半導体デバイスセル（１５０）が、隣接する半導体デバイスセル（１５０）のそれぞれの半導体セル周辺（１５５）と位置合わせされるそれぞれの半導体セル周辺（１５５）を備える、請求項１０に記載のシステム（１６０）。
【請求項12】
第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのＪＦＥＴ中間領域（２９ｃ）が、前記第１の半導体デバイスセル（１５１）および前記第２の半導体デバイスセル（１５２）の前記それぞれの半導体セル周辺（１５５）の部分に沿って当接して、前記第１の半導体デバイスセル（１５１）と前記第２の半導体デバイスセル（１５２）の間の共有ＪＦＥＴ領域（２９ｄ）を規定する、請求項１０に記載のシステム（１６０）。
【請求項13】
前記第１の半導体デバイスセル（１５１）および前記第２の半導体デバイスセル（１５２）の前記それぞれのチャネル領域（２８）が、前記第１の半導体デバイスセル（１５１）および前記第２の半導体デバイスセル（１５２）の前記それぞれのＪＦＥＴ領域（２９）によって分離される、請求項１２に記載のシステム（１６０）。
【請求項14】
前記共有ＪＦＥＴ領域の第３の幅（Ｗ３）が、前記第１の角領域（２９ａ）と前記第２の角領域（２９ｂ）それぞれのうちの少なくとも１つにおいて、前記第１の半導体デバイスセル（１５１）および前記第２の半導体デバイスセル（１５２）の前記それぞれのチャネル領域（２８）間の第４の幅（Ｗ４）より大きい、請求項１２に記載のシステム（１６０）。
【請求項15】
前記第３の幅Ｗ３が、前記第１の半導体デバイス１５１の第１の幅（Ｗ１）と前記第２の半導体デバイスセル１５２の第１の幅（Ｗ１）のそれぞれの合計に等しい、請求項１４に記載のシステム（１６０）。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般的に、炭化ケイ素パワーデバイスなどの半導体パワーデバイスに関し、より詳細には、半導体デバイス性能の改善を可能にするレイアウトを有する半導体デバイスセルに関する。
【背景技術】
【0002】
炭化ケイ素（ＳｉＣ）パワーデバイスなどの半導体デバイスは、負荷が消費するために電力をスイッチングまたは変換するため、従来型電気システム中で広く使用される。多くの電気システムは、サイリスタ、ダイオード、および様々なタイプのトランジスタ（たとえば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の好適なトランジスタ）などといった様々な半導体デバイスおよび構成要素を利用する。たとえば、ＭＯＳＦＥＴは、大電力用途の個別トランジスタパッケージとして、または、数百万トランジスタを有するチップとして製造することができる。比較的大きい電流および電圧を取り扱うために、数千のこれらのトランジスタ「セル」を１つのデバイスへと組み合わせることができる。
【0003】
多くの従来型ＭＯＳＦＥＴは、チップの反対側にソース端子とドレイン端子を有する垂直構造を使用する。垂直の幾何学的配置によって、ゲートで混雑するのを解消し、より大きいチャネル幅が提供される。一般的に、半導体デバイスが電流を導通しているとき、デバイスのオン状態の抵抗は、その導通損失を表し、これは、デバイスの効率およびそのコストに影響をおよぼす。すなわち、従来型半導体デバイスセルは、デバイスを通って流れる電流に対する抵抗を生じる可能性があるいくつかの内部構成要素を含む。
【図面の簡単な説明】
【0004】
【図1】典型的な平面ＭＯＳＦＥＴデバイスの概略図である。
【図2】典型的なＭＯＳＦＥＴデバイスの様々な領域についての抵抗を図示する概略図である。
【図4】ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図5】ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図6】セルラレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図7】ＳｉＣ層の部分およびＳｉＣ層を覆って配設される誘電体層の部分における正規化した電界強度を描くグラフであって、ＳｉＣ層の部分が、逆バイアスされる従来型正方形デバイスセルのウェル領域の角間に配設される、グラフである。
【図8】本明細書に記載される様々な態様にしたがった単一の半導体デバイスセルの上面図である。
【図9】本明細書に記載される様々な態様にしたがった半導体デバイスセルのセルラ配列を備えるシステムの上面図である。
【発明を実施するための形態】
【0005】
本開示の態様は、熱発生モジュールによって実施される機能にかかわらず、熱発生モジュールを冷却するため、任意の環境、装置、または方法で実施することができる。
【0006】
本明細書で使用する、「組（ｓｅｔ）」という用語または要素の「組」は、ただ１つを含む任意の数の要素であってよい。本開示の様々な実施形態の要素を導入するとき、冠詞の「ａ」、「ａｎ」および「ｔｈｅ」は、１つまたは複数の要素があることを意味することが意図される。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」という用語は、包括的であって、リスト化される要素以外の追加要素があってよいことを意味することが意図される。加えて、本開示の「１つの態様」または「態様」への言及は、言及された特徴をやはり組み込む追加態様の存在を除外すると解釈することは意図されないことを理解するべきである。
【0007】
ここで開示される特徴の形状、位置、および配置合わせは、簡略化のために、比較的理想的（たとえば、完全に真っ直ぐで位置合わせされた特徴を有する正方形、長方形、および六角形のセルおよび遮蔽領域）であるように図示および記載されることを理解することができる。しかし、当業者には理解できるように、プロセスばらつきおよび技術的制約によって、理想的形状未満のセルラ設計が生じる可能性があり、または不規則な特徴でさえ、本開示にしたがうことができる。そのため、特徴の形状、位置、または位置合わせを記載するため本明細書で使用する「ほぼ」という用語は、理想的または目標の形状、位置、および位置合わせ、ならびに、当業者には理解できるように、半導体製造プロセスにおけるばらつきからもたらされる不完全に実施された形状、位置、および位置合わせを包含することを意味する。
【0008】
加えて、半導体デバイスセルは、半導体層の「表面に」、「表面中に」、「表面上に」もしくは「表面に沿って」配設または製造されると本明細書では記載される。これは、半導体層のバルク内に配設される部分、半導体層の表面に近接して配設される部分、半導体層の表面と同じ高さに配設される部分、および／または、半導体層の表面の上方もしくは上部に配設される部分を有する半導体デバイスセルを含むことが意図される。
【0009】
「電圧」、「電流」、および「電力」などといった用語を本明細書で使用できる一方で、電気回路または回路動作の態様を記載するときにこれらの用語が相互に関係する場合があることは、当業者には明らかであろう。
【0010】
すべての方向についての言及（たとえば、径方向、軸方向、上、下、上向き、下向き、左、右、横、前、後、上部、底部、上方、下方、垂直、水平、時計回り、反時計回り）は、本開示の読者の理解を助けるための識別目的で使用され、特にそれらの位置、方位、または使用についての制限を生じない。接続についての言及（たとえば、取り付けた、結合した、接続した、および連結した）は広義に解釈されるべきであり、別段の指示がない限り、要素の集合間に中間部材を含むことができ、要素間の相対的な動きを含むことができる。そのため、接続について言及は、必ずしも、２つの要素が直接接続されること、および互いに対して固定された関係であることを推定しない。非限定の例では、接続または切断は、それぞれの要素間の電気接続を設ける、イネーブルにする、ディセーブルにするなどのために選択的に構成することができる。例示的な図面は単に説明目的のためであり、ここに添付される図中に反映される寸法、位置、順番、および相対的なサイズを変える場合がある。
【0011】
本明細書で使用する、制御可能なスイッチング要素または「スイッチ」は、スイッチが非常に低い抵抗状態すなわち「オン」状態である、さもなくば、スイッチ入力からスイッチ出力に電流が流れることが意図される導通モードである第１の動作モードと、スイッチが非常に高い抵抗状態すなわち「オフ」状態である、さもなくば、スイッチ入力とスイッチ出力の間で電流が流れるのを防ぐことが意図される非導通モードである第２の動作モードとの間でトグル動作するように制御可能な電気デバイスである。非限定の例では、制御可能なスイッチング要素によりイネーブルまたはディセーブルした接続などの接続または切断は、それぞれの要素間の電気接続を設ける、イネーブルにする、ディセーブルにするなどのために選択的に構成することができる。
【0012】
さらに、記載および理解しやすいように、様々な態様を、下ではＳｉＣ ＭＯＳＦＥＴデバイスの文脈で議論できる一方で、本手法は、限定しないが、ＳｉＣ ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、およびＶＭＯＳＦＥＴなどといった他のタイプのＭＯＳＦＥＴに適用可能であることを理解するべきである。様々な材料系（たとえば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイアモンド（Ｃ）、または任意の他の好適な大きいバンドギャップ半導体）を使用できることが意図される。ｎチャネルまたはｐチャネル設計を利用する他のタイプのデバイス構造（たとえば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、または任意の他の好適なＦＥＴおよび／もしくはＭＯＳデバイス）を様々な非限定の態様で使用できることがさらに意図される。
【0013】
現在のパワーエレクトロニクスで使用される最も一般的な固体半導体スイッチングデバイスの１つが、ＭＯＳＦＥＴデバイスである。低抵抗の「オン」または導通状態であるとき、理想的スイッチがゼロの電気抵抗で電流を導通する一方で、ＭＯＳＦＥＴは、常に、有限の電気抵抗を呈することになる。したがって、全抵抗（たとえば、オン状態の抵抗）を可能な最小値に減らすことが一般的に望ましい。デバイスのオフ状態の抵抗、スイッチング速度、または両方を減らすことなく、ＭＯＳＦＥＴのオン状態の抵抗を最小化することも望ましい。
【0014】
従来型ＭＯＳＦＥＴは、典型的には、周期的なユニットセルの配列からなる。各ユニットセルがそれぞれの電気抵抗を有してよく、ＭＯＳＦＥＴのオン状態の抵抗は、並列電気回路におけるそれぞれのセル抵抗の合計によって規定することができる。加えて、各ユニットセル抵抗は、直列に結合されるセルの構造用構成要素のそれぞれの抵抗値の組によって規定することができる。特定のＭＯＳＦＥＴのオン状態の抵抗は、したがって、それぞれのセル内の様々な機能的構成要素の相対的な幾何学的構造に少なくとも部分的に基づいて規定することができる。
【0015】
ＭＯＳＦＥＴが導通またはオン状態であるとき、電子は、ＳｉＣ半導体本体の上面上の「ソース金属」から、ＳｉＣ半導体本体内に規定される様々な構造を通って、本体の背面上の「ドレイン金属」の中へと、各個別セルを通って流れる。各それぞれのＭＯＳＦＥＴユニットセル表面は、本明細書では、ソース接点領域、ｎ＋／ｐ－ウェル領域、チャネル／蓄積（チャネル）領域、および接合電界効果トランジスタ（ＪＦＥＴ）領域と呼ばれる、４つの相互に排他的で重なり合わない領域を含むことができる。４つの領域は、直列に電気的に結合することができ、それぞれのセルのほぼ全区域を占有することができる。
【0016】
ＭＯＳＦＥＴのオン状態の電気抵抗へのソース接点およびチャネル領域の抵抗の寄与は、それらそれぞれの面積に逆比例する。ＭＯＳＦＥＴのオン状態の電気抵抗へのｎ＋／ｐ－ウェル領域の抵抗の寄与は、その面積にほぼ直接比例する。チャネル領域の抵抗の寄与は、ｎ＋／ｐ－ウェル領域もしくはソース接点領域のものより比較的大きいために、ＭＯＳＦＥＴのオン状態の電気抵抗は、ｎ＋／ｐ－ウェル領域もしくはソース接点領域に対するユニットセル中のチャネル領域の相対的な面積を最大化することによって減らすことができる。したがって、従来型技法は、典型的には、チャネル領域、ＪＦＥＴ領域または両方に対するｎ＋／ｐ－ウェル領域面積またはソース接点領域面積または両方の相対的な比率を最小化するようにセル幾何形状を配置することによって、チャネル領域面積の相対的な比率を最大化したＭＯＳＦＥＴ構造を採用する。
【0017】
しかし、ＳｉＣ ＭＯＳＦＥＴでは、現在の製造技術によってそのような最適化が制限を受ける場合がある。たとえば、従来の技法は、チャネル領域に対して、最小サイズのｎ＋領域で最小サイズのソース接点領域を囲むことによって作られる周期的なセルを使用して、ＭＯＳＦＥＴのオン状態の抵抗を減らすことに焦点を当ててきた。しかし、（従来の製造技法を使用する）最小の製造可能なソース接点領域の寸法は、計算上のまたは決定された最適面積より大きい可能性がある。加えて、隣接するセルのチャネル領域を拡大することによって、セルの角でオフ状態の降伏電圧が劣化する結果になる可能性がある。
【0018】
したがって、本明細書でより詳細に記載されるように、非限定の態様では、セルは、隣接して位置合わせされたセル間のＪＦＥＴ領域の相対的な比率を増やす一方で、セルの角でＪＦＥＴ領域に対するチャネル領域の相対的な幾何形状を維持するように配置することができる。この方法では、本明細書に記載される態様は、それによって、従来の技法と比較して、ソース接点領域またはサイズのｎ＋領域または両方に対するＪＦＥＴ領域の面積の、正味の相対的な比率をより大きくして配置し、それによって、従来のデバイスに比べてそれぞれのセルについてのオン状態の抵抗の改善（すなわち、低下）を実現することができる。さらに、セルの角でＪＦＥＴ領域に対するチャネル領域の幾何形状を維持する一方で、角間のＪＦＥＴ領域を拡大することによって、いくつかの従来技術の解決策のセルの角での、オフ状態の降伏電圧の劣化を回避することができる。
【0019】
本明細書でより詳細に記載されるように、（たとえば、交番するバンドにおける）ｎ＋／ｐ－ウェル領域の増加した面積からもたらされるオン状態の抵抗の不要な増加は、ＪＦＥＴ領域の面積が対応して増加したことによって達成されるオン状態の抵抗の減少に起因して、予め規定された寸法範囲内で無効にすることまたは克服することができ、それによって、従来の設計と比較してそれぞれのセルのオン状態の抵抗の正味の減少がもたらされる。
【0020】
図１は、ＤＭＯＳＦＥＴなどの従来型平面ｎチャネル電界効果トランジスタのアクティブセル、以降ではＭＯＳＦＥＴデバイス１０を図示する。ＭＯＳＦＥＴデバイス１０ならびに以降で議論される他のデバイスのある種の構成要素をより明瞭に図示および記載するため、ある種の一般的に理解される設計要素（たとえば、上部金属化、不動態化、端部終端など）を省略する場合があることを理解することができる。
【0021】
図１の図示された従来型ＭＯＳＦＥＴデバイス１０は、第１の面４および第２の面６を有する半導体層２（たとえば、エピタキシャルＳｉＣ半導体層）を含む。半導体層２は、第１の導電型を有するドリフト領域１６（たとえば、ｎ型ドリフト領域１６）、ドリフト領域１６に隣接し第１の面４に近接して配設される第２の導電型を有するウェル領域１８（たとえば、ｐウェル領域１８）を含む。半導体層２は、ウェル領域１８に隣接し第１の面４に近接し、第１の導電型を有するソース領域２０（たとえば、ｎ型ソース領域２０）をやはり含む。
【0022】
ソース接点２２は、ソース領域２０およびウェル領域１８を部分的にカバーする第１の面４の上部に配設される。
【0023】
（ゲート絶縁層またはゲート誘電体層とも呼ばれる）誘電体層２４が半導体層２の第１の面４の部分に配設され、ゲート電極２６が誘電体層２４上に配設される。
【0024】
半導体層２の第２の面６は、基板層１４（たとえば、ＳｉＣ基板層）であり、ドレイン接点１２は、基板層１４に沿ってＭＯＳＦＥＴデバイス１０の底部に配設される。
【0025】
オン状態動作の期間に、（たとえばＭＯＳＦＥＴデバイス１０のしきい値電圧（ＶＴＨ）以上の）好適なゲート電圧によって、キャリアの蓄積に起因して、チャネル領域２８の中に形成される反転層ならびに接合電界効果トランジスタ（ＪＦＥＴ）領域２９の中に拡大される導電経路を生じて、電流がドレイン接点１２（すなわち、ドレイン電極）からソース接点２２（すなわちソース電極）に流れることを可能にすることができる。本明細書で議論されるＭＯＳＦＥＴデバイスでは、チャネル領域２８は、一般的に、ゲート電極２６および誘電体層２４の下に配設されるウェル領域１８の上部として規定することができることを理解されたい。
【0026】
図２は、図１の従来型ＭＯＳＦＥＴデバイス１０の概略断面図である。図２に図示されるＭＯＳＦＥＴデバイス１０のソース接点２２は、一般的に、ソース電極へのオーム接触を実現し、ソース領域２０の部分とウェル領域１８の部分の両方を覆って配設される。ソース接点２２は、一般的に、ＭＯＳＦＥＴデバイス１０のこれらの半導体部分と金属ソース電極の間に位置する１つまたは複数の金属層を備える金属界面である。
【0027】
分かりやすくするために、ソース接点２２の下方に配置されるＭＯＳＦＥＴデバイス１０のソース領域２０（たとえば、ｎ＋ソース領域２０）の部分は、本明細書では、ＭＯＳＦＥＴデバイス１０のソース接点領域４２としてより具体的に呼ばれる場合がある。同様に、ＭＯＳＦＥＴデバイス１０のウェル領域１８（たとえば、ｐウェル領域１８）の部分は、ウェル領域１８の残りより高いレベルでｐ＋ドープすることができるが、本明細書では、ＭＯＳＦＥＴデバイス１０の本体領域４４（たとえば、ｐ＋本体領域４４）として具体的に呼ばれる場合がある。分かりやすくするために、ソース接点２２の下方に配設される（たとえば、ソース接点２２によってカバーされる、または、ソース接点２２に直接電気的に接続される）本体領域４４の部分は、本明細書では、ＭＯＳＦＥＴデバイス１０の本体接点領域４４（たとえば、ｐ＋本体接点領域４４）としてより具体的に呼ばれる場合がある。
【0028】
一貫性を保つために、ソース接点２２の部分は、本明細書では、ソース接点２２の下方に配設される半導体デバイスの部分に基づいて指定される場合がある。たとえば、本体接点領域４４の上方に配設されるソース接点２２の部分は、本明細書では、ソース接点２２の本体接点部と呼ばれる場合がある。同様に、ＭＯＳＦＥＴデバイス１０のソース接点領域４２の上方に配設されるソース接点２２の部分は、本明細書では、ソース接点２２のソース接点部と呼ばれる場合がある。
【0029】
図２に概略的に図示されるように、ＭＯＳＦＥＴデバイス１０の様々な領域は、各々が関連する抵抗を有することができ、これらの抵抗の各々の合計として表すことができるＭＯＳＦＥＴデバイス１０の全抵抗（たとえば、オン状態の抵抗、Ｒｄｓ（ｏｎ））を有することができる。たとえば、図２に図示されるように、ＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）は、ソース領域抵抗３０（たとえば、Ｒｓ、ソース領域２０の抵抗およびソース接点２２の抵抗）、反転チャネル抵抗３２（たとえば、Ｒｃｈ、図２に図示されるチャネル領域２８の抵抗）、蓄積層抵抗３４（たとえば、Ｒａｃｃ、誘電体層２４とウェル領域１８間に配置されるドリフト領域１６の部分との間の蓄積層の抵抗）、ＪＦＥＴ領域抵抗３６（たとえば、ＲＪＦＥＴ、ウェル領域１８間の非空乏ネック領域の抵抗）、ドリフト領域抵抗３８（たとえば、Ｒｄｒｉｆｔ、ドリフト領域１６についての抵抗）、および基板層抵抗４８（たとえば、Ｒｓｕｂ、基板層１４についての抵抗）の合計として概算することができる。図２に図示される抵抗は、網羅的であることが意図されず、他の抵抗（たとえば、ドレイン接点の抵抗、拡散抵抗など）がＭＯＳＦＥＴデバイス１０内に潜在的に存在することができることに留意されたい。
【0030】
ある種の場合では、図２に図示される１つまたは２つの抵抗成分がＭＯＳＦＥＴデバイス１０の導通損失の大半を占める場合があり、これらの要因に対処することによって、オン状態の抵抗Ｒｄｓ（ｏｎ）に大きい影響を与えることができる。たとえば、低電圧デバイスまたは低い反転層移動度を被るデバイス（たとえば、ＳｉＣデバイス）などといった、ドリフト抵抗３８、基板層抵抗４８、および接点抵抗が無視できるデバイスでは、チャネル抵抗３２が、デバイスの導通損失の重要な部分の原因になる場合がある。
【0031】
さらなる例による中間電圧および高電圧デバイスでは、ＪＦＥＴ領域抵抗３６が全導通損失の重要な部分の原因になる場合がある。いくつかの場合では、ＭＯＳＦＥＴチャネルおよびＪＦＥＴが、典型的な半導体デバイスのオン状態の抵抗の約５５％を含む場合がある。
【0032】
図３を参照すると、図２のＭＯＳＦＥＴデバイス構造の様々な領域の相対的な抵抗の寄与の例を描くチャートが図示される。各領域についての相対的な抵抗が、それぞれの領域の距離（たとえば、経路長）の関数として描かれる。チャネル領域２８の反転チャネル抵抗３２がＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）へ最大の寄与を行うものである可能性があるが、ソース領域抵抗３０（たとえば、ソース領域２０の抵抗およびソース接点２２の抵抗）、および基板層抵抗４８（たとえば、基板層１４についての抵抗）が、ＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）に対する最小抵抗に寄与することを理解することができる。
【0033】
図４は、従来型ストライプセルレイアウト（すなわち、非セルラレイアウト）を有するＭＯＳＦＥＴデバイス構造４１を含む従来型半導体層２の上面図を図示する。図４の図示されるストライプレイアウトは、チャネル領域２８、ソース領域２０、ソース接点領域４２、本体接点領域４４、およびＪＦＥＴ領域２９を含む。ソース接点領域４２の組および本体接点領域４４の組は、図４の図示されるストライプレイアウトのための、半導体の表面に沿った連続ストライプとして形成できることを理解することができる。
【0034】
寸法の観点では、従来型ＭＯＳＦＥＴデバイス構造４１は、特定のチャネル長４３、チャネル領域２８からソース領域２０への距離４５、ソース接点領域４２および本体接点領域４４の幅４７、ならびにＪＦＥＴ領域２９の幅４９を有するチャネル領域２８を有するように記載することができる。図４に図示される従来型ストライプセルレイアウトが良好な信頼性（たとえば、長期間の高温性能）を呈する一方で、ＭＯＳＦＥＴデバイス構造４１の比較的大きいチャネル抵抗３２およびＪＦＥＴ抵抗３６が、デバイスの電気的性能を低下させる比較的大きいオン状態の抵抗Ｒｄｓ（ｏｎ）をもたらす。
【0035】
別の従来型デバイスレイアウトの例が図５に図示されており、これは、セグメント化したソース／本体接点を有するストライプラダーデバイスレイアウト４０（すなわち、非セルラレイアウト）の上面図すなわち平面図である。図示されるストライプラダーデバイスレイアウト４０は、チャネル領域２８、ソース領域２０、セグメント化したソース／本体接点４６（本体接点領域４４とソース接点領域４２を含む）の組、およびＪＦＥＴ領域２９を含む。図５は、チャネル長４３を有するチャネル領域２８、チャネルからソース領域２０への距離４５、ソース接点領域４２および本体接点領域４４の幅４７、ＪＦＥＴ領域２９の幅４９、ソース接点領域４２のセグメント長５１、本体接点領域４４のセグメント長５２、デバイス区域５３のサブセット、および、図示されるストライプラダーデバイスレイアウト４０についてのデバイス区域５３のサブセット内のＪＦＥＴ区域５４の幅５５を含む、ストライプラダーデバイスレイアウト４０の寸法をさらに図示する。
【0036】
さらなる比較のために、従来型デバイスレイアウトの別の例が図６に図示される。本明細書で図示されるレイアウトが、半導体層２の表面上の半導体デバイスの多数のデバイスセルのサブセットを表す少数のデバイスセルを使用することを理解することができる。図４～図６ならびに下で呈示されるデバイスセルの上面図では、デバイスセルのある種の特徴（たとえば、ゲート電極２６、誘電体層２４、ソース接点２２）は、半導体層２の表面の邪魔のない図を実現するために省略できることをさらに理解することができる。特に、図６は、位置合わせしたレイアウト、すなわちデバイスセル５０が互いにずれてない、またはオフセットされない状態の、デバイスセル５０の組を図示する。
【0037】
一般的に、図示される従来型のセル設計および図６に図示されるレイアウトは、図５に図示されるような従来型ストライプセルレイアウトに対して、チャネル抵抗３２およびＪＦＥＴ抵抗の両方を減らすことによって、Ｒｄ（ｏｎ）の値を減らすことを可能にすることができる。たとえば、図６のデバイスセル５０は、同様の製造プロセスに制限される寸法を仮定すると、図５のストライプＭＯＳＦＥＴデバイス構造４１よりおよそ２０％小さいＲｄ（ｏｎ）を実現する。
【0038】
図６では、図示される従来型デバイスセル５０は、図１Ｂに図示するような、ウェル領域１８の部分であってよい各セルの中心領域６５に配設される本体接点領域４４を含む。本体接点領域４４はソース領域２０によって囲まれる。より具体的には、各セル５０の本体接点領域４４は、ソース領域２０のソース接点領域４２によって囲まれてよく、ソース接点領域４２のドープがソース領域２０の残りと同じであってよい。図１に図示されるように、各セル５０のソース領域２０は、チャネル領域２８によって囲まれ、これは、ウェル領域１８の部分でもある。チャネル領域２８は、次いで、ＪＦＥＴ領域２９によって囲まれる。
【0039】
図６に図示されるデバイスレイアウトが、図５に図示されるようなストライプセルレイアウトに対してより低いオン状態の抵抗Ｒｄｓ（ｏｎ）を可能にすることができる一方で、そのような設計は、遮断条件下で、隣接するデバイスセル５０のウェル領域１８の角間の、ＪＦＥＴ領域２９の部分において大幅に高い電界を有することができることが認められる。ＳｉＣ ＭＯＳデバイスでは、（図１および図２に図示される）ＪＦＥＴ領域２９を覆って配設される誘電体層２４（たとえば、二酸化ケイ素（ＳｉＯ２））中の電界は、デバイスセル５０が逆バイアス下で動作するときのシリコンデバイス中のものと比較して約１０倍大きい場合がある。一般的にＳｉＣがより高い電界に強い一方で、誘電体層２４は、長期間の動作期間に、降伏を経験する可能性があり、デバイスセル５０での信頼性問題が生じる。
【0040】
特に、逆バイアス下のＳｉＣ ＭＯＳＦＥＴでは、隣接するデバイスセル５０が接する（図６では対角線矢印６６に沿った距離６０が図示される）角６９における、隣接するデバイスセル５０のチャネル領域２８のそれぞれ隣接する角２８ａ間のＪＦＥＴ領域２９の最も広い部分に存在する電界は、ＪＦＥＴ領域２９の他の部分より大幅に高い。したがって、隣接するデバイスセル５０のチャネル領域２８の角２８ａ間の、ＪＦＥＴ領域２９のサイズを減らすことが望ましい。
【0041】
図７は、逆バイアス下の従来型ＳｉＣデバイスセル５０の部分についての（任意のユニット（ａｕ）中の）電界の強度をプロットするグラフ７０であり、本部分は、図６に図示される対角線矢印６６に沿って直線的に配設される。図７のグラフ７０は、半導体層２の中の電界を図示する第１の曲線７２を含み、半導体層２を覆って配設される誘電体層２４の中の電界を図示する第２の曲線７４を含む（図１に図示される）。
【0042】
図７に図示されるように、従来型ＳｉＣデバイスセル５０の中心では（すなわち、ｘ＝０μｍでは）電界が小さく、従来型デバイスセル５０の角を通って対角に動くと、電界がＪＦＥＴ領域２９の中間でピークの電界強度に増加する。セルの角間（すなわち、図６の対角線矢印６６に沿った距離６０）のピークまたは最大の電界は、デバイスセル５０の平行な部分間（すなわち、図３の矢印６４に沿った幅４９）のピークまたは最大の電界よりもおよそ２０％大きい。結果として、図７に示されるように、誘電体層２４の中のピーク電界は、隣接するデバイスセル５０のウェル領域１８の角間（たとえば、隣接するデバイスセル５０が接する角６９で隣接するデバイスセル５０のチャネル領域２８の角間）より大きく、このことによって、そのような遮蔽されないデバイスセル５０についての長期間の信頼性問題が生じる場合がある。
【0043】
以上を念頭に置いて、本態様は、半導体デバイス特性の改善を可能にする半導体デバイス設計およびレイアウトに向けられる。特に、本明細書に開示されるような態様は、半導体デバイスセル５０のオン状態の抵抗Ｒｄｓ（ｏｎ）を著しく増加させることなく、隣接するデバイスセル５０の角６９が接する場所で、ＪＦＥＴ領域２９の中（ならびに図１に図示される誘電体層２４の中）の電界を減らすように構成される。
【0044】
したがって、本開示の態様は、セルの角６９でＪＦＥＴ領域２９の部分に対してＪＦＥＴ領域２９の部分の幅を増やして配置され、その結果、隣接するデバイスセル５０の角６９におけるチャネル領域２８間の距離は、隣接するデバイスセル５０のチャネル領域２８の平行な部分間の距離より小さい。したがって、本態様は、隣接するデバイスセル５０のチャネル領域２８の平行な部分間のＪＦＥＴ領域２９の幅よりも広いＪＦＥＴ領域２９の部分がないことを確実にすることができる。
【0045】
図８は、非限定の態様にしたがった、単一の半導体デバイスセル１５０の非限定の態様の例を図示する上面図または平面図を描く。本明細書でより詳細に記載されるように、半導体デバイスセル１５０は、従来の技法と比較して、ＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）を減らすことを可能にするように構成することができる。図８の図示される例が正方形の幾何形状を有する半導体デバイスセル１５０を描く一方で、他の態様がそのように制限されないことを理解するべきである。他の非限定の態様では、デバイスセル１５０は、限定しないが、細長い矩形、六角形、多角形、丸めたもの、曲がったもの、幅が変わるもの、細長いまたは歪んだ形、およびそれらの様々な組合せを含む、任意の他の所望の幾何形状または形状を有することができる。
【0046】
半導体デバイスセル１５０は、半導体層２（たとえば、炭化ケイ素（ＳｉＣ）半導体層）の第１の面４に配設することができる。半導体デバイスセル１５０は、（図１に図示されるように）第１の導電型を有するドリフト領域１６を含むことができる。半導体デバイスセル１５０は、セル周辺１５５または境界、および中心領域６５を有することができる。非限定の態様では、セル周辺１５５は、セルの角６９の組を規定することができる。たとえば、セルの角６９の組は、第１のセルの角６９ａおよび第２のセルの角６９ｂを含むことができる。
【0047】
半導体デバイスセル１５０は、本体接点領域４４、ソース接点領域４２、ソース領域２０、チャネル領域２８、ウェル領域１８、およびＪＦＥＴ領域２９をさらに含むことができる。半導体層２、ソース接点領域４２を含むソース領域２０、およびＪＦＥＴ領域２９が第１の導電型（たとえば、ｎ型）を有することができる一方で、本体接点領域４４を含むウェル領域１８、およびチャネル領域２８が第２の導電型（たとえば、ｐ型）を有することができることを理解することができる。
【0048】
図８に図示されるように、本体接点領域４４は、図１に図示されるようにウェル領域１８の部分であってよい中心領域６５に配設することができる。本体接点領域４４は、第１の導電型（たとえば、ｎ型またはｐ型）のソース領域２０によって囲まれてよい。ソース領域２０の周辺は、ウェル領域１８によって囲まれてよく、ウェル領域１８は次いで第２の導電型のチャネル領域２８によって囲まれてよい。いくつかの態様では、ソース接点２２の下方に配設されるソース領域２０の部分が、半導体デバイスセル１５０のソース接点領域４２の部分として機能できることを理解することができる。より具体的には、半導体デバイスセル１５０の本体接点領域４４が、ソース領域２０のソース接点領域４２によって囲まれてよく、ソース接点領域４２のドープがソース領域２０の残りと同じであってよい。チャネル領域２８は、次いで、ＪＦＥＴ領域２９によって囲まれてよい。
【0049】
ＪＦＥＴ領域２９は、半導体デバイスセル１５０のセル周辺１５５の周りに配置することができる。ＪＦＥＴ領域２９は、セル周辺１５５でチャネル領域２８に隣接してよい。ＪＦＥＴ領域２９は、セルの角６９に配設されて規定する角の組を含むことができる。たとえば、ＪＦＥＴ領域２９は、第１の角領域２９ａおよび第２の角領域２９ｂを含むことができる。そのため、ＪＦＥＴ領域２９は、セル周辺１５５またはセルの角６９または両方を規定することができる。少なくともＪＦＥＴ領域２９の部分は、周辺１５５の長さまたは辺に沿った長手軸Ｌ１を規定することができる。周辺１５５の長さまたは辺に沿ったＪＦＥＴ領域２９は、第１の角領域２９ａおよびＪＦＥＴ中間領域２９ｃによって分離される反対側の第２の角領域２９ｂを含む。
【0050】
非限定の態様では、チャネル領域２８が１つまたは複数の角２８ａ、２８ｂを規定することができる。角２８ａ、２８ｂが直角を成してよい。図示されるように、いくつかの態様では、角２８ａ、２８ｂの各々が、対応するＪＦＥＴ角領域２９ａ、２９ｂに近接してよい。非限定の態様では、チャネル領域２８のそれぞれの第１の角２８ａがＪＦＥＴ領域の第１の角領域２９ａに近接してよく、チャネル領域２８の第２の角２８ｂがＪＦＥＴ領域の第２の角領域２９ｂに近接してよい。
【0051】
ＪＦＥＴ中間領域２９ｃは、第１の幅Ｗ１を規定することができる。第１の幅Ｗ１は、長手軸Ｌ１に対して直角に、ＪＦＥＴ中間領域２９ｃを横切って延びてよい。態様では、第１の幅Ｗ１は、チャネル領域２８の周辺１２８に当接するＪＦＥＴ中間領域２９ｃの端部から、セル周辺１５５に延びてよい。
【0052】
第１の角領域２９ａと第２の角領域２９ｂのうちの少なくとも１つが第２の幅Ｗ２を規定してよい。第２の幅Ｗ２は、長手軸Ｌ１に対して直角に、ＪＦＥＴ領域２９を横切って延びてよい。態様では、第２の幅Ｗ２は、チャネル領域２８の周辺１２８に当接するＪＦＥＴ領域２９の第１の角領域２９ａまたは第２の角領域２９ｂのうちの１つの端部から、セル周辺１５５に延びてよい。
【0053】
非限定の態様では、第１の幅Ｗ１は、第２の幅Ｗ２より大きい。非限定の態様では、第１の幅Ｗ１が約０．７ミクロンであってよく、第２の幅Ｗ２が約０．２５ミクロンであってよい。他の態様では、第１の幅Ｗ１が０．３～１．２ミクロンの範囲内であってよく、第２の幅Ｗ２が０．０７～０．４ミクロンの範囲内であってよい。さらに他の態様では、第１の幅Ｗ１は、第２の幅Ｗ２より少なくとも２０％より広くてよい。
【0054】
他の態様はそのように制限されず、第１の幅Ｗ１または第２の幅Ｗ２または両方の寸法は、本明細書の開示の範囲から逸脱することなく、様々な用途のために所望に応じて変えることができる。図９に図示されるように、第１の幅Ｗ１と第２の幅Ｗ２の寸法、または互いに対する相対的な寸法、または両方にかかわらず、それらが、ＪＦＥＴ領域２９のオン状態の抵抗の寄与を減少させる特定の目的で配置または規定される一方で、隣接する半導体デバイスセル１５０の角間の降伏電圧に対する耐性が維持される。
【0055】
図９は、非限定の態様にしたがった、正方形半導体デバイスセル１５０のセルラ配列を備えるシステム１７０（たとえば、ＭＯＳＦＥＴなどのセルラ半導体デバイス１６０）を図示する上面図または平面図を描く。図９の非限定の態様は、図９が位置合わせしたセルラタイプレイアウトで配置される半導体デバイスセル１５０の組を備えるという１つの違いがあるが、図８に描かれる態様と同様である。本明細書で使用する、２つの半導体デバイスセル１５０は、２つのセルの境界のいずれかの部分が（たとえば、半導体デバイスセル１５０のセル周辺１５５の部分に沿って、または角６９で、または両方で）当接または接触するとき、隣接するセルまたは隣接セルと呼ばれる場合がある。そのため、図９の各々の正方形半導体デバイスセル１５０は、８つの隣接するまたは隣接半導体デバイスセル１５０を有してよいことを理解することができる。
【0056】
図９に図示されるように、半導体デバイスセル１５０の組は、第１の隣接セル１５１、第２の隣接セル１５２、第３の隣接セル１５３、および第４の隣接セル１５５、ならびに第２の隣接セル１５２を含むことができる。図９の図示される例は、矩形または正方形の幾何形状を有する半導体デバイスセル１５０の組を描く一方で、他の態様ではそのように制限されないことを理解するべきである。他の非限定の態様では、半導体デバイスセル１５０は、限定しないが、細長い矩形、六角形、丸めたもの、曲がったもの、幅が変わるもの、細長いまたは歪んだ形、およびそれらの様々な組合せを含む、任意の他の所望の幾何形状または形状を有することができる。本明細書でより詳細に記載されるように、半導体デバイスセル１５０は、半導体デバイス１６０のオン状態の抵抗Ｒｄｓ（ｏｎ）を減らすことを可能にするように構成することができる。各半導体デバイスセル１５０は、半導体層２（たとえば、炭化ケイ素（ＳｉＣ）半導体層）の第１の面４に配設することができる。
【0057】
示されるように、ＪＦＥＴ領域２９は、各それぞれの半導体デバイスセル１５０のセル周辺１５５の周りに配置することができる。ＪＦＥＴ領域２９の第１の角領域２９ａおよび第２の角領域２９ｂは、セル周辺１５５に規定することができ、各半導体デバイスセル１５０についての角６９を規定することができる。隣接半導体デバイスセル１５０のうちの少なくとも１つ（たとえば、第１の隣接セル１５１）のセル周辺１５５の周りのＪＦＥＴ領域２９の少なくとも一部は、長手軸Ｌ１を規定して、第１の角領域２９ａおよびＪＦＥＴ中間領域２９ｃによって分離される反対側の第２の角領域２９ｂを有することができる。非限定の態様では、第１の隣接セルのチャネル領域２８のそれぞれの第１の角２８ａがＪＦＥＴの第１の角領域２９ａに近接してよく、チャネル領域２８の第２の角２８ｂがＪＦＥＴの第２の角領域２９ｂに近接してよい。
【0058】
位置合わせしたセルラ配列として配置されると、２つの隣接半導体デバイスセル１５０、たとえば第１の隣接セル１５１および第２の隣接セル１５２のＪＦＥＴ領域２９は、第１の隣接セル１５１および第２の隣接セル１５２のセル周辺１５５の一部に沿って当接することができる。この方法では、第１の隣接セル１５１と第２の隣接セル１５２の当接するＪＦＥＴ領域２９が共有ＪＦＥＴ領域２９ｄを規定することができる。
【0059】
当接するＪＦＥＴ領域２９（すなわち、共有ＪＦＥＴ領域２９ｄ）が第３の幅Ｗ３を規定することができる。第３の幅Ｗ３は、長手軸Ｌ１に対して直角に、第１の隣接セル１５１および第２の隣接セル１５２の当接するＪＦＥＴ中間領域２９ｃを横切って延びてよい。非限定の態様では、第３の幅Ｗ３は、第１の隣接セル１５１のチャネル領域２８に当接するＪＦＥＴ中間領域２９ｃの周辺の端部から、第１の隣接セル１５１と第２の隣接セル１５２の当接するＪＦＥＴ領域２９を横切って、第２の隣接セル１５２のチャネル領域２８の周辺１２８へ延びてよい。一般的に、第３の幅Ｗ３は、ＪＦＥＴ領域２９のもの（たとえば、ｎ型）と比較して、反対のドープ型（たとえば、ｐ型）を有する領域（たとえば、チャネル領域２８）間の、第１の隣接セル１５１のＪＦＥＴ領域２９と第２の隣接セル１５２のＪＦＥＴ領域２９を横切る最短距離として規定することができる。
【0060】
当接するＪＦＥＴ領域２９は第４の幅Ｗ４を規定することができる。第４の幅Ｗ４は、長手軸Ｌ１に対して直角に、第１の隣接セル１５１と第２の隣接セル１５２の第１の角領域２９ａと第２の角領域２９ｂのうちの少なくとも１つに近接して、第１の隣接セル１５１および第２の隣接セル１５２のＪＦＥＴ領域２９を横切って延びてよい。非限定の態様では、第４の幅Ｗ４は、特定の第１の隣接セル１５１のチャネル領域２８の周辺の（たとえば、それぞれの第１の角２８ａまたは第２の角２８ｂの）端部から、ＪＦＥＴ領域を横切って、第２の隣接セル１５２のチャネル領域２８の周辺に（たとえば、対応する第１の角２８ａまたは第２の角２８ｂに）延びてよい。態様では、第４の幅Ｗ４は、第１の隣接セル１５１のチャネル領域２８の周辺に当接するＪＦＥＴ領域２９の第１の角領域２９ａまたは第２の角領域２９ｂのうちの１つの端部から、第１の隣接セル１５１および第２の隣接セル１５２のＪＦＥＴ領域２９を横切って、第２の隣接セル１５２のチャネル領域２８の周辺に延びてよい。一般的に、第４の幅Ｗ４は、ＪＦＥＴ領域２９のもの（たとえば、ｎ型）と比較して、反対のドープ型（たとえば、ｐ型）を有する第１の隣接セル１５１のチャネル領域２８の角２８ａ、２８ｂから、ＪＦＥＴ領域２９のもの（たとえば、ｎ型）と比較して、反対のドープ型（たとえば、ｐ型）を有する第２の隣接セル１５２のチャネル領域２８の角２８ａ、２８ｂへの、第１の隣接セル１５１のＪＦＥＴ領域２９と第２の隣接セル１５２のＪＦＥＴ領域２９を横切る最短距離として規定することができる。
【0061】
非限定の態様では、第３の幅Ｗ３は、第１の隣接セルの第１の幅Ｗ１と第２の隣接セル１５２の第１の幅Ｗ１のそれぞれの合計に等しくてよい。同様に、非限定の態様では、第４の幅Ｗ４は、第１の隣接セルの第２の幅Ｗ２と第２の隣接セル１５２の第２の幅Ｗ２のそれぞれの合計に等しくてよい。非限定の態様では、第１の隣接セル１５１および第２の隣接セル１５２によって規定される第４の幅Ｗ４は、第１の隣接セル１５１および第２の隣接セル１５２によって規定される第３の幅Ｗ３より大きくてよい。
【0062】
非限定の態様では、第３の幅Ｗ３が約１．３ミクロンであってよく、第４の幅Ｗ４が約０．４５ミクロンであってよい。他の態様では、第３の幅Ｗ３が０．５～２．２ミクロンの範囲内であってよく、第４の幅Ｗ４が０．２～０．９ミクロンの範囲内であってよい。さらに他の態様では、第３の幅Ｗ３は、第４の幅Ｗ４より少なくとも２０％より広くてよい。
【0063】
他の態様はそのように制限されず、第３の幅Ｗ３または第４の幅Ｗ４または両方の寸法は、本明細書の開示の範囲から逸脱することなく、様々な用途のために所望に応じて変えることができる。第３の幅Ｗ３と第４の幅Ｗ４の寸法、または互いに対する相対的な寸法、または両方にかかわらず、それらが、半導体デバイスセル１５０の組のそれぞれのＪＦＥＴ領域２９のオン状態の抵抗の寄与を減少させる特定の目的で配置または規定される一方で、隣接する半導体デバイスセル１５０の角間の降伏電圧に対する耐性が維持される。
【0064】
本開示の態様は、セルのそれぞれの角６９に近接したチャネル領域の角２８ａ、２８ｂの寸法を変更すること（たとえば、減少または増加させること）なく、第１の角領域２９ａおよび第２の角領域２９ｂから離れた、セル周辺１５５におけるＪＦＥＴ領域２９の幅を増加させること、それによって、セルのそれぞれの角６９での電界の増加を回避または減らすことによって、従来の技法を超えて、半導体デバイスセル１５０のオン状態の抵抗の減少を実現し、そのことによって、これらの半導体デバイスセル１５０について長期間の信頼性の改善をもたらすことができることを理解することができる。
【0065】
したがって、本開示の半導体デバイスセル１５０は、隣接する半導体デバイスセル１５０の角６９におけるチャネル領域２８間の距離を減らすことなく、ＪＦＥＴ領域の部分の幅を増加するのを実現することによって、デバイスの導通損失を減少させる（たとえば、オン状態の抵抗Ｒｄｓ（ｏｎ）を最小化させる）。
【0066】
事前に記載されない限り、様々な態様の異なる特徴および構造を、所望に応じて互いに組み合わせて使用することができる。１つの態様がすべての態様に図示されない場合があるということは、それができないと解釈されることを意味せず、記載を簡潔にするために行われている。したがって、異なる態様の様々な特徴は、新しい態様が明示的に記載されるか否かにかかわらず、新しい態様を形成するために所望に応じて混合および整合させることができる。本明細書に記載される特徴の組合せまたは置換は、本開示によってカバーされる。
【0067】
本説明は例を使用して、最良の形態を含む本開示の態様を開示し、また、当業者が、任意のデバイスまたはシステムを作成して使用することおよび任意の組み込まれる方法を実施することを含む、本開示の態様を実施するのを可能にする。本開示の特許請求の範囲は請求項によって規定され、当業者が想到する他の例を含むことができる。そのような他の例は、請求項の文字通りの言葉遣いと変わらない構造的要素を有する場合、または、請求項の文字通りの言葉遣いとごくわずかな差異しかない等価な構造的要素を含む場合、請求項の範囲内となることが意図される。
【0068】
上の記載、以下の請求項、および／または添付図面に開示される特徴は、個別、およびそれらの組合せの両方で、それらの多様な形で実施形態を実現するために関連することができる。
【0069】
本開示の様々な特性、態様、および利点は、限定しないが、列挙される態様に規定されるような以下の技術的解決策を含む、本開示の態様の任意の並べ替えで具体化することもできる。
【0070】
第１の導電型を有するドリフト領域（１６）を含む半導体層（２）を含む半導体デバイスセル（１５０）と、ドリフト領域（１６）に隣接して配設される第２の導電型を有するウェル領域（１８）と、ウェル領域（１８）に隣接し囲まれて配設される第１の導電型を有するソース領域（２０）と、ウェル領域（１８）の周りに隣接して配設される第２の導電型を有するチャネル領域（２８）と、チャネル領域（１２８）の周辺に当接し半導体セル周辺（１５５）を規定するＪＦＥＴ領域（２９）であって、ＪＦＥＴ中間領域（２９ｃ）によって分離される、少なくとも第１の角（６９ａ）、第２の角（６９ｂ）を有するＪＦＥＴ領域とを備える、システム（１６０）であって、チャネル領域（１２８）の周辺に当接するＪＦＥＴ中間領域（２９ｃ）の端部から半導体セル周辺（１５５）に延びるＪＦＥＴ中間領域（２９ｃ）の第１の幅Ｗ１が、チャネル領域（１２８）の周辺に当接する第１の角（６９ａ）および第２の角（６９ｂ）のうちの少なくとも１つの端部から半導体セル周辺（１５５）に延びるＪＦＥＴ領域（２９）の第２の幅Ｗ２より大きい、システム（１６０）。
【0071】
第１の角領域（２６９ａ）と第２の角領域（２９ｂ）の各々が直角を成す、任意の前項に記載のシステム（１６０）。
【0072】
チャネル領域（２８）が第１の角領域２９ａに近接する第３の角領域（２８ａ）を規定する、任意の前項に記載のシステム（１６０）。
【0073】
チャネル領域（２８）が第２の角領域（２９ｂ）に近接する第４の角領域（２８ｂ）を規定する、任意の前項に記載のシステム（１６０）。
【0074】
ＪＦＥＴ領域（２９）がチャネル領域（２８）から半導体セル周辺（１５５）に延びる、任意の前項に記載のシステム（１６０）。
【0075】
第１の幅（Ｗ１）が６ミクロンと１８ミクロンの範囲内にある、任意の前項に記載のシステム（１６０）。
【0076】
第２の幅（Ｗ２）が０．０７ミクロンと１．４ミクロンの範囲内にある、任意の前項に記載のシステム（１６０）。
【0077】
第１の幅（Ｗ１）が第２の幅（Ｗ２）より少なくとも２０％広い、任意の前項に記載のシステム（１６０）。
【0078】
半導体デバイスセル（１５０）がＭＯＳＦＥＴデバイス（１０）である、任意の前項に記載のシステム（１６０）。
【0079】
第１の導電型を有する半導体デバイス層（２）中に少なくとも部分的に配設される半導体デバイスセル（１５１、１５２、１５３、１５４）の組をさらに備え、各デバイスセルがそれぞれ、第１の導電型を有するドリフト領域（１６）を含む半導体層（２）と、ドリフト領域（１６）に隣接して配設される第２の導電型を有するウェル領域（１８）と、ウェル領域（１８）に隣接し囲まれて配設される第１の導電型を有するソース領域（２０）と、ウェル領域（１８）の周りに隣接して配設される第２の導電型を有するチャネル領域（２８）と、チャネル領域（２８）の周辺に当接し半導体セル周辺（１５５）を規定するＪＦＥＴ領域（２９）であって、ＪＦＥＴ中間領域（２９ｃ）によって分離される、少なくとも第１の角（６９ａ）、第２の角（６９ｂ）を有するＪＦＥＴ領域とを備え、チャネル領域（１２８）の周辺に当接するＪＦＥＴ中間領域（２９ｃ）の端部から半導体セル周辺（１５５）に延びるＪＦＥＴ中間領域（２９ｃ）の第１の幅Ｗ１が、チャネル領域（１２８）の周辺に当接する第１の角（６９ａ）および第２の角（６９ｂ）のうちの少なくとも１つの端部から半導体セル周辺（１５５）に延びるＪＦＥＴ領域（２９）の第２の幅Ｗ２より大きい、任意の前項に記載のシステム（１６０）。
【0080】
各半導体デバイスセル（１５０）が、隣接する半導体デバイスセル（１５０）のそれぞれの半導体セル周辺（１５５）と位置合わせされるそれぞれの半導体セル周辺（１５５）を備える、任意の前項に記載のシステム（１６０）。
【0081】
第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのＪＦＥＴ中間領域（２９ｃ）が、第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれの半導体セル周辺（１５５）の部分に沿って当接して、第１の半導体デバイスセル（１５１）と第２の半導体デバイスセル（１５２）の間の共有ＪＦＥＴ領域（２９ｄ）を規定する、任意の前項に記載のシステム（１６０）。
【0082】
第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのチャネル領域（２８）が第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのＪＦＥＴ領域（２９）によって分離される、任意の前項に記載のシステム（１６０）。
【0083】
共有ＪＦＥＴ領域の第３の幅（Ｗ３）が、第１の角領域（２９ａ）と第２の角領域（２９ｂ）それぞれのうちの少なくとも１つにおいて、第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのチャネル領域（２８）間の第４の幅（Ｗ４）より大きい、任意の前項に記載のシステム（１６０）。
【0084】
第３の幅Ｗ３が、第１の半導体デバイス１５１の第１の幅（Ｗ１）と第２の半導体デバイス１５２の第１の幅（Ｗ１）のそれぞれの合計に等しい、任意の前項に記載のシステム（１６０）。
【0085】
第４の幅（Ｗ４）が、第１の半導体デバイスセル（１５１）の第２の幅（Ｗ２）と第２の半導体デバイスセル（１５２）の第２の幅（Ｗ２）のそれぞれの合計に等しい、任意の前項に記載のシステム（１６０）。
【0086】
第１の軸方向の幅（Ｗ１）が１２ミクロンと３６ミクロンの範囲内にある、任意の前項に記載のシステム（１６０）。
【0087】
第２の軸方向の幅（Ｗ２）が０．１４ミクロンと２．８ミクロンの範囲内にある、任意の前項に記載のシステム（１６０）。
【0088】
第１の幅（Ｗ１）が第２の幅（Ｗ２）より少なくとも２０％広い、任意の前項に記載のシステム（１６０）。
【0089】
半導体デバイスセル（１５０）が集合的にＭＯＳＦＥＴデバイス（１０）を規定する、任意の前項に記載のシステム（１６０）。
【0090】
第１の導電型を有するドリフト領域（１６）を含む半導体層（２）と、ドリフト領域（１６）に隣接して配設される第２の導電型を有するウェル領域（１８）と、ウェル領域（１８）に隣接しに囲まれて配設される第１の導電型を有するソース領域（２０）と、ウェル領域（１８）の周りに隣接して配設される第２の導電型を有するチャネル領域（２８）と、チャネル領域（１２８）の周辺に当接し半導体セル周辺（１５５）を規定するＪＦＥＴ領域（２９）であって、少なくとも第１の角（６９ａ）、第２の角（６９ｂ）を有するＪＦＥＴ領域とを備え、ＪＦＥＴ中間領域（２９ｃ）が第１の角（６９ａ）に近接して配設される第１の端部（２９ａ）および第２の角（６９ｂ）に近接する反対の第２の端部（２９ｂ）を有し、チャネル領域（１２８）の周辺に当接するＪＦＥＴ中間領域（２９ｃ）の端部から半導体セル周辺（１５５）に延びるＪＦＥＴ中間領域（２９ｃ）の第１の幅Ｗ１が、チャネル領域（１２８）の周辺に当接する第１の角（６９ａ）および第２の角（６９ｂ）のうちの少なくとも１つの端部から半導体セル周辺（１５５）に延びるＪＦＥＴ領域（２９）の第２の幅Ｗ２より大きい、半導体デバイスセル（１５０）。
【0091】
第１の角領域（２９ａ）と第２の角領域（２９ｂ）の各々が直角を成す、前項に記載の半導体デバイスセル（１５０）。
【0092】
チャネル領域（２８）が第１の角領域（２９ａ）に近接する第３の角領域（２８ａ）を規定する、任意の前項に記載の半導体デバイスセル（１５０）。
【0093】
チャネル領域（２８）が第２の角領域（２９ｂ）に近接する第４の角領域（２８ｂ）を規定する、任意の前項に記載の半導体デバイスセル（１５０）。
【0094】
ＪＦＥＴ領域（２９）がチャネル領域（２８）から半導体セル周辺（１５５）に延びる、任意の前項に記載の半導体デバイスセル（１５０）。
【0095】
第１の幅（Ｗ１）が６ミクロンと１８ミクロンの範囲内にある、任意の前項に記載の半導体デバイスセル（１５０）。
【0096】
第２の幅（Ｗ２）が０．０７ミクロンと１．４ミクロンの範囲内にある、任意の前項に記載の半導体デバイスセル（１５０）。
【0097】
第１の幅（Ｗ１）が第２の幅（Ｗ２）より少なくとも２０％広い、任意の前項に記載の半導体デバイスセル（１５０）。
【0098】
半導体デバイスセル（１５０）がＭＯＳＦＥＴデバイス（１０）である、任意の前項に記載の半導体デバイスセル（１５０）。
【0099】
第１の導電型を有する半導体層（２）中に少なくとも部分的に配設される半導体デバイスセル（１５０）の組を備えるシステム（１６０）であって、各デバイスセル（１５０）がそれぞれ、第１の導電型を有するドリフト領域（１６）を含む半導体層（２）と、ドリフト領域に隣接して配設される第２の導電型を有するウェル領域（１８）と、ウェル領域（１８）に隣接しに囲まれて配設される第１の導電型を有するソース領域（２０）と、ウェル領域（１８）の周りに隣接して配設される第２の導電型を有するチャネル領域（２８）と、チャネル領域（２８）および、チャネル領域（２８）の周辺（１２８）に当接し半導体セル周辺（１５５）を規定し、少なくとも第１の角（６９ａ）、第２の角（６９ｂ）を有するＪＦＥＴ領域（２９）とを備え、ＪＦＥＴ中間領域（２９ｃ）が、第１の角（６９ａ）に近接して配設される第１の端部（２９ａ）および第２の角（６９ｂ）に近接する反対の第２の端部（２９ｂ）を有し、チャネル領域（１２８）の周辺に当接するＪＦＥＴ中間領域（２９ｃ）の端部から半導体セル周辺（１５５）に延びるＪＦＥＴ中間領域（２９ｃ）の第１の幅Ｗ１が、チャネル領域（１２８）の周辺に当接する第１の角（２９ａ）および第２の角（２９ｂ）のうちの少なくとも１つの端部から半導体セル周辺（１５５）に延びるＪＦＥＴ領域（２９）の第２の幅Ｗ２より大きい、システム（１６０）。
【0100】
各半導体デバイスセル（１５０）が、隣接する半導体デバイスセル（１５０）のそれぞれの半導体セル周辺（１５５）と位置合わせされるそれぞれの半導体セル周辺（１５５）を備える、任意の前項に記載のシステム（１６０）。
【0101】
第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのＪＦＥＴ中間領域（２９ｃ）が、第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれの半導体セル周辺（１５５）の部分に沿って当接して、第１の半導体デバイスセル（１５１）と第２の半導体デバイスセル（１５２）の間の共有ＪＦＥＴ領域（２９ｄ）を規定する、任意の前項に記載のシステム（１６０）。
【0102】
第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのチャネル領域（２８）が第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのＪＦＥＴ領域（２９）によって分離される、任意の前項に記載のシステム（１６０）。
【0103】
共有ＪＦＥＴ領域（２９ｄ）の第３の幅（Ｗ３）が、第１の角領域（２９ａ）と第２の角領域（２９ｂ）のうちの少なくとも１つにおいて、第１の半導体デバイスセル（１５１）および第２の半導体デバイスセル（１５２）のそれぞれのチャネル領域（２８）間の第４の幅（Ｗ４）より大きい、任意の前項に記載のシステム（１６０）。
【0104】
第３の幅Ｗ３が、第１の半導体デバイス１５１の第１の幅（Ｗ１）と第２の半導体デバイスセル１５２の第１の幅（Ｗ１）のそれぞれの合計に等しい、任意の前項に記載のシステム（１６０）。
【0105】
第４の幅（Ｗ４）が、第１の半導体デバイスセル（１５１）の第２の幅（Ｗ２）と第２の半導体デバイスセル（１５２）の第２の幅（Ｗ２）のそれぞれの合計に等しい、任意の前項に記載のシステム（１６０）。
【0106】
第１の幅（Ｗ１）が１２ミクロンと３６ミクロンの範囲内にある、任意の前項に記載のシステム（１６０）。
【0107】
第２の幅（Ｗ２）が０．１４ミクロンと２．８ミクロンの範囲内にある、任意の前項に記載のシステム（１６０）。
【0108】
第１の幅（Ｗ１）が第２の幅（Ｗ２）より少なくとも２０％広い、任意の前項に記載のシステム（１６０）。
【0109】
半導体デバイスセル（１５０）がＭＯＳＦＥＴデバイス（１０）を規定する、任意の前項に記載のシステム（１６０）。
【符号の説明】
【0110】
２ 半導体層
４ 第１の面
６ 第２の面
１０ ＭＯＳＦＥＴデバイス
１２ ドレイン接点
１４ 基板層
１６ ドリフト領域
１８ ウェル領域
２０ ソース領域
２２ ソース接点
２４ 誘電体層
２６ ゲート電極
２８ チャネル領域
２８ａ 第３の角領域、角
２８ｂ 第４の角領域、角
２９ ＪＦＥＴ領域
２９ａ 第１の角領域、第１の端部、第１の角
２９ｂ 第２の角領域、第２の端部、第２の角
２９ｃ ＪＦＥＴ中間領域、ＪＦＥＴセグメント
２９ｄ 共有ＪＦＥＴ領域
３０ ソース領域抵抗
３２ チャネル抵抗、反転チャネル抵抗
３４ 蓄積層抵抗
３６ ＪＦＥＴ領域抵抗、ＪＦＥＴ抵抗
３８ ドリフト領域抵抗、ドリフト抵抗
４０ ストライプラダーデバイスレイアウト
４１ ストライプＭＯＳＦＥＴデバイス構造
４２ ソース接点領域
４３ チャネル長
４４ 本体接点領域、本体領域
４５ 距離
４６ ソース／本体接点
４７ 幅
４８ 基板層抵抗
４９ 幅
５０ デバイスセル
５１ セグメント長
５２ セグメント長
５３ デバイス区域
５４ ＪＦＥＴ区域
５５ 幅
６０ 距離
６４ 矢印
６５ 中心領域
６６ 対角線矢印
６９ 角
６９ａ 第１の角領域、第１の角
６９ｂ 第２の角領域、第２の角
７０ グラフ
７２ 第１の曲線
７４ 第２の曲線
１２８ チャネル領域、周辺
１５０ 半導体デバイスセル
１５１ 第１の半導体デバイスセル、第１の隣接セル
１５２ 第２の半導体デバイスセル、第２の隣接セル
１５３ 半導体デバイスセル、第３の隣接セル
１５４ 半導体デバイスセル
１５５ 第４の隣接セル、半導体セル周辺
１６０ システム、セルラ半導体デバイス
１７０ システム
Ｌ１ 長手軸
Ｗ１ 第１の幅
Ｗ２ 第２の幅
Ｗ３ 第３の幅
Ｗ４ 第４の幅
４ 第１の面
６ 第２の面
１０ ＭＯＳＦＥＴデバイス
１２ ドレイン接点
１４ 基板層
１６ ドリフト領域
１８ ウェル領域
２０ ソース領域
２２ ソース接点
２４ 誘電体層
２６ ゲート電極
２８ チャネル領域
２８ａ 第３の角領域、角
２８ｂ 第４の角領域、角
２９ ＪＦＥＴ領域
２９ａ 第１の角領域、第１の端部、第１の角
２９ｂ 第２の角領域、第２の端部、第２の角
２９ｃ ＪＦＥＴ中間領域、ＪＦＥＴセグメント
２９ｄ 共有ＪＦＥＴ領域
３０ ソース領域抵抗
３２ チャネル抵抗、反転チャネル抵抗
３４ 蓄積層抵抗
３６ ＪＦＥＴ領域抵抗、ＪＦＥＴ抵抗
３８ ドリフト領域抵抗、ドリフト抵抗
４０ ストライプラダーデバイスレイアウト
４１ ストライプＭＯＳＦＥＴデバイス構造
４２ ソース接点領域
４３ チャネル長
４４ 本体接点領域、本体領域
４５ 距離
４６ ソース／本体接点
４７ 幅
４８ 基板層抵抗
４９ 幅
５０ デバイスセル
５１ セグメント長
５２ セグメント長
５３ デバイス区域
５４ ＪＦＥＴ区域
５５ 幅
６０ 距離
６４ 矢印
６５ 中心領域
６６ 対角線矢印
６９ 角
６９ａ 第１の角領域、第１の角
６９ｂ 第２の角領域、第２の角
７０ グラフ
７２ 第１の曲線
７４ 第２の曲線
１２８ チャネル領域、周辺
１５０ 半導体デバイスセル
１５１ 第１の半導体デバイスセル、第１の隣接セル
１５２ 第２の半導体デバイスセル、第２の隣接セル
１５３ 半導体デバイスセル、第３の隣接セル
１５４ 半導体デバイスセル
１５５ 第４の隣接セル、半導体セル周辺
１６０ システム、セルラ半導体デバイス
１７０ システム
Ｌ１ 長手軸
Ｗ１ 第１の幅
Ｗ２ 第２の幅
Ｗ３ 第３の幅
Ｗ４ 第４の幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【外国語明細書】