特開 2024-113 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000113

(43)【公開日】2024-01-05

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20231225BHJP

   H01L 21/02 20060101ALI20231225BHJP

   H10B 41/27 20230101ALI20231225BHJP

   H10B 43/27 20230101ALI20231225BHJP

   H01L 21/336 20060101ALI20231225BHJP

【ＦＩ】

H01L25/08 Y

H01L21/02 B

H01L21/02 C

H01L27/11556

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022098680

(22)【出願日】2022-06-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】蘆立 浩明

(72)【発明者】

【氏名】竹石 知之

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA03

5F083JA05

5F083JA39

5F083MA06

5F083MA16

5F101BA01

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH04

(57)【要約】

【課題】複数の基板を適切に接合する。
【解決手段】一つの実施形態によれば、半導体装置の製造方法において、第１の基板に第１の構造を形成する。第１の基板における第１の構造が形成された第１の主面に支持基板を接合して第１の接合体を形成する。支持基板は、第１の基板より剛性が高い。第１の接合体から第１の基板を除去する。第２の基板に第２の構造を形成する。第３の基板に第３の構造を形成する。第２の基板における第２の構造が形成された第２の主面と第３の基板における第３の構造が形成された第３の主面とを接合して第２の接合体を形成する。第２の接合体から第３の基板を除去する。第１の接合体における第１の基板が除去されて露出された第４の主面と第２の接合体における第３の基板が除去されて露出された第５の主面とを接合して第３の接合体を形成する。第３の接合体から支持基板を除去する。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１の基板に第１の構造を形成することと、
前記第１の基板における前記第１の構造が形成された第１の主面に前記第１の基板より剛性の高い支持基板を接合して第１の接合体を形成することと、
前記第１の接合体から前記第１の基板を除去することと、
第２の基板に第２の構造を形成することと、
第３の基板に第３の構造を形成することと、
前記第２の基板における前記第２の構造が形成された第２の主面と前記第３の基板における前記第３の構造が形成された第３の主面とを接合して第２の接合体を形成することと、
前記第２の接合体から前記第３の基板を除去することと、
前記第１の接合体における前記第１の基板が除去されて露出された第４の主面と前記第２の接合体における前記第３の基板が除去されて露出された第５の主面とを接合して第３の接合体を形成することと、
前記第３の接合体から前記支持基板を除去することと、
を備えた半導体装置の製造方法。

【請求項2】

前記支持基板のヤング率は、前記第１の基板のヤング率より高い
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記支持基板の断面２次モーメントは、前記第１の基板の断面２次モーメントより大きい
請求項１に記載の半導体装置の製造方法。

【請求項4】

前記支持基板の厚さは、前記第１の基板の厚さより厚い
請求項１に記載の半導体装置の製造方法。

【請求項5】

前記第１の構造は、第１の方向を長手方向とし、
前記支持基板は、前記第１の基板の反対側の主面にそれぞれが前記第１の方向に延び前記第１の方向に交差する第２の方向に並ぶ複数の凸状パターンを有する
請求項１に記載の半導体装置の製造方法。

【請求項6】

前記第１の構造は、第１のメモリセルアレイ構造を含み、
前記第２の構造は、回路構造を含み、
前記第３の構造は、第２のメモリセルアレイ構造を含む
請求項１に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の製造方法では、複数の基板が接合されて半導体装置が製造されることがある。このとき、複数の基板を適切に接合することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１６３９７０号公報

【特許文献2】国際公開第２００７／１３６０６４号

【特許文献3】特許第５８５７０９４号公報

【特許文献4】特開２０１８－１４８０７１号公報

【特許文献5】特開２０１８－１５２４１９号公報

【特許文献6】特開２０１８－１６０５２２号公報

【特許文献7】特開２０２０－０４７７０６号公報

【特許文献8】特開２０２０－１４５２７９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、複数の基板を適切に接合できる半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法では、第１の基板に第１の構造を形成する。半導体装置の製造方法では、第１の基板における第１の構造が形成された第１の主面に支持基板を接合して第１の接合体を形成する。支持基板は、第１の基板より剛性が高い。半導体装置の製造方法では、第１の接合体から第１の基板を除去する。半導体装置の製造方法では、第２の基板に第２の構造を形成する。半導体装置の製造方法では、第３の基板に第３の構造を形成する。半導体装置の製造方法では、第２の基板における第２の構造が形成された第２の主面と第３の基板における第３の構造が形成された第３の主面とを接合して第２の接合体を形成する。半導体装置の製造方法では、第２の接合体から第３の基板を除去する。半導体装置の製造方法では、第１の接合体における第１の基板が除去されて露出された第４の主面と第２の接合体における第３の基板が除去されて露出された第５の主面とを接合して第３の接合体を形成する。半導体装置の製造方法では、第３の接合体から支持基板を除去する。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体装置の製造方法を示す断面図。

【図2】実施形態における基板の各チップ領域を示す平面図。

【図3】実施形態にかかる半導体装置の製造方法を示す断面図。

【図4】実施形態にかかる半導体装置の製造方法を示す断面図。

【図5】実施形態にかかる半導体装置の製造方法を示す断面図。

【図6】実施形態にかかる半導体装置の製造方法を示す断面図。

【図7】実施形態における支持基板の構成を示す斜視図。

【図8】実施形態にかかる半導体装置の製造方法を示す断面図。

【図9】実施形態にかかる半導体装置の製造方法を示す断面図。

【図10】実施形態にかかる半導体装置の製造方法を示す断面図。

【図11】実施形態にかかる半導体装置の製造方法を示す断面図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0008】

（実施形態）
実施形態にかかる半導体装置の製造方法では、複数の基板が接合されて半導体装置１が製造されるが、複数の基板を適切に接合するための工夫が施される。例えば、半導体装置１は、図１～図１１に示すよう製造される。以下では、基板２の表面２ａに垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直交する２方向をＸ方向及びＹ方向とする。

【0009】

図１（ａ）～図１（ｃ）、図３～図４（ａ）、図５（ａ）、図７（ａ）～図１１（ｂ）は、半導体装置１の製造方法を示すＸＺ断面図である。図２（ａ）は、基板２における複数のチップ領域ＣＰの配列を示すＸＹ平面図であり、図２（ｂ）は、チップ領域ＣＰ内の概略レイアウトを示すＸＹ平面図である。図３は、図１（ｂ）のＡ部分を拡大して示すＸＺ断面図である。図４（ａ）は、図３のＢ部分を拡大して示すＸＺ断面図である。図４（ｂ）は、図４（ａ）をＣ－Ｃ線に沿って切った場合の断面を示すＸＹ断面図である。図５（ｂ）は、図５（ａ）と同じ工程を示すＹＺ断面図である。図６は、半導体装置１の製造方法に用いられる支持基板５の構成を示す斜視図である。

【0010】

半導体装置１の製造方法では、図１（ａ）～図７（ｃ）の工程と図８（ａ）～図１０（ａ）の工程とが並行して行われる。図１（ａ）～図７（ｃ）の工程と図８（ａ）～図１０（ａ）の工程とがいずれも完了すると、図１０（ｂ）～図１１（ｂ）の工程が行われる。各工程は、実際には、図２（ａ）に示すように、複数のチップ領域ＣＰが搭載された基板を用いて行われるが、簡略化のため、各ＸＺ断面図・ＹＺ断面図では、１つのチップ領域ＣＰが搭載された基板の断面を例示する。

【0011】

図１（ａ）の工程では、基板２を準備する。基板２は、略円盤形状を有し、ＸＹ平面視において、略円形状を有する。基板２は、＋Ｚ側に表面２ａを有し、－Ｚ側に裏面２ｂを有する。基板２は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板２は、Ｚ方向幅が概ねＷ１である。

【0012】

図１（ｂ）の工程では、基板２の表面２ａに絶縁膜３を堆積した後、導電膜を堆積し、導電膜をパターニングして、図３に示すように、導電層１７を形成する。絶縁膜３は、シリコン酸化物等の絶縁物で形成され得る。導電層１７は、ポリシリコン等の半導体で形成され得る。その後、導電層１７の＋Ｚ側に、絶縁層１６と犠牲層（図示せず）とを交互に複数回堆積して積層体ＳＳＴ１ａを形成する。絶縁層１６は、シリコン酸化物等の絶縁物で形成され得る。犠牲層は、シリコン窒化物等の絶縁層１６との間でエッチング選択比を確保可能な絶縁物で形成され得る。各絶縁層１６及び各犠牲層は、概ね同様な膜厚で堆積され得る。

【0013】

図２（ｂ）に示す分断膜ＳＬＴの形成位置がＸ方向に延びるライン状に開口されたレジストパターンを最も－Ｚ側の絶縁層１６の上に形成する。レジストパターンを形成する際に、基板２の露光処理が行われるが、露光処理の前及び／又は後において基板２が熱処理される。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴ１ａをＸＺ方向に貫通する溝を形成する。そして、溝に分断膜ＳＬＴが埋め込まれる。分断膜ＳＬＴは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。分断膜ＳＬＴは、積層体ＳＳＴ１ａ内をＸＺ方向に延びてＹ方向に分断する。分断膜ＳＬＴは、－Ｙ側の積層体ＳＳＴ１と＋Ｙ側の積層体ＳＳＴ１とに分断する。各積層体ＳＳＴ１では、絶縁層１６及び各犠牲層が交互に複数回積層されている。各積層体ＳＳＴ１は、ＸＹ平面視でＸ方向を長手方向とする略矩形状を有する。

【0014】

図３に示すメモリホールＭＨの形成位置が開口されたレジストパターンを各積層体ＳＳＴ１の最も＋Ｚ側の導電層１５の＋Ｚ側及び分断膜ＳＬＴの＋Ｚ側に形成する。レジストパターンを形成する際に、基板２の露光処理が行われるが、露光処理の前及び／又は後において基板２が熱処理される。レジストパターンをマスクとしてＲＩＥ法などの異方性エッチングを行い、積層体ＳＳＴ１を貫通し導電層１７に到達するメモリホールＭＨを形成する。

【0015】

メモリホールＭＨの側面及び底面に、図４（ａ）、図４（ｂ）に示すように、絶縁膜ＢＬＫ１、絶縁膜ＴＮＬが順に堆積される。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＴＮＬにおけるメモリホールＭＨの底面の部分が選択的に除去される。

【0016】

メモリホールＭＨの側面及び底面に半導体膜ＣＨが堆積される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホールＭＨにコア部材ＣＲが埋め込まれる。コア部材ＣＲは、シリコン酸化物等の絶縁物で形成され得る。これにより、積層体ＳＳＴ１をＺ方向に貫通する柱状体ＣＬが形成される。

【0017】

積層体ＳＳＴ１の犠牲層が除去される。除去によって形成された空隙の露出された面に絶縁膜ＢＬＫ２が形成される。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。空隙には、さらに、導電層１５が埋め込まれる。導電層１５は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、導電層１５と絶縁層１６とが交互に繰り返し積層された積層体ＳＳＴ１が形成される。

【0018】

これにより、複数のメモリセルが３次元的に配列されたメモリセルアレイ構造ＭＡＲ１が形成される。メモリセルアレイ構造ＭＡＲ１では、積層体ＳＳＴ１における複数の導電層１５と複数の半導体膜ＣＨとが交差する複数の位置に複数のメモリセルが形成される。なお、導電層１７は、メモリセルアレイ構造ＭＡＲ１におけるソース領域ＳＬとして機能する。複数の導電層１５のうち最も－Ｚ側の導電層１５は、ソース側選択ゲート線ＳＧＳとして機能する。複数の導電層１５のうち最も＋Ｚ側の導電層１５は、ドレイン側選択ゲート線ＳＧＤとして機能する。複数の導電層１５のうち残りの導電層１５は、それぞれ、ワード線ＷＬとして機能する。

【0019】

また、絶縁膜３がさらに堆積され、絶縁膜３における柱状体ＣＬに対応した位置にホールが形成されるとともに、導電層１５のＸ方向端部に対応した位置にホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれてプラグＢＣ、プラグＣＣが形成される。さらに、プラグＢＣ、プラグＣＣの＋Ｚ側に導電膜が堆積され、導電膜がパターニングされる。これにより、導電膜ＢＬ、導電膜ＣＦが形成される。導電膜ＢＬは、メモリセルアレイ構造ＭＡＲ１に対するビット線ＢＬとして機能する。

【0020】

図１（ｃ）の工程では、絶縁膜３の＋Ｚ側の主面３ａを覆うように、絶縁膜４が堆積される。絶縁膜４は、シリコン酸化物等の絶縁物で形成され得る。これにより、複数のチップ領域ＣＰ１を含む基板２が得られる。各チップ領域ＣＰ１は、メモリセルアレイ構造ＭＡＲ１を含み、アレイチップとも呼ばれる。

【0021】

ここで、各積層体ＳＳＴ１は、Ｘ方向を長手方向とし、互いに熱膨張率の異なる層が交互に複数回積層される構造である。積層体ＳＳＴ１は、その製造過程で熱処理等により複数層の間で熱膨張率の差による応力を持ちやすい。積層体ＳＳＴ１は、＋Ｚ側のＸ方向幅が－Ｚ側のＸ方向幅より大きい。

【0022】

絶縁膜４の＋Ｚ側の面４ａ近傍でＸ方向にテンサイル応力が作用すれば、基板２には、Ｙ方向の反りがほとんど発生せず、Ｘ方向の反りが発生する可能性がある。基板２は、ＹＺ断面視で比較的平坦であるが、ＸＺ断面視で－Ｚ側に凸に反る可能性がある。

【0023】

あるいは、絶縁膜４の主面４ａ近傍でＸ方向にコンプレッシブ応力が作用すれば、基板２には、Ｙ方向の反りがほとんど発生せず、Ｘ方向の反りが発生する可能性がある。基板２は、ＹＺ断面視で比較的平坦であるが、ＸＺ断面視で＋Ｚ側に凸に反る可能性がある。

【0024】

これに対して、図５（ａ）、図５（ｂ）の工程では、支持基板５が用意される。支持基板５は、略円盤形状を有し、ＸＹ平面視において、略円形状を有する。支持基板５は、＋Ｚ側に主面５ａを有し、－Ｚ側に主面５ｂを有する。支持基板５は、Ｚ方向幅が概ねＷ２である。

【0025】

支持基板５は、基板２より剛性が高い。支持基板５は、第１の条件と第２の条件との少なくとも一方を満たすように構成され、基板２より剛性が高い。

【0026】

第１の条件は、支持基板５が基板２より固いことを含む。第１の条件は、支持基板５が基板２よりヤング率が高い材料で形成されることを含む。基板２が半導体（例えば、シリコン）を主成分とする材料で形成される場合、支持基板５は、第１の群に含まれる１以上の物質を主成分とする材料で形成され得る。第１の群は、鋳鉄、鋼、ベリリウム、タングステン、モリブデン、タンタル、ニオブ、炭化ケイ素、ジルコニア、酸化アルミニウム、オスミウム、炭化タングステン、白金、コンスタンタン、インバール、ダイヤモンド、ニッケル、ニクロム、スチール繊維、炭素繊維を含む。

【0027】

第２の条件は、支持基板５が基板２より変形しにくい断面形状を有することを含む。第２の条件は、Ｚ方向を含む断面に関して、支持基板５の断面２次モーメントが基板２の断面２次モーメントより大きい。支持基板５のＺ方向厚さＷ２が基板２のＺ方向厚さＷ１より厚くてもよい。

【0028】

支持基板５は、Ｘ方向の剛性がＹ方向の剛性より大きくてもよい。支持基板５は、図６に示すように、主面５ｂに複数の凸状パターン５ｃ－１～５ｃ－１０を有していてもよい。複数の凸状パターン５ｃ－１～５ｃ－１０は、Ｙ方向に離間しながら並ぶ。各凸状パターン５ｃは、ＸＹ平面視でライン状のパターンを含む。各凸状パターン５ｃは、Ｘ方向に延びる。各凸状パターン５ｃは、支持基板５の主面５ｂからＺ方向に突出する。複数の凸状パターン５ｃ－１～５ｃ－１０により、支持基板５は、Ｘ方向の剛性がＹ方向の剛性より高い。

【0029】

図５（ａ）、図５（ｂ）に示すように、基板２と支持基板５とを、主面４ａと主面５ａとがＺ方向に対向するように配置させる。このとき、複数の凸状パターン５ｃ－１～５ｃ－１０は、支持基板５における基板２と反対側を向く主面５ｂに配されていてもよい。

【0030】

図７（ａ）の工程では、基板２と支持基板５とをＺ方向に互いに近付け、絶縁膜４の主面４ａと支持基板５の主面５ａとを接合させる。絶縁膜４の主面４ａと支持基板５の主面５ａとは、接着剤を介して接合されてもよいし、直接接合で接合されてもよい。このとき、基板２、支持基板５が加熱・加圧されてもよい。これにより、基板２と支持基板５とが接合面ＢＦ１で接合された接合体６が形成される。

【0031】

このとき、支持基板５は、基板２より剛性が高く、基板２の反りを対して変形しにくいため、基板２の反りを矯正して小さくすることができる。これにより、反りが矯正され小さくされた接合体６が得られる。

【0032】

図７（ｂ）の工程では、接合体６から基板２が除去される。基板２の除去は、基板２が－Ｚ側から研磨されることで行われてもよいし、さらにウェットエッチングが併用されてもよい。これにより、接合体６ａの各チップ領域ＣＰ１ａにおいて、絶縁膜３の－Ｚ側の主面３ｂが露出される。

【0033】

図７（ｃ）の工程では、絶縁膜３の主面３ｂを覆うように、絶縁膜７が堆積される。絶縁膜７は、シリコン酸化物等の絶縁物で形成され得る。チップ領域ＣＰ（図２（ａ）参照）ごとに絶縁膜３におけるホール及び／又は溝が形成される。ホール及び／又は溝に導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ１が形成される。これにより、接合体６ｂの各チップ領域ＣＰ１ｂにおいて、絶縁膜７の－Ｚ側の主面７ａが露出され、主面７ａに複数の電極ＰＤ１が配される。

【0034】

図８（ａ）の工程では、基板１０２を準備する。基板１０２は、略円盤形状を有し、ＸＹ平面視において、略円形状を有する。基板１０２は、－Ｚ側に主面１０２ａを有し、＋Ｚ側に主面１０２ｂを有する。基板１０２は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板１０２は、Ｚ方向幅が概ねＷ３である。基板１０２のＺ方向幅Ｗ３は、支持基板５のＺ方向幅Ｗ２（図５（ａ）、図５（ｂ）参照）より薄くてもよい。

【0035】

図８（ｂ）の工程では、基板１０２に、積層体ＳＳＴ２を含むメモリセルアレイ構造ＭＡＲ２が形成される。基板１０２には、複数のメモリセルアレイ構造ＭＡＲ２が形成されてもよい。積層体ＳＳＴ２を含むメモリセルアレイ構造ＭＡＲ２は、図１（ｂ）の工程に示す工程と同様に形成され得る。

【0036】

図８（ｃ）の工程では、絶縁膜１０３の－Ｚ側の主面１０３ａを覆うように、絶縁膜１０７が堆積される。絶縁膜１０７は、シリコン酸化物等の絶縁物で形成され得る。チップ領域ＣＰ（図２（ａ）参照）ごとに絶縁膜１０３におけるホール及び／又は溝が形成される。ホール及び／又は溝に導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ２が形成される。これにより、複数のチップ領域ＣＰ２を含む基板１０２が得られる。各チップ領域ＣＰ２は、メモリセルアレイ構造ＭＡＲ２を含み、アレイチップとも呼ばれる。各チップ領域ＣＰ２では、絶縁膜１０７の－Ｚ側の主面１０７ａが露出され、主面１０７ａに複数の電極ＰＤ２が配される。

【0037】

図９（ａ）の工程では、基板２０２が用意される。基板２０２は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板２０２は、＋Ｚ側に主面２０２ａを有し、－Ｚ側に主面２０２ｂを有する。

【0038】

基板２０２の主面２０２ａにおける一部の領域に不純物が導入されたり、主面２０２ａに導電膜が堆積されパターニングされたりして、トランジスタＴＲの電極が形成される。導電膜は、導電性が付与される半導体（例えば、ポリシリコン）で形成され得る。トランジスタＴＲを覆って絶縁膜２０７が堆積される。絶縁膜２０７は、シリコン酸化物で形成され得る。その後、絶縁膜２０７にトランジスタＴＲの電極を露出するホールが形成され、導電物（例えば、タングステンなど）が埋め込まれることなどにより配線構造が形成される。これにより、トランジスタＴＲを含む回路構造ＣＭが形成される。

【0039】

さらに絶縁膜２０７が堆積され、絶縁膜２０７におけるホール及び／又は溝が形成される。ホール及び／又は溝に導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ３が形成される。これにより、複数のチップ領域ＣＰ３を含む基板２０２が得られる。各チップ領域ＣＰ３は、回路構造ＣＭを含み、回路チップとも呼ばれる。各チップ領域ＣＰ３では、絶縁膜２０７の＋Ｚ側の主面２０７ａが露出され、主面２０７ａに複数の電極ＰＤ３が配される。

【0040】

基板１０２の主面１０７ａと基板２０２の主面２０７ａとは、それぞれ、プラズマ照射等により活性化されてもよい。基板１０２と基板２０２とを、主面１０７ａと主面２０７ａとが対向するように配置させる。主面１０７ａにおける電極ＰＤ２のＸＹ位置と主面２０７ａにおける電極ＰＤ３のＸＹ位置とが対応するように、基板１０２のＸＹ位置と基板２０２のＸＹ位置とがアライメントされる。

【0041】

ここで、メモリセルアレイ構造ＭＡＲ２が基板１０２に反りを発生させやすいが、回路構造ＣＭは基板２０２に反りを発生させにくい。すなわち、反りが大きい基板１０２と反りが小さい基板２０２との接合であるため、反りが小さい基板２０２を基準として反りが大きい基板１０２の接合のずれを考慮して、基板１０２のＸＹ位置と基板２０２のＸＹ位置とをアライメントすることができる。

【0042】

図９（ｂ）の工程では、基板１０２と基板２０２とをＺ方向に互いに近付け、絶縁膜１０７の主面１０７ａと絶縁膜２０７の主面２０７ａとを接合させる。このとき、基板１０４、基板２０４が加熱・加圧されてもよい。これにより、反りが大きい基板１０２と反りが小さい基板２０２とを接合でき、電極ＰＤ２と電極ＰＤ３とを容易に位置合わせして接合することができる。

【0043】

これにより、基板１０２と基板２０２とが接合面ＢＦ２で接合された接合体２０６が形成される。接合面ＢＦ２では、絶縁膜１０７の主面１０７ａと絶縁膜２０７の主面２０７ａとが直接接合で接合され、電極ＰＤ２と電極ＰＤ３とが直接接合で接合される。

【0044】

図９（ｃ）の工程では、接合体２０６から基板１０２が除去される。基板１０２の除去は、基板１０２が＋Ｚ側から研磨されることで行われてもよいし、さらにウェットエッチングが併用されてもよい。これにより、接合体２０６ａの各チップ領域ＣＰ２ａにおいて、絶縁膜１０３の＋Ｚ側の主面１０３ｂが露出される。

【0045】

図１０（ａ）の工程では、絶縁膜１０３の主面１０３ｂを覆うように、絶縁膜１０８が堆積される。絶縁膜１０８は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜１０８におけるホール及び／又は溝が形成される。ホール及び／又は溝に導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ４が形成される。これにより、接合体２０６ｂの各チップ領域ＣＰ２ｂにおいて、絶縁膜１０８の主面１０８ｂが露出され、主面１０８ｂに複数の電極ＰＤ４が配される。

【0046】

図１０（ｂ）の工程では、図７（ｃ）の接合体６ｂと図１０（ａ）の接合体２０６ｂとを、主面７ａと主面１０８ｂとが対向するように配置させる。主面７ａにおける電極ＰＤ１のＸＹ位置と主面１０８ｂにおける電極ＰＤ４のＸＹ位置とが対応するように、接合体６ｂのＸＹ位置と接合体２０６ｂのＸＹ位置とがアライメントされる。

【0047】

ここで、メモリセルアレイ構造ＭＡＲ２が接合体２０６ｂに反りを発生させやすいが、接合体６ｂは支持基板５により反りが矯正され得る。すなわち、反りが大きい接合体２０６ｂと反りが小さい接合体６ｂとの接合であるため、反りが小さい接合体６ｂを基準として反りが大きい接合体２０６ｂの接合のずれを考慮して、接合体６ｂのＸＹ位置と接合体２０６ｂのＸＹ位置とをアライメントすることができる。

【0048】

図１１（ａ）の工程では、接合体６ｂと接合体２０６ｂとをＺ方向に互いに近付け、主面７ａと主面１０８ｂとを接合させる。このとき、支持基板５、基板２０２が加熱・加圧されてもよい。これにより、反りが小さい接合体６ｂと反りが大きい接合体２０６ｂとを接合でき、電極ＰＤ１と電極ＰＤ４とを容易に位置合わせして接合することができる。

【0049】

これにより、接合体６ｂと接合体２０６ｂとが接合面ＢＦ３で接合された接合体３０６が形成される。接合面ＢＦ３では、絶縁膜７の主面７ａと絶縁膜１０８の主面１０８ｂとが直接接合で接合され、電極ＰＤ１と電極ＰＤ４とが直接接合で接合され得る。

【0050】

図１１（ｂ）の工程では、接合体３０６から支持基板５が除去される。支持基板５の除去は、支持基板５が－Ｚ側から研磨されることで行われてもよいし、さらにウェットエッチングが併用されてもよい。あるいは、支持基板５が接着剤を介して絶縁膜４に接着されている場合、接着剤にレーザーを照射して熱的に変質させて強度を弱くし、接着剤にブレードを挿入することで支持基板５が除去されてもよい。これにより、接合体３０６ａの各チップ領域ＣＰにおいて、絶縁膜４の＋Ｚ側の主面４ｂが露出される。

【0051】

各チップ領域ＣＰでは、チップ領域ＣＰ３、チップ領域ＣＰ２ｂ、チップ領域ＣＰ１ｂがＺ方向に積層される。各チップ領域ＣＰでは、回路チップＣＰ３にアレイチップＣＰ２ｂ、アレイチップＣＰ１ｂが積層された構造が形成される。この構造は、マルチスタックアレイ構造と呼んでもよい。接合体３０６ａをチップ領域ＣＰの境界でダイシングすることで、複数のチップ領域ＣＰを個片化する。これにより、マルチスタックアレイ構造のチップ領域ＣＰを含む半導体装置１が得られる。

【0052】

以上のように、実施形態では、メモリセルアレイ構造ＭＡＲ１が形成された基板２に支持基板５を接合させて反りが矯正された接合体６ｂを得る。その後、反りが矯正された接合体６ｂとメモリセルアレイ構造ＭＡＲ２が形成された接合体２０６ｂとを接合し接合体３０６を形成する。これにより、反りが小さい接合体６ｂと反りが大きい接合体２０６ｂとを接合でき、電極ＰＤ１と電極ＰＤ４とを容易に位置合わせして接合することができる。すなわち、複数の基板を適切に接合できる。

【0053】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0054】

１ 半導体装置、２、１０２，２０２ 基板、５ 支持基板、６，６ａ，６ｂ，２０６，２０６ａ，２０６ｂ，３０６，３０６ａ 接合体、ＣＭ 回路構造、ＭＡＲ１，ＭＡＲ２ メモリセルアレイ構造。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】