2024-113204 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024113204

(43)【公開日】2024-08-21

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240814BHJP

   G09G 3/3275 20160101ALI20240814BHJP

   G09G 3/20 20060101ALI20240814BHJP

【ＦＩ】

G09G3/3233

G09G3/3275

G09G3/20 611C

G09G3/20 623D

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2024097516

(22)【出願日】2024-06-17

(62)【分割の表示】P 2022170244の分割

【原出願日】2022-10-25

(31)【優先権主張番号】10-2021-0186125

(32)【優先日】2021-12-23

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(72)【発明者】

【氏名】朴 世 龍

(72)【発明者】

【氏名】孫 ▲ミン▼ 植

(57)【要約】

【課題】ゲートライン別にデータ電圧の出力タイミングをランダムに変更することができる表示装置を提供する。
【解決手段】本発明による表示装置は、ゲートラインとデータラインを具備した表示パネルを提供する。前記データラインに出力されるデータ電圧の出力タイミングを決定するソース出力イネーブル信号を生成する制御部、および前記ソース出力イネーブル信号を用いて最終ソース出力イネーブル信号を生成する信号変更部を含み、前記最終ソース出力イネーブル信号を用いて、前記データ電圧の出力タイミングをゲートライン別にランダムに変更するデータドライバを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

ゲートラインとデータラインを具備した表示パネルと、
前記データラインに出力されるデータ電圧の当初の出力タイミングを決定する少なくとも４ビットのソース出力イネーブル信号を生成する制御部と、
前記ソース出力イネーブル信号の前記少なくとも４ビットのうちの少なくとも２ビットをランダムビットに置き換えて最終ソース出力イネーブル信号を生成する信号変更部と、
前記ゲートラインにゲートパルスを供給するゲートドライバと、
前記ランダムビットを用いて前記ゲートパルスの立ち下りタイミングと前記最終ソース出力イネーブル信号の立ち上がりタイミングとの間隔を制御することにより、前記データ電圧の前記当初の出力タイミングをゲートライン別にランダムに変更するデータドライバと
を含む、表示装置。

【請求項2】

前記データドライバが、
前記制御部から受信した画像データをラッチするラッチ部と、
前記ラッチ部から伝送された映像データを前記データ電圧に変換して出力するアナログデジタル変換部と、
前記アナログデジタル変換部から伝送された前記データ電圧を前記最終ソース出力イネーブル信号によって前記データラインに出力する出力バッファと、
前記信号変更部と
を含み、
前記最終ソース出力イネーブル信号によって前記データ電圧の出力タイミングをゲートライン別にランダムに変更する、請求項１に記載の表示装置。

【請求項3】

前記出力バッファが、
前記アナログデジタル変換部から伝送された前記データ電圧を貯蔵するバッファと、
前記最終ソース出力イネーブル信号によって、前記バッファに貯蔵された前記データ電圧を前記データラインに出力するスイッチと
を含む、請求項２に記載の表示装置。

【請求項4】

前記信号変更部は、
少なくとも２つの前記ランダムビットを生成するランダムビット発生器と、
前記少なくとも４ビットの中の少なくとも２ビットを前記ランダムビットに置き換えて、前記最終ソース出力イネーブル信号を生成するビット混合器と
を含む、請求項２に記載の表示装置。

【請求項5】

前記データラインに前記データ電圧が出力されるタイミングが、少なくとも４つに区分される、請求項４に記載の表示装置。

【請求項6】

前記データラインに前記データ電圧が出力される前記タイミングが、前記表示パネルに設けられたゲートラインに出力されるゲートパルスの立ち下りタイミングを基準に互いに異なる、請求項５に記載の表示装置。

【請求項7】

前記表示パネルに設けられたゲートラインのうち、第ｎゲートラインに連結した画素に前記データラインを通じて第ｎデータ電圧が出力されるタイミングが、第ｎ＋１ゲートラインに連結した画素に前記データラインを通じて第ｎ＋１データ電圧が出力されるタイミングと異なる、請求項４に記載の表示装置。

【請求項8】

前記データラインに前記データ電圧が出力されるタイミングが、前記表示パネルに設けられたゲートラインに出力されるゲートパルスの立ち下りタイミングを基準に互いに異なる、請求項１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、表示装置に関するものである。

【背景技術】

【0002】

最近、スペクトラム拡散クロック生成（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ；ＳＳＣＧ）が適用された表示装置が提案されている。

【0003】

スペクトラム拡散クロック生成（ＳＳＣＧ）が適用された表示装置では、デジタルデータの周期性の分散とアナログ出力のスプレッディング（Ｓｐｒｅａｄｉｎｇ）効果で、電磁障害（Ｅｌｅｃｔｒｏ－Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）低減効果を達成することができる。

【0004】

しかしながら、高解像度表示装置の増加傾向にしたがってデジタルデータの伝送速度が増加しており、これによって、適用可能なスペクトラム拡散クロック生成（ＳＳＣＧ）の水準にも限界がある。

【0005】

特に、スペクトラム拡散クロック生成（ＳＳＣＧ）が適用された表示装置においても、水平ラインにデータ電圧が出力されるタイミングが一定に固定されているため、電磁障害（ＥＭＩ）低減効果が減少している。

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述した問題を解決するために提案された本発明の目的は、ゲートライン別にデータ電圧の出力タイミングをランダムに変更することができる表示装置を提供することである。

【課題を解決するための手段】

【0007】

上述した技術的課題を達成するための本発明による表示装置は、ゲートラインとデータラインを具備した表示パネルと、前記データラインに出力されるデータ電圧の出力タイミングを決定するソース出力イネーブル信号を生成する制御部および前記ソース出力イネーブル信号を用いて、最終ソース出力イネーブル信号を生成する信号変更部と、前記最終ソース出力イネーブル信号を用いて、前記データ電圧の出力タイミングをゲートライン別にランダムに変更させるデータドライバーとを含む。

【発明の効果】

【0008】

本発明では、データ電圧がデータラインに出力されるタイミングをゲートライン別にランダムに変更することができる。したがって、本発明によれば、データ電圧が一定のタイミングで出力されることにより発生し得る電磁障害を防止または低減することができる。

【図面の簡単な説明】

【0009】

【図1】本発明に係る表示装置の構成を示す例示図である。

【図2】本発明による表示装置に適用される画素の構造を示す例示図である。

【図3】本発明に係る表示装置に適用される制御部の構成を示す例示図である。

【図4】本発明に係る表示装置に適用されるゲートドライバの構成を示す例示図である。

【図5】本発明に係る表示装置に適用されるデータドライバの構成を示す例示図である。

【図6】本発明による表示装置に適用されるゲート信号及びデータ電圧の波形を示す例示図である。

【図7】本発明による表示装置によって出力されるデータ電圧の出力タイミングを説明するための例示図である。

【図8】本発明による表示装置によって出力されるデータ電圧の出力タイミングを説明するための例示図である。

【発明を実施するための形態】

【0010】

本発明の利点および特徴、ならびにそれらを達成する方法は、添付の図と共に詳細に後述される実施例を参照することによって明らかになるであろう。しかしながら、本発明は、以下に開示される実施例に限定されるものではなく、様々な形態で具現されるものであり、本発明の開示が完全になるように、本発明が属する技術分野における通常の知識を有する者に発明の範疇を知らせるために提供されるものである。本発明は、特許請求の範囲によってのみ定義される。

【0011】

本明細書において、各図の構成要素に参照番号を付加する際に、同一の構成要素に限り、たとえ異なる図に表示されていても、できる限り同一の番号を有するようにしていることに留意されたい。

【0012】

本発明の実施例を説明するための図に開示された形状、大きさ、比率、角度、個数などは例示的なものであるため、本発明が図に示された事項に限定されるものではない。本明細書を通じて、同じ構成要素は同じ参照番号と付与することができる。なお、本発明の説明において、関連する公知技術の詳細な説明が、本発明の要旨を不必要に曖昧にし得ると判断される場合、その詳細な説明は省略する。本明細書で言及される「含む」、「有する」、「からなる」などが使用される場合、「～のみ」という表現が使用されない限り、他の部分を追加することができる。構成要素が単数で表される場合、特に明示的な記載がない限り複数を含む。

【0013】

構成要素を解釈する際には、別途明示的な記載がなくても誤差範囲を含むものと解釈する。

【0014】

位置関係の説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～横に」などで２つの部分の位置関係が説明される場合、「すぐ」または「直接」という表現が使用されていない場合は、２つの部分の間に１つ以上の他の部分が位置することができる。

【0015】

時間関係の説明である場合、例えば、「～後に」、「～に続き」、「～次に」、「～前に」などで時間的先後関係が説明される場合、「すぐ」または「直接」という表現が使用されない限り、連続的でない場合も含むことができる。

【0016】

「少なくとも１つ」という用語は、１つ以上の関連項目から提示可能なすべての組み合わせを含むと理解されるべきである。例えば、「第１項目、第２項目および第３項目のうち少なくとも１つ」の意味は、第１項目、第２項目、または第３項目のそれぞれ、ならびに第１項目、第２項目および第３項目のうちの２つ以上から提示できるすべての項目の組み合わせを意味する。

【0017】

第１、第２などは様々な構成要素を説明するために使用されるが、これらの構成要素はこれらの用語によって限定されない。これらの用語は、１つの構成要素を他の構成要素と区別するために使用されるだけである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得る。

【0018】

本発明の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に様々な連動および駆動が可能であり、各実施例は互いに独立して実施可能であり、関連して一緒に実施することもできる。

【0019】

以下、添付の図を参照して本発明の実施例について詳細に説明する。

【0020】

図１は、本発明による表示装置の構成を示す例示図であり、図２は、本発明による表示装置に適用される画素の構造を示す例示図であり、図３は、本発明による表示装置に適用される制御部の構成を示す例示図であり、図４は、本発明による表示装置に適用されるゲートドライバの構成を示す例示図である。

【0021】

本発明に係る表示装置は、各種電子装置を構成することができる。電子装置は、例えば、スマートフォン、タブレットＰＣ、テレビ、モニタなどを挙げることができる。

【0022】

本発明による表示装置は、図１に示すように、映像が出力される表示領域１２０と、表示領域外郭に設けられた非表示領域１３０とを含む表示パネル１００、表示パネルの表示領域１２０に設けられたゲートライン（ＧＬ１～ＧＬｇ）にゲート信号を供給するゲートドライバ２００、表示パネルに設けられたデータライン（ＤＬ１～ＤＬｄ）にデータ電圧を供給するデータドライバ３００、ゲートドライバ２００とデータドライバ３００の駆動を制御する制御部４００、および制御部とゲートドライバとデータドライバと表示パネルに電源を供給する電源部５００とを含む。

【0023】

まず、表示パネル１００は、表示領域１２０及び非表示領域１３０を含む。表示領域１２０には、ゲートライン（ＧＬ１～ＧＬｇ）、データライン（ＤＬ１～ＤＬｄ）、および画素１１０が設けられる。したがって、表示領域１２０では、映像が出力される。ｇおよびｄは自然数である。非表示領域１３０は、表示領域１２０の外郭を囲んでいる。

【0024】

表示パネル１００に設けられる画素１１０は、図２に示すように、スイッチングトランジスタ（Ｔｓｗ１）、ストレージキャパシタ（Ｃｓｔ）、駆動トランジスタ（Ｔｄｒ）及びセンシングトランジスタ（Ｔｓｗ２）を含む。画素駆動回路（ＰＤＣ）及び発光素子（ＥＤ）を含む発光部を含むことができる。

【0025】

駆動トランジスタ（Ｔｄｒ）の第１端子は、高電圧（ＥＶＤＤ）が供給される高電圧供給ライン（ＰＬＡ）に連結していて、駆動トランジスタ（Ｔｄｒ）の第２端子は、発光素子（ＥＤ）に連結している。

【0026】

スイッチングトランジスタ（Ｔｓｗ１）の第１端子は、データライン（ＤＬ）と連結していて、スイッチングトランジスタ（Ｔｓｗ１）の第２端子は、駆動トランジスタ（Ｔｄｒ）のゲートと連結していて、スイッチングトランジスタ（Ｔｓｗ１）のゲートは、ゲートライン（ＧＬ）に連結している。

【0027】

データライン（ＤＬ）には、データ電圧（Ｖｄａｔａ）が供給され、ゲートライン（ＧＬ）には、ゲート信号（ＧＳ）が供給される。

【0028】

駆動トランジスタのしきい値電圧または移動度を測定するために、センシングトランジスタ（Ｔｓｗ２）を具備することができる。センシングトランジスタ（Ｔｓｗ２）の第１端子は、駆動トランジスタ（Ｔｄｒ）の第２端子と発光素子（ＥＤ）に連結していて、センシングトランジスタ（Ｔｓｗ２）の第２端子は、基準電圧（Ｖｒｅｆ）が供給されるセンシングライン（ＳＬ）に連結していて、センシングトランジスタ（Ｔｓｗ２）のゲートは、センシング制御信号が供給されるセンシング制御ラインに連結している。

【0029】

センシングライン（ＳＬ）は、データドライバ３００に連結することができ、データドライバ３００を介して電源部５００と連結することもできる。すなわち、電源部５００から供給された基準電圧（Ｖｒｅｆ）をセンシングライン（ＳＬ）を介して画素に供給することができ、画素から伝送されたセンシング信号をデータドライバ３００で処理することができる。

【0030】

本発明に適用される画素１１０の構造は、図２に示した構造に限定されるものではない。したがって、画素１１０の構造は、様々な形態に変更することができる。

【0031】

また、本発明は、図２に示すような発光素子を含む発光表示装置だけでなく、液晶表示パネルを含む液晶表示装置にも適用することができる。すなわち、本発明は、現在利用されている様々な種類の表示装置に適用することができる。しかしながら、以下では、説明の便宜上、本発明の一例として発光表示装置を説明する。

【0032】

次に、制御部４００は、外部システムから伝送されたタイミング同期信号を用いて、外部システムから伝送されてきた入力映像データを再整列することができ、データドライバ３００及びゲートドライバ２００に供給するデータ制御信号（ＤＣＳ）およびゲート制御信号（ＧＣＳ）を生成することができる。

【0033】

このため、制御部４００は、図３に示すように、入力映像データを再整列して映像データ（Ｄａｔａ）を生成し、映像データ（Ｄａｔａ）をデータドライバ３００に供給するためのデータ整列部４３０、タイミング同期信号を用いてゲート制御信号（ＧＣＳ）とデータ制御信号（ＤＣＳ）を生成するための制御信号生成部４２０、タイミング同期信号と外部システムから伝送された入力映像データを受信してデータ整列部と制御信号生成部に伝送するための入力部４１０、及びデータ整列部で生成された映像データ（Ｄａｔａ）と制御信号生成部で生成されたデータ制御信号（ＤＣＳ）とをデータドライバ３００に供給し、制御信号生成部で生成されたゲート制御信号（ＧＣＳ）をゲートドライバ２００に出力するための出力部４４０を含むことができる。

【0034】

制御部４００には、各種情報を記憶することができる記憶部４５０を含むことができる。

【0035】

制御信号生成部４２０で生成されたデータ制御信号（ＤＣＳ）には、データラインにデータ電圧が出力されるタイミングを制御するソース出力イネーブル信号（ＳＯＥ）を含むことができる。

【0036】

制御信号生成部４２０で生成されたソース出力イネーブル信号（ＳＯＥ）は、データドライバ３００に伝送される。

【0037】

すなわち、制御部４００は、データライン（ＤＬ）に出力されるデータ電圧（Ｖｄａｔａ）の出力タイミングを決定するソース出力イネーブル信号（ＳＯＥ）を生成し、生成されたソース出力イネーブル信号（ＳＯＥ）は、データドライバ３００に伝送される。

【0038】

外部システムは、制御部４００及び電子装置を駆動する機能を行う。例えば、電子機器がテレビ（ＴＶ）である場合、外部システムは、通信網を介して各種音声情報、映像情報、文字情報などを受信することができ、受信した映像情報を制御部４００に伝送することができる。この場合、映像情報は入力映像データであり得る。

【0039】

次に、電源部５００は、様々な電源を生成し、生成した電源を制御部４００、ゲートドライバ２００、データドライバ３００及び表示パネル１００に供給する。

【0040】

次に、ゲートドライバ２００は、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成された後、非表示領域１３０に装着される。また、ゲートドライバ２００は、非表示領域１３０にゲートインパネル（ＧＩＰ：Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式を用いて直接に内臓することもできる。ゲートインパネル方式を用いる場合、ゲートドライバ２００を構成するトランジスタは、表示領域の各画素１１０に設けられたトランジスタと同じ工程を経て、非表示領域に具備することができる。

【0041】

ゲートドライバ２００は、ゲートライン（ＧＬ１～ＧＬｇ）にゲートパルス（ＧＰ１～ＧＰｇ）を供給する。

【0042】

ゲートドライバ２００で生成されたゲートパルスが、画素１１０に設けられたスイッチングトランジスタ（Ｔｓｗ１）のゲートに供給されると、スイッチングトランジスタは、ターンオンされる。スイッチングトランジスタがオンになると、データラインを介して供給されたデータ電圧が画素１１０に供給される。

【0043】

ゲートドライバ２００で生成されたゲートオフ信号がスイッチングトランジスタ（Ｔｓｗ１）に供給されると、スイッチングトランジスタ（Ｔｓｗ１）は、ターンオフされる。スイッチングトランジスタがターンオフされると、データ電圧は、それ以上画素１１０に供給されない。

【0044】

ゲートライン（ＧＬ）に供給されるゲート信号（ＧＳ）は、ゲートパルス（ＧＰ）及びゲートオフ信号を含む。

【0045】

このために、ゲートドライバ２００は、図４に示すように、ステージ２０１を含むことができる。

【0046】

ステージ２０１の各々は、少なくとも１つのゲートライン（ＧＬ）と連結することができる。ステージ２０１のそれぞれは、制御部４００から伝送されるスタート信号によって駆動するするかまたは、前段ステージまたは後段ステージから伝送されるスタート信号によって駆動することができる。

【0047】

ステージ２０１の各々は、少なくとも２つのトランジスタを含む様々な形態で構成することができる。

【0048】

最後に、データドライバ３００は、表示パネル１００に付着するチップオンフィルムに設けるかまたは、表示パネル１００に直接に装着することができる。

【0049】

データドライバ３００は、データライン（ＤＬ１～ＤＬｄ）にデータ電圧（Ｖｄａｔａ）を供給する。

【0050】

データドライバ３００は、制御部４００から伝送されたソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ）をソースシフトクロック（Ｓｏｕｒｃｅ Ｓｈｉｆｔ Ｃｌｏｃｋ）に従ってシフトさせて、サンプリング信号を生成する。そして、データドライバ３００は、映像データをサンプリング信号に従ってラッチし、ラッチした映像データをデータ電圧に変更した後、最終ソース出力イネーブル信号によってゲートラインに対応するデータ電圧をデータライン（Ｄｌ１～Ｄｌｄ）に供給する。

【0051】

特に、データドライバ３００は、制御部４００から伝送されたソース出力イネーブル信号（ＳＯＥ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更させる機能を行う。

【0052】

データドライバ３００の構造及び機能は、以下、図１～図８を参照して説明する。

【0053】

図５は、本発明に係る表示装置に適用されるデータドライバの構成を示す例示図である。

【0054】

上述したように、データドライバ３００は、制御部４００から伝送された映像データをサンプリング信号に従ってラッチし、ラッチした映像データをデータ電圧に変更した後、最終ソース出力イネーブル信号によって、ゲートラインに対応するデータ電圧（Ｖｄａｔａ）をデータライン（ＤＬ１～Ｄｌｄ）に供給する。

【0055】

特に、本発明に適用されるデータドライバ３００は、制御部４００から伝送されたソース出力イネーブル信号（ＳＯＥ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更する機能を行う。

【0056】

ソース出力イネーブル信号（ＳＯＥ）は、少なくとも４つのビットを含むことができる。４つのビットのそれぞれは、０または１の値を有する。

【0057】

すなわち、データドライバ３００は、４つのビットからなるソース出力イネーブル信号（ＳＯＥ）に従って、データ電圧の出力タイミングを決定することができる。

【0058】

しかし、データドライバ３００は、ソース出力イネーブル信号（ＳＯＥ）をそのまま利用しない。すなわち、データドライバ３００は、ソース出力イネーブル信号（ＳＯＥ）を用いて最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更することができる。

【0059】

この場合、データドライバ３００は、少なくとも４つのビットのうち少なくとも２つのビットを変更して最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を利用して、データ電圧の出力タイミングをゲートライン別にランダムに変更することができる。

【0060】

データライン（ＤＬ）にデータ電圧（Ｖｄａｔａ）が出力されるタイミングは、ゲートライン（ＧＬ１～ＧＬｇ）に出力されるゲートパルス（ＧＰ１～ＧＰｇ）の立ち下りタイミングを基準にして互いに異なり得る。

【0061】

このため、データドライバ３００は、図５に示すように、サンプリング信号を出力するシフトレジスタ部３１０、制御部４００から受信した映像データ（Ｄａｔａ）をラッチするラッチ部３２０、ラッチ部３２０から伝送された映像データ（Ｄａｔａ）をデータ電圧（Ｖｄａｔａ）に変換し、出力するアナログデジタル変換部３３０、アナログデジタル変換部３３０から伝送されたデータ電圧を、最終ソース出力イネーブル信号（ＳＯＥＦ）に応じて、データライン（ＤＬ）に出力する出力バッファ３４０、及びソース出力イネーブル信号（ＳＯＥ）を用いて最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を用いて、データ電圧の出力タイミングをゲートライン別にランダムに変更する信号変更部３５０を含む。

【0062】

まず、シフトレジスタ部３１０は、制御部４００から受信したデータ制御信号（ＤＣＳ）を用いてサンプリング信号を出力する。

【0063】

次に、ラッチ部３２０は、制御部４００から順に受信した映像データ（Ｄａｔａ）をラッチした後、サンプリング信号によって、映像データ（Ｄａｔａ）をアナログデジタル変換部（ＤＡＣ）３３０に同時に出力する機能を行う。

【0064】

次に、アナログデジタル変換部３３０は、ラッチ部３２０から伝送されてきた映像データ（Ｄａｔａ）を同時にデータ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）に変換して、出力する。

【0065】

次に、出力バッファ３４０は、アナログデジタル変換部３３０から伝送されてきたデータ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）を、信号変更部３５０から伝送された最終ソース出力イネーブル信号（ＳＯＥＦ）にしたがって、表示パネルのデータライン（ＤＬ１～ＤＬｄ）に同時に出力する。

【0066】

このため、出力バッファ３４０は、アナログデジタル変換部３３０から伝送されてきたデータ電圧を貯蔵するバッファ３４１及び最終ソース出力イネーブル信号（ＳＯＥＦ）に応じて、バッファ３４１に貯蔵されたデータ電圧（Ｖｄａｔａ）をデータライン（ＤＬ）に出力するスイッチ３４２を含む。

【0067】

すなわち、出力バッファ３４０は、データライン（ＤＬ１～ＤＬｄ）に対応するスイッチ３４２およびバッファ３４１を含む。バッファ３４１とスイッチ３４２は、１対１に連結することができる。

【0068】

さらに説明すると、スイッチ３４２に同時に供給される最終ソース出力イネーブル信号（ＳＯＥＦ）に従ってスイッチ３４２がターンオンされると、バッファ３４１に貯蔵されたデータ電圧（Ｖｄａｔａ）は、スイッチ３４２を介してデータライン（ＤＬ１～ＤＬｄ）に供給することができる。

【0069】

データライン（ＤＬ１～ＤＬｄ）に供給されたデータ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）は、ゲートパルス（ＧＰ）が供給されたゲートライン（ＧＬ）に連結した画素に供給される。

【0070】

したがって、データ電圧（Ｖｄａｔａ１～Ｖｄａｔａｄ）がデータライン（ＤＬ１～ＤＬｄ）に出力されるタイミングは、最終ソース出力イネーブル信号（ＳＯＥＦ）によって決定することができる。

【0071】

最後に、信号変更部３５０は、ソース出力イネーブル信号（ＳＯＥ）を用いて最終ソース出力イネーブル信号（ＳＯＥＦ）を生成し、最終ソース出力イネーブル信号（ＳＯＥＦ）を用いて、データ電圧（Ｖｄａｔａ）の出力タイミングをゲートライン別にランダムに変更する機能を行う。

【0072】

このために、信号変更部３５０は、少なくとも２つのランダムビットを生成するランダムビット発生器３５１及びソース出力イネーブル信号（ＳＯＥ）を構成する少なくとも４つのビットのうち少なくとも２つのビットを、少なくとも２つのランダムビットに置き換えて、最終ソース出力イネーブル信号（ＳＯＥＦ）を生成するビット混合器３５２を含む。

【0073】

すなわち、制御部４００で生成され、データドライバ３００に供給されるソース出力イネーブル信号（ＳＯＥ）は、少なくとも４つのビットを含むことができ、信号変更部３５０は、少なくとも４つのビットの中の少なくとも２つを変更して、最終ソース出力イネーブル信号（ＳＯＥＦ）を生成する。

【0074】

このために、ランダムビット発生器３５１は少なくとも２つのランダムビットを生成することができる。

【0075】

例えば、ソース出力イネーブル信号（ＳＯＥＦ）が８個のビットで構成され、各ビットが０または１の値を有する場合、ランダムビット発生器３５１は２つのランダムビットを生成することができる。２つのランダムビットのそれぞれは、０または１の値を有することができる。

【0076】

この場合、２つのランダムビットによって、ビット混合器３５２で発生する場合の数は４つである。したがって、データライン（ＤＬ）にデータ電圧が出力されるタイミングを４つに区分することができる。

【0077】

例えば、８ビットからなるソース出力イネーブル信号（ＳＯＥ）が、値［１０１１１０１０］を有する場合、８つのビットの中の最後の２つのビットは、２つのランダムビットによって生成され得る４つの値、すなわち［００、０１、１０、１１］のいずれかに変更することができる。

【0078】

したがって、ビット混合器３５２で最終的に生成されるソース出力イネーブル信号（ＳＯＥＦ）は、［１０１１１０００］、［１０１１１００１］、［１０１１１０１０］、［１０１１１０１１］のいずれか１つになり得る。

【0079】

すなわち、信号変更部３５０は、制御部４００から伝送されたソース出力イネーブル信号（ＳＯＥ）を用いて、４つの最終ソース出力イネーブル信号（ＳＯＥＦ）の中のいずれか１つを生成することができる。

【0080】

この場合、ランダムビット発生器３５１は、２つのランダムビットをランダムに生成することができるので、ビット混合器３５２で生成される最終ソース出力イネーブル信号（ＳＯＥＦ）もランダムに生成することができる。

【0081】

したがって、データライン（ＤＬ）にデータ電圧が出力されるタイミングは、４つに区分することができる。

【0082】

しかしながら、上述したように、ソース出力イネーブル信号（ＳＯＥ）は少なくとも４つのビットで形成することができ、ランダムビット発生器３５１は少なくとも２つのランダムビットを生成することができる。

【0083】

したがって、ランダムビット発生器３５１で生成されるランダムビットの数が増加すると、データライン（ＤＬ）にデータ電圧が出力されるタイミングもさらに多様に区分することができる。

【0084】

例えば、ランダムビットの数が３つの場合、３つのランダムビットによって形成され得る組み合わせの数は、［０００］、［００１］、［０１０］、［０１１］、［１００］、［１０１］、［１１０］、［１１１］のように８個である。したがって、ランダムビットの数が３つある場合、データ電圧が出力されるタイミングは８つに区分することができる。

【0085】

さらに説明すると、出力バッファ３４０を構成するスイッチ３４２は、最終ソース出力イネーブル信号（ＳＯＥＦ）によって、ターンオンされてデータ電圧をデータラインに出力する。

【0086】

この場合、スイッチ３４２がターンオンされるタイミングは、最終ソース出力イネーブル信号（ＳＯＥＦ）を構成するビットの値によって決定される。

【0087】

したがって、最終ソース出力イネーブル信号（ＳＯＥＦ）の場合の数が４つである場合、データライン（ＤＬ）にデータ電圧が出力されるタイミングは、４つに区分することができる。

【0088】

この場合、データラインにデータ電圧が出力されるタイミングは、ゲートラインに出力されるゲートパルスの立ち下りタイミングを基準に互いに異なり得る。

【0089】

これに対する具体的な例は、以下、図６～図８を参照して説明する。

【0090】

図６は、本発明による表示装置に適用されるゲート信号及びデータ電圧の波形を示す例示図である。

【0091】

以下では、ソース出力イネーブル信号（ＳＯＥ）が８ビットを有し、ランダムビット発生器３５１で２つのランダムビットが生成される表示装置を本発明の例として説明する。

【0092】

すなわち、上述したように、制御部４００で生成され、データドライバ３００に供給されるソース出力イネーブル信号（ＳＯＥ）が、８ビットで構成され、ランダムビット発生器３５１で２つのランダムビットが生成されるとき、１つのソース出力イネーブル信号（ＳＯＥ）を使用して生成され得る最終ソース出力イネーブル信号（ＳＯＥＦ）の数は、４つである。

【0093】

この場合、２つのランダムビットにより、図６に示すように、ゲートラインに出力されるゲートパルスの立ち下りタイミングと、最終ソース出力イネーブル信号（ＳＯＥＦ）との間隔を制御することができる。

【0094】

例えば、図１及び図６に示すように、連続した５つのゲートライン（ＧＬｎ～ＧＬｎ＋４）に出力される５つのゲートパルス（ＧＰｎ～ＧＰｎ＋４）は同じパルス幅を有し、互いに同じ間隔を有する。すなわち、ゲートパルス（ＧＰｎ～ＧＰｎ＋４）が立ち上がるタイミングと立ち下がるタイミングとは、同じ間隔で繰り返される。

【0095】

この場合、ゲートパルス（ＧＰ）が立ち下がるタイミングに、データラインを介して供給されたデータ電圧（Ｖｄａｔａ）が、画素１１０に最終的に充電され、充電された電圧に対応する光を画素１１０から出力することができる。

【0096】

したがって、ゲートパルス（ＧＰ）が立ち下がるタイミングにデータ電圧（Ｖｄａｔａ）が重畳すると、重畳したデータ電圧（Ｖｄａｔａ）を画素に供給することができる。

【0097】

この場合、２つのランダムビットにより、図６に示すように、ゲートパルス（ＧＰｎ～ＧＰｎ＋４）のポーリングタイミングと、最終ソース出力イネーブル信号（ＳＯＥＦ）間の間隔を制御することができ、したがって、データラインにデータ電圧が出力されるタイミングは、ゲートパルスのポーリングタイミングを基準に互いに異なり得る。

【0098】

特に、前記の例によれば、２つのランダムビットによって、４つの最終ソース出力イネーブル信号（ＳＯＥＦ）を出力することができ、したがって、データ電圧が出力されるタイミングを４つに区分することができる。

【0099】

例えば、第ｎゲートパルス（ＧＰｎ）が第ｎゲートライン（ＧＬｎ）に出力されるタイミングに、データラインに出力される第ｎデータ電圧（ｎ）は、第ｎ最終ソース出力イネーブル（ＳＯＥＦｎ）信号により出力される。第ｎ最終ソース出力イネーブル信号（ＳＯＥＦｎ）を含む最終ソース出力イネーブル信号（ＳＯＥＦ）は、デジタル値であるが、説明の便宜上、最終ソース出力イネーブル信号（ＳＯＥＦ）は、図６に波形で示している。この場合、第ｎ最終ソース出力イネーブル信号（ＳＯＥＦｎ）は、［００］のランダムビットを含むことができる。

【0100】

すなわち、［００］のランダムビットを含む第ｎ最終ソース出力イネーブル信号（ＳＯＥＦｎ）によって、第ｎデータ電圧（ｎ）は、第ｎゲートライン（ＧＬｎ）に連結した画素に出力される。

【0101】

この場合、第ｎゲートパルス（ＧＰｎ）が立ち下がるタイミングと、第ｎデータ電圧（ｎ）がデータラインに出力されるタイミングとは、図６に示すように、Ａ間隔を有することができる。

【0102】

また、第ｎ＋１ゲートパルス（ＧＰｎ＋１）が第ｎ＋１ゲートライン（ＧＬｎ＋１）に出力されるタ（ｎ＋１）は、第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）によって出力される。この場合、第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）は、［０１］のランダムビットを含むことができる。

【0103】

すなわち、［０１］のランダムビットを含む第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）により、第ｎ＋１データ電圧（ｎ＋１）は、第ｎ＋１ゲートライン（ＧＬｎ＋１）に連結した画素に出力される。

【0104】

この場合、第ｎ＋１ゲートパルス（ＧＰｎ＋１）が立ち下がるタイミングと第ｎ＋１データ電圧（ｎ＋１）がデータラインに出力されるタイミングとの間隔は、図６に示すように、Ｂ間隔を有することができる。

【0105】

また、第ｎ＋２ゲートパルス（ＧＰｎ＋２）が第ｎ＋２ゲートライン（ＧＬｎ＋２）に出力されるタイミングに、データラインに出力される第ｎ＋２データ電圧（ｎ＋２）は、第ｎ＋２最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２）によって出力される。この場合、第ｎ＋２最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２）は、［１０］のランダムビットを含むことができる。

【0106】

すなわち、［１０］のランダムビットを含む第ｎ＋２最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２）により、第ｎ＋２データ電圧（＋２）は、第ｎ＋２ゲートライン（ＧＬｎ＋２）に連結した画素に出力される。

【0107】

この場合、第ｎ＋２ゲートパルス（ＧＰｎ＋２）が立ち下がるタイミングと、第ｎ＋２データ電圧（ｎ＋２）がデータラインに出力されるタイミングは、図６に示すように、Ｃ間隔を有することができる。

【0108】

また、第ｎ＋３ゲートパルス（ＧＰｎ＋３）が第ｎ＋３ゲートライン（ＧＬｎ＋３）に出力されるタイミングに、データラインに出力される第ｎ＋３データ電圧（ｎ＋３）は、第ｎ＋３最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）によって出力される。この場合、第ｎ＋３最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）は、［１１］のランダムビットを含むことができる。

【0109】

すなわち、［１１］のランダムビットを含む第ｎ＋３最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）により、第ｎ＋３データ電圧（ｎ＋３）は、第ｎ＋３ゲートライン（ＧＬｎ＋３）に連結した画素に出力される。

【0110】

この場合、第ｎ＋３ゲートパルス（ＧＰｎ＋３）が立ち下がるタイミングと、第ｎ＋３データ電圧（ｎ＋３）がデータラインに出力されるタイミングとの間隔は、図６に示すように、Ｄ間隔を有することができる。

【0111】

この場合、Ａ間隔、Ｂ間隔、Ｃ間隔及びＤ間隔は、全て異なることができる。したがって、１つのデータライン（ＤＬ）を介して出力されるデータ電圧を、ゲートライン別に互いに異なるタイミングで出力することができる。

【0112】

しかしながら、Ａ間隔、Ｂ間隔、Ｃ間隔およびＤ間隔の中の少なくとも２つは、同一であり得、Ａ間隔、Ｂ間隔、Ｃ間隔およびＤ間隔が繰り返されないことがあり得る。

【0113】

すなわち、本発明では、２つのランダムビットがランダムビット発生器３５１でランダム（無作為）に選択される。したがって、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットが順に選択されることはなく、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットが選択される順序が、固定されているわけではない。

【0114】

例えば、前記の例では、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットが順に選択され、最終ソース出力イネーブル信号（ＳＯＥＦｎ、ＳＯＥＦｎ＋１、ＳＯＥＦｎ＋２、ＳＯＥＦｎ＋３）が生成されたが、［００］のランダムビット、［１１］のランダムビット、［１０］のランダムビット、および［０１］のランダムビットの順序で最終ソース出力イネーブル信号（ＳＯＥＦｎ、ＳＯＥＦｎ＋１、ＳＯＥＦｎ＋２、ＳＯＥＦｎ＋３）が生成され得る。

【0115】

また、［００］のランダムビット、［１１］のランダムビットを含む最終ソース出力イネーブル信号（ＳＯＥＦｎ、ＳＯＥＦｎ＋１）が生成された後、［０１］のランダムビット、［１０］のランダムビットを含む最終ソース出力イネーブル信号（ＳＯＥＦｎ＋２、ＳＯＥＦｎ＋３）を生成することもできる。

【0116】

さらに説明すると、第ｎ＋４ゲートパルス（ＧＰｎ＋４）が第ｎ＋４ゲートライン（ＧＬｎ＋４）に出力されるタイミングに、データラインに出力される第ｎ＋４データ電圧（ｎ＋４）は、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）によって出力される。この場合、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）は、［００］のランダムビット、［０１］のランダムビット、［１０］のランダムビット、及び［１１］のランダムビットの中のいずれか１つを含むことができる。

【0117】

例えば、図６には、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）が［０１］のランダムビットによって出力された例が示されている。したがって、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋３）が立ち下がるタイミングと、第ｎ＋４データ電圧（ｎ＋４）がデータラインに出力されるタイミングとの間隔は、図６に示すように、Ｂ間隔を有することができる。

【0118】

したがって、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋４）によって第ｎ＋４データ電圧（ｎ＋４）がデータラインに出力されるタイミングは、第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）によって第ｎ＋１データ電圧（ｎ＋１）がデータラインに出力されるタイミングと同じであり得る。

【0119】

すなわち、前記で説明した４対のランダムビットは、４回ごとに１回ずつ必ず選択されるわけではなく、その順序も多様に変更し得る。

【0120】

したがって、本発明によれば、データ電圧がゲートラインに出力されるタイミングに一定の規則がなくなる。したがって、本発明によれば、データ電圧が一定のタイミングで出力されることにより発生し得る電磁障害を防止または最小化することができる。

【0121】

図７および図８は、本発明による表示装置によって出力されるデータ電圧の出力タイミングを説明するための例示図である。特に、図７は、ゲートラインにデータ電圧が出力されるタイミングが異なることを視覚的に示すための例示図である。

【0122】

すなわち、上述したように、第ｎゲートライン（ＧＬｎ）に連結した画素に第ｎデータ電圧（Ｖｄａｔａｎ）が出力されるタイミングは、第ｎ＋１ゲートライン（ＧＬｎ＋１）に連結する画素に、ｎ＋１番目のデータ電圧（Ｖｄａｔａｎ＋１）が出力されるタイミングとは異なり得る。

【0123】

したがって、図７に示すように、ゲートライン別に、データ電圧が出力されるタイミングが異なり得、特に、データラインにデータ電圧が出力されるタイミングは、ゲートラインに出力されるゲートパルス（ＧＰ）の立ち下りタイミングを基準にして互いに異なり得る。

【0124】

さらに説明すると、図７に示すように、第ｎゲートラインから第ｎ＋４ゲートライン（ＧＬｎ＋４）に出力されるゲートパルス（ＧＰ）の立ち上がりタイミング（Ｒ）及び立ち下がりタイミング（Ｆ）は一定である。

【0125】

しかし、ゲートパルス（ＧＰ）の立ち下りタイミング（Ｆ）を基準にして、第ｎデータ電圧（Ｖｄａｔａｎ）～ｎ＋４データ電圧（Ｖｄａｔａ_ｎ＋４）が出力されるタイミングは、それぞれ異なり得る。しかし、第ｎデータ電圧（Ｖｄａｔａｎ）～ｎ＋４データ電圧（Ｖｄａｔａｎ＋４）が出力されるタイミングのうち、同じタイミングを含むことができる。すなわち、図６及び図７に示す例では、第ｎ＋４最終ソース出力イネーブル信号（ＳＯＥＦｎ＋４）によって第ｎ＋４データ電圧（Ｖｄａｔａｎ＋４）がデータラインに出力されるタイミング（Ｂ）は、第ｎ＋１最終ソース出力イネーブル信号（ＳＯＥＦｎ＋１）によって、第ｎ＋１データ電圧（Ｖｄａｔａｎ＋１）がデータラインに出力されるタイミングと同じである。

【0126】

したがって、図８に示すように、データ電圧（Ｖｄａｔａｎ～Ｖｄａｔａｎ＋４）がデータラインに出力されるタイミング間の間隔（Ｋ１～Ｋ４）もランダムに変更することができる。

【0127】

上述したように、本発明によれば、データ電圧がゲートラインに出力されるタイミングに一定の規則がなくなる。したがって、本発明によれば、データ電圧が一定のタイミングで出力されることにより発生し得る電磁障害を防止または最小化することができる。

【0128】

本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更することなく、他の具体的な形態で実施できることを理解するであろう。したがって、前記で説明した実施例はすべての点で例示的なものであり、限定的なものではないと理解されなければならない。本発明の範囲は、前記の詳細な説明ではなく、後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、及びその等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものと解釈されなければならない。

【符号の説明】

【0129】

１００：表示パネル
２００：ゲートドライバ
３００：データドライバ
４００：制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】