特開 2024-113444 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024113444

(43)【公開日】2024-08-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/82 20060101AFI20240815BHJP

   H01L 21/822 20060101ALI20240815BHJP

   H01L 21/8238 20060101ALI20240815BHJP

【ＦＩ】

H01L21/82 B

H01L27/04 D

H01L27/04 U

H01L27/092 F

H01L21/82 L

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023018427

(22)【出願日】2023-02-09

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】ワン ウェンゼン

(72)【発明者】

【氏名】岡本 淳

(72)【発明者】

【氏名】武野 紘宜

【テーマコード（参考）】

5F038

5F048

5F064

【Ｆターム（参考）】

5F038BH19

5F038CA04

5F038CA05

5F038CD02

5F038CD04

5F038CD09

5F038CD16

5F038EZ20

5F048AA01

5F048AB02

5F048AC03

5F048BB03

5F048BD06

5F048BD10

5F048BE09

5F048BF11

5F048BF15

5F048BF16

5F048BF18

5F064AA04

5F064AA08

5F064BB07

5F064BB35

5F064BB37

5F064CC12

5F064DD05

5F064DD09

5F064DD18

5F064DD26

5F064DD32

5F064DD34

5F064EE05

5F064EE06

5F064EE08

5F064EE22

5F064EE26

5F064EE45

5F064EE47

5F064EE52

(57)【要約】

【課題】フィンの中断部をスタンダードセル領域に適切に配置することで、スタンダードセルの配置効率の低下を抑制する。
【解決手段】半導体装置は、基板と、前記基板に設けられる回路領域と、前記回路領域に配置された第１の電源線および第２の電源線と、前記回路領域に平面視で第１の方向に延在し、前記基板から突出する第１のフィン及び第２のフィンと、前記回路領域に配置され、前記第１のフィンを使用して設けられた第１のトランジスタを有し、前記第１の電源線と前記第２の電源線とを電気的に接続し、前記第１のフィンが中断されることなく延在する第１の電源スイッチ回路と、前記回路領域に配置され、前記第２のフィンを使用して設けられた第２のトランジスタを有し、前記第１の電源線と前記第２の電源線とを電気的に接続し、前記第２のフィンが中断される中断部を有する第２の電源スイッチ回路と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板と、
前記基板に設けられる回路領域と、
前記回路領域に配置された第１の電源線および第２の電源線と、
前記回路領域に平面視で第１の方向に延在し、前記基板から突出する第１のフィン及び第２のフィンと、
前記回路領域に配置され、前記第１のフィンを使用して設けられた第１のトランジスタを有し、前記第１の電源線と前記第２の電源線とを電気的に接続し、前記第１のフィンが中断されることなく延在する第１の電源スイッチ回路と、
前記回路領域に配置され、前記第２のフィンを使用して設けられた第２のトランジスタを有し、前記第１の電源線と前記第２の電源線とを電気的に接続し、前記第２のフィンが中断される中断部を有する第２の電源スイッチ回路と、を有する、
半導体装置。

【請求項2】

複数の前記第１の電源スイッチ回路は、前記回路領域における前記第１の方向の一端側、他端側、または、両側に隣接して配置される、
請求項１に記載の半導体装置。

【請求項3】

前記回路領域は、
前記第１の方向の幅が第１の幅以下の第１の回路領域と、
前記第１の方向の幅が前記第１の幅より大きい第２の回路領域と、を有し、
前記第１の電源スイッチ回路は、前記第１の回路領域、または、前記第１の回路領域および前記第２の回路領域の両方に配置され、
前記第２の電源スイッチ回路は、前記第２の回路領域に配置される、
請求項２に記載の半導体装置。

【請求項4】

複数の前記第１のフィン及び前記第２のフィンは、それぞれ平面視で前記第１の方向と交差する第２の方向に並んで配置され、
前記第１の回路領域に設けられる複数の前記第１の電源スイッチ回路は、前記第１の回路領域において前記第１の方向の一端側と他端側とにそれぞれ配置され、
前記一端側に配置される前記第１の電源スイッチ回路は、前記第１の回路領域に配置される複数の前記第１のフィンのいずれかに接続され、
前記他端側に配置される前記第１の電源スイッチ回路は、前記第１の回路領域に配置される複数の前記第１のフィンのうち、前記一端側に配置される前記第１の電源スイッチ回路に接続されない前記第１のフィンに接続される、
請求項３に記載の半導体装置。

【請求項5】

前記第１の回路領域に設けられる複数の前記第１の電源スイッチ回路は、前記第２の方向に沿って、前記第１の方向の一端側と他端側とに交互に配置される、
請求項４に記載の半導体装置。

【請求項6】

前記第１の電源スイッチ回路および前記第２の電源スイッチ回路は、
前記基板に設けられる第１の導電型の第１のウェル領域に電気的に接続され、前記第１のウェル領域に第１の電圧を供給する第１のウェルタップと、
前記基板に設けられる第２の導電型の第２のウェル領域に電気的に接続され、前記第２のウェル領域に第２の電圧を供給する第２のウェルタップと、を有する、
請求項１ないし請求項５のいずれか１項に記載の半導体装置。

【請求項7】

前記第１の電源スイッチ回路および前記第２の電源スイッチ回路は、１つの前記第１のウェルタップと、前記第１のウェルタップの両側に配置された一対の前記第２のウェルタップとを有する、
請求項６に記載の半導体装置。

【請求項8】

前記第１のトランジスタは、第１のウィークトランジスタと、前記第１のウィークトランジスタより駆動能力が大きい第１のストロングトランジスタとを有し、
前記第２のトランジスタは、第２のウィークトランジスタと、前記第２のウィークトランジスタより駆動能力が大きい第２のストロングトランジスタとを有する、
請求項１ないし請求項５のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体装置において、スタンダードセルを配置するスタンダードセル領域等に、スタンダードセルへの電源電圧の供給を制御する電源スイッチ回路を配置する技術が知られている。また、半導体装置の基板（ウェル領域）に電圧を供給するウェルタップが電源スイッチ回路内に設けられる場合がある。半導体基板から突出するフィンを使用して形成されたｆｉｎＦＥＴ（Fin Field Effect Transistor）が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２１／０３６６８９５号明細書

【特許文献2】米国特許第１０５７９７７１号明細書

【特許文献3】米国特許第１０８７９２２９号明細書

【特許文献4】米国特許第９４１９０１４号明細書

【特許文献5】米国特許第１０１４１３３６号明細書

【特許文献6】米国特許出願公開第２０２２／００５９５７２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

ロジック回路等に含まれるＦｉｎＦＥＴが直線状のフィンを使用して形成される場合、フィンの長さは、レイアウトルールで定められた長さの上限値以下に設定される。このため、一方向に連続して配置される複数のＦｉｎＦＥＴの配置領域の長さが上限値を超える場合、フィンが中断される中断部が設けられる。例えば、中断部を電源スイッチ回路内に設けることで、スタンダードセルの配置部分に設けられる中断部を減らせるため、スタンダードセルの配置効率は向上する。

【0005】

一方、スタンダードセル領域において、フィンの延在方向の幅がフィンの上限値以下の領域では、フィンは、中断部を設けることなく配置されることが好ましい。しかしながら、フィンの中断部を有する電源スイッチ回路がフィンの中断部が不要な領域に配置される場合、中断部が存在する分、スタンダードセルの配置効率が低下してしまう。

【0006】

本発明は、上記の点に鑑みてなされたもので、フィンの中断部をスタンダードセル領域に適切に配置することで、スタンダードセルの配置効率の低下を抑制することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様では、半導体装置は、基板と、前記基板に設けられる回路領域と、前記回路領域に配置された第１の電源線および第２の電源線と、前記回路領域に平面視で第１の方向に延在し、前記基板から突出する第１のフィン及び第２のフィンと、前記回路領域に配置され、前記第１のフィンを使用して設けられた第１のトランジスタを有し、前記第１の電源線と前記第２の電源線とを電気的に接続し、前記第１のフィンが中断されることなく延在する第１の電源スイッチ回路と、前記回路領域に配置され、前記第２のフィンを使用して設けられた第２のトランジスタを有し、前記第１の電源線と前記第２の電源線とを電気的に接続し、前記第２のフィンが中断される中断部を有する第２の電源スイッチ回路と、を有する。

【発明の効果】

【0008】

開示の技術によれば、フィンの中断部をスタンダードセル領域に適切に配置することで、スタンダードセルの配置効率の低下を抑制することができる。

【図面の簡単な説明】

【0009】

【図1】第１の実施形態における半導体装置のレイアウトの一例を示す図である。

【図2】図１のスタンダードセルブロックに配置される回路の概要を示す回路ブロック図である。

【図3】図１の電源スイッチ回路の一例を示す回路ブロック図である。

【図4】図３の制御回路の一例を示す回路図である。

【図5】図３の電源スイッチ回路ＰＳＷ１の回路ブロックのレイアウトの一例と、ウェルタップから基板への給電の一例とを示す説明図である。

【図6】図５の電源スイッチ回路のレイアウトの一例を示す平面図である。

【図7】図６のフィン、ゲート配線、ローカル配線およびビアのレイアウトを示す平面図である。

【図8】図３の電源スイッチ回路ＰＳＷ２の回路ブロックのレイアウトの一例と、ウェルタップから基板への給電の一例とを示す説明図である。

【図9】図８の電源スイッチ回路における制御回路ＣＮＴＬ２２側のレイアウトの一例を示す平面図である。

【図10】図９のフィン、ゲート配線、ローカル配線およびビアのレイアウトを示す平面図である。

【図11】図８の電源スイッチ回路における制御回路ＣＮＴＬ２１側のレイアウトの一例を示す平面図である。

【図12】図１１のフィン、ゲート配線、ローカル配線およびビアのレイアウトを示す平面図である。

【図13】第２の実施形態における半導体装置において、スタンダードセルブロックに配置される回路の概要を示す回路ブロック図である。

【図14】第３の実施形態における半導体装置において、スタンダードセルブロックに配置される回路の概要を示す回路ブロック図である。

【発明を実施するための形態】

【0010】

以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線または信号端子を示す符号としても使用される。電源電圧を示す符号は、電源電圧が供給される電源線または電源端子を示す符号としても使用される。

【0011】

（第１の実施形態）
図１は、第１の実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置１００は、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）等でもよい。

【0012】

半導体装置１００は、複数のＩ／ＯセルＩＯＣ、ＩＯＣＰと内部回路領域ＩＮＴＲとを有する。Ｉ／ＯセルＩＯＣは、入力信号、出力信号または入出力信号等の信号ＳＩＧ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰは、電源電圧または接地電圧用のインタフェース回路である。

【0013】

各Ｉ／ＯセルＩＯＣ、ＩＯＣＰは、内部回路領域ＩＮＴＲに接続される。例えば、内部回路領域ＩＮＴＲは、スタンダードセルが設けられる１つまたは複数のスタンダードセルブロックＳＣＢを有する。なお、内部回路領域ＩＮＴＲには、スタンダードセル以外の論理回路が搭載されてもよく、メモリが搭載されてもよい。メモリは、スタンダードセルブロックＳＣＢ内に搭載されてもよい。例えば、半導体装置１００に搭載されるトランジスタは、ｆｉｎＦＥＴである。

【0014】

図２は、図１のスタンダードセルブロックＳＣＢに配置される回路の概要を示す。例えば、スタンダードセルブロックＳＣＢは、複数のスタンダードセルが配置されるスタンダードセル領域ＳＣＡ（ＳＣＡ１、ＳＣＡ２）と、スタンダードセル領域ＳＣＡの周囲に配置されるエンドキャップＥＣＡＰとを有する。スタンダードセル領域ＳＣＡ（ＳＣＡ１、ＳＣＡ２）は、半導体装置１００の基板に設けられる回路領域の一例である。

【0015】

スタンダードセル領域ＳＣＡ１には、斜線を引いた矩形パターンで示す複数の電源スイッチ回路ＰＳＷ１が間隔を置いて配置される。スタンダードセル領域ＳＣＡ２には、斜線を引いた矩形パターンで示す複数の電源スイッチ回路ＰＳＷ２が間隔を置いて配置される。スタンダードセル領域ＳＣＡ１は、第１の回路領域の一例であり、スタンダードセル領域ＳＣＡ２は、第２の回路領域の一例である。電源スイッチ回路ＰＳＷ１は、第１の電源スイッチ回路の一例である。電源スイッチ回路ＰＳＷ２は、第２の電源スイッチ回路の一例である。

【0016】

スタンダードセル領域ＳＣＡ１において、電源スイッチ回路ＰＳＷ１が配置されない領域には、スタンダードセルが配置される。スタンダードセル領域ＳＣＡ２において、電源スイッチ回路ＰＳＷ２が配置されない領域には、スタンダードセルが配置される。

【0017】

図２では、便宜上、電源スイッチ回路ＰＳＷ１を含む領域をスタンダードセル領域ＳＣＡ１と称し、電源スイッチ回路ＰＳＷ２を含む領域をスタンダードセル領域ＳＣＡ２と称するが、スタンダードセル領域ＳＣＡ１、ＳＣＡ２に明確な境界部分があるわけではない。フィンＦＩＮは、半導体装置１００の基板から突出しており、図２のＸ方向とＹ方向で示される平面の平面視において、Ｘ方向に延在して形成される。なお、図２に示すフィンＦＩＮは、説明のために示しており、スタンダードセル領域ＳＣＡには、図２に示すフィンＦＩＮ以外にも多数のフィンＦＩＮがＹ方向に並んで配置される。

【0018】

スタンダードセル領域ＳＣＡ１は、Ｘ方向の両端がエンドキャップＥＣＡＰで挟まれる領域であって、Ｘ方向の幅がレイアウトルールで定められたフィンの長さの上限値以下の領域である。例えば、上限値は、所望の電気的特性のＦｉｎＦＥＴを形成するために設定され、第１の幅の一例である。

【0019】

スタンダードセル領域ＳＣＡ２は、Ｘ方向の両端がエンドキャップＥＣＡＰで挟まれる領域であって、Ｘ方向の幅が上記上限値より大きい領域である。ここで、Ｘ方向の幅が上限値以下の領域は、Ｘ方向に延在するフィンＦＩＮを分割しなくてよい領域である。上記上限値より大きい領域は、Ｘ方向に延在するフィンＦＩＮを複数に分割する必要がある領域である。

【0020】

例えば、複数の電源スイッチ回路ＰＳＷ１は、Ｙ方向に沿って、スタンダードセル領域ＳＣＡ１におけるＸ方向の一端側と他端側とに交互に配置される。すなわち、複数の電源スイッチ回路ＰＳＷ１は、スタンダードセル領域ＳＣＡ１のＸ方向の両側に配置される。換言すれば、複数の電源スイッチ回路ＰＳＷ１は、スタンダードセル領域ＳＣＡ１のＸ方向の両側に配置されるエンドキャップＥＣＡＰに隣接して配置される。

【0021】

スタンダードセル領域ＳＣＡ１におけるＸ方向の両側に電源スイッチ回路ＰＳＷ１を配置することで、スタンダードセル領域ＳＣＡ１にスタンダードセルを効率的に配置することができる。また、複数の電源スイッチ回路ＰＳＷ１を、Ｙ方向に沿って、Ｘ方向の一端側と他端側とに交互に配置することで、スタンダードセル領域ＳＣＡ１内の各個所への仮想電源電圧ＶＶＤＤの給電能力が偏ることを抑制することができる。

【0022】

電源スイッチ回路ＰＳＷ１を通って設けられるフィンＦＩＮは、他の電源スイッチ回路ＰＳＷ１を通らない。なお、図２では、各電源スイッチ回路ＰＳＷ１に１本のフィンＦＩＮが設けられているが、実際には、複数のフィンＦＩＮが設けられる。Ｘ方向は、第１の方向の一例であり、Ｙ方向は、第２の方向の一例である。電源スイッチ回路ＰＳＷ１を通るフィンＦＩＮは、第１のフィンの一例である。

【0023】

各電源スイッチ回路ＰＳＷ１を通って形成されるフィンＦＩＮは、電源スイッチ回路ＰＳＷ１内で途切れることなく、スタンダードセル領域ＳＣＡ１のＸ方向の一端側から他端側に連続して設けられる。なお、複数の電源スイッチＰＳＷ１は、スタンダードセル領域ＳＣＡ１のＸ方向の一端側のみまたは他端側のみに、Ｙ方向に沿って設けられてもよい。あるいは、複数の電源スイッチＰＳＷ１は、スタンダードセル領域ＳＣＡ１のＸ方向の中央部に、Ｙ方向に沿って設けられてもよい。さらに、複数の電源スイッチＰＳＷ１は、スタンダードセル領域ＳＣＡ１のＸ方向の位置をずらしながら、Ｙ方向に沿って設けられてもよい。

【0024】

電源スイッチ回路ＰＳＷ２を通って設けられるフィンＦＩＮは、電源スイッチ回路ＰＳＷ２内で途切れている。すなわち、スタンダードセル領域ＳＣＡ２では、Ｘ方向に沿って直線状に設けられる複数のフィンＦＩＮを有する。電源スイッチ回路ＰＳＷ２を通るフィンＦＩＮは、第２のフィンの一例である。以下では、Ｘ方向に沿って直線状に設けられる複数のフィンＦＩＮが途切れる部分は、フィンカット部とも称される。フィンカット部は、フィンＦＩＮが中断される中断部の一例である。

【0025】

スタンダードセル領域ＳＣＡ２にフィンカット部を有する電源スイッチ回路ＰＳＷ２を配置することで、スタンダードセルの配置領域に設けられるフィンカット部の数を抑制することができる。この結果、スタンダードセル領域ＳＣＡ２において、スタンダードセルを配置可能な領域が減ることを抑制することができる。一方、スタンダードセル領域ＳＣＡ１にフィンカット部を持たない電源スイッチ回路ＰＳＷ１を配置することで、フィンカット部を有する電源スイッチ回路を配置する場合に比べて、スタンダードセルを配置可能な領域を増やすことができる。

【0026】

図２では、スタンダードセル領域ＳＣＡ２に、Ｘ方向に沿って同一直線状に設けられるフィンＦＩＮのみが示されるが、実際には、フィンＦＩＮは、各電源スイッチ回路ＰＳＷ２を通って設けられる。そして、スタンダードセル領域ＳＣＡ２に配置されるフィンＦＩＮは、電源スイッチ回路ＰＳＷ２のいずれかに接続される。

【0027】

なお、フィンＦＩＮの延在方向に電源スイッチ回路ＰＳＷ２がない場合、すなわち、電源スイッチ回路ＰＳＷ２を通らないフィンＦＩＮが設けられる場合、フィンカット部は、スタンダードセル領域ＳＣＡ２においてスタンダードセルの配置領域にも設けられる。

【0028】

図３は、図１の電源スイッチ回路ＰＳＷ１、ＰＳＷ２の一例を示す。各電源スイッチ回路ＰＳＷ１、ＰＳＷ２は、電源線ＴＶＤＤから仮想電源線ＶＶＤＤへの電源電圧の供給を制御する。電源線ＴＶＤＤに供給される電源電圧は、仮想電源線ＶＶＤＤを介してスタンダードセル領域ＳＣＡに設けられるスタンダードセルＳＣに供給される。スタンダードセルＳＣは、仮想電源線ＶＶＤＤと接地線ＶＳＳとの間に配置される図示しない複数のトランジスタ等の素子を有する。電源線ＴＶＤＤは、第１の電源線の一例であり、仮想電源線ＶＶＤＤは、第２の電源線の一例である。

【0029】

電源スイッチ回路ＰＳＷ１は、制御回路ＣＮＴＬ１１、ＣＮＴＬ１２とスイッチトランジスタＳＷＴ１１、ＳＷＴ１２とを有する。制御回路ＣＮＴＬ１１は、入力信号ＩＮ１１を受け、受けた入力信号ＩＮ１１に応じてスイッチ制御信号ＳＷＣＮＴ１１を出力する。制御回路ＣＮＴＬ１２は、入力信号ＩＮ１２を受け、受けた入力信号ＩＮ１２に応じてスイッチ制御信号ＳＷＣＮＴ１２を出力する。

【0030】

スイッチトランジスタＳＷＴ１１、ＳＷＴ１２は、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたｐチャネルトランジスタである。例えば、スイッチトランジスタＳＷＴ１１の駆動能力は、スイッチトランジスタＳＷＴ１２の駆動能力に比べて低い。図３に示すトランジスタの大きさは、駆動能力の違いを示している。スイッチトランジスタＳＷＴ１１、ＳＷＴ１２は、第１のトランジスタの一例である。スイッチトランジスタＳＷＴ１１は、第１のウィークトランジスタの一例であり、スイッチトランジスタＳＷＴ１２は、第１のストロングトランジスタの一例である。

【0031】

図３では、簡単化のため、スイッチトランジスタＳＷＴ１１、ＳＷＴ１２が１つずつ示されるが、実際には、各スイッチトランジスタＳＷＴ１１、ＳＷＴ１２は、複数のトランジスタを含んでもよい。

【0032】

スイッチトランジスタＳＷＴ１１は、制御回路ＣＮＴＬ１１からのロウレベルのスイッチ制御信号ＳＷＣＮＴ１１をゲートで受けている間にオンして、電源線ＴＶＤＤを仮想電源線ＶＶＤＤに電気的に接続する。スイッチトランジスタＳＷＴ１１は、制御回路ＣＮＴＬ１１からのハイレベルのスイッチ制御信号ＳＷＣＮＴ１１をゲートで受けている間にオフして、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの接続を遮断する。

【0033】

スイッチトランジスタＳＷＴ１２は、制御回路ＣＮＴＬ１２からのロウレベルのスイッチ制御信号ＳＷＣＮＴ１２をゲートで受けている間にオンして、電源線ＴＶＤＤを仮想電源線ＶＶＤＤに電気的に接続する。スイッチトランジスタＳＷＴ１２は、制御回路ＣＮＴＬ１２からのハイレベルのスイッチ制御信号ＳＷＣＮＴ１２をゲートで受けている間にオフして、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの接続を遮断する。

【0034】

制御回路ＣＮＴＬ１１、ＣＮＴＬ１２は、電源線ＴＶＤＤと接地線ＶＳＳとに接続され、電源電圧ＴＶＤＤを受けて動作する。制御回路ＣＮＴＬ１１、ＣＮＴＬ１２は、スタンダードセルＳＣの回路を動作させる場合、スイッチ制御信号ＳＷＣＮＴ１１、ＳＷＣＮＴ１２をロウレベルにそれぞれ設定し、電源線ＶＤＤから仮想電源線ＶＶＤＤに電源電圧を供給する。制御回路ＣＮＴＬ１１、ＣＮＴＬ１２は、スタンダードセルＳＣの回路の動作を停止する場合、スイッチ制御信号ＳＷＣＮＴ１１、ＳＷＣＮＴ１２をハイレベルにそれぞれ設定し、電源線ＶＤＤから仮想電源線ＶＶＤＤへの電源電圧の供給を停止する。

【0035】

電源スイッチ回路ＰＳＷ２は、制御回路ＣＮＴＬ２１、ＣＮＴＬ２２とスイッチトランジスタＳＷＴ２１、ＳＷＴ２２とを有する。制御回路ＣＮＴＬ２１は、入力信号ＩＮ２１を受け、受けた入力信号ＩＮ２１に応じてスイッチ制御信号ＳＷＣＮＴ２１を出力する。制御回路ＣＮＴＬ２２は、入力信号ＩＮ２２を受け、受けた入力信号ＩＮ２２に応じてスイッチ制御信号ＳＷＣＮＴ２２を出力する。

【0036】

スイッチトランジスタＳＷＴ２１、ＳＷＴ２２は、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたｐチャネルトランジスタである。例えば、スイッチトランジスタＳＷＴ２１の駆動能力は、スイッチトランジスタＳＷＴ２２の駆動能力に比べて低い。スイッチトランジスタＳＷＴ２１、ＳＷＴ２２は、第２のトランジスタの一例である。スイッチトランジスタＳＷＴ２１は、第２のウィークトランジスタの一例であり、スイッチトランジスタＳＷＴ２２は、第２のストロングトランジスタの一例である。

【0037】

図３では、簡単化のため、スイッチトランジスタＳＷＴ２１、ＳＷＴ２２が１つずつ示されるが、実際には、各スイッチトランジスタＳＷＴ２１、ＳＷＴ２２は、複数のトランジスタを含んでもよい。電源スイッチ回路ＰＳＷ２の回路構成は、電源スイッチ回路ＰＳＷ１の回路構成と同一または同様である。

【0038】

スイッチトランジスタＳＷＴ２１は、制御回路ＣＮＴＬ２１からのロウレベルのスイッチ制御信号ＳＷＣＮＴ２１をゲートで受けている間にオンして、電源線ＴＶＤＤを仮想電源線ＶＶＤＤに電気的に接続する。スイッチトランジスタＳＷＴ２１は、制御回路ＣＮＴＬ２１からのハイレベルのスイッチ制御信号ＳＷＣＮＴ２１をゲートで受けている間にオフして、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの接続を遮断する。

【0039】

スイッチトランジスタＳＷＴ２２は、制御回路ＣＮＴＬ２２からのロウレベルのスイッチ制御信号ＳＷＣＮＴ２２をゲートで受けている間にオンして、電源線ＴＶＤＤを仮想電源線ＶＶＤＤに電気的に接続する。スイッチトランジスタＳＷＴ２２は、制御回路ＣＮＴＬ２２からのハイレベルのスイッチ制御信号ＳＷＣＮＴ２２をゲートで受けている間にオフして、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの接続を遮断する。

【0040】

制御回路ＣＮＴＬ２１、ＣＮＴＬ２２は、電源線ＴＶＤＤと接地線ＶＳＳとに接続され、電源電圧ＴＶＤＤを受けて動作する。制御回路ＣＮＴＬ２１、ＣＮＴＬ２２は、スタンダードセルＳＣの回路を動作させる場合、スイッチ制御信号ＳＷＣＮＴ２１、ＳＷＣＮＴ２２をロウレベルにそれぞれ設定し、電源線ＶＤＤから仮想電源線ＶＶＤＤに電源電圧を供給する。制御回路ＣＮＴＬ２１、ＣＮＴＬ２２は、スタンダードセルＳＣの回路の動作を停止する場合、スイッチ制御信号ＳＷＣＮＴ２１、ＳＷＣＮＴ２２をハイレベルにそれぞれ設定し、電源線ＶＤＤから仮想電源線ＶＶＤＤへの電源電圧の供給を停止する。

【0041】

図４は、図３の制御回路ＣＮＴＬ１１、ＣＮＴＬ１２、ＣＮＴＬ２１、ＣＮＴＬ２２の一例を示す。図４に示す例では、制御回路ＣＮＴＬ１１、ＣＮＴＬ２１は、互いに同じ回路構成であり、制御回路ＣＮＴＬ１２、ＣＮＴＬ２２は、互いに同じ回路構成である。このため、以下では、制御回路ＣＮＴＬ１１、ＣＮＴＬ１２の回路構成が説明され、制御回路ＣＮＴＬ２１、ＣＮＴＬ２２に固有の信号は、括弧内に示される。

【0042】

制御回路ＣＮＴＬ１１は、入力信号線ＩＮ１１と出力信号線ＯＵＴ１１との間に直列に接続されたインバータＩＶＡ、ＩＶＢを有するバッファ回路である。インバータＩＶＡは、電源線ＴＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルトランジスタＰＡ１、ＰＡ２およびｎチャネルトランジスタＮＡ１、ＮＡ２を有する。

【0043】

ｐチャネルトランジスタＰＡ１、ＰＡ２およびｎチャネルトランジスタＮＡ１、ＮＡ２のゲートは、入力信号線ＩＮ１１に接続される。ｐチャネルトランジスタＰＡ１およびｎチャネルトランジスタＮＡ１のドレインは、スイッチ制御信号線ＳＷＣＮＴ１１およびインバータＩＶＢの入力に接続される。

【0044】

インバータＩＶＢは、電源線ＴＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルトランジスタＰＢ１、ＰＢ２およびｎチャネルトランジスタＮＢ１、ＮＢ２を有する。ｐチャネルトランジスタＰＢ１、ＰＢ２およびｎチャネルトランジスタＮＢ１、ＮＢ２のゲートは、インバータＩＶＡの出力に接続される。ｐチャネルトランジスタＰＢ２およびｎチャネルトランジスタＮＢ１のドレインは、出力信号線ＯＵＴ１１に接続される。

【0045】

制御回路ＣＮＴＬ１１は、入力信号ＩＮ１１の論理レベルを反転してスイッチ制御信号ＳＷＣＮＴ１１として、図３のスイッチトランジスタＳＷＴ１１のゲートに供給する。また、制御回路ＣＮＴＬ１１は、入力信号ＩＮ１１と同じ論理レベルの信号を出力信号ＯＵＴ１１として後段の制御回路等に出力する。制御回路ＣＮＴＬ２１は、入力信号ＩＮ２１の論理レベルを反転してスイッチ制御信号ＳＷＣＮＴ２１として、図３のスイッチトランジスタＳＷＴ２１のゲートに供給する。また、制御回路ＣＮＴＬ２１は、入力信号ＩＮ２１と同じ論理レベルの信号を出力信号ＯＵＴ２１として後段の制御回路等に出力する。

【0046】

制御回路ＣＮＴＬ１２は、入力信号線ＩＮ１２と出力信号線ＯＵＴ１２との間に直列に接続されたインバータＩＶＣ、ＩＶＤを有するバッファ回路である。インバータＩＶＣは、電源線ＴＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルトランジスタＰＣ１およびｎチャネルトランジスタＮＣ１を有する。

【0047】

ｐチャネルトランジスタＰＣ１およびｎチャネルトランジスタＮＣ１のゲートは、入力信号線ＩＮ１２に接続される。ｐチャネルトランジスタＰＣ１およびｎチャネルトランジスタＮＣ１のドレインは、スイッチ制御信号線ＳＷＣＮＴ１２およびインバータＩＶＤの入力に接続される。

【0048】

インバータＩＶＤは、電源線ＴＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルトランジスタＰＤ１およびｎチャネルトランジスタＮＤ１を有する。ｐチャネルトランジスタＰＤ１およびｎチャネルトランジスタＮＤ１のゲートは、インバータＩＶＣの出力に接続される。ｐチャネルトランジスタＰＤ１およびｎチャネルトランジスタＮＤ１のドレインは、出力信号線ＯＵＴ１２に接続される。

【0049】

制御回路ＣＮＴＬ１２は、入力信号ＩＮ１２の論理レベルを反転してスイッチ制御信号線ＳＷＣＮＴ１２として、図３のスイッチトランジスタＳＷＴ１２のゲートに供給する。また、制御回路ＣＮＴＬ１２は、入力信号ＩＮ１２と同じ論理レベルの信号を出力信号ＯＵＴ１２として後段の制御回路等に出力する。制御回路ＣＮＴＬ２２は、入力信号ＩＮ２２の論理レベルを反転してスイッチ制御信号ＳＷＣＮＴ２２として、図３のスイッチトランジスタＳＷＴ２２のゲートに供給する。また、制御回路ＣＮＴＬ２２は、入力信号ＩＮ２２と同じ論理レベルの信号を出力信号ＯＵＴ２２として後段の制御回路等に出力する。

【0050】

なお、インバータＩＶＡ、ＩＶＢの各々は、入力と出力との間に直列に接続された奇数個のインバータを有してもよい。同様に、インバータＩＶＣ、ＩＶＤの各々は、入力と出力との間に直列に接続された奇数個のインバータを有してもよい。

【0051】

インバータＩＶＡ、ＩＶＢは、インバータＩＶＣ、ＩＶＤに比べて、電源線ＴＶＤＤと接地線ＶＳＳとの間に直列に接続されたトランジスタの数が多い。このため、インバータＩＶＡ、ＩＶＢの伝搬遅延時間は、インバータＩＶＣ、ＩＶＤの伝搬遅延時間に比べて長い。

【0052】

このため、例えば、入力信号ＩＮ１１、ＩＮ１２の立ち上がりタイミングを同じに設定する場合にも、スイッチ制御信号ＳＷＣＮＴ１１の立ち下がりタイミングを、スイッチ制御信号ＳＷＣＮＴ１２の立ち下がりタイミングより遅らせることができる。同様に、入力信号ＩＮ２１、ＩＮ２２の立ち上がりタイミングを同じに設定する場合にも、スイッチ制御信号ＳＷＣＮＴ２１の立ち下がりタイミングを、スイッチ制御信号ＳＷＣＮＴ２２の立ち下がりタイミングより遅らせることができる。

【0053】

スイッチ制御信号ＳＷＣＮＴ１１、ＳＷＣＮＴ１２の立ち下がりタイミングをずらすことで、スイッチトランジスタＳＷＴ１１、ＳＷＴ１２のオンタイミングは、互いにずれる。これにより、スイッチトランジスタＳＷＴ１１、ＳＷＴ１２のオンにより発生する電源ノイズを軽減することができる。同様に、スイッチ制御信号ＳＷＣＮＴ２１、ＳＷＣＮＴ２２の立ち下がりタイミングをずらすことで、スイッチトランジスタＳＷＴ２１、ＳＷＴ２２のオンにより発生する電源ノイズを軽減することができる。

【0054】

図５は、図３の電源スイッチ回路ＰＳＷ１の回路ブロックのレイアウトの一例と、ウェルタップから基板への給電の一例とを示す。制御回路ＣＮＴＬ１１、ＣＮＴＬ１２は、電源スイッチ回路ＰＳＷ１において、Ｘ方向の一端側および他端側にそれぞれ配置される。

【0055】

制御回路ＣＮＴＬ１１、ＣＮＴＬ１２の間には、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）、ＷＴＡＰ２（ＶＳＳ）およびスイッチトランジスタＳＷＴ１１、ＳＷＴ１２が配置される。ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）、ＷＴＡＰ２（ＶＳＳ）は、Ｙ方向の中央部に配置され、制御回路ＣＮＴＬ１１、ＣＮＴＬ１２の間のＸ方向に並べて配置される。電源スイッチ回路ＰＳＷ１にウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）、ＷＴＡＰ２（ＶＳＳ）を設けることで、スタンダードセルの配置領域に配置されるウェルタップの面積を抑制することができる。

【0056】

スイッチトランジスタＳＷＴ１２は、電源スイッチ回路ＰＳＷ１におけるＹ方向の一端側と他端側とに、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）、ＷＴＡＰ２（ＶＳＳ）に隣接して配置される。スイッチトランジスタＳＷＴ１１は、電源スイッチ回路ＰＳＷ２におけるＹ方向の他端側に、ウェルタップＷＴＡＰ１（ＶＳＳ）に隣接して配置される。Ｙ方向の他端側のスイッチトランジスタＳＷＴ１１、ＳＷＴ１２は、Ｘ方向に並んで配置される。

【0057】

ウェルタップＷＴＡＰ（ＴＶＤＤ）は、図示しない電源線ＴＶＤＤを半導体装置１００の基板のｎ形ウェル領域ＮＷに電気的に接続し、ｎ形ウェル領域ＮＷに電源電圧ＴＶＤＤを供給する。ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）は、図示しない接地線ＶＳＳを半導体装置１００の基板のｐ形ウェル領域ＰＷに電気的に接続し、ｐ形ウェル領域ＰＷに接地電圧ＶＳＳを供給する。

【0058】

ウェルタップＷＴＡＰ（ＴＶＤＤ）は、第１のウェルタップの一例である。ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）は、第２のウェルタップの一例である。ｎ形ウェル領域ＮＷは、第１の導電型の第１のウェル領域の一例である。ｐ形ウェル領域ＰＷは、第２の導電型の第２のウェル領域の一例である。電源電圧ＴＶＤＤは、第１の電圧の一例である。接地電圧ＶＳＳは、第２の電圧の一例である。

【0059】

なお、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）は、電源スイッチ回路ＰＳＷ１のｐ型ウェル領域ＰＷに電気的に接続されるだけでなく、電源スイッチ回路ＰＳＷ１のＸ方向の両側に位置するｐ形ウェル領域ＰＷに電気的に接続される。同様に、ウェルタップＷＴＡＰ（ＴＶＤＤ）は、電源スイッチ回路ＰＳＷ１のｎ型ウェル領域ＮＷに電気的に接続されるだけでなく、電源スイッチ回路ＰＳＷ１のＸ方向の両側に位置するｎ形ウェル領域ＮＷに電気的に接続される。

【0060】

図６は、図５の電源スイッチ回路ＰＳＷ１のレイアウトの一例を示す。各トランジスタのゲートに接続されるゲート配線ＧＴは、図６のＹ方向に沿って配線される。フィンＦＩＮは、図６のＸ方向に沿って配線される。ゲート配線ＧＴの上層に位置するローカル配線ＬＩは、図６のＹ方向に沿って配線される。ローカル配線ＬＩの上層に位置するメタル配線Ｍ０は、図６のＸ方向に沿って配線される。

【0061】

メタル配線Ｍ０とゲート配線ＧＴとは、ビアＶＩＡ１を介して相互に接続される。メタル配線Ｍ０とローカル配線ＬＩとは、ビアＶＩＡ２を介して相互に接続される。なお、メタル配線Ｍ０の上層には、図示しない複数層の他のメタル配線が形成されてもよい。

【0062】

例えば、ゲート配線ＧＴにおいて、メタル配線Ｍ０に接続されていないビアＶＩＡ１は、メタル配線Ｍ０より上層のメタル配線に接続されてもよい。ローカル配線ＬＩにおいて、メタル配線Ｍ０に接続されていないビアＶＩＡ２は、メタル配線Ｍ０より上層のメタル配線に接続されてもよい。

【0063】

電源電圧ＴＶＤＤが供給される電源線ＴＶＤＤ１と、仮想電源電圧ＶＶＤＤが供給される仮想電源線ＶＶＤＤ１と、接地電圧ＶＳＳが供給される接地線ＶＳＳ１とは、メタル配線Ｍ０を使用して形成される。なお、電源線ＴＶＤＤ１、仮想電源線ＶＶＤＤ１および接地線ＶＳＳ１は、メタル配線Ｍ０を介して、メタル配線Ｍ０より上層のメタル配線に接続されてもよい。

【0064】

各トランジスタは、Ｘ方向に延在するフィンＦＩＮとＹ方向に延在してフィンＦＩＮを跨ぐゲート配線ＧＴとの交差部分に形成される。フィンＦＩＮにおける交差部分の両側には、トランジスタのソースおよびドレインがそれぞれ形成される。ソースおよびドレインは、ローカル配線ＬＩに直接接続される。

【0065】

スイッチトランジスタＳＷＴ１１は、インバータＩＶＡに隣接して配置される。スイッチトランジスタＳＷＴ１１のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ１１を介してインバータＩＶＡの出力に接続される。インバータＩＶＡの出力は、図示しない上層のメタル配線を介してインバータＩＶＢの入力に接続される。

【0066】

スイッチトランジスタＳＷＴ１２は、電源スイッチ回路ＰＳＷ１におけるＹ方向の両側にＸ方向に沿って配置される複数のトランジスタを並列に接続することで形成される。Ｙ方向においてインバータＩＶＣ側に形成されるスイッチトランジスタＳＷＴ１２のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ１２を介してインバータＩＶＣの出力に接続される。インバータＩＶＣの出力は、図示しない上層のメタル配線を介してインバータＩＶＤの入力に接続される。

【0067】

Ｙ方向においてインバータＩＶＤ側に形成されるスイッチトランジスタＳＷＴ１２のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ１２を介してインバータＩＶＤの入力（すなわち、インバータＩＶＣの出力）に接続される。

【0068】

ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）の各々は、メタル配線Ｍ０を使用した接地線ＶＳＳ１を、複数のビアＶＩＡ２、複数のローカル配線ＬＩおよび複数のフィンＦＩＮを介して図５に示したｐ形ウェル領域ＰＷに電気的に接続する。ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）の領域に配置されるフィンＦＩＮは、ｐ形拡散層として形成される。

【0069】

ウェルタップＷＴＡＰ（ＴＶＤＤ）は、メタル配線Ｍ０を使用した複数の電源線ＴＶＤＤ１を、複数のビアＶＩＡ２、複数のローカル配線ＬＩおよび複数のフィンＦＩＮを介して図５に示したｎ形ウェル領域ＮＷに電気的に接続する。ウェルタップＷＴＡＰ（ＴＶＤＤ）の領域に配置されるフィンＦＩＮは、ｎ形拡散層として形成される。なお、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）上に配線されるウェルタップＷＴＡＰ（ＴＶＤＤ）への給電用のメタル配線Ｍ０は、形成されなくてもよい。

【0070】

図７は、図６のフィンＦＩＮ、ゲート配線ＧＴ、ローカル配線ＬＩおよびビアＶＩＡ１、ＶＩＡ２のレイアウトを示す。図７は、図６のレイアウトからメタル配線Ｍ０を取り除いたことを除き、図６と同じである。

【0071】

制御回路ＣＮＴＬ１１、ＣＮＴＬ１２の領域においてＹ方向の中央側に配置されるフィンＦＩＮは、ｎチャネルトランジスタ用に形成される。Ｙ方向の両側に配置されるフィンＦＩＮは、ｐチャネルトランジスタ用に形成される。

【0072】

図８は、図３の電源スイッチ回路ＰＳＷ２の回路ブロックのレイアウトの一例と、ウェルタップから基板への給電の一例とを示す。制御回路ＣＮＴＬ２１、ＣＮＴＬ２２は、電源スイッチ回路ＰＳＷ２において、Ｘ方向の一端側および他端側にそれぞれ配置される。

【0073】

制御回路ＣＮＴＬ２１、ＣＮＴＬ２２の間には、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）、ＷＴＡＰ２（ＶＳＳ）、スイッチトランジスタＳＷＴ２１、ＳＷＴ２２および分離領域ＳＡが配置される。ウェルタップＷＴＡＰ１（ＶＳＳ）は、Ｙ方向の中央部に、制御回路ＣＮＴＬ２１に隣接して配置される。ウェルタップＷＴＡＰ（ＴＶＤＤ）は、Ｙ方向の中央部に、ウェルタップＷＴＡＰ１（ＶＳＳ）に隣接して配置される。ウェルタップＷＴＡＰ２（ＶＳＳ）は、Ｙ方向の中央部に、制御回路ＣＮＴＬ２２に隣接して配置される。電源スイッチ回路ＰＳＷ２にウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）、ＷＴＡＰ２（ＶＳＳ）を設けることで、スタンダードセルの配置領域に配置されるウェルタップの面積を抑制することができる。

【0074】

スイッチトランジスタＳＷＴ２２の一部は、電源スイッチ回路ＰＳＷ２におけるＹ方向の一端側と他端側とに、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）に隣接して配置される。スイッチトランジスタＳＷＴ２２の残りは、電源スイッチ回路ＰＳＷ２において、ウェルタップＷＴＡＰ２（ＶＳＳ）のＹ方向の両側と、ウェルタップＷＴＡＰ２（ＶＳＳ）および分離領域ＳＡの間の領域に配置される。

【0075】

スイッチトランジスタＳＷＴ２１は、電源スイッチ回路ＰＳＷ２におけるＹ方向の他端側に、ウェルタップＷＴＡＰ１（ＶＳＳ）に隣接して配置される。Ｙ方向の他端側に配置されるスイッチトランジスタＳＷＴ２１、ＳＷＴ２２は、Ｘ方向に並べて配置される。

【0076】

分離領域ＳＡは、ウェルタップＷＴＡＰ（ＴＶＤＤ）に隣接する領域に、Ｙ方向の一端側から他端側にかけて配置される。分離領域ＳＡは、図１１に示すように、フィンＦＩＮが形成されない領域（フィンカット部）である。

【0077】

図５と同様に、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）は、図示しない接地線ＶＳＳを半導体装置１００の基板のｐ形ウェル領域ＰＷに接続する。ウェルタップＷＴＡＰ（ＴＶＤＤ）は、図示しない電源線ＴＶＤＤを半導体装置１００の基板のｎ形ウェル領域ＮＷに接続する。

【0078】

なお、図８においても、ウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ２（ＶＳＳ）は、電源スイッチ回路ＰＳＷ２のｐ形ウェル領域ＰＷに電気的に接続されるだけでなく、電源スイッチ回路ＰＳＷ２のＸ方向の両側に位置するｐ形ウェル領域ＰＷに電気的に接続される。同様に、ウェルタップＷＴＡＰ（ＴＶＤＤ）は、電源スイッチ回路ＰＳＷ２のｎ形ウェル領域ＮＷに電気的に接続されるだけでなく、電源スイッチ回路ＰＳＷ２のＸ方向の両側に位置するｎ形ウェル領域ＮＷに電気的に接続される。

【0079】

電源スイッチ回路ＰＳＷ２において、制御回路ＣＮＴＬ２２側の回路レイアウトの例は、図９および図１０に示される。電源スイッチ回路ＰＳＷ２において、制御回路ＣＮＴＬ２１側の回路レイアウトの例は、図１１および図１２に示される。

【0080】

図９は、図８の電源スイッチ回路ＰＳＷ２における制御回路ＣＮＴＬ２２側のレイアウトの一例を示す。図６と同様の要素については、同じ符号および同じパターンで示し、詳細な説明は省略する。ウェルタップＷＴＡＰ２（ＶＳＳ）のレイアウトは、図６のウェルタップＷＴＡＰ２（ＶＳＳ）のレイアウトと同様である。

【0081】

電源電圧ＴＶＤＤが供給される電源線ＴＶＤＤ２と、仮想電源電圧ＶＶＤＤが供給される仮想電源線ＶＶＤＤ２と、接地電圧ＶＳＳが供給される接地線ＶＳＳ２とは、メタル配線Ｍ０を使用して形成される。なお、電源線ＴＶＤＤ２、仮想電源線ＶＶＤＤ２および接地線ＶＳＳ２は、メタル配線Ｍ０を介して、メタル配線Ｍ０より上層のメタル配線に接続されてもよい。

【0082】

スイッチトランジスタＳＷＴ２２は、電源スイッチ回路ＰＳＷ２におけるＹ方向の両側にＸ方向に沿って配置される複数のトランジスタを並列に接続することで形成される。Ｙ方向においてインバータＩＶＣ側に形成されるスイッチトランジスタＳＷＴ２２のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ２２を介してインバータＩＶＣの出力に接続される。

【0083】

インバータＩＶＣの出力は、図示しない上層のメタル配線を介してインバータＩＶＤの入力に接続される。Ｙ方向においてインバータＩＶＤ側に形成されるスイッチトランジスタＳＷＴ２２のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ２２を介してインバータＩＶＤの入力（すなわち、インバータＩＶＣの出力）に接続される。

【0084】

図１０は、図９のフィンＦＩＮ、ゲート配線ＧＴ、ローカル配線ＬＩおよびビアＶＩＡ１、ＶＩＡ２のレイアウトを示す。図１０は、図９のレイアウトからメタル配線Ｍ０を取り除いたことを除き、図９と同じである。

【0085】

制御回路ＣＮＴＬ２２の領域において、Ｙ方向の中央側に配置されるフィンＦＩＮは、ｎチャネルトランジスタ用に形成される。Ｙ方向の両側に配置されるフィンＦＩＮは、ｐチャネルトランジスタ用に形成される。ウェルタップＷＴＡＰ２（ＶＳＳ）と図１１のウェルタップＷＴＡＰ（ＴＶＤＤ）との間において、Ｙ方向の中央側に配置されるフィンＦＩＮは、ｐチャネルトランジスタ用に形成される。

【0086】

図１１は、図８の電源スイッチ回路ＰＳＷ２における制御回路ＣＮＴＬ２１側のレイアウトの一例を示す。図６および図９と同様の要素については、同じ符号および同じパターンで示し、詳細な説明は省略する。ウェルタップＷＴＡＰ（ＴＶＤＤ）およびウェルタップＷＴＡＰ１（ＶＳＳ）のレイアウトは、図６のウェルタップＷＴＡＰ（ＴＶＤＤ）およびウェルタップＷＴＡＰ１（ＶＳＳ）のレイアウトと同様である。

【0087】

スイッチトランジスタＳＷＴ２１は、インバータＩＶＡに隣接して配置される。スイッチトランジスタＳＷＴ２１のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ２１を介してインバータＩＶＡの出力に接続される。インバータＩＶＡの出力は、図示しない上層のメタル配線を介してインバータＩＶＢの入力に接続される。

【0088】

図９と同様に、スイッチトランジスタＳＷＴ２２は、電源スイッチ回路ＰＳＷ２におけるＹ方向の両側にＸ方向に沿って配置される複数のトランジスタを並列に接続することで形成される。Ｙ方向のインバータＩＶＢ側に形成されるスイッチトランジスタＳＷＴ２２のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ２２を介して図９のインバータＩＶＣの出力に接続される。Ｙ方向のインバータＩＶＡ側に形成されるスイッチトランジスタＳＷＴ２２のゲートは、メタル配線Ｍ０を使用したスイッチ制御信号線ＳＷＣＮＴ２２を介して図９のインバータＩＶＤの入力（すなわち、インバータＩＶＣの出力）に接続される。

【0089】

分離領域ＳＡには、フィンＦＩＮが形成されず、Ｘ方向に延在するフィンＦＩＮは、分離領域ＳＡで途切れている。フィンＦＩＮが形成されない分離領域ＳＡを電源スイッチ回路ＰＳＷ２に設けることで、図２に示したスタンダードセル領域ＳＣＡ２におけるスタンダードセルの配置領域に配置されるフィンカット部の数を抑制することができる。この結果、スタンダードセルの配置効率を向上することができる。

【0090】

図１２は、図１１のフィンＦＩＮ、ゲート配線ＧＴ、ローカル配線ＬＩおよびビアＶＩＡ１、ＶＩＡ２のレイアウトを示す。図１２は、図１１のレイアウトからメタル配線Ｍ０を取り除いたことを除き、図１１と同じである。

【0091】

制御回路ＣＮＴＬ２１の領域においてＹ方向の中央側に配置されるフィンＦＩＮは、ｎチャネルトランジスタ用に形成される。Ｙ方向の両側に配置されるフィンＦＩＮは、ｐチャネルトランジスタ用に形成される。図１０で説明したように、ウェルタップＷＴＡＰ（ＴＶＤＤ）と図９のウェルタップＷＴＡＰ２（ＶＳＳ）との間において、Ｙ方向の中央側に配置されるフィンＦＩＮは、ｐチャネルトランジスタ用に形成される。

【0092】

以上、第１の実施形態では、Ｘ方向の幅がレイアウトルールで定められたフィンの長さの上限値以下のスタンダードセル領域ＳＣＡ１には、フィンカット部を持たない電源スイッチ回路ＰＳＷ１が配置される。Ｘ方向の幅がフィンの長さの上限値より大きいスタンダードセル領域ＳＣＡ２には、フィンカット部を有する電源スイッチ回路ＰＳＷ２が配置される。

【0093】

スタンダードセル領域ＳＣＡ１にフィンカット部を持たない電源スイッチ回路ＰＳＷ１を配置することで、フィンカット部を有する電源スイッチ回路を配置する場合に比べて、スタンダードセルを配置可能な領域を増やすことができる。スタンダードセル領域ＳＣＡ２にフィンカット部を有する電源スイッチ回路ＰＳＷ２を配置することで、スタンダードセルの配置領域に設けられるフィンカット部の数を抑制することができ、スタンダードセルを配置可能な領域が減ることを抑制することができる。この結果、フィンカット部をスタンダードセル領域ＰＳＷ１、ＰＳＷ２に適切に配置することができ、スタンダードセルの配置効率の低下を抑制することができる。

【0094】

スタンダードセル領域ＳＣＡ１におけるＸ方向の両側に電源スイッチ回路ＰＳＷ１を配置することで、スタンダードセルの配置領域が分断されることを抑止することができ、スタンダードセル領域ＳＣＡ１にスタンダードセルを効率的に配置することができる。スタンダードセル領域ＳＣＡ１において、複数の電源スイッチ回路ＰＳＷ１は、Ｙ方向に沿って、Ｘ方向の一端側と他端側とに交互に配置される。これにより、スタンダードセル領域ＳＣＡ１内の各個所への仮想電源電圧ＶＶＤＤの給電能力が偏ることを抑制することができる。

【0095】

電源スイッチ回路ＰＳＷ１、ＰＳＷ２にウェルタップＷＴＡＰ１（ＶＳＳ）、ＷＴＡＰ（ＴＶＤＤ）、ＷＴＡＰ２（ＶＳＳ）を設けることで、スタンダードセルの配置領域に配置されるウェルタップの面積を抑制することができる。この結果、スタンダードセルの配置効率の低下を抑制することができる。

【0096】

駆動能力が互いに異なり、駆動タイミングをそれぞれ設定可能なスイッチトランジスタＳＷＴ１１、ＳＷＴ１２が、電源スイッチ回路ＰＳＷ１に設けられる。同様に、駆動能力が互いに異なり、駆動タイミングをそれぞれ設定可能なスイッチトランジスタＳＷＴ２１、ＳＷＴ２２が、電源スイッチ回路ＰＳＷ２に設けられる。これにより、スタンダードセル領域ＳＣＡ１、ＳＣＡ２への仮想電源電圧ＶＶＤＤの供給時と供給の停止時とに発生する電源ノイズを軽減することができる。

【0097】

図１３は、第２の実施形態における半導体装置において、スタンダードセルブロックに配置される回路の概要を示す。図２と同様の要素については、詳細な説明は省略する。図１３に示すスタンダードセルブロックＳＣＢを含む半導体装置１００Ａは、図１の半導体装置１００と同様のレイアウトを有する。

【0098】

図１３のスタンダードセルブロックＳＣＢは、スタンダードセル領域ＳＣＡ２のＸ方向の端部にエンドキャップＥＣＡＰに隣接して配置された電源スイッチ回路ＰＳＷ１を有する。すなわち、図１３では、電源スイッチ回路ＰＳＷ１は、スタンダードセル領域ＳＣＡ１、ＰＳＷ２の両方に配置される。スタンダードセルブロックＳＣＢのその他の構成は、図２のスタンダードセルブロックＳＣＢの構成と同様である。

【0099】

スタンダードセル領域ＳＣＡ２において、エンドキャップＥＣＡＰに隣接する領域には、フィンＦＩＮの終端が位置するため、フィンカット部は不要である。例えば、エンドキャップＥＣＡＰに隣接する領域に配置される電源スイッチ回路ＰＳＷ２の代わりに、分離領域ＳＡを持たない電源スイッチ回路ＰＳＷ１を配置することで、スタンダードセル領域ＳＣＡ２に搭載可能なスタンダードセルを増やすことができる。この結果、スタンダードセルの配置効率の低下を抑制することができる。なお、スタンダードセル領域ＳＣＡ２に配置される電源スイッチ回路ＰＳＷ１の位置は、Ｘ方向の一端側でもよく、Ｘ方向の他端側でもよく、Ｘ方向の両側でもよい。

【0100】

図１４は、第３の実施形態における半導体装置において、スタンダードセルブロックに配置される回路の概要を示す。図２と同様の要素については、詳細な説明は省略する。図１４に示すスタンダードセルブロックＳＣＢを含む半導体装置１００Ｂは、図１の半導体装置１００と同様のレイアウトを有する。

【0101】

図１４に示すスタンダードセルブロックＳＣＢでは、電源スイッチ回路ＰＳＷ１は、スタンダードセル領域ＳＣＡ１におけるＸ方向の中央部に配置される。

【0102】

なお、Ｘ方向の幅がレイアウトルールで定められたフィンの長さの上限値以下のスタンダードセル領域ＳＣＡ１に配置される電源スイッチ回路ＰＳＷ１の位置は、Ｘ方向の一端側でもよく、Ｘ方向の他端側でもよく、Ｘ方向の両側でもよい。例えば、電源スイッチ回路ＰＳＷ１の位置は、スタンダードセル領域ＳＣＡ１に搭載されるスタンダードセルの回路特性（電気的特性、動作頻度等）に応じて決定されてもよい。

【0103】

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

【符号の説明】

【0104】

１００、１００Ａ、１００Ｃ 半導体装置
ＣＮＴＬ１１、ＣＮＴＬ１２、ＣＮＴＬ２１、ＣＮＴＬ２２ 制御回路
ＥＣＡＰ エンドキャップ
ＦＩＮ フィン
ＧＴ ゲート配線
ＩＯＣ Ｉ／Ｏセル
ＩＮＴＲ 内部回路領域
ＩＶＡ、ＩＶＢ、ＩＶＣ、ＩＶＤ インバータ
ＬＩ ローカル配線
Ｍ０ メタル配線
ＮＷ ｎ形ウェル領域
ＰＳＷ１、ＰＳＷ２ 電源スイッチ回路
ＰＷ ｐ形ウェル領域
ＳＣＡ１、ＳＣＡ２ スタンダードセル領域
ＳＣＢ スタンダードセルブロック
ＳＩＧ 信号
ＳＷＣＮＴ１１、ＳＷＣＮＴ１２ スイッチ制御信号
ＳＷＣＮＴ２１、ＳＷＣＮＴ２２ スイッチ制御信号
ＳＷＴ１１、ＳＷＴ１２ スイッチトランジスタ
ＳＷＴ２１、ＳＷＴ２２ スイッチトランジスタ
ＴＶＤＤ 電源線
ＶＩＡ１、ＶＩＡ２ ビア
ＶＳＳ 接地線
ＶＶＤＤ 仮想電源線
ＷＴＡＰ、ＷＴＡＰ１、ＷＴＡＰ２ ウェルタップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】