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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024113609
(43)【公開日】2024-08-22
(54)【発明の名称】時間デジタル変換回路
(51)【国際特許分類】
H03K 5/26 20060101AFI20240815BHJP
【ＦＩ】
H03K5/26
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023018732
(22)【出願日】2023-02-09
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】佐藤 賢央
(72)【発明者】
【氏名】市川 保
(72)【発明者】
【氏名】石田 嵩
(72)【発明者】
【氏名】岡本 智之
(72)【発明者】
【氏名】中谷 隆之
(72)【発明者】
【氏名】小林 春夫
【テーマコード（参考）】
5J039
【Ｆターム（参考）】
5J039JJ06
5J039JJ13
5J039KK09
5J039KK10
5J039KK13
5J039MM16
(57)【要約】
【課題】遅延素子の遅延時間より高い時間分解能を有するＴＤＣ回路を提供する。
【解決手段】ジッタ重畳回路１１０は、第１入力信号ＩＮ１および第２入力信号ＩＮ２のうちの一方に、経時的に変化するジッタＪ１，Ｊ２…を重畳し、第１中間信号ＩＮＴ１および第２中間信号ＩＮＴ２を生成する。時間デジタル変換器１３０は、ジッタが変化するたびに、第１中間信号ＩＮＴ１および第２中間信号ＩＮＴ２の時間差を測定する。統計処理部１５０は、複数のジッタＪ１，Ｊ２…に対応して時間デジタル変換器１３０が測定した複数の時間差τＩＮＴ１，τＩＮＴ１…を統計処理し、第１入力信号ＩＮ１および第２入力信号ＩＮ２の時間差τＩＮを計算する。
【選択図】図１
【解決手段】ジッタ重畳回路１１０は、第１入力信号ＩＮ１および第２入力信号ＩＮ２のうちの一方に、経時的に変化するジッタＪ１，Ｊ２…を重畳し、第１中間信号ＩＮＴ１および第２中間信号ＩＮＴ２を生成する。時間デジタル変換器１３０は、ジッタが変化するたびに、第１中間信号ＩＮＴ１および第２中間信号ＩＮＴ２の時間差を測定する。統計処理部１５０は、複数のジッタＪ１，Ｊ２…に対応して時間デジタル変換器１３０が測定した複数の時間差τＩＮＴ１，τＩＮＴ１…を統計処理し、第１入力信号ＩＮ１および第２入力信号ＩＮ２の時間差τＩＮを計算する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号および前記第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
ジッタが変化するたびに、前記第１中間信号および前記第２中間信号の時間差を測定する時間デジタル変換器と、
複数のジッタに対応して前記時間デジタル変換器が測定した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
前記第１入力信号および前記第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
ジッタが変化するたびに、前記第１中間信号および前記第２中間信号の時間差を測定する時間デジタル変換器と、
複数のジッタに対応して前記時間デジタル変換器が測定した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
【請求項2】
前記時間デジタル変換器は、逐次比較型である、請求項１に記載の時間デジタル変換回路。
【請求項3】
前記時間デジタル変換器は、バーニア型である、請求項２に記載の時間デジタル変換回路。
【請求項4】
前記時間デジタル変換器は、
前記第１中間信号を受ける第１入力ノードと、前記第２中間信号を受ける第２入力ノードと、前記第１中間信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２中間信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
入力端子に前記第１遅延信号を受け、クロック端子に前記第２遅延信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１遅延信号と前記第２遅延信号の時間差を検出する逐次比較処理部と、
を含む、請求項２または３に記載の時間デジタル変換回路。
前記第１中間信号を受ける第１入力ノードと、前記第２中間信号を受ける第２入力ノードと、前記第１中間信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２中間信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
入力端子に前記第１遅延信号を受け、クロック端子に前記第２遅延信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１遅延信号と前記第２遅延信号の時間差を検出する逐次比較処理部と、
を含む、請求項２または３に記載の時間デジタル変換回路。
【請求項5】
前記時間デジタル変換器は、フラッシュ型である、請求項１に記載の時間デジタル変換回路。
【請求項6】
前記ジッタ重畳回路は、
前記第１入力信号を第１基準電圧と比較する第１コンパレータと、
前記第２入力信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項１から３のいずれかに記載の時間デジタル変換回路。
前記第１入力信号を第１基準電圧と比較する第１コンパレータと、
前記第２入力信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項１から３のいずれかに記載の時間デジタル変換回路。
【請求項7】
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項６に記載の時間デジタル変換回路。
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項６に記載の時間デジタル変換回路。
【請求項8】
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号を受ける第１入力ノードと、前記第２入力信号を受ける第２入力ノードと、前記第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
前記第１遅延信号および前記第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
入力端子に前記第１中間信号を受け、クロック端子に前記第２中間信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１中間信号と前記第２中間信号の時間差を検出する逐次比較処理部と、
複数のジッタに対応して前記逐次比較処理部が検出した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
前記第１入力信号を受ける第１入力ノードと、前記第２入力信号を受ける第２入力ノードと、前記第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
前記第１遅延信号および前記第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
入力端子に前記第１中間信号を受け、クロック端子に前記第２中間信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１中間信号と前記第２中間信号の時間差を検出する逐次比較処理部と、
複数のジッタに対応して前記逐次比較処理部が検出した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
【請求項9】
前記ジッタ重畳回路は、
前記第１遅延信号を第１基準電圧と比較する第１コンパレータと、
前記第２遅延信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項８に記載の時間デジタル変換回路。
前記第１遅延信号を第１基準電圧と比較する第１コンパレータと、
前記第２遅延信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項８に記載の時間デジタル変換回路。
【請求項10】
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項９に記載の時間デジタル変換回路。
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項９に記載の時間デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、時間測定技術に関する。
【背景技術】
【0002】
半導体集積回路において、時間を測定したい場合に、ＴＤＣ（Time To Digital Converter）回路が利用される。ＴＤＣ回路の構成として、フラッシュ型ＴＤＣ、逐次比較型（ＳＡＲ：Successive Approximation Register）ＴＤＣなどが提案されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】1. H. Kobayashi, A. Kuwana, J. Wei, Y. Zhao, S. Katayama, T. M. Tri, M. Hirai, T. Nakatani, K. Hatayama, K. Sato, T. Ishida, T. Okamoto, T. Ichikawa, "Analog/Mixed-Signal Circuit Testing Technologies in IoT Era", IEEE 15th International Conference on Solid-State and Integrated Circuit Technology, Kunming, China (Nov. 2020).
【発明の概要】
【発明が解決しようとする課題】
【0004】
フラッシュ型やＳＡＲ型のＴＤＣ回路は、カスケードに接続された複数の遅延素子からなる遅延線を備える。従来のＴＤＣ回路の最小時間分解能は、遅延素子の遅延時間の制約を受ける。
【0005】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、遅延素子の遅延時間より高い時間分解能を有するＴＤＣ回路の提供にある。
【課題を解決するための手段】
【0006】
本開示のある態様は、第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第１入力信号および第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、ジッタが変化するたびに、第１中間信号および第２中間信号の時間差を測定する時間デジタル変換器と、複数のジッタに対応して時間デジタル変換器が測定した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。
【0007】
本開示の別の態様も、第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第１入力信号を受ける第１入力ノードと、第２入力信号を受ける第２入力ノードと、第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、第１遅延信号および第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、入力端子に第１中間信号を受け、クロック端子に第２中間信号を受けるフリップフロップと、フリップフロップの出力にもとづいてプログラマブルディレイ回路を制御し、第１中間信号と第２中間信号の時間差を検出する逐次比較処理部と、複数のジッタに対応して逐次比較処理部が検出した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0009】
本開示のある態様によれば、高い時間分解能が実現できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
一実施形態に係る時間デジタル変換回路は、第１入力信号および第２入力信号の時間差を測定する。時間デジタル変換回路は、第１入力信号および第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、ジッタが変化するたびに、第１中間信号および第２中間信号の時間差を測定する時間デジタル変換器と、複数のジッタに対応して時間デジタル変換器が測定した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。
【0013】
この構成によると、ジッタを変化させながら、ジッタごとに時間差を測定し、その結果得られた複数の時間差を統計処理することで、時間デジタル変換器が有する分解能よりも高い分解能で、第１入力信号と第２入力信号の時間差を測定することができる。
【0014】
一実施形態において、時間デジタル変換器は、逐次比較型であってもよい。
【0015】
一実施形態において、時間デジタル変換器は、バーニア型であってもよい。
【0016】
一実施形態において、時間デジタル変換器は、第１中間信号を受ける第１入力ノードと、第２中間信号を受ける第２入力ノードと、第１中間信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、第２中間信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、入力端子に第１遅延信号を受け、クロック端子に第２遅延信号を受けるフリップフロップと、フリップフロップの出力にもとづいてプログラマブルディレイ回路を制御し、第１遅延信号と第２遅延信号の時間差を検出する逐次比較処理部と、を含んでもよい。
【0017】
一実施形態において、時間デジタル変換器は、フラッシュ型であってもよい。
【0018】
一実施形態において、ジッタ重畳回路は、第１入力信号を第１基準電圧と比較する第１コンパレータと、第２入力信号を第２基準電圧と比較する第２コンパレータと、を含んでもよい。第１中間信号は第１コンパレータの出力に応じており、第２中間信号は第２コンパレータの出力に応じており、第１基準電圧および第２基準電圧のうちの一方は、第１基準電圧および第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧であってもよい。
【0019】
一実施形態において、ジッタ重畳回路は、ノイズ信号を生成するノイズ源と、ノイズ信号を受けるローパスフィルタと、をさらに含んでもよい。ローパスフィルタの出力信号がオフセット電圧であってもよい。
【0020】
一実施形態に係る時間デジタル変換回路は、第１入力信号および第２入力信号の時間差を測定する。時間デジタル変換回路は、第１入力信号を受ける第１入力ノードと、第２入力信号を受ける第２入力ノードと、第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、第１遅延信号および第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、入力端子に第１中間信号を受け、クロック端子に第２中間信号を受けるフリップフロップと、フリップフロップの出力にもとづいてプログラマブルディレイ回路を制御し、第１中間信号と第２中間信号の時間差を検出する逐次比較処理部と、複数のジッタに対応して逐次比較処理部が検出した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。
【0021】
この構成によると、ジッタを変化させながら、ジッタごとに時間差を測定し、その結果得られた複数の時間差を統計処理することで、プログラマブル遅延回路が有する分解能よりも高い分解能で、第１入力信号と第２入力信号の時間差を測定することができる。
【0022】
一実施形態において、ジッタ重畳回路は、第１遅延信号を第１基準電圧と比較する第１コンパレータと、第２遅延信号を第２基準電圧と比較する第２コンパレータと、を含んでもよい。第１中間信号は第１コンパレータの出力に応じており、第２中間信号は第２コンパレータの出力に応じており、第１基準電圧および第２基準電圧のうちの一方は、第１基準電圧および第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧であってもよい。
【0023】
一実施形態において、ジッタ重畳回路は、ノイズ信号を生成するノイズ源と、ノイズ信号を受けるローパスフィルタと、をさらに含んでもよい。ローパスフィルタの出力信号がオフセット電圧であってもよい。
【0024】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0025】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0026】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0027】
また本明細書に示される波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。
【0028】
（実施形態１）
図１は、実施形態１に係る時間デジタル変換（ＴＤＣ：Time to Ditigal Converter)回路１００の回路図である。ＴＤＣ回路１００は、第１入力信号ＩＮ１および第２入力信号ＩＮ２の時間差τＩＮを測定する。時間差τＩＮは、第１入力信号ＩＮ１の所定のエッジと、第２入力信号ＩＮ２の所定のエッジとの時間差である。本実施形態では、第１入力信号ＩＮ１のポジティブエッジと第２入力信号ＩＮ２のポジティブエッジの時間差を測定するものとする。
図１は、実施形態１に係る時間デジタル変換（ＴＤＣ：Time to Ditigal Converter)回路１００の回路図である。ＴＤＣ回路１００は、第１入力信号ＩＮ１および第２入力信号ＩＮ２の時間差τＩＮを測定する。時間差τＩＮは、第１入力信号ＩＮ１の所定のエッジと、第２入力信号ＩＮ２の所定のエッジとの時間差である。本実施形態では、第１入力信号ＩＮ１のポジティブエッジと第２入力信号ＩＮ２のポジティブエッジの時間差を測定するものとする。
【0029】
ＴＤＣ回路１００は、ジッタ重畳回路１１０、時間デジタル変換器１３０、統計処理部１５０を備える。
【0030】
ジッタ重畳回路１１０は、第１入力信号ＩＮ１および第２入力信号ＩＮ２のうちの一方に、経時的に変化するジッタＪ１，Ｊ２，Ｊ３，…ＪＮを重畳し、第１中間信号ＩＮＴ１および第２中間信号ＩＮＴ２を生成する。ジッタＪを変化させる間、ＴＤＣ回路１００には、時間差τＩＮは一定である第１入力信号ＩＮ１と第２入力信号ＩＮ２が繰り返し入力されている。
【0031】
本実施形態では、ジッタ重畳回路１１０は、第２入力信号ＩＮ２にジッタを与えて、第２中間信号ＩＮＴ２を生成し、第１入力信号ＩＮ１にはジッタを与えずに、そのまま第１中間信号ＩＮＴ１として出力する。
【0032】
時間デジタル変換器１３０は、ジッタＪが変化するたびに、第１中間信号ＩＮＴ１および第２中間信号ＩＮＴ２の時間差τＩＮＴを測定する。ジッタがＪｉであるときの時間差を、τＩＮＴｉと表記する。
【0033】
統計処理部１５０は、複数のジッタＪ１～ＪＮに対応して時間デジタル変換器１３０が測定した複数の時間差τＩＮＴ１～τＩＮＴＮを統計処理し、第１入力信号ＩＮ１および第２入力信号ＩＮ２の時間差τＩＮを計算する。
【0034】
本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【0035】
図２は、ジッタ重畳回路１１０の構成例を示す回路図である。ジッタ重畳回路１１０は、第１コンパレータ１１２、第２コンパレータ１１４、ノイズ源１１６、ローパスフィルタ１１８を備える。
【0036】
第１コンパレータ１１２は、第１入力信号ＩＮ１を第１基準電圧ＶＲＥＦ１と比較する。第２コンパレータ１１４は、第２入力信号ＩＮ２を第２基準電圧ＶＲＥＦ２と比較する。第１中間信号ＩＮＴ１は第１コンパレータ１１２の出力に応じており、第２中間信号ＩＮＴ２は第２コンパレータ１１４の出力に応じている。
【0037】
第１基準電圧ＶＲＥＦ１および第２基準電圧ＶＲＥＦ２のうちの一方は、第１基準電圧ＶＲＥＦ１および第２基準電圧ＶＲＥＦ２のうちの他方に、経時的に変化するオフセット電圧ＶＯＦＳを重畳した電圧である。
【0038】
オフセット電圧ＶＯＦＳは、ノイズ源１１６およびローパスフィルタ１１８によって生成することができる。ノイズ源１１６は、ノイズ信号Ｎを生成する。たとえばノイズ信号Ｎは、正規分布に従うガウス雑音であってもよい。ローパスフィルタ１１８は、ノイズ信号Ｎを受け、高周波成分を除去し、低周波成分のみを通過させる。ローパスフィルタ１１８のカットオフ周波数は、時間デジタル変換器１３０が１回の測定を実行する期間、オフセット電圧ＶＯＦＳが実質的に同一レベルであるとみなせるように定めるとよい。
【0039】
図３は、図２のジッタ重畳回路１１０の動作波形図である。第２入力信号ＩＮ２のポジティブエッジは、ある有限のスロープを有している。そのため、第２コンパレータ１１４の出力である第２中間信号ＩＮＴ２は、第２基準電圧ＶＲＥＦ２が高いほど、遅れて遷移し、第２基準電圧ＶＲＥＦ２が低いほど、進んで遷移することとなる。つまり第２中間信号ＩＮＴ２は、第２入力信号ＩＮ２に対して、オフセット電圧ＶＯＦＳに応じたジッタＪを重畳した信号となる。
【0040】
図４は、時間デジタル変換器１３０の構成例を示す回路図である。時間デジタル変換器１３０は、逐次比較型ＴＤＣである。時間デジタル変換器１３０は、プログラマブルディレイ回路１３２、フリップフロップ１３４、逐次比較処理部１３６を備える。プログラマブルディレイ回路１３２は、第１入力ノードＩ１に第１中間信号ＩＮＴ１を受け、第１中間信号ＩＮＴ１に制御可能な遅延τ１を与えて第１遅延信号ＤＬＹ１を生成し、第１出力ノードＯ１から出力する。同様にプログラマブルディレイ回路１３２は、第２入力ノードＩ２に第２中間信号ＩＮＴ２を受け、第２中間信号ＩＮＴ２に制御可能な遅延τ２を与えて第２遅延信号ＤＬＹ２を生成し、第２出力ノードＯ２から出力する。遅延時間τ１、τ２は、逐次比較処理部１３６からの制御信号に応じて制御可能となっている。プログラマブルディレイ回路１３２は市販のプログラマブル遅延回路を用いてもよい。あるいはプログラマブルディレイ回路１３２を、フリップフロップ１３４や逐次比較処理部１３６と同じＩＣチップに集積化してもよい。
【0041】
たとえばプログラマブルディレイ回路１３２は、第１ディレイライン１４０、第２ディレイライン１４２、第１コントローラ１４４、第２コントローラ１４６を含む。第１ディレイライン１４０は、バイナリで重み付けした遅延を発生するｍ個（ｍ≧２、この例ではｍ＝９個）の遅延要素Ｄ１～Ｄｍと、ｍ個のマルチプレクサＭＵＸ１～ＭＵＸｍを含む。ｉ段目（１≦ｉ≦ｍ）の遅延要素Ｄｉは、前段からの信号に遅延を与える。ｉ段目の遅延要素Ｄｉの遅延量は、τ０×２（ｍ－ｉ）である。τ０はプログラマブルディレイ回路１３２の遅延の分解能である。
【0042】
ｉ段目（１≦ｉ≦ｍ）のマルチプレクサＭＵＸｉは、前段からの信号と、同じ段の遅延要素Ｄｉの出力信号とを受け、第１コントローラ１４４による制御に応じた一方を出力し、後段に出力する。
【0043】
第２ディレイライン１４２は、第１コントローラ１４４と同様に構成される。
【0044】
Ｄフリップフロップ（単にフリップフロップともいう）１３４は、第１遅延信号ＤＬＹ１を入力端子Ｄに受け、第２遅延信号ＤＬＹ２をクロック端子ＣＬＫに受ける。フリップフロップ１３４の出力Ｑは、逐次比較処理部１３６に入力される。
【0045】
フリップフロップ１３４の出力Ｑは、第１遅延信号ＤＬＹ１のエッジの方が、第２遅延信号ＤＬＹ２のエッジよりも先行しているとき、ハイとなる。反対に、第１遅延信号ＤＬＹ１のエッジの方が、第２遅延信号ＤＬＹ２のエッジよりも遅れているとき、フリップフロップ１３４の出力Ｑはローとなる。つまりフリップフロップ１３４の出力Ｑは、第１遅延信号ＤＬＹ１のエッジと第２遅延信号ＤＬＹ２のエッジの時間軸上での前後関係を表す。
【0046】
逐次比較処理部１３６は、第１ディレイライン１４０と、第２ディレイライン１４２の相対遅延（τ１－τ２）を変化させて、フリップフロップ１３４の出力が１となる相対遅延とフリップフロップ１３４の出力が０となる相対遅延との境界を検出する。この境界に対応する相対遅延が、第１中間信号ＩＮＴ１と第２中間信号ＩＮＴ２の時間差τＩＮＴとなる。逐次比較処理部１３６は、たとえば二分探索などの処理によって、第１ディレイライン１４０と第２ディレイライン１４２の遅延量を制御してもよい。
【0047】
逐次比較処理部１３６は、複数回の探索の後、境界に相当する相対遅延τ１－τ２に対応するコードを、時間差τＩＮＴを示すデータとして出力する。ジッタをＮ回、変化させることにより、Ｎ個のジッタに対するＮ個の時間差τＩＮＴ１～τＩＮＴＮが生成される。
【0048】
以上がＴＤＣ回路１００の構成である。続いてその動作を説明する。
【0049】
図５は、ＴＤＣ回路１００の動作を説明する図である。ここでは、ガウス分布にしたがうジッタＪを与えた場合を説明する。
【0050】
図５の上段は、ジッタＪを変化させて、Ｎ回の測定を行ったときに測定される遅延量τＩＮＴのヒストグラムを表す。横軸は、遅延量τＩＮＴを表すコードＣＯＤＥを表しており、τ０刻みの離散的な値をとる。縦軸が各コードＣＯＤＥの度数である。
【0051】
ジッタＪがガウス分布にしたがうとき、ヒストグラムもまた、ガウス分布にしたがうこととなる。破線１６０は、ヒストグラムに対してフィッティングさせたガウス分布を示す。このガウス分布１６０の最大値に対応する時間差が、２つの入力信号ＩＮ１とＩＮ２の時間差τＩＮとなる。この時間差τＩＮは、隣接する２つのコードの間に位置することができ、時間デジタル変換器１３０の時間分解能τ０よりも高い精度を有している。
【0052】
図５の下段の破線１６２は、ヒストグラムを利用したフィッティングによって得られる累積確率密度関数を示す。累積確率密度関数１６２が、確率０．５となるときの遅延量τＩＮＴが、２つの入力信号ＩＮ１とＩＮ２の時間差τＩＮとなる。
【0053】
統計処理部１５０は、図５の上段のヒストグラムにもとづいて、２つの入力信号ＩＮ１とＩＮ２の時間差τＩＮを計算してもよい。あるいは統計処理部１５０は、図５の下段の累積確率密度関数にもとづいて２つの入力信号ＩＮ１とＩＮ２の時間差τＩＮを計算してもよい。なお、時間差τＩＮを計算するための統計処理は、ここで説明したものに限定されず、公知のさまざまな技術を用いることができる。
【0054】
（実施形態２）
実施形態１では、時間デジタル変換器１３０の前段において、ジッタを重畳したが、本開示はそれに限定されず、ジッタ重畳回路１１０の機能を、時間デジタル変換器１３０の内部に組み込んでもよい。
実施形態１では、時間デジタル変換器１３０の前段において、ジッタを重畳したが、本開示はそれに限定されず、ジッタ重畳回路１１０の機能を、時間デジタル変換器１３０の内部に組み込んでもよい。
【0055】
図６は、実施形態２に係るＴＤＣ回路２００の回路図である。ＴＤＣ回路２００は、時間デジタル変換器１３０Ａおよび統計処理部１５０を備える。時間デジタル変換器１３０Ａは、図１の時間デジタル変換器１３０に、ジッタ重畳回路１１０を組み込んだ回路である。
【0056】
時間デジタル変換器１３０Ａは、プログラマブルディレイ回路１３２、ジッタ重畳回路１１０、フリップフロップ１３４、逐次比較処理部１３６を含む。プログラマブルディレイ回路１３２は、逐次比較処理部１３６からの制御に応じて、第１入力信号ＩＮ１と第２入力信号ＩＮ２の相対的な遅延量を変化させる。プログラマブルディレイ回路１３２は、第１入力信号ＩＮ１に遅延τ１を与えた第１遅延信号ＤＬＹ１と、第２入力信号ＩＮ２に遅延τ２を与えた第２遅延信号ＤＬＹ２を出力する。
【0057】
ジッタ重畳回路１１０は、第１遅延信号ＤＬＹ１と第２遅延信号ＤＬＹ２の少なくとも一方に、ジッタを重畳し、第１中間信号ＩＮＴ１、第２中間信号ＩＮＴ２を出力する。
【0058】
フリップフロップ１３４は、入力端子に第１中間信号ＩＮＴ１を受け、クロック端子に第２中間信号ＩＮＴ２を受ける。逐次比較処理部１３６は、プログラマブルディレイ回路１３２の相対遅延（τ１－τ２）を変化させて、フリップフロップ１３４の出力が１となる相対遅延とフリップフロップ１３４の出力が０となる相対遅延との境界を検出する。この境界に対応する相対遅延が、第１中間信号ＩＮＴ１と第２中間信号ＩＮＴ２の時間差τＩＮＴとなる。
【0059】
逐次比較処理部１３６は、複数回の探索の後、境界に相当する相対遅延τ１－τ２に対応するコードを、時間差τＩＮＴを示すデータとして出力する。ジッタをＮ回、変化させることにより、Ｎ個のジッタに対するＮ個の時間差τＩＮＴ１～τＩＮＴＮが生成される。
【0060】
統計処理部１５０は、複数のジッタＪ１～ＪＮに対応して時間デジタル変換器１３０が測定した複数の時間差τＩＮＴ１～τＩＮＴＮを統計処理し、第１入力信号ＩＮ１および第２入力信号ＩＮ２の時間差τＩＮを計算する。
【0061】
ジッタ重畳回路１１０やプログラマブルディレイ回路１３２は、実施形態１で例示したものを利用することができる。
【0062】
以上がＴＤＣ回路２００の構成である。このＴＤＣ回路２００によれば、実施形態１に係るＴＤＣ回路１００と同様に、時間デジタル変換器１３０の分解能よりも高い分解能で、遅延量τＩＮを測定することができる。
【0063】
最後に、変形例を説明する。
【0064】
（変形例１）
実施形態では、時間デジタル変換器１３０として逐次比較型を用いたが本開示はそれに限定されず、フラッシュ型の時間デジタル変換器を用いてもよい。
実施形態では、時間デジタル変換器１３０として逐次比較型を用いたが本開示はそれに限定されず、フラッシュ型の時間デジタル変換器を用いてもよい。
【0065】
（変形例２）
時間デジタル変換器１３０のプログラマブルディレイ回路１３２としては、ノギスの原理を利用して高い分解能を得ることが可能なバーニア型のディレイ回路を用いてもよい。
時間デジタル変換器１３０のプログラマブルディレイ回路１３２としては、ノギスの原理を利用して高い分解能を得ることが可能なバーニア型のディレイ回路を用いてもよい。
【0066】
（変形例３）
ジッタ重畳回路１１０の構成や、ジッタの重畳の方式は、実施形態で説明したそれに限定されない。
ジッタ重畳回路１１０の構成や、ジッタの重畳の方式は、実施形態で説明したそれに限定されない。
【0067】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0068】
（項目１）
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号および前記第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
ジッタが変化するたびに、前記第１中間信号および前記第２中間信号の時間差を測定する時間デジタル変換器と、
複数のジッタに対応して前記時間デジタル変換器が測定した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号および前記第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
ジッタが変化するたびに、前記第１中間信号および前記第２中間信号の時間差を測定する時間デジタル変換器と、
複数のジッタに対応して前記時間デジタル変換器が測定した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
【0069】
（項目２）
前記時間デジタル変換器は、逐次比較型である、項目１に記載の時間デジタル変換回路。
前記時間デジタル変換器は、逐次比較型である、項目１に記載の時間デジタル変換回路。
【0070】
（項目３）
前記時間デジタル変換器は、バーニア型である、項目２に記載の時間デジタル変換回路。
前記時間デジタル変換器は、バーニア型である、項目２に記載の時間デジタル変換回路。
【0071】
（項目４）
前記時間デジタル変換器は、
前記第１中間信号を受ける第１入力ノードと、前記第２中間信号を受ける第２入力ノードと、前記第１中間信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２中間信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
入力端子に前記第１遅延信号を受け、クロック端子に前記第２遅延信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１遅延信号と前記第２遅延信号の時間差を検出する逐次比較処理部と、
を含む、項目２または３に記載の時間デジタル変換回路。
前記時間デジタル変換器は、
前記第１中間信号を受ける第１入力ノードと、前記第２中間信号を受ける第２入力ノードと、前記第１中間信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２中間信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
入力端子に前記第１遅延信号を受け、クロック端子に前記第２遅延信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１遅延信号と前記第２遅延信号の時間差を検出する逐次比較処理部と、
を含む、項目２または３に記載の時間デジタル変換回路。
【0072】
（項目５）
前記時間デジタル変換器は、フラッシュ型である、項目１に記載の時間デジタル変換回路。
前記時間デジタル変換器は、フラッシュ型である、項目１に記載の時間デジタル変換回路。
【0073】
（項目６）
前記ジッタ重畳回路は、
前記第１入力信号を第１基準電圧と比較する第１コンパレータと、
前記第２入力信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、項目１から５のいずれかに記載の時間デジタル変換回路。
前記ジッタ重畳回路は、
前記第１入力信号を第１基準電圧と比較する第１コンパレータと、
前記第２入力信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、項目１から５のいずれかに記載の時間デジタル変換回路。
【0074】
（項目７）
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、項目６に記載の時間デジタル変換回路。
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、項目６に記載の時間デジタル変換回路。
【0075】
（項目８）
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号を受ける第１入力ノードと、前記第２入力信号を受ける第２入力ノードと、前記第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
前記第１遅延信号および前記第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
入力端子に前記第１中間信号を受け、クロック端子に前記第２中間信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１中間信号と前記第２中間信号の時間差を検出する逐次比較処理部と、
複数のジッタに対応して前記逐次比較処理部が検出した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号を受ける第１入力ノードと、前記第２入力信号を受ける第２入力ノードと、前記第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
前記第１遅延信号および前記第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
入力端子に前記第１中間信号を受け、クロック端子に前記第２中間信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１中間信号と前記第２中間信号の時間差を検出する逐次比較処理部と、
複数のジッタに対応して前記逐次比較処理部が検出した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
【0076】
（項目９）
前記ジッタ重畳回路は、
前記第１遅延信号を第１基準電圧と比較する第１コンパレータと、
前記第２遅延信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、項目８に記載の時間デジタル変換回路。
前記ジッタ重畳回路は、
前記第１遅延信号を第１基準電圧と比較する第１コンパレータと、
前記第２遅延信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、項目８に記載の時間デジタル変換回路。
【0077】
（項目１０）
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、項目９に記載の時間デジタル変換回路。
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、項目９に記載の時間デジタル変換回路。
【符号の説明】
【0078】
１００ ＴＤＣ回路
１１０ ジッタ重畳回路
１１２ 第１コンパレータ
１１４ 第２コンパレータ
１１６ ノイズ源
１１８ ローパスフィルタ
ＩＮ１ 第１入力信号
ＩＮ２ 第２入力信号
ＩＮＴ１ 第１中間信号
ＩＮＴ２ 第２中間信号
ＤＬＹ１ 第１遅延信号
ＤＬＹ２ 第２遅延信号
１３０ 時間デジタル変換器
１３２ プログラマブルディレイ回路
１３４ フリップフロップ
１３６ 逐次比較処理部
１４０ 第１ディレイライン
１４２ 第２ディレイライン
１４４ 第１コントローラ
１４６ 第２コントローラ
１５０ 統計処理部
２００ ＴＤＣ回路
１１０ ジッタ重畳回路
１１２ 第１コンパレータ
１１４ 第２コンパレータ
１１６ ノイズ源
１１８ ローパスフィルタ
ＩＮ１ 第１入力信号
ＩＮ２ 第２入力信号
ＩＮＴ１ 第１中間信号
ＩＮＴ２ 第２中間信号
ＤＬＹ１ 第１遅延信号
ＤＬＹ２ 第２遅延信号
１３０ 時間デジタル変換器
１３２ プログラマブルディレイ回路
１３４ フリップフロップ
１３６ 逐次比較処理部
１４０ 第１ディレイライン
１４２ 第２ディレイライン
１４４ 第１コントローラ
１４６ 第２コントローラ
１５０ 統計処理部
２００ ＴＤＣ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】