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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024113808
(43)【公開日】2024-08-23
(54)【発明の名称】電源制御装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20240816BHJP
【ＦＩ】
H02M3/155 C
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023019013
(22)【出願日】2023-02-10
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】田中 邦昌
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA13
5H730AA20
5H730AS05
5H730BB13
5H730BB57
5H730DD03
5H730DD04
5H730EE59
5H730FD01
5H730FF01
5H730FG05
5H730XC04
5H730XX04
5H730XX15
5H730XX24
5H730XX35
5H730XX43
(57)【要約】
【課題】端子の短絡に対して適正に対応する。
【解決手段】入力電圧を降圧することで出力電圧を生成するスイッチング電源装置において、出力段（ＭＭ）は、入力電圧の印加端（ＩＮ）とスイッチ端子（ＳＷ）との間に設けられた出力素子（Ｍ１）と、スイッチ端子と基準電位端（ＧＮＤ）との間に設けられた整流素子（Ｍ２）を有する。出力段のスイッチング駆動を通じて入力電圧から出力電圧が生成される。電圧制御装置は、出力電圧に応じた帰還電圧に基づき出力段をスイッチング駆動するスイッチング制御回路と、出力段のスイッチング駆動の開始前にテスト動作を行うテスト回路（３０）と、を備える。テスト回路は、テスト動作においてテスト素子（Ｍ３）を介しスイッチ端子に電流を供給し、スイッチング制御回路は、テスト動作におけるスイッチ端子の電圧に基づき出力段のスイッチング駆動の実行可否を制御する。
【選択図】図５
【解決手段】入力電圧を降圧することで出力電圧を生成するスイッチング電源装置において、出力段（ＭＭ）は、入力電圧の印加端（ＩＮ）とスイッチ端子（ＳＷ）との間に設けられた出力素子（Ｍ１）と、スイッチ端子と基準電位端（ＧＮＤ）との間に設けられた整流素子（Ｍ２）を有する。出力段のスイッチング駆動を通じて入力電圧から出力電圧が生成される。電圧制御装置は、出力電圧に応じた帰還電圧に基づき出力段をスイッチング駆動するスイッチング制御回路と、出力段のスイッチング駆動の開始前にテスト動作を行うテスト回路（３０）と、を備える。テスト回路は、テスト動作においてテスト素子（Ｍ３）を介しスイッチ端子に電流を供給し、スイッチング制御回路は、テスト動作におけるスイッチ端子の電圧に基づき出力段のスイッチング駆動の実行可否を制御する。
【選択図】図５
【特許請求の範囲】
【請求項1】
入力電圧を降圧することで出力電圧を生成するスイッチング電源装置の出力段を制御するよう構成された電源制御装置であって、前記出力段は、前記入力電圧の印加端とスイッチ端子との間に設けられた出力素子と、前記スイッチ端子と基準電位端との間に設けられた整流素子を有し、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、
当該電源制御装置は、前記出力電圧に応じた帰還電圧に基づき前記出力段をスイッチング駆動するよう構成されたスイッチング制御回路と、
前記出力段のスイッチング駆動の開始前にテスト動作を行うよう構成されたテスト回路と、を備え、
前記テスト回路は、前記テスト動作においてテスト素子を介し前記スイッチ端子に電流を供給し、前記スイッチング制御回路は、前記テスト動作における前記スイッチ端子の電圧に基づき前記出力段のスイッチング駆動の実行可否を制御する
、電源制御装置。
当該電源制御装置は、前記出力電圧に応じた帰還電圧に基づき前記出力段をスイッチング駆動するよう構成されたスイッチング制御回路と、
前記出力段のスイッチング駆動の開始前にテスト動作を行うよう構成されたテスト回路と、を備え、
前記テスト回路は、前記テスト動作においてテスト素子を介し前記スイッチ端子に電流を供給し、前記スイッチング制御回路は、前記テスト動作における前記スイッチ端子の電圧に基づき前記出力段のスイッチング駆動の実行可否を制御する
、電源制御装置。
【請求項2】
前記スイッチング制御回路は、前記テスト動作における前記スイッチ端子の電圧と閾電圧との比較結果に基づき、前記出力段のスイッチング駆動の実行可否を制御する
、請求項１に記載の電源制御装置。
、請求項１に記載の電源制御装置。
【請求項3】
前記スイッチング制御回路は、前記テスト動作における前記スイッチ端子の電圧が前記閾電圧以上であるとき、前記出力段のスイッチング駆動の実行を許可し、前記テスト動作における前記スイッチ端子の電圧が前記閾電圧を下回るとき、前記出力段のスイッチング駆動の実行を禁止する
、請求項２に記載の電源制御装置。
、請求項２に記載の電源制御装置。
【請求項4】
前記テスト回路は、前記テスト動作において、前記テスト素子を介し前記入力電圧の印加端を前記スイッチ端子に導通させることで前記スイッチ端子に電流を供給する
、請求項１～３の何れかに記載の電源制御装置。
、請求項１～３の何れかに記載の電源制御装置。
【請求項5】
前記出力素子は出力トランジスタであり、前記テスト素子は前記出力トランジスタに並列接続されたテストトランジスタであり、
前記テスト回路は、前記テスト動作において前記テストトランジスタを所定時間だけオン状態に制御することで、前記テストトランジスタを介し前記入力電圧の印加端を前記所定時間だけ前記スイッチ端子に導通させる
、請求項４に記載の電源制御装置。
前記テスト回路は、前記テスト動作において前記テストトランジスタを所定時間だけオン状態に制御することで、前記テストトランジスタを介し前記入力電圧の印加端を前記所定時間だけ前記スイッチ端子に導通させる
、請求項４に記載の電源制御装置。
【請求項6】
前記出力素子は出力トランジスタであり、前記テスト素子は前記出力トランジスタに並列接続されたテストトランジスタであり、前記テストトランジスタのサイズは前記出力トランジスタのサイズよりも小さい
、請求項１～３の何れかに記載の電源制御装置。
、請求項１～３の何れかに記載の電源制御装置。
【請求項7】
前記出力素子は出力トランジスタであり、前記テスト素子は前記出力トランジスタに並列接続されたテストトランジスタであり、前記テストトランジスタのオン抵抗は前記出力トランジスタのオン抵抗よりも大きい
、請求項１～３の何れかに記載の電源制御装置。
、請求項１～３の何れかに記載の電源制御装置。
【請求項8】
前記スイッチ端子と前記出力電圧の印加端との間にコイルが設けられ、且つ、前記出力電圧の印加端と前記基準電位端との間に出力コンデンサが設けられる
、請求項１～３の何れかに記載の電源制御装置。
、請求項１～３の何れかに記載の電源制御装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源制御装置に関する。
【背景技術】
【0002】
降圧型のスイッチング電源装置では、出力素子と整流素子が直列接続され、少なくとも出力素子がスイッチングされる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０２１／０５４０２７号
【発明の概要】
【発明が解決しようとする課題】
【0004】
部品の実装時において、稀に、出力素子及び整流素子間の接続端子が基準電位端に短絡される場合がある。このような短絡が生じている場合にも、装置の保護に向けた適正な対応が必要とされる。
【0005】
本開示は、端子の短絡に対して適正に対応し得る電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る電源制御装置は、入力電圧を降圧することで出力電圧を生成するスイッチング電源装置の出力段を制御するよう構成された電源制御装置であって、前記出力段は、前記入力電圧の印加端とスイッチ端子との間に設けられた出力素子と、前記スイッチ端子と基準電位端との間に設けられた整流素子を有し、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、当該電源制御装置は、前記出力電圧に応じた帰還電圧に基づき前記出力段をスイッチング駆動するよう構成されたスイッチング制御回路と、前記出力段のスイッチング駆動の開始前にテスト動作を行うよう構成されたテスト回路と、を備え、前記テスト回路は、前記テスト動作においてテスト素子を介し前記スイッチ端子に電流を供給し、前記テスト動作における前記スイッチ端子の電圧に基づき前記出力段のスイッチング駆動の実行可否を制御する。
【発明の効果】
【0007】
本開示によれば、端子の短絡に対して適正に対応し得る電源制御装置を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【0011】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0012】
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。また、任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称し、トランジスタがオフ状態となっている期間をオフ期間と称する。
【0013】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0014】
対比されるべき任意の２つの電圧Ｖ１及びＶ２について、“Ｖ１＞Ｖ２”は電圧Ｖ１が電圧Ｖ２よりも高いことを表し、“Ｖ１＜Ｖ２”は電圧Ｖ１が電圧Ｖ２よりも低いことを表す。電圧以外の物理量を含む他の式についても同様である。
【0015】
図１は本開示の実施形態に係るスイッチング電源装置１の全体構成図である。図１のスイッチング電源装置１は、電源制御装置１０と、電源制御装置１０に対して外付け接続される複数のディスクリート部品と、を備える。当該複数のディスクリート部品には、出力コイルとしてのコイルＬ１と、出力コンデンサとしてのコンデンサＣ１と、帰還抵抗としての抵抗Ｒ１及びＲ２と、ブートストラップ回路用のコンデンサＣｂｔと、が含まれる。スイッチング電源装置１は、電圧源ＶＳの出力に基づく入力電圧Ｖｉｎより所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置（ＤＣ／ＤＣコンバータ）として構成される。出力端子ＯＵＴに出力電圧Ｖｏｕｔが生じる。即ち、出力端子ＯＵＴは出力電圧Ｖｏｕｔの印加端（出力電圧Ｖｏｕｔが加わる端子）である。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された負荷ＬＤに供給される。尚、コンデンサＣｂｔは電源制御装置１０に内蔵されても良い。抵抗Ｒ１及びＲ２は電源制御装置１０に内蔵されても良い。
【0016】
電源制御装置１０は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から電源制御装置１０の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで電源制御装置１０が形成される。図１では、電源制御装置１０に設けられる複数の外部端子の一部として、入力端子ＩＮ、スイッチ端子ＳＷ、帰還端子ＦＢ、グランド端子ＧＮＤ及びブート端子ＢＴのみが示されているが、他の外部端子（例えばイネーブル端子及びパワーグッド端子）も電源制御装置１０に設けられ得る。図１に示される出力段ＭＭ、スイッチング制御回路２０及びテスト回路３０を半導体集積回路にて構成することができる。但し、出力段ＭＭにおける素子は、スイッチング制御回路２０及びテスト回路３０が形成される半導体チップとは別に設けられるディスクリード半導体であり得る。
【0017】
電圧源ＶＳと入力端子ＩＮとの間にスイッチＳＷｉｎが挿入される。電圧源ＶＳの出力端子から電圧Ｖｓｕｐが出力される。電圧Ｖｓｕｐは正の直流電圧である。スイッチＳＷｉｎがオフであるとき、電圧源ＶＳの出力端子と入力端子ＩＮとの間は遮断され、電圧源ＶＳの出力電圧Ｖｓｕｐは入力端子ＩＮに印加されない。スイッチＳＷｉｎがオフであるとき、過渡応答時を除けば入力端子ＩＮの電圧は０Ｖとなる。スイッチＳＷｉｎがオンであるとき、電圧源ＶＳの出力電圧Ｖｓｕｐが入力電圧Ｖｉｎとして入力端子ＩＮに加わる。以下では、特に記述無き限り、スイッＳＷｉｎがオンに維持されることを想定する。
【0018】
入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であって、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。例えば入力電圧Ｖｉｎが１２Ｖであるとき、抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。
【0019】
電源制御装置１０の外部構成について説明する。電源制御装置１０の外部に設けられた電圧源ＶＳより電圧源ＶＳの出力電圧Ｖｓｕｐが入力電圧Ｖｉｎとして入力端子ＩＮに供給される。スイッチ端子ＳＷと出力端子ＯＵＴとの間にコイルＬ１が直列に介在する。即ち、コイルＬ１の一端はスイッチ端子ＳＷに接続され、コイルＬ１の他端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴはコンデンサＣ１を介してグランドに接続される。更に、出力端子ＯＵＴは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２を介してグランドに接続される。抵抗Ｒ１及びＲ２間の接続ノードに帰還電圧Ｖｆｂが生じる。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続され、これによって帰還電圧Ｖｆｂが帰還端子ＦＢに入力される。グランド端子ＧＮＤはグランドに接続される。尚、グランド端子ＧＮＤ又はグランド電位を有する任意のノード又は端子を、基準電位端と称することができる。コンデンサＣｂｔの一端はスイッチ端子ＳＷに接続され、コンデンサＣｂｔの他端はブート端子ＢＴに接続される。
【0020】
コイルＬ１に流れる電流をコイル電流ＩＬと称する。スイッチ端子ＳＷから出力端子ＯＵＴに向かう向きのコイル電流ＩＬは正の極性を有し、それと逆向きのコイル電流ＩＬは負の極性を有する。
【0021】
電源制御装置１０の内部構成について説明する。電源制御装置１０には、出力段ＭＭと、出力段ＭＭを制御するためのスイッチング制御回路２０と、テスト回路３０と、ブートスラップ回路用のダイオードＤｂｔが設けられる。
【0022】
出力段ＭＭは、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタＭ１及びＭ２を備える。トランジスタＭ１及びＭ２は、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらがスイッチング駆動されることで入力電圧Ｖｉｎがスイッチングされてスイッチ端子ＳＷに矩形波状のスイッチ電圧Ｖｓｗが現れる。トランジスタＭ１はトランジスタＭ２よりも高電位側に設けられる。具体的には、トランジスタＭ１のドレインは入力電圧Ｖｉｎの印加端である入力端子ＩＮに接続されて、入力電圧Ｖｉｎの供給を受ける。トランジスタＭ１のソース及びトランジスタＭ２のドレインはスイッチ端子ＳＷに共通接続される。トランジスタＭ２のソースはグランド端子ＧＮＤに接続される（従ってグランドに接続される）。但し、トランジスタＭ２のソースとグランド端子ＧＮＤとの間に電流検出用の抵抗が挿入される場合もある。
【0023】
トランジスタＭ１は出力素子（出力トランジスタ）として機能し、トランジスタＭ２は整流素子（同期整流トランジスタ）として機能する。出力段ＭＭのスイッチング駆動では、出力素子（Ｍ１）及び整流素子（Ｍ２）が交互にオン、オフとされる。コイルＬ１及びコンデンサＣ１は、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑化して出力電圧Ｖｏｕｔを生成する整流平滑回路を構成する。抵抗Ｒ１及びＲ２は出力電圧Ｖｏｕｔを分圧することで出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路を構成する。帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔに比例し、出力電圧Ｖｏｕｔの上昇、低下に伴って帰還電圧Ｖｆｂも上昇、低下する。尚、出力電圧Ｖｏｕｔそのものを帰還電圧Ｖｆｂとして用いる変形を行っても良い。何れにせよ、帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔに応じた電圧である。
【0024】
トランジスタＭ１、Ｍ２のゲートには、駆動信号として夫々ゲート信号Ｇ１、Ｇ２が供給され、トランジスタＭ１及びＭ２はゲート信号Ｇ１及びＧ２に応じてオン、オフされる。ゲート信号Ｇ１がハイレベルであるとき、トランジスタＭ１はオン状態となり、ゲート信号Ｇ１がローレベルであるとき、トランジスタＭ１はオフ状態となる。同様に、ゲート信号Ｇ２がハイレベルであるとき、トランジスタＭ２はオン状態となり、ゲート信号Ｇ２がローレベルであるとき、トランジスタＭ２はオフ状態となる。基本的には、トランジスタＭ１及びＭ２が交互にオン、オフされるが、トランジスタＭ１及びＭ２が共にオフ状態に維持されることもある。トランジスタＭ１及びＭ２が同時にオン状態とされることは無い。尚、出力素子（Ｍ１）及び整流素子（Ｍ２）の内、少なくとも一方は電源制御装置１０の外部に設けられていても良い。出力段ＭＭの全体が電源制御装置１０の外部に設けられることもある。
【0025】
トランジスタＭ１のオン期間においてはコイル電流ＩＬがトランジスタＭ１のチャネル（ドレイン及びソース間）を通じて流れる。トランジスタＭ１のオフ期間においてはコイル電流ＩＬがトランジスタＭ２のチャネル又はトランジスタＭ２の寄生ダイオードを通じて流れる。
【0026】
スイッチング制御回路２０は、帰還電圧Ｖｆｂに基づきゲート信号Ｇ１及びＧ２のレベル制御を通じてトランジスタＭ１及びＭ２の夫々のオン／オフ状態を制御し、これによって出力端子ＯＵＴに所望の出力電圧Ｖｏｕｔを発生させる。
【0027】
尚、特に図示しないが、電源制御装置１０には入力電圧Ｖｉｎに基づき内部電源電圧を生成する内部電源回路が設けられる。電源制御装置１０内の各回路は入力電圧Ｖｉｎ又は内部電源電圧を元に駆動できる。特に図示されないことがあるが、電源制御装置１０の各回路はグランドに接続される。また、ゲート信号Ｇ２はグランド電位を基準とする信号であるのに対し、ゲート信号Ｇ１はスイッチ端子ＳＷの電位を基準とする信号である。ローレベルのゲート信号Ｇ１はスイッチ端子ＳＷの電位を有し、ハイレベルのゲート信号Ｇ１はスイッチ端子ＳＷの電位から見て所定電圧だけ高い。ここにおける所定電圧はトランジスタＭ１のゲート閾電圧よりも大きい。
【0028】
スイッチング電源装置１ではブートストラップ回路を用いてゲート信号Ｇ１が生成される。ブートストラップ回路はコンデンサＣｂｔ及びダイオードＤｂｔを備えて構成される。ダイオードＤｂｔのアノードは入力端子ＩＮに接続され、ダイオードＤｂｔのカソードはブート端子ＢＴに接続される。ブート端子ＢＴにおける電圧をブート電圧Ｖｂｔと称する。トランジスタＭ１がオフ且つトランジスタＭ２がオンとされる期間においてコンデンサＣｂｔが入力電圧Ｖｉｎに基づきダイオードＤｂｔを通じて充電される。その後、トランジスタＭ１がオン且つトランジスタＭ２がオフとされる期間においてブート電圧Ｖｂｔが入力電圧Ｖｉｎよりも高い電圧にまで引き上げられる。ハイレベルのゲート信号Ｇ１はブート電圧Ｖｂｔの電位を有する。尚、ダイオードＤｂｔは、トランジスタＭ２のオン期間においてオン状態に制御されるスイッチング素子に置換され得る。
【0029】
トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴにて構成しても良く、その場合にはブートストラップ回路は不要である。
【0030】
また変形として、スイッチング電源装置１にてダイオード整流方式が採用されても良い。この場合、整流素子として、トランジスタＭ２の代わりに、グランド端子ＧＮＤに接続されたアノード及びスイッチ端子ＳＷに接続されたカソードを有する同期整流ダイオードがスイッチング電源装置１に設けられる。この場合には、出力段ＭＭのスイッチング駆動において出力素子（Ｍ１）のみがオン、オフとされる。何れにせよ、出力段ＭＭのスイッチング駆動において出力素子（Ｍ１）がオン及びオフ間で切り替えられることでコイルＬ１に流れる電流（ＩＬ）に基づき出力電圧Ｖｏｕｔが生成される。
【0031】
スイッチング制御回路２０は、エラーアンプ２１、コントローラ２２及びドライバ２３を備える。エラーアンプ２１は帰還端子ＦＢに接続されて帰還電圧Ｖｆｂを受ける。また、所定の正の直流電圧値を有する基準電圧Ｖｒｅｆがエラーアンプ２１に供給される。基準電圧Ｖｒｅｆは、電源制御装置１０内に設けられた基準電圧生成回路（不図示）により入力電圧Ｖｉｎに基づいて生成される。エラーアンプ２１は帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差に応じた誤差信号Ｓｅｒｒを生成し、コントローラ２２に対して出力する。
【0032】
コントローラ２２は、誤差信号Ｓｅｒｒに基づきゲート信号Ｇ１のレベルを指定する制御信号Ｓ１及びゲート信号Ｇ２のレベルを指定する制御信号Ｓ２を生成し、制御信号Ｓ１及びＳ２をドライバ２３に出力する。ドライバ２３はトランジスタＭ１及びＭ２の各ゲート、スイッチ端子ＳＷ並びにグランドに接続される。ドライバ２３は、制御信号Ｓ１に従ってトランジスタＭ１にゲート信号Ｇ１を供給し且つ制御信号Ｓ２に従ってトランジスタＭ２にゲート信号Ｇ２を供給することで、誤差信号Ｓｅｒｒに応じて出力段ＭＭをスイッチング駆動する。この際、制御駆動回路２２及びドライバ２３により、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差を減ずるように（帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差がゼロに収束するように）、出力段ＭＭがスイッチング駆動される。
【0033】
スイッチング制御回路２０ではパルス幅変調制御を用いて出力段ＭＭのスイッチング駆動を行う。出力段ＭＭのスイッチング駆動において、トランジスタＭ１及びＭ２が所定のＰＷＭ周波数にてスイッチングされ、結果、スイッチ電圧ＶｓｗはＰＷＭ周波数を有する。エラーアンプ２１からの誤差信号Ｓｅｒｒに基づき出力段ＭＭのオンデューティが調整されることで、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化する。出力段ＭＭのオンデューティは、トランジスタＭ１のオン期間の長さとトランジスタＭ１のオフ期間の長さとの和に対する、トランジスタＭ１のオン期間の長さの比を表す。目標電圧Ｖｔｇは、帰還電圧生成回路（Ｒ１、Ｒ２）による出力電圧Ｖｏｕｔの分圧比と基準電圧Ｖｒｅｆとで定まり、“Ｖｔｇ＝（（Ｒ１＋Ｒ２）／Ｒ２）×Ｖｒｅｆ”で表される。
【0034】
スイッチング制御回路２０には、出力電圧Ｖｏｕｔを０Ｖから緩やかに目標電圧Ｖｔｇに向けて上昇させるソフトスタート機能が設けられる。ソフトスタート機能について説明する。ソフトスタート機能はソフトスタート電圧Ｖｓｓ（不図示）を用いて実現される。出力段ＭＭのスイッチング駆動の開始にあたり、０Ｖから基準電圧Ｖｒｅｆを超える電圧に向けて緩やかに上昇するソフトスタート電圧Ｖｓｓ（不図示）が電源制御装置１０内で生成される。ソフトスタート電圧Ｖｓｓは、出力段ＭＭのスイッチング駆動の開始時点又はその近辺において、０Ｖから上昇を開始する。エラーアンプ２１は、基準電圧Ｖｒｅｆとソフトスタート電圧Ｖｓｓの内、低い方の電圧を帰還電圧Ｖｆｂと比較して比較結果に基づき誤差信号Ｓｅｒｒを生成する。“Ｖｓｓ＜Ｖｒｅｆ”の成立下におけるソフトスタート電圧Ｖｓｓの上昇過程では、帰還電圧Ｖｆｂとソフトスタート電圧Ｖｓｓとの差を減ずるように出力段ＭＭのオンデューティが調整されるため、出力電圧Ｖｏｕｔが０Ｖから緩やかに目標電圧Ｖｔｇに向けて上昇してゆく。以下では、特に必要なき限り、ソフトスタート電圧Ｖｓｓの存在を無視する。
【0035】
尚、スイッチング制御回路２０における制御はパルス幅変調制御に限定されない。例えば、スイッチング制御回路２０はパルス周波数変調制御又はコンスタントオンタイム制御により出力段ＭＭのスイッチング駆動を行っても良い。また、スイッチング制御回路２０は、誤差信号Ｓｅｒｒだけでなくコイル電流ＩＬの情報も参照して、出力段ＭＭのスイッチング駆動を行っても良い（即ち、いわゆる電流モード制御を行っても良い）。
【0036】
［仮想スイッチング電源装置］
テスト回路３０の機能については後述することとし、先に、図２に示す仮想スイッチング電源装置９０１の起動時の動作について説明する。仮想スイッチング電源装置９０１は、本実施形態に係るスイッチング電源装置１からテスト回路３０を削除した構成を持つ。故に、仮想スイッチング電源装置９０１における電源制御装置９１０はテスト回路３０を有さない。図２に示されるＬｐは入力端子ＩＮと電圧源ＶＳの出力端子とを接続する配線に存在する寄生インダクタンスを表している。またトランジスタＭ１のドレイン電流を記号“ＩＭ１”にて表す。
テスト回路３０の機能については後述することとし、先に、図２に示す仮想スイッチング電源装置９０１の起動時の動作について説明する。仮想スイッチング電源装置９０１は、本実施形態に係るスイッチング電源装置１からテスト回路３０を削除した構成を持つ。故に、仮想スイッチング電源装置９０１における電源制御装置９１０はテスト回路３０を有さない。図２に示されるＬｐは入力端子ＩＮと電圧源ＶＳの出力端子とを接続する配線に存在する寄生インダクタンスを表している。またトランジスタＭ１のドレイン電流を記号“ＩＭ１”にて表す。
【0037】
図３に仮想スイッチング電源装置９０１における第１仮想動作のタイミングチャートを示す。時間の進行につれて、時刻ｔＡ１、ｔＡ２、ｔＡ３が、この順番で訪れるものとする。
【0038】
第１仮想動作では、時刻ｔＡ１にてスイッチＳＷｉｎがオフからオンに切り替えられ、これによって入力電圧Ｖｉｎが０Ｖから上昇し、時刻ｔＡ２にて入力電圧Ｖｉｎが電圧源ＶＳの出力電圧Ｖｓｕｐに達する。時刻ｔＡ２以降、入力電圧Ｖｉｎは電圧源ＶＳの出力電圧Ｖｓｕｐにて維持される。時刻ｔＡ１及びｔＡ２間において入力電圧Ｖｉｎが電圧源ＶＳの出力電圧Ｖｓｕｐより低い所定の起動下限電圧に達すると、スイッチング制御回路２０内で所定の初期シーケンス動作が開始され、初期シーケンス動作の完了後の時刻ｔＡ３から出力段ＭＭのスイッチング駆動が開始される。
【0039】
トランジスタＭ１のオン期間では、コイルＬ１のインダクタンス値Ｌに依存する傾きでコイル電流ＩＬが増加する。出力段ＭＭのスイッチング駆動の開始直後では出力電圧Ｖｏｕｔが０Ｖ又は実質的に０Ｖであるので、トランジスタＭ１のオン期間において“Ｖｉｎ／Ｌ”の傾きでコイル電流ＩＬが増加する。尚、上述のソフトスタート機能により、出力段ＭＭのスイッチング駆動の開始直後では出力段ＭＭのオンデューティが低く抑えられ、結果、コイル電流ＩＬは急激に増加しない。
【0040】
図３の第１仮想動作は、スイッチ端子ＳＷの短絡異常が生じていないことが想定されている。スイッチ端子ＳＷの短絡異常とは、スイッチ端子ＳＷとグランド端子ＧＮＤとが十分に小さな抵抗にて接続されている状態を指す。例えば、電源制御装置１０をプリント基板に実装したときに、半田によりスイッチ端子ＳＷ及びグランド端子ＧＮＤ間が短絡することがあり得る。半田によるスイッチ端子ＳＷ及びグランド端子ＧＮＤ間の短絡は、スイッチ端子ＳＷの短絡異常に属する。スイッチ端子ＳＷの短絡異常が生じているときに、トランジスタＭ１がオンとされるとトランジスタＭ１に非常に大きな電流が流れる。
【0041】
図４に仮想スイッチング電源装置９０１における第２仮想動作のタイミングチャートを示す。第２仮想動作ではスイッチ端子ＳＷの短絡異常が生じているものとする。時刻ｔＡ１から時刻ｔＡ３の直前までの動作は、第１仮想動作と第２仮想動作とで同じである。第２仮想動作においても、時刻ｔＡ３から出力段ＭＭのスイッチング駆動が開始される。第２仮想動作に係る出力段ＭＭのスイッチング駆動においてトランジスタＭ１がオンとされるとトランジスタＭ１に大きな電流が流れる。スイッチ端子ＳＷの短絡異常によりコイルＬ１には電流が流れないので、トランジスタＭ１に流れる電流ＩＭ１の傾きはコイルＬ１のインダクタンス値Ｌに依存せず、非常に大きくなる。また第２仮想動作では、トランジスタＭ１がオンであってもスイッチ電圧Ｖｓｗが０Ｖ又は略０Ｖに保たれる。
【0042】
図１には特に図示されないが本実施形態に係る電源制御装置１０には過電流保護回路が設けられており、同様の過電流保護回路を図２の電源制御装置９１０にも設けておくことができる。過電流保護回路は電流ＩＭ１の値と所定の過電流閾値との大小関係を検出する機能を持ち、トランジスタＭ１のオン期間において電流ＩＭ１の値が過電流閾値以上であることを検出するとコントローラ２２に対して過電流保護信号を出力する。コントローラ２２は過電流保護信号を受けると、ドライバ２３と協働して即時にトランジスタＭ１をターンオフさせる。このように過電流保護信号に基づき即時にトランジスタＭ１をターンオフさせる機能を過電流保護機能と称する。
【0043】
第２仮想動作では、時刻ｔＡ３にてトランジスタＭ１がターンオンした後、過電流保護機能によりトランジスタＭ１がターンオフされる。過電流保護機能は、電流ＩＭ１の値を過電流閾値以下に制限することを目指して動作するが、回路遅延により、電流ＩＭ１の値が過電流閾値を超える場合もある。スイッチ端子ＳＷの短絡異常が生じている第２仮想動作では、過電流保護信号に基づきトランジスタＭ１がターンオフされるまでに電流ＩＭ１の値が過電流閾値を大きく上回る。その後、第２仮想動作では、トランジスタＭ１のターンオフにより電流ＩＭ１の値が過電流閾値を大きく上回る電流値から急激に低下する。第２仮想動作において、電流ＩＭ１が急激に低下したとき、寄生インダクタンスＬｐによって入力電圧Ｖｉｎが電圧Ｖｓｕｐを超えて一時的に大きく上昇し、入力端子ＩＮの耐圧を超える可能性がある。また、過電流閾値を大きく上回る電流ＩＭ１がトランジスタＭ１に流れること自体、好ましくない。
【0044】
本実施形態に係るスイッチング電源装置１では、テスト回路３０の機能によりスイッチ端子ＳＷの短絡異常に対して適正に対処できる。
【0045】
以下、複数の実施例の中で、主にテスト回路３０に関わる動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0046】
＜＜第１実施例＞＞
第１実施例を説明する。図５は第１実施例に係るスイッチング電源装置１の一部回路図である。テスト回路３０の内部構成が図５に示される。テスト回路３０は、テスト素子として機能するテストトランジスタＭ３と、シュミットトリガ型のインバータ３１と、テスト処理回路３２と、を備える。インバータ３１及びテスト処理回路３２はグランド電位を基準に入力電圧Ｖｉｎに基づいて駆動する。以下、テストトランジスタＭ３との区別を明確にすべく、トランジスタＭ１は、適宜、出力トランジスタＭ１と称される。
第１実施例を説明する。図５は第１実施例に係るスイッチング電源装置１の一部回路図である。テスト回路３０の内部構成が図５に示される。テスト回路３０は、テスト素子として機能するテストトランジスタＭ３と、シュミットトリガ型のインバータ３１と、テスト処理回路３２と、を備える。インバータ３１及びテスト処理回路３２はグランド電位を基準に入力電圧Ｖｉｎに基づいて駆動する。以下、テストトランジスタＭ３との区別を明確にすべく、トランジスタＭ１は、適宜、出力トランジスタＭ１と称される。
【0047】
テストトランジスタＭ３はＰチャネル型のＭＯＳＦＥＴである。テストトランジスタＭ３のソースは入力端子ＩＮに接続され、テストトランジスタＭ３のドレインはスイッチ端子ＳＷに接続される。即ち、テストトランジスタＭ３は出力トランジスタＭ１に並列接続される。テストトランジスタＭ３のゲートはテスト処理回路３２に接続される。テストトランジスタＭ３に流れる電流を記号“ＩＭ３”にて表す。また上述したように出力トランジスタＭ１に流れる電流は記号“ＩＭ１”にて表される。
【0048】
インバータ３１の入力端子はスイッチ端子ＳＷに接続される。インバータ３１の出力端子はコントローラ２２に接続される。インバータ３１はスイッチ電圧Ｖｓｗに応じた信号Ｓｄをコントローラ２２に出力する。信号Ｓｄはハイレベル又はローレベルの信号レベルをとる二値信号である。インバータ３１はスイッチ電圧Ｖｓｗが下方閾電圧ＶｔｈＬ以下であるとき、ハイレベルの信号Ｓｄを出力する。信号Ｓｄがハイレベルを有する状態を起点に、スイッチ電圧Ｖｓｗが上方閾電圧ＶｔｈＨ以上となると、インバータ３１は信号Ｓｄのレベルをハイレベルからローレベルに切り替える。その後は、スイッチ電圧Ｖｓｗが下方閾電圧ＶｔｈＬより高い限り、インバータ３１は信号Ｓｄのレベルをローレベルに維持し、スイッチ電圧Ｖｓｗが下方閾電圧ＶｔｈＬ以下に低下すると信号Ｓｄのレベルをローレベルからハイレベルに切り替える。ここで、“０＜ＶｔｈＬ＜ＶｔｈＨ＜Ｖｉｎ”である。閾電圧ＶｔｈＬ及びＶｔｈＨは入力電圧Ｖｉｎに応じて定まる。例えば、下方閾電圧ＶｔｈＬは入力電圧Ｖｉｎの０．３倍であり、上方閾電圧ＶｔｈＨは入力電圧Ｖｉｎの０．７倍である。但し、閾電圧ＶｔｈＬ及びＶｔｈＨは、予め設定された２つの固定電圧であっても良い。
【0049】
テスト処理回路３２は、コントローラ２２の制御の下、テストトランジスタＭ３のゲートにローレベル又はハイレベルのゲート信号を供給することでテストトランジスタＭ３をオン又はオフに設定する機能を持つ。テスト処理回路３２からテストトランジスタＭ３のゲートに供給されるローレベルのゲート信号はグランド電位を有し、ローレベルのゲート信号を受けたとき、テストトランジスタＭ３はオン状態となる。テスト処理回路３２からテストトランジスタＭ３のゲートに供給されるハイレベルのゲート信号は入力電圧Ｖｉｎの電位を有し、ハイレベルのゲート信号を受けたとき、テストトランジスタＭ３はオフ状態となる。
【0050】
テスト処理回路３２はテストトランジスタＭ３を用いてテスト動作を実行し、コントローラ２２はテスト動作時における信号Ｓｄに基づき出力段ＭＭのスイッチング駆動の実行可否を判断する。コントローラ２２は、テスト動作時の信号Ｓｄに基づきテスト結果信号Ｓｔを生成するテスト結果判定回路２２ａを有する。テスト結果信号Ｓｔは“０”又は“１”の値を有する。“１”のテスト結果信号Ｓｔは出力段ＭＭのスイッチング駆動を許可する信号であり、“１”のテスト結果信号Ｓｔが生成されたとき、コントローラ２２はドライバ２３と協働して出力段ＭＭのスイッチング駆動を開始する。“０”のテスト結果信号Ｓｔは出力段ＭＭのスイッチング駆動を禁止する信号であり、“０”のテスト結果信号Ｓｔが生成されたとき、コントローラ２２は出力段ＭＭのスイッチング駆動を開始しない。
【0051】
テスト動作では、スイッチ端子ＳＷの短絡異常の有無を判断するために、テストトランジスタＭ３が短時間だけオンとされる。スイッチ端子ＳＷの短絡異常がある場合において、テストトランジスタＭ３がオンされると、入力端子ＩＮからテストトランジスタＭ３及びスイッチ端子ＳＷを通じてグランドに向かう電流が発生する。但し、テストトランジスタＭ３の電流能力が出力トランジスタＭ１の電流能力よりも低くなるようテストトランジスタＭ３が構成されているため、第２仮想動作（図４参照）にて示したような入力電圧Ｖｉｎの過度の上昇は抑制される。
【0052】
上述の電流能力の高低関係を実現するために、テストトランジスタＭ３のサイズは出力トランジスタＭ１のサイズよりも小さくされる。例えば、テストトランジスタＭ３のサイズは出力トランジスタＭ１のサイズの数分の１～数１０分の１で良い。テストトランジスタＭ３のサイズを出力トランジスタＭ１のサイズよりも小さくすることで、テストトランジスタＭ３のオン抵抗は出力トランジスタＭ１のオン抵抗よりも大きくなる。例えば、テストトランジスタＭ３のオン抵抗は出力トランジスタＭ１のオン抵抗の数倍～数１０倍で良い。テストトランジスタＭ３が小さすぎると、スイッチ端子ＳＷの短絡異常が無かったとしてもテスト動作にてスイッチ電圧Ｖｓｗが十分に高まらない。スイッチ端子ＳＷの短絡異常が無い場合において、テスト動作にてテストトランジスタＭ３をオンとしたときにスイッチ電圧Ｖｓｗがインバータ３１の上方閾電圧ＶｔｈＨ以上となるよう、テストトランジスタＭ３のサイズ及びオン抵抗が設定される。
【0053】
図６に電源制御装置１０の動作フローチャートを示す。ステップＳ１１においてスイッチＳＷｉｎがオフからオンに切り替えられることにより、電圧ＶＳの出力電圧Ｖｓｕｐに相当する入力電圧Ｖｉｎの入力端子ＩＮへの供給が開始される。続くステップＳ１２において電源制御装置１０内で所定の初期シーケンス動作が実行される。初期シーケンス動作にて電源制御装置１０内の各回路の初期化が行われる。その後、ステップＳ１３に進む。ステップＳ１３にてテスト動作が実行される。初期シーケンス動作の後、コントローラ２２がテスト動作の実行を指示する信号をテスト処理回路３２に出力することで、ステップＳ１３のテスト動作が実行される。出力トランジスタＭ１及びＭ２は後述のステップＳ１８に至るまではコントローラ２２及びドライバ２３によりオフ状態に固定される。故に、テスト動作の実行期間において出力トランジスタＭ１及びＭ２はオフ状態に維持される。また、テスト動作の開始直前においてスイッチ電圧Ｖｓｗは０Ｖであり、故に信号Ｓｄはハイレベルを有する。
【0054】
ステップＳ１３におけるテスト動作において、テスト処理回路３２は、トランジスタＭ３のゲート電位を制御することでトランジスタＭ３を所定時間Ｔａだけオン状態に制御する。ここにおける所定時間Ｔａは微小時間で良い。フローチャートの図示の便宜上、ステップＳ１３の次にステップＳ１４が示されているが、ステップＳ１４の処理はトランジスタＭ３のオン期間中に実行される。ステップＳ１４において、コントローラ２２は、トランジスタＭ３のオン期間中における信号Ｓｄのレベルを確認する。
【0055】
続くステップＳ１５において、コントローラ２２は、トランジスタＭ３のオン期間中における信号Ｓｄのレベルがローレベルであれば（ステップＳ１５のＹ）ステップＳ１６への移行を発生させ、トランジスタＭ３のオン期間中における信号Ｓｄのレベルがハイレベルであれば（ステップＳ１５のＮ）ステップＳ１７への移行を発生させる。トランジスタＭ３のオン期間において信号Ｓｄのレベルがローレベルであることは、トランジスタＭ３のオン期間において“Ｖｓｗ≧ＶｔｈＨ”が成立することを意味する。トランジスタＭ３のオン期間において信号Ｓｄのレベルがハイレベルであることは、トランジスタＭ３のオン期間において“Ｖｓｗ≧ＶｔｈＨ”が成立しないことを意味する。
【0056】
ステップＳ１６において、コントローラ２２は、テスト結果信号Ｓｔに“１”の値を設定する。ステップＳ１６の後はステップＳ１８に進む。上述したように、“１”のテスト結果信号Ｓｔは出力段ＭＭのスイッチング駆動を許可する信号である。
【0057】
故に、ステップＳ１８において、コントローラ２２はドライバ２３と協働して出力段ＭＭのスイッチング駆動を開始する。出力段ＭＭのスイッチング駆動の内容は上述した通りである。出力段ＭＭのスイッチング駆動において帰還電圧Ｖｆｂに応じトランジスタＭ１及びＭ２が交互にオン、オフされることで、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇに向かって上昇した後、目標電圧Ｖｔｇにて安定化される。ステップＳ１８の後は、入力端子ＩＮへの入力電圧Ｖｉｎの供給が途絶えるなどの特段の事情が無き限り、出力段ＭＭのスイッチング駆動が継続実行される（ステップＳ２０）。
【0058】
ステップＳ１７において、コントローラ２２は、テスト結果信号Ｓｔに“０”の値を設定する。ステップＳ１７の後はステップＳ１９に進む。上述したように、“０”のテスト結果信号Ｓｔは出力段ＭＭのスイッチング駆動を禁止する信号である。故に、ステップＳ１７に進んだ場合には、電源制御装置１０が再起動されない限り出力段ＭＭのスイッチング駆動が行われることは無い（従って出力トランジスタＭ１がオン状態とされることは無い）。但し、ステップＳ１７へ進んだ後、ステップＳ１９を経て一定時間が経過するとステップＳ１３に戻るようにしても良い。
【0059】
ステップＳ１９において、コントローラ２２は所定の異常対応処理を行う。例えば、異常対応処理において、コントローラ２２はエラー端子（不図示）から所定のエラー信号を出力する。エラー端子は、電源制御装置１０に設けておくことのできる外部端子の１つである。また例えば、異常対応処理において、スイッチ端子ＳＷの短絡異常が検出された旨を示すデータを電源制御装置１０内のレジスタに格納しても良い。
【0060】
図７に正常ケースにおける起動時タイミングチャートを示す。正常ケースでは、スイッチ端子ＳＷの短絡異常が発生していない。時間の進行につれて、時刻ｔＢ１、ｔＢ２、ｔＢ３、ｔＢ４、ｔＢ５が、この順番で訪れるものとする。
【0061】
時刻ｔＢ１にてスイッチＳＷｉｎがオフからオンに切り替えられ、これによって入力電圧Ｖｉｎが０Ｖから上昇し、時刻ｔＢ２にて入力電圧Ｖｉｎが電圧源ＶＳの出力電圧Ｖｓｕｐに達する。時刻ｔＢ２以降、入力電圧Ｖｉｎは電圧源ＶＳの出力電圧Ｖｓｕｐにて維持される。時刻ｔＢ１及びｔＢ２間において入力電圧Ｖｉｎが電圧源ＶＳの出力電圧Ｖｓｕｐより低い所定の起動下限電圧に達すると、ステップＳ１２における初期シーケンス動作が開始される。
【0062】
その後、時刻ｔＢ３にてテスト動作が開始される。時刻ｔＢ３の直前においてスイッチ電圧Ｖｓｗは０Ｖであり、故に信号Ｓｄはハイレベルを有する。時刻ｔＢ３ではテスト処理回路３２によりテストトランジスタＭ３がターンオンされる。時刻ｔＢ３より所定時間Ｔａだけ後の時刻ｔＢ４にてテスト処理回路３２によりテストトランジスタＭ３がターンオフされ、以後、テストトランジスタＭ３はオフ状態にて固定される。正常ケースでは、時刻ｔＢ３及びｔＢ４においてテストトランジスタＭ３を通じて入力電圧Ｖｉｎと同程度の電圧がスイッチ端子ＳＷに加わるので、“Ｖｓｗ≧ＶｔｈＨ”となり、故に信号Ｓｄはローレベルとなる。結果、正常ケースではテスト結果結果Ｓｔに“１”が設定され（ステップＳ１６）、時刻ｔＢ５から出力段ＭＭのスイッチング駆動が開始される（ステップＳ１８）。尚、上述のソフトスタート機能により、出力段ＭＭのスイッチング駆動の開始直後では出力段ＭＭのオンデューティが低く抑えられ、結果、コイル電流ＩＬは急激に増加しない。
【0063】
図８に異常ケースにおける起動時タイミングチャートを示す。異常ケースでは、スイッチ端子ＳＷの短絡異常が発生している。時刻ｔＢ３までの動作は、異常ケース及び正常ケース間で同じである。時刻ｔＢ３にてテスト動作が開始される。時刻ｔＢ３ではテスト処理回路３２によりテストトランジスタＭ３がターンオンされる。時刻ｔＢ３より所定時間Ｔａだけ後の時刻ｔＢ４にてテスト処理回路３２によりテストトランジスタＭ３がターンオフされ、以後、テストトランジスタＭ３はオフ状態にて固定される。
【0064】
異常ケースでは、スイッチ端子ＳＷの短絡異常が生じているが故に、テストトランジスタＭ３のオン期間（時刻ｔＢ３及びｔＢ４間の期間）においてスイッチ電圧Ｖｓｗは非常に低く、実質的に０Ｖである。従って、テストトランジスタＭ３のオン期間（時刻ｔＢ３及びｔＢ４間の期間）において“Ｖｓｗ≧ＶｔｈＨ”が成立せず、故に信号Ｓｄはハイレベルである。結果、異常ケースではテスト結果結果Ｓｔに“０”が設定され（ステップＳ１７）、出力段ＭＭのスイッチング駆動が開始されることなく異常対応処理が実行される（ステップＳ１９）。
【0065】
異常ケースにおいて、テストトランジスタＭ３のオン期間中に大きな傾きを持って電流ＩＭ３が増加する。但し、上述したようにテストトランジスタＭ３の電流能力は出力トランジスタＭ１のそれよりも低いため、電流ＩＭ３の絶対値は問題となる程度に高まらない。つまり、異常ケースにおいて、テストトランジスタＭ３のターンオフにて生じる電流ＩＭ３な急激な低下は、寄生インダクタンスＬｐ（図２参照）の作用により入力電圧Ｖｉｎの一時的な上昇をもたらすが、その上昇量は小さいので問題が生じない（その上昇量を見込んで入力端子ＩＮの耐圧を設計すれば良い）。
【0066】
このように、第１実施例に係る電源制御装置１０では、出力段ＭＭのスイッチング駆動の開始前にテスト動作を行う。テスト回路３０は、テスト動作においてテストトランジスタＭ３をオン状態に制御することによりテストトランジスタＭ３を介してスイッチ端子ＳＷに電流ＩＭ３を供給する。そして、コントローラ２２は、テスト動作におけるスイッチ電圧Ｖｓｗに基づき出力段ＭＭのスイッチング駆動の実行可否を制御する。
【0067】
本方法により、出力段ＭＭのスイッチング駆動が開始される前に、テスト動作にてスイッチ端子ＳＷの短絡異常の有無を判断することができる。そして、スイッチ端子ＳＷの短絡異常の発生時には出力段ＭＭのスイッチング駆動を非実行とするといったことが可能となる。これは、電源制御装置１０自体の保護に繋がると共に、入力電圧の供給源（ＶＳ）からスイッチ端子ＳＷまでの経路上の任意の素子及び回路の保護に繋がる。
【0068】
具体的には、コントローラ２２は、テスト動作におけるスイッチ電圧Ｖｓｗと閾電圧（ここでは上方閾電圧ＶｔｈＨ）との比較結果に基づき、出力段ＭＭのスイッチング駆動の実行可否を制御する（ステップＳ１５～Ｓ１７）。テスト動作において、“Ｖｓｗ≧ＶｔｈＨ”であれば出力段ＭＭのスイッチング駆動の実行を許可し、“Ｖｓｗ＜ＶｔｈＨ”であれば出力段ＭＭのスイッチング駆動の実行を禁止する（ステップＳ１５～Ｓ１９）。
【0069】
図５の回路構成から理解されるよう、テストトランジスタＭ３は出力トランジスタＭ１に並列接続されており、テスト回路３０は、テスト動作においてテストトランジスタＭ３を介し入力端子ＩＮをスイッチ端子ＳＷに導通させることでスイッチ端子ＳＷに電流ＩＭ３を供給する。この際、テスト回路３０は、テスト動作においてテストトランジスタＭ３を所定時間Ｔａだけオン状態に制御し、これによってテストトランジスタＭ３を介し入力端子ＩＮを所定時間Ｔａだけスイッチ端子ＳＷに導通させる。
【0070】
＜＜第２実施例＞＞
第２実施例を説明する。第２実施例及び後述される他の任意の実施例は第１実施例を基礎とする実施例である。第２実施例にて特に記述無き事項は、矛盾なき限り、第１実施例の記載が第２実施例にも適用される（後述される他の任意の実施例でも同様）。
第２実施例を説明する。第２実施例及び後述される他の任意の実施例は第１実施例を基礎とする実施例である。第２実施例にて特に記述無き事項は、矛盾なき限り、第１実施例の記載が第２実施例にも適用される（後述される他の任意の実施例でも同様）。
【0071】
第１実施例では、電源制御装置１０に対して入力電圧Ｖｉｎが供給開始されることを契機にテスト動作が実行され、テスト動作にてスイッチ端子ＳＷの短絡異常が検出されないことを条件に出力段ＭＭのスイッチング駆動が開始される。
【0072】
図９に示す如く、電源制御装置１０に外部端子の１つとしてイネーブル端子ＥＮが設けられていても良く、この場合には、イネーブル端子ＥＮへ供給されるイネーブル信号Ｓｅｎに応じてテスト動作が実行されることがある。イネーブル信号Ｓｅｎは、電源制御装置１０とは異なる外部装置（マイクロコンピュータ等）からイネーブル端子ＥＮに入力される。
【0073】
電圧源ＶＳの出力電圧Ｖｓｕｐが入力電圧Ｖｉｎとして入力端子ＩＮに供給されていることを前提に、第２実施例に係る電源制御装置１０の動作を説明する。電源制御装置１０に設けられたイネーブル回路４０はイネーブル端子ＥＮにおけるイネーブル信号Ｓｅｎを二値化することで、イネーブル信号Ｓｅｎが第１レベル及び第２レベルの何れのレベルを有するかを検出する。第１レベル及び第２レベルの内、一方のレベルは他方のレベルよりも高い。イネーブル回路４０はイネーブル信号Ｓｅｎのレベルが第１レベルから第２レベルに変化したとき、テスト回路３０に対して所定の起動信号を出力する。テスト回路３０は起動信号の受信を契機にテスト動作を実行する。
【0074】
第２実施例では、イネーブル信号Ｓｅｎが第１レベルを有している期間で上述の初期シーケンス動作が完了している。図７又は図８のタイミングチャートに当てはめると、起動信号が時刻ｔＢ２から時刻ｔＢ３までの間に出力されると考えることができる。第２実施例では、図６のステップＳ１２の後、イネーブル回路４０より起動信号が出力されてからステップＳ１３に進む。ステップＳ１３に進んだ後の動作は第１実施例と同様である。ステップＳ１８に進んで出力段ＭＭのスイッチング動作が開始された後、イネーブル信号Ｓｅｎのレベルが第２レベルから第１レベルに戻ると、出力段ＭＭのスイッチング駆動が停止される。
【0075】
尚、イネーブル回路４０より起動信号が出力される前においてテスト動作を実行しておいても良い。この際、起動信号の出力前のテスト動作においてステップＳ１６に進んだのであれば、起動信号の出力を契機に即時にステップＳ１８に進んで出力段ＭＭのスイッチング駆動を開始できる。起動信号の出力前のテスト動作においてステップＳ１７に進んだのであれば、起動信号の出力有無に依らずステップＳ１９の異常対応処理を行って良い。
【0076】
＜＜第３実施例＞＞
第３実施例を説明する。第３実施例では上述の各事項に対する補足事項又は変形技術等を説明する。
第３実施例を説明する。第３実施例では上述の各事項に対する補足事項又は変形技術等を説明する。
【0077】
上述の各実施例では、コントローラ２２とは別にテスト処理回路３２が設けられると考えているが、テスト処理回路３２はコントローラ２２に内蔵される回路であっても良い。この場合、コントローラ２２の制御の下でテスト動作が実行されると解することができる。
【0078】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
【0079】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0080】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0081】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0082】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0083】
本開示の一側面に係る電源制御装置は、入力電圧（Ｖｉｎ）を降圧することで出力電圧（Ｖｏｕｔ）を生成するスイッチング電源装置（１）の出力段（ＭＭ）を制御するよう構成された電源制御装置（１０）であって、前記出力段は、前記入力電圧の印加端（ＩＮ）とスイッチ端子（ＳＷ）との間に設けられた出力素子（Ｍ１）と、前記スイッチ端子と基準電位端（ＧＮＤ）との間に設けられた整流素子（Ｍ２）を有し、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、当該電源制御装置は、前記出力電圧に応じた帰還電圧（Ｖｆｂ）に基づき前記出力段をスイッチング駆動するよう構成されたスイッチング制御回路（２０）と、前記出力段のスイッチング駆動の開始前にテスト動作を行うよう構成されたテスト回路（３０）と、を備え、前記テスト回路は、前記テスト動作においてテスト素子（Ｍ３）を介し前記スイッチ端子に電流を供給し、前記スイッチング制御回路は、前記テスト動作における前記スイッチ端子の電圧（Ｖｓｗ）に基づき前記出力段のスイッチング駆動の実行可否を制御する構成（第１の構成）である。
【0084】
これにより、出力段のスイッチング駆動が開始される前に、テスト動作にてスイッチ端子及び基準電位端間の短絡異常の有無を判断することができる。そして、短絡異常の発生時には出力段のスイッチング駆動を非実行とするといったことが可能となる。これは、電源制御装置自体の保護に繋がると共に、入力電圧の供給源からスイッチ端子までの経路上の任意の素子及び回路の保護に繋がる。
【0085】
上記第１の構成に係る電源制御装置において、前記スイッチング制御回路は、前記テスト動作における前記スイッチ端子の電圧と閾電圧（ＶｔｈＨ）との比較結果に基づき、前記出力段のスイッチング駆動の実行可否を制御する構成（第２の構成）であっても良い。
【0086】
上記第２の構成に係る電源制御装置において、前記スイッチング制御回路は、前記テスト動作における前記スイッチ端子の電圧が前記閾電圧以上であるとき、前記出力段のスイッチング駆動の実行を許可し、前記テスト動作における前記スイッチ端子の電圧が前記閾電圧を下回るとき、前記出力段のスイッチング駆動の実行を禁止する構成（第３の構成）であっても良い。
【0087】
テスト動作におけるスイッチ端子の電圧が閾電圧を下回るとき、スイッチ端子及び基準電位端間の短絡異常が疑われる。そこで、テスト動作におけるスイッチ端子の電圧が閾電圧を下回るとき、出力段のスイッチング駆動の実行を禁止する。これにより、電源制御装置を保護することができると共に、入力電圧の供給源からスイッチ端子までの経路上の任意の素子及び回路を保護することができる。
【0088】
上記第１～第３の構成の何れかに係る電源制御装置において、前記テスト回路は、前記テスト動作において、前記テスト素子を介し前記入力電圧の印加端を前記スイッチ端子に導通させることで前記スイッチ端子に電流を供給する構成（第４の構成）であっても良い。
【0089】
上記第４の構成に係る電源制御装置において、前記出力素子は出力トランジスタであり、前記テスト素子は前記出力トランジスタに並列接続されたテストトランジスタであり、前記テスト回路は、前記テスト動作において前記テストトランジスタを所定時間だけオン状態に制御することで、前記テストトランジスタを介し前記入力電圧の印加端を前記所定時間だけ前記スイッチ端子に導通させる構成（第５の構成）であっても良い。
【0090】
上記第１～第４の構成の何れかに係る電源制御装置において、前記出力素子は出力トランジスタであり、前記テスト素子は前記出力トランジスタに並列接続されたテストトランジスタであり、前記テストトランジスタのサイズは前記出力トランジスタのサイズよりも小さい構成（第６の構成）であっても良い。
【0091】
スイッチ端子及び基準電位端間の短絡異常が生じているときに出力トランジスタをオンとすると、過大な電流が発生し得る。過大な電流の発生は望ましくない。上記第６の構成により、スイッチ端子及び基準電位端間の短絡異常が生じているときにおいて、出力トランジスタをオンとする場合よりもテストトランジスタをオンとする場合の方が発生電流は小さくなる。このため、過大な電流の発生が抑制され、過大な電流に起因する現象を抑制できる。
【0092】
上記第１～第４の構成の何れかに係る電源制御装置において、前記出力素子は出力トランジスタであり、前記テスト素子は前記出力トランジスタに並列接続されたテストトランジスタであり、前記テストトランジスタのオン抵抗は前記出力トランジスタのオン抵抗よりも大きい構成（第７の構成）であっても良い。
【0093】
スイッチ端子及び基準電位端間の短絡異常が生じているときに出力トランジスタをオンとすると、過大な電流が発生し得る。過大な電流の発生は望ましくない。上記第７の構成により、スイッチ端子及び基準電位端間の短絡異常が生じているときにおいて、出力トランジスタをオンとする場合よりもテストトランジスタをオンとする場合の方が発生電流は小さくなる。このため、過大な電流の発生が抑制され、過大な電流に起因する現象を抑制できる。
【0094】
上記第１～第７の構成の何れかに係る電源制御装置において、前記スイッチ端子と前記出力電圧の印加端との間にコイル（Ｌ１）が設けられ、且つ、前記出力電圧の印加端と前記基準電位端との間に出力コンデンサ（Ｃ１）が設けられる構成（第８の構成）であっても良い。
【符号の説明】
【0095】
１、９０１ スイッチング電源装置
ＭＭ 出力段
Ｍ１、Ｍ２ トランジスタ
１０、９１０ 電源制御装置
２０ スイッチング制御回路
２１ エラーアンプ
２２ コントローラ
２２ａ テスト結果判定回路
２３ ドライバ
３０ テスト回路
Ｍ３ テストトランジスタ
３１ インバータ
３２ テスト処理回路
Ｌ１ コイル
Ｃ１、Ｃｂｔ コンデンサ
Ｄｂｔ ダイオード
Ｒ１、Ｒ２ 抵抗
ＶＳ 電圧源
ＳＷｉｎ スイッチ
ＬＤ 負荷
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
ＩＬ コイル電流
Ｖｓｗ スイッチ電圧
Ｖｆｂ 帰還電圧
Ｖｂｔ ブート電圧
ＩＮ 入力端子
ＳＷ スイッチ端子
ＧＮＤ グランド端子
ＯＵＴ 出力端子
ＦＢ 帰還端子
ＢＴ ブート端子
Ｇ１、Ｇ２ ゲート信号
Ｓ１、Ｓ２ 制御信号
Ｓｅｒｒ 誤差信号
Ｌｐ 寄生インダクタンス
Ｓｄ 信号
Ｓｔ テスト結果信号
ＥＮ イネーブル端子
Ｓｅｎ イネーブル信号
４０ イネーブル回路
ＭＭ 出力段
Ｍ１、Ｍ２ トランジスタ
１０、９１０ 電源制御装置
２０ スイッチング制御回路
２１ エラーアンプ
２２ コントローラ
２２ａ テスト結果判定回路
２３ ドライバ
３０ テスト回路
Ｍ３ テストトランジスタ
３１ インバータ
３２ テスト処理回路
Ｌ１ コイル
Ｃ１、Ｃｂｔ コンデンサ
Ｄｂｔ ダイオード
Ｒ１、Ｒ２ 抵抗
ＶＳ 電圧源
ＳＷｉｎ スイッチ
ＬＤ 負荷
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
ＩＬ コイル電流
Ｖｓｗ スイッチ電圧
Ｖｆｂ 帰還電圧
Ｖｂｔ ブート電圧
ＩＮ 入力端子
ＳＷ スイッチ端子
ＧＮＤ グランド端子
ＯＵＴ 出力端子
ＦＢ 帰還端子
ＢＴ ブート端子
Ｇ１、Ｇ２ ゲート信号
Ｓ１、Ｓ２ 制御信号
Ｓｅｒｒ 誤差信号
Ｌｐ 寄生インダクタンス
Ｓｄ 信号
Ｓｔ テスト結果信号
ＥＮ イネーブル端子
Ｓｅｎ イネーブル信号
４０ イネーブル回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】