特開 2024-113921 ＡＤＣ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024113921

(43)【公開日】2024-08-23

(54)【発明の名称】ＡＤＣ回路

(51)【国際特許分類】

   H03M 1/12 20060101AFI20240816BHJP

   H03M 1/10 20060101ALI20240816BHJP

【ＦＩ】

H03M1/12 C

H03M1/10 A

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023019203

(22)【出願日】2023-02-10

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】松井 重錦

(72)【発明者】

【氏名】▲高▼梨 孝一

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA01

5J022BA01

5J022BA03

5J022BA06

5J022BA08

5J022CE01

5J022CE09

5J022CF01

5J022CF08

(57)【要約】

【課題】より簡便な構成で、インターリーブ方式のＡＤＣ回路の特性を調整できる技術を提供する。
【解決手段】ＡＤＣ回路１は、同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、アナログ信号をそれぞれＡ／Ｄ変換する複数のＡＤＣ１４ａ～１４ｍ（Analog Digital Converter）と、複数のＡＤＣ１４ａ～１４ｍのそれぞれがＡ／Ｄ変換して得たデジタル信号を統合し、出力信号を生成する統合部１６と、複数のトリガー信号から１つのトリガー信号を選択する選択部１８と、選択部１８によって選択されたトリガー信号に基づいてアナログ信号をＡ／Ｄ変換する基準ＡＤＣ１４ｒと、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、前記アナログ信号をそれぞれＡ／Ｄ変換する複数のＡＤＣ（Analog Digital Converter）と、
前記複数のＡＤＣのそれぞれがＡ／Ｄ変換して得たデジタル信号を統合し、出力信号を生成する統合部と、
前記複数のトリガー信号から１つのトリガー信号を選択する選択部と、
前記選択部によって選択されたトリガー信号に基づいて前記アナログ信号をＡ／Ｄ変換する基準ＡＤＣと、を備える、
ＡＤＣ回路。

【請求項2】

前記複数のトリガー信号を生成するように構成されたシフト回路をさらに備え、
前記複数のＡＤＣのそれぞれは、自励式ＡＤＣである、
請求項１に記載のＡＤＣ回路。

【請求項3】

前記シフト回路と前記複数のＡＤＣとの間に配置されている、前記トリガー信号の立ち上がりまたは立ち下がりのタイミングを補正する補正回路をさらに備える、
請求項２に記載のＡＤＣ回路。

【請求項4】

前記複数のトリガー信号は、位相の異なるクロック信号をそれぞれ含み、
前記複数のＡＤＣのそれぞれは、前記クロック信号に基づいて前記アナログ信号をＡ／Ｄ変換する、
請求項１に記載のＡＤＣ回路。

【請求項5】

前記統合部が生成した前記出力信号と、前記選択されたトリガー信号に基づいて前記基準ＡＤＣが前記アナログ信号をＡ／Ｄ変換して得たデジタル信号とを比較する比較部と、
前記比較部の比較結果に基づいて、前記選択されたトリガー信号に対応する前記ＡＤＣの動作パラメータを調整する調整部と、をさらに備える、
請求項１に記載のＡＤＣ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ＡＤＣ回路に関する。

【背景技術】

【0002】

従来より、複数のＡＤＣ（Analog-to-Digital Converter）を所定の位相差で駆動することにより、入力電圧から所望の出力電圧値またはコードを出力するインターリーブ方式のＡＤＣ回路が提案されている（特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－２２０９７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、インターリーブ方式のＡＤＣ回路では、複数のＡＤＣを使用するため、各ＡＤＣのミスマッチが生じ、ＡＤＣ回路の出力に歪みが起こることがある。

【0005】

本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、より簡便な構成で、インターリーブ方式のＡＤＣ回路の特性を調整できる技術を提供することにある。

【課題を解決するための手段】

【0006】

本開示のある態様のＡＤＣ回路は、同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、アナログ信号をそれぞれＡ／Ｄ変換する複数のＡＤＣ（Analog Digital Converter）と、複数のＡＤＣのそれぞれがＡ／Ｄ変換して得たデジタル信号を統合し、出力信号を生成する統合部と、複数のトリガー信号から１つのトリガー信号を選択する選択部と、選択部によって選択されたトリガー信号に基づいてアナログ信号をＡ／Ｄ変換する基準ＡＤＣと、を備える。

【0007】

なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。

【発明の効果】

【0008】

本開示によれば、より簡便な構成で、インターリーブ方式のＡＤＣ回路の特性を調整できる技術を提供できる。

【図面の簡単な説明】

【0009】

【図1】図１は、背景技術に係るＡＤＣ回路を示す図である。

【図2】図２は、背景技術に係るＡＤＣ回路の動作を説明するための図である。

【図3】図３は、４つのＡＤＣを用いた場合のＡＤＣ回路の出力信号を示す図である。

【図4】図４（ａ）は、ＡＤＣのオフセットミスマッチを説明するための図であり、図４（ｂ）は、ＡＤＣのタイミングミスマッチを説明するための図であり、図４（ｃ）は、ＡＤＣのゲインミスマッチを説明するための図である。

【図5】図５は、本開示の一実施形態に係るＡＤＣ回路を示す図である。

【図6】図６は、同実施形態に係る統合部１６が出力するデジタルデータＡＤＯＵＴ１の一例を説明するための図である。

【図7】図７は、同実施形態に係るシフト回路の構成を示す図である。

【図8】図８は、同実施形態に係るシフト回路の動作を説明するためのタイミングチャートである。

【図9】図９は、ｍ個のＡＤＣのうちの一つの動作を説明するためのタイミングチャートである。

【図10】図１０は、ＡＤＣがアナログ信号をデジタル信号に変換する処理を説明するためのタイミングチャートである。

【図11】図１１は、比較技術１に係るＡＤＣ回路を示す図である。

【図12】図１２（ａ）は、比較技術１に係る統合部の構成を示すブロック図であり、図１２（ｂ）は、統合部の他の例を示すブロック図である。

【図13】図１３は、比較技術１に係るＡＤＣ回路の動作を説明するためのタイミングチャートである。

【図14】図１４は、図１３に示す領域Ａを拡大した図である。

【図15】図１５は、比較技術２に係るＡＤＣ回路を示す図である。

【図16】図１６は、比較技術２に係るＡＤＣ回路の動作を説明するためのタイミングチャートである。

【発明を実施するための形態】

【0010】

（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0011】

一実施形態に係るＡＤＣ回路は、同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、アナログ信号をそれぞれＡ／Ｄ変換する複数のＡＤＣと、複数のＡＤＣのそれぞれがＡ／Ｄ変換して得たデジタル信号を統合し、出力信号を生成する統合部と、複数のトリガー信号から１つのトリガー信号を選択する選択部と、選択部によって選択されたトリガー信号に基づいてアナログ信号をＡ／Ｄ変換する基準ＡＤＣと、を備える。

【0012】

この構成によれば、上記ＡＤＣ回路は、より簡便な構成で、基準ＡＤＣがＡ／Ｄ変換して得たデジタル信号と統合部が生成した出力信号とを比較して、インターリーブ方式のＡＤＣ回路の特性を調整できる。

【0013】

一実施形態において、上記ＡＤＣ回路は、複数のトリガー信号を生成するように構成されたシフト回路をさらに備えてよい。複数のＡＤＣのそれぞれは、自励式ＡＤＣであってよい。

【0014】

一実施形態において、上記ＡＤＣ回路は、シフト回路と複数のＡＤＣとの間に配置されている、トリガー信号の立ち上がりまたは立ち下がりのタイミングを補正する補正回路をさらに備えてよい。

【0015】

一実施形態において、複数のトリガー信号は、位相の異なるクロック信号をそれぞれ含んでよい。複数のＡＤＣのそれぞれは、クロック信号に基づいてアナログ信号をＡ／Ｄ変換してよい。

【0016】

一実施形態において、上記ＡＤＣ回路は、統合部が生成した出力信号と、選択されたトリガー信号に基づいて基準ＡＤＣがアナログ信号をＡ／Ｄ変換して得たデジタル信号とを比較する比較部と、比較部の比較結果に基づいて、選択されたトリガー信号に対応するＡＤＣの動作パラメータを調整する調整部と、をさらに備えてよい。

【0017】

（背景）
電子機器の動作および通信速度の高速化において、そこで用いられる電子デバイスの高速化が求められている。中でも、アナログ信号を処理する部分とデジタル信号を処理する部分とのインターフェースであるＡＤＣ回路の高速化および高精度化が求められている。タイム・インターリーブ方式（以下、単に「インターリーブ方式」ともいう。）のＡＤＣ回路は、電子デバイスの高速化および高精度化を実現する手法の一つである。この手法では、複数のＡＤＣを使用し、各ＡＤＣのサンプリングクロックの位相を均等にずらし、アナログ信号をサンプリングしてデジタル信号を取得する。この結果、実効サンプリングレートを向上させた高速かつ高精度なＡＤＣ回路を実現できる。インターリーブ方式の特性には、位相の均等性が重要となる。

【0018】

図１は、背景技術に係るＡＤＣ回路９を示す図である。図１に示すように、ＡＤＣ回路９は、ディバイダ回路９０、２つの遅延回路９２ａ，９２ｂ、１ｃｈのＡＤＣ９４ａ、２ｃｈのＡＤＣ９４ｂおよび統合部９６を備える。なお、本明細書では、「ＡＤＣ回路」とは、複数のＡＤＣを含むインターリーブ方式のＡＤＣ回路を指す。

【0019】

ディバイダ回路９０は、クロック信号ＣＬＯＣＫが入力され、遅延回路９２ａ，９２ｂのそれぞれにクロック信号ＣＫｄｉｖ９を入力する。遅延回路９２ａ，９２ｂは、入力されたクロック信号ＣＫｄｉｖ９の位相を補正し、補正したクロック信号ＣＫ９１，ＣＫ９２をＡＤＣ９４ａ，９４ｂに入力する。

【0020】

ＡＤＣ９４ａ，９４ｂには、アナログ信号ＡＩＮがそれぞれ入力される。ＡＤＣ９４ａ，９４ｂは、入力されたクロック信号ＣＫ９１，ＣＫ９２に基づいて、アナログ信号ＡＩＮをサンプリングして、Ａ／Ｄ変換を行い、デジタル信号ＤＯＵＴ９１，ＤＯＵＴ９２を統合部９６に出力する。統合部９６は、ＡＤＣ９４ａ，９４ｂから出力されたデジタル信号ＤＯＵＴ９１，ＤＯＵＴ９２を統合し、デジタルデータＡＤＯＵＴ９を出力する。

【0021】

図２は、背景技術に係るＡＤＣ回路９の動作を説明するための図である。図２には、アナログ信号ＡＩＮ、１ｃｈのＡＤＣ９４ａに入力されるクロック信号ＣＫ９１、および２ｃｈのＡＤＣ９４ｂに入力されるクロック信号ＣＫ９２を示している。ここでは、クロック信号ＣＫ９１およびクロック信号ＣＫ９２の間の位相差は、半周期分である。

【0022】

クロック信号ＣＫ９１，ＣＫ９２の立ち上がりのタイミングで、アナログ信号ＡＩＮがサンプリングされる。図２のアナログ信号ＡＩＮには、１ｃｈのＡＤＣ９４ａがサンプリングするタイミングに「１」、２ｃｈのＡＤＣ９４ｂがサンプリングするタイミングに「２」を付している。２つのＡＤＣ９４ａ，９４ｂを用いることにより、１つのＡＤＣを用いる場合よりも２倍のサンプリングレートでアナログ信号ＡＩＮをサンプリングできる。たとえばＡＤＣ９４ｂ，９４ｂのそれぞれのサンプリングレートが１００ＭＳＰＳ（Mega sample(s) per second）である場合、この２つのＡＤＣ９４ｂ，９４ｂをインターリーブ方式で用いることにより、２００ＭＳＰＳのサンプリングレートを実現できる。

【0023】

図３および図４（ａ）～図４（ｃ）を参照しながら、インターリーブ方式のＡＤＣ回路の出力信号に生じる歪みについて説明する。図３は、４つのＡＤＣを用いた場合のＡＤＣ回路の出力信号を示す図である。図４（ａ）は、ＡＤＣのオフセットミスマッチを説明するための図であり、図４（ｂ）は、ＡＤＣのタイミングミスマッチを説明するための図で有り、図４（ｃ）は、ＡＤＣのゲインミスマッチを説明するための図である。

【0024】

図３では、横軸は時間軸であり、ＡＤＣ回路に入力されるアナログ信号９００を実線で示している。ここでは、ＡＤＣ回路は、４つのＡＤＣ（１ｃｈ～４ｃｈ）を有するものとする。図３では、それぞれのＡＤＣによってＡ／Ｄ変換して得られたデジタル信号の値を、対応するＡＤＣのｃｈの番号に対応付けた丸印で示している。図３に示すように、ＡＤＣによって得られるデジタル信号の波形は、アナログ信号９００とずれ、歪んだ波形となっている。

【0025】

デジタル波形に歪みが生じる、すなわち、ＡＤＣ回路の出力スペクトルにスプリアスが現れる原因は、以下の４つのミスマッチがある。
・オフセットのミスマッチ（各ＡＤＣ間に存在するオフセットのミスマッチ）
・タイミングのミスマッチ（クロック・スキューと各ＡＤＣがもつそれぞれの遅延群のミスマッチ）
・ゲインのミスマッチ（各ＡＤＣがそれぞれもつゲインのミスマッチ）
・帯域幅のミスマッチ（各ＡＤＣがもつ２つのパラメータ（ゲインの成分および位相／周波数の成分）の相互関係によるミスマッチ）

【0026】

図４（ａ）～図４（ｃ）には、４つのＡＤＣのそれぞれがアナログ信号をＡ／Ｄ変換することによって得たデジタル信号の値を示している。図４（ａ）に示すように各ＡＤＣが異なったオフセットを有すると、インターリーブ方式のＡＤＣ回路として新たなオフセットが生じる。また、図４（ｂ）に示すように、各ＡＤＣがアナログ信号をサンプリングするタイミングの間隔が異なると、各ＡＤＣのサンプリング位置がずれる。サンプリング位置がずれることにより、測定されるアナログ信号の位置がずれる。その結果、本来の値からずれた値（誤差）が取得され、その値に基づきＡ／Ｄ変換された値が出力されることとなる。各ＡＤＣからこの誤差を持った値が出力されるため、統合部においてこれらの値が統合されると、統合部からの出力信号は、本来の信号に対して歪んだ信号となり、具体的には、位相変調されたような信号となる。また、このタイミングのミスマッチによる誤差は、アナログ信号の振幅が大きい場合またはアナログ信号の周波数が高い場合に、特に大きくなる。さらに、図４（ｃ）に示すように、各ＡＤＣにおいてゲインが異なると、同じ入力信号が各ＡＤＣに入力されても、各ＡＤＣにおいて、振幅の大きさが変わったように変換される。この結果、本来の値と異なる値を各ＡＤＣは出力し、それらの値が統合部で統合されると、その出力信号は、本来の信号に対して歪んだ信号となり、振幅変調されたような信号となる。このとき、入力されるアナログ信号の振幅が大きいほど、出力信号の誤差は大きくなる。これらのような原因で出力信号にエラーが生じると、結果として、図３に示すように、出力信号の波形が歪むこととなる。

【0027】

（実施形態）
以下、図面を参照しながら、本開示を実施するための形態について詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。なお、本明細書及び図面において、実質的に同一の機能構成を有する複数の構成要素を、同一の符号の後に異なるアルファベットを付して区別する場合もある。ただし、実質的に同一の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、複数の構成要素の各々に同一符号のみを付する。例えば、ＡＤＣ１４ａおよびＡＤＣ１４ｂのそれぞれを特に区別しないとき、これらを単に「ＡＤＣ１４」と称する。また、以下に述べる構成は例示であり、本開示の範囲を何ら限定するものではない。

【0028】

図５は、本開示の一実施形態に係るＡＤＣ回路１を示す図である。図５に示すように、ＡＤＣ回路１は、シフト回路１０（生成部）、ｍ（ｍ：２以上の整数）個の遅延回路１２ａ～１２ｍ（補正回路）、ＡＤＣ群１３、基準ＡＤＣ１４ｒ、統合部１６、マルチプレクサ１８（選択部）および調整装置１９を備える。

【0029】

シフト回路１０は、入力されるクロック信号ＣＬＯＣＫに基づいて、互いに位相の異なるｍ個のトリガー信号ＣＫ０１～ＣＫ０ｍを生成する。ｍ個のトリガー信号ＣＫ０１～ＣＫ０ｍは、所定の位相差を有するように生成されてよい。生成されたトリガー信号ＣＫ０１～ＣＫ０ｍは、遅延回路１２ａ～１２ｍに入力される。たとえば、遅延回路１２ａにはトリガー信号ＣＫ０１が入力され、遅延回路１２ｂにはトリガー信号ＣＫ０２が入力され、遅延回路１２ｍにはトリガー信号ＣＫ０ｍが入力される。シフト回路１０の構成および動作の詳細は、図７および図８を参照して後述する。

【0030】

遅延回路１２ａ～１２ｍは、シフト回路１０とＡＤＣ１４ａ～１４ｍとの間に配置されている。具体的には、遅延回路１２ａ～１２ｍは、入力がシフト回路１０にそれぞれ接続されている。遅延回路１２ａ～１２ｍのそれぞれの出力は、対応するＡＤＣ１４ａ～１４ｍに接続されている。たとえば、遅延回路１２ａの出力は、１ｃｈのＡＤＣ１４ａに接続され、遅延回路１２ｂの出力は、２ｃｈのＡＤＣ１４ｂに接続され、遅延回路１２ｍの出力は、ｍｃｈのＡＤＣ１４ｍに接続されている。

【0031】

遅延回路１２ａ～１２ｍは、シフト回路１０から入力されたトリガー信号ＣＫ０１～ＣＫ０ｍの立ち上がりおよび立ち下がりのタイミングを補正し、補正したトリガー信号ＣＫ１１～ＣＫ１ｍをＡＤＣ１４ａ～１４ｍに出力する。上述のように入力されるトリガー信号ＣＫ０１～ＣＫ０ｍは位相差を持っており、遅延回路１２ａ～１２ｍは、位相差がより均等になるように、トリガー信号ＣＫ０１～ＣＫ０ｍの立ち上がりおよび立ち下がりのタイミングを微少時間補正する。

【0032】

たとえば、遅延回路１２ａは、トリガー信号ＣＫ０１のタイミングを補正して、トリガー信号ＣＫ１１を１ｃｈのＡＤＣ１４ａに出力し、遅延回路１２ｂは、トリガー信号ＣＫ０２のタイミングを補正して、トリガー信号ＣＫ１２を２ｃｈのＡＤＣ１４ｂに出力し、遅延回路１２ｍは、トリガー信号ＣＫ０ｍのタイミングを補正して、トリガー信号Ｃｋ１ｍをｍｃｈのＡＤＣ１４ｍに出力する。

【0033】

ＡＤＣ群１３は、ｍ個のＡＤＣ１４ａ～１４ｍを含む。ＡＤＣ１４ａ～１４ｍは、アナログ信号ＡＩＮが入力され、トリガー信号ＣＫ１１～ＣＫ１ｍに応じてアナログ信号ＡＩＮをサンプリングし、Ａ／Ｄ変換を行い、デジタル信号ＤＯＵＴ１１～ＤＯＵＴ１ｍおよびトリガー信号ＣＫ１１～ＣＫ１ｍを統合部１６に出力する。たとえば、１ｃｈのＡＤＣ１４ａは、トリガー信号ＣＫ１１に応じてアナログ信号ＡＩＮをサンプリングし、デジタル信号ＤＯＵＴ１１およびトリガー信号ＣＫ１１を統合部１６に出力する。また、２ｃｈのＡＤＣ１４ｂは、トリガー信号ＣＫ１２に応じてアナログ信号ＡＩＮをサンプリングし、デジタル信号ＤＯＵＴ１２およびトリガー信号ＣＫ１２を統合部１６に出力する。さらに、ｍｃｈのＡＤＣ１４ｍは、トリガー信号ＣＫ１ｍに応じてアナログ信号ＡＩＮをサンプリングし、デジタル信号ＤＯＵＴ１ｍおよびトリガー信号ＣＫ１ｍを統合部１６に出力する。ＡＤＣ１４ａ～１４ｍの動作の詳細については、図９および図１０を参照して、後述する。

【0034】

本実施形態に係るＡＤＣ１４は、逐次比較型のＡＤＣである。ＡＤＣ１４は、サンプリングしたアナログ信号と比較信号とを比較し、比較結果に応じて次の比較信号を変更し、アナログ信号と変更した比較信号とを比較する。ＡＤＣ１４は、このようにアナログ信号と比較信号とを逐次比較した結果に基づいて、デジタル信号を出力する。このとき、ＡＤＣ１４は、アナログ信号と比較信号とを逐次比較するタイミングを示すタイミング信号に基づいて逐次比較を行う。

【0035】

本実施形態に係るＡＤＣ１４は、自励式ＡＤＣである。具体的には、ＡＤＣ１４は、トリガー信号に応じて、タイミング信号をＡＤＣ１４内で生成し、生成したタイミング信号に基づいて逐次比較を行い、Ａ／Ｄ変換を行い、デジタル信号を出力する。

【0036】

統合部１６は、ＡＤＣ１４ａ～１４ｍから出力されたデジタル信号ＤＯＵＴ１１～ＤＯＵＴ１ｍを統合し、デジタルデータＡＤＯＵＴ１を調整装置１９に出力する。

【0037】

図６は、本実施形態に係る統合部１６が出力するデジタルデータＡＤＯＵＴ１の一例を説明するための図である。図６には、ＡＤＣ回路１に入力されるアナログ信号ＡＩＮおよびトリガー信号ＣＫ１１～ＣＫ１ｍが示されている。ここでは、ＡＤＣ１４は、入力されるトリガー信号の立ち上がりのタイミングでアナログ信号ＡＩＮをサンプリングして、サンプリングしたアナログ信号ＡＩＮをＡ／Ｄ変換して得たデジタル信号を出力するものとする。

【0038】

図６には、ＡＤＣ１４ａ～１４ｍがアナログ信号ＡＩＮをＡ／Ｄ変換して得たデジタル信号ＤＯＵＴ１１～ＤＯＵＴ１ｍの値を丸印で示している。各丸印には、対応するＡＤＣ１４ａ～１４ｍの番号を付している。ｍ個のＡＤＣ１４ａ～１４ｍが得たデジタル信号ＤＯＵＴ１１～ＤＯＵＴ１ｍを統合することによって、デジタルデータＡＤＯＵＴ１を生成できる。

【0039】

図５に戻って、マルチプレクサ１８の機能を説明する。マルチプレクサ１８は、複数のトリガー信号ＣＫ１１～ＣＫ１ｍから１つのトリガー信号を選択し、選択したトリガー信号を基準ＡＤＣ１４ｒに入力する。本実施形態に係るマルチプレクサ１８には、遅延回路１２ａ～１２ｍから、トリガー信号ＣＫ１１～ＣＫ１ｍが入力され、これらのトリガー信号ＣＫ１１～ＣＫ１ｍから１つのトリガー信号を選択でき、たとえばトリガー信号ＣＫ１１を基準ＡＤＣ１４ｒに入力できる。また、マルチプレクサ１８は、選択するトリガー信号を順次変更して、各トリガー信号ＣＫ１１～ＣＫ１ｍを選択して、トリガー信号ＣＫ１１～ＣＫ１ｍを基準ＡＤＣに伝送できる。

【0040】

また、マルチプレクサ１８は、複数のトリガー信号ＣＫ１１～ＣＫ１ｍから選択するトリガー信号を逐次変更してよい。たとえば、マルチプレクサ１８は、所定時間が経過する度に、選択するトリガー信号を変更してよい。マルチプレクサ１８は、たとえばトリガー信号ＣＫ１１～ＣＫ１ｍのそれぞれが任意の順番で選択されるように、選択するトリガー信号を逐次変更してよい。具体的には、マルチプレクサ１８は、最初に１ｃｈのＡＤＣ１４ａに入力されるトリガー信号ＣＫ１１を選択し、次いで、２ｃｈのＡＤＣ１４ｂに入力されるトリガー信号ＣＫ１２を選択し、以降、順次選択するトリガー信号を変更し、最後に、ｍｃｈのＡＤＣ１４ｍに入力されるトリガー信号ＣＫ１ｍを選択してよい。

【0041】

基準ＡＤＣ１４ｒは、マルチプレクサ１８によって選択されたトリガー信号に基づいて、アナログ信号ＡＩＮをＡ／Ｄ変換し、デジタル信号ＴＯＵＴを調整装置１９に出力する。たとえば、基準ＡＤＣ１４ｒは、トリガー信号ＣＫ１１に基づいて、アナログ信号ＡＩＮをＡ／Ｄ変換し、デジタル信号ＴＯＵＴを出力できる。本実施形態に係る基準ＡＤＣ１４ｒは、自励式ＡＤＣである。具体的には、基準ＡＤＣ１４ｒは、ＡＤＣ１４ａ～１４ｍと実質的に同一の構成および機能を有し、より具体的には、基準ＡＤＣ１４ｒは、トリガー信号に応じて、タイミング信号を基準ＡＤＣ１４ｒ内で生成し、生成したタイミング信号に基づいて逐次比較を行い、Ａ／Ｄ変換を行い、デジタル信号ＴＯＵＴを出力する。

【0042】

調整装置１９は、統合部１６からのデジタルデータＡＤＯＵＴ１および基準ＡＤＣ１４ｒからのデジタル信号ＴＯＵＴを比較し、その結果に応じてＡＤＣ１４を調整する。調整装置１９は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）などを備えてよい。本実施形態に係る調整装置１９は、指示部１９０、比較部１９２および調整部１９４を備える。

【0043】

指示部１９０は、トリガー信号ＣＫ１１～ＣＫ１ｍから選択するトリガー信号を指示する信号をマルチプレクサ１８に伝送する。マルチプレクサ１８は、この信号に応じてトリガー信号を選択できる。また、指示部１９０は、選択するトリガー信号を順次変更するように、マルチプレクサ１８に信号を伝送してよい。また、指示部１９０は、選択されるトリガー信号を示す情報を調整部１９４に伝送できる。

【0044】

比較部１９２は、統合部１６が生成したデジタルデータＡＤＯＵＴ１と、基準ＡＤＣ１４ｒがマルチプレクサ１８によって選択されたトリガー信号に基づいてアナログ信号ＡＩＮをＡ／Ｄ変換して得たデジタル信号ＴＯＵＴとを比較する。具体的には、比較部１９２は、デジタルデータＡＤＯＵＴ１とデジタル信号ＴＯＵＴとのずれを検出してよい。より具体的には、比較部１９２は、デジタルデータＡＤＯＵＴ１とデジタル信号ＴＯＵＴとの値の大きさのずれおよび位置ずれの大きさなどを検出してよい。比較部１９２は、比較結果を調整部１９４および出力装置（図示しない。）に出力してよい。出力装置は、たとえばディスプレイなどで構成された表示装置であってよく、ユーザは、表示装置に表示される比較結果を確認して、ＡＤＣ１４を調整できる。

【0045】

調整部１９４は、比較部１９２の比較結果に基づいて、マルチプレクサ１８によって選択されたトリガー信号に対応するＡＤＣ１４の動作パラメータを調整できる。調整部１９４は、指示部１９０から伝送される情報に基づいて、調整する対象となるＡＤＣ１４を決定してよい。調整部１９４は、たとえば、オフセットのずれ、ゲインのずれおよびタイミングのずれなどを調整するための信号を対応するＡＤＣに伝送し、ＡＤＣの動作パラメータを調整してよい。

【0046】

図７は、本開示の一実施形態に係るシフト回路１０の構成を示す図である。図７に示すように、シフト回路１０は、ｍ個のＳＥＴ／ＲＥＳＥＴ－フリップフロップ回路１００ａ～１００ｍを有する。フリップフロップ回路１００ａ～１００ｍは、共通のクロック信号ＣＬＯＣＫがそれぞれ入力され、所定の位相差を有する複数のトリガー信号ＣＫ０１～ＣＫ０ｍを、ｍ個の自励式のＡＤＣ１４ａ～１４ｍに出力するように配置されている。

【0047】

フリップフロップ回路１００ａ～１００ｍのそれぞれのクロック端子には、クロック信号ＣＬＯＣＫが入力される。また、フリップフロップ回路１００ａ～１００ｍのそれぞれのセット端子には、セット信号Ｓ［１］～Ｓ［ｍ］が入力され、フリップフロップ回路１００ａ～１００ｍのそれぞれのリセット端子には、リセット信号ＲＳＴが入力される。フリップフロップ回路１００ａ～１００ｍは、トリガー信号ＣＫ０１～ＣＫ０ｍを出力する。

【0048】

フリップフロップ回路の出力は、他の１つのフリップフロップ回路のデータ端子に接続されている。たとえば、１番目のフリップフロップ回路１００ａの出力は、２番目のフリップフロップ回路１００ｂのデータ端子に接続されている。また、２番目のフリップフロップ回路１００ｂの出力は、３番目のフリップフロップ回路（図示しない。）のデータ端子に接続されている。このように、フリップフロップ回路の出力は、次のフリップ回路のデータ端子に接続され、ｍ－１番目のフリップフロップ回路（図示しない。）の出力は、ｍ番目のフリップフロップ回路１００ｍのデータ端子に接続されている。さらに、ｍ番目のフリップフロップ回路１００ｍの出力は、１番目のフリップフロップ回路１００ａのデータ端子に接続されている。

【0049】

図８は、本実施形態に係るシフト回路１０の動作を説明するためのタイミングチャートである。図８には、上から順に、クロック信号ＣＬＯＣＫ、リセット信号ＲＳＴ、セット信号Ｓ［ｍ：１］、トリガー信号ＣＫ０１、トリガー信号ＣＫ０２、・・・、トリガー信号ＣＫ０ｍ－１、トリガー信号ＣＫ０ｍを示している。図８に示すセット信号Ｓ［ｍ：１］は、セット信号Ｓ［１］～Ｓ［ｍ］を表している。

【0050】

タイミングｔ０において、セット信号Ｓ［１］～Ｓ［ｍ］がすべて０であり、リセット信号ＲＳＴが０から１となる。このとき、フリップフロップ回路１００ａ～１００ｍから出力されるトリガー信号ＣＫ０１～ＣＫ０ｍはローとなる。その後、タイミングｔ１において、リセット信号ＲＳＴは１から０になる。

【0051】

タイミングｔ１以降に、セット信号Ｓ［１］～Ｓ［ｍ］の任意の１ビットを１にする。ここでは、セット信号Ｓ［１］を１にする。タイミングｔ２において、リセット信号ＲＳＴが０から１になる。このとき、セット信号を１に設定されたフリップフロップ回路の出力は、ハイとなり、セット信号を０に設定されたフリップフロップ回路の出力は、ローとなる。

【0052】

タイミングｔ３において、リセット信号ＲＳＴがハイからローになり、クロック信号ＣＬＯＣＫがローからハイになる。これにより、フリップフロップ回路１００ａから出力されるトリガー信号ＣＫ０１は、ハイからローになり、次段のフリップフロップ回路１００ｂから出力されるトリガー信号ＣＫ０２は、ローからハイとなる。また、トリガー信号ＣＫ０３～ＣＫ０ｍは、ローのままである。

【0053】

以下、クロック信号ＣＬＯＣＫがローからハイになるとき、ハイのトリガー信号が入力されているフリップフロップ回路１００からのトリガー信号はローからハイとなり、他のフリップフロップ回路１００によって出力されるトリガー信号は、ハイからローになるかローのまま維持される。

【0054】

タイミングｔ４において、クロック信号ＣＬＯＣＫがローからハイになることに応じて、トリガー信号ＣＫ０ｍ－１がハイからローになり、トリガー信号ＣＫ０ｍがローからハイになる。さらに、タイミングｔ５において、トリガー信号ＣＫ０ｍがハイからローになり、トリガー信号ＣＫ０１がローからハイになる。このようにして、タイミングｔ２～ｔ４において、各トリガー信号ＣＫ０１～ＣＫ０ｍが互いに異なるタイミング（位相）でローからハイになり、シフト回路１０は、位相差をもつトリガー信号ＣＫ０１～ＣＫ０ｍを生成できる。

【0055】

図９は、本実施形態に係るｍ個のＡＤＣ１４のうちの一つの動作を説明するためのタイミングチャートである。図９には、クロック信号ＣＬＯＣＫ、アナログ信号ＡＩＮ、ＡＤＣ１４に入力されるクロック信号ＣＫおよびＡＤＣが出力するデジタル信号ＤＯＵＴを示している。クロック信号ＣＫは、ＡＤＣ１４ａ～１４ｍに入力されるクロック信号ＣＫ０１～ＣＫ０ｍのいずれかであってよく、デジタル信号ＤＯＵＴは、ＡＤＣ１４ａ～１４ｍが出力するデジタル信号ＤＯＵＴ１１～ＤＯＵＴ１ｍのいずれかであってよい。

【0056】

ＡＤＣ１４は、タイミングｔ１０におけるトリガー信号ＣＫの立ち上がりに応じて、アナログ信号ＡＩＮをサンプリングし、Ａ／Ｄ変換を行う。ＡＤＣ１４は、タイミングｔ１０からクロック信号ＣＬＯＣＫが１サイクルしたタイミングｔ１１においてデジタル信号Ｄａｔａ０を出力する。次いで、ＡＤＣ１４は、タイミングｔ１０からクロック信号ＣＬＯＣＫがｍサイクルしたタイミングｔ１２におけるトリガー信号ＣＫの立ち上がりに応じて、アナログ信号ＡＩＮをサンプリングし、Ａ／Ｄ変換を行う。次いで、ＡＤＣ１４は、タイミングｔ１２からクロック信号ＣＬＯＣＫが１サイクルしたタイミングｔ１３において、デジタル信号Ｄａｔａ１を出力する。このようにして、ＡＤＣ１４は、トリガー信号ＣＫが立ち上がる度にアナログ信号ＡＩＮをサンプリングし、デジタル信号ＤＯＵＴを出力する。インターリーブ方式のＡＤＣでは、トリガー信号ＣＫの立ち上がりは、クロック信号ＣＬＯＣＫがｍサイクルする度に発生する。このため、デジタル信号ＤＯＵＴは、クロック信号ＣＬＯＣＫがｍサイクルする度にＡＤＣ１４から出力される。

【0057】

図１０は、ＡＤＣ１４がアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換する処理を説明するためのタイミングチャートである。図１０には、トリガー信号ＣＫ、デジタル信号ＤＯＵＴ、ＡＤＣ１４の内部で生成されるタイミング信号Ｓ１および処理データＤ１を示している。

【0058】

タイミングｔ２１におけるトリガー信号ＣＫの立ち上がりに応じて、ＡＤＣ１４は、タイミング信号Ｓ１を生成する。タイミング信号Ｓ１は、Ｎ（Ｎ：２以上の整数）周期の信号であり、Ｎは、ＡＤＣ１４が出力するデジタル信号のビット数およびＡＤＣ１４が逐次比較を行う回数に依存する。たとえば、出力されるデジタル信号が１０ビットである場合、逐次比較が１０回行われ、この場合Ｎは１０である。ＡＤＣ１４は、最初のタイミング信号Ｓ１の立ち上がりに応じてアナログ信号ＡＩＮの変換を開始し、タイミング信号Ｓ１の立ち上がりのタイミングｔ２１～ｔ２５において、サンプリングしたアナログ信号と比較信号との逐次比較を行い、処理データＤ１を生成する。タイミングｔ２６においてＮ回目の逐次比較が終了し、タイミングｔ２７において確定したＮビットのデジタル信号ＤＯＵＴを出力する。

【0059】

以上、本開示の一実施形態に係るＡＤＣ回路１の構成および動作について説明した。上記実施形態では、ｍ個のＡＤＣ１４ａ～１４ｍおよび基準ＡＤＣ１４ｒが自励式ＡＤＣである例を説明した。これに限らず、ｍ個のＡＤＣおよび基準ＡＤＣは、他励式ＡＤＣであってよい。この場合、ｍ個のＡＤＣには、上述のトリガー信号ＣＫ１１～ＣＫ１ｍに代えて、互いに位相の異なるクロック信号およびＡ／Ｄ変換をトリガするトリガー信号が入力されてよい。この場合、クロック信号を生成する回路に加えて、トリガー信号を生成する回路が別途設けられてよい。ｍ個のＡＤＣは、トリガー信号に応じてアナログ信号ＡＩＮをそれぞれサンプリングし、入力されたクロック信号に基づいてそれぞれ逐次比較を行い、Ａ／Ｄ変換をそれぞれ行う。

【0060】

この場合、基準ＡＤＣには、たとえばマルチプレクサを通じて選択されたクロック信号が入力され、基準ＡＤＣは、その選択されたクロック信号に基づいて、アナログ信号ＡＩＮをＡ／Ｄ変換できる。このようにして得られたｍ個のＡＤＣのデジタル信号を統合したデジタルデータと、基準ＡＤＣが得たデジタル信号とを比較することによっても、ＡＤＣ回路を調整するための情報を得ることが可能である。

【0061】

（比較技術１）
図１１は、比較技術１に係るＡＤＣ回路３を示す図である。図１１に示すように、比較技術１に係るＡＤＣ回路３は、ディバイダ回路３０、ｍ個の遅延回路３２ａ～３２ｍ、ｍ個のＡＤＣ３４ａ～３４ｍおよび統合部３６を備える。

【0062】

ディバイダ回路３０は、入力されるクロック信号ＣＬＯＣＫに基づいて、クロック信号ＣＫｄｉｖ３を遅延回路３２ａ～３２ｍのそれぞれに出力する。遅延回路３２ａ～３２ｍのそれぞれは、クロック信号ＣＫｄｉｖ３の位相の制御および補正を行い、互いに位相の異なるクロック信号ＣＫ３１～ＣＫ３ｍを出力する。

【0063】

ＡＤＣ３４ａ～３４ｍは、アナログ信号ＡＩＮおよびクロック信号ＣＫ３１～ＣＫ３ｍに基づいて、アナログ信号ＡＩＮをＡ／Ｄ変換して、デジタル信号ＤＯＵＴ３１～ＤＯＵＴ３ｍを統合部３６に出力する。統合部３６は、デジタル信号ＤＯＵＴ３１～ＤＯＵＴ３ｍを統合し、デジタルデータＡＤＯＵＴ３を出力する。

【0064】

図１２（ａ）は、比較技術１に係る統合部３６の構成を示すブロック図であり、図１２（ｂ）は、他の統合部３７の例を示すブロック図である。

【0065】

図１２（ａ）に示すように、比較技術１に係る統合部３６は、統合回路３６０、スイッチ３６２、スイッチ３６４、接続経路３６６ａ～３６６ｍ、分岐経路３６８ａ～３６８ｍおよび出力経路３６９を含む。統合回路３６０は、ＡＤＣ３４ａ～３４ｍの出力と接続された接続経路３６６ａ～３６６ｍと接続されている。統合回路３６０には、接続経路３６６ａ～３６６ｍを介してデジタル信号ＤＯＵＴ３１～ＤＯＵＴ３ｍが入力される。統合回路３６０は、デジタル信号ＤＯＵＴ３１～ＤＯＵＴ３ｍを統合して、デジタルデータＡＤＯＵＴ３を出力する。

【0066】

分岐経路３６８ａ～３６８ｍのそれぞれは、接続経路３６６ａ～３６６ｍのそれぞれから分岐した経路である。分岐経路３６８ａ～３６８ｍは、スイッチ３６２の切り替えに応じて、分岐経路３６８ａ～３６８ｍのいずれかが出力経路３６９に接続されるように設けられている。スイッチ３６４は、その切り替えに応じて、統合回路３６０および出力経路３６９のいずれかから外部にデジタルデータが出力されるように構成されている。

【0067】

比較技術１に係る統合部６０は、スイッチ３６２およびスイッチ３６４の切り替えることによって、統合回路３６０のデジタルデータＡＤＯＵＴ３および出力経路３６９を介してデジタル信号ＤＯＵＴ３１～ＤＯＵＴ３ｍのいずれかを出力する。比較技術１では、このデジタルデータＡＤＯＵＴ３とデジタル信号ＤＯＵＴ３１～ＤＯＵＴ３ｍのいずれかとを比較し、その比較結果に応じてＡＤＣ３４の特性が調整される。

【0068】

比較技術１では、ディバイダ回路３０および遅延回路３２ａ～３２ｍにおけるタイミングミスマッチやＡＤＣ３４ａ～３４ｍのミスマッチを補正するためには、デジタルデータＡＤＯＵＴ３とデジタル信号ＤＯＵＴ３１～ＤＯＵＴ３ｍとを比較するための回路（以下、「比較回路」ともいう。）が必要となる。具体的には、比較回路を構成するスイッチ３６２、スイッチ３６４、分岐経路３６８ａ～３６８ｍおよび出力経路３６９などが必要となる。このため、統合部３６の回路構成が大きくなる上、比較回路が高速なＡＤＣ回路の特性に影響を与える。また、比較回路自体（たとえば、分岐経路３６８ａ～３６８ｍ）にも遅延ばらつきがあり、比較回路が正規の経路とは異なる。これも、ＡＤＣ３４の特性の調整を困難にする要因となる。また、この比較回路を含む機構での遅延およびスキューを合わせる設計およびレイアウトは、非常に困難である。

【0069】

図１２（ｂ）に示すように、製品によっては、統合部３７にフィルター回路を含む統合回路３７０を設け、出力スペクトルのスプリアス低減を行うものがある。しかしながら、回路も大きくなり、また、フィルター回路の設計自体も困難である。

【0070】

図１３は、比較技術１に係るＡＤＣ回路３の動作を説明するためのタイミングチャートである。図１３には、クロック信号ＣＫｄｉｖ３、クロック信号ＣＫ３１，ＣＫ３２，ＣＫ３ｍ、デジタル信号ＤＯＵＴ３１，ＤＯＵＴ３２，ＤＯＵＴ３ｍを示している。また、クロック信号ＣＫｄｉｖ３の１周期分の範囲を破線Ａで示している。図１４には、図１３に示す領域Ａを拡大した図を示している。

【0071】

１ｃｈのＡＤＣ３４ａのクロック信号ＣＫ３１は、クロック信号ＣＫｄｉｖとほぼ同じタイミングｔ３１で立ち上がる。２ｃｈのＡＤＣ３４ｂのクロック信号ＣＫ３２は、タイミングｔ３１よりも遅れたタイミングｔ３２で立ち上がる。以降、３ｃｈ～ｍｃｈのＡＤＣのクロック信号は、立ち上がりのタイミングが順次等間隔で遅れ、ｍｃｈのＡＤＣ３４ｍのクロック信号ＣＫｍは、タイミングｔ３３において立ち上がる。

【0072】

ＡＤＣ３４は、入力されるクロック信号の立ち上がりのタイミングでアナログ信号ＡＩＮのＡ／Ｄ変換を開始する。ＡＤＣ３４は、そのクロック信号がｎ（ｎ：２以上の整数）サイクルする間に、アナログ信号ＡＩＮをｎビットのデジタル信号に変換し、タイミングｔ３４においてデジタル信号への変換が完了する。

【0073】

比較技術１に係るＡＤＣ回路１では、以下のような問題がある。
１． 遅延回路３２ａ～３２ｍ自体で位相およびスキュー補正両方を考慮した回路となるため、回路が複雑化し、大きくなる。
２． 遅延回路３２ａ～３２ｍ自体のばらつきが大きくなる（位相の均等性が悪くなる）。
３． ＡＤＣ３４のｃｈ数が増えると、遅延回路３２が大きくなる。
４． １．の理由により、制御線が多くなるため、レイアウト上での配線干渉および配線遅延を考慮したスキューを合わせるレイアウトが難しくなる。この結果、ＡＤＣ回路の開発の難易度が上がり、開発期間が長くなる。

【0074】

（まとめ１）
上述のように比較技術１に係る統合部３６，３７では、回路構成が大きくなったり、レイアウトおよびＡＤＣの特性の調整が困難であったりする。

【0075】

これに対し、図５などを参照しながら説明したＡＤＣ回路１によれば、基準ＡＤＣ１４ｒは、マルチプレクサ１８によって選択されたトリガー信号に基づいて、アナログ信号ＡＩＮをＡ／Ｄ変換する。これにより、基準ＡＤＣ１４ｒがアナログ信号ＡＩＮをＡ／Ｄ変換して得たデジタル信号ＴＯＵＴと、ｍ個のＡＤＣ１４ａ～１４ｍが出力するデジタル信号ＤＯＵＴ１１～ＤＯＵＴ１ｍを統合したデジタルデータＡＤＯＵＴ１とを、比較技術１の比較回路を用いなくとも直接比較できる。

【0076】

このため、ＡＤＣ回路１によれば、比較技術１の比較回路を用いずに調整を行うことが可能となるため、特性改善の調整が容易となる。また、ＡＤＣ回路１によれば、比較技術１の比較回路が不要であり、ＡＤＣ回路１４の正規の出力そのものを使用できるため、ＡＤＣ回路１４の設計が容易となる。レイアウトにおいても、ＡＤＣ１４ａ～１４ｍと同じＡＤＣで構成された基準ＡＤＣ１４ｒを設ける以外には複雑な回路を必要とせず、かつ、クロック信号ＣＬＯＣＫのラインもシンプルとなる。このため、レイアウト（配線のスキュー調整）も非常に容易となり、開発工程を大幅に短縮できる。

【0077】

（比較技術２）
図１５は、比較技術２に係るＡＤＣ回路５を示す図である。比較技術２に係るＡＤＣ回路５は、比較技術１に係るディバイダ回路３０、遅延回路３２ａ～３２ｍおよびＡＤＣ３２ａ～３２ｍを、ディバイダ回路５０、遅延回路５２ａ～５２ｍおよびＡＤＣ５２ａ～５２ｍに置き換えたものである。

【0078】

比較技術２に係るディバイダ回路５０は、入力されるクロック信号ＣＬＯＣＫの位相を制御して、クロック信号ＣＫｄｉｖ５を遅延回路５２ａ～５２ｍに入力する。遅延回路５２ａ～５２ｍは、ディバイダ回路５０から入力されたクロック信号ＣＫｄｉｖ５の位相を補正し、クロック信号ＣＫ５１～ＣＫ５ｍをＡＤＣ３４ａ～３４ｍに入力する。ＡＤＣ５４ａ～５４ｍは、トリガー信号ＡＤＴＲＩＧ１～ＡＤＴＲＩＧｍおよびクロック信号ＣＫ５１～５ｍに基づいて、アナログ信号ＡＩＮをデジタル信号ＤＯＵＴ１～ＤＯＵＴｍに変換する。

【0079】

図１６は、比較技術２に係るＡＤＣ回路５の動作を説明するためのタイミングチャートである。図１６には、クロック信号ＣＫｄｉｖ５、クロック信号ＣＫ５１～ＣＫ５ｍ、トリガー信号ＡＤＴＲＩＧ１，ＡＤＴＲＩＧ２，ＡＤＴＲＩＧｍ、デジタル信号ＤＯＵＴ５１，ＤＯＵＴ５２，ＤＯＵＴ５ｍを示している。

【0080】

１ｃｈのＡＤＣ５４ａは、タイミングｔ４１におけるトリガー信号ＡＤＴＲＩＧ１の立ち上がりに応じて、Ａ／Ｄ変換を開始する。その後、ＡＤＣ５４ａは、クロック信号ＣＫ５１に基づいて、クロック信号ＣＫｄｉｖ５がｎサイクルする間に、アナログ信号をｎビットのデジタル信号ＤＯＵＴ５１に変換する。ここでは、ＡＤＣ５４ａがＡ／Ｄ変換を開始してから、クロック信号ＣＫｄｉｖがｍサイクルしたタイミングｔ４２において、デジタル信号の変換値が確定する。

【0081】

比較技術１とは異なり、比較技術２では、トリガー信号ＡＤＴＲＩＧ１～ＡＤＴＲＩＧｍによって各ＡＤＴ５４の変換開始のクロック信号の立ち上がりのタイミングおよび立ち下がりのタイミングを制御し、クロック信号の位相が制御される。このため、比較技術２に係る遅延回路５２ａ～５２ｍは、位相の制御を行わず補正のみを行う。このため、比較技術２に係るＡＤＣ回路５は、比較技術１に係るＡＤＣ回路３よりも小型かつシンプルな構成となる。しかしながら、以下の問題が生じる。
１． クロック信号で位相制御するため、高速なクロック信号が必要である。
２． インターリーブ１周期の間に、高速なクロック信号のサイクルがｎビット分（ＡＤ変換）分必要となる。
３． １．および２．の理由により、消費電力が大きくなる。
４． ＴＩ－ＡＤＣのｃｈ数をデジタル信号のビット数以下にできない。
５． 各Ａ／Ｄ変換のための制御（トリガー）信号が増え、制御系が増える。
６． ５．の理由により、配線が増え、配線干渉、遅延が増え、レイアウトでのスキュー補正の負荷が増える。

【0082】

（まとめ２）
ＡＤＣ回路を開発する上で、速度、精度および消費電力が、トレードオフとなる。このため、ＡＤＣ回路単体での回路設計は困難であるが、タイム・インターリーブ方式では、低消費で、高精度かつ高速なＡＤＣ回路を開発する事が可能となる。

【0083】

しかしながら、タイム・インターリーブ方式のＡＤＣ回路は、複数のＡＤＣと、インターリーブ方式を用いたアーキテクチャであるため、時間および各ＡＤＣのミスマッチによるエイリアシングアーティファクトが発生することとなる。それらを解決するための回路および制御技術の実現は、困難な課題となっている。

【0084】

図５を参照して説明した実施形態に係るＡＤＣ回路１によれば、シフト回路１０は、互いに位相の異なる複数のトリガー信号を生成する。このトリガー信号により、複数のＡＤＣ１４が、自身で変換タイミング信号を生成し、アナログ信号をｎビットのデジタル信号に変換する。

【0085】

ディバイダ回路３０をシフト回路１０にすることで、複数のＡＤＣに互いに位相の異なる信号を生成するための回路をシンプルにできる。シフト回路１０の出力を、ＡＤＣ１４にトリガー信号として供給することで、システム全体のクロック信号による動作を大幅に削減できる。このため、ＡＤＣ回路１によれば、より簡便な構成でインターリーブ方式のＡＤＣ回路を実現でき、回路の小型化および低消費化を実現できる。

【0086】

また、ＡＤＣ回路１によれば、自励式のＡＤＣ１４が自身でタイミング信号を生成するため、比較技術２のように高速なクロック信号を生成する必要がない。このため、ＡＤＣ回路１は、より低い消費電力のＡＤＣ回路を実現できる。

【0087】

ＡＤＣ回路１によれば、高速かつ低電力でインターリーブ方式のＡＤＣ回路を実現できる。また、位相の制御をシフト回路１０で実施することにより、シンプルな回路でＡＤＣ回路を実現できる。遅延回路１２ａ～１２ｍが位相制御を行わず、補正機能のみとできるため、小型化でき、さらに、遅延回路１２ａ～１２ｍの機能のばらつきを小さくできる。

【0088】

ＡＤＣ回路１によれば、ディバイダ回路（カウンター回路）を用いないため、組合わせ回路によるグリッジケア不要となる。また、位相の制御および補正のための回路がシンプルなので、スキューを考慮した設計、レイアウトが容易となる。すなわち、配線数も少なくなり、配線干渉および配線遅延考慮の必要性を軽減できる。さらに、Ａ／Ｄ変換に必要なクロックサイクル数と、ＴＩ－ＡＤＣのｃｈ数の設計考慮不要となり、設計が容易となる。

【0089】

（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。

【0090】

（項目１）
同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、前記アナログ信号をそれぞれＡ／Ｄ変換する複数のＡＤＣ（Analog Digital Converter）と、
前記複数のＡＤＣのそれぞれがＡ／Ｄ変換して得たデジタル信号を統合し、出力信号を生成する統合部と、
前記複数のトリガー信号から１つのトリガー信号を選択する選択部と、
前記選択部によって選択されたトリガー信号に基づいて前記アナログ信号をＡ／Ｄ変換する基準ＡＤＣと、を備える、
ＡＤＣ回路。

【0091】

（項目２）
前記複数のトリガー信号を生成するように構成されたシフト回路をさらに備え、
前記複数のＡＤＣのそれぞれは、自励式ＡＤＣである、
項目１に記載のＡＤＣ回路。

【0092】

（項目３）
前記シフト回路と前記複数のＡＤＣとの間に配置されている、前記トリガー信号の立ち上がりまたは立ち下がりのタイミングを補正する補正回路をさらに備える、
項目１または２に記載のＡＤＣ回路。

【0093】

（項目４）
前記複数のトリガー信号は、位相の異なるクロック信号をそれぞれ含み、
前記複数のＡＤＣのそれぞれは、前記クロック信号に基づいて前記アナログ信号をＡ／Ｄ変換する、
項目１に記載のＡＤＣ回路。

【0094】

（項目５）
前記統合部が生成した前記出力信号と、前記選択されたトリガー信号に基づいて前記基準ＡＤＣが前記アナログ信号をＡ／Ｄ変換して得たデジタル信号とを比較する比較部と、
前記比較部の比較結果に基づいて、前記選択されたトリガー信号に対応する前記ＡＤＣの動作パラメータを調整する調整部と、をさらに備える、
項目１～４のいずれか一項に記載のＡＤＣ回路。

【符号の説明】

【0095】

１ ＡＤＣ回路、１０ シフト回路、１２ 遅延回路、１４ａ～１４ｍ ＡＤＣ、１４ｒ 基準ＡＤＣ、１６ 統合部、１８ マルチプレクサ（選択部）、１００ フリップフロップ回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】