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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024113993
(43)【公開日】2024-08-23
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
G11C 11/22 20060101AFI20240816BHJP
H10B 51/20 20230101ALI20240816BHJP
【ＦＩ】
G11C11/22 240
G11C11/22 120
H10B51/20
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023019325
(22)【出願日】2023-02-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】田中 玲華
(72)【発明者】
【氏名】齋藤 真澄
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR06
5F083GA10
5F083GA21
5F083JA02
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F083KA11
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083ZA21
(57)【要約】
【課題】メモリの信頼性を向上する。
【解決手段】実施形態のメモリは、第１及び第２トランジスタ間に接続され且つ強誘電体トランジスタを含む複数の第１メモリセルと、第３及び第４トランジスタ間に接続され且つ強誘電体トランジスタを含む複数の第２のメモリセルと、第１トランジスタに接続された第１セレクトゲート線と、第３トランジスタに接続された第２セレクトゲート線と、複数の第１及び第２メモリセルのゲートに接続された複数のワード線と、第１及び第２トランジスタの一端に接続されたビット線と、消去シーケンスを制御する回路と、を含み、回路は、正の電圧値の第１電圧をビット線に印加し、第１電圧より高い正の電圧値の第２電圧を第１及び第２セレクトゲート線に印加し、第１電圧より高い正の電圧値の第３電圧を非選択ワード線に印加し、第１電圧より低い第４電圧を選択ワード線に印加する。
【選択図】 図１３
【解決手段】実施形態のメモリは、第１及び第２トランジスタ間に接続され且つ強誘電体トランジスタを含む複数の第１メモリセルと、第３及び第４トランジスタ間に接続され且つ強誘電体トランジスタを含む複数の第２のメモリセルと、第１トランジスタに接続された第１セレクトゲート線と、第３トランジスタに接続された第２セレクトゲート線と、複数の第１及び第２メモリセルのゲートに接続された複数のワード線と、第１及び第２トランジスタの一端に接続されたビット線と、消去シーケンスを制御する回路と、を含み、回路は、正の電圧値の第１電圧をビット線に印加し、第１電圧より高い正の電圧値の第２電圧を第１及び第２セレクトゲート線に印加し、第１電圧より高い正の電圧値の第３電圧を非選択ワード線に印加し、第１電圧より低い第４電圧を選択ワード線に印加する。
【選択図】 図１３
【特許請求の範囲】
【請求項1】
第１のセレクトトランジスタと、第２のセレクトトランジスタと、前記第１のセレクトトランジスタと前記第２のセレクトトランジスタとの間に直列に接続され且つ第１の強誘電体トランジスタをそれぞれ含む複数の第１のメモリセルと、を含む第１のストリングと、
第３のセレクトトランジスタと、第４のセレクトトランジスタと、前記第３のセレクトトランジスタと前記第４のセレクトトランジスタとの間に直列に接続され且つ第２の強誘電体トランジスタをそれぞれ含む複数の第２のメモリセルと、を含む第２のストリングと、
前記第１のセレクトトランジスタのゲートに接続された第１のセレクトゲート線と、
前記第３のセレクトトランジスタのゲートに接続された第２のセレクトゲート線と、
前記複数の第１のメモリセルのゲートのそれぞれ、及び、前記複数の第２のメモリセルのゲートのそれぞれに接続された複数のワード線と、
前記第１のセレクトトランジスタの一端及び前記第３のセレクトトランジスタの一端に接続されたビット線と、
前記第２のセレクトトランジスタの一端及び前記第４のセレクトトランジスタの一端に接続されたソース線と、
消去シーケンスを制御する回路と、
を具備し、
前記回路は、前記消去シーケンスにおいて、
正の電圧値を有する第１の電圧を、前記ビット線に印加し、
前記第１の電圧より高い正の電圧値を有する第２の電圧を、前記第１のセレクトゲート線及び前記第２のセレクトゲート線のそれぞれに印加し、
前記第１の電圧より高い正の電圧値を有する第３の電圧を、前記複数のワード線のうち複数の第１の非選択ワード線に印加し、
前記第１の電圧より低い第４の電圧を、前記複数のワード線のうち第１の選択ワード線に印加する、
メモリデバイス。
第３のセレクトトランジスタと、第４のセレクトトランジスタと、前記第３のセレクトトランジスタと前記第４のセレクトトランジスタとの間に直列に接続され且つ第２の強誘電体トランジスタをそれぞれ含む複数の第２のメモリセルと、を含む第２のストリングと、
前記第１のセレクトトランジスタのゲートに接続された第１のセレクトゲート線と、
前記第３のセレクトトランジスタのゲートに接続された第２のセレクトゲート線と、
前記複数の第１のメモリセルのゲートのそれぞれ、及び、前記複数の第２のメモリセルのゲートのそれぞれに接続された複数のワード線と、
前記第１のセレクトトランジスタの一端及び前記第３のセレクトトランジスタの一端に接続されたビット線と、
前記第２のセレクトトランジスタの一端及び前記第４のセレクトトランジスタの一端に接続されたソース線と、
消去シーケンスを制御する回路と、
を具備し、
前記回路は、前記消去シーケンスにおいて、
正の電圧値を有する第１の電圧を、前記ビット線に印加し、
前記第１の電圧より高い正の電圧値を有する第２の電圧を、前記第１のセレクトゲート線及び前記第２のセレクトゲート線のそれぞれに印加し、
前記第１の電圧より高い正の電圧値を有する第３の電圧を、前記複数のワード線のうち複数の第１の非選択ワード線に印加し、
前記第１の電圧より低い第４の電圧を、前記複数のワード線のうち第１の選択ワード線に印加する、
メモリデバイス。
【請求項2】
前記消去シーケンスにおいて、消去パルスが、前記第１の選択ワード線に接続された前記第１及び第２のメモリセルに、供給され、
前記消去パルスは、前記第１の電圧と前記第４の電圧との間の電位差に基づいた負の極性を有する、
請求項１に記載のメモリデバイス。
前記消去パルスは、前記第１の電圧と前記第４の電圧との間の電位差に基づいた負の極性を有する、
請求項１に記載のメモリデバイス。
【請求項3】
前記第１の選択ワード線に接続された第１及び第２のメモリセルのゲートの電位は、前記第１の選択ワード線に接続された前記第１及び第２のメモリセルのチャネル端の電位より低い、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項4】
前記消去シーケンスにおいて、
前記第１のセレクトトランジスタのゲートの電位は、前記第１のセレクトトランジスタの前記一端の電位より高く、
前記第３のセレクトトランジスタのゲートの電位は、前記第３のセレクトトランジスタの前記一端の電位より高い、
請求項１に記載のメモリデバイス。
前記第１のセレクトトランジスタのゲートの電位は、前記第１のセレクトトランジスタの前記一端の電位より高く、
前記第３のセレクトトランジスタのゲートの電位は、前記第３のセレクトトランジスタの前記一端の電位より高い、
請求項１に記載のメモリデバイス。
【請求項5】
前記消去シーケンスにおいて、前記第１及び第３のセレクトトランジスタは、オンする、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項6】
前記消去シーケンスにおいて、
前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルのゲートの電位は、前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルのチャネル端の電位より高い、
請求項１に記載のメモリデバイス。
前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルのゲートの電位は、前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルのチャネル端の電位より高い、
請求項１に記載のメモリデバイス。
【請求項7】
前記消去シーケンスにおいて、前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルは、オンする、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項8】
前記第３の電圧は、前記第２の電圧に等しい、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項9】
前記第４の電圧は、グランド電圧である、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項10】
前記第２及び第４のセレクトトランジスタのゲートに接続された第３のセレクトゲート線をさらに具備し、
前記回路は、前記消去シーケンスにおいて、
前記第１の電圧を、前記ソース線に印加し、
前記第２の電圧を、前記第３のセレクトゲート線に印加する、
請求項１に記載のメモリデバイス。
前記回路は、前記消去シーケンスにおいて、
前記第１の電圧を、前記ソース線に印加し、
前記第２の電圧を、前記第３のセレクトゲート線に印加する、
請求項１に記載のメモリデバイス。
【請求項11】
前記回路は、書き込みシーケンスを制御し、
前記回路は、前記書き込みシーケンスにおいて、
書き込みデータに応じた電圧値を有する第５の電圧を、前記ビット線に印加し、
正の電圧値を有する第６の電圧を、前記第１のセレクトゲート線に印加し、
前記第６の電圧より低い第７の電圧を、前記第２のセレクトゲート線に印加し、
正の電圧値を有する第８の電圧を、前記複数のワード線のうち複数の第２の非選択ワード線に印加し、
前記第８の電圧より高い正の電圧値を有する第９の電圧を、前記複数のワード線のうち第２の選択ワード線に印加する、
請求項１に記載のメモリデバイス。
前記回路は、前記書き込みシーケンスにおいて、
書き込みデータに応じた電圧値を有する第５の電圧を、前記ビット線に印加し、
正の電圧値を有する第６の電圧を、前記第１のセレクトゲート線に印加し、
前記第６の電圧より低い第７の電圧を、前記第２のセレクトゲート線に印加し、
正の電圧値を有する第８の電圧を、前記複数のワード線のうち複数の第２の非選択ワード線に印加し、
前記第８の電圧より高い正の電圧値を有する第９の電圧を、前記複数のワード線のうち第２の選択ワード線に印加する、
請求項１に記載のメモリデバイス。
【請求項12】
前記第６の電圧は、前記第２の電圧より低い、
前記第８の電圧は、前記第３の電圧より低い、
請求項１１に記載のメモリデバイス。
前記第８の電圧は、前記第３の電圧より低い、
請求項１１に記載のメモリデバイス。
【請求項13】
前記第１及び第２の強誘電体トランジスタのそれぞれは、酸化ハフニウムを含む、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項14】
第１のセレクトトランジスタと、第２のセレクトトランジスタと、前記第１のセレクトトランジスタと前記第２のセレクトトランジスタとの間に直列に接続され且つ第１の強誘電体トランジスタをそれぞれ含む複数の第１のメモリセルと、を含む第１のストリングと、
第３のセレクトトランジスタと、第４のセレクトトランジスタと、前記第３のセレクトトランジスタと前記第４のセレクトトランジスタとの間に直列に接続され且つ第２の強誘電体トランジスタをそれぞれ含む複数の第２のメモリセルと、を含む第２のストリングと、
前記第１のセレクトトランジスタのゲートに接続された第１のセレクトゲート線と、
前記第３のセレクトトランジスタのゲートに接続された第２のセレクトゲート線と、
前記複数の第１のメモリセルのゲートのそれぞれ、及び、前記複数の第２のメモリセルのゲートのそれぞれに接続された複数のワード線と、
前記第１のセレクトトランジスタの一端及び前記第３のセレクトトランジスタの一端に接続されたビット線と、
前記第２のセレクトトランジスタの一端及び前記第４のセレクトトランジスタの一端に接続されたソース線と、
消去シーケンス及び書き込みシーケンスを制御する回路と、
を具備し、
前記回路は、前記消去シーケンスにおいて、
正の電圧値を有する第１の電圧を、前記ビット線に印加し、
前記第１の電圧より低い第２の電圧を、前記第１及び第２のセレクトゲート線に印加し、
前記第１の電圧より低く、前記第２の電圧より高い第３の電圧を、前記複数のワード線のうち複数の第１の非選択ワード線に印加し、
前記第３の電圧より低い第４の電圧を、前記複数のワード線のうち第１の選択ワード線に印加し、
前記回路は、前記書き込みシーケンスにおいて、
書き込みデータに応じた電圧値を有する第５の電圧を、前記ビット線に印加し、
正の電圧値を有する第６の電圧を、前記第１のセレクトゲート線に印加し、
前記第６の電圧より低い第７の電圧を、前記第２のセレクトゲート線に印加し、
前記第３の電圧より高い正の電圧値を有する第８の電圧を、前記複数のワード線のうち複数の第２の非選択ワード線に印加し、
前記第８の電圧より高い正の電圧値を有する第９の電圧を、前記複数のワード線のうち第２の選択ワード線に印加する、
メモリデバイス。
第３のセレクトトランジスタと、第４のセレクトトランジスタと、前記第３のセレクトトランジスタと前記第４のセレクトトランジスタとの間に直列に接続され且つ第２の強誘電体トランジスタをそれぞれ含む複数の第２のメモリセルと、を含む第２のストリングと、
前記第１のセレクトトランジスタのゲートに接続された第１のセレクトゲート線と、
前記第３のセレクトトランジスタのゲートに接続された第２のセレクトゲート線と、
前記複数の第１のメモリセルのゲートのそれぞれ、及び、前記複数の第２のメモリセルのゲートのそれぞれに接続された複数のワード線と、
前記第１のセレクトトランジスタの一端及び前記第３のセレクトトランジスタの一端に接続されたビット線と、
前記第２のセレクトトランジスタの一端及び前記第４のセレクトトランジスタの一端に接続されたソース線と、
消去シーケンス及び書き込みシーケンスを制御する回路と、
を具備し、
前記回路は、前記消去シーケンスにおいて、
正の電圧値を有する第１の電圧を、前記ビット線に印加し、
前記第１の電圧より低い第２の電圧を、前記第１及び第２のセレクトゲート線に印加し、
前記第１の電圧より低く、前記第２の電圧より高い第３の電圧を、前記複数のワード線のうち複数の第１の非選択ワード線に印加し、
前記第３の電圧より低い第４の電圧を、前記複数のワード線のうち第１の選択ワード線に印加し、
前記回路は、前記書き込みシーケンスにおいて、
書き込みデータに応じた電圧値を有する第５の電圧を、前記ビット線に印加し、
正の電圧値を有する第６の電圧を、前記第１のセレクトゲート線に印加し、
前記第６の電圧より低い第７の電圧を、前記第２のセレクトゲート線に印加し、
前記第３の電圧より高い正の電圧値を有する第８の電圧を、前記複数のワード線のうち複数の第２の非選択ワード線に印加し、
前記第８の電圧より高い正の電圧値を有する第９の電圧を、前記複数のワード線のうち第２の選択ワード線に印加する、
メモリデバイス。
【請求項15】
前記消去シーケンスにおいて、消去パルスが、前記第１の選択ワード線に接続された前記第１及び第２のメモリセルに、供給され、
前記消去パルスは、前記第１の電圧と前記第４の電圧との間の電位差に基づいた負の極性を有し、
前記書き込みシーケンスにおいて、書き込みパルスが、前記第２の選択ワード線に接続された前記第１のメモリセルに、供給され、
前記書き込みパルスは、前記第５の電圧と前記第９の電圧との間の電位差に基づいた正の極性を有する、
請求項１４に記載のメモリデバイス。
前記消去パルスは、前記第１の電圧と前記第４の電圧との間の電位差に基づいた負の極性を有し、
前記書き込みシーケンスにおいて、書き込みパルスが、前記第２の選択ワード線に接続された前記第１のメモリセルに、供給され、
前記書き込みパルスは、前記第５の電圧と前記第９の電圧との間の電位差に基づいた正の極性を有する、
請求項１４に記載のメモリデバイス。
【請求項16】
前記消去シーケンスにおいて、
前記第１のセレクトトランジスタのゲートの電位は、前記第１のセレクトトランジスタの前記一端の電位より低く、
前記第３のセレクトトランジスタのゲートの電位は、前記第３のセレクトトランジスタの前記一端の電位より低い、
請求項１４に記載のメモリデバイス。
前記第１のセレクトトランジスタのゲートの電位は、前記第１のセレクトトランジスタの前記一端の電位より低く、
前記第３のセレクトトランジスタのゲートの電位は、前記第３のセレクトトランジスタの前記一端の電位より低い、
請求項１４に記載のメモリデバイス。
【請求項17】
前記第２及び第４の電圧は、グランド電圧である、
請求項１４に記載のメモリデバイス。
請求項１４に記載のメモリデバイス。
【請求項18】
前記第２及び第４のセレクトトランジスタのゲートに接続された第３のセレクトゲート線をさらに具備し、
前記回路は、前記消去シーケンスにおいて、
前記第１の電圧を、前記ソース線に印加し、
前記第２の電圧を、前記第３のセレクトゲート線に印加し、
前記回路は、前記書き込みシーケンスにおいて、
第１０の電圧を、前記ソース線に印加し、
前記第７の電圧を、前記第３のセレクトゲート線に印加する、
請求項１４に記載のメモリデバイス。
前記回路は、前記消去シーケンスにおいて、
前記第１の電圧を、前記ソース線に印加し、
前記第２の電圧を、前記第３のセレクトゲート線に印加し、
前記回路は、前記書き込みシーケンスにおいて、
第１０の電圧を、前記ソース線に印加し、
前記第７の電圧を、前記第３のセレクトゲート線に印加する、
請求項１４に記載のメモリデバイス。
【請求項19】
前記第１及び第２の強誘電体トランジスタのそれぞれは、酸化ハフニウムを含む、
請求項１４に記載のメモリデバイス。
請求項１４に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
強誘電体の分極特性を利用してデータを記憶するメモリデバイスが、提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－３４６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの信頼性を向上する。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１のセレクトトランジスタと、第２のセレクトトランジスタと、前記第１のセレクトトランジスタと前記第２のセレクトトランジスタとの間に直列に接続され且つ第１の強誘電体トランジスタをそれぞれ含む複数の第１のメモリセルと、を含む第１のストリングと、第３のセレクトトランジスタと、第４のセレクトトランジスタと、前記第３のセレクトトランジスタと前記第４のセレクトトランジスタとの間に直列に接続され且つ第２の強誘電体トランジスタをそれぞれ含む複数の第２のメモリセルと、を含む第２のストリングと、前記第１のセレクトトランジスタのゲートに接続された第１のセレクトゲート線と、前記第３のセレクトトランジスタのゲートに接続された第２のセレクトゲート線と、前記複数の第１のメモリセルのゲートのそれぞれ、及び、前記複数の第２のメモリセルのゲートのそれぞれに接続された複数のワード線と、前記第１のセレクトトランジスタの一端及び前記第３のセレクトトランジスタの一端に接続されたビット線と、前記第２のセレクトトランジスタの一端及び前記第４のセレクトトランジスタの一端に接続されたソース線と、消去シーケンスを制御する回路と、含み、前記回路は、消去シーケンスにおいて、正の電圧値を有する第１の電圧を、前記ビット線に印加し、前記第１の電圧より高い正の電圧値を有する第２の電圧を、前記第１のセレクトゲート線及び前記第２のセレクトゲート線のそれぞれに印加し、前記第１の電圧より高い正の電圧値を有する第３の電圧を、前記複数のワード線のうち複数の第１の非選択ワード線に印加し、前記第１の電圧より低い第４の電圧を、前記複数のワード線のうち第１の選択ワード線に印加する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態のメモリデバイスの構成例を示すブロック図。
【図2】第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
【図3】第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
【図4】第１の実施形態のメモリデバイスのメモリセルの構造例を示す上面図。
【図5】第１の実施形態のメモリデバイスのメモリセルの構造例を示す断面図。
【図6】第１の実施形態のメモリデバイスの動作原理を説明するための図。
【図7】第１の実施形態のメモリデバイスの動作原理を説明するための図。
【図8】第１の実施形態のメモリデバイスの動作原理を説明するための図。
【図9】第１の実施形態のメモリデバイスの動作例を説明するための図。
【図10】第１の実施形態のメモリデバイスの動作例を説明するための図。
【図11】第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
【図12】第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
【図13】第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
【図14】第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
【図15】第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
【図16】第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
【図17】第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
【図18】第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
【図19】第２の実施形態のメモリデバイスの消去シーケンスを説明するための図。
【図20】第２の実施形態のメモリデバイスの消去シーケンスを説明するための図。
【図21】第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
【図22】第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
【図23】実施形態のメモリデバイスの変形例を説明するための図。
【図24】実施形態のメモリデバイスの変形例を説明するための図。
【発明を実施するための形態】
【0007】
【0008】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0009】
【0010】
【0011】
図１は、本実施形態のメモリデバイス１の構成例を説明するためのブロック図である。
【0012】
図１に示されるように、本実施形態のメモリデバイス１は、メモリコントローラ２に電気的に結合される。
【0013】
メモリコントローラ２は、コマンドＣＭＤ、アドレスＡＤＤ及び各種の制御信号ＣＮＴを本実施形態のメモリデバイス１に送る。
【0014】
メモリデバイス１は、コマンドＣＭＤ、アドレスＡＤＤ及び各種の制御信号ＣＮＴを受ける。データＤＡＴは、メモリデバイス１とメモリコントローラ２との間で、転送される。以下において、書き込みシーケンス時に、メモリコントローラ２からメモリデバイス１に転送されるデータＤＡＴは、書き込みデータとよばれる。書き込みデータＤＡＴは、メモリデバイス１内に書き込まれる。読み出しシーケンス時に、メモリデバイス１からメモリコントローラ２に転送されるデータＤＡＴは、読み出しデータとよばれる。読み出しデータＤＡＴは、メモリデバイス１から読み出される。
【0015】
本実施形態のメモリデバイス１は、例えば、メモリセルアレイ１００、コマンドレジスタ１１０、アドレスレジスタ１２０、ロウ制御回路１４０、センスアンプ回路１５０、ドライバ回路１６０、及びシーケンサ１９０を含む。
【0016】
メモリセルアレイ１００は、データを記憶する。メモリセルアレイ１００内に、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１００は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、複数のメモリセルの集合である。各メモリセルは、１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１００の構成は後述される。
【0017】
コマンドレジスタ１１０は、メモリコントローラ２からのコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１９０に読み出しシーケンス、書き込みシーケンス、及び消去シーケンス等を実行させる命令を含んでいる。
【0018】
アドレスレジスタ１２０は、メモリコントローラ２からのアドレスＡＤＤを保持する。アドレスＡＤＤは、例えば、ブロックアドレス、レイヤアドレス、ページアドレス、及びカラムアドレスを含んでいる。ブロックアドレス、レイヤアドレス、ページアドレス、及びカラムアドレスは、ブロックＢＬＫ、ワード線、及びビット線の選択にそれぞれ使用される。以下において、アドレスＡＤＤに基づいて選択されたブロックは、選択ブロックとよばれる。アドレスＡＤＤに基づいて選択されたワード線は、選択ワード線とよばれる。
【0019】
ロウ制御回路１４０は、メモリセルアレイ１００のロウに関する動作を制御する。ロウ制御回路１４０は、アドレスレジスタ１２０内のブロックアドレスに基づいて、メモリセルアレイ１００内の１つのブロックＢＬＫを選択する。ロウ制御回路１４０は、例えば、選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。
【0020】
センスアンプ回路１５０は、メモリセルアレイ１００のカラムに関する動作を制御する。センスアンプ回路１５０は、書き込みシーケンスにおいて、書き込みデータＤＡＴを一時的に保持する。センスアンプ回路１５０は、メモリコントローラ２からの書き込みデータＤＡＴに応じて、メモリセルアレイ１００内に設けられたビット線ＢＬのそれぞれに電圧を印加する。センスアンプ回路１５０は、読み出しシーケンスにおいて、ビット線ＢＬの電位（又は、電流の発生の有無）に基づいてメモリセルＭＣに記憶されたデータを判定する。センスアンプ回路１５０は、この判定結果に基づいたデータを、読み出しデータとしてメモリコントローラ２に転送する。
【0021】
ドライバ回路１６０は、読み出しシーケンス、書き込みシーケンス、消去シーケンス等で使用される電圧を、メモリセルアレイ１００に供給する。ドライバ回路１６０は、アドレスレジスタ１２０内のアドレスに基づいて、例えば、ワード線に対応する配線及びビット線に対応する配線などに所定の電圧を、印加する。ドライバ回路１６０は、実行される各動作シーケンスにおいて、読み出し回路（読み出しドライバともよばれる）、書き込み回路（書き込みドライバともよばれる）及び消去回路（消去ドライバともよばれる）として、機能する。
【0022】
シーケンサ１９０は、メモリデバイス１全体の動作を制御する。例えば、シーケンサ１９０は、コマンドレジスタ１１０内のコマンドＣＭＤに基づいて各回路を制御する。
【0023】
例えば、メモリデバイス１とメモリコントローラ２との間の通信は、ＮＡＮＤインターフェイス規格によってサポートされている。
【0024】
尚、メモリデバイス１は、入出力回路（図示せず）及び電圧生成回路（図示せず）などをさらに含んでいてもよい。入出力回路は、メモリデバイス１とメモリコントローラ２との間における、メモリデバイス１側のインターフェイス回路として機能する。電圧生成回路は、メモリデバイス１の各種の動作のための複数の電圧を、生成する。
【0025】
＜メモリセルアレイ＞
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図である。
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図である。
【0026】
図２において、メモリセルアレイ１００に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されて示されている。
【0027】
図２に示されるように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ＜０＞，ＳＵ＜１＞，ＳＵ＜２＞，ＳＵ＜３＞を含む。各ストリングユニットＳＵ（ＳＵ＜０＞，ＳＵ＜１＞，ＳＵ＜２＞，ＳＵ＜３＞）は、複数のメモリセルストリングＭＳを含む。複数のメモリセルストリングＭＳのそれぞれは、複数のビット線ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ－１＞（ｍは１以上の整数）のうち対応する１つに接続されている。
【0028】
各メモリセルストリングＭＳは、複数のメモリセルＭＣ＜０＞，ＭＣ＜１＞，・・・，ＭＣ＜ｎ－１＞（ｎは１以上の整数）、及びセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。例えば、ｎ個のメモリセルＭＣ（ＭＣ＜０＞，ＭＣ＜１＞，ＭＣ＜２＞，ＭＣ＜３＞，・・・，ＭＣ＜ｎ－２＞，ＭＣ＜ｎ－１＞）が、各メモリセルストリングＭＳ内に設けられている。メモリセルＭＣは、１ビット以上のデータを実質的に不揮発に記憶できる。
【0029】
セレクトトランジスタＳＴ１，ＳＴ２のそれぞれは、各種の動作時におけるストリングユニットＳＵの選択に使用される。例えば、各セレクトトランジスタＳＴ１は、１つ以上のトランジスタを含んでもよい。例えば、各セレクトトランジスタＳＴ２は、１つ以上のトランジスタを含んでもよい。
【0030】
各メモリセルストリングＭＳにおいて、複数のメモリセルＭＣは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内の各メモリセルＭＣ＜０＞，ＭＣ＜１＞，ＭＣ＜２＞，ＭＣ＜３＞，・・・，ＭＣ＜ｎ－２＞，ＭＣ＜ｎ－１＞のゲートは、複数のワード線ＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞，・・・，ＷＬ＜ｎ－２＞，ＷＬ＜ｎ－１＞のうち対応する１つに接続される。
【0031】
各メモリセルストリングＭＳにおいて、セレクトトランジスタＳＴ１の一方の端子（ここでは、ドレイン）は、複数のビット線ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ－１＞のうち対応する１つに接続される。セレクトトランジスタＳＴ１の他方の端子（ここでは、ソース）は、直列接続された複数のメモリセルＭＣの一端に接続される。
【0032】
セレクトトランジスタＳＴ１のゲートのそれぞれは、複数のセレクトゲート線ＳＧＤのうち対応する１つに接続される。ストリングユニットＳＵ０内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ３にそれぞれ接続される。
【0033】
セレクトトランジスタＳＴ２の一方の端子（ここでは、ドレイン）は、直列接続された複数のメモリセルＭＣの他端に接続される。セレクトトランジスタＳＴ２の他方の端子（ここでは、ソース）は、ソース線ＳＬに接続される。同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
【0034】
例えば、複数のセレクトトランジスタＳＴ２のゲートのそれぞれは、１つのセレクトゲート線ＳＧＳに共通に接続される。但し、複数のセレクトゲート線ＳＧＳが、ストリングユニットＳＵ毎に独立に設けられてもよい。
【0035】
上述のメモリセルアレイ１００の回路構成において、複数のブロックＢＬＫ間で同一カラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共通に接続される。
複数のストリングユニットＳＵ間で同一のカラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。
複数のストリングユニットＳＵ間で同一のカラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。
【0036】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣは、例えば、セルユニットＣＵ又はページとよばれる。
【0037】
例えば、１つのセルユニットＣＵは、メモリセルＭＣの各々が１ビットのデータを記憶する場合に、１ページ分のデータを記憶することが可能である。メモリセルＭＣの各々が２ビットのデータを記憶する場合に、１つのセルユニットＣＵは、２ページ分のデータを記憶することが可能である。
【0038】
本実施形態において、メモリセルＭＣは、強誘電体トランジスタ（ＦｅＦＥＴ：ferroelectric field effect transistor）である。強誘電体トランジスタの閾値電圧は、強誘電体トランジスタの強誘電体層の自発分極の向きに応じて、変化する。
【0039】
本実施形態のメモリデバイス１は、自発分極の向きに応じた強誘電体トランジスタＭＣの閾値電圧の変化とデータとの関連付けによって、データを記憶する。
【0040】
本実施形態において、メモリセルＭＣは、強誘電体トランジスタＭＣともよばれる。本実施形態において、強誘電体トランジスタをメモリセルＭＣに用いたメモリデバイスは、強誘電体メモリともよばれる。
【0041】
【0042】
図３に示されるように、複数のメモリセルＭＣは、基板４０の上面（Ｘ－Ｙ面）上に、２次元に配列されている。複数のメモリセルＭＣは、基板４０の上面に対して垂直な方向（Ｚ方向）に、配列されている。このように、本実施形態において、メモリデバイス１は、３次元構造のメモリセルアレイ１００を有する。
【0043】
例えば、基板４０は、半導体基板（例えば、シリコン基板）である。基板４０は、半導体層４１を含む。
【0044】
半導体層４１は、付与されるべき導電型に応じたドーパント（不純物）を含む。例えば、半導体層４１は、ｐ型の半導体層である。半導体層は、所定の濃度のｐ型ドーパント（例えば、ホウ素）を含む。半導体層４１は、例えば、半導体基板４０内に設けられたウェル領域である。
【0045】
複数の半導体領域４４，４５は、半導体層４１内に設けられている。半導体領域４４，４５のそれぞれは、付与されるべき導電型に応じたｎ型又はｐ型のドーパント（不純物）を含む。
【0046】
例えば、半導体領域４４は、ｎ型の半導体領域（拡散層）である。ｎ型の半導体領域４４は、所定の濃度のｎ型ドーパント（例えば、リン又はヒ素）を含む。半導体領域４４は、コンタクトプラグ７０を介して、配線（例えば、金属層）７１に接続されている。コンタクトプラグ７０は、半導体領域４４上に設けられている。コンタクトプラグ７０は、Ｚ方向に延びる。配線７１は、Ｚ方向における半導体層４１の上方に設けられている。配線７１は、ソース線ＳＬとして機能する。
【0047】
例えば、半導体領域４５は、ｐ型の半導体領域（拡散層）である。ｐ型の半導体領域４５は、所定の濃度のｐ型ドーパントを含む。半導体領域４５は、コンタクトプラグ７４を介して、配線（例えば、金属層）７５に接続されている。コンタクトプラグ７４は、半導体領域４５上に設けられている。コンタクトプラグ７４は、Ｚ方向に延びる。配線７５は、Ｚ方向における半導体層４１の上方に設けられている。配線７５は、ウェル配線ＣＰＷＥＬＬとして機能する。配線７５を介した半導体層４１に対する電圧の印加によって、半導体層４１の電位が、制御され得る。
【0048】
複数の導電層５１，５３，５５が、Ｚ方向において半導体層４１上に積層されている。絶縁層（図示せず）が、Ｚ方向に隣り合う導電層５１，５３，５５間に設けられている。
【0049】
導電層５１は、Ｚ方向における基板４０の上方に配置されている。導電層５１は、Ｘ－Ｙ平面に広がる板状の構造を有する。導電層５１は、ソース側セレクトゲート線ＳＧＳとして機能する。導電層５１は、例えば、複数のストリングユニットＳＵ（ＳＵ＜０＞，ＳＵ＜１＞，ＳＵ＜２＞，ＳＵ＜３＞）に共通化されている。
【0050】
複数の導電層５５は、Ｚ方向における導電層５３の上方において、Ｙ方向に配列されている。各導電層５５は、Ｘ方向に延在する。各導電層５５は、ドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ＜０＞，ＳＧＤ＜１＞，ＳＧＤ＜２＞，ＳＧＤ＜３＞）として機能する。各導電層５５は、例えば、ストリングユニットＳＵ（ＳＵ＜０＞，ＳＵ＜１＞，ＳＵ＜２＞，ＳＵ＜３＞）ごとに、互いに分離されている。
【0051】
複数の導電層５３は、Ｚ方向における基板４０の上方に、積層されている。複数の導電層５３は、Ｚ方向における導電層５１と導電層５５との間の空間において、Ｚ方向に並んでいる。各導電層５３は、例えば、Ｘ－Ｙ平面に広がる板状の構造を有する。各導電層５３は、ワード線ＷＬとして機能する。導電層５３は、ブロックＢＬＫ内の複数のストリングユニットＳＵにまたがる。
【0052】
複数のピラー６０が、導電層５１，５３，５５（及び図示されない絶縁層）を含む積層体５００内に、設けられている。各ピラー６０は、Ｚ方向に延びる。ピラー６０は、複数の導電層５１，５３，５５を貫通する。ピラー６０の側面（Ｚ方向に沿う面）は、各導電層５１，５３，５５に対向する。
【0053】
ピラー６０のＺ方向における下端（底部）は、半導体層４１に接触する。ピラー６０のＺ方向における上端（上部）は、コンタクトプラグ７９を介して、配線（例えば、金属層）７８に接続される。配線７８は、Ｙ方向に延びる。配線７８は、ビット線ＢＬとして機能する。例えば、Ｙ方向に並ぶ複数のピラー６０は、１つの配線（ビット線）７８に共通に接続されている。
【0054】
ピラー６０は、半導体層６１、絶縁層６３、強誘電体層６５及びコア層６９を含む。本実施形態において、強誘電体層６５を含むピラー６０は、メモリピラーとよばれる。
【0055】
コア層６９は、Ｚ方向に沿って延在する柱状の構造を有する。例えば、コア層６９の上端は、最上層の配線７８が設けられた領域と導電層５５が設けられた領域との間の領域内に、配置されている。コア層６９の下端は、半導体層６１に接触する。コア層６９は、例えば、二酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【0056】
半導体層６１は、コア層６９と絶縁層６３との間、及び、コア層６９と半導体層４１との間に設けられている。半導体層６１の下端は、コア層６９の下端と半導体層４１の上面との間に設けられている。半導体層６１は、半導体層４１に直接接触した部分を有する。これによって、半導体層６１は、半導体層４１と電気的に接続される。例えば、半導体層６１は、コア層６９を覆っている。半導体層６１は、円筒状（又は楕円筒状）の構造を有する。半導体層６１は、例えば、シリコンを含む層（例えば、ポリシリコン層又はアモルファスシリコン層）である。
【0057】
絶縁層６３は、強誘電体層６５と半導体層６１との間に設けられている。絶縁層６３は、半導体層６１の側面（Ｚ方向に沿う面）を覆っている。絶縁層６３は、例えば、酸化シリコンを含む層である。
【0058】
強誘電体層６５は、導電層５１，５３，５５と絶縁層６３との間に設けられている。強誘電体層６５の側面（Ｚ方向に沿う面）は、導電層５１，５３，５５に対向する。強誘電体層６５は、例えば、酸化ハフニウムを含む層である。シリコン、アルミニウム、バリウム、ジルコニウム、ガドリニウム、ランタン、ストロンチウム及びイットリウムのうち少なくとも１つが添加された酸化ハフニウム層が、強誘電体層６５に用いられてもよい。強誘電体層６５は、自発分極特性を有する。
【0059】
導電層５３とメモリピラー６０との交差部における強誘電体層６５を含む部分が、メモリセル（強誘電体トランジスタ）ＭＣとして、機能する。
導電層５１とメモリピラー６０との交差部における部分が、セレクトトランジスタＳＴ２として、機能する。
導電層５５とメモリピラー６０との交差部における部分が、セレクトトランジスタＳＴ１として、機能する。
導電層５１とメモリピラー６０との交差部における部分が、セレクトトランジスタＳＴ２として、機能する。
導電層５５とメモリピラー６０との交差部における部分が、セレクトトランジスタＳＴ１として、機能する。
【0060】
図４及び図５は、本実施形態のメモリデバイス１における、メモリセルＭＣの構造例を説明するための図である。図４は、本実施形態における、メモリセルＭＣの平面構造を説明するための上面図である。図５は、本実施形態における、メモリセルＭＣの断面構造を説明するための断面図である。
【0061】
【0062】
半導体層６１は、Ｚ方向に延在する円筒状（又は、楕円筒状）の構造を有する。
【0063】
絶縁層６３は、導電層５３と半導体層６１との間に設けられている。絶縁層６３は、円筒状（又は楕円筒状）の構造を有する。円筒状の絶縁層６３は、半導体層６１の側面（Ｚ方向に沿う面）を覆う。
【0064】
強誘電体層６５は、導電層５３と絶縁層６３との間に設けられている。強誘電体層６５は、円筒状（又は、楕円筒状）の構造を有する。円柱状の強誘電体層６５は、絶縁層６３を介して、半導体層６１の側面を覆う。
【0065】
上述のように、本実施形態において、メモリセルＭＣは、強誘電体トランジスタである。
絶縁層６３及び強誘電体層６５を含む積層膜は、強誘電体トランジスタＭＣのゲート絶縁膜として機能する。但し、絶縁層６３のみがゲート絶縁膜として扱われ、強誘電体層６５がメモリ層として扱われてもよい。絶縁層６３は、異なる材料からなる複数の層を含む積層膜でもよいし、ある１つの材料の単層膜でもよい。絶縁層６３は、界面層ともよばれる。
絶縁層６３及び強誘電体層６５を含む積層膜は、強誘電体トランジスタＭＣのゲート絶縁膜として機能する。但し、絶縁層６３のみがゲート絶縁膜として扱われ、強誘電体層６５がメモリ層として扱われてもよい。絶縁層６３は、異なる材料からなる複数の層を含む積層膜でもよいし、ある１つの材料の単層膜でもよい。絶縁層６３は、界面層ともよばれる。
【0066】
導電層５３は、強誘電体メモリ１のワード線ＷＬであるとともに、強誘電体トランジスタＭＣのゲート電極として機能する。導電層５３は、Ｚ方向において絶縁層８９間に設けられている。
導電層５３は、例えば、金属層（例えば、タングステン層）と導電性化合物層（例えば、窒化チタン層）との積層膜である。この場合において、導電性化合物層（図示せず）が、金属層（図示せず）と絶縁層８９との間、及び、金属層と強誘電体層６５との間に設けられている。
導電層５３は、例えば、金属層（例えば、タングステン層）と導電性化合物層（例えば、窒化チタン層）との積層膜である。この場合において、導電性化合物層（図示せず）が、金属層（図示せず）と絶縁層８９との間、及び、金属層と強誘電体層６５との間に設けられている。
【0067】
強誘電体トランジスタＭＣのチャネル領域ＣＨＮ及びソース／ドレイン領域は、半導体層６１内に設けられている。強誘電体トランジスタＭＣのチャネル領域ＣＨＮは、強誘電体層６５及び絶縁層６３を介して導電層５３に対向する。強誘電体トランジスタＭＣの２つのソース／ドレイン領域（Ｓ／Ｄ）は、チャネル領域ＣＨＮを介して、Ｚ方向に並ぶ。
【0068】
このように、強誘電体トランジスタＭＣは、縦型トランジスタである。それゆえ、メモリセルとしての強誘電体トランジスタＭＣの電流経路は、Ｚ方向に沿う。
【0069】
セレクトトランジスタＳＴ（ＳＴ１，ＳＴ２）は、強誘電体トランジスタＭＣと実質的に同じ構造を有する。但し、セレクトトランジスタＳＴの構造は、強誘電体トランジスタＭＣの構造と異なってもよい。例えば、セレクトトランジスタＳＴは、強誘電体層（メモリ層）を有さない構造でもよい。
【0070】
尚、図３の構造のメモリセルアレイ１００は、周知の技術の製造方法によって、形成される。
【0071】
【0072】
本実施形態のメモリデバイス１において、強誘電体トランジスタの分極特性によって、強誘電体トランジスタＭＣが、メモリセルＭＣとして用いられる。
【0073】
図６及び図７は、メモリセルとしての強誘電体トランジスタＭＣの特性を説明するための模式図である。図６は、強誘電体トランジスタＭＣの分極特性を示すグラフである。図６のグラフの横軸は、強誘電体トランジスタＭＣのゲート－ソース間の電圧Ｖｇを示す。図６のグラフの縦軸は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率Ｐを示す。図７は、強誘電体層６５の自発分極の状態に応じた、強誘電体トランジスタＭＣの状態を模式的に示す図である。
【0074】
図６に示されるように、電圧Ｖｇと自発分極率Ｐとの関係において、強誘電体層６５は、ヒステリシス曲線で示される特性を有する。
【0075】
電圧Ｖｇが強誘電体トランジスタＭＣのゲート（ワード線）に印加された場合、電界が強誘電体層６５内に発生する。発生した電界の影響によって、強誘電体層６５内の結晶格子内に配置されたイオンの位置が変化する。これによって、分極が、強誘電体層６５内に発生する。
【0076】
自発分極率（分極量ともよばれる）は、強誘電体層６５の自発分極の度合いを示す。自発分極率は、強誘電体層６５と強誘電体層６５に接する他の層（ここでは、絶縁層６３）との境界領域において、強誘電体層６５に発生する単位面積当たりの表面電荷量のうち、自発分極に由来する電荷の量に応じる。
【0077】
例えば、電圧Ｖｇが０Ｖであり、強誘電体層６５の自発分極率が負の値Ｐａである場合（図６の“Ｑ０”における状態）、図７の（ａ）に示されるように、自発分極ｐｌｚ１における正の自発分極電荷が、導電層（ゲート）５３側に発生し、負の自発分極電荷が、半導体層６１（チャネル領域）側に発生する。以下において、正の自発分極電荷が導電層側に発生している状態は、アップ状態とよばれる。
【0078】
強誘電体層６５が負の自発分極率を有している状態で、強誘電体トランジスタＭＣに印加される電圧Ｖｇが０Ｖから或る正の電圧値“Ｖ１”に増加された場合（図６の“Ｑ１”における状態）、強誘電体層６５の自発分極は、ほとんど反転しない。この場合において、強誘電体層６５の自発分極率Ｐの大きさは、ほとんど変化しない。
【0079】
電圧Ｖｇの電圧値が、Ｖ１から正の電圧値“Ｖ２”に増加された場合（図６の“Ｑ２”における状態）、図７の（ｂ）に示されるように、強誘電体層６５の自発分極ｐｌｚ２の向きが、負の自発分極（以下では、負の自発分極状態ともよばれる）ｐｌｚ１に対して、部分的に反転する。これによって、強誘電体層６５の自発分極率Ｐが、ある値Ｐ１まで急峻に増加する。
【0080】
尚、自発分極の向きが一度反転すると、自発分極の向きが反転した状態は、電圧Ｖｇの電圧値がＶ２から０Ｖに戻されたとしても、維持される。それゆえ、電圧Ｖｇが、状態Ｑ２における電圧値Ｖ２から０Ｖに低下されたとしても、状態Ｑａのように、自発分極率Ｐは、値Ｐａより高い値Ｐｂとなる。
【0081】
電圧Ｖｇの電圧値が、Ｖ２から正の電圧値“Ｖ３”に増加された場合（図６の“Ｑ３”における状態）、強誘電体層６５の自発分極の反転が進行し、自発分極率Ｐは、負の値Ｐ１から正の値Ｐ２まで増加する。
【0082】
上述のように、自発分極の反転状態は、維持される。それゆえ、電圧Ｖｇの電圧値が、状態Ｑ３におけるＶ３から０Ｖに低下された場合（図６の“Ｑｂ”における状態）、自発分極率Ｐは、値Ｐｂより高い値Ｐｃとなる。
【0083】
電圧Ｖｇの電圧値が、Ｖ３から正の電圧値Ｖ４に増加された場合（図６の“Ｑ４”における状態）、図７の（ｃ）に示されるように、強誘電体層６５の自発分極ｐｌｚ２の向きは、ほぼすべて反転する。この場合において、自発分極率Ｐは、正の値Ｐ３まで増加し、例えば、飽和状態となる。
電圧Ｖｇの電圧値がＶ４から０Ｖまで低下された場合、電圧Ｖｇが０Ｖであったとしても、強誘電体層６５は、正の値Ｐｄの自発分極率を有し、正の自発分極率を有する状態Ｑｃを維持する。
電圧Ｖｇの電圧値がＶ４から０Ｖまで低下された場合、電圧Ｖｇが０Ｖであったとしても、強誘電体層６５は、正の値Ｐｄの自発分極率を有し、正の自発分極率を有する状態Ｑｃを維持する。
【0084】
自発分極ｐｌｚ２において、負の自発分極電荷が、導電層（ゲート）５３側に発生し、正の自発分極電荷が、半導体層６１（チャネル領域）側に発生する。以下において、負の自発電極電荷が導電層側に発生している状態は、ダウン状態とよばれる。
【0085】
このように、正の電圧値を有する電圧Ｖｇが、負の自発分極率を有する強誘電体層６５に対して印加された場合、強誘電体層６５の自発分極率は、負の値から正の値側へ変わる。
【0086】
強誘電体層６５が正の自発分極率を有する場合、正の自発分極率に応じた大きさの正の電圧が、強誘電体トランジスタＭＣのゲート（導電層５３）とチャネル領域（半導体層６１）との間に印加された状態となる。
この結果として、強誘電体層６５が正の自発分極率を有する場合の強誘電体トランジスタＭＣの閾値電圧の値は、強誘電体層６５が負の自発分極率を有する場合の強誘電体トランジスタＭＣの閾値電圧の値に比較して、低下する。
この結果として、強誘電体層６５が正の自発分極率を有する場合の強誘電体トランジスタＭＣの閾値電圧の値は、強誘電体層６５が負の自発分極率を有する場合の強誘電体トランジスタＭＣの閾値電圧の値に比較して、低下する。
【0087】
電圧Ｖｇの電圧値が、０Ｖから負の電圧値“Ｖ５”まで低下された場合（図６の“Ｑ５”における状態）、強誘電体層６５の自発分極の向きは、正の分極方向から負の分極方向に反転する。
【0088】
これによって、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率は、正の値から負の値に変わる。この時、強誘電体層６５の自発分極率は、負の値で飽和する。
このように、強誘電体トランジスタＭＣに対する負の極性の電圧Ｖｇの印加によって、強誘電体層６５の自発分極率は、正の値から負の値に変わる。
このように、強誘電体トランジスタＭＣに対する負の極性の電圧Ｖｇの印加によって、強誘電体層６５の自発分極率は、正の値から負の値に変わる。
【0089】
強誘電体層６５の自発分極率が正の値から負の値に変化した後、電圧Ｖｇの電圧値がＶ５から０Ｖまで増加された場合、強誘電体層６５の自発分極率は、負の値（例えば、分極率Ｐａ）を維持する。
【0090】
以上のように、強誘電体層６５の自発分極率の変化に応じて、強誘電体トランジスタＭＣの閾値電圧は、変化する。変化された閾値電圧の大きさは、強誘電体層６５の自発分極の方向を変える電圧値を有する電圧の印加まで、維持される。
【0091】
強誘電体トランジスタがメモリセルＭＣとして用いられる場合、自発分極率に応じて変化する強誘電体トランジスタＭＣの複数の閾値電圧を記憶すべきデータと関連付けることができる。
【0092】
それゆえ、強誘電体トランジスタＭＣは、データを不揮発に記憶するメモリセルＭＣとして、メモリデバイス１に適用され得る。
【0093】
＜閾値電圧とデータとの関係＞
図８は、メモリセルＭＣとしての強誘電体トランジスタＭＣの閾値電圧とデータとの関係を説明するための図である。図８の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は、強誘電体トランジスタＭＣの閾値電圧Ｖｔｈに対応し、グラフの縦軸は、強誘電体トランジスタＭＣの存在確率に対応する。
図８は、メモリセルＭＣとしての強誘電体トランジスタＭＣの閾値電圧とデータとの関係を説明するための図である。図８の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は、強誘電体トランジスタＭＣの閾値電圧Ｖｔｈに対応し、グラフの縦軸は、強誘電体トランジスタＭＣの存在確率に対応する。
【0094】
図８の（ａ）は、メモリセルＭＣとしての強誘電体トランジスタＭＣが１ビットのデータを記憶する場合における、“０”及び“１”データと強誘電体トランジスタＭＣの閾値電圧Ｖｔｈとの関係を示すグラフである。１ビットのデータを記憶するメモリセル（強誘電体トランジスタ）ＭＣは、ＳＬＣ（Single level cell）とよばれる。
【0095】
図８の（ａ）の場合、例えば、或る電圧レベルＶＲより高い電圧値の閾値電圧を有する強誘電体トランジスタＭＣの状態（データ保持状態）は、消去状態（又はＥｒ状態）とよばれる。或る電圧レベルＶＲより低い電圧値の閾値電圧を有する強誘電体トランジスタＭＣの状態は、プログラム状態（又はＡ状態）とよばれる。
【0096】
例えば、強誘電体トランジスタＭＣの消去状態は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率が負の値を有する状態（例えば、図６の“Ｑ０”の状態）に相当する。強誘電体トランジスタＭＣのプログラム状態は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率が正の値を有する状態（例えば、図６の“Ｑｃ”の状態）に相当する。
【0097】
この場合において、例えば、Ｅｒ状態の閾値電圧分布Ｄ１ａは、図６の自発分極率Ｐａの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ａ状態の閾値電圧分布Ｄ２ａは、図６の自発分極率Ｐｄの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。
【0098】
例えば、“０”データが、閾値電圧分布Ｄ１ａに属するＥｒ状態の強誘電体トランジスタＭＣに関連づけられる。“１”データが、閾値電圧分布Ｄ２ｂに属するＡ状態の強誘電体トランジスタＭＣに関連付けられる。
【0099】
上述のように、負の電圧値（例えば、電圧Ｖ５）のゲート－ソース間電圧ＶｇがメモリセルＭＣに印加された場合、メモリセルとしての強誘電体トランジスタＭＣは、消去状態に設定される。正の電圧値（例えば、電圧Ｖ４）のゲート－ソース間電圧ＶｇがメモリセルＭＣに印加された場合、メモリセルとしての強誘電体トランジスタＭＣは、プログラム状態に設定される。
【0100】
以下において、強誘電体トランジスタＭＣのデータ保持状態を消去状態に設定するための電圧パルスは、消去パルスとよばれる。消去パルスは、負の電圧値を有する。
【0101】
強誘電体トランジスタＭＣのデータ保持状態をプログラム状態に設定するための電圧パルスは、書き込みパルス（又はプログラムパルス）とよばれる。書き込みパルスは、正の電圧値を有する。
【0102】
複数の閾値電圧分布を区別するために、隣り合う閾値電圧分布Ｄ１ａ，Ｄ２ａ間に設けられた電圧値（例えば、図８の（ａ）の電圧レベルＶＲ）は、読み出しレベルとよばれる。
【0103】
１つ以上の読み出しレベルＶＲを含む読み出しパルスが、強誘電体トランジスタＭＣに記憶されたデータの読み出し時に、強誘電体トランジスタＭＣのゲートに印加される。
【0104】
読み出しレベルＶＲの印加によって、強誘電体トランジスタＭＣがオンした場合、強誘電体トランジスタＭＣは、読み出しレベルＶＲ以下の閾値電圧を有する。読み出しレベルＶＲの印加によって、強誘電体トランジスタＭＣがオフした場合、強誘電体トランジスタＭＣは、読み出しレベルＶＲより高い閾値電圧を有する。
強誘電体トランジスタＭＣのオン／オフに応じた信号の検知によって、強誘電体トランジスタＭＣが記憶しているデータが、読み出される。
強誘電体トランジスタＭＣのオン／オフに応じた信号の検知によって、強誘電体トランジスタＭＣが記憶しているデータが、読み出される。
【0105】
電圧レベル（以下では、読み出しパス電圧とよばれる）ＶＲＥＡＤが、消去状態の閾値電圧分布Ｄ１ａより高い電圧レベルに、設けられている。強誘電体トランジスタＭＣに対する電圧レベルＶＲＥＡＤの印加によって、強誘電体トランジスタＭＣは、記憶しているデータに依存せずに、オンする。
【0106】
図８の（ｂ）は、メモリセルＭＣが２ビットのデータを記憶する場合における、“００”、“０１”、“１０”及び“１１”のデータと、強誘電体トランジスタＭＣの閾値電圧との関係を示すグラフである。２ビットのデータを記憶するメモリセルＭＣは、ＭＬＣ（Multi level cell）とよばれる。
【0107】
図８の（ｂ）の場合、２ビットデータを記憶する強誘電体トランジスタＭＣは、記憶するデータに応じて、１つの消去状態（Ｅｒ状態）及び３つのプログラム状態（Ａ状態、Ｂ状態及びＣ状態）のうちいずれか１つの状態を有し得る。
【0108】
例えば、Ｅｒ状態の閾値電圧分布Ｄ１ｂは、図６の自発分極率Ｐａの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ａ状態の閾値電圧分布Ｄ２ｂは、図６の自発分極率Ｐｂの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ｂ状態の閾値電圧分布Ｄ３ｂは、図６の自発分極率Ｐｃの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ｃ状態の閾値電圧分布Ｄ４ｂは、図６の自発分極率Ｐｄの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。
【0109】
例えば、“００”データが、消去状態の閾値電圧分布（Ｅｒ状態の分布）Ｄ１ｂの強誘電体トランジスタＭＣに関連付けられる。 “１０”データが、４つの閾値電圧分布のうち最も低い閾値電圧分布（Ｃ状態の分布）Ｄ４ｂの強誘電体トランジスタＭＣに関連付けられる。“０１”データが、消去状態の閾値電圧分布Ｄ１ｂの隣りの閾値電圧分布（Ａ状態の分布）Ｄ２ｂの強誘電体トランジスタＭＣに関連付けられる。“１１”データが、閾値電圧分布Ｄ４ｂと閾値電圧分布Ｄ２ｂとの間の閾値電圧分布（Ｂ状態の分布）Ｄ３ｂの強誘電体トランジスタＭＣに関連付けられている。
【0110】
隣り合う２つの閾値電圧分布間のそれぞれに、読み出しレベルＶＡＲ，ＶＢＲ，ＶＣＲが設けられている。
【0111】
読み出しレベルＶＡＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、消去状態（Ｅｒ状態）に属する値であるかプログラム状態（Ａ状態、Ｂ状態及びＣ状態）に属する値であるか判別される。
読み出しレベルＶＣＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ｃ状態に属する値であるか、Ｂ状態、Ａ状態又はＥｒ状態に属する値であるか判別される。
読み出しレベルＶＢＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ａ状態又はＥｒ状態に属する値であるか、Ｂ状態又はＣ状態に属する値であるか判別される。
読み出しレベルＶＣＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ｃ状態に属する値であるか、Ｂ状態、Ａ状態又はＥｒ状態に属する値であるか判別される。
読み出しレベルＶＢＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ａ状態又はＥｒ状態に属する値であるか、Ｂ状態又はＣ状態に属する値であるか判別される。
【0112】
例えば、読み出しレベルＶＡＲ，ＶＣＲの印加によって、２ビットのデータのうち下位ビットのデータが読み出される。例えば、読み出しレベルＶＢＲの印加によって、２ビットのデータのうち上位ビットのデータが読み出される。
【0113】
このように、強誘電体トランジスタが、メモリセルＭＣとして、メモリデバイス１に適用され得る。これによって、強誘電体メモリが、提供される。
【0114】
【0115】
以下において、動作の対象のメモリセル（強誘電体トランジスタ）ＭＣは、選択セルとよばれる。選択セルを含むメモリセルストリング（動作の対象のメモリセルストリング）は、選択ストリングとよばれる。選択ストリングを含むストリングユニット（動作の対象のストリングユニット）は、選択ストリングユニットとよばれる。選択ストリングユニットを含むブロック（動作の対象のブロック）は、選択ブロックとよばれる。選択セルを含むレイヤは、選択レイヤとよばれる。
【0116】
また、選択セル以外のメモリセルは、非選択セルとよばれる。選択ストリング以外のメモリセルストリングは、非選択ストリングとよばれる。選択ストリングユニット以外のストリングユニットは、非選択ストリングユニットとよばれる。選択ブロック以外のブロックは、非選択ブロックとよばれる。
【0117】
本実施形態において、説明の簡略化のため、１ビットのデータを記憶するメモリセル（ＳＬＣ）に対する各種の動作シーケンスが、例示されている。
【0118】
【0119】
図９は、本実施形態のメモリデバイス１における、書き込みシーケンスに用いられる選択領域を示す模式図である。
【0120】
図９に示されるように、本実施形態において、ページＰＧが、書き込みシーケンスの選択領域として用いられる。
【0121】
ページＰＧは、選択ブロックＢＬＫにおける１つのワード線ＷＬ－Ｓに接続された複数のメモリセルＭＣのうち１つのストリングユニットＳＵに属する複数のメモリセルＭＣ－Ｓの集合である。
【0122】
書き込みシーケンスにおいて、複数のブロックＢＬＫのうち、アドレスに対応する１つのブロック（選択ブロック）ＢＬＫが、選択される。
【0123】
選択ブロックＢＬＫ内において、複数のセレクトゲート線ＳＧＤのうち１つのセレクトゲート線ＳＧＤ－Ｓが、アドレスＡＤＤに基づいて、選択される。複数のセレクトゲート線ＳＧＤのうち残りのセレクトゲート線ＳＧＤ－Ｕは、選択されない。これによって、１つのストリングユニットＳＵ－Ｓが、選択状態に設定され、残りの他のストリングユニットＳＵ－Ｕが、非選択状態に設定される。ストリングユニットＳＵ－Ｓは、活性化される。ストリングユニットＳＵ－Ｕは、非活性化される。
【0124】
複数のワード線ＷＬのうち１つのワード線（選択ワード線）ＷＬ－Ｓが、アドレスＡＤＤに基づいて選択される。
【0125】
これによって、選択ストリングユニットＳＵ－Ｓ内の選択ワード線ＷＬ－Ｓに接続された複数のメモリセルＭＣが、ページＰＧの単位において、書き込みシーケンスの対象として選択される。
【0126】
このように、本実施形態のメモリデバイス１の書き込みシーケンスは、ページＰＧの単位で、実行される。
【0127】
本実施形態のメモリデバイス１の読み出しシーケンスも、書き込みシーケンスと同様に、ページＰＧが、読み出しシーケンスの選択領域に用いられる。
【0128】
図１０は、本実施形態のメモリデバイスにおける、消去シーケンスに用いられる選択領域を示す模式図である。
【0129】
図１０に示されるように、本実施形態において、レイヤＬＹが、消去シーケンスの選択領域として用いられる。
【0130】
レイヤＬＹは、選択ブロックＢＬＫにおける、全てのストリングユニットＳＵのそれぞれに属し且つ１つのワード線ＷＬ－Ｓに接続された複数のメモリセルの集合である。
【0131】
レイヤＬＹは、ブロックＢＬＫより小さく、ページＰＧより大きい領域である。例えば、レイヤＬＹは、サブブロック（１つ以上のストリングユニットを含む制御単位）より小さい領域である。
【0132】
消去シーケンスにおいて、選択ブロックＢＬＫ内において、複数のセレクトゲート線ＳＧＤ－Ｓの全てが、アドレスＡＤＤに基づいて、選択される。これによって、選択ブロックＢＬＫ内の全てのストリングユニットＳＵ－Ｓが、選択状態に設定される。
【0133】
複数のワード線ＷＬのうち１つのワード線（選択ワード線）ＷＬ－Ｓが、アドレスＡＤＤに基づいて選択される。
【0134】
これによって、全てのストリングユニットＳＵ－Ｓの選択ワード線ＷＬ－Ｓに接続された複数のメモリセル（全てのメモリセル）ＭＣが、レイヤＬＹの単位において、消去シーケンスの対象として選択される。
【0135】
このように、本実施形態のメモリデバイス１の消去シーケンスは、ページＰＧの単位で、実行される。
【0136】
以上のように、本実施形態のメモリデバイス１において、消去シーケンスの選択領域（選択されるメモリセルの個数）は、書き込みシーケンスの選択領域と異なる。
【0137】
【0138】
【0139】
図１１に示されるように、消去パルスＶＥＲＡは、負の極性の電圧である。例えば、消去パルスＶＥＲＡは、四角形状のパルス波形を有する。消去パルスＶＥＲＡは、負の電圧値Ｖａを有する。消去パルスＶＥＲＡは、或る大きさのパルス幅を有する。
【0140】
消去パルスＶＥＲＡのような、強誘電体トランジスタＭＣに対する負の極性の電圧は、強誘電体トランジスタＭＣのチャネル領域（半導体層６１）側の電位が、強誘電体トランジスタＭＣのゲート電極（導電層５３）側の電位より高くなる状態の電圧である。負の極性の電圧が、選択ワード線ＷＬ－Ｓに接続された選択セルＭＣ－Ｓに印加される場合、ドライバ回路１６０は、メモリピラー６０の電位を、選択ワード線ＷＬ－Ｓの電位より高くする。
【0141】
図１２は、本実施形態のメモリデバイス１の消去シーケンスにおける、選択ブロックＢＬＫ内の各配線の電位状態（印加電圧）を説明するための模式図である。図１３は、本実施形態のメモリデバイス１の消去シーケンスにおける、選択ブロックＢＬＫ内の各配線の電位の遷移の一例を示すタイミングチャートである。図１４は、本実施形態のメモリデバイス１の消去シーケンスの動作例を説明するための模式図である。
【0142】
消去シーケンスの実行時、メモリコントローラ２は、メモリデバイス１に、消去コマンドＣＭＤ及びアドレス（選択アドレス）ＡＤＤを送る。或るタイミング（例えば、図１３の時刻ｔ１０）において、メモリデバイス１は、消去コマンドＣＭＤ及びアドレスＡＤＤを受ける。
【0143】
本実施形態のメモリデバイス１は、消去コマンドＣＭＤに基づいて、アドレスＡＤＤに示されるメモリセルアレイ１００内の領域に対して、消去シーケンスを実行する。
【0144】
消去シーケンス時において、データの消去対象のメモリセルＭＣを含む、ブロックＢＬＫ、ストリングユニットＳＵ及びワード線ＷＬが、選択状態にそれぞれ設定される。
【0145】
本実施形態のメモリデバイス１は、消去シーケンスにおける消去動作を、１つのレイヤＬＹの単位で実行する。レイヤ単位の消去シーケンスにおいて、選択された１つのブロックＢＬＫ内の複数のストリングユニットＳＵが選択され、複数のストリングユニットＳＵに共有される１つのワード線ＷＬが、選択される。
【0146】
レイヤ単位の消去シーケンス時において、ドライバ回路１６０は、シーケンサ１９０の制御によって、各種の電圧を、メモリセルアレイ１００内の複数の配線ＷＬ，ＳＧＳ，ＳＧＤ，ＢＬ，ＳＬのそれぞれに、供給する。
【0147】
図１２乃至図１４に示されるように、時刻ｔ１１において、本実施形態のメモリデバイス１の消去シーケンスにおいて、ドライバ回路１６０は、正の電圧値を有する電圧ＶＳＧＤ１，ＶＳＧＳ１を、セレクトゲート線ＳＧＤ，ＳＧＳのそれぞれに印加する。以下において、セレクトゲート線ＳＧＤ，ＳＧＳのそれぞれに印加される電圧は、セレクトゲート線電圧とよばれる。例えば、本実施形態の消去シーケンスにおいて、セレクトゲート線電圧ＶＳＧＤ１，ＶＳＧＳ１は、７．５Ｖ程度である。
【0148】
ドライバ回路１６０は、正の電圧値を有する非選択電圧ＶＵＳＥＬ１を、ロウ制御回路１４０を介して、複数の非選択ワード線ＷＬ－Ｕに印加する。例えば、非選択電圧ＶＵＳＥＬ１は、＋７．５Ｖ程度である。尚、非選択電圧ＶＵＳＥＬ１は、セレクトゲート線電圧ＶＳＧＤ１，ＶＳＧＳ１の印加と異なるタイミングにおいて、非選択ワード線ＷＬ－Ｕに印加されてもよい。
【0149】
時刻ｔ１２において、ドライバ回路１６０は、正の電圧値を有する電圧ＶＢＬ１，ＶＳＬ１を、センスアンプ回路１５０及びロウ制御回路１４０を介して、ビット線ＢＬ及びソース線ＳＬに印加する。以下において、ビット線ＢＬに印加された電圧は、ビット線電圧とよばれ、ソース線ＳＬに印加された電圧は、ソース線電圧とよばれる。ビット線電圧ＶＢＬ１は、セレクトゲート線電圧ＶＳＧＤ１，ＶＳＧＳ１より小さい正の電圧である。ソース線電圧ＶＳＬ１は、セレクトゲート線電圧ＶＳＧＤ１，ＶＳＧＳ１より小さい正の電圧である。本実施形態の消去シーケンスにおいて、ビット線電圧ＶＢＬ１及びソース線電圧ＶＳＬ１は、例えば、＋５Ｖ程度である。
【0150】
尚、ビット線電圧ＶＢＬ１及びソース線電圧ＶＳＬ１が、ビット線ＢＬ及びソース線ＳＬにそれぞれ印加された後に、セレクトゲート線電圧ＶＳＧＤ１，ＶＳＧＳ１が、セレクトゲート線ＳＧＤ－Ｓ，ＳＧＳにそれぞれ印加されてもよい。
【0151】
本実施形態において、セレクトゲート線ＳＧＤとビット線ＢＬとの間の電位差、及び、セレクトゲート線ＳＧＳとソース線ＳＬとの間の電位差は、セレクトトランジスタＳＴの閾値電圧以上の正の電圧値を有する。例えば、セレクトトランジスタＳＴ（ＳＴ１，ＳＴ２）のゲートとチャネル領域との間に印加される電圧は、例えば、＋２．５Ｖである。
【0152】
それゆえ、消去シーケンスにおいて、各セレクトトランジスタＳＴ１，ＳＴ２は、オンする。オン状態のセレクトトランジスタＳＴ１，ＳＴ２は、電子（ｅ－）を、メモリピラー６０内に供給する。
【0153】
本実施形態において、非選択ワード線ＷＬ－Ｕとビット線ＢＬとの間の電位差、及び、非選択ワード線ＷＬ－Ｕとソース線ＳＬとの間の電位差は、正の電圧値を有する。正の極性を有する電圧が、非選択セルＭＣ－Ｕのゲートとチャネル領域との間に、印加される。強誘電体トランジスタＭＣに対する正の極性の電圧は、強誘電体トランジスタＭＣのゲート電極（導電層５３）側の電位が、強誘電体トランジスタＭＣのチャネル領域（半導体層６１）側の電位より高くなる状態の電圧である。例えば、非選択セルＭＣ－Ｕのゲートとチャネル領域との間に印加される電圧は、例えば、＋２．５Ｖである。これによって、非選択セルＭＣ－Ｕは、オンする。
【0154】
電子が、オン状態のセレクトトランジスタＳＴ１，ＳＴ２を介して、非選択セルＭＣ－Ｕのチャネル領域に供給される。これによって、電子に起因するチャネルが、非選択セルＭＣ－Ｕのチャネル領域内に形成される。
【0155】
ドライバ回路１６０は、図１１の消去パルスＶＥＲＡを、選択レイヤＬＹに対応する選択ワード線ＷＬ－Ｓに接続されたメモリセルＭＣに供給する。
【0156】
負の極性の電圧がメモリセルＭＣに印加される場合、ドライバ回路１６０は、メモリピラー６０の電位をワード線ＷＬ（導電層５３）の電位より高くする。
【0157】
上述のように、ビット線ＢＬ及びソース線ＳＬに、正の電圧値を有する電圧ＶＢＬ１，ＶＳＬ１が、それぞれ印加されている。ドライバ回路１６０は、選択レイヤＬＹに対応する選択ワード線ＷＬ－Ｓに、電圧ＶＳＳを有する選択ワード線電圧ＶＷＬＥＲＡを、印加する。例えば、選択ワード線電圧ＶＷＬＥＲＡは、グランド電圧である。より具体的な一例は、選択ワード線電圧ＶＷＬＥＲＡは、０Ｖである。
【0158】
これによって、選択セルＭＣ－Ｓのチャネル領域（メモリピラー６０）の電位が、選択セルＭＣ－Ｓのゲートの電位より高くなる。
【0159】
したがって、負の極性の消去パルスＶＥＲＡが、選択ワード線ＷＬ－Ｓに接続された選択セルＭＣ－Ｓのそれぞれに印加される。例えば、消去パルスＶＥＲＡは、選択ワード線ＷＬ－Ｓとビット線ＢＬとの間の電位差、又は、選択ワード線ＷＬ－Ｓとソース線ＳＬとの間の電位差に応じた電圧値を有する。例えば、消去パルスＶＥＲＡの電圧値は、－５Ｖ程度である。
【0160】
ドライバ回路１６０は、ビット線電圧ＶＢＬ１、ソース線電圧ＶＳＬ１及び選択ワード線電圧ＶＷＬＥＲＡの供給期間の制御によって、消去パルスＶＥＲＡのパルス幅（電圧供給期間）を制御する。
【0161】
本実施形態において、消去パルスＶＥＲＡは、選択セルＭＣ－Ｓのチャネルエッジ（メモリセルのチャネル領域－ドレイン間の領域）において、ＧＩＤＬ（Gate induced drain leakage）を発生させ得る電圧値を有する。
【0162】
上述のように、本実施形態のメモリデバイス１の消去シーケンスにおいて、正の極性の電圧が、セレクトトランジスタＳＴのゲートとチャネル領域との間に、印加される。したがって、セレクトトランジスタＳＴのチャネルエッジにおいてＧＩＤＬは、発生しない。ビット線ＢＬ及びソース線ＳＬの正の電位が、オン状態のセレクトトランジスタＳＴ及び非選択セルＭＣ－Ｕを介して、選択セルＭＣ－Ｓの近傍に転送される。
【0163】
図１４に示されるように、本実施形態において、ＧＩＤＬは、選択セルＭＣ－Ｓのチャネルエッジで、発生する。選択セルＭＣのチャネルエッジにおいて発生したＧＩＤＬによる正孔（ｈ＋）が、選択セルＭＣ－Ｓの消去動作に、作用する。発生した正孔によって、正孔に起因したチャネルが、選択セルＭＣ－Ｓのチャネル領域内に形成される。これによって、選択セルＭＣ－Ｓのチャネル領域の電位は、上昇する。例えば、消去パルスＶＥＲＡの電圧値は、例えば、－５Ｖ程度である。
【0164】
消去パルスＶＥＲＡの供給によって、選択セルＭＣ－Ｓである強誘電体トランジスタＭＣは、消去状態に設定される。
【0165】
尚、選択セルＭＣ－ＳのチャネルエッジでＧＩＤＬが発生する電圧であれば、選択ワード線電圧ＶＷＬＥＲＡは、正の電圧値を有していてもよいし、負の電圧値を有していてもよい。
【0166】
この後、消去パルスＶＥＲＡの供給が、停止される。
【0167】
時刻ｔ１３において、ドライバ回路１６０は、ビット線ＢＬ及びソース線ＳＬの電位を下げる。ドライバ回路１６０は、０Ｖの電圧ＶＳＳを、ビット線ＢＬ及びソース線ＳＬに印加する。ドライバ回路１６０は、選択ワード線ＷＬ－Ｓに、０Ｖの電圧ＶＳＳを印加する。
【0168】
消去パルスＶＥＲＡの供給が停止された後、時刻ｔ１４において、ドライバ回路１６０は、０Ｖの電圧ＶＳＳを、セレクトゲート線ＳＧＤ－Ｓ，ＳＧＳに印加される。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オフする。
【0169】
ドライバ回路１６０は、０Ｖの電圧ＶＳＳを、非選択ワード線ＷＬ－Ｕに印加する。これによって、非選択セルＭＣ－Ｕは、オフする。
【0170】
尚、電圧ＶＳＳが、ワード線ＷＬ－Ｓ，ＷＬ－Ｕ及びセレクトゲート線ＳＧＤ－Ｓ，ＳＧＳに印加された後、電圧ＶＳＳが、ビット線ＢＬ及びソース線ＳＬに印加されてもよい。
【0171】
以上のように、本実施形態のメモリデバイス１において、消去シーケンスが、完了する。
【0172】
本実施形態において、消去シーケンス時、非選択セルＭＣ－Ｕは、メモリセルＭＣのゲート電圧が、チャネル領域（メモリピラー）の電位より高い。消去シーケンス時、正の極性を有する電圧が、非選択セルＭＣ－Ｕに印加されている。これによって、非選択セルＭＣ－Ｕにおける消去ディスターブの発生は、抑制される。尚、消去ディスターブは、消去シーケンスにおける非選択セルの閾値電圧の値が意図せずに消去状態側にシフトする不良のことである。
【0173】
本実施形態のメモリデバイス１の消去シーケンスにおいて、消去パルスＶＥＲＡの供給の後に、消去ベリファイが、実行されてもよい。尚、消去シーケンスは、複数のレイヤＬＹに対して、同時に又は連続して実行されてもよい。
【0174】
【0175】
【0176】
図１５に示されるように、書き込みパルスＶＷＲは、正の極性の電圧である。例えば、書き込みパルスＶＷＲは、四角形状のパルス波形を有する。書き込みパルスＶＷＲは、正の電圧値Ｖｂを有する。書き込みパルスＶＷＲは、或る大きさのパルス幅を有する。
【0177】
書き込みシーケンスにおいて、書き込みパルスＶＷＲをメモリセル（強誘電体トランジスタ）ＭＣに供給する動作は、プログラム動作とよばれる。
【0178】
書き込みパルスＶＷＲのような、強誘電体トランジスタＭＣに対する正の極性の電圧は、強誘電体トランジスタＭＣのゲート電極（導電層５３）側の電位が、強誘電体トランジスタＭＣのチャネル領域（半導体層６１）側の電位より高くなる状態の電圧である。正の極性の電圧が、選択ワード線ＷＬ－Ｓに接続された選択セルＭＣ－Ｓに印加される場合、ドライバ回路１６０は、選択ワード線ＷＬ－Ｓの電位を、メモリピラー６０の電位より高くする。
【0179】
例えば、書き込みシーケンスにおいて、書き込みパルスＶＷＲの供給によるプログラム動作の後、データの書き込みのベリファイ動作が、実行される。
【0180】
ベリファイ動作において、正の極性のベリファイパルスＶＶＦＹが、強誘電体トランジスタＭＣに供給される。ベリファイパルスＶＶＦＹは、四角形状のパルス波形を有する。ベリファイパルスＶＶＦＹは、正の電圧値Ｖｃを有する。電圧値Ｖｃは、電圧値Ｖｂより小さい。尚、電圧値Ｖｃは、メモリセルＭＣの強誘電体層の分極の変化が生じる電圧値より小さい。電圧値Ｖｃは、隣り合う２つの閾値分布間の電圧値に設定される。例えば、電圧値Ｖｃは、プログラム状態の閾値分布の上限値に対応する。
【0181】
ベリファイ動作の実行によって、データの書き込み対象のメモリセルＭＣの閾値電圧が、書き込むべきデータに対応した閾値電圧（閾値分布）に達したか否か、ベリファイされる。
【0182】
強誘電体トランジスタＭＣの閾値電圧が、書き込むべきデータに対応した閾値電圧に達している場合、ベリファイパルスＶＶＦＹが印加された強誘電体トランジスタＭＣは、オンする。強誘電体トランジスタＭＣの閾値電圧が、書き込むべきデータに対応した閾値電圧に達していない場合、ベリファイパルスＶＶＦＹが印加された強誘電体トランジスタＭＣは、オフする。この結果として、データの書き込み（プログラム動作）の成否が、判断され得る。
【0183】
図１６は、本実施形態のメモリデバイス１の書き込みシーケンスにおける、各配線の電位状態（印加電圧）を説明するための模式図である。図１７は、本実施形態のメモリデバイス１の書き込みシーケンスにおける、各配線の電位の遷移を示すタイミングチャートである。図１８は、本実施形態のメモリデバイス１の書き込みシーケンスにおける、書き込みシーケンス時の選択ブロックＢＬＫ内の状態を模式的に説明するための図である。
【0184】
例えば、書き込みシーケンスは、上述の消去シーケンスが実行された後に、消去状態のメモリセルＭＣに対して、実行される。
【0185】
書き込みシーケンスの実行時、メモリコントローラ２は、メモリデバイス１に、書き込みコマンドＣＭＤ、アドレスＡＤＤ及び書き込みデータＤＡＴを送る。例えば、図１７の時刻ｔ２０において、メモリデバイス１は、書き込みコマンドＣＭＤ、アドレスＡＤＤ及び書き込みデータＤＡＴを受ける。
【0186】
本実施形態のメモリデバイス１は、書き込みコマンドＣＭＤに基づいて、アドレスＡＤＤに示されるメモリセルアレイ１００内の領域に対して、書き込みシーケンスを実行する。
【0187】
書き込みシーケンス時において、データの書き込み対象のメモリセル（選択セル）ＭＣ－Ｓを含むストリングユニットＳＵ及びブロックＢＬＫが、選択状態にそれぞれ設定される。
【0188】
本実施形態において、書き込みシーケンスにおけるプログラム動作は、ページＰＧの単位で実行される。ページ単位のプログラム動作において、選択ブロックＢＬＫ内の複数のストリングユニットＳＵのうち１つのストリングユニットＳＵ－Ｓが選択され、複数のワード線ＷＬのうち１つのワード線ＷＬ－Ｓが、選択される。書き込みシーケンスにおいて、１つの選択ストリングユニットＳＵ－Ｓ以外のストリングユニットＳＵ－Ｕは、選択されない。
【0189】
図１２の例において、第１のストリングユニットＳＵ＜０＞が選択され、ワード線ＷＬ＜ｉ＞が選択される。これによって、選択ワード線ＷＬ－Ｓに接続された複数のメモリセルＭＣのうち、選択された第１のストリングユニットＳＵ＜０＞に属する複数のメモリセルＭＣ（セルユニット）が、プログラム対象に選択される。
【0190】
尚、書き込みシーケンスにおける選択ワード線ＷＬ－Ｓのアドレスは、書き込みシーケンスの直前に実行された消去シーケンスにおける選択ワード線ＷＬ－Ｓのアドレスと同じ場合もあるし、異なる場合もある。
【0191】
書き込みシーケンス時において、ドライバ回路１６０は、シーケンサ１９０の制御によって、各種の電圧を、メモリセルアレイ１００内の複数の配線ＷＬ，ＳＧＤ，ＳＧＳ，ＢＬ，ＳＬのそれぞれに、供給する。
【0192】
【0193】
０Ｖの電圧ＶＳＳが、ソース線ＳＬに印加される。尚、書き込みシーケンスにおいて、正の電圧値を有する電圧が、ソース線ＳＬに印加されてもよい。
【0194】
ビット線ＢＬの電位は、選択セルＭＣ－Ｓに書き込まれるデータに応じて、設定される。０Ｖの電圧ＶＳＳが、メモリセルＭＣの閾値電圧の大きさをシフトさせるメモリセル（以下では、プログラム対象セルとよばれる）に接続されたビット線ＢＬに印加される。正の電圧値を有する電圧ＶＢＬ０が、メモリセルＭＣの閾値電圧の大きさをシフトさせないメモリセル（以下では、プログラム禁止セルとよばれる）に接続されたビット線ＢＬに印加される。
【0195】
時刻ｔ２２において、ドライバ回路１６０は、選択されたセレクトゲート線ＳＧＤ＜０＞に、ロウ制御回路１４０を介して、正の電圧値を有するセレクトゲート線電圧ＶＳＧＤ０を印加する。電圧ＶＳＧＤ０は、消去シーケンスにおける電圧ＶＳＧＤ１より低い。例えば、電圧ＶＳＧＤ０の電圧値は、＋２．５Ｖ程度である。
【0196】
セレクトゲート線ＳＧＤ＜０＞とビット線ＢＬとの間の電位差に応じて、選択されたセレクトゲート線ＳＧＤに接続されたセレクトトランジスタＳＴ１は、オン又はオフする。
【0197】
ドライバ回路１６０は、非選択のセレクトゲート線ＳＧＤ＜１＞，・・・，ＳＧＤ＜３＞に、ロウ制御回路１４０を介して、或る電圧値を有する電圧ＶＵＳＧＤを印加する。例えば、電圧ＶＵＳＧＤは、例えば、グランド電圧ＶＳＳである。これによって、非選択のセレクトゲート線ＳＧＤに接続されたセレクトトランジスタＳＴ１は、オフする。非選択ストリングユニットＳＵ－Ｕの複数のメモリセルストリング（非選択ストリング）ＭＳのそれぞれは、オフ状態のセレクトトランジスタＳＴ１によって、ビット線ＢＬから電気的に分離される。
【0198】
ドライバ回路１６０は、選択ブロックＢＬＫ内のセレクトゲート線ＳＧＳに、ロウ制御回路１４０を介して、０Ｖ又は正の電圧値を有する電圧ＶＳＧＳ０を印加する。例えば、セレクトトランジスタＳＴ２は、オフする。これによって、選択ブロックＢＬＫ内の複数のメモリセルストリング（選択及び非選択ストリング）ＭＳは、ソース線ＳＬから電気的に分離される。非選択ストリングＭＳのメモリピラー６０は、電気的にフローティングな状態になる。
【0199】
ドライバ回路１６０は、正の電圧値を有する電圧（非選択電圧又は書き込みパス電圧とよばれる）ＶＵＳＥＬ０を、ロウ制御回路１４０を介して、非選択の複数のワード線ＷＬ－Ｕに印加する。書き込みパス電圧ＶＵＳＥＬ０は、消去シーケンス時の非選択電圧ＶＵＳＥＬ１より低い。例えば、書き込みパス電圧ＶＵＳＥＬ０は、＋２．５Ｖ程度の電圧である。
【0200】
時刻ｔ２３において、ドライバ回路１６０は、図１５の書き込みパルスＶＷＲを、選択ワード線ＷＬに接続されたメモリセルＭＣに供給する。
【0201】
上述のように、選択セルＭＣ－Ｓに書き込まれるデータに応じて、０Ｖ又は正の電圧値のビット線電圧ＶＢＬが、ビット線ＢＬに印加されている。電圧ＶＳＳが、ビット線ＢＬに印加されている場合、０Ｖの電圧ＶＳＳが、オン状態のセレクトトランジスタＳＴ１を介して、メモリピラー６０に印加される。正の電圧ＶＢＬ０が、ビット線ＢＬに印加されている場合、電圧ＶＳＧＤ０が印加されているセレクトトランジスタＳＴ１は、カットオフする。それゆえ、選択セルＭＣ－Ｓが設けられているメモリピラー６０は、カットオフ状態のセレクトトランジスタＳＴ１によって、ビット線ＢＬから電気的に分離される。プログラム禁止の選択セルＭＣ－Ｓが設けられているメモリピラー６０は、電気的にフローティングな状態になる。
【0202】
ドライバ回路１６０は、正の電圧値の電圧ＶＷＬＰＧＭを、選択ワード線ＷＬ－Ｓに印加する。電圧ＶＷＬＰＧＭは、例えば、＋５Ｖ程度の電圧である。
【0203】
これによって、正の極性の書き込みパルスＶＷＲが、プログラム対象の選択セルＭＣ－Ｓのそれぞれに印加される。書き込みパルスＶＷＲは、ワード線ＷＬ－Ｓとプログラム対象に選択されたビット線ＢＬとの間の電位差に応じた電圧値Ｖｂを有する。
【0204】
例えば、ドライバ回路１６０は、ワード線ＷＬに対する電圧の供給期間の制御によって、書き込みパルスＶＷＲのパルス幅（電圧供給期間）を制御する。
【0205】
これによって、プログラム対象の選択セルＭＣ－Ｓの閾値電圧は、プログラム状態の閾値電圧に対応する値にシフトする。
【0206】
ビット線電圧ＶＢＬ０が正の電圧値を有する場合、プログラム禁止セルの選択セルＭＣ－Ｓのゲートとチャネル領域との間に印加される電圧は、フローティング状態のメモリピラー６０内のチャネルブーストによって、書き込みパルスＶＷＲより小さくなる。この場合において、プログラム禁止の選択セルＭＣ－Ｓは、書き込みパルスＶＷＲが印加される前の状態（例えば、消去状態）を維持する。
【0207】
この後、書き込みパルスＶＷＲの供給が、停止される。時刻ｔ２４において、ドライバ回路１６０は、選択ワード線ＷＬの電圧を、電圧ＶＷＬＰＧＭから０Ｖに下げる。
【0208】
書き込みパルスＶＷＲの供給が停止された後、時刻ｔ２５において、ドライバ回路１６０は、複数の非選択ワード線ＷＬ－Ｕに、０Ｖの電圧を印加する。０Ｖの電圧ＶＳＳが、選択されたセレクトゲート線ＳＧＤ－Ｓ（及びセレクトゲート線ＳＧＳ）に印加される。これによって、セレクトトランジスタＳＴ１は、オフする。
【0209】
時刻ｔ２６において、ドライバ回路１６０は、ビット線ＢＬ（及びソース線ＳＬ）に、０Ｖの電圧を印加する。
【0210】
以上のように、書き込みシーケンスのプログラム動作が、終了する。
【0211】
例えば、ドライバ回路１６０は、プログラム動作後において、書き込みシーケンスのベリファイ動作を行う。ベリファイ動作によって、プログラム動作後の選択セルＭＣの閾値電圧の大きさが、ベリファイされる。
【0212】
図１５に示されるように、正の極性（正の電圧値）を有する電圧（ベリファイパルス）ＶＶＦＹが、選択セルＭＣに供給される。
【0213】
ドライバ回路１６０は、正の電圧値を有する電圧を、ビット線ＢＬに印加する。ドライバ回路１６０は、正の電圧値を有する電圧を、選択されたセレクトゲート線ＳＧＤ，ＳＧＳに印加する。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オンする。
【0214】
ベリファイ動作時において、ドライバ回路１６０は、正の電圧値を有する電圧（非選択電圧）ＶＲＥＡＤを、非選択ワード線ＷＬ－Ｕに印加する。これによって、非選択セルＭＣ－Ｕは、オンする。
【0215】
ドライバ回路１６０は、正の電圧値を有する電圧を、選択ワード線ＷＬ－Ｓに印加する。これによって、ベリファイパルスＶＶＦＹが、選択セルＭＣ－Ｓのゲート－チャネル間に、印加される。
【0216】
ベリファイパルスＶＶＦＹの印加時、選択セルＭＣの閾値電圧がベリファイパルスＶＶＦＹの電圧値より大きいか否かに応じて、選択セルＭＣ－Ｓは、オン又はオフする。選択セルＭＣ－Ｓがオンした場合、電流（以下では、セル電流ともよばれる）が、ビット線ＢＬからソース線ＳＬへ流れる。選択セルＭＣ－Ｓがオフした場合、セル電流は、発生しない。この結果として、ベリファイパルスＶＶＦＹの印加に対する選択セルＭＣ－Ｓのオン／オフの結果に基づいて、選択セルＭＣ－Ｓが、記憶すべきデータに応じた閾値電圧を有しているか否か判定される。
【0217】
この後、ベリファイパルスＶＶＦＹの供給が、停止される。ドライバ回路１６０は、複数のワード線ＷＬに、０Ｖの電圧を印加する。
【0218】
ベリファイパルスＶＶＦＹの供給が停止された後、０Ｖの電圧が、選択されたセレクトゲート線ＳＧＤ，ＳＧＳに印加される。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オフする。ドライバ回路１６０は、ビット線ＢＬ及びソース線ＳＬに、０Ｖの電圧を印加する。
【0219】
ベリファイ動作の結果に基づいて、書き込みパルスＶＷＲが再度印加されるべきか否かが、決定される。例えば、選択セルＭＣの閾値電圧が、記憶すべきデータに応じた値に達するまで、プログラム動作及びベリファイ動作が、繰り返し実行される。ベリファイ動作によって、選択セルの閾値電圧が記憶すべきデータに応じた値に達したと判定された場合、書き込みシーケンスは、完了する。
【0220】
以上のように、本実施形態のメモリデバイス１において、書き込みシーケンスが、完了する。
【0221】
本実施形態において、消去ディスターブの発生は、抑制される。したがって、本実施形態のメモリデバイス１は、消去ディスターブの影響がないメモリセルに対して、データを書き込むことができる。この結果として、本実施形態のメモリデバイス１は、データの書き込みエラーを低減できる。
【0222】
尚、本実施形態のメモリデバイス１の読み出しシーケンスは、周知の技術によって実行される。
【0223】
例えば、読み出しシーケンスにおいて、選択ブロックＢＬＫ内の１つのストリングユニットＳＵ及び１つのワード線ＷＬが、選択される。これによって、１つのページ（セルユニット）が、選択される。正の電圧が、ビット線ＢＬに印加される。正の電圧が、選択されたセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳに印加される。非選択電圧ＶＲＥＡＤが、非選択の複数のワード線ＷＬに印加される。或る読み出しレベル（読み出し電圧）が、選択ワード線ＷＬに印加される。
【0224】
読み出しシーケンスにおいて、選択ワード線に接続された選択セルのオン／オフに応じて、選択セル内のデータが、判別される。選択セルの閾値電圧が、読み出しレベルより高い場合、選択セルは、オフする。選択セルがオフした場合、ビット線ＢＬの電位は、維持される。選択セルの閾値電圧が、読み出しレベル以下である場合、選択セルは、オンする。選択セルがオンした場合、ビット線ＢＬの放電によって、電流がビット線ＢＬとソース線ＳＬとの間に発生し、ビット線の電位は下がる。
【0225】
ビット線ＢＬの放電電流又はビット線の電位の変化の検知に基づいて、選択セルのデータが、“０”データであるか“１”データであるか判別される。
【0226】
このように、本実施形態のメモリデバイス１において、読み出しシーケンスによって、選択セルのデータが、読み出される。
【0227】
（ｃ）まとめ
強誘電体メモリの動作特性の向上のために、レイヤ単位の消去シーケンスが、強誘電体メモリに用いられる場合がある。
強誘電体メモリの動作特性の向上のために、レイヤ単位の消去シーケンスが、強誘電体メモリに用いられる場合がある。
【0228】
一般的な強誘電体メモリにおいて、レイヤ単位の消去シーケンスは、消去ディスターブが発生しやすい。このため、レイヤ単位の消去シーケンスを実行する一般的な強誘電体メモリは、データの消去に関するスペックを満たさない可能性がある。
【0229】
一般的な強誘電体メモリにおいて、プログラムディスターブが発生したとしても、データのプログラムに関するスペックは、比較的容易に満たされる。尚、プログラムディスターブは、書き込みシーケンスにおける非選択セルの閾値電圧の値が意図せずにプログラム状態側にシフトする不良である。
【0230】
本実施形態のメモリデバイス１は、レイヤ単位の消去シーケンス時、オン状態のセレクトトランジスタＳＴを介して非選択セルＭＣ－Ｕのチャネル領域に電子を供給した状態で、選択セルＭＣ－Ｓの近傍においてＧＩＤＬによる正孔を発生させる。
【0231】
これによって、本実施形態において、選択レイヤＬＹ内の選択セルＭＣ－Ｓを消去状態に設定しつつ、非選択セルＭＣ－Ｕにおいて発生し得る消去ディスターブは、抑制され得る。
【0232】
したがって、本実施形態のメモリデバイス１は、消去ディスターブに起因するエラーを低減できる。
【0233】
以上のように、本実施形態のメモリデバイス１は、信頼性を向上できる。
【0234】
【0235】
本実施形態のメモリデバイス１は、書き込みシーケンスにおいて非選択ワード線ＷＬ－Ｕに印加される非選択電圧は、消去シーケンスにおいて非選択ワード線ＷＬ－Ｕに印加される非選択電圧より高い。これによって、消去シーケンス時に生じ得る消去ディスターブの影響が、書き込みシーケンス時におけるメモリセルＭＣの閾値電圧の制御によって、相殺される。
【0236】
以下のように、本実施形態のメモリデバイス１は、消去シーケンス及び書き込みシーケンスを実行する。
【0237】
【0238】
図１９は、本実施形態のメモリデバイス１の消去シーケンスにおける、選択ブロックＢＬＫ内の各配線の電位の遷移を示すタイミングチャートである。図２０は、本実施形態のメモリデバイス１の消去シーケンスを説明するための模式図である。
【0239】
上述の実施形態と同様に、本実施形態のメモリデバイス１は、レイヤ単位の消去シーケンスを実行する。
【0240】
図１９及び図２０に示されるように、消去シーケンスにおいて、ドライバ回路１６０は、シーケンサ１９０の制御によって、各種の電圧を、メモリセルアレイ１００内の複数の配線ＷＬ，ＳＧＳ，ＳＧＤ，ＢＬ，ＳＬのそれぞれに、供給する。
【0241】
時刻ｔ１１において、ドライバ回路１６０は、正の電圧値を有する非選択電圧ＶＵＳＥＬ２を、複数の非選択ワード線ＷＬ－Ｕに印加する。例えば、非選択電圧ＶＵＳＥＬ２は、＋２．５Ｖ程度である。これによって、非選択ワード線ＷＬ－Ｕに接続されたメモリセルＭＣ－Ｕは、非選択状態に設定される。
【0242】
時刻t１２において、ドライバ回路１６０は、選択ブロックＢＬＫの複数のビット線ＢＬに、正の電圧値を有するビット線電圧ＶＢＬ２を印加する。ドライバ回路１６０は、選択ブロックＢＬＫのソース線ＳＬに、正の電圧値を有するソース線電圧ＶＳＬ２を印加する。ビット線電圧ＶＢＬ２及びソース線電圧ＶＳＬ２のそれぞれは、例えば、非選択電圧ＶＵＳＥＬ２より高い。ビット線電圧ＶＢＬ２及びソース線電圧ＶＳＬ２のそれぞれは、例えば、＋５Ｖ程度である。
【0243】
ドライバ回路１６０は、或る電圧値を有するセレクトゲート線電圧ＶＳＧＤ２，ＶＳＧＳ２を、セレクトゲート線ＳＧＤ，ＳＧＳのそれぞれに印加する。例えば、セレクトゲート線電圧ＶＳＧＤ２，ＶＳＧＳ２は、０Ｖ程度の電圧ＶＳＳである。
【0244】
これによって、セレクトゲート線ＳＧＤとビット線ＢＬとの間の電位差、及び、セレクトゲート線ＳＧＳとソース線ＳＬとの間の電位差に応じて、セレクトトランジスタＳＴのゲートの電位は、セレクトトランジスタＳＴのチャネル領域のエッジの電位より低くなる。
【0245】
ドライバ回路１６０は、図１１の消去パルスＶＥＲＡを、選択レイヤＬＹに対応する選択ワード線ＷＬ－Ｓに接続されたメモリセルＭＣに供給する。
【0246】
上述のように、ビット線ＢＬ及びソース線ＳＬに、正の電圧値を有する電圧ＶＢＬ２，ＶＳＬ２が、それぞれ印加されている。この状態において、ドライバ回路１６０は、選択レイヤＬＹに対応する選択ワード線ＷＬ－Ｓに、０Ｖの電圧ＶＳＳを有する選択ワード線電圧ＶＷＬＥＲＡを、印加する。
【0247】
本実施形態において、ＧＩＤＬは、ビット線ＢＬとセレクトトランジスタＳＴ１のゲートとの電位差、及び、ソース線ＳＬとセレクトトランジスタＳＴ２との電位差に応じて、セレクトトランジスタＳＴ１，ＳＴ２のチャネルエッジで発生する。
【0248】
発生したＧＩＤＬに起因する正孔は、非選択セルＭＣ－Ｕのチャネル領域を経由して、セレクトトランジスタＳＴ１，ＳＴ２の近傍から選択セルＭＣ－Ｓへ移動する。これによって、選択セルＭＣ－Ｓのチャネル領域の電位は、正の電位になる。
【0249】
この結果として、選択セルＭＣ－Ｓのチャネル領域（メモリピラー６０）の電位が、供給された正孔によって、選択セルＭＣ－Ｓのゲートの電位より高くなる。
【0250】
したがって、負の極性の消去パルスＶＥＲＡが、選択ワード線ＷＬ－Ｓに接続された選択セルＭＣ－Ｓのそれぞれに印加される。例えば、消去パルスＶＥＲＡの電圧値は、－５Ｖ程度である。
【0251】
上述のように、ドライバ回路１６０は、ビット線電圧ＶＢＬ２、ソース線電圧ＶＳＬ２及び選択ワード線電圧ＶＷＬＥＲＡの供給期間の制御によって、消去パルスＶＥＲＡのパルス幅（電圧供給期間）を制御する。
【0252】
これによって、選択レイヤＬＹ内の選択セルＭＣ－Ｓは、消去状態に設定される。
【0253】
この後、ドライバ回路１６０は、シーケンサ１９０の制御に基づいて、時刻t１３においてビット線電圧ＶＢＬ２、ソース線電圧ＶＳＬ２を電圧ＶＳＳとすることにより、消去パルスＶＥＲＡの印加を停止する。その後、時刻t１４において非選択電圧ＶＵＳＥＬ２の印加を停止する。
【0254】
以上のように、本実施形態のメモリデバイス１において、消去シーケンスが、完了する。
【0255】
尚、本実施形態の消去シーケンスにおいて、－２．５Ｖの電位差（負極性の電圧）が、非選択セルＭＣ－Ｕのゲートとチャネルとの間に印加される。このため、消去ディスターブが、非選択セルＭＣ－Ｕに発生する可能性がある。但し、非選択セルＭＣ－Ｕに印加される負極性の電圧の絶対値は、消去パルスＶＥＲＡの絶対値より小さい。
【0256】
【0257】
図２１は、本実施形態のメモリデバイス１の書き込みシーケンスにおける、選択ブロックＢＬＫ内の各配線の電位の遷移を示すタイミングチャートである。図２２は、本実施形態のメモリデバイス１の書き込みシーケンスを説明するための模式図である。上述の実施形態と同様に、本実施形態のメモリデバイス１は、ページ単位の書き込みシーケンスを実行する。
【0258】
書き込みシーケンス時において、ドライバ回路１６０は、シーケンサ１９０の制御によって、各種の電圧を、メモリセルアレイ１００内の複数の配線ＷＬ，ＳＧＤ，ＳＧＳ，ＢＬ，ＳＬのそれぞれに、供給する。
【0259】
図２１及び図２２に示されるように、ドライバ回路１６０は、書き込みデータに応じた電圧値を有するビット線電圧ＶＢＬ０を、複数のビット線ＢＬのそれぞれに印加する。ドライバ回路１６０は、電圧ＶＳＳのソース線電圧ＶＳＬ０を、ソース線ＳＬに印加する。尚、書き込みシーケンスにおいて、正の電圧値を有する電圧ＶＳＬ０が、ソース線ＳＬに印加されてもよい。
【0260】
ドライバ回路１６０は、選択されたセレクトゲート線ＳＧＤ－Ｓに、正の電圧値を有する電圧ＶＳＧＤ０を、印加する。電圧ＶＳＧＤ０は、＋２．５Ｖ程度である。選択セレクトゲート線ＳＧＤに接続されたセレクトトランジスタＳＴ１は、ビット線ＢＬの電圧に応じて、オン又はオフする。
【0261】
ドライバ回路１６０は、非選択のセレクトゲート線ＳＧＤ－Ｕに、電圧ＶＵＳＧＤを印加する。電圧ＶＵＳＧＤは、例えば、０Ｖの電圧ＶＳＳである。これによって、非選択のセレクトゲート線ＳＧＤ－Ｕに接続されたセレクトトランジスタＳＴ１は、オフする。非選択ストリングユニットＳＵ－Ｕの複数のメモリセルストリング（非選択ストリング）ＭＳのそれぞれは、オフ状態のセレクトトランジスタＳＴ１によって、ビット線ＢＬから電気的に分離される。
【0262】
ドライバ回路１６０は、選択ブロックＢＬＫ内のセレクトゲート線ＳＧＳに、０Ｖ又は正の電圧値を有する電圧ＶＳＧＳ０を印加する。例えば、セレクトトランジスタＳＴ２は、オフする。これによって、選択ストリングユニットＳＵ－Ｓのメモリセルストリング（選択ストリング）ＭＳは、ソース線ＳＬから電気的に分離される。
【0263】
非選択ストリングＭＳは、ソース線ＳＬ及びビット線ＢＬから電気的に分離される。この結果として、非選択ストリングＭＳのメモリピラー６０は、電気的にフローティングな状態になる。
【0264】
ドライバ回路１６０は、書き込みパス電圧（非選択電圧）ＶＵＳＥＬ３を、非選択の複数のワード線ＷＬ－Ｕに印加する。本実施形態において、書き込みパス電圧ＶＵＳＥＬ３は、消去シーケンス時の非選択電圧ＶＵＳＥＬ２より高い。書き込みパス電圧ＶＵＳＥＬ３は、選択ワード線電圧ＶＷＬＰＧＭより低い。例えば、書き込みパス電圧ＶＵＳＥＬ３は、＋３Ｖ程度の電圧である。
【0265】
ドライバ回路１６０は、正の電圧値の選択ワード線電圧ＶＷＬＰＧＭを、選択ワード線ＷＬ－Ｓに印加する。これによって、正の極性（正の電圧値Ｖｂ）を有する書き込みパルスＶＷＲが、プログラム対象の選択セルＭＣ－Ｓのそれぞれに印加される。
【0266】
書き込みパルスＶＷＲの供給によって、選択セルＭＣ－Ｓの閾値電圧は、書き込みデータに応じた電圧値に設定され得る。
【0267】
非選択ストリングＭＳにおいて、フローティング状態のメモリピラー６０の電位は、選択ワード線ＷＬ－Ｓに印加された電圧及び非選択ワード線ＷＬ－Ｕに印加された電圧に応じて、上昇する。例えば、非選択ストリングＭＳ－Ｕ内のフローティング状態のメモリピラー６０の電位は、＋３Ｖ程度である。
【0268】
書き込みパルスＶＷＲの供給の後、ベリファイ動作が、選択セルＭＣ－Ｓに対して実行される。ベリファイ動作の結果に基づいて、書き込みパルスＶＷＲの印加又は書き込みシーケンスの終了が、決定される。
【0269】
以上の動作によって、書き込みシーケンスが、完了する。
【0270】
【0271】
図２１及び図２２の書き込みシーケンスが実行された場合、非選択セルＭＣ－Ｕは、ゲートとチャネル領域との間に、非選択電圧ＶＵＳＥＬ３に起因する正の極性の電圧が印加される。これによって、非選択セルＭＣ－Ｕの閾値電圧の値は、プログラム状態に対応する値側に少しシフトする。
【0272】
この結果として、消去ディスターブが生じた非選択セルＭＣ－Ｕの閾値電圧は、非選択電圧ＶＵＳＥＬ３の印加によって、プログラム状態に対応する電圧値側にシフトする。
【0273】
それゆえ、図１９及び図２０の消去シーケンスが実行された場合、消去シーケンス時にメモリセル（例えば、非選択セル）に発生する消去ディスターブの影響は、図２１及び図２２の書き込みシーケンスの実行によるメモリセル（非選択セル）の閾値電圧の値のプログラム状態側へのシフトによって、相殺できる。
【0274】
したがって、本実施形態のメモリデバイスは、信頼性を向上できる。
【0275】
【0276】
図２３は、第１の実施形態のメモリデバイス１の変形例を説明するための図である。図２３において、第１の実施形態のメモリデバイス１の消去シーケンスにおける、メモリセルアレイ１００内の各配線の電位の状態が、示されている。
【0277】
図２３に示されるように、消去シーケンスにおいて、０Ｖの電圧ＶＳＳが、セレクトゲート線ＳＧＳに印加されてもよい。セレクトトランジスタＳＴ２は、オフする。この場合において、ソース線電圧ＶＳＬは、０Ｖでもよい。
【0278】
尚、正の電圧ＶＳＧＤ１が、セレクトゲート線ＳＧＳに印加され、０Ｖの電圧ＶＳＳが、複数のセレクトゲート線ＳＧＤに印加されてもよい。この場合において、ビット線電圧ＶＢＬは、０Ｖでもよい。
【0279】
メモリセルストリングのソース側のセレクトトランジスタＳＴ２（又はドレイン側のセレクトトランジスタＳＴ１）がオフ状態であっても、図２３の変形例のメモリデバイス１は、第１の実施形態において説明された効果を得ることができる。
【0280】
図２４は、第２の実施形態のメモリデバイス１の変形例を説明するための図である。図２４において、第２の実施形態のメモリデバイス１の書き込みシーケンスにおける、メモリセルアレイ内の各配線の電位の状態が、示されている。
【0281】
図２４に示されるように、書き込みシーケンスにおいて、正の電圧値を有する電圧ＶＳＧＳｘが、セレクトゲート線ＳＧＳに印加されてもよい。０Ｖの電圧ＶＳＳが、ソース線ＳＬに印加される。セレクトゲート線ＳＧＳとソース線ＳＬとの電位差に応じて、セレクトトランジスタＳＴ２は、動作する。例えば、セレクトゲート線ＳＧＳに接続されたセレクトトランジスタＳＴ２は、オンする。
【0282】
正の電圧ＶＳＧＳｘが、書き込みシーケンス中にセレクトゲート線ＳＧＳに印加されている場合であっても、図２４の変形例のメモリデバイス１は、第２の実施形態において説明された効果を得ることができる。
【0283】
尚、第１の実施形態のメモリデバイス１の書き込みシーケンスにおいて、電圧ＳＧＳｘが、セレクトゲート線ＳＧＳに印加されてもよい。
【0284】
以上のように、変形例のメモリデバイス１は、メモリデバイスの信頼性を向上できる。
【0285】
（４） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0286】
１：メモリデバイス、ＭＣ：強誘電体トランジスタ（メモリセル）、５５：導電層、６０：ピラー、６１：半導体層、６３：絶縁層、６５：強誘電体層、１６０：ドライバ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
