特開 2024-114316 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024114316

(43)【公開日】2024-08-23

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240816BHJP

   H01L 29/786 20060101ALI20240816BHJP

   H01L 29/78 20060101ALI20240816BHJP

   H01L 29/12 20060101ALI20240816BHJP

【ＦＩ】

H01L29/78 301H

H01L29/78 301P

H01L29/78 301B

H01L29/78 301S

H01L29/78 626A

H01L29/78 653C

H01L29/78 652E

H01L29/78 656A

H01L29/78 652T

H01L29/78 658E

H01L29/78 658F

H01L29/78 658G

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023019999

(22)【出願日】2023-02-13

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100090387

【弁理士】

【氏名又は名称】布施 行夫

(74)【代理人】

【識別番号】100090398

【弁理士】

【氏名又は名称】大渕 美千栄

(74)【代理人】

【識別番号】100148323

【弁理士】

【氏名又は名称】川▲崎▼ 通

(74)【代理人】

【識別番号】100168860

【弁理士】

【氏名又は名称】松本 充史

(72)【発明者】

【氏名】中川 洋平

【テーマコード（参考）】

5F110

5F140

【Ｆターム（参考）】

5F110AA05

5F110AA06

5F110AA07

5F110BB12

5F110CC09

5F110DD01

5F110DD04

5F110EE02

5F110EE08

5F110EE22

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5F110EE43

5F110EE45

5F110FF02

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5F110FF28

5F110FF29

5F110GG04

5F110GG22

5F110GG42

5F110QQ11

5F140AA25

5F140AA30

5F140AC23

5F140BA01

5F140BA02

5F140BA06

5F140BB03

5F140BB04

5F140BB06

5F140BC12

5F140BC15

5F140BD05

5F140BE09

5F140BE10

5F140BF04

5F140BF05

5F140BF42

5F140BG27

5F140BG28

5F140BH06

5F140BK18

5F140CC11

5F140CC12

5F140CC16

(57)【要約】

【課題】オフ状態のリーク電流を低減できる半導体装置を提供する。
【解決手段】互いに同じ導電型を有する半導体で構成されたソース部およびドレイン部と、前記ソース部と前記ドレイン部との間に設けられ、前記ソース部および前記ドレイン部よりも不純物濃度が低い半導体で構成されたチャネル部と、を有する柱状部と、前記チャネル部における前記柱状部の側壁に絶縁部を介して設けられ、前記チャネル部の電流を制御するゲート電極と、を有し、前記チャネル部の前記ソース部側の端の第１位置における前記柱状部の径は、前記チャネル部の前記第１位置と異なる第２位置における前記柱状部の径よりも小さい、半導体装置。
【選択図】図２

【特許請求の範囲】

【請求項1】

互いに同じ導電型を有する半導体で構成されたソース部およびドレイン部と、前記ソース部と前記ドレイン部との間に設けられ、前記ソース部および前記ドレイン部よりも不純物濃度が低い半導体で構成されたチャネル部と、を有する柱状部と、
前記チャネル部における前記柱状部の側壁に絶縁部を介して設けられ、前記チャネル部の電流を制御するゲート電極と、
を有し、
前記チャネル部の前記ソース部側の端の第１位置における前記柱状部の径は、前記チャネル部の前記第１位置と異なる第２位置における前記柱状部の径よりも小さい、半導体装置。

【請求項2】

請求項１において、
前記第２位置は、前記チャネル部の前記ドレイン部側の端の位置である、半導体装置。

【請求項3】

請求項１において、
前記柱状部は、前記チャネル部と前記ドレイン部との間に設けられたドリフト部を有する、半導体装置。

【請求項4】

請求項１において、
前記チャネル部の前記第１位置における不純物濃度は、前記チャネル部の前記第２位置における不純物濃度よりも高い、半導体装置。

【請求項5】

請求項１において、
前記チャネル部は、第１部分と、第２部分と、で構成され、
前記第１部分における前記柱状部の径は、前記第２部分における前記柱状部の径よりも小さい、半導体装置。

【請求項6】

請求項１において、
前記チャネル部は、前記第１位置から前記第２位置に向かって、径が漸増する部分を有する、半導体装置。

【請求項7】

請求項１において、
前記ゲート電極は、前記チャネル部を囲んでいる、半導体装置。

【請求項8】

請求項１において、
基板を有し、
前記柱状部は、前記基板に設けられ、
前記ソース部は、前記基板と前記チャネル部との間に設けられている、半導体装置。

【請求項9】

請求項１ないし８のいずれか１項において、
パワーデバイスである、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体ナノコラムは、次世代ナノデバイスの構成として、トランジスターなどの半導体装置への適用が期待されている。

【0003】

例えば特許文献１には、ナノワイヤーと、ナノワイヤーを取り囲むゲートと、を備えたトランジスターデバイスが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特表２０１４－５０３９９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記のようなトランジスターデバイスでは、オフ状態のリーク電流を低減することが望まれている。

【課題を解決するための手段】

【0006】

本発明に係る半導体装置の一態様は、
互いに同じ導電型を有する半導体で構成されたソース部およびドレイン部と、前記ソース部と前記ドレイン部との間に設けられ、前記ソース部および前記ドレイン部よりも不純物濃度が低い半導体で構成されたチャネル部と、を有する柱状部と、
前記チャネル部における前記柱状部の側壁に絶縁部を介して設けられ、前記チャネル部の電流を制御するゲート電極と、
を有し、
前記チャネル部の前記ソース部側の端の第１位置における前記柱状部の径は、前記チャネル部の前記第１位置と異なる第２位置における前記柱状部の径よりも小さい。

【図面の簡単な説明】

【0007】

【図1】本実施形態に係る半導体装置を模式的に示す断面図。

【図2】本実施形態に係る半導体装置の柱状部を模式的に示す断面図。

【図3】柱状部における不純物濃度と空乏層領域との関係を説明するための図。

【図4】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【図5】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【図6】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【図7】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【図8】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【図9】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【図10】本実施形態の第１変形例に係る半導体装置の柱状部を模式的に示す断面図。

【図11】本実施形態の第２変形例に係る半導体装置の柱状部を模式的に示す断面図。

【発明を実施するための形態】

【0008】

以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に
説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

【0009】

１． 半導体装置
まず、本実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置１００を模式的に示す断面図である。

【0010】

半導体装置１００は、図１に示すように、例えば、基板１０と、バッファー層２０と、柱状部３０と、第１絶縁層４０と、絶縁部５０と、ゲート電極６０と、第２絶縁層７０と、を有している。半導体装置１００は、例えば、縦型の金属酸化膜半導体電界効果トランジスター（Metal-Oxide-Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）である。

【0011】

基板１０は、例えば、Ｓｉ基板、ＧａＮ基板、サファイア基板、ＳｉＣ基板などである。

【0012】

バッファー層２０は、基板１０上に設けられている。バッファー層２０は、例えば、Ｓｉがドープされたｎ型のＧａＮ層である。なお、図示はしないが、バッファー層２０上に、柱状部３０を成長させるためのマスク層が形成されていてもよい。マスク層は、例えば、チタン層、酸化シリコン層、酸化チタン層、酸化アルミニウム層などである。

【0013】

なお、本明細書では、柱状部３０のソース部３２とチャネル部３４との積層方向において（以下、単に「積層方向」ともいう）、チャネル部３４を基準とした場合、チャネル部３４からドレイン部３８に向かう方向を「上」とし、チャネル部３４からソース部３２に向かう方向を「下」として説明する。

【0014】

柱状部３０は、バッファー層２０上に設けられている。柱状部３０は、バッファー層２０を介して、基板１０に設けられている。柱状部３０は、バッファー層２０から上方に突出した柱状の形状を有している。換言すると、柱状部３０は、バッファー層２０を介して、基板１０から上方に突出している。柱状部３０は、例えば、ナノコラム、ナノワイヤー、ナノロッド、ナノピラーとも呼ばれる。柱状部３０の平面形状は、例えば、六角形などの多角形、円である。

【0015】

柱状部３０の径は、例えば、５０ｎｍ以上５００ｎｍ以下であり、好ましくは１００ｎｍ以上３００ｎｍ以下である。柱状部３０の径を５００ｎｍ以下とすることによって、高品質な結晶の柱状部３０を得ることができる。

【0016】

なお、「柱状部３０の径」とは、柱状部３０の平面形状が円の場合は、直径であり、柱状部３０の平面形状が円ではない形状の場合は、最小包含円の直径である。例えば、柱状部３０の径は、柱状部３０の平面形状が多角形の場合、該多角形を内部に含む最小の円の直径であり、柱状部３０の平面形状が楕円の場合、該楕円を内部に含む最小の円の直径である。

【0017】

柱状部３０は、例えば、複数設けられている。柱状部３０が複数設けられることにより、半導体装置１００は、大電流化を図ることができ、パワーデバイスとして、好適に用いられる。複数の柱状部３０は、互いに離隔している。隣り合う柱状部３０の間隔は、例えば、１０ｎｍ以上１μｍ以下であり、好ましくは２５ｎｍ以上７５０ｎｍ以下である。複数の柱状部３０は、積層方向からみて、例えば、所定の方向に所定のピッチで配列されている。複数の柱状部３０は、例えば、三角格子状、正方格子状に配列されている。

【0018】

なお、「柱状部３０のピッチ」とは、所定の方向に隣り合う柱状部３０の中心間の距離である。「柱状部３０の中心」とは、柱状部３０の平面形状が円の場合は、該円の中心であり、柱状部３０の平面形状が円ではない形状の場合は、最小包含円の中心である。例えば、柱状部３０の中心は、柱状部３０の平面形状が多角形の場合、該多角形を内部に含む最小の円の中心であり、柱状部３０の平面形状が楕円の場合、該楕円を内部に含む最小の円の中心である。

【0019】

柱状部３０は、例えば、ソース部３２と、チャネル部３４と、ドリフト部３６と、ドレイン部３８と、を有している。ソース部３２、チャネル部３４、ドリフト部３６、およびドレイン部３８は、例えば、ＩＩＩ族窒化物半導体で構成され、ウルツ鉱型結晶構造を有している。

【0020】

ソース部３２は、バッファー層２０上に設けられている。ソース部３２は、基板１０とチャネル部３４との間に設けられている。ソース部３２は、バッファー層２０とチャネル部３４との間に設けられている。ソース部３２の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮである。ソース部３２の不純物濃度は、バッファー層２０の不純物濃度と同じであってもよい。

【0021】

チャネル部３４は、ソース部３２上に設けられている。チャネル部３４は、ソース部３２とドレイン部３８との間に設けられている。チャネル部３４は、ソース部３２とドリフト部３６との間に設けられている。チャネル部３４の不純物濃度は、ソース部３２の不純物濃度およびドレイン部３８の不純物濃度よりも低い。チャネル部３４の不純物濃度は、例えば、ドリフト部３６の不純物濃度よりも低い。ソース部３２、チャネル部３４、ドリフト部３６、およびドレイン部３８の不純物濃度は、例えば、アトムプローブ分析法によって測定される。

【0022】

チャネル部３４の材質は、例えば、不純物が意図的にドープされていないＵＩＤ（unintentionally doped）型のＧａＮ、ｎ型のＧａＮである。チャネル部３４には、ゲート電極６０に所定の電圧が印加されることにより、チャネルが形成される。チャネル部３４には、例えば、Ｎチャネルが形成される。

【0023】

ここで、図２は、柱状部３０のチャネル部３４近傍を模式的に示す断面図である。

【0024】

チャネル部３４の第１位置Ｐ１における柱状部３０の径Ｄ１は、図２に示すように、チャネル部３４の第２位置Ｐ２における柱状部３０の径Ｄ２よりも小さい。第１位置Ｐ１は、チャネル部３４のソース部３２側の端の位置である。図示の例では、第１位置Ｐ１は、チャネル部３４のソース部３２との境界の位置である。第２位置Ｐ２は、積層方向において、第１位置Ｐ１と異なる位置である。第２位置Ｐ２は、チャネル部３４のドレイン部３８側の端の位置である。図示の例では、第２位置Ｐ２は、チャネル部３４のドリフト部３６との境界の位置である。径Ｄ１，Ｄ２は、例えば、ＳＥＭ（Scanning Electron Microscope）、ＴＥＭ（Transmission Electron Microscope）によって測定される。チャネル部３４の第１位置Ｐ１における不純物濃度は、例えば、チャネル部３４の第２位置Ｐ２における不純物濃度よりも高い。

【0025】

チャネル部３４は、図２に示すように、例えば、第１部分３４ａと、第２部分３４ｂと、で構成されている。

【0026】

チャネル部３４の第１部分３４ａは、ソース部３２上に設けられている。第１部分３４ａは、ソース部３２と第２部分３４ｂとの間に設けられている。図示の例では、第１部分
３４ａにおける柱状部３０の径は、積層方向において一定である。柱状部３０は、第１部分３４ａにおける柱状部３０の径は、Ｄ１である。図示の例では、径Ｄ１は、チャネル部３４における柱状部３０の最小の幅である。第１部分３４ａにおける柱状部３０の径は、例えば、ソース部３２における柱状部３０の径と同じである。

【0027】

チャネル部３４の第２部分３４ｂは、第１部分３４ａ上に設けられている。第２部分３４ｂは、第１部分３４ａとドリフト部３６との間に設けられている。図示の例では、第２部分３４ｂにおける柱状部３０の径は、積層方向において一定である。第２部分３４ｂにおける柱状部３０の径は、Ｄ２である。図示の例では、径Ｄ２は、チャネル部３４における柱状部３０の最大の幅である。第１部分３４ａにおける柱状部３０の径は、第２部分３４ｂにおける柱状部３０の径よりも小さい。第２部分３４ｂにおける柱状部３０の径は、例えば、ドリフト部３６における柱状部３０の径と同じである。

【0028】

ドリフト部３６は、チャネル部３４上に設けられている。ドリフト部３６は、図１に示すように、チャネル部３４とドレイン部３８との間に設けられている。ドリフト部３６の導電型は、例えば、ソース部３２およびドレイン部３８の導電型と同じである。ドリフト部３６の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮである。

【0029】

ドリフト部３６の不純物濃度は、ソース部３２の不純物濃度およびドレイン部３８の不純物濃度よりも低い。ドリフト部３６は、半導体装置１００のオフ状態の耐圧を向上させる。

【0030】

ドリフト部３６における柱状部３０の径は、例えば、ソース部３２における柱状部３０の径よりも大きい。そのため、例えば、ドリフト部における柱状部の径がソース部における柱状部の径と同じ場合に比べて、オン抵抗を低くすることができる。さらに、ソース部３２における柱状部３０の径がドリフト部３６における柱状部３０の径よりも小さいため、例えば、基板１０とバッファー層２０との格子定数の差に起因する転位がチャネル部３４に到達する可能性を小さくすることができる。

【0031】

ドレイン部３８は、ドリフト部３６上に設けられている。ドレイン部３８の導電型は、ソース部３２の導電型と同じである。ドレイン部３８の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮである。ドレイン部３８における柱状部３０の径は、例えば、ドリフト部３６における柱状部３０の径と同じである。

【0032】

ドレイン部３８の不純物濃度は、ソース部３２の不純物濃度と同じであってもよい。ソース部３２、チャネル部３４、ドリフト部３６、およびドレイン部３８は、この順で、積層方向に並んでいる。

【0033】

第１絶縁層４０は、例えば、バッファー層２０上に設けられている。第１絶縁層４０は、バッファー層２０とゲート電極６０との間に設けられている。第１絶縁層４０は、隣り合う柱状部３０のソース部３２の間に設けられている。第１絶縁層４０は、積層方向からみて、ソース部３２を囲んでいる。第１絶縁層４０は、例えば、ＳＯＧ（spin on glass）層である。

【0034】

絶縁部５０は、チャネル部３４、ドリフト部３６、およびドレイン部３８における柱状部３０の側壁３０ａに設けられている。絶縁部５０は、さらに、第１絶縁層４０の上面、および柱状部３０の上面に設けられている。側壁３０ａは、例えば、ｍ面で構成されている。側壁３０ａには、チャネル部３４の第１部分３４ａおよび第２部分３４ｂの径の違いによる段差が形成されている。図示の例では、積層方向において、絶縁部５０と第１絶縁層４０との境界の位置は、チャネル部３４とソース部３２との境地の位置と同じである。
絶縁部５０は、チャネル部３４とゲート電極６０との間に設けられている。チャネル部３４とゲート電極６０との間に設けられている絶縁部５０の部分は、ゲート絶縁層として機能する。絶縁部５０は、積層方向からみて、チャネル部３４を囲んでいる。絶縁部５０の材質は、例えば、酸化シリコンである。

【0035】

ゲート電極６０は、チャネル部３４における柱状部３０の側壁３０ａに、絶縁部５０を介して設けられている。ゲート電極６０は、隣り合う柱状部３０のチャネル部３４の間に設けられている。図示の例では、積層方向において、ゲート電極６０と第２絶縁層７０との境界の位置は、チャネル部３４とドリフト部３６との境界の位置と同じである。ゲート電極６０は、積層方向からみて、柱状部３０および絶縁部５０を囲んでいる。半導体装置１００は、ＧＡＡ（Gate All Around）構造を有している。ゲート電極６０の材質は、例えば、リンやボロンなどの不純物がドーピングされたポリシリコン、金属である。ゲート電極６０は、チャネル部３４の電流を制御する。

【0036】

第２絶縁層７０は、ゲート電極６０上に設けられている。第２絶縁層７０は、隣り合う柱状部３０のドリフト部３６の間およびドレイン部３８の間に設けられている。第２絶縁層７０は、積層方向からみて、ドリフト部３６およびドレイン部３８を囲んでいる。第２絶縁層７０の材質は、例えば、第１絶縁層４０と同じである。

【0037】

半導体装置１００は、例えば、電気エネルギーの制御や供給に用いられるパワーデバイスである。半導体装置１００は、例えば、インバーター、充電器、昇圧器、降圧器、ＤＣ（Direct Current）／ＤＣコンバーター、電気飛行機、電気自動車などに適用される。

【0038】

半導体装置１００は、例えば、以下の作用効果を有する。

【0039】

半導体装置１００では、互いに同じ導電型を有する半導体で構成されたソース部３２およびドレイン部３８と、ソース部３２とドレイン部３８との間に設けられ、ソース部３２およびドレイン部３８よりも不純物濃度が低い半導体で構成されたチャネル部３４と、を有する柱状部３０を有する。さらに、半導体装置１００は、チャネル部３４における柱状部３０の側壁３０ａに絶縁部５０を介して設けられ、チャネル部３４の電流を制御するゲート電極６０を有する。チャネル部３４のソース部３２側の端の第１位置Ｐ１における柱状部３０の径Ｄ１は、チャネル部３４の第１位置Ｐ１と異なる第２位置Ｐ２における柱状部３０の径Ｄ２よりも小さい。

【0040】

そのため、半導体装置１００では、第２位置Ｐ２よりも不純物濃度の高い第１位置Ｐ１において、チャネル部３４を完全に空乏化させ易い。

【0041】

ここで、図３は、柱状部Ｔにおける不純物濃度と空乏層領域Ａ１との関係を説明するための図である。

【0042】

図３に示すように、チャネル部Ｃのソース部Ｓ側の端の第１位置Ｐ１は、不純物濃度が高い。これは、ソース部Ｓの不純物が、熱などによってチャネル部Ｃに拡散するためである。通常、チャネル部Ｃとドレイン部との間には、ドレイン部よりも不純物濃度が低いドリフト部が設けられている。そのため、ドレイン部およびドリフト部からチャネル部Ｃに拡散する不純物の量は、ソース部Ｓからチャネル部Ｃに拡散する不純物の量に比べて少ない。したがって、チャネル部Ｃのソース部Ｓ側の端の第１位置Ｐ１における不純物濃度は、チャネル部Ｃのドレイン部側の端の第２位置Ｐ２における不純物濃度よりも高くなる。

【0043】

ソース部Ｓの不純物がチャネル部Ｃに拡散すると、チャネル部Ｃのソース部Ｓ側では、図３に示すように、柱状部Ｔの中心が空乏化せず、導電領域Ａ２となる。不純物濃度が高
いほど、導電領域Ａ２の幅は大きくなり、空乏層領域Ａ１の幅は小さくなる。そのため、オフ状態のリーク電流が増大する。

【0044】

上記のような問題に対し、半導体装置１００では、チャネル部３４のソース部３２側の端の第１位置Ｐ１における柱状部３０の径Ｄ１は、チャネル部３４の第１位置Ｐ１と異なる第２位置Ｐ２における柱状部３０の径Ｄ２よりも小さいため、第１位置Ｐ１の不純物濃度が高くても、第１位置Ｐ１において、チャネル部３４を完全に空乏化させ易い。したがって、オフ状態のリーク電流を低減できる。半導体装置１００は、例えば、ゲート電圧０Ｖでオフ状態となるノーマリーオフを実現できる。

【0045】

さらに、半導体装置１００では、径Ｄ２は径Ｄ１よりも大きいため、オン状態の電流を増大させることができる。

【0046】

半導体装置１００では、第２位置Ｐ２は、チャネル部３４のドレイン部３８側の端の位置である。そのため、半導体装置１００では、不純物が拡散され難いチャネル部３４のドレイン部３８側の端における柱状部３０の径を、大きくすることができる。これにより、オン状態の電流を増大させることができる。

【0047】

半導体装置１００では、柱状部３０は、チャネル部３４とドレイン部３８との間に設けられたドリフト部３６を有する。そのため、半導体装置１００では、耐圧を向上できる。

【0048】

半導体装置１００では、チャネル部３４の第１位置Ｐ１における不純物濃度は、チャネル部３４の第２位置Ｐ２における不純物濃度よりも高い。半導体装置１００では、径Ｄ１は径Ｄ２よりも小さいため、不純物濃度が高い第１位置Ｐ１においても、チャネル部３４を完全に空乏化させ易い。

【0049】

半導体装置１００では、チャネル部３４は、第１部分３４ａと、第２部分３４ｂと、で構成され、第１部分３４ａにおける柱状部３０の径は、第２部分３４ｂにおける柱状部３０の径よりも小さい。そのため、半導体装置１００では、第１部分３４ａにおける柱状部３０の径をＤ１とすることができ、第２部分３４ｂにおける柱状部３０の径をＤ２とすることができる。

【0050】

半導体装置１００では、ゲート電極６０は、チャネル部３４を囲んでいる。そのため、半導体装置１００では、チャネル部３４を完全に空乏化し易い。

【0051】

半導体装置１００では、基板１０を有し、柱状部３０は、基板１０に設けられ、ソース部３２は、基板１０とチャネル部３４との間に設けられている。そのため、半導体装置１００では、ソース部３２を成長させた後にチャネル部３４を成長させるので、ソース部３２の上面には不純物が残留する。これにより、チャネル部３４の第１位置Ｐ１における不純物濃度は、高くなるが、半導体装置１００では、径Ｄ１は径Ｄ２よりも小さいため、不純物濃度が高い第１位置Ｐ１においても、チャネル部３４を完全に空乏化させ易い。

【0052】

２． 半導体装置の製造方法
次に、本実施形態に係る半導体装置１００の製造方法について、図面を参照しながら説明する。図４～図９は、本実施形態に係る半導体装置１００の製造工程を模式的に示す断面図である。

【0053】

図４に示すように、基板１０上に、バッファー層２０をエピタキシャル成長させる。エピタキシャル成長させる方法としては、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法などが挙げられる。

【0054】

次に、バッファー層２０上に、図示せぬマスク層を形成する。次に、マスク層をマスクとしてバッファー層２０上に、ソース部３２、チャネル部３４、ドリフト部３６、およびドレイン部３８を、この順でエピタキシャル成長させる。エピタキシャル成長させる方法としては、例えば、ＭＯＣＶＤ法、ＭＢＥ法などが挙げられる。本工程により、複数の柱状部３０を形成できる。エピタキシャル成長の成膜温度や成膜速度などの成膜条件を調整することにより、径Ｄ１，Ｄ２等の柱状部３０の径を制御できる。

【0055】

図５に示すように、隣り合う柱状部３０の間に第１絶縁層４０を形成する。図示の例では、第１絶縁層４０は、隣り合う柱状部３０のソース部３２の間、チャネル部３４の間、およびドリフト部３６の間に形成される。第１絶縁層４０は、例えば、ＳＯＧ法、ＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法などによって形成される。

【0056】

図６に示すように、第１絶縁層４０をエッチングして、隣り合う柱状部３０のドリフト部３６の間およびチャネル部３４の第２部分３４ｂの第１絶縁層４０を除去する。エッチングとしては、例えば、ドライエッチングを用いる。これにより、ウェットエッチングを用いる場合に比べて、エッチングの処理時間を短縮できる。さらに、エッチングされた第１絶縁層４０の形状の再現性を、高めることができる。

【0057】

図７に示すように、第１絶縁層４０をエッチングして、隣り合う柱状部３０のチャネル部３４の第１部分３４ａの間の第１絶縁層４０を除去する。エッチングとしては、例えば、ウェットエッチングを用いる。これにより、ドライエッチングを用いる場合に比べて、第１部分３４ａに与えるダメージを低減できる。ソース部３２における柱状部３０の径は、第２部分３４ｂにおける柱状部３０の径よりも小さいため、本工程のウェットエッチングにおいて、第１部分３４ａの周囲にエッチング液を滞留させ易い。これにより、隣り合う柱状部３０の第１部分３４ａの間の第１絶縁層４０を、効率よくエッチングできる。

【0058】

図８に示すように、第１絶縁層４０上であって、柱状部３０を覆うように、絶縁部５０を形成する。絶縁部５０は、例えば、ＡＬＤ法、ＣＶＤ法によって形成される。

【0059】

図９に示すように、第１絶縁層４０上であって、隣り合う柱状部３０のチャネル部３４の間に、ゲート電極６０を形成する。ゲート電極６０は、例えば、ＡＬＤ法、ＣＶＤ法、真空蒸着法によって形成される。

【0060】

図１に示すように、ゲート電極６０上であって、隣り合う柱状部３０のドリフト部３６の間およびドレイン部３８の間に、第２絶縁層７０を形成する。第２絶縁層７０は、例えば、ＳＯＧ法、ＡＬＤ法、ＣＶＤ法などによって形成される。

【0061】

以上の工程により、半導体装置１００を製造できる。

【0062】

上記では、バッファー層２０上に複数の柱状部３０をエピタキシャル成長させるボトムアップ法について説明した。なお、柱状部３０の形成方法は、特に限定されず、例えば、複数の半導体層を積層して積層体を形成し、該積層体をエッチングすることによって複数の柱状部３０を形成するトップダウン法であってもよい。

【0063】

３． 半導体装置の変形例
３．１． 第１変形例
次に、本実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。図１０は、本実施形態の第１変形例に係る半導体装置２００の柱状部３０を模式的に
示す断面図である。

【0064】

以下、本実施形態の第１変形例に係る半導体装置２００において、上述した本実施形態に係る半導体装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。このことは、後述する本実施形態の第２変形例に係る半導体装置おいて、同様である。

【0065】

上述した半導体装置１００では、図２に示すように、チャネル部３４の第１部分３４ａの径は、積層方向において一定であった。

【0066】

これに対し、半導体装置２００では、図１０に示すように、チャネル部３４の第１部分３４ａは、第１位置Ｐ１から第２位置Ｐ２に向かって、径が漸増している。図示の例では、第１部分３４ａは、例えば、逆テーパー形状を有している。

【0067】

半導体装置２００では、チャネル部３４は、第１位置Ｐ１から第２位置Ｐ２に向かって、径が漸増する第１部分３４ａを有する。そのため、半導体装置１００では、例えば不純物濃度が低くなるに従って、チャネル部３４の柱状部３０における径を大きくすることができる。

【0068】

さらに、半導体装置２００では、チャネル部の第１部分の径が積層方向において一定である場合に比べて、チャネル部３４における柱状部３０の側壁３０ａの平坦性が高い。これにより、チャネル部３４における柱状部３０の側壁３０ａに対する絶縁部５０の付き回りを向上できる。

【0069】

３．２． 第２変形例
次に、本実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。図１１は、本実施形態の第２変形例に係る半導体装置３００の柱状部３０を模式的に示す断面図である。

【0070】

上述した半導体装置１００では、図２に示すように、チャネル部３４は、第１部分３４ａおよび第２部分３４ｂを有し、第１部分３４ａの径は、積層方向において一定であり、第２部分３４ｂの径は、積層方向において一定であった。

【0071】

これに対し、半導体装置３００では、図１１に示すように、チャネル部３４は、第１位置Ｐ１から第２位置Ｐ２に向かって、径が漸増している。図示の例では、チャネル部３４は、例えば、逆テーパー形状を有している。チャネル部３４は、第１部分および第２部分を有していない。

【0072】

半導体装置３００では、チャネル部３４は、第１位置Ｐ１から第２位置Ｐ２に向かって、径が漸増している。そのため、半導体装置３００では、チャネル部３４において成膜条件を変える必要がなく、容易にチャネル部３４を形成できる。

【0073】

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

【0074】

本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加し
た構成を含む。

【0075】

上述した実施形態および変形例から以下の内容が導き出される。

【0076】

半導体装置の一態様は、
互いに同じ導電型を有する半導体で構成されたソース部およびドレイン部と、前記ソース部と前記ドレイン部との間に設けられ、前記ソース部および前記ドレイン部よりも不純物濃度が低い半導体で構成されたチャネル部と、を有する柱状部と、
前記チャネル部における前記柱状部の側壁に絶縁部を介して設けられ、前記チャネル部の電流を制御するゲート電極と、
を有し、
前記チャネル部の前記ソース部側の端の第１位置における前記柱状部の径は、前記チャネル部の前記第１位置と異なる第２位置における前記柱状部の径よりも小さい。

【0077】

この半導体装置によれば、オフ状態のリーク電流を低減できる。

【0078】

半導体装置の一態様において、
前記第２位置は、前記チャネル部の前記ドレイン部側の端の位置であってもよい。

【0079】

この半導体装置によれば、オン状態の電流を増大させることができる。

【0080】

半導体装置の一態様において、
前記柱状部は、前記チャネル部と前記ドレイン部との間に設けられたドリフト部を有してもよい。

【0081】

この半導体装置によれば、耐圧を向上できる。

【0082】

半導体装置の一態様において、
前記チャネル部の前記第１位置における不純物濃度は、前記チャネル部の前記第２位置における不純物濃度よりも高くてもよい。

【0083】

この半導体装置によれば、不純物濃度が高い第１位置においても、チャネル部を完全に空乏化させ易い。

【0084】

半導体装置の一態様において、
前記チャネル部は、第１部分と、第２部分と、で構成され、
前記第１部分における前記柱状部の径は、前記第２部分における前記柱状部の径よりも小さくてもよい。

【0085】

この半導体装置によれば、第１部分における柱状部の径を、第１位置における柱状部の径と同じにすることができ、第２部分における柱状部の径を、第２位置における柱状部の径と同じにすることができる。

【0086】

半導体装置の一態様において、
前記チャネル部は、前記第１位置から前記第２位置に向かって、径が漸増する部分を有してもよい。

【0087】

この半導体装置によれば、例えば不純物濃度が低くなるに従って、チャネル部の柱状部における径を大きくすることができる。

【0088】

半導体装置の一態様において、
前記ゲート電極は、前記チャネル部を囲んでいてもよい。

【0089】

この半導体装置によれば、チャネル部を完全に空乏化し易い。

【0090】

半導体装置の一態様において、
基板を有し、
前記柱状部は、前記基板に設けられ、
前記ソース部は、前記基板と前記チャネル部との間に設けられていてもよい。

【0091】

この半導体装置によれば、不純物濃度が高い第１位置においても、チャネル部を完全に空乏化させ易い。

【0092】

半導体装置の一態様において、
パワーデバイスであってもよい。

【符号の説明】

【0093】

１０…基板、２０…バッファー層、３０…柱状部、３０ａ…側壁、３２…ソース部、３４…チャネル部、３４ａ…第１部分、３４ｂ…第２部分、３６…ドリフト部、３８…ドレイン部、４０…第１絶縁層、５０…絶縁部、６０…ゲート電極、７０…第２絶縁層、１００，２００，３００…半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】