特開 2024-114336 窒化物半導体装置及び窒化物半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024114336

(43)【公開日】2024-08-23

(54)【発明の名称】窒化物半導体装置及び窒化物半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240816BHJP

   H01L 21/265 20060101ALI20240816BHJP

【ＦＩ】

H01L29/80 H

H01L21/265 601J

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023020029

(22)【出願日】2023-02-13

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100107515

【弁理士】

【氏名又は名称】廣田 浩一

(72)【発明者】

【氏名】美濃浦 優一

(72)【発明者】

【氏名】山田 敦史

(72)【発明者】

【氏名】鎌田 陽一

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102GB01

5F102GC01

5F102GD01

5F102GJ02

5F102GK04

5F102GK08

5F102GL04

5F102GM04

5F102GM08

5F102GQ01

5F102GR04

5F102GR07

5F102GT01

5F102GV05

5F102GV07

5F102GV08

5F102HC01

5F102HC02

5F102HC10

5F102HC15

(57)【要約】      （修正有）

【課題】携帯電話通信用の基地局、電波天文学用の通信装置及び衛星通信用の通信装置に使用できる高い耐圧の確保及び高い電子の移動度の確保できる窒化物半導体装置及びその製造方法を提供する。
【解決手段】窒化物半導体装置１は、チャネル層２２と、チャネル層の上のＩｎを含むバリア層２４と、ｎ型の第１窒化物半導体層３０Ｓと、ｎ型の第２窒化物半導体層３０Ｄと、ソース電極４０Ｓと、ドレイン電極４０Ｄと、平面視でソース電極とドレイン電極との間で、バリア層の上に設けられたゲート電極４０Ｇと、を有する。バリア層及びチャネル層に、第１凹部２０Ｓ及び第２凹部２０Ｄが互いに離れて形成されている。第１窒化物半導体層は、第１凹部内に形成されるがバリア層の上には形成されておらず、第２窒化物半導体層は、平面視で第２凹部の上縁の内側にある第１領域３１と、第１領域につながるバリア層の上の第２領域３２と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

チャネル層と、
前記チャネル層の上のＩｎを含むバリア層と、
ｎ型の第１窒化物半導体層と、
ｎ型の第２窒化物半導体層と、
前記第１窒化物半導体層の上に設けられたソース電極と、
前記第２窒化物半導体層の上に設けられたドレイン電極と、
平面視で前記ソース電極と前記ドレイン電極との間で、前記バリア層の上に設けられたゲート電極と、
を有し、
前記バリア層及び前記チャネル層に、第１凹部及び第２凹部が互いに離れて形成されており、
前記第１窒化物半導体層は、前記第１凹部内に形成され、前記バリア層の上には形成されておらず、
前記第２窒化物半導体層は、
平面視で第２凹部の上縁の内側にある第１領域と、
前記第１領域につながり、前記バリア層の上の第２領域と、
を有することを特徴とする窒化物半導体装置。

【請求項2】

前記バリア層は、
平面視で前記第２領域と重なる第３領域と、
平面視で前記第３領域よりも前記ゲート電極側の第４領域と、
を有し、
前記第３領域におけるＩｎの濃度は、前記第４領域におけるＩｎの濃度よりも低いことを特徴とする請求項１に記載の窒化物半導体装置。

【請求項3】

前記バリア層の組成は、Ｉｎ_{１－ｘ－ｙ}Ａｌ_ｘＧａ_ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で表されることを特徴とする請求項１又は２に記載の窒化物半導体装置。

【請求項4】

前記第２窒化物半導体層にピットが形成されていることを特徴とする請求項１又は２に記載の窒化物半導体装置。

【請求項5】

前記第２領域は単結晶を含むことを特徴とする請求項１又は２に記載の窒化物半導体装置。

【請求項6】

前記第１窒化物半導体層及び前記第２窒化物半導体層は、前記バリア層よりも高濃度でｎ型不純物を含むことを特徴とする請求項１又は２に記載の窒化物半導体装置。

【請求項7】

チャネル層の上にＩｎを含むバリア層を形成する工程と、
前記バリア層及び前記チャネル層に、第１凹部及び第２凹部を互いに離れて形成する工程と、
前記第１凹部内にｎ型の第１窒化物半導体層を形成し、平面視で第２凹部の上縁の内側にある第１領域と、前記第１領域につながり、前記バリア層の上の第２領域と、を有するｎ型の第２窒化物半導体層を形成する工程と、
前記第１窒化物半導体層の上にソース電極を形成する工程と、
前記第２窒化物半導体層の上にドレイン電極を形成する工程と、
平面視で前記ソース電極と前記ドレイン電極との間で、前記バリア層の上にゲート電極を形成する工程と、
を有し、
前記第１窒化物半導体層は、前記バリア層の上には形成されないことを特徴とする窒化物半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、窒化物半導体装置及び窒化物半導体装置の製造方法に関する。

【背景技術】

【0002】

ＧａＮ系窒化物半導体を用いた高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）は高出力動作が可能であり、無線通信及びレーダー等における送信側素子として用いられる。近年、無線の通信距離及びレーダーの検知距離を延伸するために、更なる高出力化が求められている。そして、高出力化のために、Ｉｎを含むＩｎＡｌＧａＮをバリア層に用いた構造について検討されている。

【0003】

また、ＨＥＭＴにおいて、ソース電極及びドレイン電極のオーミック抵抗の低減のために、高濃度で不純物を含有する低抵抗の再成長層として用いる技術についても検討されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特表２０１７－５３９０７３号公報

【特許文献2】米国特許第９２５２２４７号明細書

【特許文献3】米国特許出願公開第２０２２／０１４０１２６号明細書

【特許文献4】特開２０１６－１１５９３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＩｎＡｌＧａＮをバリア層に用いた構造に再成長層を組み合わせる場合、高い耐圧の確保及び高い電子の移動度の確保の両立が困難である。耐圧の低下は歩留まりの低下につながり得る。

【0006】

本開示の目的は、高い耐圧の確保及び高い電子の移動度の確保を両立することができる窒化物半導体装置及び窒化物半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0007】

本開示の一形態によれば、チャネル層と、前記チャネル層の上のＩｎを含むバリア層と、ｎ型の第１窒化物半導体層と、ｎ型の第２窒化物半導体層と、前記第１窒化物半導体層の上に設けられたソース電極と、前記第２窒化物半導体層の上に設けられたドレイン電極と、平面視で前記ソース電極と前記ドレイン電極との間で、前記バリア層の上に設けられたゲート電極と、を有し、前記バリア層及び前記チャネル層に、第１凹部及び第２凹部が互いに離れて形成されており、前記第１窒化物半導体層は、前記第１凹部内に形成され、前記バリア層の上には形成されておらず、前記第２窒化物半導体層は、平面視で第２凹部の上縁の内側にある第１領域と、前記第１領域につながり、前記バリア層の上の第２領域と、を有する窒化物半導体装置が提供される。

【発明の効果】

【0008】

本開示によれば、高い耐圧の確保及び高い電子の移動度の確保を両立することができる。

【図面の簡単な説明】

【0009】

【図1】第１実施形態に係る窒化物半導体装置の構造を示す断面図である。

【図2】図１の一部を拡大して示す断面図である。

【図3】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その１）である。

【図4】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その２）である。

【図5】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その３）である。

【図6】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その４）である。

【図7】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その５）である。

【図8】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その６）である。

【図9】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その７）である。

【図10】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その８）である。

【図11】第１実施形態に係る窒化物半導体装置の製造方法を示す断面図（その９）である。

【図12】第２実施形態に係るディスクリートパッケージを示す図である。

【図13】第３実施形態に係るＰＦＣ回路を示す結線図である。

【図14】第４実施形態に係る電源装置を示す結線図である。

【図15】第５実施形態に係る増幅器を示す結線図である。

【発明を実施するための形態】

【0010】

本願発明者らは、従来の再成長層を含む窒化物半導体装置において、バリア層がＩｎを含む場合に高い耐圧の確保及び高い電子の移動度の確保の両立が困難となる原因を究明すべく鋭意検討を行った。この結果、既に形成されているバリア層からのＩｎの離脱を回避するために再成長層を低温で形成した場合には、再成長層にピットが形成されやすいことが判明した。再成長層のピットが形成された部分は、設計値よりも薄くなるため、高抵抗となる。このため、再成長層のピットが形成された部分に電界が集中しやすくなり、耐圧が低下してしまうのである。一方、ピットの形成を回避するために再成長層を高温で形成した場合には、バリア層からＩｎが離脱し、二次元電子ガス（two dimensional gas：２ＤＥＧ）の濃度が低下し、電子の移動度が低下してしまう。本願発明者らは、これらの知見に基づき、高い耐圧の確保及び高い電子の移動度の確保を両立すべく鋭意検討を行い、下記の実施形態に想到した。

【0011】

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0012】

（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は、ＧａＮ系ＨＥＭＴ、すなわち電界効果トランジスタ（field effect transistor：ＦＥＴ）を含む窒化物半導体装置に関する。図１は、第１実施形態に係る窒化物半導体装置の構造を示す断面図である。

【0013】

第１実施形態に係る窒化物半導体装置１は、図１に示すように、基板１０と、エピタキシャル層２０と、第１窒化物半導体層３０Ｓと、第２窒化物半導体層３０Ｄと、ソース電極４０Ｓと、ドレイン電極４０Ｄと、ゲート電極４０Ｇと、パッシベーション膜５０とを有する。

【0014】

エピタキシャル層２０は基板１０の上に設けられている。エピタキシャル層２０は、例えば、バッファ層２１と、チャネル層２２と、スペーサ層２３と、バリア層２４とを有する。

【0015】

基板１０は、例えばＳｉＣ基板である。バッファ層２１は基板１０の上に設けられている。バッファ層２１は、例えば、ＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層である。バッファ層２１が、ＡｌＮ層及びＧａＮ層の両方を含む超格子構造を備えていてもよい。

【0016】

チャネル層２２はバッファ層２１の上に設けられている。チャネル層２２は、例えば、導電型を付与する不純物の意図的なドーピングが行われていないＧａＮ層（ｉ－ＧａＮ層）である。チャネル層２２の厚さは、例えば、１μｍ～５μｍである。

【0017】

スペーサ層２３はチャネル層２２の上に設けられている。スペーサ層２３は、例えば、ＡｌＮ層又はＡｌＧａＮ層である。スペーサ層２３の厚さは、例えば、０．５ｎｍ～５ｎｍである。

【0018】

バリア層２４はスペーサ層２３の上に設けられている。バリア層２４はＩｎを含む。バリア層２４は、例えば、ｎ型のＩｎＡｌＧａＮ層である。バリア層２４の組成は、例えばＩｎ_{１－ｘ－ｙ}Ａｌ_ｘＧａ_ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で表される。バリア層２４の厚さは、例えば、４ｎｍ～１０ｎｍである。エピタキシャル層２０がバリア層２４の上に、ＧａＮ層等のキャップ層を有してもよい。

【0019】

エピタキシャル層２０に、素子領域を画定する素子分離領域が形成されており、素子領域内において、エピタキシャル層２０に、ソース用の第１凹部２０Ｓと、ドレイン用の第２凹部２０Ｄとが形成されている。第１凹部２０Ｓ及び第２凹部２０Ｄは互いに離れている。第１凹部２０Ｓ及び第２凹部２０Ｄは、例えばバリア層２４の上面からチャネル層２２の上面よりも深い位置まで形成されている。つまり、第１凹部２０Ｓ及び第２凹部２０Ｄは、少なくともバリア層２４、スペーサ層２３及びチャネル層２２に形成されている。

【0020】

第１窒化物半導体層３０Ｓは第１凹部２０Ｓ内に形成され、バリア層２４の上には形成されていない。第１窒化物半導体層３０Ｓは、平面視で第１凹部２０Ｓの上縁の内側にある。

【0021】

第２窒化物半導体層３０Ｄは、第１領域３１と、第２領域３２とを有する。第１領域３１は、平面視で第２凹部２０Ｄの上縁の内側にある。第１領域３１の大部分は第２凹部２０Ｄ内に形成されている。第１領域３１の一部がエピタキシャル層２０の上面より上方にあってもよい。第２領域３２は、第１領域３１につながり、バリア層２４の上にある。第２領域３２は、平面視でチャネル層２２と重なる。

【0022】

第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄは、例えば、ｎ型不純物としてＳｉ又はＧｅを含む。第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄは、例えばバリア層２４よりも高濃度でｎ型不純物を含む。第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄにおけるｎ型不純物の濃度は、例えば１×１０^１９／ｃｍ^３以上である。第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄは、例えばｎ型のＧａＮ層又はＩｎＧａＮ層である。第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄは単結晶を含む。例えば、第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄの各々の大部分が単結晶から構成される。第１領域３１及び第２領域３２は単結晶を含む。第１領域３１及び第２領域３２の各々の大部分が単結晶から構成される。

【0023】

第１窒化物半導体層３０Ｓの上にソース電極４０Ｓが形成され、第２窒化物半導体層３０Ｄの上にドレイン電極４０Ｄが形成されている。バリア層２４の上に、ソース電極４０Ｓ及びドレイン電極４０Ｄを覆うパッシベーション膜５０が形成されている。パッシベーション膜５０には、平面視でソース電極４０Ｓ及びドレイン電極４０Ｄの間に位置する開口部５０Ｇが形成されており、開口部５０Ｇを通じてバリア層２４と接するゲート電極４０Ｇがパッシベーション膜５０の上に形成されている。

【0024】

ソース電極４０Ｓ及びドレイン電極４０Ｄは、例えば、Ｔｉ膜と、Ｔｉ膜の上のＡｌ膜とを含む。ゲート電極４０Ｇは、例えば、Ｎｉ膜を含む。ゲート電極４０Ｇが、Ｎｉ膜の上のＡｕ膜を更に含んでもよい。ソース電極４０Ｓは第１窒化物半導体層３０Ｓにオーミック接触し、ドレイン電極４０Ｄは第２窒化物半導体層３０Ｄにオーミック接触している。ゲート電極４０Ｇはエピタキシャル層２０にとショットキー接触している。パッシベーション膜５０は、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物の膜であり、好ましくはＳｉＮ膜である。パッシベーション膜５０の厚さは、例えば、２ｎｍ～５００ｎｍである。

【0025】

窒化物半導体装置１では、二次元電子ガス（２ＤＥＧ）２９がチャネル層２２の上面の近傍に存在する。例えば、第１凹部２０Ｓ及び第２凹部２０Ｄの各底面は、２ＤＥＧ２９より深い位置にある。

【0026】

ここで、第２窒化物半導体層３０Ｄ及びバリア層２４について説明する。図２は、図１の一部を拡大して示す断面図である。

【0027】

図２に示すように、第１領域３１の第２凹部２０Ｄの内壁面の近傍にはピット３０Ｘがあってもよい。詳細は後述するが、第２窒化物半導体層３０Ｄの形成の際に、第２凹部２０Ｄの底面及び内壁面から結晶成長が生じるため、ピット３０Ｘが形成され得る。また、バリア層２４が、平面視で第２領域３２と重なる第３領域２５と、平面視で第３領域２５よりもゲート電極４０Ｇ側の第４領域２６とを有し、第３領域２５におけるＩｎの濃度が第４領域２６におけるＩｎの濃度より低くてもよい。また、２ＤＥＧ２９の濃度は、第３領域２５の下方において、第４領域２６の下方よりも低くなっている。

【0028】

第１窒化物半導体層３０Ｓの第１凹部２０Ｓの内壁面の近傍にピット３０Ｘと同様のピットがあってもよい。

【0029】

次に、第１実施形態に係る窒化物半導体装置１の製造方法について説明する。図３～図１１は、第１実施形態に係る窒化物半導体装置１の製造方法を示す断面図である。

【0030】

まず、図３に示すように、基板１０上に、バッファ層２１、チャネル層２２、スペーサ層２３及びバリア層２４を含むエピタキシャル層２０を形成する。エピタキシャル層２０は、例えば有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法及び分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。

【0031】

ＭＯＣＶＤ法によりエピタキシャル層２０を形成する場合、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、Ｉｎ源であるトリメチルインジウム（ＴＭＩ）ガス及びＮ源であるアンモニア（ＮＨ_３）ガスの混合ガスを用いる。このとき、成長させる窒化物半導体層の組成に応じて、ＴＭＡガス、ＴＭＧガス及びＴＭＩガスの供給の有無及び流量を適宜設定する。各窒化物半導体層に共通の原料であるＮＨ_３ガスの流量は、例えば１００ｃｃｍ～１０ＬＭ程度とする。

【0032】

次いで、エピタキシャル層２０に、素子領域を画定する素子分離領域が形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンをエピタキシャル層２０の上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。

【0033】

その後、図４に示すように、バリア層２４の上にＳｉＮ膜７１を形成し、ＳｉＮ膜７１の上にフォトレジストマスク７２を形成する。フォトレジストマスク７２には、開口部７２Ｓ及び７２Ｄが形成されている。第１窒化物半導体層３０Ｓ及び第１凹部２０Ｓが形成される領域が開口部７２Ｓから露出する。第２窒化物半導体層３０Ｄが形成される領域が開口部７２Ｄから露出する。

【0034】

続いて、図５に示すように、ＳＦ_６ガス等のフッ素系ガスを用いたドライエッチングにより、ＳｉＮ膜７１の開口部７２Ｓから露出している部分及び開口部７２Ｄから露出している部分を除去する。この時、エピタキシャル層２０はフッ素系ガスに耐性を有するため、エッチングされない。この結果、開口部７２Ｓに連なる第１開口部７１Ｓ及び開口部７２Ｄに連なる第２開口部７１ＤがＳｉＮ膜７１に形成される。

【0035】

次いで、図６に示すように、フォトレジストマスク７２を除去し、バリア層２４及びＳｉＮ膜７１の上にフォトレジストマスク７３を形成する。フォトレジストマスク７３には、第３開口部７３Ｓ及び第４開口部７３Ｄが形成されている。第１開口部７１Ｓの全体が第３開口部７３Ｓから露出する。第３開口部７３Ｓからは、ＳｉＮ膜７１の第１開口部７１Ｓの周囲の一部分も環状に露出する。第２凹部２０Ｄが形成される領域が第４開口部７３Ｄから露出する。フォトレジストマスク７３は、第２窒化物半導体層３０Ｄの第２領域３２が形成される領域を覆う。フォトレジストマスク７３は第２開口部７１Ｄの内壁面の少なくとも一部を覆う。

【0036】

その後、図７に示すように、塩素系ガスを用いたドライエッチングにより、バリア層２４と、スペーサ層２３と、チャネル層２２の一部との第３開口部７３Ｓから露出している部分及び第４開口部７３Ｄから露出している部分を除去する。この時、ＳｉＮ膜７１は塩素系ガスに耐性を有するため、エッチングされない。この結果、第１開口部７１Ｓに連なる第１凹部２０Ｓ及び第３開口部７３Ｓに連なる第２凹部２０Ｄがエピタキシャル層２０に形成される。つまり、第１凹部２０Ｓの第２凹部２０Ｄ側の形状はＳｉＮ膜７１の第１開口部７１Ｓの形状に依存するのに対し、第２凹部２０Ｄの第１凹部２０Ｓ側の形状はフォトレジストマスク７３の第４開口部７３Ｄの形状に依存し、第１開口部７１Ｓの形状に依存しない。

【0037】

続いて、図８に示すように、フォトレジストマスク７３を除去する。バリア層２４の上面は、第１凹部２０Ｓ側ではＳｉＮ膜７１に覆われ、第１開口部７１Ｓから露出していないのに対し、第２凹部２０Ｄ側ではＳｉＮ膜７１に覆われず、第２開口部７１Ｄから露出している。

【0038】

次いで、図９に示すように、エピタキシャル層２０の上に第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄを形成する。第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄは、例えばＭＯＣＶＤ法により形成することができる。この時、ＳｉＮ膜７１が成長マスクとして機能する。このため、第１窒化物半導体層３０Ｓは第１凹部２０Ｓ内に形成され、第２窒化物半導体層３０Ｄは、第２凹部２０Ｄ内と、バリア層２４の第２開口部７１Ｄから露出した領域の上とに形成される。従って、第２窒化物半導体層３０Ｄは、第１領域３１及び第２領域３２を有する。

【0039】

第２領域３２の形成の際に、バリア層２４の第３領域２５中の結晶に不可避的に乱れが生じ、第３領域２５の下方において、図２に示すように、２ＤＥＧ２９の濃度が減少する。また、第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄの形成の際に、第３領域２５に含まれるＩｎの一部が第２開口部７１Ｄを通じて離脱することもある。Ｉｎの一部の離脱に伴って第３領域２５の下方において、２ＤＥＧ２９の濃度が減少することもある。

【0040】

第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄの形成後、図１０に示すように、ＳｉＮ膜７１をウェットエッチングにより除去する。次いで、第１窒化物半導体層３０Ｓの上にソース電極４０Ｓを形成し、第２窒化物半導体層３０Ｄの上にドレイン電極４０Ｄを形成する。ソース電極４０Ｓ及びドレイン電極４０Ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極４０Ｓ及びドレイン電極４０Ｄを形成する各領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成し、その上にＡｌ膜を形成する。その後、例えば、窒素雰囲気中にて４００℃～１０００℃で熱処理を行い、オーミック接触を確立する。

【0041】

続いて、図１１に示すように、バリア層２４の上にソース電極４０Ｓ及びドレイン電極４０Ｄを覆うパッシベーション膜５０を形成する。パッシベーション膜５０は、例えばプラズマＣＶＤ法により形成することができる。パッシベーション膜５０を、ＡＬＤ法又はスパッタ法により形成してもよい。次いで、パッシベーション膜５０に開口部５０Ｇを形成する。開口部５０Ｇの形成では、例えば、フォトリソグラフィにより開口部５０Ｇを形成する予定の領域を露出するフォトレジストのパターンをパッシベーション膜５０の上に形成し、このパターンをエッチングマスクとして弗素系ガスを用いたドライエッチングを行う。その後、開口部５０Ｇを通じてバリア層２４と接するゲート電極４０Ｇをパッシベーション膜５０の上に形成する。ゲート電極４０Ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極４０Ｇを形成する領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成する。

【0042】

このようにして、第１実施形態に係る窒化物半導体装置１を製造することができる。

【0043】

なお、ＳｉＮ膜７１に代えて、再成長マスクとして、以下の条件を満たす他の膜を用いてもよい。第一に、形成時にエピタキシャル層２０へのダメージが小さい。第二に、第１開口部７１Ｓ及び第２開口部７１Ｄを形成することが可能である。第三に、第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄの形成時の温度に耐性を有する。第四に、エピタキシャル層２０に対して選択的に除去できる。これらの条件を満たせば、ＳｉＮ膜７１に代えて、再成長マスクとして他の膜を用いてもよい。

【0044】

ゲート電極４０Ｇの形成後に、更に上層のＳｉＮ膜等の絶縁膜を形成し、その上に金属膜を形成することでフィールドプレート構造を形成してもよい。

【0045】

窒化物半導体装置１では、バリア層２４がＩｎを含む。このため、高濃度の２ＤＥＧ２９が得られ、高い電子の移動度を確保することができる。また、スペーサ層２３が設けられていることで、バリア層２４に優れた結晶性を得やすい。更に、窒化物半導体装置１が第１窒化物半導体層３０Ｓ及び第２窒化物半導体層３０Ｄを有する。このため、スペーサ層２３及びバリア層２４があっても、ソース電極４０Ｓ及びドレイン電極４０Ｄと２ＤＥＧ２９との間のオーミック抵抗を低く抑えることができる。

【0046】

また、第２窒化物半導体層３０Ｄが第１領域３１及び第２領域３２を有する。上記のように、第２領域３２の形成時に、バリア層２４の第３領域２５中の結晶に不可避的に乱れが生じ、図２に示すように、第３領域２５の下方において、第４領域２６の下方よりも２ＤＥＧ２９の濃度が低くなる。このため、第３領域２５の下方では、第４領域２６の下方よりも抵抗が高くなり、第３領域２５の下方にも電界が集中しやすくなる。従って、第１領域３１にピット３０Ｘに起因する抵抗が高い部分が存在しても、電界が集中しやすい範囲が広がり、ピット３０Ｘの近傍での電界集中が緩和される。このため、電界集中に伴う絶縁破壊が抑制され、高い耐圧を得ることができる。

【0047】

また、第３領域２５におけるＩｎの濃度が第４領域２６におけるＩｎの濃度よりも低い場合には、第３領域２５の下方において２ＤＥＧ２９の濃度が更に低くなり、ピット３０Ｘの近傍での電界集中が更に緩和される。このため、より高い耐圧を得ることができる。

【0048】

更に、第１窒化物半導体層３０Ｓは、第１凹部２０Ｓ内に形成され、バリア層２４の上には形成されていない。ゲート電極４０Ｇとドレイン電極４０Ｄとの間の電位差と比較すれば、ゲート電極４０Ｇとソース電極４０Ｓとの間の電位差は小さい。従って、第１窒化物半導体層３０Ｓにピット３０Ｘと同様のピットが存在していても、このピットの近傍に電界は集中しにくく、絶縁破壊は生じにくい。また、第１窒化物半導体層３０Ｓがバリア層２４の上に形成されていないことで、２ＤＥＧ２９の減少が生じにくく、抵抗の上昇を抑制できる。更に、ソース電極４０Ｓとゲート電極４０Ｇとの間の距離が小さい場合に、第１窒化物半導体層３０Ｓの一部がゲート電極４０Ｇ側でバリア層２４の上にも存在すると、第１窒化物半導体層３０Ｓとゲート電極４０Ｇとの間に大きな寄生容量が生じるおそれがある。これに対し、窒化物半導体装置１では、このような大きな寄生容量の発生を抑制することができる。

【0049】

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１２は、第２実施形態に係るディスクリートパッケージを示す図である。

【0050】

第２実施形態では、図１２に示すように、第１実施形態と同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極４０Ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極４０Ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極４０Ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。

【0051】

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。

【0052】

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１３は、第３実施形態に係るＰＦＣ回路を示す結線図である。

【0053】

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１実施形態と同様の構造を備えた半導体装置が用いられている。

【0054】

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。

【0055】

（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図１４は、第４実施形態に係る電源装置を示す結線図である。

【0056】

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。

【0057】

一次側回路１２６１には、第３実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。

【0058】

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。

【0059】

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１実施形態と同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

【0060】

（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴを備えた増幅器に関する。図１５は、第５実施形態に係る増幅器を示す結線図である。

【0061】

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。

【0062】

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１実施形態と同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。

【0063】

本開示において、基板として、炭化シリコン（ＳｉＣ）基板、サファイヤ基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はダイヤモンド基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。

【0064】

ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。

【0065】

ゲート電極の構造として、上記の実施形態ではショットキー型ゲート構造が用いられているが、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が用いられてもよい。

【0066】

窒化物半導体装置は、例えば、携帯電話通信用の基地局、電波天文学用の通信装置、衛星通信用の通信装置に使用することができる。

【0067】

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。

【0068】

以下、本開示の諸態様を付記としてまとめて記載する。

【0069】

（付記１）
チャネル層と、
前記チャネル層の上のＩｎを含むバリア層と、
ｎ型の第１窒化物半導体層と、
ｎ型の第２窒化物半導体層と、
前記第１窒化物半導体層の上に設けられたソース電極と、
前記第２窒化物半導体層の上に設けられたドレイン電極と、
平面視で前記ソース電極と前記ドレイン電極との間で、前記バリア層の上に設けられたゲート電極と、
を有し、
前記バリア層及び前記チャネル層に、第１凹部及び第２凹部が互いに離れて形成されており、
前記第１窒化物半導体層は、前記第１凹部内に形成され、前記バリア層の上には形成されておらず、
前記第２窒化物半導体層は、
平面視で第２凹部の上縁の内側にある第１領域と、
前記第１領域につながり、前記バリア層の上の第２領域と、
を有することを特徴とする窒化物半導体装置。
（付記２）
前記バリア層は、
平面視で前記第２領域と重なる第３領域と、
平面視で前記第３領域よりも前記ゲート電極側の第４領域と、
を有し、
前記第３領域におけるＩｎの濃度は、前記第４領域におけるＩｎの濃度よりも低いことを特徴とする付記１に記載の窒化物半導体装置。
（付記３）
前記バリア層の組成は、Ｉｎ_{１－ｘ－ｙ}Ａｌ_ｘＧａ_ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で表されることを特徴とする付記１又は２に記載の窒化物半導体装置。
（付記４）
前記第２窒化物半導体層にピットが形成されていることを特徴とする付記１乃至３のいずれか１項に記載の窒化物半導体装置。
（付記５）
前記第２領域は単結晶を含むことを特徴とする付記１乃至４のいずれか１項に記載の窒化物半導体装置。
（付記６）
前記第１窒化物半導体層及び前記第２窒化物半導体層は、前記バリア層よりも高濃度でｎ型不純物を含むことを特徴とする付記１乃至５のいずれか１項に記載の窒化物半導体装置。
（付記７）
前記チャネル層と前記バリア層との間のスペーサ層を有することを特徴とする付記１乃至６のいずれか１項に記載の窒化物半導体装置。
（付記８）
チャネル層の上にＩｎを含むバリア層を形成する工程と、
前記バリア層及び前記チャネル層に、第１凹部及び第２凹部を互いに離れて形成する工程と、
前記第１凹部内にｎ型の第１窒化物半導体層を形成し、平面視で第２凹部の上縁の内側にある第１領域と、前記第１領域につながり、前記バリア層の上の第２領域と、を有するｎ型の第２窒化物半導体層を形成する工程と、
前記第１窒化物半導体層の上にソース電極を形成する工程と、
前記第２窒化物半導体層の上にドレイン電極を形成する工程と、
平面視で前記ソース電極と前記ドレイン電極との間で、前記バリア層の上にゲート電極を形成する工程と、
を有し、
前記第１窒化物半導体層は、前記バリア層の上には形成されないことを特徴とする窒化物半導体装置の製造方法。
（付記９）
付記１乃至７のいずれか１項に記載の窒化物半導体装置を有する増幅器。
（付記１０）
付記１乃至７のいずれか１項に記載の窒化物半導体装置を有する電源装置。

【符号の説明】

【0070】

１：窒化物半導体装置
１０：基板
２０：エピタキシャル層
２０Ｓ：第１凹部
２０Ｄ：第２凹部
２１：バッファ層
２２：チャネル層
２３：スペーサ層
２４：バリア層
２５：第３領域
２６：第４領域
２９：２ＤＥＧ
３０Ｓ：第１窒化物半導体層
３０Ｄ：第２窒化物半導体層
３０Ｘ：ピット
３１：第１領域
３２：第２領域
４０Ｄ：ドレイン電極
４０Ｇ：ゲート電極
４０Ｓ：ソース電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】