特開 2024-114542 遊技機

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024114542

(43)【公開日】2024-08-23

(54)【発明の名称】遊技機

(51)【国際特許分類】

   A63F 7/02 20060101AFI20240816BHJP

   G06T 13/20 20110101ALI20240816BHJP

   G06T 13/80 20110101ALI20240816BHJP

   G06T 15/00 20110101ALI20240816BHJP

【ＦＩ】

A63F7/02 326Z

A63F7/02 320

G06T13/20

G06T13/80 A

G06T15/00

【審査請求】有

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023020381

(22)【出願日】2023-02-13

(71)【出願人】

【識別番号】391010943

【氏名又は名称】株式会社藤商事

(74)【代理人】

【識別番号】100100376

【弁理士】

【氏名又は名称】野中 誠一

(74)【代理人】

【識別番号】100142077

【弁理士】

【氏名又は名称】板谷 真之

(74)【代理人】

【識別番号】100143199

【弁理士】

【氏名又は名称】磯邉 毅

(72)【発明者】

【氏名】中村 一寛

【テーマコード（参考）】

2C088

2C333

5B050

5B080

【Ｆターム（参考）】

2C088DA23

2C088EA10

2C333AA11

2C333BA01

5B050AA10

5B050BA06

5B050BA07

5B050BA08

5B050BA09

5B050CA02

5B050CA03

5B050CA07

5B050EA10

5B050EA19

5B050EA24

5B050EA26

5B050FA02

5B050FA05

5B050FA10

5B080AA14

5B080AA15

5B080BA01

5B080BA03

5B080BA04

5B080BA05

5B080CA01

5B080CA03

5B080CA04

5B080FA01

5B080FA02

5B080FA03

5B080GA11

5B080GA22

5B080GA25

(57)【要約】

【課題】より改善された画像演出制御が可能な遊技機を提供する。
【解決手段】表示装置の表示内容を特定するディスプレイリストは、動画再生に関して、基礎データをデコードする所定のデコードコマンド（LOADTX）は、一のコマンドで第１と第２の基礎データを、当該コマンドの埋め込み情報として特定可能に構成されている。
【選択図】図１１

【特許請求の範囲】

【請求項1】

表示装置の画面に表示すべき表示内容を特定するディスプレイリストを発行する画像制御手段と、
前記ディスプレイリストと、適宜に圧縮記憶されている基礎データと、に基づいて、前記表示内容を実現する画像データを生成する画像生成手段と、を設けた遊技機であって、
前記ディスプレイリストは、動画再生に関して、前記基礎データをデコードすることを指示するデコードコマンドを含んで構成され、
所定のデコードコマンドは、一のコマンドで第１と第２の基礎データを特定可能に構成されていることを特徴とする遊技機。

【請求項2】

前記画像生成手段は、
前記ディスプレイリストに基づいて動作して、二次元又は三次元の静止画画像データ、及び／又は、動画画像データを、所定のフレームバッファに生成可能に構成されている請求項１に記載の遊技機。

【請求項3】

前記画像生成手段は、
画像輪郭に対応する頂点データを取得可能な取得工程と、頂点データに基づいて適宜なプリミティブを生成するプリミティブ工程と、必要な画像データを完成させる画像生成工程と、を含んだ複数工程の全部又は一部が、実行可能に構成されている請求項１に記載の遊技機。

【請求項4】

前記デコードコマンドを含んで、画像演出を特定する第１情報と、音声演出を特定する第２情報とを、前記画像制御手段から受けて、前記画像生成手段の第１回路と第２回路に転送する転送手段を設け、
第１情報及び／又は第２情報は、所定ビット位置以下がゼロとなる開始アドレスから始まる、前記画像制御手段の内蔵ＲＡＭ又は外部ＲＡＭのアドレス領域に格納されている請求項１に記載の遊技機。

【請求項5】

前記デコードコマンドを含んで、画像演出を特定する第１情報と、音声演出を特定する第２情報とを、所定の転送サイズを一単位として、前記画像制御手段から受けて、前記画像生成手段の第１回路と第２回路に転送する転送手段を設け、
第１情報及び／又は第２情報は、基準サイズの整数Ｎ倍（Ｎ≧１）のコマンドを列記して構成され、前記転送サイズが、前記基準サイズの整数Ｍ倍（Ｍ≧１）とされることで、第１情報及び／又は第２情報を構成するコマンド数が、任意個数とされる請求項１に記載の遊技機。

【請求項6】

前記デコードコマンドを含んで、画像演出を特定する第１情報と、音声演出を特定する第２情報とを、前記画像制御手段から受けて、前記画像生成手段の第１回路と第２回路に転送する転送手段を設け、
前記画像制御手段は、第１情報と第２情報の構成データを、所定の書込みポートに、所定の書込みサイズ毎に書込むよう構成されている請求項１に記載の遊技機。

【請求項7】

前記デコードコマンドを含んで、画像演出を特定する第１情報と、音声演出を特定する第２情報とを、前記画像制御手段から受けて、所定の伝送経路を経由して、前記画像生成手段の第１回路と第２回路に転送する転送手段を設け、
第１情報用の伝送経路及び／又は第２情報用の伝送経路は、複数の選択肢の中から一の伝送回路が選択可能に構成されている請求項１に記載の遊技機。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。

【背景技術】

【0002】

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

【0003】

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２１－０４０８８３号公報

【特許文献2】特開２０２０－０６５７０７号公報

【特許文献3】特開２０２０－０２２６７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高い。そこで、出願人は、各種の提案をしているが（引用文献１～引用文献３）、画像演出の更なる高度化や、画像演出制御の改善が望まれるところである。

【0006】

本発明は、上記の課題に鑑みてなされたものであり、より改善された画像演出制御を実行可能な遊技機を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記の目的を達成するため、本発明に係る遊技機は、表示装置の画面に表示すべき表示内容を特定するディスプレイリストを発行する画像制御手段と、前記ディスプレイリストと、適宜に圧縮記憶されている基礎データと、に基づいて、前記表示内容を実現する画像データを生成する画像生成手段と、を設けた遊技機であって、前記ディスプレイリストは、動画再生に関して、前記基礎データをデコードすることを指示する（一種類又は複数種類の）デコードコマンドを含んで構成され、所定のデコードコマンド（例えば、LOADTX）は、一のコマンドで、第１と第２の基礎データを特定可能に構成されている。好適には、第１と第２の基礎データは、当該デコードコマンドの埋め込み情報として記載されている。本発明によれば、例えば、動画デコードにおいて、逆方向予測や双方向予測の手法を採用することができる。

【発明の効果】

【0008】

上記した本発明によれば、複雑高度な画像演出においても、円滑適切な画像制御動作を実行することができる。

【図面の簡単な説明】

【0009】

【図1】本実施例のパチンコ機を示す斜視図である。

【図2】図１の遊技機の遊技領域を示す正面図である。

【図3】図１の遊技機の全体回路構成を示すブロック図である。

【図4】演出インタフェイス基板と、演出制御基板と、液晶インタフェイス基板の内部構成を図示したものである。

【図5】複合チップについて、これに関連する回路素子も含めて図示した回路ブロック図である。

【図6】インデックス空間と、仮想描画空間を説明する図面である。

【図7】表示回路を説明する図面である。

【図8】データ転送回路の内部構成を説明する図面である。

【図9】ディスプレイリストや音声コマンドリストの転送動作を説明する図面である。

【図10】ディスプレイリストに基づくフィルタ処理を説明する図面である。

【図11】ＩＰＢストリーム動画の再生手順を説明する図面である。

【図12】音声処理部の内部構成と、制御手順を説明する図面である。

【図13】描画回路の描画パイプライン処理を説明する図面である。

【図14】描画パイプライン工程の全部又は一部を利用する各種の描画モードを説明する工程図である。

【図15】プリロード動作を含まない演出制御ＣＰＵの制御動作を説明するフローチャートである。

【図16】図１５の一部を説明するフローチャートである。

【図17】プリロード動作を含む演出制御ＣＰＵの制御動作を説明するフローチャートである。

【発明を実施するための形態】

【0010】

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される内枠３とで構成されている。この内枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。なお、本明細書では、ガラス扉６と前面板７を総称して前扉部材と称する。そして、前扉部材（ガラス扉６や前面板７）が枢着された状態の内枠３を遊技枠と称することがある。

【0011】

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャンネルＲ，Ｌの音声を出力し、下側のスピーカは低音を出力するよう構成されている。

【0012】

前面板７には、発射用の遊技球を貯留する上皿８が装着され、内枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

【0013】

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

【0014】

また、チャンスボタン１１の下方には、ロータリースイッチ型の音量スイッチＶＬＳＷが配置されており、遊技者が音量スイッチＶＬＳＷを操作することで、無音レベル（＝０）から最高レベル（＝７）まで、スピーカ音量を８段階に調整できるようになっている。なお、スピーカの音量は、係員だけが操作可能な設定スイッチ（不図示）によって初期設定されており、遊技者が音量スイッチＶＬＳＷを操作しない限り、初期設定音量が維持される。また、異常事態が発生したことを報知する異常報知音は、係員による初期設定音量や、遊技者の設定音量に拘らず最高音量で放音される。

【0015】

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

【0016】

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。

【0017】

中央開口ＨＯには、大型（例えば、横１２８０×縦１０２４ピクセル）の液晶カラーディスプレイで構成された表示装置ＤＳが配置されている。表示装置ＤＳは、メイン液晶表示部ＭＯＮＩと、ＬＥＤバックライト部ＢＬとで構成され、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ～Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ～Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ～Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

【0018】

ところで、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５～１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

【0019】

第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始されるよう構成されている。

【0020】

第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。

【0021】

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

【0022】

第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。

【0023】

すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。

【0024】

一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。

【0025】

典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ～Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

【0026】

図３（ａ）は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。また、図３（ｂ）は、払出制御基板２５に配置された電源モニタ部ＭＮＴの回路構成を示す回路図である。図３（ａ）に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）をＡＣ２４Ｖと共に出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、音声演出用のデジタルアンプ２９などを搭載した演出インタフェイス基板２２と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出、音声演出、及び画像演出を統一的に実行する演出制御基板２３と、演出制御基板２３と表示装置ＤＳの間に位置する液晶インタフェイス基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ’に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６と、を中心に構成されている。

【0027】

図４は、図３（ａ）の一部をやや詳細に図示したものであり、演出インタフェイス基板２２と、演出制御基板２３と、液晶インタフェイス基板２４の内部構成を概略的に示している。図４や図３（ａ）に示す通り、演出インタフェイス基板２２と、演出制御基板２３と、液晶インタフェイス基板２４とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

【0028】

図３（ａ）に示す通り、主制御基板２１が出力する制御コマンドＣＭＤ’は、払出制御基板２５に伝送される。一方、主制御基板２１が出力する制御コマンドＣＭＤは、演出インタフェイス基板２２を経由して演出制御基板２３に伝送される。ここで、制御コマンドＣＭＤ，ＣＭＤ’は、何れも１６ｂｉｔ長であるが、８ｂｉｔ長毎に２回に分けてパラレル送信される。

【0029】

主制御基板２１と払出制御基板２５には、ワンチップマイコンを含むコンピュータ回路が搭載されている。また、演出制御基板２３には、総合演出回路５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。そこで、これらの制御基板２１、２５、２３と、演出インタフェイス基板２２や液晶インタフェイス基板２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２３、及び払出制御部２５と言うことがある。なお、主制御部２１に対して、演出制御部２３と、払出制御部２５がサブ制御部となる。

【0030】

また、このパチンコ機ＧＭは、図３（ａ）の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された内枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材ＧＭ１を除く全てが、盤側部材ＧＭ２である。

【0031】

図３（ａ）の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、バックアップ電源基板３３と、払出制御基板２５と、発射制御基板２６と、枠中継基板３６と、モータ／ランプ駆動基板３７と、が含まれており、これらの回路基板が、内枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された集中接続コネクタＣ１～Ｃ３によって電気的に接続されている。

【0032】

電源基板２０は、遊技ホールから配電される交流電圧ＡＣ２４Ｖに基づいて、三種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）を生成し、各直流電圧を、集中接続コネクタＣ２を経由して、演出インタフェイス基板２２に配電している。また、三種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、交流電圧ＡＣ２４Ｖと共に、払出制御基板２５に配電される。そして、払出制御基板２５に配電された直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、バックアップ電源ＢＡＫと共に、集中接続コネクタＣ１を経由して、主制御基板２１に配電されるよう構成されている。

【0033】

直流３５Ｖは、遊技球の発射動作に関し、球送りソレノイドや発射ソレノイドの駆動電源、及び、電動式チューリップ（可変入賞装置）や大入賞口１６を開閉駆動する電磁ソレノイドの駆動電源として使用される。また、直流１２Ｖは、各制御基板から制御されるＬＥＤランプやモータの駆動電源、及びデジタルアンプの電源電圧として使用され、一方、直流５Ｖは、払出制御基板２５や主制御基板２１のワンチップマイコンの電源電圧、及び、各制御基板に搭載された論理素子の電源電圧として使用される。また、直流５Ｖは、演出インタフェイス基板２２や演出制御基板２３のＤＣ／ＤＣコンバータでレベル降下された後、レベル降下された各種レベルの電圧が、各種コンピュータ回路（複合チップ５０など）の電源電圧として使用される。

【0034】

バックアップ電源ＢＡＫは、電源遮断後、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するためのＤＣ５Ｖの直流電源であり、例えば、電気二重層コンデンサで実現される。この実施例では、専用のバックアップ電源基板３３が設けられており、バックアップ電源基板３３に配置された電気二重層コンデンサは、払出制御基板２５から受ける直流電圧５Ｖによって遊技動作中に充電されるよう構成されている。

【0035】

一方、電源遮断後は、バックアップ電源ＢＡＫが、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するので、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる。なお、バックアップ電源基板３３には、少なくとも数日は、各ワンチップマイコンの内蔵ＲＡＭの記憶内容を保持可能な電気二重層コンデンサが配置されている。

【0036】

ところで、本実施例では、交流電圧ＡＣ２４Ｖの異常低下を示す電源異常信号ＡＢＮは、電源基板２０ではなく、払出制御基板２５の電源モニタ部ＭＮＴにおいて生成されるよう構成されている。電源モニタ部ＭＮＴは、図３（ｂ）に示す通り、電源基板２０から受けるＡＣ２４Ｖを整流する全波整流回路と、全波整流回路の出力を受けて通電発光するフォトダイオードＤと、電源基板２０から受ける直流電圧５Ｖを電源とし、フォトダイオードＤの発光に基づいてＯＮ動作するフォトトランジスＴＲと、フォトトランジスＴＲのＯＮ動作に基づいてＨレベルの検出信号ＡＢＮ（電源異常信号）を出力する出力部と、を有して構成されている。なお、フォトダイオードＤと、フォトトランジスＴＲとで、フォトカプラＰＨを構成している。

【0037】

上記の構成において、電源投入後、フォトカプラＰＨが速やかにＯＮ状態になることで、電源異常信号ＡＢＮが正常レベル（Ｈ）となる。しかし、その後、交流電源が何らかの理由（正常には電源遮断）で異常降下すると、フォトカプラＰＨがＯＦＦ状態に変化することで、電源異常信号ＡＢＮが異常レベル（Ｌ）に変化する。この電源異常信号ＡＢＮは、払出制御基板２５のワンチップマイコンに伝送されると共に、集中接続コネクタＣ１を経由して、主制御基板２１のワンチップマイコンにも伝送されるよう構成されている。したがって、異常レベルの電源異常信号ＡＢＮを受けた各ワンチップマイコンは、必要な情報を、各々の内蔵ＲＡＭに記憶するバックアップ処理を実行することになる。先に説明した通り、内蔵ＲＡＭの情報は、バックアップ電源ＢＡＫによって維持されるので、電源遮断前の遊技動作が電源投入後に再開可能となる。

【0038】

図３（ａ）や図４に示す通り、演出インタフェイス基板２２には、リセット回路ＲＳＴ３と、デジタルアンプ２９（ＡＭＰ）とが搭載され、演出制御基板２３には、総合演出回路５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載され、液晶インタフェイス基板２４には、時計回路３８（ＲＴＣ）と、演出データを記憶する演出データメモリ３９（ＳＲＡＭ）と、給電制御回路ＳＰＹとが搭載されている。

【0039】

本実施例の場合、複合チップ５０に内蔵された総合演出回路５２には、映像処理部ＶＤＰ（Video Display Processor ）と、音声処理部ＳＮＤ（Audio Processor ）と、モータ制御部MT_CTLと、ランプ制御部L_CTL と、が含まれている。そして、総合演出回路５２は、内蔵ＣＰＵ回路５１からの制御に基づき、動作周期δ（=1/30 秒）の間欠的な動作をして、表示装置ＤＳを使用した画像演出、デジタルアンプ２９を経由してスピーカを駆動する音声演出、演出モータＭ１～Ｍｎを回転させて役物を移動させるモータ演出、及び、ＬＥＤランプなどを点滅させるランプ演出を実行するようになっている。なお、以下の説明では、内蔵ＣＰＵ回路５１をＣＰＵ回路５１と略称することがある。

【0040】

リセット回路ＲＳＴ３は、電源投入時、電源回路２０から受ける電源電圧５Ｖの上昇に基づいて電源リセット信号を生成して、複合チップ５０の内部回路や、その他の電子素子を電源リセットしている。先に説明した通り、複合チップ５０の内部回路には、映像処理部ＶＤＰ（Video Display Processor ）や、音声処理部ＳＮＤ（Audio Processor ）が含まれるが、電源リセット信号は、複合チップ５０のシステムリセット信号ＳＹＳに他ならず、ＣＰＵ回路５１や総合演出回路５２を、同期的に電源リセットしている。

【0041】

本実施例では、システムリセット信号ＳＹＳのＬアサート期間中に、全ての内部回路が一様に初期化され、複合チップ５０の演出制御レジスタＲＧｉｊにデフォルト値が設定される。その後、システムリセット信号ＳＹＳがＨレベルに移行すると、ブートプログラムが起動して、演出制御レジスタＲＧｉｊに対して、必要な初期設定動作が実行される。一方、直流電圧５Ｖが降下した場合（通常は電源遮断時）には、システムリセット信号ＳＹＳがＬレベルに降下するので、演出制御基板２３のＣＰＵ回路５１と総合演出回路５２は、動作停止状態となる。

【0042】

後述するように、本実施例では、ＷＤＴ（Watch Dog Timer ）回路５８が起動しても、システムリセット信号ＳＹＳが変化しないよう構成されており、ＷＤＴ５８が起動する異常時であっても、全ての内部回路が一様に初期化されることはない。すなわち、本実施例では、任意に選択された所定の内部回路が、初期化されるよう構成されている。

【0043】

次に、液晶インタフェイス基板２４に搭載された時計回路３８と、演出データメモリ３９は、不図示の二次電池で駆動されており、この二次電池は、遊技動作中、電源基板２０からの給電電圧によって適宜に充電される。そのため、電源遮断後も、時計回路３８の計時動作が継続され、また、演出データメモリ３９に記憶された遊技実績情報が、永続的に記憶保持されることになる（不揮発性を付与）。

【0044】

なお、時計回路３８は、ＣＰＵ回路５１に対して、割込み信号を出力可能に構成されている（ＲＴＣ割込み）。このＲＴＣ割込みには、日、曜日、時、分、秒が特定可能なアラーム割込みと、所定時間経過後に起動されるタイマ割込みが存在するが、本実施例では、毎日の営業終了時に、日々の遊技実績情報を更新するアラーム割込みIRQ_RTC を活用している。

【0045】

図３（ａ）に示す通り、払出制御基板２５と、主制御部２１には、各々、リセット回路ＲＳＴ１，ＲＳＴ２が搭載されており、電源投入時に電源リセット信号が生成され、各コンピュータ回路が電源リセットされるよう構成されている。このように、本実施例では、主制御部２１と、払出制御部２５と、演出インタフェイス基板２２に、各々、リセット回路ＲＳＴ１～ＲＳＴ３を配置しており、例えば、電源基板２０で生成されたシステムリセット信号が、回路基板間で伝送されることがない。すなわち、システムリセット信号を伝送する配線ケーブルが存在しないので、配線ケーブルに重畳するノイズによって、コンピュータ回路が異常リセットされるおそれが解消される。

【0046】

但し、主制御部２１や払出制御部２５に設けられたリセット回路ＲＳＴ１，ＲＳＴ２は、各々、ウォッチドッグタイマを内蔵しており、各制御部２１，２５のＣＰＵから、定時的なクリアパルスを受けない場合には、各ＣＰＵは強制的にリセットされる。また、主制御部２１には、係員が操作可能な初期化スイッチＳＷが配置されており、電源投入時、初期化スイッチＳＷがＯＮ操作されたか否かを示すＲＡＭクリア信号ＣＬＲが出力されるよう構成されている。このＲＡＭクリア信号ＣＬＲは、主制御部２１と払出制御部２５のワンチップマイコンに伝送され、各制御部２１，２５のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定している。

【0047】

図３（ａ）に示す通り、主制御部２１は、払出制御部２５から、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２５の初期動作が完了したことを主制御部２１に通知する信号である。

【0048】

また、主制御部２１は、遊技盤上の各入賞口１６～１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

【0049】

先に説明した通り、演出インタフェイス基板２２は、集中接続コネクタＣ２を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３５Ｖ）を受けている（図３（ａ）及び図４参照）。直流電圧１２Ｖは、デジタルアンプ２９の電源電圧であると共に、ＬＥＤランプなどの駆動電圧として使用される。また、直流電圧３５Ｖは、遊技枠の適所に配電されて可動物を往復移動させるソレノイドの駆動電圧として使用される。

【0050】

一方、直流電圧５Ｖは、演出インタフェイス基板２２各所の回路素子の電源電圧として供給されると共に、ＤＣ／ＤＣコンバータＤＣに供給されて３．３Ｖが生成される（図４参照）。そして、生成された直流電圧３．３Ｖは、リセット回路ＲＳＴ３が生成する電源リセット信号（システムリセット信号）ＳＹＳの基礎電圧となる。また、演出インタフェイス基板２２に配電された直流電圧５Ｖは、ＤＣ／ＤＣコンバータＤＣで生成された３．３Ｖと共に、演出制御基板２３に配電される。そして、演出制御基板２３に配電された直流電圧３．３Ｖは、電源電圧として、複合チップ５０や外部ＲＯＭ５５に供給される。

【0051】

図４に示す通り、演出制御基板２３には、２つのＤＣ／ＤＣコンバータＤＣ１，ＤＣ２が配置されており、各々に供給される直流電圧５Ｖに基づいて、１．５Ｖと１．０５Ｖを生成している。ここで、直流電圧１．０５Ｖは、複合チップ５０のチップコア用の電源電圧であり、直流電圧１．５Ｖは、ＶＲＡＭ５３や拡張ＲＡＭ５４とのＩ／Ｏ（入出力）用の電源電圧である。したがって、直流電圧１．５Ｖは、電源電圧として、ＶＲＡＭ５３や拡張ＲＡＭ５４にも供給される。

【0052】

図３（ａ）に示す通り、演出インタフェイス基板２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けて、演出制御基板２３に転送している。より詳細には、図４に示す通りであり、制御コマンドＣＭＤとストローブ信号ＳＴＢは、入力バッファ４０を経由して、演出制御基板２３の複合チップ５０（ＣＰＵ回路５１）に転送される。ここで、ストローブ信号ＳＴＢは、受信割込み信号IRQ_CMD であり、演出制御ＣＰＵ５７は、受信割込み信号IRQ_CMD を受けて起動される割込み処理プログラム（割込みハンドラ）に基づいて、制御コマンドＣＭＤを取得している。

【0053】

図４に示す通り、演出インタフェイス基板２２の入力バッファ４４は、枠中継基板３６からチャンスボタン１１や音量スイッチＶＬＳＷのスイッチ信号を受け、各スイッチ信号を演出制御基板２３のＣＰＵ回路５１に伝送している。具体的には、音量スイッチＶＬＳＷの接点位置（０～７）を示すエンコーダ出力の３ｂｉｔ長と、チャンスボタン１１のＯＮ／ＯＦＦ状態を示す１ｂｉｔ長をＣＰＵ回路５１に伝送している。

【0054】

また、演出インタフェイス基板２２には、ランプ駆動基板３０やモータランプ駆動基板３１が接続されると共に、枠中継基板３６を経由して、ランプ駆動基板３７にも接続されている。図示の通り、ランプ駆動基板３０に対応して、出力バッファ４２が配置され、モータランプ駆動基板３１に対応して、入力バッファ４３ａと出力バッファ４３ｂが配置されている。なお、図４では、便宜上、入力バッファ４３ａと出力バッファ４３ｂを総称して、入出力バッファ４３と記載している。入力バッファ４３ａは、可動演出体たる役物の現在位置（演出モータＭ１～Ｍｎの回転位置）を把握する原点センサの出力ＳＮ０～ＳＮｎを受けて、これを演出制御基板２３のモータ制御部MT_CTLに伝送している。

【0055】

ランプ駆動基板３０、モータランプ駆動基板３１、及び、ランプ駆動基板３７には、同種のドライバＩＣが搭載されており、演出インタフェイス基板２２は、演出制御基板２３のランプ制御部L_CTL やモータ制御部MT_CTLから受けるシリアル信号を、各ドライバＩＣに転送している。シリアル信号は、具体的には、ランプ（モータ）駆動信号SDATA とクロック信号ＣＫであり、駆動信号SDATA がクロック同期方式で各ドライバＩＣに伝送され、多数のＬＥＤランプや電飾ランプによるランプ演出や、演出モータＭ１～Ｍｎによる役物演出が実行される。

【0056】

本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０～ＣＨ２によって実行されており、ランプ駆動基板３７のドライバＩＣは、ランプ制御部L_CTL が出力するＣＨ０のランプ駆動信号SDATA0を、クロック信号ＣＫ０に同期して、枠中継基板３６を経由して受けている。なお、シリアル信号として伝送される一連のランプ駆動信号SDATA0は、ＣＰＵ回路５１（ＰＩＯ６２）から出力される動作制御信号ENABLE0 がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで、ランプ群ＣＨ０の点灯状態が、一斉に更新される。

【0057】

以上の点は、ランプ駆動基板３０についても同様であり、ランプ駆動基板３０のドライバＩＣは、ランプ制御部L_CTL が出力するランプ群ＣＨ１のランプ駆動信号SDATA1を、クロック信号ＣＫ１に同期して受ける。そして、ＣＰＵ回路５１（実際にはＰＩＯ６２）から出力される動作制御信号ENABLE1 がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態が一斉に更新される。

【0058】

一方、モータランプ駆動基板３１に搭載されたドライバＩＣは、モータ制御部MT_CTLから、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１～Ｍｎを駆動している。ランプ駆動信号とモータ駆動信号は、同種のシリアル信号であるので、一連の複合シリアル信号SDATA2が、クロック信号ＣＫ２に同期してモータ制御部MT_CTLから出力され、これを受けたドライバＩＣは、動作制御信号ENABLE2 がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１～Ｍｎの駆動状態を更新する。

【0059】

このように、本実施例では、モータランプ駆動基板３１については、便宜上、モータ制御部MT_CTLが、モータ演出とランプ演出を担当するので、動作制御信号ENABLE2 についても、モータ制御部MT_CTLから出力される。なお、ランプ駆動基板３７やランプ駆動基板３０に対するランプ駆動信号SDATA0，SDATA1についても、モータ制御部MT_CTLから出力する構成を採っても良い。

【0060】

図４に示す通り、演出制御部２３のＣＰＵ回路５１のデータバスとアドレスバスは、液晶インタフェイス基板２４に搭載された時計回路（Real Time Clock ）３８と演出データメモリ３９にも及んでいる。時計回路３８は、ＣＰＵ回路５１のアドレスバスの下位４ｂｉｔと、データバスの下位４ｂｉｔに接続されており、チップセレクト信号で時計回路３８がチップ選択された状態では、ＣＰＵ回路５１が、（４ｂｉｔ長アドレス値を有する）内部レジスタを任意にアクセスできるよう構成されている。

【0061】

また、演出データメモリ３９は、高速アクセス可能なメモリ素子ＳＲＡＭ（Static Random Access Memory ）であって、ＣＰＵ回路５１のアドレスバスの１６ｂｉｔと、データバスの下位１６ｂｉｔに接続されており、チップ選択された状態では、ＳＲＡＭ（演出データメモリ）３９に記憶されている遊技実績情報その他が、ＣＰＵ回路５１から適宜にＲ／Ｗアクセスされるようになっている。

【0062】

また、液晶インタフェイス基板２４には、表示装置ＤＳやバックライト基板ＢＬへの給電を制御する給電制御回路ＳＰＹが搭載されている。給電制御回路ＳＰＹは、具体的には、表示装置ＤＳやバックライト基板ＢＬに、電源電圧１２Ｖ，５Ｖを給電する開始タイミングを制御信号ＳＴＢＹで制御し、バックライト光の輝度や発光開始タイミングを制御信号ＰＷＭで制御している。

【0063】

図４の右側に示す通り、演出制御基板２３には、ＣＰＵ回路５１や総合演出回路５２を内蔵する複合チップ５０と、ＣＰＵ回路５１や総合演出回路５２から高速にＲ／ＷアクセスされるＶＲＡＭ５３と、大量のデータを記憶可能な拡張ＲＡＭ５４と、ＣＧデータやその他のデータを不揮発的に記憶する外部ＲＯＭ５５と、が搭載されている。

【0064】

ＶＲＡＭ５３は、転送速度が理論値１０２Ｇバイト／秒程度の高速アクセスが可能であって、４８Ｍバイト程度の記憶容量を有している。ＶＲＡＭ５３は、主として、(1) 表示回路７１、描画回路７４、及び、ＧＤＥＣ回路７３の参照データを格納する用途で使用される（図５（ａ）参照）。また、(2) 外部ＲＯＭ５５のデータのコピーを格納すること、及び、(3) ＣＰＵ回路５１のワーク領域として使用することもできる。

【0065】

拡張ＲＡＭ５４は、理論値１７．０Ｇバイト／秒程度の転送速度で動作可能であり、１Ｇバイト程度の記憶容量を有して、ＶＲＡＭ５３と同種の利用が可能となっている。すなわち、拡張ＲＡＭ５４は、(1) 表示回路７１、描画回路７４、及び、ＧＤＥＣ回路７３の参照データを格納すること、(2) 外部ＲＯＭ５５のデータのコピーを格納すること、及び、(3) ＣＰＵ回路５１のワーク領域として使用することが可能である。

【0066】

本実施例の外部ＲＯＭ５５は、電源投入時に起動するブートプログラムと、演出制御を実現するＣＰＵ回路５１の制御プログラム及びランプ駆動データを含む制御データと、画像演出用のＣＧ圧縮データと、音声演出用の音声圧縮データと、を格納した不揮発性の記憶デバイスである。外部ＲＯＭ５５の記憶容量は、最高２５６Ｇバイト程度であるが、高速アクセスができないので、本実施例では、電源投入時に、外部ＲＯＭ５５のデータの一部を、拡張ＲＡＭ５４に転送している。具体的には、ＣＰＵ回路５１を機能させる制御プログラム及び制御データは、外部ＲＯＭ５５に記憶されているブートプログラムによって、電源投入時、外部ＲＯＭ５５から拡張ＲＡＭ５４に転送コピーされる。

【0067】

図５（ａ）は、演出制御部２３を構成する複合チップ５０について、これに関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、ディスプレイリストＤＬや音声コマンドリストＶＣを発行するＣＰＵ回路５１と、ディスプレイリストＤＬに基づいて画像演出を実行し、音声コマンドリストＶＣに基づいて音声演出を実行する他、ランプ演出やモータ演出を実行する総合演出回路５２と、が内蔵されている。そして、ＣＰＵ回路５１と総合演出回路５２とは、互いの送受信データを中継するＣＰＵバス部５６を通して接続されている。

【0068】

先ず、ＣＰＵ回路５１と総合演出回路５２の間に位置するＣＰＵバス部５６について説明する。図５（ａ）に示す通り、ＣＰＵバス部５６は、ＶＲＡＭＩＦ部５３ａ、拡張ＲＡＭＩＦ部５４ａ、及び、ＣＧバスＩＦ部５５ａを経由して、ＶＲＡＭ５３と、拡張ＲＡＭ５４と、外部ＲＯＭ５５とに接続されている。そのため、本実施例では、ＶＲＡＭ５３、拡張ＲＡＭ５４、及び、外部ＲＯＭ５５は、総合演出回路５２だけでなく、ＣＰＵ回路５１からもアクセスできることになる。

【0069】

なお、ＶＲＡＭＩＦ部５３ａ、拡張ＲＡＭＩＦ部５４ａ、及び、ＣＧバスＩＦ部５５ａは、不図示の調停回路ＩＣＭ（Inter Connect Module）を経由して、ＶＲＡＭ５３、拡張ＲＡＭ５４、及び、外部ＲＯＭ５５に接続されている。調停回路ＩＣＭは、総合演出回路５２の各機能ブロックと、ＶＲＡＭＩ／Ｆ部５３ａ、拡張ＲＡＭＩ／Ｆ部５４ａ、ＣＧバスＩ／Ｆ部５５ａの間に位置し、各機能ブロックが発行するデータ要求を適宜に調停して、必要な接続関係を成立させている。

【0070】

何れにしても、本実施例のＣＰＵ回路５１は、ＶＲＡＭ５３、拡張ＲＡＭ５４、及び、外部ＲＯＭ５５をアクセス可能である。但し、ＣＰＵ回路５１は、電源投入時に、外部ＲＯＭ５５から拡張ＲＡＭ５４に、制御プログラムと制御データを転送コピーした後は、外部ＲＯＭ５５をアクセスすることはない。すなわち、コピー動作後のＣＰＵ回路５１は、拡張ＲＡＭ５４にコピーされた制御プログラムや制御データに基づいて、制御動作を実行する。

【0071】

このＣＰＵ回路５１は、総合演出回路５２の内部動作を制御するため、各種の演出制御レジスタＲＧｉｊを、Ｒ／Ｗアクセスすることができる。また、データ転送回路７０は、ＣＰＵバス部５６を経由して、ＣＰＵ回路５１と総合演出回路５２とのデータ送受信をすることもできる。なお、ＣＰＵ回路５１から総合演出回路５２へのデータ送信には、ディスプレイリストＤＬの発行や、音声コマンドリストＶＣの発行が含まれる。

【0072】

図５（ａ）の右側に示す通り、総合演出回路５２には、(1) データ転送回路７０と、(2) 表示回路７１と、(3) プリローダ７２と、(4) ＧＤＥＣ（Graphic Decoder ）回路７３と、(5) 描画回路７４と、(6) 画像フィルタ回路７５と、(7) インデックステーブルIDXTBLと、(8) モータ制御部MT_CTLと、(9) ランプ制御部L_CTL と、(10)音声処理部ＳＮＤなどが含まれるが、演出制御レジスタＲＧｉｊは、これら総合演出回路５２の内部回路を、ＣＰＵ回路５１が適宜に制御する用途で使用される。

【0073】

したがって、演出制御レジスタＲＧｉｊには、上記の各回路(1) ～(10)に対応して、(1) データ転送レジスタ、(2) 表示レジスタ、(3) プリロードレジスタ、(4) ＧＤＥＣレジスタ、(5) 描画レジスタ、(6) 画像フィルタレジスタ、(7) インデックステーブルレジスタ、(8)MT_CTL レジスタ、(9)L_CTLレジスタ、(10)サウンドレジスタなどに大別され、全体的なシステム制御用に、システム制御レジスタが設けられている（図５（ｂ）参照）。なお、システム制御レジスタや、個別回路用の各レジスタ(1) ～(10)は、実際には、更に細分された複数のレジスタ群で構成されている。

【0074】

以上を踏まえてＣＰＵ回路５１について説明する。ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、図５（ａ）の左側に示す通り、制御プログラムに基づき画像／音声／ランプ／モータ演出を統括的に制御する演出制御ＣＰＵ５７と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）５８と、２Ｍバイト程度の記憶容量を有して演出制御ＣＰＵ５７の作業領域として使用される内蔵ＲＡＭ５９と、演出制御ＣＰＵ５７を経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、ＣＰＵ回路５１の内部構成を制御するべく設定値が設定される動作制御レジスタＲＥＧなどを有して構成されている。

【0075】

なお、本明細書では、便宜上、入出力ポートとの表現を使用するが、演出制御部２３において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。この点は、以下に説明する、パラレル入出力ポート６２に対応する入出力回路６４ｐや、シリアル入出力ポート６３に対応する入出力回路６３ｓについても同様である。

【0076】

パラレル入出力ポート（ＰＩＯ）６２は、入出力回路６４ｐを通して外部機器（演出インタフェイス基板２２）に接続されており、演出制御ＣＰＵ５７は、入力回路６４ｐを経由して、音量スイッチＶＬＳＷのエンコーダ出力３ｂｉｔと、チャンスボタン１１のスイッチ信号と、制御コマンドＣＭＤと、割込み信号ＳＴＢと、を受信するようになっている。なお、エンコーダ出力３ｂｉｔと、スイッチ信号１ｂｉｔは、入出力回路６４ｐを経由して、パラレル入出力ポート６２に供給される。

【0077】

同様に、受信した制御コマンドＣＭＤは、入出力回路６４ｐを経由して、パラレル入出力ポート６２に供給されている。また、ストローブ信号ＳＴＢは、入出力回路６４ｐを経由して、演出制御ＣＰＵ５７の割込み端子に供給されることで、受信割込み処理を起動させている。したがって、受信割込み処理に基づいて、制御コマンドＣＭＤを把握した演出制御ＣＰＵ５７は、演出抽選などを経て、この制御コマンドＣＭＤに対応する音声演出、ランプ演出、モータ演出、及び画像演出を統一的に制御することになる。なお、パラレル入出力ポート６２は、入出力回路６４ｐを経由して、ランプ演出用の動作制御信号ENABLE0 ～ENABLE1 を出力している。

【0078】

また、シリアル入出力ポート（ＳＩＯ）６１は、入出力回路６３ｓを経由してシリアス信号を送受信可能に構成されている。したがって、図５（ａ）の破線に示す通り、シリアル入出力ポートＳＩＯ６１に内部接続されている入出力回路６３ｓを経由して、同期方式のシリアル伝送を実現するクロック信号ＣＫや、駆動シリアル信号SDATA を出力することもできる。但し、本実施例では、シリアル入出力ポート６１を使用することなく、総合演出回路５２のランプ制御部L_CTL やモータ制御部MT_CTLを使用してランプ／モータ演出を実現している。

【0079】

ところで、ＣＰＵ回路５１の内蔵ＲＡＭ５９には、表示装置ＤＳの一フレームを特定する一連の指示コマンドが列記されたディスプレイリストＤＬを、順次更新して記憶するＤＬバッファＢＵＦが確保されている。また、このＤＬバッファＢＵＦは、領域を区画して構成されており、音声演出の演出内容を特定する音声コマンドリストＶＣも順次更新して記憶される。

【0080】

本実施例の場合、表示画面一フレームを規定するディスプレイリストＤＬの指示コマンドには、(1) インデックス空間を管理するインデックステーブルIDXTBLに関するインデックステーブル制御系コマンドと、(2) 外部ＲＯＭ５５から画像素材（テクスチャ）を読み出してデコード（解凍／展開）するためのLOADTXコマンドなどのテクスチャロード系コマンドと、(3) 解凍後の画像データに対するフィルタ処理を特定するフィルタ実行系コマンドと、(4) デコード（展開）後の画像素材を仮想描画空間の所定位置に配置するためのSPRITEコマンドなどの描画系コマンドと、(5) 描画パイプライン動作に関するパイプライン系コマンドと、(6) 総合演出回路５２の全体的な動作を規定する全体制御系コマンドと、が含まれており、何れも、３２ｂｉｔの整数倍（＞０）で構成されている。そして、ディスプレイリストＤＬは、適宜個数の指示コマンドを列記した後、所定の終了コマンドEODL（３２ｂｉｔ長）で終結するよう構成されている。

【0081】

また、音声演出を実行する音声処理部ＳＮＤの動作内容を規定する音声コマンドリストＶＣも、適宜個数の音声コマンドを列記した後、所定の終結コマンドEOSC（３２ｂｉｔ長）で完結している。ここで、音声コマンドは、図１２（ａ）に示す前処理部ＦＴの動作を規定するトラック系コマンドと、図１２（ａ）に示す後処理部ＢＫの動作を規定するマスタエフェクト系コマンドと、その他のシステム系コマンドとに大別されるが、何れの音声コマンドも、３２ｂｉｔの整数倍（＞０）で構成されている。

【0082】

後述するように、本実施例の描画パイプライン動作は、描画回路７４に内蔵された頂点バッファＶＢや、インデックス空間として確保されているフレームバッファＦＢや深度・ステンシルバッファを使用して実行され、入力アセンブラ工程ＩＡと、ジオメトリエンジン工程ＴＬと、ラスタライザ工程ＲＳと、テクスチャサンプラ工程ＴＸと、テクスチャ工程ＰＳと、ピクセル描画工程ＰＸと、レンダー工程ＲＯとを有して構成されている。そして、上記した(5) パイプライン系コマンドは、各工程（IA,TL,RS,TX,PS,PX,RO）の具体的な動作内容や、頂点バッファＶＢのＲ／Ｗ位置を指定する設定コマンドとして機能する。

【0083】

ところで、テクスチャ（texture ）とは、一般的には、物の表面の質感・手触りなどを指す概念であるが、本明細書では、デコード前後の画像データを総称して、テクスチャと表現しており、例えば、静止画を構成するスプライト画像データや、動画一フレームを構成するフレーム画像データや、三角形ポリゴンや四角形ポリゴンなどの描画プリミティブ（primitive ）に貼り付ける貼付け画像データについてもテクスチャと称呼している。

【0084】

そして、(2) テクスチャロード系コマンドのLOADTXコマンドで、外部ＲＯＭ５５から読み出されてデコードされたテクスチャは、(5) パイプライン系コマンドに含まれるテクスチャサンプラ工程ＴＸのコマンドであるSETTXINDEXコマンドによって、移動元の画像データがテクスチャであると設定した上で、(4) 描画系コマンドのSPRITEコマンドによって、図６（ｃ）に示す仮想描画空間に仮想的に描画される。なお、仮想描画空間への描画内容は、後述するフレームバッファＦＢを経由して、表示装置ＤＳに出力される。

【0085】

より詳細に説明すると、SETTXINDEXコマンドでは、テクスチャとして使用するインデックス空間（空間種別とインデックス番号）が、埋め込みパラメータによって設定される。ここで、空間種別として、ＶＲＡＭ５３の任意領域、ＶＲＡＭ５３のページ領域、ＶＲＡＭ５３のＡＡＣ領域、拡張ＲＡＭ５４の任意領域、拡張ＲＡＭ５４のページ領域の何れかが指定可能であるが、本実施例では、ＶＲＡＭ５３の共用領域を、ＡＣＣ領域として使用するのでＶＲＡＭ５３には、ページ領域は存在しない（図６（ａ）参照）。

【0086】

また、SETTXINDEXコマンドでインデックス空間を設定した状態で、LOADTXコマンドを実行すると、設定されたインデックス空間にデコード結果が格納される。このLOADTXコマンドでは、デコード後のテクスチャの水平及び垂直方向のピクセルサイズと共に、デコード対象の基礎データが格納されたメモリ種別と、基礎データのアドレスと、が指定される。LOADTXコマンドによって、水平／垂直ピクセルサイズが指定されることで、映像処理部ＶＤＰの内部回路は、テクスチャ各ピクセル（ＲＧＢＡ色情報）の縦横位置と、インデックス空間上のデータ位置との対応関係を容易に管理することができる。

【0087】

なお、これらピクセルサイズの情報や基礎データのアドレス情報は、通常は一種類であるが、後述するＩＰＢストリームなどのデコード時には、一のLOADTXコマンドで、メインフレームとサブフレームについて二種類の情報が指定されることもある。なお、メモリ種別は、通常は、外部ＲＯＭ５５であるが、拡張ＲＡＭ５４やＶＲＡＭ５３を指定することもできる。例えば、図１１において、LOADTXコマンドのアクセス対象となる参照バッファは、ＶＲＡＭ５３又は拡張ＲＡＭ５４の任意領域に確保されたインデックス空間である。

【0088】

SPRITEコマンドは、ウィンドウ座標の矩形領域に、矩形テクスチャを貼り付けるコマンドである。本実施例では、一のSPRITEコマンドで、最大４枚のテクスチャが参照可能であり、SPRITEコマンドの埋め込みパラメータによって、テクスチャの左上座標及び右下座標（必要時に限る）と、このテクスチャの貼付け先であるウィンドウ座標の左上座標及び右下座標とが各々指定される。なお、テクスチャ全体を使用する場合は、テクスチャの左上座標及び右下座標の指定は不要であり、貼付け先のウィンドウ座標値だけで足りる。

【0089】

また、上記した(1) インデックステーブル制御系コマンドが管理するインデックス空間とは、総合演出回路５２が描画動作時などに使用される一次元又は二次元のメモリ作業領域（論理アドレス空間）を意味する。このインデックス空間は、一次元又は二次元の論理アドレス空間として、ディスプレイリストＤＬの指示コマンドに記載されたインデックス番号によって特定される。

【0090】

すなわち、本実施例では、メモリ作業領域としてアクセス可能なメモリ（ＶＲＡＭ５３及び拡張ＲＡＭ５４）の適所に、インデックス空間を確保し、これをインデックス番号で特定するようにしている。また、ＶＲＡＭ５３及び拡張ＲＡＭ５４を、仮想作業領域（ＡＡＣ領域、ページ領域、任意領域）に区分して、各々に、インデックス空間を確保できるようにしている（図６（ａ）及び図６（ｂ）参照）。そのため、インデックス番号は、仮想作業領域ごとの一意の値となり、テクスチャロード系コマンド、フィルタ実行系コマンド、描画系コマンド、パイプライン系コマンドなどが簡素化される。

【0091】

また、仮想作業領域（ＡＡＣ領域、ページ領域、任意領域）ごとの個性的な動作を可能にしている。例えば、ＡＡＣ領域では、デコードデータの展開領域としてインデックス空間が自動的に確保され、自動的に開放される。したがって、インデックス番号は、ＡＣＣ領域では不要となる。

【0092】

具体的な制御動作としては、仮想作業領域（ＡＡＣ領域、ページ領域、任意領域）は、電源投入後の初期処理において定義され、その後の必要なタイミングで、必要な仮想作業領域に、必要なインデック空間が確保される。そして、確保されたインデックス空間が、インデックス番号と紐付けてインデックステーブルIDXTBLによって管理されることで、その後のインデックス番号に基づく動作を実現している。

【0093】

以下、仮想作業領域と、ＶＲＡＭ５３及び拡張ＲＡＭ５４である実作業領域と、の関係を説明する。先ず、ＶＲＡＭ５３は、ＡＡＣ領域としてもページ領域としても使用可能な共用領域と、その他の任意領域と、に区分される。具体的には、電源投入後の初期処理において、ＶＲＡＭ５３に関して、適宜な先頭アドレスと領域データサイズを、これらに対応する演出制御レジスタＲＧｉｊに設定することで、ＶＲＡＭ５３の共用領域が確保される。そして、ＶＲＡＭ５３に確保された共用領域以外の領域は、自動的にＶＲＡＭ５３の任意領域となる（図６（ａ））。

【0094】

ＶＲＡＭ５３に確保される共用領域は、インデックス番号の管理が不要であるＡＣＣ領域としても、インデックス番号によるインデックス空間の管理が必要なページ領域としても使用可能である。そのため、共用領域を使用する場合には、SETTXINDEXコマンドで、ＡＡＣ領域にインデックス空間を確保すると規定した上で、LOADTXコマンドによって、テクスチャ（画像素材）のピクセルサイズと格納アドレスを特定するだけで、ＡＣＣ領域に自動的に確保されたインデックス空間に、読み出されたテクスチャの伸長データが展開できることになる。

【0095】

そこで、本実施例では、以上の簡便さを考慮して、静止画とＩストリーム動画（後述するＩピクチャのみで構成されたＳストリーム動画）については、ＶＲＡＭ５３のＡＡＣ領域にデコードデータを展開することにしている。すなわち、本実施例では、ＶＲＡＭ５３の共用領域は、もっぱらＡＡＣ領域として使用している。

【0096】

次に、拡張ＲＡＭ５４は、電源投入後の初期処理において、拡張ＲＡＭ５４上の先頭アドレスと領域データサイズを、これらに対応する演出制御レジスタＲＧｉｊで設定することで、拡張ＲＡＭ５４のページ領域が確保され、それ以外の領域が拡張ＲＡＭ５４の任意領域となる（図６（ｂ））。ここで、任意領域とは、拡張ＲＡＭ５４及びＶＲＡＭ５３において、任意な使用が許容される領域を意味し、インデックス空間を確保できるだけでなく、その他の使用も可能である。そこで、本実施例では、外部ＲＯＭ５５から取得したＣＧデータを事前転送（プリロード）するためのプリロード領域が、拡張ＲＡＭ５４の任意領域に確保され（図６（ｂ）参照）、プリローダ７２がディスプレイリストＤＬを書換えた書換えリストＤＬ’を保存するプリロードバッファは、ＶＲＡＭ５３の任意領域に確保される（図６（ａ）参照）。

【0097】

また、本実施例では、外部ＲＯＭ５５に記憶されている制御プログラムと制御データを、電源投入時に、拡張ＲＡＭ５４の任意領域に転送コピーするようにしている（図６（ｂ）参照）。なお、拡張ＲＡＭ５４に代えて、制御プログラム及び制御データの全部又は一部を、ＶＲＡＭ５３に転送コピーしても良いのは勿論である。また、制御プログラムと制御データに限定されず、ＣＧ圧縮データや、音声圧縮データについても、それらの全部又は一部をＲＡＭ５３，５４に転送コピーする構成を採っても良い。

【0098】

何れにしても、インデックス空間については、拡張ＲＡＭ５４及びＶＲＡＭ５３に関し、(1) ＡＣＣ領域、(2) ＶＲＡＭページ領域、(3) ＶＲＡＭ任意領域、(4) 拡張ＲＡＭページ領域、(5) 拡張ＲＡＭ任意領域に、適宜に確保できるが、本実施例では、ＶＲＡＭ５３の共用領域は、ＡＡＣ領域として専用的に使用している。もっとも、ＶＲＡＭ５３に共用領域として確保された領域は、ページ領域としてもＡＡＣ領域としても使用できるので、以下では、この点を踏まえて説明を続ける。

【0099】

ＶＲＡＭ５３のページ領域に、インデックス空間を確保する場合は、ＶＲＡＭ用の所定の演出制御レジスタＲＧｉｊに、インデックス番号と空間サイズとを設定する必要がある。また、拡張ＲＡＭ５４のページ領域のインデックス空間は、拡張ＲＡＭ用の所定の演出制御レジスタＲＧｉｊに、インデックス番号と空間サイズを設定することで確保される。本実施例の場合、拡張ＲＡＭ５４のページ領域は、動画フレームを展開する用途で使用される。なお、ページ領域では、インデックス空間の先頭アドレスは、内部処理に基づいて適宜に決定されるので、先頭アドレスの管理が不要となる利便性がある。すなわち、ページ領域においては、インデックス空間の確保時に、現存するインデックス空間との重複を気にする必要がない。

【0100】

一方、ＶＲＡＭ５３の任意領域や拡張ＲＡＭ５４の任意領域に、二次元のインデックス空間を確保する場合は、対応する所定の演出制御レジスタＲＧｉｊに、インデックス番号と、インデックス空間の先頭アドレスと、インデックス空間の水平サイズ及び垂直サイズと、を設定する必要がある。なお、一次元のインデックス空間の場合には、水平サイズや垂直サイズは不要であり、空間サイズを設定するだけである。

【0101】

このように、任意領域にインデックス空間を確保する場合には、先頭アドレスとサイズを細かく設定でき、メモリを効率的に使用できる利点がある。そこで、本実施例では、表示装置ＤＳ一フレーム分の画像データを完成させフレームバッファＦＢを、ＶＲＡＭ５３の任意領域の二次元のインデックス空間として確保している（図６（ａ）参照）。なお、拡張ＲＡＭ５４の任意領域にフレームバッファＦＢを確保しても良いのは勿論である。

【0102】

ＶＲＡＭ５３の任意領域に確保したフレームバッファＦＢは、SPRITEコマンドなどの描画系コマンドが描画対象とする、仮想的な仮想描画空間の描画領域に対応する。図６（ｃ）には、仮想描画空間（水平Ｘ方向±８１９２：垂直Ｙ方向±８１９２）と、仮想描画空間の中で任意に設定可能な描画領域と、表示装置ＤＳに出力する画像データを保存するフレームバッファＦＢと、の関係が図示されている。

【0103】

なお、フレームバッファＦＢは、描画回路７４によって、表示画面一フーム分の画像データが書込まれる一方で、表示回路７１よって、表示画面一フーム分の画像データを読み出される。このフレームバッファＦＢは、一対のインデックス空間で構成されたダブルバッファ構造であり、インデックス番号Ｎ１の第１バッファと、インデックス番号Ｎ２の第２バッファとで構成されている。

【0104】

表示回路７１にとって、第１バッファと第２バッファは、画像データの読出し領域であり、所定の表示レジスタＲＧｉｊへの埋め込み情報に基づいて、インデックス番号Ｎ１／Ｎ２をトグル的に変化させることで、第１バッファと第２バッファの画像データを、動作周期δごとに順番に読み出している。

【0105】

一方、描画回路７４にとって第１バッファと第２バッファは、画像データの書込み領域であって、ディスプレイリストＤＬ上の指示コマンドに基づいて、インデックス番号Ｎ１／Ｎ２を、動作周期δごとにトグル的に変化させることで、第１バッファと第２バッファに交互に画像データを書込んでいる。

【0106】

描画回路７４の書込み動作と、表示回路７１の読出し動作は対応しており、ある動作周期で第１バッファに書込まれた画像データは、次の動作周期で、表示回路７１によって読み出され、この第１バッファの画像データが読み出される動作周期では、描画回路７４が第２バッファに画像データを書込んでいる。その後の動作も同じであり、第１バッファと第２バッファが、「書込み領域」又は「読出し領域」として、交互に使用される。

【0107】

このフレームバッファＦＢや、圧縮データの展開空間を除く、それ以外の一般的な作業空間として、本実施例では、ＶＲＡＭ５３や拡張ＲＡＭ５４の任意領域に確保したインデック空間を使用している。これら各種のインデック空間は、必要時に確保することができ、不必要時に開放することもできるが、インデックス空間が確保／開放されると、インデックス空間とインデックス番号とを紐付けて記憶するインデックステーブルIDXTBLの内容が更新されることで、その後の整合的な動作が可能となる。

【0108】

以上、インデックス空間と、ＣＰＵ回路５１について説明したので、次に、総合演出回路５２について説明する。

【0109】

総合演出回路５２は、(1) 内部動作を規定する設定値が、演出制御ＣＰＵ５７によって設定される各種の演出制御レジスタＲＧｉｊと、(2) チップ内部回路間及びチップ内外の回路間でデータ送受信を実行するデータ転送回路７０と、(3) ＶＲＡＭ５３や拡張ＲＡＭ５４に確保された作業領域であるインデックス空間を管理するインデックステーブルIDXTBLと、(4) 描画動作に先行して外部ＲＯＭ５５をREADアクセスするプリロード動作が実行可能なプリローダ７２と、(5) 外部ＲＯＭ５５から読み出した画像演出用の圧縮データをデコードするＧＤＥＣ回路（Graphic Decoder ）７３と、(6) デコード後の静止画データや動画データを適宜に組み合わせて表示装置ＤＳの一フレーム分の画像データをフレームバッファＦＢに生成する描画回路７４と、(7) 描画回路７４が生成したフレームバッファＦＢの画像データを読み出して、適宜な画像処理をして出力する複数系列の表示回路７１と、(8) 複数系統の表示回路７１の出力を適宜に選択出力する出力選択部７６と、(9) 出力選択部７６が出力する画像データをＬＶＤＳ信号などに変換して出力する出力部７７と、(10)音声コマンドリストＶＣに基づいて音声演出を実行する音声処理部ＳＮＤと、(11)モータ演出を実行するモータ制御部MT_CTLと、(12)ランプ演出を実行するランプ制御部L_CTL と、を有して構成されている（図５（ａ）参照）。なお、音声処理部ＳＮＤには、外部ＲＯＭ５５から読み出した音声演出用の圧縮データをデコードする音声デコーダが含まれている。

【0110】

モータ演出は、演出制御ＣＰＵ５７の制御動作に基づいて実行され、具体的には、モータ演出用の所定の演出制御レジスタＲＧｉｊへの設定値と、拡張ＲＡＭ５４にコピーされた制御データ（モータ駆動データ）と、に基づいて実行される。ランプ演出も同様であり、演出制御ＣＰＵ５７の制御動作に基づいて実行され、具体的には、ランプ演出用の所定の演出制御レジスタＲＧｉｊへの設定値と、拡張ＲＡＭ５４にコピーされた制御データ（ランプ駆動データ）と、に基づいて実行される。

【0111】

図５（ｂ）には、ＣＰＵバス部５６、ＣＧバスＩＦ部５５ａ、拡張ＲＡＭＩＦ部５４ａ、及び、ＶＲＡＭＩＦ部５３ａと、演出制御レジスタＲＧｉｊ、外部ＲＯＭ５５、拡張ＲＡＭ５４、及びＶＲＡＭ５３と、の関係などが図示されている。図示の通り、外部ＲＯＭ５５から取得したＣＧ圧縮データは、ＣＧバスＩＦ部５５ａ及びデータ転送回路７０を経由して、ＧＤＥＣ回路７３に供給され、解凍後の伸長（デコード）データは、拡張ＲＡＭ５４又はＶＲＡＭ５３に確保された所定のインデックス空間に展開される。

【0112】

先に説明した通り、本実施例では、ＶＲＡＭ５３に、静止画を展開するためのＡＣＣ領域が確保され、拡張ＲＡＭ５４に、動画フレームを展開するためのページ領域が確保されている。そして、ＡＣＣ領域／ページ領域の所定のインデック空間に、静止画や動画のデコードデータが展開される。なお、外部ＲＯＭ５５から取得した圧縮ＣＧデータの伸長データは、プリロードデータとして、拡張ＲＡＭ５４のプリロード領域に転送される場合もある。

【0113】

次に、図７に基づいて、表示回路７１について説明する。表示回路７１は、フレームバッファＦＢの画像データをドットクロックＤＣＫに同期して読み出して、最終的な画像処理を施した上で出力する回路である。最終的な画像処理には、例えば、画像を相似形に拡大／縮小するスケーラのスケーリング処理、微妙なカラー補正処理、画像全体の量子化誤差が最小化するディザリング処理が含まれている。これらの画像処理は、演出制御レジスタＲＧｉｊ（表示レジスタ）への設定値に基づいて画一的に実行される。そして、画一的な画像処理を経たデジタルＲＧＢ信号は、水平同期信号や垂直同期信号などと共に出力される。

【0114】

図７に示す通り、上記の動作を並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられているが、本実施例では、表示装置は１個であるので、表示回路ＡのためのフレームバッファＦＢ（＝ＦＢａ）だけが確保されている。但し、フレームバッファＦＢａ～ＦＢｃを確保した場合には、独立した画像演出を実行可能な他の２つの表示装置を駆動することもできる。

【0115】

続いて、図５（ａ）に戻ってデータ転送回路７０について説明する。データ転送回路７０は、総合演出回路５２の内部リソース、及び外部記憶媒体を、転送元又は転送先として、これらの間でＤＭＡ（Direct Memory Access）的にデータ転送動作を実行する回路である。図８は、このデータ転送回路７０の内部構成を、関連する回路構成と共に記載したブロック図である。

【0116】

本実施例のデータ転送回路７０の転送元としては、ＣＰＵバス部５６を経由するＣＰＵアドレス空間、外部ＲＯＭ５５、拡張ＲＡＭ５４、及びＶＲＡＭ５３の他、ＣＰＵレジスタポートＰＯＲＴが該当する。一方、データ転送回路７０の転送先としては、ＣＰＵレジスタポートＰＯＲＴの他、ＣＰＵアドレス空間、拡張ＲＡＭ５４、ＶＲＡＭ５３、チェックサム回路、描画回路７４、プリローダ７２、及び、音声処理部ＳＮＤが該当する。

【0117】

ここで、ＣＰＵアドレス空間とは、演出制御ＣＰＵ５７がアクセス可能な記憶領域を意味する。また、ＣＰＵレジスタポートＰＯＲＴは、３２ｂｉｔ長のレジスタであって、ＣＰＵバス部５６に接続されており、演出制御ＣＰＵ５７は、任意にＲ／Ｗアクセスすることができる。

【0118】

また、拡張ＲＡＭ５４とＶＲＡＭ５３には、ページ領域や任意領域など仮想作業領域が定義され、これら仮想作業領域の内部には、インデックス番号で特定されるインデックス空間が確保／開放されるので、データ転送回路７０の動作は、インデックス空間と実アドレス空間との関係を記憶するインデックステーブルIDXTBLを参照して実行される。そして、データ転送回路７０のデータ転送元、又はデータ転送先として、拡張ＲＡＭ５４やＶＲＡＭ５３に確保されたインデックス空間を設定することもできる。したがって、ＶＲＡＭ５３の任意領域に確保されたフレームバッファＦＢのデータを、拡張ＲＡＭ５４に転送することもできる。

【0119】

ところで、図８に示す回路構成において、データ転送回路７０が転送可能な転送サイズは、データ中継部ＣＨ０～ＣＨ１を経由する場合は、３２ｂｉｔ×（01ｈ～4000_0000 ｈ）であり、データ中継部ＣＨ２～ＣＨ４を経由する場合は、３２ｂｉｔ×（01ｈ～100_0000ｈ）である。すなわち、本実施例のデータ転送回路７０は、所定の上限値はあるものの、３２ｂｉｔの整数倍の任意サイズのデータを転送可能である。ここで、ｈは１６進数を意味し、転送サイズの上限値は、具体的には、データ中継部ＣＨ０～ＣＨ１を経由する場合は、32×1,073,741,824 ｂｉｔ、データ中継部ＣＨ２～ＣＨ４を経由する場合は、32×16,777,216ｂｉｔである。

【0120】

図８に示す通り、データ転送回路７０は、ルータ機能を有してアクセス経路を調停する調停回路ＩＣＭを経由して、外部ＲＯＭ５５から必要なデータを受信し、また、ＶＲＡＭ５３、及び、拡張ＲＡＭ５４と、必要なデータを送受信するよう構成されている。なお、外部ＲＯＭ５５、ＶＲＡＭ５３、及び、拡張ＲＡＭ５４は、ＣＧバスＩＦ部５５ａ、ＶＲＡＭＩＦ部５３ａ、及び拡張ＲＡＭＩＦ部５４ａを経由してアクセスされる。

【0121】

このデータ転送回路７０は、３２ｂｉｔ長のＣＰＵレジスタポートＰＯＲＴに接続された、３２ｂｉｔ×１３０段のＣＰＵデータＦＩＦＯ（First In First Out）回路と、５チャンネルのデータ中継部ＣＨ０～ＣＨ４と、で構成されている。先に説明した通り、ＣＰＵレジスタポートＰＯＲＴは、演出制御ＣＰＵ５７からＲ／Ｗアクセス可能に構成されている。

【0122】

データ中継部ＣＨ０は、１０２４ｂｉｔ×１８段のＣＨ０データＦＩＦＯ回路と、チェックサム回路とで構成されている。また、データ中継部ＣＨ１～ＣＨ４は、各々、１０２４ｂｉｔ×１８段のＣＨ０データＦＩＦＯ回路で構成されている。そして、データ中継部ＣＨ２～ＣＨ４は、描画回路７４、プリローダ７２、音声処理部ＳＮＤに一方向に接続されている。

【0123】

一方、ＣＰＵデータＦＩＦＯ回路と、データ中継部ＣＨ０～ＣＨ１は、双方向通信可能に構成されている。そのため、データ転送レジスタに設定された所定の転送元から、データ転送レジスタに設定された所定の転送先に対して、ＣＰＵデータＦＩＦＯ回路又はデータ中継部ＣＨ０～ＣＨ１を経由して、データ転送レジスタに設定された所定の転送データ量のデータが送受信される。

【0124】

データ中継部ＣＨ０～ＣＨ４の何れの経路を採る場合でも、転送データ量（転送データサイズ）は、前記した通り、３２ｂｉｔ単位で設定する必要があり、また、転送元と転送先の開始アドレスにも所定の制限がある。具体的には、ＣＰＵアドレス空間では８ｂｉｔ単位で、また、ＶＲＡＭ５３や拡張ＲＡＭ５４では３２ｂｉｔ単位で、転送元と転送先の開始アドレスを設定する必要がある。また、外部ＲＯＭ５５における転送元開始アドレスも、３２ｂｉｔ単位で設定される。

【0125】

データ中継部ＣＨ０～ＣＨ１を経由する場合は、転送元及び／又は転送先が、外部ＲＯＭ５５、ＶＲＡＭ５３、又は、拡張ＲＡＭ５４となり、ＣＰＵレジスタポートＰＯＲＴに接続されたＣＰＵデータＦＩＦＯ回路を経由する場合は、転送元又は転送先が、ＣＰＵアドレス空間となる。なお、ＣＰＵアドレス空間には、当然、内蔵ＲＡＭ５９が含まれる。

【0126】

以上、双方向通信可能なデータ中継部ＣＨ０～ＣＨ１について説明したが、データ中継部ＣＨ２～ＣＨ４は、一方向の通信路を形成している。そして、演出制御ＣＰＵ５７は、ＣＰＵバス部５６を経由して、ＣＰＵレジスタポートＰＯＲＴを、３２ｂｉｔ単位でWrite アクセスすることで、内蔵ＲＡＭ５９のＤＬバッファＢＵＦのディスプレイリストＤＬや音声コマンドリストＶＣを、データ中継部ＣＨ２～ＣＨ４に一方向に送信することができる。

【0127】

また、内蔵ＲＡＭ５９をデータ転送元に選択することもできるので、ＤＬバッファＢＵＦをデータ転送元とし、描画回路７４、プリローダ７２、又は音声処理部ＳＮＤをデータ転送先として、（ＣＰＵレジスタポートＰＯＲＴを経由することなく）、データ中継部ＣＨ２～ＣＨ４を経由して、データ転送することもできる。

【0128】

この場合は、データ転送元の内蔵ＲＡＭ５９の開始アドレスは、８ｂｉｔ単位で規定されるので、ＤＬバッファＢＵＦの開始アドレスの下位７ｂｉｔはゼロである必要がある。また、ＣＰＵレジスタポートＰＯＲＴを経由するか否かに拘わらず、転送データ量（データ転送サイズ）は、３２ｂｉｔ単位で設定する必要がある。

【0129】

何れにしても、データ中継部ＣＨ２、データ中継部ＣＨ３、及びデータ中継部ＣＨ４は、各々、描画回路７４、プリローダ７２、及び音声処理部ＳＮＤに一方向に接続されている。したがって、所定のデータ転送サイズのディスプレイリストＤＬは、データ中継部ＣＨ２を経由して、描画回路７４に転送され、データ中継部ＣＨ３を経由して、プリローダ７２に転送される。また、所定のデータ転送サイズの音声コマンドリストＶＣは、データ中継部ＣＨ４を経由して音声処理部ＳＮＤに転送される。

【0130】

以上の通り、本実施例では、ディスプレイリストＤＬと音声コマンドリストＶＣの転送経路は、各々、(1) ＣＰＵレジスタポートＰＯＲＴを経由する第１経路と、(2) ＣＰＵレジスタポートＰＯＲＴを経由しない第２経路と、が用意されており、その何れを使用することもできる。なお、この点は、ディスプレイリストＤＬや音声コマンドリストＶＣ以外の他のデータについても同様であり、(1) ＣＰＵレジスタポートＰＯＲＴ及びデータ中継部ＣＨ０～ＣＨ４を経由する第１経路と、(2) データ中継部ＣＨ０～ＣＨ４のみを経由する第２経路が存在する。第１経路は、演出制御ＣＰＵ５７が直接関与するデータ転送に使用され、第２経路は、演出制御ＣＰＵ５７が直接には関与しないデータ転送（ＤＭＡ動作）に活用される。

【0131】

ところで、図８に示す通り、ＣＰＵデータＦＩＦＯ回路は、３２ｂｉｔ単位でデータを受けるのに対して、データ中継部ＣＨ０～ＣＨ４は、１０２４ｂｉｔ単位でデータを受ける構成となっている。したがって、第１経路が活用される場合には、ＣＰＵデータＦＩＦＯ回路に、１０２４ｂｉｔのデータが溜まった時点で、データ中継部ＣＨ０～ＣＨ４の何れか（以下、チャンネルデータＦＩＦＯと称す）に、蓄積データが転送されることになる。

【0132】

すなわち、ＣＰＵデータＦＩＦＯ回路に、３２段未満のデータが書き込まれただけでは、チャンネルデータＦＩＦＯへのデータの転送は発生せず、３２段目のデータが書き込まれた時点で、３２段の蓄積データが、チャンネルデータＦＩＦＯに転送され、更にその先の転送先にデータが転送される。

【0133】

一方、データ転送サイズは、３２ｂｉｔの整数倍の任意値であるので、ＣＰＵデータＦＩＦＯ回路のデータが３２段未満で終了する場合もあり得るが、書き込まれたデータの累計サイズが、予めデータ転送レジスタに設定した転送サイズに達した時点で、３２段未満の蓄積データが、チャンネルデータＦＩＦＯや、その先の転送先に転送することになる。

【0134】

このように本実施例では、データ転送回路７０の転送サイズは、第１経路を経由するか第２経路を経由するかに拘わらず、３２ｂｉｔの整数倍の任意値である。この構成に対応して、ディスプレイリストＤＬを構成する指示コマンドと、音声コマンドリストＶＣを構成する音声コマンドは、全て３２ｂｉｔの整数倍で構成されている。そのため、本実施例では、ディスプレイリストＤＬや音声コマンドリストＶＣのコマンド個数に、何の制限もないことになり、自由なリスト構成を採ることができ、また、ダミーコマンドなどを付加して、総データサイズを調整する必要もない。

【0135】

図９は、ＣＰＵレジスタポートＰＯＲＴ及びデータ中継部ＣＨ２を経由するディスプレイリストＤＬの描画回路７４への転送動作（図９（ａ））と、内蔵ＲＡＭ５９からデータ中継部ＣＨ２を経由して、描画回路７４にディスプレイリストＤＬを転送する動作（図９（ｂ））と、ＶＲＡＭ５３からからデータ中継部ＣＨ２を経由して、描画回路７４に修正ディスプレイリストである書換えリストＤＬ’を転送する動作（図９（ｃ））とを示している。

【0136】

図９（ｄ）と図９（ｅ）は、ＣＰＵレジスタポートＰＯＲＴとデータ中継部ＣＨ３を経由して、プリローダ７２にディスプレイリストＤＬを転送する動作と、内蔵ＲＡＭ５９からデータ中継部ＣＨ３を経由して、プリローダ７２にディスプレイリストＤＬを転送する動作を示している。

【0137】

また、図９（ｆ）と図９（ｇ）は、ＣＰＵレジスタポートＰＯＲＴ及びデータ中継部ＣＨ４を経由する音声コマンドリストＶＣの音声処理部ＳＮＤへの転送動作と、内蔵ＲＡＭ５９からデータ中継部ＣＨ４を経由して、音声処理部ＳＮＤに音声コマンドリストＶＣを転送する動作を示している。

【0138】

ＣＰＵ回路５１は、データ転送回路７０の動作開始に先行して、描画回路７４やプリローダ７２や音声処理部ＳＮＤの動作を開始させるので、描画回路７４は、転送されたディスプレイリストＤＬに基づいた描画動作を開始する。一方、プリローダ７２は、転送されたディスプレイリストＤＬに基づき、必要なプリロード動作を実行する。なお、転送されたディスプレイリストＤＬは、描画回路７４やプリローダ７２に内蔵されたディスプレイリストアナライザによって判定され、指示コマンドの種類に応じた処理が実行される。また、音声処理部ＳＮＤは、転送された音声コマンドリストＶＣに基づいて音声演出を開始又は進行させる。

【0139】

なお、ディスプレイリストＤＬや音声コマンドリストＶＣを除く、ＣＰＵアドレス空間の他のデータは、ＣＰＵバス部５６を経由した後、ＣＰＵレジスタポートＰＯＲＴを更に経由するか、或いは、直接的に、データ中継部ＣＨ０～ＣＨ４に伝送可能である。そして、データ中継部ＣＨ０～ＣＨ１は、伝送されたデータを、ＶＲＡＭ５３又は拡張ＲＡＭ５４の所定の転送先に、調停回路ＩＣＭを経由して転送する。逆方向の転送動作も同様であり、調停回路ＩＣＭを経由してテータを受信したデータ中継部ＣＨ０～ＣＨ１は、ＣＰＵレジスタポートＰＯＲＴを経由するか、或いは、直接的に、ＣＰＵアドレス空間の所定の転送先に転送する。

【0140】

次に、プリローダ７２について説明するが、プリローダ７２を活用するか否かは任意である。プリローダ７２は、データ転送回路７０のデータ中継部ＣＨ３から転送されたディスプレイリストＤＬを、ディスプレイリストアナライザが解釈して、LOADTXコマンドを検出した場合には、LOADTXコマンドが参照している外部ＲＯＭ５５上のＣＧデータを、拡張ＲＡＭ５４のプリロード領域（図６（ｂ）参照）に事前転送（プリロード）する。

【0141】

また、プリローダ７２は、前記したLOADTXコマンドに関し、ＣＧデータの参照先を、転送後のアドレスに書換えた書換えリストＤＬ’を、ＶＲＡＭ５３のＤＬバッファＢＵＦ’（図６（ａ）参照）に記憶する。なお、ＤＬバッファＢＵＦ’や、プリロード領域は、ＣＰＵリセット後の初期処理時に、予め確保されている。

【0142】

そして、書換えリストＤＬ’は、描画回路７４の描画動作の開始時に、データ転送回路７０の調停回路ＩＣＭや、データ中継部ＣＨ２を経由して、描画回路７４に転送される（図９（ｃ）参照）。そして、描画回路７４は、書換えリストＤＬ’に基づいて、描画動作を実行する。したがって、LOADTXコマンドなどに基づき、本来は、外部ＲＯＭ５５から取得すべきＣＧデータが、プリロード領域に先読みされているプリロードデータとして、拡張ＲＡＭ５４のプリロード領域から迅速に取得されることになる。この点を考慮して、通常の機器構成では、プリローダ７２を機能させることになる。

【0143】

本実施例では、十分な記憶容量を有する外付け拡張ＲＡＭ５４にプリロード領域を設定しているので、例えば、複数フレーム分のＣＧデータを一気にプリロードする多重プリロードも可能である。すなわち、プリローダ７２の動作期間に関し、ＣＧデータの先読み動作を含んだ一連のプリロード動作の動作期間を、総合演出回路５２の間欠動作時の動作周期δの整数倍の範囲内で、適宜に設定することで多重プリロードが実現される。

【0144】

但し、以下の説明では、便宜上、多重プリロードのない実施例について説明するので、実施例のプリローダ７２は、一動作周期δの間に、一フレーム分のプリロード動作を完了することにする。なお、本実施例では、総合演出回路５２の間欠動作時の動作周期δは、表示装置ＤＳの垂直同期信号の２倍周期である１／３０秒である。

【0145】

次に、描画回路７４は、データ転送回路７０を経由して転送されたディスプレイリストＤＬや書換えリストＤＬ’の指示コマンド列を順番に解析して、ＧＤＥＣ回路７３やジオメトリエンジンなどと協働して、ＶＲＡＭ５３に確保しているフレームバッファＦＢに、表示装置ＤＳの一フレーム分の画像を描画する。

【0146】

上記の通り、プリローダ７２を機能させる場合には、書換えリストＤＬ’のＣＧデータの参照先は、外部ＲＯＭ５５ではなく、拡張ＲＡＭ５４に設定されたプリロード領域である。そのため、描画回路７４による描画の実行中に生じるＣＧデータへのシーケンシャルアクセスを迅速に実行することができ、動きの激しい高解像度の動画についても問題なく描画することができる。

【0147】

ところで、プリローダ７２を機能させるか否かに拘らず、ディスプレイリストＤＬや書換えリストＤＬ’の転送時に、仮にデータのビット化けが発生しても、描画回路７４は、これを検出することはできない。そこで、本実施例では、ウォッチドックタイマと同様の構成を有するタイムアウト監視回路を設けて、描画回路７４の動作開始後、一定時間を超えてメモリアクセスがされない異常を検出するようにしている。

【0148】

描画回路７４の動作異常を検出するため、本実施例では、タイムアウト時間を任意に設定可能な時間設定レジスタＴＯが設けられている。なお、時間設定レジスタＴＯは、描画レジスタの一種であり、また、描画回路７４の動作は、所定の描画レジスタ（描画動作許否レジスタ）への設定値に基づいて開始されるよう構成されている。

【0149】

時間設定レジスタＴＯに所定のタイムアウト時間を設定した状態で、描画動作許否レジスタに開始情報を設定すると描画回路７４が動作を開始し、これに対応して、タイムアウト監視回路は、メモリアクセス周期を監視する。そして、タイムアウト時間を超えてもメモリアクセスがされない場合には、所定の描画レジスタの異常フラグがＯＮセットされて異常割込みが起動される。

【0150】

この異常の異常割込みに対応して、割込み処理プログラムを起動させて対処することもできるが、本実施例では、異常フラグのＯＮ／ＯＦＦ状態を、総合演出回路５２の動作周期δ毎にチェックすることで、異常画面の出現を防止している。具体的には、異常フラグがＯＮ状態の場合には、例え、描画回路７４の動作が完了していても、その動作周期での画面更新をスキップすることで対処している。

【0151】

ここで、特許文献１～２の構成のように、ＷＤＴ５８を起動させる対策や、描画回路７４をリセットする対策を採ると、不自然な画面表示が出現するおそれがあるが、本実施例では、最小限の対応で異常画面の出現を簡易に防止している。また、監視するタイムアウト時間は、ディスプレイリストＤＬにおけるLOADTXコマンドなどの配置状況や、外部ＲＯＭ５５などのアクセスタイムなどを考慮して任意に設定できるので、最適な監視動作を実現できる。

【0152】

ところで、上記の構成では、描画回路７４の動作開始から動作終了までメモリアクセス周期を監視したが、この構成に代え、又は、この構成に加えて、ＧＤＥＣ回路７３の動作開始から終了までの動作時間を監視する構成を採るもの好適である。この場合も、時間設定レジスタＴＯ’には、テクスチャのデータ容量を考慮した最適値が設定できるので、最適な監視動作を実現できる。

【0153】

後者の構成の場合には、タイムアウト監視回路は、ＣＧ圧縮データについてＧＤＥＣ回路７３のデコード動作開始毎に、毎回の監視動作を開始し、デコード終了時に、その回の監視動作を終える。なお、タイムアウト時に、所定の描画レジスタの異常フラグがＯＮセットされ、異常割込みが起動されること、及び、異常検出時には、その動作周期での画面更新をスキップすることは、前者の構成の場合と同じである。なお、本実施例では、異常フラグのＯＮ／ＯＦＦ状態を、総合演出回路５２の動作周期δ毎にチェックするフラグポーリング方式を採っているが、異常割込み処理プログラムを起動させて、問題が生じた動作周期での画面更新をスキップする構成を採っても良い。

【0154】

次に、画像フィルタ回路７５は、ディスプレイリストＤＬに記載された指示コマンド（フィルタ実行系コマンド）に基づいて機能して、ＶＲＡＭ５３、または拡張ＲＡＭ５４に一時保存されたテクスチャに対して、適宜なフィルタ処理を実行する回路である。すなわち、実施例の画像フィルタ回路７５は、演出制御レジスタＲＧｉｊへの設定値に基づく画一的なフィルタ動作でなく、適宜な指示コマンドを、ディスプレイリストＤＬに任意に記載することで、必要な画像データに対する自由なフィルタ処理が可能となる。

【0155】

フィルタ処理の内容は、フィルタ実行系コマンドの選択と、選択されたコマンドの設定パラメータによって規定されるが、実行可能なフィルタ処理には、(1) ＦＩＲ（Finite Impulse Response ）フィルタ処理、(2) ダウンサンプリング処理、(3) 線形補間処理と、が含まれる。ここで、ダウンサンプリング処理は、演出制御レジスタＲＧｉｊ（表示レジスタ）への設定値に基づいて動作する表示回路７１における画一的なスケーリング処理とは異なる処理である。

【0156】

すなわち、ダウンサンプリング処理は、スケーリング処理のように相似形状に縮小するのではなく、縦方向だけ、または横方向だけを縮小する動作を含んでいる。特に限定されないが、ダウンサンプリングでは、対象ピクセルを囲む所定範囲のピクセルの画像情報の平均値を求めて、移動平均処理などの間引き処理を施すことでテクスチャを縮小する。

【0157】

図１０（ａ）は、フィルタ実行系コマンドによって、ＦＩＲフィルタ処理が連続二回実行される動作例を説明する図面である。先ず、SETFTINDEXコマンドによって、フィルタ処理の対象となる参照テクスチャを保存すべき、保存先インデックス空間を設定し（コマンド処理Ｌ２０）、続く、LOADTXコマンドによって、そのコマンドの設定パラメータが指示する外部ＲＯＭ５５から、参照テクスチャを取得し、デコード後の画像データを、保存先インデックス空間に保存する（コマンド処理Ｌ２１）。

【0158】

そして、続くSETFTINDEXコマンドで、結果テクスチャの保存先となるインデックス空間を設定すると共に（コマンド処理Ｌ２２）、SETFTSAMP コマンドや、SETFTCOEF コマンドで、フィルタ係数や、その他の情報を設定した上で（コマンド処理Ｌ２３）、FTEXECFIR コマンドによってＦＩＲフィルタ処理を実行する（コマンド処理Ｌ２４）。なお、SETFTINDEXコマンドは、そのコマンドの設定パラメータによって、参照テクスチャ用のインデックス空間を特定するか、或いは、結果テクスチャ用のインデックス空間を特定するかが区別される。

【0159】

図１０（ｂ）に示す通り、指示コマンドＬ２０が規定する参照テクスチャ用のインデックス空間に展開された画像データは、指示コマンドＬ２３が指示するＦＩＲフィルタ処理がされた後に、指示コマンドＬ２２が指定する結果テクスチャ用のインデックス空間に保存されることになる。

【0160】

続いて、SETFTINDEXコマンドで、参照テクスチャのインデックス空間を設定すると共に（コマンド処理Ｌ２５）、SETTXINDEXコマンドで結果テクスチャの保存先となるインデックス空間を設定する（コマンド処理Ｌ２６）。指示コマンドＬ２５では、フィルタ処理後の画像データが参照テクスチャとされるので、指示コマンドＬ２２で指示された結果テクスチャは、指示コマンドＬ２５によって参照テクスチャに変わることになる。

【0161】

その後は、SETFTSAMP コマンドやSETFTCOEF コマンドで、必要なフィルタ係数を設定し、その他の情報を設定した上で（コマンド処理Ｌ２７）、FTEXECFIR コマンドによって必要なＦＩＲフィルタ処理を実行する（コマンド処理Ｌ２８）。すると、フィルタ処理後の画像データは、指示コマンドＬ２６が指示したインデックス空間に保存されているので、SETTXMODE コマンドを機能させた後、SPRITEコマンドを実行することで（コマンド処理Ｌ２９）、ＦＩＲフィルタ処理を経た画像データが、仮想描画空間の適宜な矩形区画に描画されることになる。

【0162】

図１０（ｃ）は、フィルタ実行系コマンドによって、スケーリング処理が実行される動作例を説明する図面である。先ず、SETFTINDEXコマンドによって、スケーリング処理の対象となる参照テクスチャを保存すべき、保存先インデックス空間を設定し（コマンド処理Ｌ３０）、続く、LOADTXコマンドによって、そのコマンドの設定パラメータが指示する外部ＲＯＭ５５から、参照テクスチャを取得する（コマンド処理Ｌ３１）。

【0163】

次に、SETTXINDEXコマンドによって、拡大／縮小に必要な補助データを保存するインデックス空間を設定する（コマンド処理Ｌ３２）。ここで、補助データは、参照テクスチャから注出されるプレーン情報であって、参照テクスチャを特徴付ける情報である。このような補助データを問題にするのは、実施例のスケーリング処理は、相似形状ではない非相似形の変形も含まれるので、変形後の画像の不自然さを解消するための適宜な補完処理を実行するためである。

【0164】

そのため、本実施例のスケーリング処理では、コマンドＬ３２に続いて、FTEXECGRD コマンドを記載して、補助情報（プレーン情報）をコマンドＬ３２が規定するインデックス空間に生成する（コマンド処理Ｌ３３）。ここまでのコマンドで必要な準備が完了するので、次に、SETTXINDEXコマンドで、テクスチャとして使用するインデックス空間を設定し（コマンド処理Ｌ３４）、SETTXSAMP コマンドで、必要な情報を設定した上で、SETTXMODE コマンドでスケーリング処理を実行する（コマンド処理Ｌ３５）。

【0165】

以上の結果、スケーリング処理後の画像データは、指示コマンドＬ３４が指示したインデックス空間に保存されているので、SETTXMODE コマンドを機能させた後、SPRITEコマンドを実行することで（コマンド処理Ｌ３６）、スケーリング処理後の画像データが、仮想描画空間の適宜な矩形区画に描画されることになる。

【0166】

以上、画像フィルタ回路７５を説明したが、ＧＤＥＣ回路７３は、ストリーム動画、静止画、その他α値などの圧縮データについて、各圧縮アルゴリズムに対応するソフトウェア処理によってデコード処理を実行している。本実施例の場合、ストリーム動画には、Ｓストリームと、ＩＰストリームと、ＩＰＢストリームに区分され、ストリーム動画を構成するフレームは、Ｉピクチャ、Ｓピクチャ、Ｐピクチャ、又はＢピクチャを適宜に組み合わせて構成されている。

【0167】

Ｉ（Intra coded ）ピクチャは、イントラ（画面内）符号化の画面を意味し、他画面とは独立して、入力画像をそのまま圧縮した画像データを意味する。一方、Ｓピクチャは、直近前後のＩピクチャを参照して予測符号化を行う画像データであり、Ｉピクチャより圧縮率が高い利点がある。本実施例のＳストリーム動画は、このＩピクチャとＳピクチャを組み合わせた動画であり、Ｉピクチャを一定の周期に従って配置することで、Ｉピクチャを起点とするランダムアクセスや逆再生を実行することができ、効果的な画像演出を実現することができる。なお、Ｓピクチャを含まないＳストリーム動画も可能であり、Ｓピクチャ無しのＳストリーム動画は、Ｉストリーム動画と実質的に同一となる。

【0168】

次に、Ｐピクチャ（Predictive coded）は、時間的に過去のフレームから現フレームに対する予測する前方向予測符号化を行う画像データであり、時間的に過去に位置するＩピクチャまたはＰピクチャから予測符号化を行う。一方、Ｂピクチャ（Bidirectional coded ）は、前方予測に加えて、未来フレームから現フレームを予測する後方予測を実行する双方向予測符号化を行う画像データであり、時間的に過去と未来に位置するＩピクチャまたはＰピクチャから予測符号化を行う。

【0169】

一般に、フレーム間予測技術には、時間的に過去のフレームから現フレームに対する予測する前方予測（順方向予測）と、未来フレームから現フレームに対する予測をする後方予測（逆方向予測）と、前方予測に加えて後方予測を実行する双方向予測があるが、Ｂピクチャでは、双方向予測を行うので、予測精度を向上させることができる。

【0170】

そこで、本実施例では、ＩピクチャとＳピクチャと組み合わせるＳストリーム動画に加えて、Ｉピクチャ、Ｐピクチャ、Ｂピクチャを適宜に組み合わせたＩＰストリーム動画やＩＰＢストリーム動画も再生できるよう構成されている。なお、ＩＰストリーム動画は、ＩピクチャとＰピクチャを組み合わせて構成され、ＩＰＢストリーム動画は、ＩピクチャとＰピクチャとＳピクチャを組み合わせて構成される。

【0171】

以上の関係から明らかなように、Ｓピクチャを含むＳストリーム動画や、ＩＰＢストリーム動画では、後方予測符号化の必要性から、ＳピクチャやＢピクチャの取得に先行して、時間的に後で再生されるべきＩピクチャやＰピクチャを取得してデコードする必要が生じる。

【0172】

そこで、本実施例では、一のLOADTXコマンドで、複数のテクスチャ、つまり、メインフレームのＣＧデータと、サブフレームのＣＧデータ、を特定できるよう構成されている。ここで、メインフレームは、現タイミングで再生させるべきＣＧフレームデータを意味し、サブフレームは、時間的に異なるタイミングで再生されるべきＣＧフレームデータを意味する。

【0173】

例えば、Ｓピクチャでは、直近（一つ前又は一つ後）のＩピクチャを参照して予測符号化を行うので、ＩピクチャとＳピクチャとを連続させるＳストリーム動画においては、メインフレームとしてのＳピクチャと、サブフレームとしてのＩピクチャの各ＣＧデータが、一のLOADTXコマンドで取得されデコードされることがある。

【0174】

また、Ｂピクチャ（Bidirectional coded ）では、双方向予測符号化を行うので、Ｂピクチャのデコード処理に先行して、過去フレームのＣＧデータと、未来フレームのＣＧデータがデコード状態で確保されている必要がある。そこで、本実施例では、ＩＰＢストリーム動画を再生する場合には、この再生動作に先行して、過去フレームを保存する第１参照バッファと、未来フレームを保存する第２参照バッファと、を確保する必要がある。なお、参照バッファは、参照画像を保存するに十分な容量を有するインデックス空間であり、ＶＲＡＭ５３又は拡張ＲＡＭ５４の任意領域に確保され、一意のインデックス番号で特定される。

【0175】

図１１は、ＩＰＢストリーム動画の再生手順を説明する図面であり、再生動作は、紙面の上方から下方に向けて移行する。そして、図１１は、横方向に６区分されており、左から順番に、(1) ディスプレイリストＤＬ上のLOADTXコマンド、(2) ＩＰＢストリーム動画を構成するピクチャ、(3) メインフレーム及びサブフレームのデコード処理、(4) 参照画像のデコード処理、(5) 参照画像が保存される参照バッファ、(6) 表示画面に表示されるデコード画像を保存するインデックス空間（展開空間）を示している。

【0176】

第１欄の下向き矢印は、間欠的に動作する総合演出回路５２（ＧＤＥＣ回路７３）の動作周期の推移を示しており、第６欄の下向き矢印は、表示装置ＤＳに表示される画像の表示順を示している。以下の説明では、便宜上、タイミングＴ１～タイミングＴ７で再生される一群の動画フレームをＧＯＰ（Group Of Picture）としているが、動画再生用の一連のディスプレイリスト上のLOADTXコマンドの埋め込みパラメータに基づいてＧＯＰは適宜に変更可能である。

【0177】

先ず、Ｉピクチャを再生すべきタイミングＴ１のLOADTXコマンドは、そのコマンドの埋め込みパラメータによって、メインフレームとしてのＩピクチャ（Ｉ１）と、サブフレームとしてのＰピクチャ（Ｐ１）のアドレスが特定される。なお、デコードデータを格納すべき展開空間のインデックス番号も特定される。

【0178】

そのため、タイミングＴ１のLOADTXコマンドの指示に基づき取得されたＩピクチャ（Ｉ１）は、デコード後、本来の展開空間と共に、過去フレームを保存する第１参照バッファにも保存される。また、タイミングＴ１のLOADTXコマンドの指示により、Ｐピクチャ（Ｐ１）が取得され、そのデコードデータは、参照画像として、未来フレームを保存する第２参照バッファに保存される。特に限定されないが、参照画像は、特殊な手法で圧縮した状態で記憶される。

【0179】

次に、タイミングＴ２のLOADTXコマンドは、メインフレームとしてのＢピクチャ（Ｂ１）だけを指示している。そして、双方向予測動作として、第１参照バッファのＩピクチャ（Ｉ１）と、第２参照バッファのＰピクチャ（Ｐ１）と、Ｂピクチャ（Ｂ１）とに基づいて現フレームの画像データＢ１を再生して展開空間に保存する。続くタイミングＴ３のLOADTXコマンドについても同様であり、第１参照バッファのＩピクチャ（Ｉ１）と、第２参照バッファのＰピクチャ（Ｐ１）と、Ｂピクチャ（Ｂ２）とに基づいて現フレームの画像データＢ２を再生して展開空間に保存する。

【0180】

次に、Ｐピクチャを再生すべきタイミングＴ４のLOADTXコマンドでは、そのコマンドの埋め込みパラメータによって、メインフレームとしてのＰピクチャ（Ｐ１）を、第２参照バッファから取得すべきことが指示される。また、サブフレームであるＰピクチャ（Ｐ２）のアドレスが特定される。

【0181】

そのため、タイミングＴ４では、特殊手法で圧縮されている第２参照バッファのＰピクチャ（Ｐ１）を解凍して、展開空間に保存する共に、その後の処理における過去フレーム画像として、Ｐピクチャ（Ｐ１）を第１参照バッファに記憶する。また、タイミングＴ４のLOADTXコマンドの指示により、将来のＰピクチャ（Ｐ２）が取得され、そのデコードデータは、未来フレームの参照画像として、第２参照バッファに保存される。

【0182】

その後のタイミングＴ５及びＴ６の動作は、タイミングＴ２及びＴ３の動作と実質的に同じである。すなわち、タイミングＴ５では、双方向予測に基づき、第１参照バッファのＰピクチャ（Ｐ１）と、第２参照バッファのＰピクチャ（Ｐ２）と、Ｂピクチャ（Ｂ３）とに基づくＢ３ピクチャ画像が展開空間に展開される。また、タイミングＴ６では、第１参照バッファのＰピクチャ（Ｐ１）と、第２参照バッファのＰピクチャ（Ｐ２）と、Ｂピクチャ（Ｂ４）とに基づくＢ４ピクチャ画像が展開空間に展開される。

【0183】

次に、タイミングＴ７のLOADコマンドでは、メインフレームとしてのＰピクチャ（Ｐ２）を、第２参照バッファから取得すべきことが指示される。また、サブフレームであるＩピクチャ（Ｉ２）のアドレスが特定される。そのため、タイミングＴ７では、第２参照バッファのＰピクチャ（Ｐ２）を解凍して、展開空間に保存する共に、タイミングＴ７のLOADTXコマンドの指示により、Ｉピクチャ（Ｉ２）が取得され、そのデコードデータは、未来フレームの参照画像として、第２参照バッファに保存される。

【0184】

その次のタイミングＴ９では、メインフレームとしてのＩピクチャ（Ｉ２）を、第２参照バッファから取得すべきことが指示される。そのため、第２参照バッファのＩピクチャ（Ｉ２）を解凍して、展開空間に保存する共に、その後の処理における過去フレーム画像として、Ｉピクチャ（Ｉ２）を第１参照バッファに記憶する。なお、タイミングＴ９のLOADコマンドでは、サブフレームであるＰピクチャ（Ｐ３）のアドレスが特定されているので、Ｐピクチャ（Ｐ３）が取得され、そのデコードデータは、未来フレームの参照画像として、第２参照バッファに保存される。

【0185】

図１２（ａ）は、音声処理部ＳＮＤの内部構成を示すブロック図である。図示の通り、音声処理部ＳＮＤは、６４トラックの処理ブロックが並列動作可能に配置された前処理部ＦＴと、マスタエフェクト部、マスタボリューム部、出力保護部、及びシリアライザから構成された後処理部ＢＫと、前処理部ＦＴの出力を後処理部ＢＫに伝えるミキサＭＸと、に区分される。

【0186】

図示の通り、前処理部ＦＴには、外部メモリ５５から、音声圧縮データ（圧縮フレーズデータ）を受ける６４個のデコーダが配置されている。一方、後処理部ＢＫは、シリアライザを経由することで、クロック信号SBCLK 及び制御信号SLRCLKと共に、４経路Ａ／Ｂ／Ｃ／Ｄの音声信号SDOUTA～SDOUTDをシリアルデータとして出力可能に構成されている。４経路Ａ／Ｂ／Ｃ／ＤのシリアルデータSDOUTA～SDOUTDは、各１本のデータ線に右データＲと左データＬとを含んでおり、制御信号SLRCLKが、Ｈレベル期間であるか、Ｌレベル期間であるかに応じて、そのタイミングのシリアルデータSDOUTAが、左データＬであるか、右データＲであるかが特定される。

【0187】

続いて、前処理部ＦＴの内部動作について説明すると、デコーダで解凍されたフレーズデータは、一次ボリューム、二次ボリューム、及びパンポット部において適宜に音量が調整される。ここで、一次ボリュームと、二次ボリュームは、二段階の音量調整を担当し、パンポット部では、左右スピーカの音量比が調整される。なお、一次ボリューム、二次ボリューム、及びパンポット部の具体的な動作内容は、音声コマンドリストＶＣに記載された音声コマンドによって各々規定される。

【0188】

ところで、フレーズデータとは、一単位の音声演出を実現する音声データであって、背景音の一曲分や、効果音や掛け声などの音声演出の一単位が含まれる。そして、前処理部ＦＴのパンポット部からは、一のフレーズデータが、８経路に出力される。図示の通り、本実施例では、６４トラックの処理ブロック（前処理部ＦＴ）が、並列動作可能に配置されており、最大では、６４個のフレーズデータが、ミキサＭＸに対して出力可能となり、４経路Ａ／Ｂ／Ｃ／Ｄの左右音声Ｒ／Ｌとなる８経路に纏めた音声データが後処理部ＢＫに伝送される。

【0189】

パンポット部では、左右スピーカの音量比を調整できるので、例えば、第１トラックのパンポット部では、左右音量比を、最高値：ゼロとして、ミキサＭＸの第１ラインにだけ出力する一方で、第２トラックのパンポット部で、左右音量比をゼロ：最高値として、ミキサＭＸの第２ラインにだけ出力することもできる。そのため、例えば、左音声である第１フレーズデータは、第１ラインにだけ出力され、また、右音声である第２フレーズデータは、第２ラインにだけ出力されることになり、Ａ系統の左右スピーカでのステレオ再生が可能となる。

【0190】

次に、後処理部ＢＫの内部動作について説明すると、マスタエフェクトは、音声フィルタ処理を実行し、マスタボリュームでは、音量を最終決定する。そして、これらの具体的な動作内容は、音声コマンドリストＶＣに記載された音声コマンドによって規定される。マスタボリュームは、例えば、音量演出を一気に無音化する無音予告などの用途で使用され、マスタエフェクトは、例えば、音質を極端に変更する変音予告などの用途で使用される。

【0191】

図１２（ｂ）は、音声コマンドリストＶＣと、音声コマンドリストＶＣに記載された音声コマンドによって実現される音声演出の関係を図示している。ここでは、特定のフレーズデータの再生開始を指示するSTART コマンドと、特定のフレーズデータの再生停止を指示するPAUSE コマンドと、特定のフレーズデータの再生再開を指示するRESUMEコマンドと、特定のフレーズデータの再生終了を指示するSTOPコマンドと、が例示的に示されている。なお、音声コマンドリストＶＣは、一又は複数の音声コマンドを記載して構成されるが、所定の終了コマンドEOSCで終結させる必要がある。

【0192】

先ず、音声コマンドリストＶＣ１には、音声コマンドSTART1～ START64によって６４種類のフレーズデータの再生開始が指示される。そのため、６４種類の圧縮フレーズデータのデコード処理が終わると、６４種類のフレーズデータの再生動作が開始される。

【0193】

次に、音声コマンドリストＶＣ２には、音声コマンドPAUSE1、PAUSE2、及びSTOP64が記載されているので、フレーズデータ１，２，６４の再生が一時停止又は終了する。その後、音声コマンドリストＶＣ２には、音声コマンドRESUME1 と、RESUME2 が記載されるので、一時停止されているフレーズデータ１，２の再生が再開される。

【0194】

なお、音声コマンドリストＶＣは、フレーズデータの再生開始時や再生終了時だけでなく、総合演出回路５２の動作周期δ（=1/30 秒）における必要なタイミングで出力可能である。すなわち、ディスプレイリストＤＬは、総合演出回路５２の動作周期δ毎に出力されるが、音声コマンドリストＶＣは一般に不定期に出力される。

【0195】

続いて、描画回路７４において実行可能な描画パイプライン処理について説明する。図１３（ａ）は、描画回路７４のうち、描画パイプライン処理に関連する部分を注出して図示したものである。ディスプレイリストアナライザは、ディスプレイリストＤＬに記載された指示コマンドを順番に解析して、その種類に応じて、適宜な内部回路に指示コマンドを転送している。なお、図１３（ａ）では、指示コマンドを、特に、描画コマンドと表記しており、以下の説明では、指示コマンドを描画コマンドと称呼することがある。

【0196】

描画コマンドを受ける内部回路は、各々が並列的に動作するよう構成されており、ディスプレイリストアナライザは、ディスプレイリストＤＬに記載された描画コマンドを記載順に解析して、描画コマンドを、これに対応する内部回路に次々と転送する（図１３（ａ）参照）。

【0197】

ところで、描画回路７４の内部回路は、ディスプレイリストＤＬを発行するＣＰＵ回路５１や、ディスプレイリストＤＬの構成データを順番に転送するデータ転送回路７０とは非同期的に動作し、一般に、ディスプレイリストＤＬの構成データの転送速度より、描画回路７４の内部回路の動作速度の方が各段に遅い。

【0198】

そこで、描画コマンドを受ける内部回路には、処理開始前の描画コマンドを蓄積する待機キューが設けられており、ディスプレイリストアナライザは、待機キューに空きがあることを条件に、描画コマンドを、待機キューに投入する。すなわち、待機キューが空くまで、ディスプレイリストアナライザは、投入動作をストール（一時停止stall ）するので、描画コマンドが失われるおそれはない。なお、待機キューに表記した数値は、キューの段数を例示的に示したものである。

【0199】

先に説明した通り、ディスプレイリストＤＬに記載される指示コマンドには、(1) インデックス空間を管理するインデックステーブルIDXTBLに関するインデックステーブル制御系コマンドと、(2) 外部ＲＯＭ５５から画像素材（テクスチャ）を読み出してデコード（解凍／展開）するためのLOADTXコマンドなどのテクスチャロード系コマンドと、(3) 解凍後の画像データに対するフィルタ処理を特定するフィルタ実行系コマンドと、(4) デコード（展開）後の画像素材を仮想描画空間の所定位置に配置するためのSPRITEコマンドなどの描画系コマンドと、(5) 描画パイプライン動作に関するパイプライン系コマンドと、が含まれている。

【0200】

図１３（ａ）に示す通り、インデックステーブル制御系コマンド(1) は、インデックステーブルIDXTBLの制御回路に転送され、テクスチャロード系コマンド(2) は、ＧＤＥＣ回路７３に転送され、フィルタ実行系コマンド(3) は、画像フィルタ回路７５に転送され、各々、転送先の回路で適宜に処理される。具体的には、ＧＤＥＣ回路７３は、転送された描画コマンド（テクスチャロード系コマンド）に基づいて動作して、必要なテクスチャを取得し、解凍データをデコード空間に展開する。

【0201】

また、インデックステーブルIDXTBLの制御回路が機能することで、インデックステーブルIDXTBLは、適宜に更新される。画像フィルタ回路７５は、所定の参照テクスチャに、指定されたフィルタ処理を施して、フィルタ処理結果を、所定のインデック空間に保存する（図１０参照）。なお、所定の描画コマンド（高速転送コマンド）を受けると高速転送回路ＴＲＮＳが機能して、ＶＲＡＭ５３と拡張ＲＡＭ５４との間で、高速度でデータ送受信をすることもできる。高速転送回路ＴＲＮＳは、描画回路７４の内部回路であって、データ転送回路７０とは別個の回路である。

【0202】

データ転送回路７０を使用する場合には、ＣＰＵ回路５１が、所定の演出制御レジスタＲＧｉｊ（データ転送レジスタ）に、転送元媒体の種類と転送開始アドレス、転送先媒体の種類と受け取り開始アドレス、及び転送サイズなどを設定する必要があるが、高速転送回路ＴＲＮＳは、必要時に、ディスプレイリストＤＬの指示コマンド（転送実行コマンド）によって機能させることができる簡易性があり、しかも、インデック空間を単位とした二次元データの高速転送ができる利点がある。なお、本実施例の構成を採ることなく、定常的に機能している制御プログラムにおいて、必要時に限り、データ転送回路７０を使用することは、プログラム構成上容易ではない。

【0203】

ところで、先に説明した通り、描画パイプライン動作は、描画回路７４に内蔵された頂点バッファＶＢや、インデックス空間として確保されているフレームバッファＦＢや、ポリゴンの前後関係やピクセル表示有無を管理する深度・ステンシルバッファを使用して実行され、入力アセンブラ工程ＩＡと、ジオメトリエンジン工程ＴＬと、ラスタライザ工程ＲＳと、テクスチャサンプラ工程ＴＸと、テクスチャ工程ＰＳと、ピクセル描画工程ＰＸと、レンダー工程ＲＯと、が必要時応じて実行されるよう構成されている。

【0204】

すなわち、工程ＩＡ→工程ＴＬ（工程ＶＢ）→工程ＲＳ→工程ＴＸ→工程ＰＳ→工程ＰＸ→工程ＲＯの順番で、全工程を経るか、或いは、一部の工程を経て、上流から下流に向けて描画パイプライン処理が実行される。各工程は、各々、並列的に動作するが、下流ほど描画コマンドの実行完了が遅くなるので、各工程に投入される描画コマンドを蓄積する待機キューの段数は、上流側の待機キューの段数を下回らないよう構成されている。

【0205】

図１３（ａ）に例示する通り、待機キューの段数は、工程ＩＡ→工程ＴＬ→工程ＲＳ→工程ＴＸ→工程ＰＳ→工程ＰＸ→工程ＲＯに対応して、１段→５段→１４段→１８段→１８段→２３段となっており、各工程の段数は、上流側の待機キューの段数と同じか、それ以上となっている。

【0206】

ところで、先に説明したパイプライン系コマンドは、パイプライン各工程（ＩＡ，ＴＬ，ＶＢ，ＲＳ，ＴＸ，ＰＳ，ＰＸ，ＲＯ）の動作内容を規定する設定コマンドであり、取得されたパイプライン系コマンドは、パラメータ設定部ＳＥＴに転送され、パラメータ設定部ＳＥＴは、ジオメトリエンジンなど、必要な内部回路に必要な動作パラメータを設定する。

【0207】

本実施例の場合、図１３（ｂ）に示す通り、描画パイプラインは、工程ＩＡと、工程ＴＬと、工程ＲＳと、工程ＴＸと、工程ＰＳと、工程ＰＸと、工程ＲＯとで構成されているが、先ず、入力アセンブラ工程ＩＡでは、通常、ローカル座標で定義されている三次元の３Ｄ描画オブジェクトの頂点ストリームを取得し、その後の処理に必要な情報を記憶し、所定の頂点情報を有する頂点データを出力する。

【0208】

この工程ＩＡでは、工程ＩＡ用の設定コマンド（パイプライン系コマンド）の他に、描画系コマンドのDRAWコマンドやDRAWD コマンドが使用される。DRAWコマンドでは、一連の頂点ストリームが格納されたメモリ（本実施例では外部ＲＯＭ５５）の先頭アドレスと、頂点数とが指定される。

【0209】

一方、DRAWD コマンドでは、コマンドに一連の頂点ストリームが埋め込まれている。そして、DRAWコマンドやDRAWD コマンドの具体的な動作内容は、各コマンドの埋め込み情報や、工程ＩＡ用の設定コマンドで規定される。なお、頂点ストリームには、頂点毎に頂点カラー（ＲＧＢＡの色情報）が規定可能であるが、頂点カラーが規定されていない場合には、入力アセンブラ工程ＩＡにおいて、デフォルト値が、頂点情報として設定される。ここで、ＲＢＧは、Ｒ＝Red ，Ｂ＝Blue，Ｇ＝Green の色情報を意味するが、Ａは、不透明度を示すアルファ値αであって、画像を重複させる合成時のαブレンディング処理で利用される。

【0210】

続く、ジオメトリエンジン工程ＴＬでは、入力アセンブラ工程ＩＡから出力される頂点データについて、３Ｄ描画オブジェクトの頂点座標を座標変換する行列演算や、光源などに関するライティング処理が実行される。座標変換処理では、ローカル座標をビュー座標に変換するビュー行列演算や、射影変換（透視投影）の行列演算が実行される。

【0211】

ここで、ビュー座標は、視点を原点とし、無限遠点（０，０，－∞）を視線の先にとる座標系である。そして、射影変換では、３Ｄ描画オブジェクトの配置位置に対応する遠近感を実現するため、３Ｄ描画オブジェクトの形状を拡大／縮小することで、ビュー座標系からクリップ座標系への変換が実現される。

【0212】

行列演算の具体的な内容は、ＴＬ工程用の設定コマンド（パイプライン系コマンド）で規定され、DRAWコマンド又はDRAWD コマンドによって所定のジオメトリ行列演算の実行が指示される。そのため、工程ＩＡと工程ＴＬを、一の描画系コマンド（DRAW／DRAWD ）で、まとめて実行することができる。但し、何れの場合も、描画系コマンド（DRAW／DRAWD ）によるジオメトリ行列演算の実行結果は、頂点バッファＶＢに保存される。

【0213】

なお、ジオメトリエンジン工程ＴＬは、必須ではなく、クリップ座標で定義された頂点ストリームを外部ＲＯＭ５５から取得する場合は、その情報は、入力アセンブラ工程ＩＡを経て、そのまま頂点バッファＶＢに記憶される。また、複数の３Ｄ描画オブジェクトについて、入力アセンブラ工程ＩＡやジオメトリエンジン工程ＴＬを繰り返しても良く、頂点バッファＶＢは、最大２５６頂点を格納できるよう構成されている。

【0214】

次に、ラスタライザ工程ＲＳでは、頂点バッファＶＢの頂点情報に基づいてプリミティブ（primitive ）を生成描画し、クリップ座標系からウィンドウ座標系への変換、クリッピング、カリング、シザリング等によって描画不要ポリゴンを排除した上で、３Ｄ描画オブジェクトのピクセルデータが生成される。すなわち、三次元の３Ｄ画像オブジェクトが、仮想描画空間に対応するウィンドウ座標系（ワールド座標）の所定位置に、所定姿勢に配置された状態で確定される。

【0215】

なお、プリミティブを生成するには、トライアングルリスト、トライアングルストリップ、又はトライアングルファンなどのトライアングル描画手法と、ラインリスト、ラインストリップ、ラインファンなどのライン描画手法が、適宜に選択して使用可能である。

【0216】

また、このラスタライザ工程ＲＳでは、処理内容を具体的に規定するＲＳ工程用の設定コマンド（パイプライン系コマンド）の他に、描画系コマンドのDRAWコマンド、DRAWD コマンド、DRAWI コマンド、SPRITEコマンドが適宜に使用される。

【0217】

ここで、DRAWI コマンドは、頂点バッファＶＢから取得した頂点データに基づいて、プリミティブを生成して描画する。一方、DRAWコマンドでは、外部ＲＯＭ５５から取得した頂点ストリームに基づき、一方、DRAWD コマンドでは、そのコマンドに埋め込まれた頂点ストリームに基づいてプリミティブを生成して描画する。

【0218】

したがって、ジオメトリエンジン工程ＴＬを経ることなく、ラスタライザ工程ＲＳを実行することもできる。例えば、二次元の２Ｄ描画オブジェクトの場合は、ジオメトリエンジン工程ＴＬは特に不要である。なお、何れの場合も、ラスタライザ工程ＲＳを経て生成される各ポリゴンは、頂点毎の頂点カラーに基づく、ピクセル毎のＲＧＢＡ色情報を持っている。

【0219】

次に、テクスチャサンプラ工程ＴＸでは、テクスチャとして使用するインデックス空間が特定され、また、ピクセルごとのテクスチャ座標が特定される。そして、テクスチャ工程ＰＳでは、ラスタライザ工程ＲＳで得られたピクセルカラーと、テクスチャカラーを適宜に演算する。

【0220】

これらの工程ＴＸ，ＰＳと、以下の工程ＰＸでは、各工程における設定コマンド（パイプライン系コマンド）の他に、描画系コマンドのDRAWコマンド、DRAWD コマンド、DRAWI コマンド、又はSPRITEコマンドが適宜に使用される。DRAWコマンド、DRAWD コマンド、又は、DRAWI コマンドでは、指定された頂点で囲まれた領域にテクスチャが貼り付けられ、SPRITEコマンドでは、指定された矩形領域にテクスチャが貼り付けられる。

【0221】

そして、続く、ピクセル描画工程ＰＸでは、描画カラーと背景カラーの合成や、コントラストを調整するためのトーンマッピング、及び、逆トーンマッピングなどを行う。このＰＸ工程では、テクスチャ工程ＰＳから、所定の情報を具備するピクセルデータがピクセルごとに入力され、フレームバッファＦＢからは、ピクセルの描画位置に格納されたデータ（背景カラー）がピクセルごとに入力される。

【0222】

最後のレンダー工程ＲＯでは、深度・ステンシルバッファなどを参照し、ピクセルの深度情報やステンシル情報に基づいて、ピクセルを表示するか否かのピクセルテストをし、複数の描画オブジェクトの重複に関するαブレンディング処理などを経て、完成した描画オブジェクトをフレームバッファＦＢに書き込む。フレームバッファＦＢへの書き込みは、図６に示す仮想描画空間への描画に他ならず、通常は、SPRITEコマンドが使用される。

【0223】

なお、レンダー工程ＲＯでは、DRAWコマンド、DRAWD コマンド、DRAWI コマンド、SPRITEコマンドの他に、フレームバッファＦＢを単色で塗りつぶすCLEAR コマンドや、深度・ステンシルバッファを単色で塗りつぶすCLEARZコマンドが使用可能である。CLEAR コマンドは、描画動作の開始に先行して、フレームバッファＦＢをクリアする用途で使用され、CLEARZコマンドは、深度情報やステンシル情報が不要な場合に使用される。

【0224】

このように本発明では、一連の描画パイプライン工程の全部又は一部の工程が機能して、二次元又は三次元の描画オブジェクトが、次々と、フレームバッファＦＢに書き込まれることで、最終的に、表示装置一フレーム分の画像データが完成される。なお、本実施例では、二次元と三次元の描画オブジェクトは、三次元座標の座標変換処理を経るか否かで区別される。

【0225】

図１４は、描画パイプライン工程の全部又は一部を利用する各種の描画モードを示す工程図である。先ず、図１４（ａ）の描画モードは、上記したCLEAR コマンドやCLEARZコマンドを使用する動作モードであり、レンダー工程ＲＯだけが機能する。

【0226】

図１４（ｂ）のスプライト描画モードは、ラスタライザ工程ＲＳと、テクスチャサンプラ工程ＴＸと、テクスチャ工程ＰＳと、ピクセル描画工程ＰＸと、レンダー工程ＲＯが機能する。なお、ラスタライザ工程ＲＳでは、ウィンドウ座標の頂点のＸ，Ｙ座標について、オフセット値の加算処理をしているに過ぎないが、このオフセット値は、SPRITEコマンドの貼付け矩形領域に関連する。

【0227】

実質的な動作としては、SETTXINDEXコマンドで、展開先のインデックス空間を設定し、 LOADTX コマンドで、所定のテクスチャを取得して、上記のインデックス空間に展開し、SPRITEコマンドによって、この展開テクチャを所定位置に確保する。そして、展開テクスチャの情報が参照されて、最終的にフレームバッファＦＢに書込まれる。動画再生や、単純形状の静止画の再生は、原則として、このスプライト描画モードで実現されるが、好適には、全ての静止画及び／又は全ての動画が、スプライト描画モードによって再生される。

【0228】

図１４（ｃ）に示す描画モードは、描画パイプラインの全工程を使用してトライアングル描画やライン描画をする動作例である。なお、トライアングル描画とライン描画の違いは、プリミティブの生成手法の違いだけであり、何れの場合も、入力アセンブラ工程ＩＡに供給される３Ｄ描画オブジェクトの頂点ストリームに基づいて、プリミティブを特定して描画する。

【0229】

図１４（ｄ）は、DRAWコマンド、DRAWD コマンドなどを使用する描画動作であって、座標変換処理を実行することなく、ラスタライザ工程ＲＳで描画オブジェクトのピクセルデータを生成している。この動作は、頂点ストリームによって輪郭線を特定可能な二次元の２Ｄ描画オブジェクトを、表示画面に画面表示する場合に典型的に使用される。

【0230】

図１４（ｅ）と（ｆ）は、頂点バッファＶＢに、頂点データを蓄積する場合の動作モードであり、座標変換処理を施す場合（ｅ）と、座標変換処理を施さない場合（ｆ）に区分される。なお、これらの動作はDRAWコマンドや、DRAWD コマンドによって実行される。次に、図１４（ｇ）は、頂点バッファＶＢに蓄積された頂点データを使用する動作モードであり、DRAWI コマンドによって実行される。

【0231】

以上の通り、本実施例の描画パイプラインには、種々の使用方法があるが、例えば、２Ｄ静止画の再生や、ストリーム動画（Ｓストリーム、ＩＰＢストリーム、ＩＰストリーム）の再生は、単なるスプライト描画で足りるので、再生動作は、図１４（ｂ）の動作モードで実現されることは、前記の通りである。

【0232】

以上説明した通り、ディスレイアナライザは、ディスプレイリストＤＬの描画コマンドを判定して、各々、描画コマンドに対応するパイプライン工程の処理ブロックに転送している。そして、転送された描画コマンドは、先ず、各パイプライン工程の待機キューに投入され、投入順に、描画コマンドに対応する処理が実行される。

【0233】

しかし、この描画パイプラインの進行より、ディスプレイリストＤＬを転送するデータ転送回路７０の動作の方が格段に速いので、例えば、３Ｄ描画オブジェクトを、複数個、画面表示し、更に、その他の２Ｄ描画オブジェクトも画面表示したいような場合は、例えば、レンダー工程ＲＯにおけるSPRITEコマンドの実行は、長く待たされることになる。

【0234】

すなわち、３Ｄ描画オブジェクトについての座標変換行列の処理には、それなりの時間を要するので、例えば、ＲＯ工程などの待機キューには、多数のSPRITEコマンドが蓄積されることになる。しかし、本実施例では、先に説明したように、待機キューが空になるまで描画コマンドの投入が待機され（ストール状態）、しかも、下流側工程の待機キューの段数は、上流側工程の待機キューの段数と同じか、それ以上となっているので、ディスプレイリストＤＬに記載されたコマンドの記載順の動作が円滑に実現される。

【0235】

なお、待機キューから移行された描画コマンドも、必要な開始条件を満たすまでは、その実行が待機されるので（ストール状態）、インデックス空間の書換えなど不整合な描画動作は発生しない。

【0236】

以上、回路構成について説明したので、続いて、ＣＰＵ回路５１による制御動作について説明する。先に説明した通り、電源が投入されと、制御動作の開始に先行して、システムリセット信号ＳＹＳが所定時間だけＬレベルを維持するリセット期間が発生する。

【0237】

このリセット期間では、先ず、総合演出回路５２や内蔵ＣＰＵ回路５１の動作を制御する一又は二個の発振回路が発振動作を開始し、各システムクロックの発振周波数が安定するのを待つ。次に、複合チップ５０の内部回路が、各システムクロックに同期して初期化され、演出制御レジスタＲＧｉｊや動作制御レジスタＲＥＧには、所定のデフォルト値が設定される。以下、本明細書では、この動作を、後述するソフトウェアリセットと区別して、ハードウェアリセットと称する。

【0238】

このハードウェアリセット期間が終了すると、内蔵ＣＰＵ回路５１の演出制御ＣＰＵ５７は、外部ＲＯＭ５５に記憶されたブートプログラムを実行して、制御プログラムと制御データを、外部ＲＯＭ５５から拡張ＲＡＭ５４に転送する。そして、その後の演出制御ＣＰＵ５７は、拡張ＲＡＭ５４に転送された制御プログラムに基づいて制御動作を続ける。

【0239】

演出制御ＣＰＵ５７が実行する制御動作は、図１５に示す通りであって、初期処理及びその後の定常処理で構成されるメイン処理（ａ）と、１ｍＳ毎に起動されるタイマ割込み処理（ｂ）と、表示装置ＤＳの垂直帰線期間の開始タイミングに、総合演出回路５２から出力されるVBLANK信号を受けて起動するVBLANK割込み処理（ｃ）と、制御コマンドＣＭＤを受信するための受信割込み処理（不図示）と、を含んで構成されている。なお、VBLANK信号は１／６０秒毎に発生する。

【0240】

図１５（ｂ）に示す通り、タイマ割込み処理では、モータ位置などを把握するためのセンサ信号を取得し（ＳＴ２０）、必要時には、ランプ演出やモータ演出を、開始又は進行させる（ＳＴ２１）。本実施例では、ランプ演出は、制御データたるランプ駆動データに基づき、演出制御ＣＰＵ５７と、ランプ制御部L_CTL の動作によって実現される。モータ演出は、制御データたるランプ駆動データに基づきに基づき、演出制御ＣＰＵ５７と、モータ制御部MT_CTLの動作によって実現される。また、VBLANK信号を受けて起動するVBLANK割込み処理では、図１５（ｃ）に示す通り、割込みカウンタVCNTをインクリメントして処理を終える（ＳＴ２５）。

【0241】

最初に、プリローダ７２を活用しない場合について、メイン処理を説明する。図１５（ａ）に示す通り、先ず、初期設定処理（ＳＴ１）が実行され、総合演出回路５２の演出制御レジスタＲＧｉｊや、ＣＰＵ回路５１の動作制御レジスタＲＥＧに適宜な設定値が設定される。

【0242】

演出制御レジスタＲＧｉｊへの設定処理には、ＶＲＡＭ５３及び拡張ＲＡＭ５４に、適宜な仮想作業領域（ＡＡＣ領域、ページ領域、任意領域）を確保すること（図６（ａ）及び図６（ｂ）参照）、及び、フレームバッファＦＢなど、遊技制御動作に必須のインデックス空間を確保する処理が含まれている。先に説明した通り、フレームバッファＦＢは、インデックス番号Ｎ１の第１バッファと、インデックス番号Ｎ２の第２バッファとで構成されている。

【0243】

なお、ＶＲＡＭ５３に確保される共用領域（本実施例ではＡＡＣ領域として使用）の先頭アドレスは、４ｋバイト単位で設定され（下位１５ビットがゼロ）、４ｋバイトの整数倍に領域サイズが確保される。また、拡張ＲＡＭ５４に確保されるページ領域は、３２ｋバイト単位で設定され（下位１８ビットがゼロ）、３２ｋバイトの整数倍に領域サイズが確保される、

【0244】

また、動作制御レジスタＲＥＧへの設定値には、ウォッチドッグタイマＷＤＴ５８に関する動作パラメータが含まれ、この動作パラメータには、動作開始指示と、カウンタ値とが含まれる。実施例のＷＤＴ５８は、初期値（カウンタ値）をダウンカウントするよう構成され、計数値がゼロとなるアンダーフローに至るまでに、カウンタ値をリロードすることで、ＷＤＴ５８の起動が阻止される。

【0245】

一方、計数値がアンダーフローすると、ＷＤＴのリセット要求が発生して、ＷＤＴ５８が起動することで、ソフトウェアリセット状態となる。そして、標準動作としては、全ての内部回路の初期化されて、所定のレジスタを除く全てのレジスタＲＧｉｊ，ＲＥＧの値が、初期値（デフォルト値）に戻ると共に、ＷＤＴ５８が、その動作を停止する。なお、例外的にレジスタ値が維持されるのは、ＷＤＴの動作状態を示すレジスタである。

【0246】

但し、本実施例では、上記した標準動作以外の動作も可能であり、(1) 内部回路を初期化するか否か、また、(2) 初期化する場合でもシステムクロック用の回路を初期化するか否かは、ハードウェアリセット後の初期設定処理において、所定の動作制御レジスタＲＥＧに、対応値を設定することで、任意に選択できるよう構成されている。そこで、本実施例では、所定の動作制御レジスタＲＥＧへの設定値に基づいて、ソフトウェアリセット時には、内部回路を初期化することなく、ステップＳＴ１の処理から遊技動作を再開している。

【0247】

このように、本実施例では、先行文献１～２の構成とは異なり、ＷＤＴ５８がアンダーフローしても、ハードウェアリセット状態とはならないので、迅速に遊技動作を再開できる利点がある。なお、ソフトウェアリセット後は、ＷＤＴが動作を停止するので、ソフトウェアリセット動作が繰り返し起動されるおそれはない。

【0248】

以上の処理を含んだ初期設定処理（ＳＴ１）が終わると、間欠的に実行される定常処理（ＳＴ２～ＳＴ１０）が開始される。図１５（ａ）のステップＳＴ２として示すように、定常処理は、割込みカウンタVCNTが、VCNT≧２となったタイミングで開始されるので、定常処理の動作周期（動作サイクル）δは、VBLANK信号の動作周期（１／６０秒）に対応して１／３０秒となる。

【0249】

そして、ステップＳＴ３の処理では、割込みカウンタVCNTをリセットした後、定常動作を開始すべき動作開始条件を満たしているか否かを判定する。具体的には、描画回路７４の動作状態を示す所定の演出制御レジスタＲＧｉｊをREADアクセスして、このタイミングで、描画回路７４が前動作サイクルのディスプレイリストＤＬに基づく描画動作を終えているか否かを判定する。また、前動作サイクルの描画動作において、描画回路７４のメモリアクセス周期が、時間設定レジスタＴＯに設定したタイムアウト時間を超えていないかを、所定の異常フラグのＯＮ／ＯＦＦ状態で判定する。

【0250】

そして、描画回路７４のメモリアクセスが異常に長引いたため、異常フラグがＯＮ状態であれば、例え、描画回路７４が描画動作を終えていたとしても、動作開始条件を満たしていないと判定して、ステップＳＴ９の演出コマンド解析処理に移行する。

【0251】

ステップＳＴ４～ＳＴ８の処理をスキップするのは、描画回路７４のメモリアクセスが異常に長引いている以上、指示コマンドのビット化けも含め、正常な画像データが生成されていない可能性があり、不合理な画面表示を回避するためである。

【0252】

演出コマンド解析処理（ＳＴ９）では、主制御基板２１から制御コマンドＣＭＤを受けているか否かを判定し、制御コマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤを解析して必要な処理を実行する。ここで、必要な処理には、変動演出の開始を指示する制御コマンドＣＭＤに基づく新規の変動演出の開始準備処理や、エラー発生を示す制御コマンドＣＭＤに基づくエラー報知の開始処理が含まれる。

【0253】

続いて、ウォッチドッグタイマＷＤＴ５８に、カウンタ値をリロードすることで、ウォッチドッグタイマ５８の起動を阻止する（ＳＴ１０）。なお、ウォッチドッグタイマ５８が起動する異常時にも、本実施例の複合チップ５０は、ハードウェアリセットとは異なるソフトウェアリセット状態となることは先に説明した通りである。以上で、今回の動作サイクルの動作が終わるので、ステップＳＴ２の処理に移行して、次回のＶＢＬＡＮＫ割込みを待つ。

【0254】

以上、動作開始条件を満たしていない場合を説明したが、通常は、ステップＳＴ３の判定処理の後、所定の表示レジスタＲＧｉｊへの設定値に基づき、表示回路７１が読み出すべき画像データを特定して表示回路の動作を開始させる（ＳＴ４）。先に説明した通り、フレームバッファＦＢは、ダブルバッファ構造になっており、第１バッファと第２バッファが、トグル的に切り替わるよう、所定の表示レジスタＲＧｉｊへの設定値で制御する。

【0255】

具体的には、前動作サイクルのディスプレイリストＤＬが、「書込み領域」として特定した第１バッファ又は第２バッファのインデックス番号Ｎ１／Ｎ２が設定される。このステップＳＴ４が実行されることで、前動作サイクルの「書込み領域」が、今回の動作サイクルの「読出し領域」に変わるので、表示回路７１は、直前の動作サイクルで描画回路７４が完成させた画像データを、表示装置ＤＳに出力することになる。すなわち、ステップＳＴ４の処理には、表示回路７１の読出し動作の開始指示も含まれている。

【0256】

以上のような意義を有するステップＳＴ４の処理が終われば、演出制御ＣＰＵ５７は、続いて、次の動作サイクルで表示回路７１が表示装置ＤＳに出力するべき画像データを特定したディスプレイリストＤＬを完成させる（ＳＴ５）。特に限定されないが、この実施例では、内蔵ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）を、予め確保しており、そこにディスプレイリストＤＬを完成させている（図８参照）。

【0257】

ディスプレイリストＤＬは、原則として、動作サイクル毎に内容を変えて毎回作成されるが、ディスプレイリストＤＬの先頭領域には、フレームバッファＦＢのインデックス番号を規定するコマンドが含まれている。先に説明した通り、フレームバッファＦＢは、インデックス番号がＮ１とＮ２であるダブルバッファ構造のインデックス空間である。そして、ダブルバッファをトグル的に使用するため、各ディスプレイリストＤＬでは、インデックス番号Ｎ１のフレームバッファＦＢと、インデックス番号Ｎ２のフレームバッファＦＢを、交互に指定して「書込み領域」を循環させている。

【0258】

このようにして完成されるディスプレイリストＤＬを、演出制御ＣＰＵ５７は、総合演出回路５２に発行する（ＳＴ６）。次に、演出制御ＣＰＵ５７は、画像演出、音声演出、ランプ演出、及びモータ演出を、一元管理する演出シナリオＥＮを更新し（ＳＴ７）、必要な演出タイミングであれば、音声コマンドリストＶＣを音声処理部ＳＮＤに発行することで、音声演出を開始又は進行させる（ＳＴ８）。

【0259】

なお、モータ演出やランプ演出に関し、演出シナリオＥＮが管理する演出開始時に達した場合は、タイマ割込み処理（図１５（ｂ））では、該当するモータ駆動データやランプ駆動データに基づいて、モータ演出やランプ演出を実行する。なお、これらステップＳＴ８に続く、ステップＳＴ９～ＳＴ１０の処理については前記した通りである。

【0260】

図１６（ａ）～図１６（ｂ）は、ディスプレイリストＤＬの発行処理（ＳＴ６）の具体的内容を示すフローチャート、図１６（ｃ）は、ＤＬ発行処理（ＳＴ６）の動作内容を示す概略図である。図９に関して説明した通り、ディスプレイリストＤＬの発行処理には、ＣＰＵレジスタポートＰＯＲＴを、３２ｂｉｔ単位でWrite アクセスする場合（図９（ａ））と、ＣＰＵレジスタポートＰＯＲＴを経由しない場合（図９（ｂ））とがあるが、各動作内容が図１６に示されている。

【0261】

先ず、図１６（ａ）について説明すると、演出制御ＣＰＵ５７は、データ中継部ＣＨ２（データ転送チャンネルＣＨ２）を使用することを転送レジスタＲＧｉｊに設定すると共に、転送データの総サイズを、所定の転送レジスタＲＧｉｊに設定する（ＳＴ３０）。

【0262】

ここで、ディスプレイリストＤＬは、動作サイクル毎に、その内容が異なるが、所定の終了コマンドEODLで終端させて発行される。なお、本実施例では、ディスプレイリストＤＬに使用する指示コマンドを、終了コマンドEODLも含め、一ワード又は複数ワード（＝Ｎ＊３２ｂｉｔ）としているので、データ量の調整処理は不要である。したがって、転送レジスタＲＧｉｊに設定する転送データ（ディスプレイリストＤＬ）の総サイズは、３２ｂｉｔの整数倍の任意値となる。

【0263】

次に、演出制御ＣＰＵ５７は、転送データの総サイズに対応するWrite 回数を管理カウンタＣＮに設定し（ＳＴ３１）、描画回路７４の動作を開始させ（ＳＴ３２）、次にデータ転送回路７０の動作を開始させる（ＳＴ３３）。ここで、描画回路７４やデータ転送回路７０の動作開始の指示は、各々、所定の描画レジスタＲＧｉｊや転送レジスタＲＧｉｊへの設定処理によって実現される。

【0264】

次に、演出制御ＣＰＵ５７は、１３０段のＣＰＵデータＦＩＦＯ回路が満杯でないことを確認しつつ、ＣＰＵレジスタポートＰＯＲＴに、ディスプレイリストＤＬの構成データを３２ｂｉｔ単位で書込む（ＳＴ３５）。そして、管理カウンタＣＮをデクリメントしつつ、書込み動作を続ける（ＳＴ３６，ＳＴ３７）。

【0265】

先に説明した通り、ＣＰＵデータＦＩＦＯ回路は、３２ｂｉｔ単位でデータを受けるのに対して、データ中継部ＣＨ０～ＣＨ４は、１０２４ｂｉｔ単位でデータを受ける構成となっている。したがって、原則として、ＣＰＵデータＦＩＦＯ回路に１０２４ｂｉｔのデータが溜まった時点で、データ中継部ＣＨ２に、蓄積データが転送されるが、転送レジスタＲＧｉｊへの設定値（転送データであるディスプレイリストＤＬの総サイズ）に達すると、その時点におけるＣＰＵデータＦＩＦＯ回路の蓄積データが、データ中継部ＣＨ２に転送される。

【0266】

以上の処理によって、ＣＰＵレジスタポートＰＯＲＴを経由するＤＬ発行処理（ＳＴ６）が終わるが、次に、図１６（ｂ）は、ＣＰＵレジスタポートＰＯＲＴを経由しない場合であって、データ転送回路７０が、リストバッファ（ＤＬバッファＢＵＦ）からディスプレイリストを読み出す実施例を示している。この場合には、演出制御ＣＰＵ５７は、データ中継部ＣＨ２を使用することを転送レジスタＲＧｉｊに設定すると共に（ＳＴ４０）、転送データの総サイズと、リストバッファＢＵＦの先頭アドレスと、を所定の転送レジスタＲＧｉｊに設定する（ＳＴ４１）。

【0267】

ここで、内蔵ＲＡＭ５９に設定されているリストバッファＢＵＦについては、その先頭アドレスは、８ｂｉｔ単位で設定する必要があるので、ＤＬバッファＢＵＦの開始アドレスは、下位７ｂｉｔがゼロであることは先に説明した通りである。なお、このアドレス条件は、ディスプレイリストＤＬを格納するリストバッファＢＵＦの先頭アドレスだけでなく、音声コマンドリストＶＣを格納するリストバッファＢＵＦの先頭アドレスについても同様である。

【0268】

次に、演出制御ＣＰＵ５７は、描画回路７４の動作を開始させ（ＳＴ４２）、次にデータ転送回路７０の動作を開始させる（ＳＴ４３）。なお、これらの動作指示も、各々、所定の描画レジスタＲＧｉｊや転送レジスタＲＧｉｊへの設定処理によって実現される。そして、この動作指示によりデータ転送処理が開始され、所定サイズのデータ転送の完了により、データ転送回路７０は、その動作を終える。したがって、演出制御ＣＰＵ５７は、ステップＳＴ４３の処理の後、直ちに、ディスプレイリスト発行処理（ＳＴ６）に続く別の処理に移行することができる。

【0269】

なお、この場合も、転送データ量が、転送レジスタＲＧｉｊへの設定値（転送データであるディスプレイリストＤＬの総サイズ）に達すると、その時点におけるＣＰＵデータＦＩＦＯ回路の蓄積データが、データ中継部ＣＨ２に転送される。

【0270】

以上、図１６（ａ）と図１６（ｂ）に基づいて、ディスプレイリストＤＬの発行処理について説明したが、音声処理部ＳＮＤに対して、音声コマンドリストＶＣを発行する場合も、処理内容は、実質的に、図１６（ａ）や図１６（ｂ）と同じである（図９（ｆ）、図９（ｇ）参照）。

【0271】

すなわち、音声コマンドを列記した音声コマンドリストＶＣは、所定の終了コマンドEOSCで終端させて発行される。なお、音声コマンドは、終了コマンドEOSCも含め、一ワード又は複数ワード（＝Ｎ＊３２ｂｉｔ）であるので、データ量の調整処理は不要である。

【0272】

以上、プリローダ７２を活用しない場合について説明したが、プリローダ７２を活用する場合のメイン処理は、図１７（ａ）に示す通りである。図１７（ａ）に示す処理内容は、図１５（ａ）の処理内容と類似している。

【0273】

但し、図１７（ａ）に示す通り、(a) 次の動作サイクル用のディスプレイリストＤＬを作成した後（ＳＴ５）、そのディスプレイリストＤＬを、描画回路７４ではなく、プリローダ７２に発行する点（ＳＴ６０）、及び、(b) このディスプレイリストＤＬは、プリローダ７２によって書換えられて書換えリストＤＬ’となるが、前動作サイクルで書き換えられた書換えリストＤＬ’を、ステップＳＴ５の処理に先行して、描画回路７４に取得させる点（ＳＴ４１）において、図１５（ａ）の処理とは相違する。

【0274】

なお、図１７（ａ）の処理において、ディスプレイリストＤＬをプリローダ７２に発行する発行処理（ＳＴ６０）は、発行先がプリローダ７２に変わるだけであり、図１６（ａ）（ｂ）と動作内容はほぼ同じである。概略動作は、図９（ｄ）と図９（ｅ）に示す通りであり、発行先がプリローダ７２に変わることに対応して、データ中継部ＣＨ２が、データ中継部ＣＨ３（データ転送チャンネルＣＨ３）に変わるが、それ以外は、図１６（ａ）や図１６（ｂ）の動作と同じであり、これらに対応する動作が、図１７（ｂ）と図１７（ｃ）に示されている。

【0275】

一方、書換えリストＤＬ’を描画回路７４に取得させる処理（図１７のＳＴ４１）は、図１７（ｄ）に示されている。図９（ｃ）に示す通り、本実施例では。書換えリストＤＬ’は、ＶＲＡＭ５３のプリロードバッファ（図６（ａ）参照）に格納されている。

【0276】

図１７のステップＳＴ４１の処理では、演出制御ＣＰＵ５７は、データ中継部ＣＨ２（転送チャンネルＣＨ２）を使用することを転送レジスタＲＧｉｊに設定する（図１７（ｄ）のＳＴ５０）。次に、転送データである書換えリストＤＬ’の総サイズと、書換えリストＤＬ’が格納されているプリロードバッファの先頭アドレスを所定の転送レジスタＲＧｉｊに設定する（ＳＴ５１）。

【0277】

ＶＲＡＭ５３における先頭アドレスは、３２ｂｉｔ単位で設定する必要があるので、書換えリストＤＬ’を保存するプリロードバッファの開始アドレスは、その下位３１ｂｉｔがゼロである必要があり、本実施例では、その条件を満たす位置に、プリロードバッファを確保している。

【0278】

次に、演出制御ＣＰＵ５７は、描画回路７４の動作を開始させ（ＳＴ５２）、データ転送回路７０の動作を開始させる（ＳＴ５３）。なお、これらの動作指示は、各々、所定の描画レジスタＲＧｉｊや転送レジスタＲＧｉｊへの設定処理によって実現される。そして、この動作指示によりデータ転送処理が開始され、データ転送の完了により、データ転送回路７０は、その動作を終える。

【0279】

以上、本発明の一実施例について説明したが、具体的な記載内容は、特に本発明を限定せず、適宜に変更可能である。例えば、前記の実施例では、描画回路７４のメモリアクセス周期や、デコード処理時間が長引いた場合に、フラグポーリング処理でその異常を検出する構成を説明したが、異常割込み処理を活用しても良いのは勿論である。

【0280】

図１５（ｄ）は、このような場合の構成例を示しており、描画異常割込みがあると、描画回路７４だけを個別的にリセットし（ＳＴ２３）、描画回路７４の動作に必要な動作パラメータを再設定した上で、スタック領域を適宜に開放して（ＳＴ２４）、ステップＳＴ９の処理に移行させている。

【0281】

以上、実施例について詳細に説明したが、具体的な記載内容は、何ら本発明を限定しない。なお、便宜上、弾球遊技機について説明しているが、本発明は、回胴遊技機など他の遊技機に対しても好適に適用可能である。

【符号の説明】

【0282】

ＧＭ 遊技機
ＤＬ ディスプレイリスト
５１ 画像制御手段
５２ 画像生成手段
LOADTX 所定のデコードコマンド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】