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▶ ジーイー・アビエイション・システムズ・エルエルシーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024114669
(43)【公開日】2024-08-23
(54)【発明の名称】半導体スイッチングデバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20240816BHJP
H01L 29/12 20060101ALI20240816BHJP
【ＦＩ】
H01L29/78 652F
H01L29/78 652T
【審査請求】有
【請求項の数】15
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024018754
(22)【出願日】2024-02-09
(31)【優先権主張番号】18/108,230
(32)【優先日】2023-02-10
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】506388923
【氏名又は名称】ジーイー・アビエイション・システムズ・エルエルシー
(74)【代理人】
【識別番号】100188558
【弁理士】
【氏名又は名称】飯田 雅人
(74)【代理人】
【識別番号】100154922
【弁理士】
【氏名又は名称】崔 允辰
(74)【代理人】
【識別番号】100207158
【弁理士】
【氏名又は名称】田中 研二
(72)【発明者】
【氏名】コリン・ウィリアム・ヒッチコック
(72)【発明者】
【氏名】ステーシー・ジェイ・ケネリー
(72)【発明者】
【氏名】リュビサ・ディー・ステヴァノヴィク
(57)【要約】 （修正有）
【課題】ドリフト領域、ウェル領域およびチャネル領域を有する半導体セルのための方法並びに装置を提供する。
【解決手段】半導体デバイスセルの配列を備えるシステム７０において、半導体セル７２は、階段状のステップを規定する面４を有する半導体層を含み、階段状ステップが第１の方向２３に向けられ、ドリフト領域及びウェル領域１８がウェル領域セグメント１７の組を規定する。ソース領域２０は、ウェル領域に隣接してウェル領域に囲まれて配設される。チャネル領域２８は、半導体層の面に近接したチャネル領域セグメント２８ａの組を規定し、チャネル領域セグメントは、第１の方向２３を横断する第２の方向２５に延びるそれぞれの第１の長手軸３１ａを有する。ウェル領域、ソース領域及びチャネル領域は、面を横切って延びる第１の軸の長さＤ１を協働して規定する。半導体層の面は、第２の方向よりも第１の方向に、より高い電気抵抗を有する。
【選択図】図８
【解決手段】半導体デバイスセルの配列を備えるシステム７０において、半導体セル７２は、階段状のステップを規定する面４を有する半導体層を含み、階段状ステップが第１の方向２３に向けられ、ドリフト領域及びウェル領域１８がウェル領域セグメント１７の組を規定する。ソース領域２０は、ウェル領域に隣接してウェル領域に囲まれて配設される。チャネル領域２８は、半導体層の面に近接したチャネル領域セグメント２８ａの組を規定し、チャネル領域セグメントは、第１の方向２３を横断する第２の方向２５に延びるそれぞれの第１の長手軸３１ａを有する。ウェル領域、ソース領域及びチャネル領域は、面を横切って延びる第１の軸の長さＤ１を協働して規定する。半導体層の面は、第２の方向よりも第１の方向に、より高い電気抵抗を有する。
【選択図】図８
【特許請求の範囲】
【請求項1】
半導体デバイスセル（７２）を備える半導体デバイスであって、前記半導体デバイスセル（７２）が、
前記半導体デバイスセル（７２）上の一連の平行な条線（１９）であって、半導体層（２）の面を横切る第１の方向（２３）に延び、前記半導体層（２）が、第１の導電型を有するドリフト領域（１６）を含む、条線（１９）と、
前記半導体層の面（４）に近接して配設される第２の導電型を有するウェル領域（１８）であって、ウェル領域セグメント（１７）の組を規定する、ウェル領域（１８）と、
前記ウェル領域（１８）に隣接して配設される前記第１の導電型を有するソース領域（２０）であって、前記ソース領域（２０）の周辺が前記ウェル領域（１８）によって囲まれる、ソース領域（２０）と、
前記第２の導電型を有し、前記半導体層の面（４）に近接したチャネル領域（２８）であって、細長いチャネル領域セグメント（２８ａ）の組および細長い第２のチャネル領域セグメント（２８ｂ）の組を規定し、各第１のチャネル領域セグメント（２８ａ）が前記第１の方向（２３）に延びるそれぞれの第１の長さ（Ｌ１）を有し、各第２のチャネル領域セグメント（２８ｂ）が前記第１の方向（２３）に直角な第２の方向（２５）に延びるそれぞれの第２の長さ（Ｌ２）を有する、チャネル領域（２８）と
を含み、前記第１の長さ（Ｌ１）が前記第２の長さ（Ｌ２）より大きく、前記チャネル領域（２８）の周辺が前記ウェル領域（１８）によって囲まれる、半導体デバイス。
前記半導体デバイスセル（７２）上の一連の平行な条線（１９）であって、半導体層（２）の面を横切る第１の方向（２３）に延び、前記半導体層（２）が、第１の導電型を有するドリフト領域（１６）を含む、条線（１９）と、
前記半導体層の面（４）に近接して配設される第２の導電型を有するウェル領域（１８）であって、ウェル領域セグメント（１７）の組を規定する、ウェル領域（１８）と、
前記ウェル領域（１８）に隣接して配設される前記第１の導電型を有するソース領域（２０）であって、前記ソース領域（２０）の周辺が前記ウェル領域（１８）によって囲まれる、ソース領域（２０）と、
前記第２の導電型を有し、前記半導体層の面（４）に近接したチャネル領域（２８）であって、細長いチャネル領域セグメント（２８ａ）の組および細長い第２のチャネル領域セグメント（２８ｂ）の組を規定し、各第１のチャネル領域セグメント（２８ａ）が前記第１の方向（２３）に延びるそれぞれの第１の長さ（Ｌ１）を有し、各第２のチャネル領域セグメント（２８ｂ）が前記第１の方向（２３）に直角な第２の方向（２５）に延びるそれぞれの第２の長さ（Ｌ２）を有する、チャネル領域（２８）と
を含み、前記第１の長さ（Ｌ１）が前記第２の長さ（Ｌ２）より大きく、前記チャネル領域（２８）の周辺が前記ウェル領域（１８）によって囲まれる、半導体デバイス。
【請求項2】
前記第１の方向（２３）に前記半導体層（２）の前記面を横切る第１の電気抵抗（Ｒ１）が、前記半導体層（２）の前記面を横切る前記第２の方向（２５）の第２の電気抵抗（Ｒ２）より小さい、請求項１に記載の半導体デバイス。
【請求項3】
第１のチャネル領域セグメント（２８ａ）の前記組の前記第１の長さの第１の合計が、第２のチャネル領域セグメント（２８ｂ）の前記組の前記それぞれの第２の長さの第２の合計より大きい、請求項１に記載の半導体デバイス。
【請求項4】
各第１のチャネル領域セグメント（２８ａ）が前記第２の方向（２５）に延びる第１の幅（Ｗ１）をさらに備え、前記第１の長さ（Ｌ１）が前記第１の幅（Ｗ１）より大きい、請求項１に記載の半導体デバイス。
【請求項5】
各第２のチャネル領域セグメント（２８ｂ）が前記第１の方向（２３）に延びる第２の幅（Ｗ２）をさらに備え、前記第２の長さ（Ｌ２）が前記第２の幅（Ｗ２）より大きい、請求項４に記載の半導体デバイス。
【請求項6】
第１のチャネル領域セグメント（２８ａ）の前記組の前記それぞれの第１の長さプラス第２のチャネル領域セグメント（２８ｂ）の前記組の前記それぞれの第２の幅の第３の合計が、第２のチャネル領域セグメント（２８ｂ）の前記組の前記それぞれの第２の長さプラス第１のチャネル領域セグメント（２８ａ）の前記組の前記それぞれの第１の幅の第４の合計より大きい、請求項５に記載の半導体デバイス。
【請求項7】
前記ウェル領域（１８）、前記ソース領域（２０）、および前記チャネル領域（２８）が、前記半導体層（２）の面を横切って延びる第１のスパン（Ｄ１）を協働して規定する、請求項１に記載の半導体デバイス。
【請求項8】
ＪＦＥＴ領域（２９）をさらに備え、前記ＪＦＥＴ領域（２９）の一部が前記チャネル領域（２８）によって囲まれる、請求項１に記載の半導体デバイス。
【請求項9】
直接隣のチャネル領域セグメント（２８ａ）の対が、互いに離隔されて、それらの間に間隙（３３）を規定し、前記間隙（３３）がそれぞれの第３のスパン（Ｄ３）を規定して前記第２の方向（２５）に延び、それぞれのウェル領域セグメント（１７）が前記間隙（３３）内に配設される、請求項８に記載の半導体デバイス。
【請求項10】
前記第１のスパン（Ｄ１）が６ミクロンと１８ミクロンの範囲内である、請求項９に記載の半導体デバイス。
【請求項11】
前記第３のスパン（Ｄ３）が０．３ミクロンから１．６ミクロンの範囲内である、請求項１０に記載の半導体デバイス。
【請求項12】
前記第３のスパン（Ｄ３）が前記第１のスパン（Ｄ１）の８％～１５％の間の範囲内である、請求項１０に記載の半導体デバイス。
【請求項13】
各ウェル領域セグメント（１７）がそれぞれの第２の長手軸（１７ａ）を規定し、前記第１の長手軸（３１）と第２の長手軸（１７ａ）が互いに平行である、請求項９に記載の半導体デバイス。
【請求項14】
チャネル領域セグメント（２８ａ）の前記組、ウェル領域セグメント（１７）の前記組、前記ＪＦＥＴ領域（２９）の部分が、一連の交番する実質的に平行な帯を規定するように配置される、請求項９に記載の半導体デバイス。
【請求項15】
前記ウェル領域（１８）の部分を覆って配設される前記第２の導電型を有する本体接点領域（４４）をさらに備え、前記本体接点領域（４４）が、前記面（４）によって規定される前記ソース領域の平面の実質的に中心に配設される、請求項１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電流を動作可能に導通するまたは導通しないための、ドリフト領域、ウェル領域、およびチャネル領域を有する半導体デバイスおよび半導体セルのための方法および装置に関する。
【背景技術】
【0002】
炭化ケイ素（ＳｉＣ）パワーデバイスなどの半導体デバイスは、負荷が消費するために電力をスイッチングまたは変換するため、従来型電気システム中で広く使用される。集積回路などの半導体デバイスは、トランジスタを含む様々なデバイスを組み込むことができる。一般的なタイプのトランジスタは、ゲート対ソースの電圧に基づいて、トランジスタのソースとドレイン間の導通を生じさせることができるチャネルから絶縁されるゲートを使用する。適したバイアスによって、チャネルの中へと電荷担体を引きつける電場が作り出され、次いでこれが、ソースとドレイン間の導通経路を実現する。そのようなトランジスタは、金属酸化物半導体電界効果トランジスタまたはＭＯＳＦＥＴと呼ばれる場合がある。
【0003】
ＭＯＳＦＥＴは、大電力用途の個別パワートランジスタとして、または、数百万トランジスタを有する集積回路として製造することができる。個別パワートランジスタは、典型的には、比較的大きい電流および電圧を取り扱うために、１つのパワーデバイスへと組み合わされる数千の個々のトランジスタ「セル」でできている。
【0004】
個々のトランジスタ「セル」は、デバイスを通って流れる電流に対する抵抗を生じる可能性があるいくつかの内部構成要素をやはり含む。パワーＭＯＳＦＥＴは、典型的には、ウェハ（またはチップ）の反対側に配置されるソース端子およびドレイン端子を有する垂直構造を使用する。このことによって、ウェハを通るドレインからソースの電流の導通が生じ、このことで、電流が省かれて、オン状態の抵抗が減少する。一般的に、半導体デバイスが電流を導通しているとき、デバイスのオン状態の抵抗は、その導通損失を表し、これは、デバイスの効率およびそのコストに影響をおよぼす。
【図面の簡単な説明】
【0005】
【図2】典型的な平面ＭＯＳＦＥＴデバイスの概略図である。
【図3】典型的なＭＯＳＦＥＴデバイスの様々な領域についての抵抗を図示する概略図である。
【図5】ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図6】ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図7】セルラレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図8】本明細書に記載される様々な態様にしたがった半導体デバイスセルの配列を備えるシステムの上面図である。
【図9】本明細書に記載される様々な態様にしたがった半導体デバイスセルの代替の配列を備えるシステムの上面図である。
【発明を実施するための形態】
【0006】
本開示の態様は、熱発生モジュールによって実施される機能にかかわらず、熱発生モジュールを冷却するため、任意の環境、装置、または方法で実施することができる。
【0007】
本明細書で使用する、「組（ｓｅｔ）」という用語または要素の「組」は、ただ１つを含む任意の数の要素であってよい。本開示の様々な実施形態の要素を導入するとき、冠詞の「ａ」、「ａｎ」および「ｔｈｅ」は、１つまたは複数の要素があることを意味することが意図される。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」という用語は、包括的であって、リスト化される要素以外の追加要素があってよいことを意味することが意図される。加えて、本開示の「１つの態様」または「態様」への言及は、言及された特徴をやはり組み込む追加態様の存在を除外すると解釈することは意図されないことを理解するべきである。
【0008】
ここで開示される特徴の形状、位置、および配置合わせは、簡略化のために、比較的理想的（たとえば、完全に真っ直ぐで位置合わせされた特徴を有する正方形、長方形、および六角形のセルおよび遮蔽領域）であるように図示および記載されることを理解することができる。しかし、当業者には理解できるように、プロセスばらつきおよび技術的制約によって、理想的形状未満のセルラ設計が生じる可能性があり、または不規則な特徴でさえ、本開示にしたがうことができる。そのため、特徴の形状、位置、または位置合わせを記載するため本明細書で使用する「実質的に」という用語は、理想的または目標の形状、位置、および位置合わせ、ならびに、当業者には理解できるように、半導体製造プロセスにおけるばらつきからもたらされる不完全に実施された形状、位置、および位置合わせを包含することを意味する。
【0009】
加えて、半導体デバイスセルは、半導体層の「表面に」、「表面中に」、「表面上に」もしくは「表面に沿って」配設または製造されると本明細書では記載される。これは、半導体層のバルク内に配設される部分、半導体層の表面に近接して配設される部分、半導体層の表面と同じ高さに配設される部分、および／または、半導体層の表面の上方もしくは上部に配設される部分を有する半導体デバイスセルを含むことが意図される。
【0010】
本明細書で使用する、「チャネル密度」という用語は、特定のデバイスセルのチャネル領域周辺の長さと、デバイスセルの全面積との比率のことを呼ぶ場合がある。
【0011】
「電圧」、「電流」、および「電力」などといった用語を本明細書で使用できる一方で、電気回路または回路動作の態様を記載するときにこれらの用語が相互に関係する場合があることは、当業者には明らかであろう。
【0012】
すべての方向についての言及（たとえば、径方向、軸方向、上、下、上向き、下向き、左、右、横、前、後、上部、底部、上方、下方、垂直、水平、時計回り、反時計回り）は、本開示の読者の理解を助けるための識別目的でのみ使用され、特にそれらの位置、方位、または使用についての制限を生じない。
【0013】
接続についての言及（たとえば、取り付けた、結合した、接続した、および連結した）は広義に解釈されるべきであり、別段の指示がない限り、要素の集合間に中間部材を含むことができ、要素間の相対的な動きを含むことができる。そのため、接続について言及は、必ずしも、２つの要素が直接接続されること、および互いに対して固定された関係であることを推定しない。非限定の例では、接続または切断は、それぞれの要素間の電気接続を設ける、イネーブルにする、ディセーブルにするなどのために選択的に構成することができる。例示的な図面は単に説明目的のためであり、ここに添付される図中に反映される寸法、位置、順番、および相対的なサイズを変える場合がある。
【0014】
本明細書で使用する、制御可能なスイッチング要素または「スイッチ」は、スイッチが非常に低い抵抗状態すなわち「オン」状態である、さもなくば、スイッチ入力からスイッチ出力に電流が流れることが意図される導通モードである第１の動作モードと、スイッチが非常に高い抵抗状態すなわち「オフ」状態である、さもなくば、スイッチ入力とスイッチ出力の間で電流が流れるのを防ぐことが意図される非導通モードである第２の動作モードとの間でトグル動作するように制御可能な電気デバイスである。非限定の例では、制御可能なスイッチング要素によりイネーブルまたはディセーブルした接続などの接続または切断は、それぞれの要素間の電気接続を設ける、イネーブルにする、ディセーブルにするなどのために選択的に構成することができる。
【0015】
さらに、記載および理解しやすいように、様々な態様を、下ではＳｉＣ ＭＯＳＦＥＴデバイスの文脈で議論できる一方で、本手法は、限定しないが、ＳｉＣ ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、およびＶＭＯＳＦＥＴなどといった他のタイプのＭＯＳＦＥＴに適用可能であることを理解するべきである。様々な材料系（たとえば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ＡｌＧａＮ合金、酸化ガリウム（Ｇａ２Ｏ３）、ダイアモンド（Ｃ）、立方晶窒化ホウ素（ＢＮ）、または任意の他の好適な大きいバンドギャップ半導体）を使用できることが意図される。ｎチャネルまたはｐチャネル設計を利用する他のタイプのデバイス構造（たとえば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、トレンチＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、または任意の他の好適なＦＥＴおよび／もしくはＭＯＳデバイス）を様々な非限定の態様で使用できることがさらに意図される。
【0016】
ＭＯＳＦＥＴは、典型的には、フォトリソグラフィおよび化学処理ステップの複数のステップシーケンス（表面不動態化、熱酸化、平面拡散、および接合分離など）によって作られ、その期間に、シリコンなどの純粋半導体材料からできているウェハ上に、電子回路が徐々に作成される。ウェハは、典型的には、環状のダイアモンドソーなどの研磨ソーで、シリコンなどの半導体材料の単結晶インゴットまたはボウルから切断またはスライスされる。ウェハは、機械的基板と、ＭＯＳＦＥＴを形成するための半導体材料との両方として機能する。
【0017】
典型的には、ボウルは、知られている方式で、溶解したシリコンの中に置かれた種結晶から成長される。種結晶は、一般的に、集合的に格子構造を形成する「ユニットセル」と呼ばれる、規則的で良好な秩序を持って繰り返す原子構造によって規定される。製造期間に、溶解したシリコン中のシリコン原子は、種結晶と同じ結晶方位と整合し、ボウルから切断されたウェハは、この結晶方位を維持する。ウェハがボウルからスライスされると、ウェハ面の結晶は、結晶質シリコンの方位または成長面として知られているいくつかの相対的な向きのうちの１つと整合される。
【0018】
いくつかのプロセスでは、電子デバイスが半導体ウェハの中または上に直接製造される。他のプロセスでは、半導体材料の層が、ウェハ上にたとえばエピタキシーによって成長される。エピタキシャル層は、より低い不純物濃度を実現することができ、または、ウェハと異なる半導体タイプのものであってよい。電子デバイスは、典型的には、約１ミクロン厚である「活性」層として知られているもので形成される。
【0019】
説明のため、図１Ａと図１Ｂを同時に参照して、ＳｉＣウェハ９が示される。図１Ａは、知られている方式でのソー切断によってボウル（図示せず）から切断されるＳｉＣウェハ９の上面図を描く。図１Ｂは、図１ＡのＳｉＣウェハ９の一部の拡大斜視図を描く。ＳｉＣウェハ９は、平坦な第１の面４（たとえば、上面）を有する。ＳｉＣウェハ９の結晶方位は、第１の面４に対して斜めであってよく、ソー切断は、結晶方位８からオフセットされた平面に沿ってよい。より具体的には、エピタキシャル成長の要件に起因して、ＳｉＣウェハ９は、結晶方位８と、ＳｉＣウェハ９の第１の面４との間に、わずかに（たとえば、４～８度の範囲で）意図的な不整合を有して切断する場合がある。
【0020】
ＳｉＣウェハ９の結晶構造に起因して、このミスカットまたは不整合によって、典型的には、ＳｉＣウェハ９の第１の面４上に規定され、ＳｉＣウェハ９の第１の面４を横切る第１の方向２３に延びる、不均一で細長い平行な条線１９または「階段状ステップ」がもたらされる。条線１９の各々は、それぞれの、条線長手軸２１を規定することができる。示されるように、各条線１９は、直接隣の条線１９からはオフセットされる。たとえば、各条線１９は、約１～５ナノメートルの範囲で、それぞれの深さＨだけ隣の条線１９からオフセットすることができる。図１Ｂに図示されるようにＳｉＣウェハ９を見ると、第１の面４上に、（頁を横切って左から右、または右から左に）第２の方向２５をやはり規定することができることを理解するであろう。第２の方向２５は、第１の方向２３にたとえば直角な横軸であってよい。
【0021】
動作において、第１の面４上に規定される一連の条線１９を有するＳｉＣウェハ９上に製造される半導体デバイスは、第１の面４を横切る、第１の方向２３の（すなわち、条線１９の長手軸２１に平行な）第１の電流に対して第１の電気抵抗Ｒ１を有することができる。逆に、第１の面４上に条線１９を有するＳｉＣウェハ９上に製造される半導体デバイスは、第２の方向２５の第２の電流に対して第２の抵抗Ｒ２を有することができる。第２の抵抗Ｒ２は、第１の抵抗Ｒ１より大きくてよい。
【0022】
一般的に、低抵抗の「オン」または導通状態であるとき、理想的パワースイッチがゼロの電気抵抗で電流を導通する一方で、実際のパワーＭＯＳＦＥＴは、必ず有限の電気抵抗を呈することになる。したがって、所与のＭＯＳＦＥＴチップサイズで、デバイスのオフ状態の抵抗、スイッチング速度、または両方を減らすことなく、全抵抗（たとえば、オン状態の抵抗）を可能な最小値に減らすことが望ましい。
【0023】
従来型パワーＭＯＳＦＥＴは、典型的には、周期的なユニットセルの配列からなる。各ユニットセルがそれぞれの電気抵抗を有してよく、ＭＯＳＦＥＴのオン状態の合計の電気抵抗は、ユニットセルの抵抗を、パワーＭＯＳＦＥＴデバイス内のユニットセルの数で割ることによって計算することができる。加えて、各ユニットセル抵抗は、直列に結合されるセルの構造用構成要素のそれぞれの抵抗値の組によって規定することができる。特定のＭＯＳＦＥＴのオン状態の抵抗は、したがって、それぞれのセル内の様々な機能的構成要素の相対的な幾何学的構造、ならびに、セル上の機能的構成要素の相対的な方位に少なくとも部分的に基づいて規定することができる。
【0024】
ＭＯＳＦＥＴが「オン」または導通状態であるとき、電子は、ＳｉＣ半導体本体の上面上の「ソース金属」から、ＳｉＣ半導体本体内に規定される様々な構造を通って、本体の背面上の「ドレイン金属」の中へと、各個別セルを通って流れる。各それぞれのＭＯＳＦＥＴユニットセル表面は、本明細書では、ソース接点領域、ｎ＋／ｐ－ウェル領域、チャネル／蓄積領域（本明細書では、「チャネル領域」）、および接合電界効果トランジスタ（ＪＦＥＴ）領域と呼ばれる、４つの相互に排他的で重なり合わない領域を含むことができる。４つの領域は、直列に電気的に結合することができ、それぞれのセルの実質的に全区域を占有することができる。ＭＯＳＦＥＴは、平面であると言うことができるソース、ドレイン、およびチャネルを含むことができる。というのは、それらが、基板上の共通水平面にあるためである。
【0025】
ＭＯＳＦＥＴのオン状態の電気抵抗へのソース接点およびチャネル領域の抵抗の寄与は、それらそれぞれの面積に逆比例する。ＭＯＳＦＥＴのオン状態の電気抵抗へのｎ＋／ｐ－ウェル領域の抵抗の寄与も、その面積に逆比例する。チャネル領域の抵抗の寄与は、ｎ＋／ｐ－ウェル領域もしくはソース接点領域のものより比較的大きいために、ＭＯＳＦＥＴのオン状態の電気抵抗は、ｎ＋／ｐ－ウェル領域もしくはソース接点領域に対するユニットセル中のチャネル領域の相対的な面積を最大化することによって減らすことができる。したがって、従来型技法は、典型的には、チャネル領域に対するｎ＋／ｐ－ウェル領域面積またはソース接点領域面積または両方の相対的な比率を最小化するようにセル幾何形状を配置することによって、チャネル領域面積の相対的な比率を最大化したＭＯＳＦＥＴ構造を採用する。
【0026】
典型的には、ＳｉＣ ＭＯＳＦＥＴでは、現在の製造技術によってそのような最適化が制限を受ける場合がある。たとえば、従来の技法は、チャネル領域に対して、最小サイズのｎ＋領域で最小サイズのソース接点領域を囲むことによって作られる周期的なセルを使用して、ＭＯＳＦＥＴのオン状態の抵抗を減らすことに焦点を当ててきた。しかし、（従来の製造技法を使用する）最小の製造可能なソース接点領域の寸法は、計算上のまたは決定された最適面積より大きい可能性がある。さらに、製造に関係するデバイス不具合を回避するために、チャネル領域は、ｎ＋／ｐ－ウェル領域の最小幅でソース接点領域から分離されなければならない。しかし、特に、ｎ＋／ｐ－ウェル領域の幾何形状は、そのような製造問題によって比較的に制約されない。
【0027】
したがって、本明細書でより詳細に記載されるように、非限定の態様では、セルは、ｎ＋／ｐ－ウェル領域面積の相対的な比率を最小化する一方で、ソース接点領域面積およびチャネル領域面積を最小限に増加させるように配置することができる。この方法では、本明細書に記載される態様は、それによって、従来の技法と比較して、ソース接点領域またはｎ＋領域または両方のサイズに対するチャネル領域の面積の、正味の相対的な比率をより大きくし、それによって、従来のデバイスに比べてそれぞれのセルについてのオン状態の抵抗の改善（すなわち、低下）を実現することができる。
【0028】
たとえば、非限定の態様では、従来型デバイスよりもさらに間隔を空けたセルの配列を備えるセルラ構造を採用することができる。隣接セル間の空間または面積が増えた結果、ｎ＋／ｐ－ウェルとチャネル領域が交番する帯またはセグメントを備えることができる。この新規の配置では、ｎ＋／ｐ－ウェル、またはソース接点領域、または両方とのチャネル領域の相対的な比率は、有利なことに、ｎ＋／ｐ－ウェル、またはソース接点領域、またはそれらの組合せを最小化することによりチャネル面積の相対的な比率を増やす従来の技法を使用して達成可能なレベルを超えて増加させることができる。本明細書でより詳細に記載されるように、（たとえば、交番するバンドにおける）ｎ＋／ｐ－ウェル領域の増加した面積からもたらされるオン状態の抵抗の不要な増加は、チャネル領域の面積が対応して増加したことによって達成されるオン状態の抵抗の減少に起因して、予め規定された寸法範囲内で無効にすることまたは克服することができ、それによって、従来の設計と比較してそれぞれのセルのオン状態の抵抗の正味の減少がもたらされる。
【0029】
さらに、本明細書で開示されるような態様では、半導体ウェハまたはチップを横切る第１の方向でより低い抵抗経路を利用するように、チャネル領域を向けることができる。すなわち、チャネル領域の面積を増やして配置することができ、その結果、それらを流れる電流は、（すなわち、図に示されるように頁を見たときに）主に水平である。
【0030】
図２は、ＤＭＯＳＦＥＴなどの従来型平面ｎチャネルＭＯＳＦＥＴのアクティブセル、以降ではＭＯＳＦＥＴデバイス１０を図示する。ＭＯＳＦＥＴデバイス１０ならびに以降で議論される他のデバイスのある種の構成要素をより明瞭に図示および記載するため、ある種の一般的に理解される設計要素（たとえば、上部金属化、不動態化、端部終端など）を省略する場合があることを理解することができる。
【0031】
図２の図示されたＭＯＳＦＥＴデバイス１０は、第１の面４および第２の面６を有する半導体層２（たとえば、エピタキシャルＳｉＣ半導体層）を含む。半導体層２は、第１の導電型を有するドリフト領域１６（たとえば、ｎ型ドリフト領域１６）、ドリフト領域１６に隣接し第１の面４に近接して配設される第２の導電型を有するウェル領域１８（たとえば、ｐウェル領域１８）を含む。半導体層２は、ウェル領域１８に隣接し第１の面４に近接し、第１の導電型を有するソース領域２０（たとえば、ｎ型ソース領域２０）をやはり含む。（ゲート絶縁層またはゲート誘電体層とも呼ばれる）誘電体層２４が半導体層２の第１の面４の部分に配設され、ゲート電極２６が誘電体層２４上に配設される。半導体層２の第２の面６は、基板層１４（たとえば、ＳｉＣ基板層）であり、ドレイン接点１２は、基板層１４に沿ってＭＯＳＦＥＴデバイス１０の底部に配設される。ソース接点２２は、ソース領域２０およびウェル領域１８を部分的にカバーする半導体層２の上部に配設される。
【0032】
オン状態動作の期間に、（たとえばＭＯＳＦＥＴデバイス１０のしきい値電圧（ＶＴＨ）以上の）好適なゲート電圧によって、キャリアの蓄積に起因して、チャネル領域２８の中に形成される反転層ならびにＪＦＥＴ領域２９の中に拡大される導電経路を生じて、電流がドレイン接点１２（すなわち、ドレイン電極）からソース接点２２（すなわちソース電極）に流れることを可能にすることができる。本明細書で議論されるＭＯＳＦＥＴデバイスでは、チャネル領域２８は、一般的に、ゲート電極２６および誘電体層２４の下に配設されるウェル領域１８の上部として規定することができることを理解されたい。
【0033】
図３は、図２のＭＯＳＦＥＴデバイス１０の概略断面図である。図３に図示されるＭＯＳＦＥＴデバイス１０のソース接点２２は、一般的に、ソース電極へのオーム接触を実現し、ソース領域２０の部分とウェル領域１８の部分の両方を覆って配設される。ソース接点２２は、一般的に、ＭＯＳＦＥＴデバイス１０のこれらの半導体部分と金属ソース電極の間に位置する１つまたは複数の金属層を備える金属界面である。分かりやすくするために、ソース接点２２の下方に配置されるＭＯＳＦＥＴデバイス１０のソース領域２０（たとえば、ｎ＋ソース領域２０）の部分は、本明細書では、ＭＯＳＦＥＴデバイス１０のソース接点領域４２としてより具体的に呼ばれる。同様に、ＭＯＳＦＥＴデバイス１０のウェル領域１８（たとえば、ｐウェル領域１８）の部分は、ウェル領域１８の残りより高いレベルでｐ＋ドープすることができるが、本明細書では、ＭＯＳＦＥＴデバイス１０の本体領域４４（たとえば、ｐ＋本体領域４４）として具体的に呼ばれる。分かりやすくするために、ソース接点２２の下方に配設される（たとえば、ソース接点２２によってカバーされる、または、ソース接点２２に直接電気的に接続される）本体領域４４の部分は、本明細書では、ＭＯＳＦＥＴデバイス１０の本体接点領域４４（たとえば、ｐ＋本体接点領域４４）と呼ばれる。一貫性を保つために、ソース接点２２の部分は、本明細書では、ソース接点２２の下方に配設される半導体デバイスの部分に基づいて指定される。たとえば、本体接点領域４４の上方に配設されるソース接点２２の部分は、本明細書では、ソース接点２２の本体接点部と呼ばれる。同様に、ＭＯＳＦＥＴデバイス１０のソース接点領域４２の上方に配設されるソース接点２２の部分は、本明細書では、ソース接点２２のソース接点部と呼ばれる。
【0034】
図３に概略的に図示されるように、ＭＯＳＦＥＴデバイス１０の様々な領域は、各々が関連する抵抗を有し、これらの抵抗の各々の合計として表すことができるＭＯＳＦＥＴデバイス１０の全抵抗（たとえば、オン状態の抵抗、Ｒｄｓ（ｏｎ））を有することができる。たとえば、図３に図示されるように、ＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）は、抵抗Ｒｓ３０（たとえば、ソース領域２０の抵抗およびソース接点２２の抵抗）、抵抗Ｒｃｈ３２（たとえば、図３に図示されるチャネル領域２８の反転チャネル抵抗）、抵抗Ｒａｃｃ３４（たとえば、誘電体層２４とウェル領域１８間に配置されるドリフト領域１６の部分との間の蓄積層の抵抗）、抵抗ＲＪＦＥＴ３６（たとえば、ウェル領域１８間の非空乏ネック領域の抵抗）、抵抗Ｒｄｒｉｆｔ３８（たとえば、ドリフト領域１６についての抵抗）、および基板抵抗４０の合計として概算することができる。図３に図示される抵抗は、網羅的であることが意図されず、他の抵抗（たとえば、ドレイン接点の抵抗、拡散抵抗など）がＭＯＳＦＥＴデバイス１０内に潜在的に存在することができることに留意されたい。
【0035】
ある種の場合では、図３に図示される１つまたは２つの抵抗成分がＭＯＳＦＥＴデバイス１０の導通損失の大半を占める場合があり、これらの要因に対処することによって、オン状態の抵抗Ｒｄｓ（ｏｎ）に大きい影響を与えることができる。たとえば、低電圧デバイスまたは低い反転層移動度を被るデバイス（たとえば、ＳｉＣデバイス）などといった、ドリフト抵抗３８、基板抵抗４０、および接点抵抗が無視できるデバイスでは、チャネル抵抗（Ｒｃｈ３２）が、デバイスの導通損失の重要な部分の原因になる場合がある。
【0036】
さらなる例による中間電圧および高電圧デバイスでは、ＪＦＥＴ領域抵抗（ＲＪＦＥＴ３６）が全導通損失の重要な部分の原因になる場合がある。いくつかの場合では、ＭＯＳＦＥＴチャネルおよびＪＦＥＴが、典型的な半導体デバイスのオン状態の抵抗の約５５％を含む場合がある。
【0037】
図４を参照すると、図２のＭＯＳＦＥＴデバイス構造の様々な領域の相対的な抵抗の寄与の例を描くチャートが図示される。各領域についての相対的な抵抗が、それぞれの領域の距離（たとえば、経路長）の関数として描かれる。チャネル領域２８の反転チャネル抵抗Ｒｃｈ３２がＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）へ最大の寄与を行うものである可能性があるが、抵抗Ｒｓ３０（たとえば、ソース領域２０の抵抗およびソース接点２２の抵抗）、および基板抵抗Ｒｓｕｂ４０（たとえば、基板層１４についての抵抗）が、ＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）に対する最小抵抗に寄与することを理解することができる。
【0038】
図５は、従来型ストライプセルレイアウト（すなわち、非セルラレイアウト）を有するＭＯＳＦＥＴデバイス構造４１を含む従来型半導体層２の上面図を図示する。図５の図示されるストライプレイアウトは、チャネル領域２８、ソース領域２０、ソース接点領域４２、本体接点領域４４、およびＪＦＥＴ領域２９を含む。ソース接点領域４２の組および本体接点領域４４の組は、図５の図示されるストライプレイアウトのための、半導体の表面に沿った連続ストライプとして形成できることを理解することができる。寸法の観点では、ＭＯＳＦＥＴデバイス構造４１は、特定のチャネル長４３、チャネル領域２８からオーミック領域への距離４５、オーミック領域の幅４７、ならびにＪＦＥＴ領域の幅４９を有するように記載することができる。図５に図示される従来型ストライプセルレイアウトが良好な信頼性（たとえば、長期間の高温性能）を呈する一方で、ＭＯＳＦＥＴデバイス構造４１の（図３に示されるような）比較的大きいチャネル抵抗（Ｒｃｈ）３２およびＪＦＥＴ抵抗（ＲＪＦＥＴ）３６が、デバイスの電気的性能を低下させる比較的大きいオン状態の抵抗Ｒｄｓ（ｏｎ）をもたらす。
【0039】
別の従来型デバイスレイアウトの例が図６に図示されており、これは、セグメント化したソース／本体接点を有するストライプラダーデバイスレイアウト５０（すなわち、非セルラレイアウト）の上面図すなわち平面図である。図示されるストライプラダーデバイスレイアウト５０は、チャネル領域２８、ソース領域２０、セグメント化したソース／本体接点４６（本体接点領域４４とソース接点領域４２を含む）の組、およびＪＦＥＴ領域２９を含む。図６は、図示されるストライプラダーデバイスレイアウト５０についての、チャネル長４３、チャネルからオーミック領域への距離４５、オーミック領域の幅４７、ＪＦＥＴ領域の幅４９、ソース接点領域セグメントの長さ５１、本体接点領域セグメントの長さ５２、点線の矩形５３によって表されるデバイス区域５３のサブセット、デバイス区域５３のサブセット内の（クロスハッチング区域５４によって表される）ＪＦＥＴ区域５４、および、ＪＦＥＴ区域５４のサブセット内のチャネルの幅５５を含む、ストライプラダーデバイスレイアウト５０の寸法をさらに図示する。
【0040】
さらに比較するため、従来型デバイスレイアウトの別の例が図７に図示されており、これは、セグメント化したソース／本体接点を含まない正方形セルラデバイスレイアウト６０の上面図すなわち平面図である。正方形セルラデバイスレイアウト６０は、チャネル領域２８、ソース領域２０、本体接点領域４４、ソース接点領域４２、およびＪＦＥＴ領域２９を含む。図７は、正方形セルラデバイスレイアウト６０の図示されるセルについての、チャネル長６２、チャネルからオーミック領域への距離６３、オーミック領域の幅６４、ＪＦＥＴ領域の幅６５、本体接点領域の幅６７、点線の矩形６８によって表されるデバイスセル区域、クロスハッチング区域６９によって表されるセル毎のＪＦＥＴ区域を含む、正方形セルラデバイスレイアウト６０の寸法をさらに図示する。
【0041】
図７に図示されるデバイスレイアウトが、図５に図示されるようなストライプセルレイアウトに対してよりＲｄｓ（ｏｎ）を可能にすることができる一方で、そのような設計は、遮断条件下で、隣接するデバイスセルのチャネル領域２８の角間の、ＪＦＥＴ領域２９の部分において大幅に高い電界を有することができることが認められる。ＳｉＣ ＭＯＳデバイスでは、（図２および図３に図示される）ＪＦＥＴ領域２９を覆って配設される誘電体層２４中の電界は、デバイスセルが逆バイアス下で動作するときのＳｉデバイス中のものと比較して約１０倍大きい場合がある。一般的にＳｉＣがより高い電界に強い一方で、誘電体層２４は、長期間の動作期間に、降伏を経験する可能性があり、ＳｉＣデバイスセルでの信頼性問題が生じる。
【0042】
以上を念頭に置いて、本実施形態は、半導体デバイス特性の改善を可能にする半導体デバイス設計およびレイアウトに向けられる。特に、デバイスのオン状態の導通損失を減少または最小化する（たとえば、オン状態の抵抗Ｒｄｓ（ｏｎ）を最小化する）ため、本明細書に記載される態様は、有利なことに、ＭＯＳＦＥＴデバイスの構成要素の抵抗を減らすことができる。たとえば、非限定の態様は、チャネル抵抗（Ｒｃｈ３２）を減らし、それによってオン状態の導通損失を減らすため、従来設計を超えて増加したＭＯＳＦＥＴチャネル領域２８の幅または増加したチャネル領域２８の密度を実現するセルラデバイス設計およびレイアウトを含むことができる。
【0043】
下でより詳細に記載されるように、本明細書で記載されるような非限定の態様によって、デバイスピッチの減少が可能になり、したがって、ＭＯＳＦＥＴデバイスについて、単位面積当たりのチャネル周辺が増える、または、チャネル領域２８の密度が増える。加えて、非限定の態様では、半導体層を横切るより低い抵抗の第１の方向（すなわち、図に示されるように頁を見ると水平）に沿って長手方向に延び、それによってオン状態の抵抗Ｒｄｓ（ｏｎ）をさらに減らすように、チャネル領域２８を向けることができる。
【0044】
図８は、非限定の態様にしたがった、半導体デバイスセル７２の配列を備えるシステム７０（たとえば、ＭＯＳＦＥＴなどの半導体デバイス）を図示する上面図または平面図を描く。本明細書でより詳細に記載されるように、半導体デバイスセル７２は、ＭＯＳＦＥＴデバイス１０のオン状態の抵抗Ｒｄｓ（ｏｎ）を減らすことを可能にするように構成することができる。各半導体デバイスセル７２は、半導体層２（たとえば、炭化ケイ素（ＳｉＣ）半導体層）の第１の面４に配設することができる。第１の面４が（図１Ｂに示される）一連の条線１９を規定し、条線１９は、たとえばｙ軸に沿った第１の方向２３に延びる。図８に戻って、半導体デバイスセル７２は、たとえばｙ軸に沿った第１の方向２３に、半導体デバイスセル７２の第１の面４の範囲を横切って延びる、垂直ピッチまたは第１のスパンＤ１を規定することができる。半導体デバイスセル７２は、たとえばｘ軸に沿った第２の方向２５（すなわち、第１の方向２３に直角）に、半導体デバイスセル７２の第１の面４の範囲を横切って延びる、水平ピッチまたは第２のスパンＤ２を規定することもできる。半導体デバイスセル７２の面積が、第１のスパンＤ１と第２のスパンＤ２の積に基づいて決定することができることを理解されよう。
【0045】
非限定の態様では、半導体デバイスセル７２の本体接点領域４４は、第１の導電型（たとえば、ｎ型またはｐ型）のソース領域２０によって囲まれてよい。ソース領域２０の周辺は、第２の導電型（たとえば、ｎ型またはｐ型の他方）のウェル領域１８によって囲まれてよい。ソース接点２２の下方に配設されるソース領域２０の部分が、半導体デバイスセル７２のソース接点領域４２の部分として機能できることを理解することができる。
【0046】
半導体デバイスセル７２は、第１の導電型を有するドリフト領域を含むことができる（図示せず）。第２の導電型（たとえば、ｐ型またはｎ型）を有するウェル領域１８をドリフト領域の隣に配設することができる。態様では、ウェル領域１８は、互いに離隔した細長いウェル領域セグメント１７の組を備えることができる。各ウェル領域セグメント１７は、第１の方向２３に延びる、それぞれ第２の、または、ウェル領域セグメントの長手軸１７ａを規定することができる。たとえば、図示されるように、いくつかの態様では、それぞれのウェル領域セグメントの長手軸１７ａは、たとえばｙ軸に沿って、第１の面４を横切って延びることができる。非限定の態様では、２つ以上のウェル領域セグメントの長手軸１７ａが、一般的に、互いに平行であってよい。ソース領域２０は、ウェル領域１８の直接隣に配設して、ウェル領域１８に囲まれてよい。
【0047】
第２の導電型を有するチャネル領域２８は、第１の面４に近接して配設することができる。チャネル領域２８は、互いに離隔し、第１の方向２３に延びる第１の長手軸３１ａを有する細長い第１のチャネル領域セグメント２８ａの組を備えることができる。非限定の態様では、２つ以上のチャネル領域セグメントの第１の長手軸３１ａが、一般的に、互いに平行であってよい。加えて、いくつかの態様では、２つ以上のチャネル領域セグメントの第１の長手軸３１ａが、一般的に、２つ以上のウェル領域セグメントの長手軸１７ａに平行であってよい。非限定の態様では、チャネル領域２８は、互いに離隔し、第２の方向２５に延びる第２の長手軸３１ｂを有する細長い第２のチャネル領域セグメント２８ｂの組をさらに備えることができる。非限定の態様では、第１のチャネル領域セグメント２８ａおよび第２のチャネル領域セグメント２８ｂは、それぞれ、チャネル領域２８の周辺の少なくとも一部を規定することができる。
【0048】
各第１のチャネル領域セグメント２８ａは、それぞれの第１の長手軸３１ａに沿った第１の方向２３に延びる第１の長さＬ１および第２の方向２５に延びる第１の幅Ｗ１を有することができる。第１の長さＬ１は第１の幅Ｗ１より大きい。加えて、各第２のチャネル領域セグメント２８ｂは、それぞれの第２の長手軸３１ｂに沿った第２の方向２５に延びる第２の長さＬ２および第１の方向２３に延びる第２の幅Ｗ２を有することができる。非限定の態様では、第２の長さＬ２は、第２の幅Ｗ２より大きい。加えて、第２の長さＬ２は、第１の長さＬ１より小さい。
【0049】
非限定の態様では、各第１のチャネル領域セグメント２８ａの第１の長さＬ１は、各第２のチャネル領域セグメント２８ｂの第２の長さＬ２より大きい。態様では、半導体デバイスセル７２上の第１のチャネル領域セグメント２８ａの組の第１の長さＬ１の第１の合計が、半導体デバイスセル７２上の第２のチャネル領域セグメント２８ｂの第２の長さＬ２の第２の合計より大きい。追加または代替として、第１のチャネル領域セグメント２８ａの組の第１の長さＬ１と第２のチャネル領域セグメント２８ｂの組の第２の幅Ｗ２の第３の合計が、第２のチャネル領域セグメント２８ｂの組の第２の長さＬ２と第１のチャネル領域セグメント２８ａの組の第１の幅Ｗ１の第４の合計より大きい。
【0050】
態様では、第１の面４を横切る第２の方向２５に沿った第２の電気抵抗Ｒ２が、第１の面４を横切る第１の方向２３に沿った第２の電気抵抗Ｒ２より大きい。したがって、非限定の態様では、第１のチャネル領域セグメント２８ａおよび第２のチャネル領域セグメント２８ｂは、第１の面４を横切って第１の方向２３に延びるチャネル領域２８の部分を最大化し、第２の方向２５に延びるチャネル領域２８の部分を最小化して、動作においてチャネル領域２８の実効電気抵抗を減少または最小化するように配置される。この方式では、第１のチャネル領域セグメント２８ａと第２のチャネル領域セグメント２８ｂが協働して、第２の方向２５よりも、半導体デバイスセル７２の第１の面４を横切る第１の方向２３に、純粋により低い抵抗経路を実現する。
【0051】
非限定の態様では、直接隣の第１のチャネル領域セグメント２８ａの対が、それぞれの長手軸３１ａに沿って互いに離隔されて、それらの間に間隙３３を規定することができる。各間隙３３は、第２の方向２５に（すなわち、それぞれの第１の長手軸３１ａに直角に）、それぞれの第３のスパンＤ３を規定することができる。非限定の態様では、それぞれのウェル領域セグメント１７を間隙３３内に配設することができ、ウェルそれぞれのウェル領域セグメントの長手軸１７ａは、それぞれの第１の長手軸３１ａに平行であってよい。
【0052】
加えて、第１のチャネル領域セグメント２８ａは、ウェル領域１８によって少なくとも部分的に囲まれてよい。たとえば、非限定の態様では、第１のチャネル領域セグメント２８ａの周辺は、それぞれのウェル領域セグメント１７およびＪＦＥＴ領域２９によって、協働して囲まれてよい。図８に図示されるように、第１のチャネル領域セグメント２８ａの組の周辺、ウェル領域セグメント１７の組、ＪＦＥＴ領域２９の部分は、一連の交番する実質的に平行で細長い帯またはストライプを規定するように配置することができる。したがって、非限定の態様は、従来の技法を超えて、単位セル面積当たりの導通チャネル領域２８の密度を上げる一方で、第１の方向２３にチャネル領域２８を横切る電流に対する電気抵抗を減らすことができる。
【0053】
非限定の態様では、第２の導電型を有する本体接点領域４４は、ウェル領域１８の部分を覆って配設することができる。非限定の態様では、本体接点領域４４は、第１の面４によって規定されるソース領域２０の実質的に中心に配設することができる。
【0054】
非限定の態様では、ウェル領域１８、ソース領域２０、およびチャネル領域２８は、半導体デバイスセル７２の第１の面４を横切って延びる第１のスパンＤ１またはピッチを、協働してまたは累積的に規定することができる。非限定の態様では、第１のスパンＤ１は、第１のチャネル領域セグメントの第１の長手軸３１ａまたはウェル領域セグメントの長手軸１７ａまたは両方と実質的に平行であってよい。態様では、第１のスパンＤ１は、半導体デバイスセル７２の第１の面４の実質的に全長に延びることができる。非限定の態様では、各ウェル領域セグメント１７は、たとえばｙ軸に沿って、第１の面４を横切って延びる、それぞれの第３のスパンＤ３またはピッチを規定することができる。
【0055】
非限定の態様では、第１のスパンＤ１は、６ミクロンと１８ミクロンの範囲内であってよい。いくつかの非限定の態様では、第３のスパンＤ３は、０．３ミクロンから１．６ミクロンの範囲内であってよい。さらに他の非限定の態様では、第３のスパンＤ３は、第１のスパンＤ１の５％～２０％の間の範囲内であってよい。他の態様はそのように制限されず、第１のスパンＤ１または第３のスパンＤ３または両方の寸法は、本明細書の開示の範囲から逸脱することなく、様々な用途のために所望に応じて変えることができる。
【0056】
第１のスパンＤ１および第３のスパンＤ３の寸法または互いに対する相対的な寸法または両方にかかわらず、第１のスパンＤ１および第３のスパンＤ３の具体的な寸法および第１のチャネル領域セグメント２８ａの長手方位は、ウェル領域１８の抵抗寄与が結果として比較的小さく増加するということを犠牲にしてさえ、チャネル領域２８の抵抗寄与を低下させる（すなわち、反転チャネル抵抗の抵抗寄与を比較的高くする）という特定の目的で配置または規定される。
【0057】
図９は、別の非限定の態様にしたがった、半導体デバイスセル７２を含むシステム８０の配列を図示する上面図または平面図を描く。図９の非限定の態様は、半導体デバイスセル７２がセルラタイプのレイアウトで配置されるという１つの違いがあるが、図８に描かれる態様と同様である。線ＩＸ－ＩＸに沿って取られた図８の半導体デバイスセル７２の断面図を描く図１０への同時参照が、やはり行われることになる。
【0058】
図９および図１０に図示される非限定の態様では、半導体デバイスセル７２は、システム８０のオン状態の抵抗Ｒｄｓ（ｏｎ）を減らすことを可能にするように構成される。各半導体デバイスセル７２は、半導体層２（たとえば、ＳｉＣ半導体層２）の第１の面４に配設される。第１の面４が（図１Ｂに示される）一連の条線１９を規定し、条線１９は、たとえばｙ軸に沿った第１の方向２３に延びてよい。図８に戻って、半導体デバイスセル７２は、たとえばｙ軸に沿った第１の方向２３に、半導体デバイスセル７２の第１の面４の範囲を横切って延びる、水平ピッチまたは第１のスパンＤ１を規定することができる。半導体デバイスセル７２は、たとえばｘ軸に沿った第２の方向２５に、半導体デバイスセル７２の第１の面４の範囲を横切って延びる、垂直ピッチまたは第２のスパンＤ２を規定することもできる。半導体デバイスセル７２の面積が、第１のスパンＤ１と第２のスパンＤ２の積に基づいて決定することができることを理解されよう。
【0059】
誘電体層２４（たとえば、ゲート絶縁層）が半導体層２の第１の面４の部分に配設され、ゲート電極２６が誘電体層２４上に配設される。
【0060】
半導体デバイスセル７２の本体接点領域４４は、第１の導電型（たとえば、ｎ型またはｐ型）のソース領域２０によって囲まれる。第１の導電型のソース領域２０の周辺は、第２の導電型のウェル領域１８によって囲まれてよい。ソース接点２２の下方に配設されるソース領域２０の部分は、半導体デバイスセル７２のソース接点領域４２の部分として機能できる。半導体デバイスセル７２は、第１の導電型を有するドリフト領域１６を含むことができる。
【0061】
第２の導電型を有するウェル領域１８は、ＪＦＥＴ領域２９に隣接して配設することができる。態様では、ウェル領域１８は、互いに離隔して、それぞれのウェル領域セグメントの長手軸１７ａを規定するウェル領域セグメント１７の組を備えることができる。各ウェル領域セグメント１７は、第１の方向２３に延びる、それぞれのウェル領域セグメントの長手軸１７ａを規定することができる。たとえば、図示されるように、いくつかの態様では、それぞれのウェル領域セグメントの長手軸１７ａは、たとえばｙ軸に沿って、第１の面４を横切って延びることができる。非限定の態様では、２つ以上のウェル領域セグメントの長手軸１７ａが、一般的に、互いに平行であってよい。ソース領域２０は、ウェル領域１８の直接隣に配設して、ウェル領域１８に囲まれてよい。
【0062】
第２の導電型を有するチャネル領域２８は、第１の面４に近接して配設される。チャネル領域２８は、互いに離隔し、第１の方向２３に延びる第１の長手軸３１ａを有する細長い第１のチャネル領域セグメント２８ａの組を備える。非限定の態様では、２つ以上のチャネル領域セグメントの第１の長手軸３１ａが、一般的に、互いに平行であってよい。加えて、いくつかの態様では、２つ以上のチャネル領域セグメントの第１の長手軸３１ａが、一般的に、２つ以上のウェル領域セグメントの長手軸１７ａに平行であってよい。非限定の態様では、チャネル領域２８は、互いに離隔し、第２の方向２５に延びる第２の長手軸３１ｂを有する細長い第２のチャネル領域セグメント２８ｂの組をさらに備える。非限定の態様では、第１のチャネル領域セグメント２８ａおよび第２のチャネル領域セグメント２８ｂは、それぞれ、チャネル領域２８の周辺の少なくとも一部を規定する。
【0063】
各第１のチャネル領域セグメント２８ａは、それぞれの第１のチャネル領域セグメントの長手軸３１ａに沿った第１の方向２３に延びるそれぞれの第１の長さＬ１および第２の方向２５に延びる第１の幅Ｗ１をそれぞれ有する。第１の方向２３は、第２の方向２５に対して直角であってよい。第１の長さＬ１は第１の幅Ｗ１より大きい。加えて、各第２のチャネル領域セグメント２８ｂは、それぞれの第２のチャネル領域セグメントの長手軸３１ｂに沿った第２の方向２５に延びる第２の長さＬ２および第１の方向２３に延びる第２の幅Ｗ２を有する。非限定の態様では、第２の長さＬ２は、第２の幅Ｗ２より大きい。加えて、第２の長さＬ２は、第１の長さＬ１より小さい。
【0064】
非限定の態様では、各第１のチャネル領域セグメント２８ａの第１の長さＬ１は、各第２のチャネル領域セグメント２８ｂの第２の長さＬ２より大きい。態様では、半導体デバイスセル７２上の第１のチャネル領域セグメント２８ａの組の第１の長さＬ１の第１の合計が、半導体デバイスセル７２上の第２のチャネル領域セグメント２８ｂの第２の長さＬ２の第２の合計より大きい。追加または代替として、第１のチャネル領域セグメント２８ａの組の第１の長さＬ１と第２のチャネル領域セグメント２８ｂの組の第２の幅Ｗ２の第３の合計が、第２のチャネル領域セグメント２８ｂの組の第２の長さＬ２と第１のチャネル領域セグメント２８ａの組の第１の幅Ｗ１の第４の合計より大きい。
【0065】
態様では、第１の面４を横切る第２の方向２５に沿った第２の電気抵抗Ｒ２が、第１の面４を横切る第１の方向２３に沿った第２の電気抵抗Ｒ２より大きい。したがって、非限定の態様では、第１のチャネル領域セグメント２８ａおよび第２のチャネル領域セグメント２８ｂは、第１の面４を横切って第１の方向２３に延びるチャネル領域２８の部分を最大化し、第２の方向２５に延びるチャネル領域２８の部分を最小化して、動作においてチャネル領域２８の実効電気抵抗を減少または最小化するように配置される。この方式では、第１のチャネル領域セグメント２８ａと第２のチャネル領域セグメント２８ｂが協働して、第２の方向２５よりも、チャネル領域２８を通る第１の方向２３に半導体層表面４を横切る、純粋により低い抵抗経路を実現する。
【0066】
非限定の態様では、１つまたは複数のそれぞれの第１のチャネル領域セグメント２８ａは、別の直接隣の第１のチャネル領域セグメント２８ａから離隔されて、それらの間に間隙３３を規定することができる。各間隙３３は、第２の方向２５に（すなわち、それぞれの第１のチャネル領域セグメントの長手軸３１ａに直角に）延びる、それぞれの第３のスパンＤ３を規定することができる。非限定の態様では、それぞれのウェル領域セグメント１７を間隙３３内に配設することができ、その結果、それぞれのウェル領域セグメントの長手軸１７ａは、それぞれの第１のチャネル領域セグメントの第１の長手軸３１ａに平行であってよい。第１のチャネル領域セグメント２８ａの周辺は、ウェル領域１８によって少なくとも部分的に囲まれてよい。たとえば、非限定の態様では、チャネル領域セグメント２８ａは、それぞれのウェル領域セグメント１７およびＪＦＥＴ領域２９によって、協働して囲まれてよい。第１のチャネル領域セグメント２８ａの組、ウェル領域セグメント１７の組、ＪＦＥＴ領域２９の部分は、一連の交番する実質的に平行な帯またはストライプを規定するように配置することができる。この意味では図示されるように、半導体デバイスセル７２は、第１のチャネル領域セグメント２８ａの反対側にウェル領域セグメント１７を配設するように記載することができる。したがって、非限定の態様は、セルサイズを最小化して単位セル当たりの導通チャネル領域２８の密度を上げる一方で、第１の方向２３にチャネル領域２８を横切る電流に対する電気抵抗を減らすことができる。
【0067】
いくつかの非限定の態様では、第２の導電型を有する本体接点領域４４は、ウェル領域１８の部分を覆って配設することができる。本体接点領域４４は、第１の面４によって規定されるソース領域２０の平面の実質的に中心に配設することができる。
【0068】
非限定の態様では、ウェル領域１８、ソース領域２０、およびチャネル領域２８は、半導体デバイスセル７２の第１の面４を横切って、たとえばｙ軸に沿って延びる第１のスパンＤ１またはピッチを、協働してまたは累積的に規定することができる。非限定の態様では、チャネル領域セグメントの長手軸３１とウェル領域セグメントの長手軸１７ａは、実質的に平行であってよい。態様では、第１のスパンＤ１は、半導体デバイスセル７２の第１の面４の実質的に全長におよぶことができる。非限定の態様では、各ウェル領域セグメント１７は、たとえばｘ軸に沿って第２の方向２５に、第１の面４を横切って延びる、それぞれの第３のスパンＤ３またはピッチを規定することができる。
【0069】
非限定の態様では、第１のスパンＤ１は、６ミクロンと１８ミクロンの範囲内であってよい。いくつかの非限定の態様では、第３のスパンＤ３は、０．３ミクロンと１．６ミクロンの範囲内であってよい。さらに他の非限定の態様では、第３のスパンＤ３は、第１のスパンＤ１の５％～２０％の範囲内であってよい。他の態様はそのように制限されず、第１のスパンＤ１または第３のスパンＤ３または両方の寸法は、本明細書の開示の範囲から逸脱することなく、様々な用途のために所望に応じて変えることができる。
【0070】
第１のスパンＤ１および第３のスパンＤ３の寸法または互いに対する相対的な寸法または両方にかかわらず、第１のスパンＤ１および第３のスパンＤ３の具体的な寸法および第１のチャネル領域セグメント２８ａおよび第２のチャネル領域セグメント２８ｂの長手方位は、ウェル領域１８の抵抗寄与が結果として比較的小さく増加するということを犠牲にしてさえ、チャネル領域２８の抵抗寄与を低下させる（すなわち、反転チャネル抵抗の抵抗寄与を比較的高くする）という特定の目的で配置または規定される。特に、本態様は、チャネル幅を増やすことおよび／またはチャネル密度を高くすること、ならびに、チャネル抵抗を減らすためにセルを横切るチャネル方位を配置することによって、デバイス状態損失を低下させる（たとえば、オン状態の抵抗Ｒｄｓ（ｏｎ）を最小化する）。
【0071】
事前に記載されない限り、様々な態様の異なる特徴および構造を、所望に応じて互いに組み合わせて使用することができる。１つの態様がすべての態様に図示されない場合があるということは、それができないと解釈されることを意味せず、記載を簡潔にするために行われている。したがって、異なる態様の様々な特徴は、新しい態様が明示的に記載されるか否かにかかわらず、新しい態様を形成するために所望に応じて混合および整合させることができる。本明細書に記載される特徴の組合せまたは置換は、本開示によってカバーされる。
【0072】
本説明は例を使用して、最良の形態を含む本開示の態様を開示し、また、当業者が、任意のデバイスまたはシステムを作成して使用することおよび任意の組み込まれる方法を実施することを含む、本開示の態様を実施するのを可能にする。本開示の特許請求の範囲は請求項によって規定され、当業者が想到する他の例を含むことができる。そのような他の例は、請求項の文字通りの言葉遣いと変わらない構造的要素を有する場合、または、請求項の文字通りの言葉遣いとごくわずかな差異しかない等価な構造的要素を含む場合、請求項の範囲内となることが意図される。
【0073】
上の記載、以下の請求項、および／または添付図面に開示される特徴は、個別、およびそれらの組合せの両方で、それらの多様な形で実施形態を実現するために関連することができる。
【0074】
本開示の様々な特性、態様、および利点は、限定しないが、列挙される態様に規定されるような以下の技術的解決策を含む、本開示の態様の任意の並べ替えで具体化することもできる。
【0075】
１．半導体デバイスセル（７２）を備える半導体デバイスであって、半導体デバイスセル（７２）が、半導体デバイスセル（７２）上の一連の平行な条線（１９）であって、半導体層（２）の面を横切る第１の方向（２３）に延び、半導体層（２）が、第１の導電型を有するドリフト領域（１６）を含む、条線（１９）と、半導体層の面（４）に近接して配設される第２の導電型を有するウェル領域（１８）であって、ウェル領域セグメント（１７）の組を規定する、ウェル領域（１８）と、ウェル領域（１８）に隣接して配設される第１の導電型を有するソース領域（２０）であって、ソース領域（２０）の周辺がウェル領域（１８）によって囲まれる、ソース領域（２０）と、第２の導電型を有し、半導体層の面（４）に近接したチャネル領域（２８）であって、細長いチャネル領域セグメント（２８ａ）の組および細長い第２のチャネル領域セグメント（２８ｂ）の組を規定し、各第１のチャネル領域セグメント（２８ａ）が第１の方向（２３）に延びるそれぞれの第１の長さ（Ｌ１）を有し、各第２のチャネル領域セグメント（２８ｂ）が第１の方向（２３）に直角な第２の方向（２５）に延びるそれぞれの第２の長さ（Ｌ２）を有する、チャネル領域（２８）とを含み、第１の長さ（Ｌ１）が第２の長さ（Ｌ２）より大きく、チャネル領域（２８）の周辺がウェル領域（１８）によって囲まれる、半導体デバイス。
【0076】
２．第１の方向（２３）に半導体層（２）の面を横切る第１の電気抵抗（Ｒ１）が、半導体層（２）の面を横切る第２の方向（２５）の第２の電気抵抗（Ｒ２）より小さい、任意の前項に記載の半導体デバイスセル。
【0077】
３．第１のチャネル領域セグメント（２８ａ）の組の第１の長さの第１の合計が、第２のチャネル領域セグメント（２８ｂ）の組のそれぞれの第２の長さの第２の合計より大きい、任意の前項に記載の半導体デバイスセル。
【0078】
４．各第１のチャネル領域セグメント（２８ａ）が第２の方向（２５）に延びる第１の幅（Ｗ１）をさらに備え、第１の長さ（Ｌ１）が第１の幅（Ｗ１）より大きい、任意の前項に記載の半導体デバイスセル。
【0079】
５．各第２のチャネル領域セグメント（２８ｂ）が第１の方向（２３）に延びる第２の幅（Ｗ２）をさらに備え、第２の長さ（Ｌ２）が第２の幅（Ｗ２）より大きい、任意の前項に記載の半導体デバイスセル。
【0080】
６．第１のチャネル領域セグメント（２８ａ）の組のそれぞれの第１の長さプラス第２のチャネル領域セグメント（２８ｂ）の組のそれぞれの第２の幅の第３の合計が、第２のチャネル領域セグメント（２８ｂ）の組のそれぞれの第２の長さプラス第１のチャネル領域セグメント（２８ａ）の組のそれぞれの第１の幅の第４の合計より大きい、任意の前項に記載の半導体デバイスセル。
【0081】
７．ウェル領域（１８）、ソース領域（２０）、およびチャネル領域（２８）が、半導体層（２）の面を横切って延びる第１のスパン（Ｄ１）を協働して規定する、任意の前項に記載の半導体デバイスセル。
【0082】
８．ＪＦＥＴ領域（２９）をさらに備え、ＪＦＥＴ領域（２９）の一部がチャネル領域（２８）によって囲まれる、任意の前項に記載の半導体デバイスセル。
【0083】
９．直接隣のチャネル領域セグメント（２８ａ）の対が、互いに離隔されて、それらの間に間隙（３３）を規定し、間隙（３３）がそれぞれの第３のスパン（Ｄ３）を規定して第２の方向（２５）に延び、それぞれのウェル領域セグメント（１７）が間隙（３３）内に配設される、任意の前項に記載の半導体デバイスセル。
【0084】
１０．第１のスパン（Ｄ１）が６ミクロンと１８ミクロンの範囲内である、任意の前項に記載の半導体デバイスセル。
【0085】
１１．第３のスパン（Ｄ３）が０．３ミクロンから１．６ミクロンの範囲内である、任意の前項に記載の半導体デバイスセル。
【0086】
１２．第３のスパン（Ｄ３）が第１のスパン（Ｄ１）の８％～１５％の間の範囲内である、任意の前項に記載の半導体デバイスセル。
【0087】
１３．各ウェル領域セグメント（１７）がそれぞれの第２の長手軸（１７ａ）を規定し、第１の長手軸（３１）と第２の長手軸（１７ａ）が互いに平行である、任意の前項に記載の半導体デバイスセル。
【0088】
１４．チャネル領域セグメント（２８ａ）の組、ウェル領域セグメント（１７）の組、ＪＦＥＴ領域（２９）の部分が、一連の交番する実質的に平行な帯を規定するように配置される、任意の前項に記載の半導体デバイスセル。
【0089】
１５．ウェル領域（１８）の部分を覆って配設される第２の導電型を有する本体接点領域（４４）をさらに備え、本体接点領域（４４）が、面（４）によって規定されるソース領域の平面の実質的に中心に配設される、任意の前項に記載の半導体デバイスセル。
【0090】
１６．チャネル領域が、第２の方向よりも第１の方向に半導体層の面を横切る、純粋により低い抵抗経路を規定する、任意の前項に記載の半導体デバイス。
【0091】
１７．半導体デバイスセルの組をさらに備え、半導体デバイスセルの組が、その上に一連の平行な条線を規定する面を有する半導体層であって、半導体層の面を横切る第１の方向に延び、半導体層が、第１の導電型を有するドリフト領域を含む、半導体層と、半導体層の面に近接して配設される第２の導電型を有するウェル領域であって、ウェル領域セグメントの組を規定する、ウェル領域と、ウェル領域に隣接して配設される第１の導電型を有するソース領域であって、ソース領域の周辺がウェル領域によって囲まれる、ソース領域と、第２の導電型を有して半導体層の面に近接し、細長い第１のチャネル領域セグメントの組および細長い第２のチャネル領域セグメントの組を規定し、各第１のチャネル領域セグメントが第１の方向に延びるそれぞれの第１の長さを有し、各第２のチャネル領域セグメントが第１の方向に直角な第２の方向に延びるそれぞれの第２の長さを有する、チャネル領域とをそれぞれ備え、第１の長さが第２の長さより大きく、チャネル領域の周辺がウェル領域によって囲まれる、任意の前項に記載の半導体デバイス。
【0092】
１８．第１のチャネル領域セグメントの組のそれぞれの第１の長さの第５の合計が、第２のチャネル領域セグメントの組のそれぞれの第２の長さの第６の合計より大きい、任意の前項に記載の半導体デバイス。
【0093】
１９．各第１のチャネル領域セグメントが第２の方向に延びる第１の幅をさらに備え、第１の長さが第１の幅より大きい、任意の前項に記載の半導体デバイス。
【0094】
２０．各第２のチャネル領域セグメントが第１の方向に延びる第２の幅をさらに備え、第２の長さが第２の幅より大きい、任意の前項に記載の半導体デバイス。
【0095】
２１．第１のチャネル領域セグメントの組のそれぞれの第１の長さプラス第２のチャネル領域セグメントの組のそれぞれの第２の幅の第７の合計が、第２のチャネル領域セグメントの組のそれぞれの第２の長さプラス第１のチャネル領域セグメントの組のそれぞれの第１の幅の第８の合計より大きい、任意の前項に記載の半導体デバイス。
【符号の説明】
【0096】
２ 半導体層
４ 第１の面、半導体層の面
６ 第２の面
８ 結晶方位
９ ＳｉＣウェハ
１０ ＭＯＳＦＥＴデバイス
１２ ドレイン接点
１４ 基板層
１６ ドリフト領域
１７ ウェル領域セグメント
１７ａ 第２の長手軸
１８ ウェル領域
１９ 条線、ステップ
２０ ソース領域
２１ 条線長手軸
２２ ソース接点
２３ 第１の方向
２４ 誘電体層
２５ 第２の方向
２６ ゲート電極
２８ チャネル領域
２８ａ 第１のチャネル領域セグメント
２８ｂ 第２のチャネル領域セグメント
２９ ＪＦＥＴ領域
３０ ソース領域抵抗
３１ 第１の長手軸
３１ａ 第１の長手軸
３１ｂ 第２の長手軸
３２ チャネル抵抗、反転チャネル抵抗
３３ 間隙
３４ 抵抗
３６ ＪＦＥＴ領域抵抗、ＪＦＥＴ抵抗
３８ ドリフト抵抗
４０ 基板抵抗
４１ ＭＯＳＦＥＴデバイス構造
４２ ソース接点領域
４３ チャネル長
４４ 本体接点領域、本体領域
４５ 距離
４６ ソース／本体接点
４７ 幅
４９ 幅
５０ ストライプラダーデバイスレイアウト
５１ セグメントの長さ
５２ セグメントの長さ
５３ デバイス区域
５４ ＪＦＥＴ区域
５５ 幅
６０ 正方形セルラデバイスレイアウト
６２ チャネル長
６３ 距離
６４ 幅
６５ 幅
６７ 幅
６８ デバイスセル区域
６９ クロスハッチング区域
７０ システム
７２ 半導体デバイスセル
８０ システム
Ｄ１ 第１のスパン、第１の軸の長さ
Ｄ２ 第２のスパン
Ｄ３ 第３のスパン
Ｌ１ 第１の長さ
Ｌ２ 第２の長さ
Ｗ１ 第１の幅
Ｗ２ 第２の幅
Ｒ１ 第１の電気抵抗
Ｒ２ 第２の電気抵抗
４ 第１の面、半導体層の面
６ 第２の面
８ 結晶方位
９ ＳｉＣウェハ
１０ ＭＯＳＦＥＴデバイス
１２ ドレイン接点
１４ 基板層
１６ ドリフト領域
１７ ウェル領域セグメント
１７ａ 第２の長手軸
１８ ウェル領域
１９ 条線、ステップ
２０ ソース領域
２１ 条線長手軸
２２ ソース接点
２３ 第１の方向
２４ 誘電体層
２５ 第２の方向
２６ ゲート電極
２８ チャネル領域
２８ａ 第１のチャネル領域セグメント
２８ｂ 第２のチャネル領域セグメント
２９ ＪＦＥＴ領域
３０ ソース領域抵抗
３１ 第１の長手軸
３１ａ 第１の長手軸
３１ｂ 第２の長手軸
３２ チャネル抵抗、反転チャネル抵抗
３３ 間隙
３４ 抵抗
３６ ＪＦＥＴ領域抵抗、ＪＦＥＴ抵抗
３８ ドリフト抵抗
４０ 基板抵抗
４１ ＭＯＳＦＥＴデバイス構造
４２ ソース接点領域
４３ チャネル長
４４ 本体接点領域、本体領域
４５ 距離
４６ ソース／本体接点
４７ 幅
４９ 幅
５０ ストライプラダーデバイスレイアウト
５１ セグメントの長さ
５２ セグメントの長さ
５３ デバイス区域
５４ ＪＦＥＴ区域
５５ 幅
６０ 正方形セルラデバイスレイアウト
６２ チャネル長
６３ 距離
６４ 幅
６５ 幅
６７ 幅
６８ デバイスセル区域
６９ クロスハッチング区域
７０ システム
７２ 半導体デバイスセル
８０ システム
Ｄ１ 第１のスパン、第１の軸の長さ
Ｄ２ 第２のスパン
Ｄ３ 第３のスパン
Ｌ１ 第１の長さ
Ｌ２ 第２の長さ
Ｗ１ 第１の幅
Ｗ２ 第２の幅
Ｒ１ 第１の電気抵抗
Ｒ２ 第２の電気抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【外国語明細書】