特開 2024-115139 Ａ／Ｄ変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115139

(43)【公開日】2024-08-26

(54)【発明の名称】Ａ／Ｄ変換器

(51)【国際特許分類】

   H03M 1/10 20060101AFI20240819BHJP

   H03M 1/12 20060101ALI20240819BHJP

【ＦＩ】

H03M1/10 A

H03M1/12 C

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023020647

(22)【出願日】2023-02-14

(71)【出願人】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】100111763

【弁理士】

【氏名又は名称】松本 隆

(74)【代理人】

【識別番号】100163832

【弁理士】

【氏名又は名称】後藤 直哉

(72)【発明者】

【氏名】中部 高臣

(72)【発明者】

【氏名】犬飼 達也

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA01

5J022AA02

5J022BA03

5J022CF01

(57)【要約】

【課題】 複数のＡ／Ｄ変換回路を用いたＡ／Ｄ変換器において、Ａ／Ｄ変換器の動作を中断させることなく、Ａ／Ｄ変換回路のコンパレータのトリミングを実施する。
【解決手段】 Ａ／Ｄ変換器１００は、各々が有するコンパレータにより、アナログ入力信号ＡＩＮのＡ／Ｄ変換を行う複数のＡ／Ｄ変換回路１＿１～１＿６と、所定の周期毎に、複数のＡ／Ｄ変換回路１＿１～１＿６の一部である複数の第１のＡ／Ｄ変換回路と、他の一部である１以上の第２のＡ／Ｄ変換回路を選択し、第１のＡ／Ｄ変換器により、各Ａ／Ｄ変換回路が当該周期内において互いに時間間隔を空けてＡ／Ｄ変換を開始するインタリーブ方式のＡ／Ｄ変換を実施し、かつ、第２のＡ／Ｄ変換器のコンパレータのトリミングを実施する制御部３と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

各々が有するコンパレータにより、アナログ入力信号のＡ／Ｄ変換を行う複数のＡ／Ｄ変換回路と、
所定の周期毎に、前記複数のＡ／Ｄ変換回路の一部である複数の第１のＡ／Ｄ変換回路と、他の一部である１以上の第２のＡ／Ｄ変換回路を選択し、前記第１のＡ／Ｄ変換回路により、各Ａ／Ｄ変換回路が当該周期内において互いに時間間隔を空けてＡ／Ｄ変換を開始するインタリーブ方式のＡ／Ｄ変換を実施し、かつ、前記第２のＡ／Ｄ変換回路のコンパレータのトリミングを実施する制御部と
を有するＡ／Ｄ変換器。

【請求項2】

前記Ａ／Ｄ変換回路は、前記アナログ入力信号と基準アナログ信号とを前記コンパレータにより比較し、比較結果に基づいて前記基準アナログ信号を更新する動作を繰り返すことにより前記アナログ入力信号をデジタル出力信号に変換する逐次比較型Ａ／Ｄ変換回路である請求項１に記載のＡ／Ｄ変換器。

【請求項3】

前記コンパレータは、クロックに同期して差動増幅を行うダイナミックコンパレータである請求項２に記載のＡ／Ｄ変換器。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、複数のＡ／Ｄ変換回路が時間間隔を空けてＡ／Ｄ変換を行うインタリーブ方式のＡ／Ｄ変換器に関する。

【背景技術】

【0002】

変換速度の高速化を図ったＡ／Ｄ変換器としてインタリーブ方式のＡ／Ｄ変換器がある。このインタリーブ方式のＡ／Ｄ変換器では、入力側が並列接続された複数のＡ／Ｄ変換回路が１サンプリング周期内において互いに時間間隔を空けてＡ／Ｄ変換を開始する。そして、各Ａ／Ｄ変換器から得られるデジタル出力信号が時間多重されて出力される。なお、このインタリーブ方式のＡ／Ｄ変換器は、例えば特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１１／０７１１４２号

【発明の概要】

【発明が解決しようとする課題】

【0004】

さて、インタリーブ方式のＡ／Ｄ変換器等に用いられるＡ／Ｄ変換回路の一形態として、逐次比較型Ａ／Ｄ変換回路がある。この逐次比較型Ａ／Ｄ変換回路は、アナログ入力信号と基準アナログ信号とをコンパレータにより比較し、比較結果に基づいて基準アナログ信号を更新する動作を繰り返すことによりアナログ入力信号をデジタル出力信号に変換する回路である。この逐次比較型Ａ／Ｄ変換回路は、小さな回路規模で高分解能のデジタル出力信号が得られる利点がある。

【0005】

この種のＡ／Ｄ変換回路では、Ａ／Ｄ変換のオフセットを改善するために、オートゼロ方式のアンプと組み合わせたコンパレータが採用される場合がある。この場合、連続時間において、環境変動に対応するコンパレータの補正が可能であるが、コンパレータがアンプを有しているため、広帯域で動作させる場合に消費電流が増加する問題がある。

【0006】

ダイナミックコンパレータのみを用いたＡ／Ｄ変換回路は、広帯域で低消費電流動作が可能であるが、オフセットをなくすためにコンパレータのトリミングを行う必要がある。しかしながら、トリミング後に環境変動が起きると、コンパレータにオフセットが生じる。このため、定期的なトリミングの実施が必要になる。しかし、定期的なトリミングを実施するとなると、トリミングを実施する際にＡ／Ｄ変換器の動作を中断させる必要がある。

【0007】

この発明は、以上説明した事情に鑑みてなされたものであり、複数のＡ／Ｄ変換回路を用いたＡ／Ｄ変換器において、Ａ／Ｄ変換器の動作を中断させることなく、Ａ／Ｄ変換回路のコンパレータのトリミングを実施することが可能なＡ／Ｄ変換器を提供することを目的とする。

【課題を解決するための手段】

【0008】

この発明は、各々が有するコンパレータにより、アナログ入力信号のＡ／Ｄ変換を行う複数のＡ／Ｄ変換回路と、所定の周期毎に、前記複数のＡ／Ｄ変換回路の一部である複数の第１のＡ／Ｄ変換回路と、他の一部である１以上の第２のＡ／Ｄ変換回路を選択し、前記第１のＡ／Ｄ変換回路により、各Ａ／Ｄ変換回路が当該周期内において互いに時間間隔を空けてＡ／Ｄ変換を開始するインタリーブ方式のＡ／Ｄ変換を実施し、かつ、前記第２のＡ／Ｄ変換回路のコンパレータのトリミングを実施する制御部とを有するＡ／Ｄ変換器を提供する。

【0009】

この発明によれば、Ａ／Ｄ変換器の動作を中断させることなく、Ａ／Ｄ変換回路のコンパレータのトリミングを実施することができる。

【図面の簡単な説明】

【0010】

【図1】この発明の一実施形態であるＡ／Ｄ変換器の構成を示す回路図である。

【図2】同実施形態の動作を示すタイムチャートである。

【図3】同実施形態の効果を示す図である。

【図4】同実施形態におけるコンパレータの一例を示す回路図である。

【図5】同コンパレータのトリミング回路の一例を示す回路図である。

【図6】同実施形態におけるコンパレータの他の例を示す回路図である。

【図7】同コンパレータのトリミング回路の一例を示す回路図である。

【発明を実施するための形態】

【0011】

以下、図面を参照し、この発明の実施形態について説明する。

【0012】

図１はこの発明の一実施形態であるＡ／Ｄ変換器１００の構成を示す回路図である。このＡ／Ｄ変換器１００は、各々が有するコンパレータにより、アナログ入力信号ＡＩＮのＡ／Ｄ変換を行う複数（図示の例では６個）のＡ／Ｄ変換回路１＿１～１＿６と、デジタル信号処理部２と、制御部３とを有する。

【0013】

本実施形態において、Ａ／Ｄ変換回路１＿１～１＿６の各々は、アナログ入力信号ＡＩＮと基準アナログ信号とをコンパレータにより比較し、比較結果に基づいて基準アナログ信号を更新する動作を繰り返すことによりアナログ入力信号ＡＩＮをデジタル出力信号Ｄ１～Ｄ６に変換する逐次比較型Ａ／Ｄ変換回路である。

【0014】

制御部３は、所定の周期毎に、複数のＡ／Ｄ変換回路１＿１～１＿６の一部である複数の第１のＡ／Ｄ変換回路と、他の一部である１以上（この例では１）の第２のＡ／Ｄ変換回路を選択し、第１のＡ／Ｄ変換回路により、各Ａ／Ｄ変換回路が当該周期内において互いに時間間隔を空けてＡ／Ｄ変換を開始するインタリーブ方式のＡ／Ｄ変換を実施し、かつ、第２のＡ／Ｄ変換回路のコンパレータのトリミングを実施する手段である。

【0015】

デジタル信号処理部２は、所定周期毎に、制御部３によって選択された第１のＡ／Ｄ変換回路（この例では６－１＝５個の第１のＡ／Ｄ変換回路）から順次得られるデジタル出力信号を時間多重して出力するマルチプレクサとして機能する。

【0016】

図２は本実施形態の動作を示すタイムチャートである。図２には、ある周期Ｔ（ｉ）と、その次の周期Ｔ（ｉ＋１）における各部の波形が示されている。

【0017】

周期Ｔ（ｉ）および周期Ｔ（ｉ＋１）等の各周期において、２０個の基準クロックＬ＿ＣＬＫが制御部３からＡ／Ｄ変換回路１＿１～１＿６とデジタル信号処理部２に供給される。また、周期Ｔ（ｉ）および周期Ｔ（ｉ＋１）等の各周期において、制御部３は、６個のＡ／Ｄ変換回路１＿１～１＿６のうちの５個を第１のＡ／Ｄ変換回路とし、他の１個を第２のＡ／Ｄ変換回路とし、５個の第１のＡ／Ｄ変換回路には所定時間間隔を空けてスタート信号を供給してＡ／Ｄ変換を開始させ、１個の第２のＡ／Ｄ変換回路についてはコンパレータのトリミングを実施する。

【0018】

例えば図２の周期Ｔ（ｉ）において、制御部３は、Ａ／Ｄ変換回路１＿２、１＿３、１＿４、１＿５および１＿６を第１のＡ／Ｄ変換回路とし、これらに対し、基準クロックＬ＿ＣＬＫの４周期分の時間間隔でスタート信号Ｌ＿ＳＴＡＴ２、Ｌ＿ＳＴＡＴ３、Ｌ＿ＳＴＡＴ４、Ｌ＿ＳＴＡＴ５およびＬ＿ＳＴＡＴ６を順次供給する。また、図２の周期Ｔ（ｉ）において、制御部３は、Ａ／Ｄ変換回路１＿１を第２のＡ／Ｄ変換回路とする。制御部３は、この第２のＡ／Ｄ変換回路であるＡ／Ｄ変換回路１＿１については、スタート信号を供給することなく、コンパレータのトリミングを実施する。

【0019】

第１のＡ／Ｄ変換回路であるＡ／Ｄ変換回路１＿２、１＿３、１＿４、１＿５および１＿６の各々は、スタート信号が与えられることにより、その後の４個の基準クロックＬ＿ＣＬＫに同期して逐次比較型Ａ／Ｄ変換を実行し、実行結果であるデジタル出力信号を保持して出力する。デジタル信号処理部２は、この第１のＡ／Ｄ変換回路が出力するデジタル出力信号を発生順に取り込んで保持する。この例では、周期Ｔ（ｉ）において、Ａ／Ｄ変換回路１＿２、１＿３、１＿４、１＿５および１＿６が各々出力するデジタル出力信号Ｄ２（ｉ）、Ｄ３（ｉ）、Ｄ４（ｉ）、Ｄ５（ｉ）およびＤ６（ｉ）をデジタル信号処理部２が保持する。

【0020】

一方、デジタル信号処理部２は、周期Ｔ（ｉ）の前の周期Ｔ（ｉ－１）において保持したデジタル出力信号、図示の例では、デジタル出力信号Ｄ１（ｉ－１）、Ｄ２（ｉ－１）、Ｄ３（ｉ－１）、Ｄ４（ｉ－１）およびＤ５（ｉ－１）を基準クロックＬ＿ＣＬＫの４周期分の時間間隔で順次読み出し、デジタル出力信号ＯＤとする。

【0021】

このようなデジタル信号処理部２の機能は、例えば２個のシフトレジスタを用いることにより実現可能である。ある周期Ｔ（ｉ）では、その周期Ｔ（ｉ）において発生するデジタル出力信号を第１のシフトレジスタに保持する一方、前の周期Ｔ（ｉ－１）において保持したデジタル出力信号を第２のシフトレジスタから読み出す。また、周期Ｔ（ｉ）の次の周期Ｔ（ｉ＋１）では、その周期Ｔ（ｉ＋１）において発生するデジタル出力信号を第２のシフトレジスタに保持する一方、前の周期Ｔ（ｉ）において保持したデジタル出力信号を第１のシフトレジスタから読み出す。

【0022】

次に図２の周期Ｔ（ｉ＋１）において、制御部３は、Ａ／Ｄ変換回路１＿１、１＿３、１＿４、１＿５および１＿６を第１のＡ／Ｄ変換回路とし、これらに対し、基準クロックＬ＿ＣＬＫの４周期分の時間間隔でスタート信号Ｌ＿ＳＴＡＴ１、Ｌ＿ＳＴＡＴ３、Ｌ＿ＳＴＡＴ４、Ｌ＿ＳＴＡＴ５およびＬ＿ＳＴＡＴ６を順次供給する。また、図２の周期Ｔ（ｉ＋１）において、制御部３は、Ａ／Ｄ変換回路１＿２を第２のＡ／Ｄ変換回路とする。制御部３は、この第２のＡ／Ｄ変換回路であるＡ／Ｄ変換回路１＿２については、スタート信号を供給することなく、コンパレータのトリミングを実施する。

【0023】

周期Ｔ（ｉ＋１）において、デジタル信号処理部２は、Ａ／Ｄ変換回路１＿１、１＿３、１＿４、１＿５および１＿６が各々出力するデジタル出力信号Ｄ１（ｉ＋１）、Ｄ３（ｉ＋１）、Ｄ４（ｉ＋１）、Ｄ５（ｉ＋１）およびＤ６（ｉ＋１）を保持する。

【0024】

一方、デジタル信号処理部２は、周期Ｔ（ｉ＋１）の前の周期Ｔ（ｉ）において保持したデジタル出力信号、図示の例では、デジタル出力信号Ｄ２（ｉ）、Ｄ３（ｉ）、Ｄ４（ｉ）、Ｄ５（ｉ）およびＤ６（ｉ）を基準クロックＬ＿ＣＬＫの４周期分の時間間隔で順次読み出し、デジタル出力信号ＯＤとする。

【0025】

以下同様である。本実施形態によれば、制御部３は、周期Ｔ（ｉ）およびＴ（ｉ＋１）等の周期毎に第２のＡ／Ｄ変換回路をＡ／Ｄ変換回路１＿１からＡ／Ｄ変換回路１＿２へ、Ａ／Ｄ変換回路１＿２からＡ／Ｄ変換回路１＿３へ、Ａ／Ｄ変換回路１＿３からＡ／Ｄ変換回路１＿４へ、Ａ／Ｄ変換回路１＿４からＡ／Ｄ変換回路１＿５へ、Ａ／Ｄ変換回路１＿５からＡ／Ｄ変換回路１＿６へ、Ａ／Ｄ変換回路１＿６からＡ／Ｄ変換回路１＿１へ、という具合に巡回的に切り替え、第２のＡ／Ｄ変換回路のコンパレータのトリミングを実施する。従って、Ａ／Ｄ変換器１００の動作を中断させることなく、Ａ／Ｄ変換回路１＿１～１＿６のコンパレータのトリミングを実施することができる。

【0026】

図３は本実施形態の効果を示す図である。図３において横軸は時間ｔ、縦軸はＡ／Ｄ変換回路に用いられるコンパレータのオフセット電圧Ｖｏｆｆｓｅｔである。トリミングを実施しない場合、コンパレータの環境温度が時間経過に伴って変化すると、この温度変化に応じてコンパレータのオフセット電圧Ｖｏｆｆｓｅｔが変化し、Ａ／Ｄ変換の誤差が発生する。しかしながら、本実施形態のように定期的にトリミングを繰り返し実施した場合、温度変化が発生したとしても、コンパレータのオフセット電圧Ｖｏｆｆｓｅｔがトリミングにより一定に保たれる。従って、Ａ／Ｄ変換の誤差を低減することができる。

【0027】

図４は本実施形態においてＡ／Ｄ変換回路１＿１～１＿６に用いられるコンパレータの一例であるコンパレータ１０ａの回路図である。また、図５は同コンパレータ１０ａのトリミング回路２０ａの回路図である。

【0028】

図４の例において、コンパレータ１０ａは、クロックＣＬＫに同期して差動増幅を行うダイナミックコンパレータであり、高電位電源線１０１および低電位電源線１０２間に設けられた入力段差動増幅部１１およびラッチ回路１２からなる。

【0029】

入力段差動増幅部１１は、アナログ入力信号ＡＩＮまたは基準アナログ信号の一方である正相入力信号ＩＮＰと他方である逆相入力信号ＩＮＮとの差動増幅を行う回路であり、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属－酸化膜－半導体構造の電界効果トランジスタ。以下、単にトランジスタという。）Ｐ１およびＰ２と、ＮチャネルトランジスタＮ１、Ｎ２およびＮ３とにより構成されている。

【0030】

ここで、ＰチャネルトランジスタＰ１およびＰ２とＮチャネルトランジスタＮ３のゲートには基準クロックＬ＿ＣＬＫに同期したクロックＣＬＫが入力される。入力段差動増幅部１１は、クロックＣＬＫに同期して正相入力信号ＩＮＰと逆相入力信号ＩＮＮの差動増幅を行い、差動増幅結果である信号をノードａおよびｂからラッチ回路１２に供給する。ラッチ回路１２は、このノードａおよびｂから供給される各信号をラッチし、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮとして出力する。Ａ／Ｄ変換回路１＿１～１＿６では、この正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮに基づいて基準アナログ信号が更新され、Ａ／Ｄ変換が進行される。

【0031】

図５に示すように、トリミング回路２０ａでは、ノードａおよび低電位電源線１０２間に、直列接続されたキャパシタ３１およびスイッチ３２の対が複数並列接続されている。また、トリミング回路２０ａでは、ノードｂおよび低電位電源線１０２間に、直列接続されたキャパシタ３１およびスイッチ３２の対が複数並列接続されている。ここで、ノードａおよび低電位電源線１０２間の複数のキャパシタ３１は互いに異なる容量値を有し、ノードｂおよび低電位電源線１０２間の複数のキャパシタ３１も互いに異なる容量値を有する。この例では、複数のスイッチ３２のＯＮ／ＯＦＦ操作により、ノードａおよび低電位電源線１０２間の容量値と、ノードｂおよび低電位電源線１０２間の容量値とのバランスを調整し、コンパレータ１０ａのオフセットをキャンセルする。

【0032】

図６は本実施形態においてＡ／Ｄ変換回路１＿１～１＿６に用いられるコンパレータの他の例であるコンパレータ１０ｂの回路図である。また、図６は同コンパレータ１０ｂのトリミング回路２０ｂの回路図である。

【0033】

図６の例において、コンパレータ１０ｂは、図４のコンパレータ１０ａに対してオフセット補正回路１３を追加した構成となっている。このオフセット補正回路１３は、ＮチャネルトランジスタＮ２１～Ｎ２３により構成されている。ここで、ＮチャネルトランジスタＮ２１およびＮ２２のドレインは、ノードａおよびｂに各々接続されている。ＮチャネルトランジスタＮ２１およびＮ２２のソースは共通接続され、この共通接続点と低電位電源線１０２との間にＮチャネルトランジスタＮ２３が介挿されている。このＮチャネルトランジスタＮ２３のゲートにはクロックＣＬＫが与えられる。

【0034】

図７に示すように、トリミング回路２０ｂでは、高電位電源線１０１および低電位電源線１０２間に抵抗４１および４２が直列接続されており、この抵抗４１および４２の中間接続点がＮチャネルトランジスタＮ２１のゲートの接続されたノードＣに接続されている。また、トリミング回路２０ｂでは、高電位電源線１０１および低電位電源線１０２間に複数の抵抗４３が直列接続されており、この抵抗４３間の中間接続点が複数のスイッチ４４を各々介してＮチャネルトランジスタＮ２２のゲートの接続されたノードｄに接続されている。この例では、複数のスイッチ４４のＯＮ／ＯＦＦ操作により、複数の抵抗４３からなる分圧回路の分圧比を調整してノードｄに与えられる電圧を調整し、コンパレータ１０ａのオフセットをキャンセルする。

【0035】

以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

【0036】

（１）上記実施形態において、Ａ／Ｄ器を構成するＡ／Ｄ変換回路の個数は６個であったが、Ａ／Ｄ変換回路の個数は任意である。

【0037】

（２）上記実施形態では、各周期において、Ｍ（Ｍは３以上の整数）個のＡ／Ｄ変換回路のうちのＭ－１個を第１のＡ／Ｄ変換器、１個を第２のＡ／Ｄ変換器としたが、第１のＡ／Ｄ変換器の個数および第２のＡ／Ｄ変換器の個数は任意である。

【0038】

（３）上記実施形態において、Ａ／Ｄ器を構成するＡ／Ｄ変換回路は、逐次比較型Ａ／Ｄ変換回路であったが、並列型Ａ／Ｄ変換回路等、逐次比較型Ａ／Ｄ変換回路以外のＡ／Ｄ変換回路であってもよい。

【0039】

（４）上記実施形態において、Ａ／Ｄ変換回路のコンパレータはダイナミックコンパレータであったが、ダイナミックコンパレータ以外のコンパレータであってもよい。

【符号の説明】

【0040】

１００……Ａ／Ｄ変換器、１＿１～１＿６……Ａ／Ｄ、２……デジタル信号処理部、３……制御部、Ｐ１～Ｐ２，Ｐ１１～Ｐ１４……Ｐチャネルトランジスタ、Ｎ１～Ｎ３，Ｎ１１～Ｎ１４，Ｎ２１～Ｎ２３……Ｎチャネルトランジスタ、１１……入力段差動増幅部、１２……ラッチ回路、１３……オフセット補正部、３１……キャパシタ．３２，４４……スイッチ．４２，４２，４３……抵抗。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】