特開 2024-115234 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115234

(43)【公開日】2024-08-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G01R 33/07 20060101AFI20240819BHJP

   H10N 59/00 20230101ALI20240819BHJP

   H10N 52/00 20230101ALI20240819BHJP

【ＦＩ】

G01R33/07

H10N59/00

H10N52/00 A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023020833

(22)【出願日】2023-02-14

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】三浦 丈征

【テーマコード（参考）】

2G017

5F092

【Ｆターム（参考）】

2G017AA01

2G017AB09

2G017AD53

2G017BA05

5F092AA14

5F092AB01

5F092AC02

5F092BA02

5F092BA11

5F092BA37

5F092DA04

5F092DA06

5F092DA07

5F092EA06

(57)【要約】

【課題】高精度なオフセットキャンセルが可能な縦型ホール素子を有する半導体装置を提供する。
【解決手段】半導体装置１は、半導体基板２の第１の領域に設けられ、第１の直線Ｌ１－Ｌ１上に所定の間隔を置いて配置された電極１１１～１１５を有する第１の縦型ホール素子１００と、電流源１２０と、第１のアンプ１１０と、開閉可能な第１の経路及び第２の経路と、を備えるセンサ信号伝送回路１０と、半導体基板の第１の領域とは異なる第２の領域に設けられ、第１の直線Ｌ１－Ｌ１と平行な第２の直線Ｌ２－Ｌ２上に所定の間隔を置いて配置された電極２１１～２１５と同数の電極２１１～２１５を有する第２の縦型ホール素子２００と、電流源２２０と、第２のアンプ２１０と、第１の経路及び第２の経路とは異なる開閉可能な第３の経路及び第４の経路と、を備えるセンサ信号伝送回路２０とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板の第１の領域に設けられ、第１の直線上に所定の間隔を置いて、第１の電極、第２の電極、第３の電極及び第４の電極の順に配置される少なくとも４個の電極を有する第１の縦型ホール素子と、
前記第１の縦型ホール素子を駆動する第１の駆動電源と、
前記第１の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第１の駆動電源とをそれぞれ開閉可能に接続する一方、前記第１の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第１の駆動電源とはそれぞれ非接続に形成された第１の経路と、
前記第１の縦型ホール素子からの出力電圧を増幅する第１のアンプと、
前記第１の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第１のアンプとをそれぞれ開閉可能に接続する一方、前記第１の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第１のアンプとがそれぞれ非接続に形成される第２の経路と、
を備え、前記第１のアンプから第１の出力信号を得る第１のセンサ信号伝送回路と、
前記半導体基板の前記第１の領域とは異なる第２の領域に設けられ、前記第１の直線と平行な第２の直線上に前記所定の間隔を置いて、第１の電極、第２の電極、第３の電極及び第４の電極の順に配置される少なくとも４個の電極を含む前記第１の縦型ホール素子の電極と同じ数の電極を有する第２の縦型ホール素子と、
前記第１の駆動電源とは別に設けられ、前記第２の縦型ホール素子を駆動する第２の駆動電源と、
前記第２の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第２の駆動電源とをそれぞれ開閉可能に接続する一方、前記第２の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第２の駆動電源とはそれぞれ非接続に形成された第３の経路と、
前記第１のアンプとは別に設けられ、前記第２の縦型ホール素子からの出力電圧を増幅する第２のアンプと、
前記第２の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第２のアンプとをそれぞれ開閉可能に接続する一方、前記第２の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第２のアンプとがそれぞれ非接続に形成される第４の経路と、
を備え、前記第２のアンプから第２の出力信号を得る第２のセンサ信号伝送回路と、
を備えることを特徴とする半導体装置。

【請求項2】

前記第１の出力信号と前記第２の出力信号とを加算する加算器をさらに備える請求項１に記載の半導体装置。

【請求項3】

前記駆動電源は、電流源及び電圧源の何れか一方であることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記第１の出力信号と前記第２の出力信号とを加算する加算器と、
前記第１及び第２の駆動電源により前記第１及び第２の縦型ホール素子それぞれに流す電流の方向を第１の状態としたときに前記加算器から出力される第１の出力電圧を保持し、前記第１及び第２の駆動電源により前記第１及び第２の縦型ホール素子それぞれに流す電流の方向を第２の状態としたときに前記加算器から出力される第２の出力電圧と保持した前記第１の出力電圧とを加算または減算して、当該加算または減算結果を最終出力電圧として出力するサンプルホールド回路と、
一方の入力端子に前記最終出力電圧が入力され、他方の入力端子に所定の基準電圧が入力され、前記最終出力電圧と前記基準電圧とを比較した結果を出力信号として出力する比較器と、
をさらに備える請求項１に記載の半導体装置。

【請求項5】

前記第１の駆動電源と前記第２の駆動電源のうち少なくとも一方は、前記比較器の出力信号に応じてその電流値または電圧値が切り替えられる請求項４に記載の半導体装置。

【請求項6】

前記第１の駆動電源及び前記第２の駆動電源は、それぞれ、入力端と、出力端とを有し、
前記第１のアンプ及び前記第２のアンプは、それぞれ、第１の入力端子と、第２の入力端子とを有し、
前記第１の駆動電源の入力端と、前記第１の電極とを接続する第１のスイッチと、
前記第１の駆動電源の入力端と、前記第３の電極とを接続する第２のスイッチと、
前記第１の駆動電源の出力端と、前記第１の電極とを接続する第３のスイッチと、
前記第１の駆動電源の出力端と、前記第３の電極とを接続する第４のスイッチと、
前記第２の駆動電源の入力端と、前記第２の電極とを接続する第５のスイッチと、
前記第２の駆動電源の入力端と、前記第４の電極とを接続する第６のスイッチと、
前記第２の駆動電源の出力端と、前記第２の電極とを接続する第７のスイッチと、
前記第２の駆動電源の出力端と、前記第４の電極とを接続する第８のスイッチと、
前記第１のアンプの第１の入力端子と、前記第２の電極とを接続する第９のスイッチと、
前記第１のアンプの第１の入力端子と、前記第４の電極とを接続する第１０のスイッチと、
前記第１のアンプの第２の入力端子と、前記第２の電極とを接続する第１１のスイッチと、
前記第１のアンプの第２の入力端子と、前記第４の電極とを接続する第１２のスイッチと、
前記第２のアンプの第１の入力端子と、前記第１の電極とを接続する第１３のスイッチと、
前記第２のアンプの第１の入力端子と、前記第３の電極とを接続する第１４のスイッチと、
前記第２のアンプの第２の入力端子と、前記第１の電極とを接続する第１５のスイッチと、
前記第２のアンプの第２の入力端子と、前記第３の電極とを接続する第１６のスイッチと、
を備える請求項１に記載の半導体装置。

【請求項7】

前記第１のスイッチから前記第１６のスイッチの開閉をそれぞれ制御する制御回路をさらに備える請求項６に記載の半導体装置。

【請求項8】

前記第１の縦型ホール素子と前記第２の縦型ホール素子とは、略同一構造を有することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、水平方向の磁界を検知する縦型ホール素子を有する半導体装置に関する。

【背景技術】

【0002】

ホール素子は、磁気センサとして非接触での位置検知や角度検知が可能であることから様々な用途に用いられている。中でも半導体基板表面に対して垂直な磁界成分（垂直磁場）を検知する横型ホール素子を用いた磁気センサが一般に良く知られているが、半導体基板の表面に対して平行な磁界成分（水平磁場）を検知する縦型ホール素子を用いた磁気センサも各種提案されている。

【0003】

縦型ホール素子では、幾何学的な対称性の高い構造をとることが難しいため、磁界が印加されていないときにおいても出力される、いわゆるオフセット電圧が横型ホール素子以上に発生しやすい。そのため、磁気センサとして用いる場合には、かかるオフセット電圧を除去する必要があり、その方法として、スピニングカレント法が知られている。

【0004】

スピニングカレント法を用いて縦型ホール素子のオフセット電圧を除去する方法として、同様の構成の２つ（複数）の縦型ホール素子を並行に配置し、縦型ホール素子の電極の接続を切り替えて得られる信号を信号処理する技術がある（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許出願公開第２０１４／０２１０４６１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、複数の縦型ホール素子が、同一基板上に半導体製造プロセスによって同時に形成されるとしても、不純物の濃度分布等を複数の縦型ホール素子間で完全に同一にすることは極めて難しい。このため、複数の縦型ホール素子間には特性ばらつきが生じることとなる。したがって、スピニングカレント法の実行時の各フェーズにおいて、電流経路の抵抗は完全には等しくならず、オフセットキャンセルの精度向上には限界がある。

【0007】

また、スピニングカレント法により、例えば四つの異なる電流方向の組み合わせで縦型ホール素子を駆動させる場合、理想的な電源を用いればスピニングカレントによりオフセットキャンセルが可能となる。ところが、実際の電源は特性にばらつきが存在するため、ホール素子を駆動させる能力にばらつきを生じてしまう。このため、より高精度なオフセットキャンセルが求められる場合、電源の特性ばらつきの影響も無視できない。

【0008】

本発明は、上述した事情を考慮してなされたものであり、より高精度に、スピニングカレント法によるオフセットキャンセルを実現可能な縦型ホール素子を有する半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の半導体装置は、半導体基板の第１の領域に設けられ、第１の直線上に所定の間隔を置いて、第１の電極、第２の電極、第３の電極及び第４の電極の順に配置される少なくとも４個の電極を有する第１の縦型ホール素子と、前記第１の縦型ホール素子を駆動する第１の駆動電源と、前記第１の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第１の駆動電源とをそれぞれ開閉可能に接続する一方、前記第１の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第１の駆動電源とはそれぞれ非接続に形成された第１の経路と、前記第１の縦型ホール素子からの出力電圧を増幅する第１のアンプと、前記第１の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第１のアンプとをそれぞれ開閉可能に接続する一方、前記第１の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第１のアンプとがそれぞれ非接続に形成される第２の経路と、を備え、前記第１のアンプから第１の出力信号を得る第１のセンサ信号伝送回路と、前記半導体基板の前記第１の領域とは異なる第２の領域に設けられ、前記第１の直線と平行な第２の直線上に前記所定の間隔を置いて、第１の電極、第２の電極、第３の電極及び第４の電極の順に配置される少なくとも４個の電極を含む前記第１の縦型ホール素子の電極と同じ数の電極を有する第２の縦型ホール素子と、前記第１の駆動電源とは別に設けられ、前記第２の縦型ホール素子を駆動する第２の駆動電源と、前記第２の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第２の駆動電源とをそれぞれ開閉可能に接続する一方、前記第２の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第２の駆動電源とはそれぞれ非接続に形成された第３の経路と、前記第１のアンプとは別に設けられ、前記第２の縦型ホール素子からの出力電圧を増幅する第２のアンプと、前記第２の縦型ホール素子の前記第１の電極及び前記第３の電極と前記第２のアンプとをそれぞれ開閉可能に接続する一方、前記第２の縦型ホール素子の前記第２の電極及び前記第４の電極と前記第２のアンプとがそれぞれ非接続に形成される第４の経路と、を備え、前記第２のアンプから第２の出力信号を得る第２のセンサ信号伝送回路と、を備えることを特徴とする。

【発明の効果】

【0010】

本発明によれば、複数縦型ホール素子の特性を、当該縦型ホール素子を駆動させる電源の特性も含めて実質的に同一にした状態でスピニングカレント法を実行することができる。したがって、より高精度なオフセットキャンセルが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の第１の実施形態の縦型ホール素子を有する半導体装置（第１フェーズ）を説明するための概略図である。

【図2】本発明の第１の実施形態の縦型ホール素子を有する半導体装置（第２フェーズ）を説明するための概略図である。

【図3】III－III線（図１）に沿った断面に対応する断面図である。

【図4】本発明の第２の実施形態の縦型ホール素子を有する半導体装置（第１フェーズ）を説明するための概略図である。

【図5】本発明の第２の実施形態の縦型ホール素子を有する半導体装置におけるアンプの構成を概略的に示した回路図である。

【図6】本発明の第３の実施形態の縦型ホール素子を有する半導体装置（第１フェーズ）を説明するための概略図である。

【図7】第３の実施形態の縦型ホール素子を有する半導体装置の磁電変換特性を説明するための説明図である。

【図8】第３の実施形態の縦型ホール素子を有する半導体装置の第２の構成例を説明するための概略図である。

【図9】第３の実施形態の縦型ホール素子を有する半導体装置の第３の構成例を説明するための概略図である。

【発明を実施するための形態】

【0012】

以下、図面を参照しながら本発明を実施するための形態について、詳細に説明する。なお、説明中の上、下、左、右等の方向は、特段の説明がない限り、図示された状態を基準とした方向とする。図１等に示されるＸ，Ｙ，Ｚは３軸直交座標系を構成する各軸を表している。

【0013】

［第１の実施形態］
図１及び図２は、本発明の第１の実施形態の縦型ホール素子を有する半導体装置としての半導体装置１を説明するための概略図である。より詳細には、図１は、スピニングカレント法の実行時において縦型ホール素子１００及び２００に流す電流の方向を第１の状態とした場合（第１フェーズ）を示し、図２は、スピニングカレント法の実行時において縦型ホール素子１００及び２００に流す電流の方向を第１の状態に対して逆方向である第２の状態とした場合（第２フェーズ）を示している。

【0014】

半導体装置１は、同一の半導体基板２に形成された、例えば２つ等の複数個のセンサ信号伝送回路１０，２０と、センサ信号伝送回路１０，２０の各出力信号を加算する加算器１３０とを備えている。図１及び図２において図示が省略されているが、半導体装置１は、第１の電源電圧を供給する電源端子と、第１の電源電圧とは異なる電源電圧であって、回路動作の基準となる電源電圧の一例として、０Ｖ（ゼロボルト）の電源電圧（以下、「接地電圧」と呼ぶ）を供給する接地端子を備えている。

【0015】

センサ信号伝送回路１０は、縦型ホール素子１００と、駆動電源としての電流源１２０と、アンプ１１０と、スイッチＳ１１～Ｓ１４と、スイッチＳ１５～Ｓ１８とを備えている。センサ信号伝送回路２０は、縦型ホール素子２００と、駆動電源としての電流源２２０と、アンプ２１０と、スイッチＳ２１～Ｓ２４と、スイッチＳ２５～Ｓ２８とを備えている。

【0016】

縦型ホール素子１００及び２００は、それぞれ図１に示される直線Ｌ１－Ｌ１上及び直線Ｌ２－Ｌ２上に所定の間隔を置いて配置された例えば５つの電極１１１～１１５及び電極２１１～２１５を備え、互いに略同一構造を有している。また、縦型ホール素子１００及び２００は、直線Ｌ１－Ｌ１と直線Ｌ２－Ｌ２とが互いに平行となるように配置されている。

【0017】

電流源１２０は、スイッチＳ１１～Ｓ１４を介して縦型ホール素子１００が備えている電極１１１～１１５の一部である電極１１１、１１３及び１１５と開閉可能に接続される一方、電極１１１～１１５の他部である電極１１２及び１１４とは非接続に構成されている。すなわち、電流源１２０の入力端がスイッチＳ１１を介して電極１１１及び１１５に接続され、スイッチＳ１２を介して電極１１３に接続されている。電流源１２０の出力端がスイッチＳ１３を介して電極１１１及び１１５に接続され、スイッチＳ１４を介して電極１１３に接続されている。

【0018】

一方、電流源２２０は、スイッチＳ２１～Ｓ２４を介して縦型ホール素子２００が備えている電極２１１～２１５の一部である電極２１２及び２１４と開閉可能に接続される一方、電極２１１～２１５の他部である電極２１１、２１３及び２１５とは非接続に構成されている。すなわち、電流源２２０の入力端がスイッチＳ２１を介して電極２１２に接続され、スイッチＳ２２を介して電極２１４に接続されている。電流源２２０の出力端がスイッチＳ２３を介して電極２１２に接続され、スイッチＳ２４を介して電極２１４に接続されている。

【0019】

ここで、縦型ホール素子１００において電流源１２０と開閉可能に接続される電極１１１、１１３及び１１５と、縦型ホール素子２００において電流源２２０と開閉可能に接続される電極２１２及び２１４との位置関係は、排他的な関係になっている。図１を参照して説明すれば、電流源１２０と開閉可能に接続される電極１１１、１１３及び１１５が左から１番目、３番目及び５番目であるのに対して、電流源２２０と開閉可能に接続される電極２１２及び２１４は、その残部である左から２番目及び４番目である。逆に、電流源１２０と非接続な電極１１２及び１１４が左から２番目及び４番目であるのに対して、電流源２２０と非接続な電極２１１、２１３及び２１５は、その残部である左から１番目、３番目及び５番目である。

【0020】

アンプ１１０は、スイッチＳ１５～Ｓ１８を介して縦型ホール素子１００に接続されるように構成されている。すなわち、アンプ１１０の非反転入力端子（＋）がスイッチＳ１５を介して電極１１２に接続され、スイッチＳ１６を介して電極１１４に接続され、アンプ１１０の反転入力端子（－）がスイッチＳ１７を介して電極１１２に接続され、スイッチＳ１８を介して電極１１４に接続されている。アンプ１１０と接続される電極１１２及び１１４以外の電極１１１、１１３及び１１５は、アンプ１１０とは非接続である。

【0021】

一方、アンプ２１０は、スイッチＳ２５～Ｓ２８を介して縦型ホール素子２００に接続されるように構成されている。すなわち、アンプ２１０の反転入力端子（－）がスイッチＳ２５を介して電極２１１及び２１５に接続され、スイッチＳ２６を介して電極２１３に接続される。アンプ２１０の非反転入力端子（＋）がスイッチＳ２７を介して電極２１１及び２１５に接続され、スイッチＳ２８を介して電極２１３に接続されている。アンプ２１０と接続される電極２１１、２１３及び２１５以外の電極２１２及び２１４は、アンプ２１０とは非接続である。

【0022】

縦型ホール素子１００と縦型ホール素子２００とは、半導体製造プロセスによって同一半導体基板上に同時に形成されるものである。ここで、縦型ホール素子１００及び２００の構造の一例ついて図３を用いて説明する。図３は、図１に示される半導体装置のIII－III線に沿った断面に対応する断面図である。

【0023】

縦型ホール素子１００及び２００は、Ｐ型（第１導電型）の半導体基板１０１の領域ＲＡ及びＲＢにそれぞれ形成されている。領域ＲＡと領域ＲＢとは、半導体基板１０１上に設けられたＮ型（第２導電型）の半導体層１０２に形成されたＰ型の素子分離拡散層１０３によって互いに電気的に分離されている。縦型ホール素子１００の電極１１１～１１５及び縦型ホール素子２００の電極２１１～２１５は、領域ＲＡ及びＲＢそれぞれにおける半導体層１０２の表面に隣接して設けられた半導体層１０２よりも高濃度のＮ型の不純物領域により構成されている。

【0024】

図３には示していないが、図１及び図２に示す電流源１２０及び２２０、アンプ１１０及び２１０、並びにスイッチＳ１１～Ｓ１８及びＳ２１～Ｓ２８も、半導体基板１０１の領域ＲＡ及びＲＢとは別の領域に、素子分離拡散層１０３により縦型ホール素子１００及び２００と電気的に分離されて形成されている。

【0025】

なお、図３においては、縦型ホール素子１００と縦型ホール素子２００とをＸ（横）方向に並べて配置、すなわち、図１に示される直線Ｌ１－Ｌ１と直線Ｌ２－Ｌ２とが同一直線となるように配置した例を示しているが、これに限らず、縦型ホール素子１００と縦型ホール素子２００とは、直線Ｌ１－Ｌ１と直線Ｌ２－Ｌ２とが平行になるように配置されればどのような配置であっても構わない。例えば、縦型ホール素子１００と縦型ホール素子２００とをＹ（縦）方向に並べて配置、すなわち、図１及び図２において、縦型ホール素子１００を紙面手前（表）側に、縦型ホール素子２００を紙面奥（裏）側に配置しても構わない。さらに、縦型ホール素子１００と縦型ホール素子２００とは、必ずしも隣接して配置される必要はなく、例えば、縦型ホール素子１００と縦型ホール素子２００との間に、電流源１２０及び２２０やアンプ１１０及び２１０等を配置することも可能である。

【0026】

次に、本実施形態の半導体装置における縦型ホール素子１００及び２００を用いて、スピニングカレント法によりオフセットキャンセルを行う方法（以下、「第１のオフセットキャンセル方法」と呼ぶ）について説明する。磁場は、図１及び図２に示される矢印Ｂの方向に印加されている。

【0027】

まず、図１に示すように、第１フェーズとして、縦型ホール素子１００に接続されたスイッチＳ１１、Ｓ１４、Ｓ１５及びＳ１８、及び縦型ホール素子２００に接続されたスイッチＳ２１、Ｓ２４、Ｓ２５及びＳ２８をオン（閉）にし、縦型ホール素子１００に接続されたスイッチＳ１２、Ｓ１３、Ｓ１６及びＳ１７、及び縦型ホール素子２００に接続されたスイッチＳ２２、Ｓ２３、Ｓ２６及びＳ２７をオフ（開）にする。各スイッチＳ１１～Ｓ１８及びＳ２１～Ｓ２８のオンとオフとの切り替えは、制御回路（図示省略）によって行われる。

【0028】

これにより、縦型ホール素子１００には、電極１１３から両端の電極１１１及び１１５へ電流が流れるように電流源１２０から駆動電流が供給され（このときの電流の方向を「第１の電流方向」と呼ぶ）、電極１１２と電極１１４との間に電位差が生じる。スイッチＳ１５及びＳ１８がオンしており、アンプ１１０の非反転入力端子（＋）が電極１１２に接続され、反転入力端子（－）が電極１１４に接続されていることから、アンプ１１０は、電極１１２と電極１１４との間の電位差を増幅して加算器１３０に出力する。

【0029】

縦型ホール素子２００には、電極２１２から電極２１４へ電流が流れるように電流源２２０から駆動電流が供給され（このときの電流の方向を「第２の電流方向」と呼ぶ）、電極２１３と電極２１１及び２１５との間に電位差が生じる。スイッチＳ２５及びＳ２８がオンしており、アンプ２１０の非反転入力端子（＋）が電極２１３に接続され、反転入力端子（－）が電極２１１及び２１５に接続されていることから、アンプ２１０は、電極２１３と電極２１１及び２１５との間の電位差を増幅して加算器１３０に出力する。

【0030】

加算器１３０は、アンプ１１０の出力信号とアンプ２１０の出力信号とを加算して、第１フェーズの出力電圧（以下、「出力電圧ＶＯＵＴ１」と呼ぶ）を出力端子１３１に出力する。出力電圧ＶＯＵＴ１は、サンプルホールド回路（図１，２において図示省略）等により保持される。

【0031】

次に、図２に示すように、第２フェーズとして、縦型ホール素子１００に接続されたスイッチＳ１２、Ｓ１３、Ｓ１６及びＳ１７、及び縦型ホール素子２００に接続されたスイッチＳ２２、Ｓ２３、Ｓ２６及びＳ２７をオン（閉）にし、縦型ホール素子１００に接続されたスイッチＳ１１、Ｓ１４、Ｓ１５及びＳ１８、及び縦型ホール素子２００に接続されたスイッチＳ２１、Ｓ２４、Ｓ２５及びＳ２８をオフ（開）にする。

【0032】

これにより、縦型ホール素子１００には、両端の電極１１１及び１１５から電極１１３へ電流が流れるように、すなわち第１の電流方向とは逆方向に電流源１２０から駆動電流が供給され（このときの電流の方向を「第３の電流方向」と呼ぶ）、電極１１２と電極１１４との間に電位差が生じる。スイッチＳ１６及びＳ１７がオンしており、アンプ１１０の非反転入力端子（＋）が電極１１４に接続され、反転入力端子（－）が電極１１２に接続されていることから、アンプ１１０は、電極１１４と電極１１２との間の電位差を増幅して加算器１３０に出力する。

【0033】

縦型ホール素子２００には、電極２１４から電極２１２へ電流が流れるように、すなわち第２の電流方向とは逆方向に電流源２２０から駆動電流が供給され（このときの電流の方向を「第４の電流方向」と呼ぶ）、電極２１１及び２１５と電極２１３との間に電位差が生じる。スイッチＳ２６及びＳ２７がオンしており、アンプ２１０の非反転入力端子（＋）が電極２１１及び２１５に接続され、反転入力端子（－）が電極２１３に接続されていることから、アンプ２１０は、電極２１１及び２１５と電極２１３との間の電位差を増幅して加算器１３０に出力する。

【0034】

加算器１３０は、アンプ１１０の出力信号とアンプ２１０の出力信号とを加算して、第２フェーズの出力電圧（以下、「出力電圧ＶＯＵＴ２」と呼ぶ）を出力端子１３１に出力する。

【0035】

そして、第２フェーズで得られた出力電圧ＶＯＵＴ２から第１フェーズで得られた出力電圧ＶＯＵＴ１を減算処理することによりオフセット電圧が除去された最終的な出力電圧（以下、「最終出力電圧」と呼ぶ）ＶＯＵＴを得ることができる。

【0036】

ここで、縦型ホール素子１００と縦型ホール素子２００とは、同一半導体基板上に半導体製造プロセスによって同時に形成されるものの、不純物の濃度分布等を両者の間で完全に同一にすることは非常に困難である。このため、縦型ホール素子１００と縦型ホール素子２００との間には特性ばらつきが生じている。

【0037】

そこで、本実施形態では、縦型ホール素子１００と縦型ホール素子２００とをそれぞれ別々の電流源１２０と電流源２２０とを用いて駆動する構成としている。かかる構成により、縦型ホール素子１００と縦型ホール素子２００の駆動電流を別々に調整することができる。

【0038】

すなわち、予め電流源１２０の電流値と電流源２２０の電流値とを同一の電流値（以下、「初期電流値」と呼ぶ）とし、縦型ホール素子１００と縦型ホール素子２００のそれぞれに同一方向、同一電流量の駆動電流を供給したときのそれぞれの出力電圧を測定する。そして、測定された両出力電圧の相違に基づき、これを補正するように、電流源１２０の電流値と電流源２２０の電流値を調整する。これにより、実質的に縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償することができる。したがって、スピニングカレント法によるオフセットキャンセルを高精度に行うことが可能となる。

【0039】

なお、電流源１２０と電流源２２０の各電流値の調整は、例えば、電流源１２０の電流値を初期電流値からα増やし、電流源２２０の電流値を初期電流値からα減らして、トータルの電流値（駆動電流）が一定となるように調整することが好ましい。これにより、縦型ホール素子１００及び２００の出力側のアンプ１１０、２１０等の回路を調整する必要をなくすことができる。

【0040】

また、本実施形態では、縦型ホール素子１００及び２００の出力をそれぞれ別々のアンプ１１０及び２１０によって増幅する構成としていることにより、アンプ１１０及び２１０それぞれのゲインを調整することによって、縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償することも可能である。

【0041】

一方、図示は省略するが、縦型ホール素子１００及び２００の出力側を適宜結線し、出力電圧を１つアンプで増幅するように構成してもよい。この場合、上述のように２つのアンプ１１０及び２１０のゲインを調整することによる縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきの補償はできなくなるが、アンプを１つにできるため、回路規模を縮小することができる。

【0042】

さらに、本実施形態によれば、縦型ホール素子１００及び２００の各々で第１フェーズと第２フェーズとで駆動電流の方向を同一経路逆方向としているので、駆動電源としての電流源１２０及び２２０に特性ばらつきが生じていたとしても、当該特性ばらつきの影響を除去できる。すなわち、縦型ホール素子１００及び２００を駆動させる電流源１２０及び２２０の特性も含めて実質的に同一にした状態でスピニングカレント法を実行することができる。したがって、より高精度なオフセットキャンセルが可能となる。

【0043】

［第２の実施形態］
図４は、本発明の第２の実施形態の縦型ホール素子を有する半導体装置としての半導体装置３１（第１フェーズ）を説明するための概略図である。

【0044】

半導体装置３１は、半導体装置１に対して、センサ信号伝送回路１０，２０の代わりにセンサ信号伝送回路１０Ａ，２０Ａを備えている点で相違するが、その他の点では実質的に相違しない。より詳しく説明すれば、センサ信号伝送回路１０Ａは、センサ信号伝送回路１０に対して、アンプ１１０の代わりに、テール電流を個別に調整可能なアンプ１７０を備える点で相違し、センサ信号伝送回路２０Ａは、センサ信号伝送回路２０に対して、アンプ２１０の代わりに、テール電流を個別に調整可能なアンプ２７０を備える点で相違する。しかしながら、センサ信号伝送回路１０Ａ，２０Ａは、それぞれ、センサ信号伝送回路１０，２０に対して、アンプ１７０，２７０を備える点以外の点では実質的に相違しない。そこで、本実施形態では、センサ信号伝送回路１０Ａ，２０Ａを中心に説明し、センサ信号伝送回路１０，２０と実質的に相違しない構成要素については、同じ符号を付してその説明を省略する。

【0045】

半導体装置３１は、同一の半導体基板２に形成された、例えば２つ等の複数個のセンサ信号伝送回路１０Ａ，２０Ａを備えている。センサ信号伝送回路１０Ａは、縦型ホール素子１００と、電流源１２０と、アンプ１７０と、スイッチＳ１１～Ｓ１４と、スイッチＳ１５～Ｓ１８とを備えている。センサ信号伝送回路２０Ａは、縦型ホール素子２００と、電流源２２０と、アンプ２７０と、スイッチＳ２１～Ｓ２４と、スイッチＳ２５～Ｓ２８とを備えている。アンプ１７０及び２７０は、それぞれ、アンプ１１０及び２１０に対し、差動対のテール電流の電流値調整機能を付加して構成されている。テール電流の電流値調整機能は、可変電流源１７９，２７９によって提供される。

【0046】

図５は、アンプ１７０及び２７０の構成例を概略的に示した回路図である。
アンプ１７０は、例えば、ＮＭＯＳトランジスタ１７７及び１７８を含む差動対と、当該差動対のテール電流の電流値を調整可能な可変電流源１７９とを有している。可変電流源１７９は、ＮＭＯＳトランジスタ１７７及び１７８の各ソースと接続される第１端と、接地端子３と接続される第２端とを有している。

【0047】

アンプ２７０は、例えば、ＮＭＯＳトランジスタ２７７及び２７８を含む差動対と、当該差動対のテール電流の電流値を調整可能な可変電流源２７９とを有している。可変電流源２７９は、ＮＭＯＳトランジスタ２７７及び２７８の各ソースと接続される第１端と、接地端子３と接続される第２端とを有している。ＮＭＯＳトランジスタ２７７のドレインは、ＮＭＯＳトランジスタ１７７のドレインと接続されている。ＮＭＯＳトランジスタ２７８のドレインは、ＮＭＯＳトランジスタ１７８のドレインと接続されている。すなわち、アンプ１７０及び２７０は、ドレイン結線で接続されている。

【0048】

なお、半導体装置３１における縦型ホール素子１００及び２００を用いたスピニングカレント法によるオフセットキャンセルを行う方法（以下、「第２のオフセットキャンセル方法」と呼ぶ）については、上述した第１のオフセットキャンセル方法に対して、さらに必要に応じて行う差動対のテール電流の電流値を調整するステップを含む点で相違するが、その他の点では実質的に相違しない。アンプ１７０において差動対を構成するＮＭＯＳトランジスタ１７７及び１７８のテール電流の電流値を調整するステップは、可変電流源１７９の電流値を調整することで行われる。アンプ２７０において差動対を構成するＮＭＯＳトランジスタ２７７及び２７８のテール電流の電流値を調整するステップは、可変電流源２７９の電流値を調整することで行われる。

【0049】

本実施形態によれば、半導体装置１及び第１のオフセットキャンセル方法と同様の効果を得られる他、縦型ホール素子１００及び２００の駆動電流差のみでは十分な補償が出来ない場合に、さらにテール電流差を利用して追加の補償効果を得ることができる。

【0050】

［第３の実施形態］
図６は、本発明の第３の実施形態の縦型ホール素子を有する半導体装置としての半導体装置５１（第１フェーズ）を説明するための概略図である。

【0051】

半導体装置５１は、半導体装置１に対して、サンプルホールド回路１４０と、比較器１５０と、基準電圧回路１５２と、をさらに備える点、すなわち電流源１２０及び２２０の電流値を調整可能にして、出力端子１３１から出力される半導体装置１の出力電圧にヒステリシス特性を付加可能に構成されている点において相違するが、その他の点では実質的に相違しない。

【0052】

また、半導体装置５１は、半導体装置１に対して、半導体装置１を包含しており、半導体装置５１の第１フェーズ及び第２フェーズのスイッチＳ１１～Ｓ１８及びスイッチＳ２１～Ｓ２８の開閉状態は、半導体装置１の第１フェーズ及び第２フェーズのスイッチＳ１１～Ｓ１８及びスイッチＳ２１～Ｓ２８の開閉状態と同様である。すなわち、図２に示される半導体装置１に対して、サンプルホールド回路１４０と、比較器１５０と、基準電圧回路１５２と、をさらに備えれば、第２フェーズの状態を示した半導体装置５１となる。そこで、本実施形態では、半導体装置１に対して相違する構成要素を中心に説明し、半導体装置１と実質的に相違しない構成要素については、同じ符号を付してその説明を省略する。

【0053】

半導体装置５１は、半導体装置１の構成に加え、サンプルホールド回路１４０と、比較器１５０と、基準電圧回路１５２と、をさらに備えている。サンプルホールド回路１４０は、加算器１３０と接続された入力端と、比較器１５０と接続された出力端とを有している。比較器１５０は、サンプルホールド回路１４０の出力端と接続された非反転入力端子（＋）と、基準電圧回路１５２の正極端子と接続された反転入力端子（－）と、出力端子１５１と、を有している。比較器１５０の出力端子１５１と、半導体装置５１の出力端子１３１が接続されている。出力端子１５１と出力端子１３１との接続点と同一のノードＮ１は、電流源１２０及び２２０の制御端と接続されている。

【0054】

サンプルホールド回路１４０は、上述の第１フェーズにおける出力電圧ＶＯＵＴ１を保持し、さらに第２フェーズにおける出力電圧ＶＯＵＴ２から保持しておいた出力電圧ＶＯＵＴ１を減算して、減算結果を最終出力電圧ＶＯＵＴとして比較器１５０の非反転入力端子（＋）へ出力する。

【0055】

比較器１５０の非反転入力端子（＋）には、サンプルホールド回路１４０の出力電圧である最終出力電圧ＶＯＵＴが入力される。比較器１５０の反転入力端子（－）には、基準電圧回路１５２の正極端子が接続され、基準電圧ＶＲＥＦが入力される。基準電圧回路１５２の負極端子は接地端子３に接続されている。比較器１５０は、最終出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとを比較した結果を出力信号ＣＭＰＯＵＴとして出力端子１５１から出力する。出力信号ＣＭＰＯＵＴは、電流源１２０及び２２０にそれぞれ入力されている。

【0056】

電流源１２０及び２２０は、上述のように、縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償するために予め電流値が調整されており、比較器１５０の出力信号ＣＭＰＯＵＴに応じて、調整された状態の電流値を基準として、それぞれその電流値を２値の間で切り替えられるように構成されている。

【0057】

ここで、比較器１５０は、反転入力端子（－）に基準電圧ＶＲＥＦ（≧０Ｖ）が入力されているため、以下のように非反転入力端子（＋）の最終出力電圧ＶＯＵＴの電圧値に応じた出力信号ＣＭＰＯＵＴを出力する。
ＶＯＵＴ＞ＶＲＥＦのとき、ＣＭＰＯＵＴ＝“Ｈ”
ＶＯＵＴ＜ＶＲＥＦのとき、ＣＭＰＯＵＴ＝“Ｌ”

【0058】

次に、図７を用いて本実施形態に係る半導体装置の動作を説明する。なお、図７に示される丸数字１、２、３及び４が付された各矢印については、それぞれ、「矢印１」、「矢印２」、「矢印３」及び「矢印４」と呼称する。

【0059】

図７は、半導体装置５１の磁電変換特性を説明するための説明図である。図７において、横軸が印加磁束密度Ｂ、縦軸がサンプルホールド回路１４０の最終出力電圧（比較器１５０の非反転入力端子（＋）の入力電圧）ＶＯＵＴを表している。また、図７は、説明を簡略化する観点から、０Ｖの基準電圧ＶＲＥＦが入力される場合を示している。

【0060】

電流源１２０及び２２０の電流値をそれぞれＩ１、Ｉ２とし、α及びβを定数とすると、
ＣＭＰＯＵＴ＝“Ｈ”のとき、Ｉ１=Ｉ（１＋α＋β）、Ｉ２=Ｉ（１－α－β）
ＣＭＰＯＵＴ＝“Ｌ”のとき、Ｉ１=Ｉ（１＋α－β）、Ｉ２=Ｉ（１－α＋β）
のように、比較器１５０の出力信号ＣＭＰＯＵＴに応じて、電流源１２０及び２２０の電流値を２値の間で切り替えることによって、サンプルホールド回路１４０の最終出力電圧ＶＯＵＴに、傾きが等しく、切片（Ｂ＝０におけるＶＯＵＴの値）がそれぞれ±ＶＯＳだけオフセットした磁電変換特性を持たせることができる。

【0061】

ここで、αは、縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償するように予め調整された値である。β＝０に対応する直線は、電流源１２０の電流値Ｉ１及び電流源２２０の電流値Ｉ２それぞれに上記αを加減算することにより特性ばらつきが補償された磁電変換特性を表す。βは、所望のヒステリスシス幅ＢＨＹＳに応じて任意に設定される。

【0062】

印加磁束密度Ｂが零から正（Ｓ極）の方向に増加するとき、ＣＭＰＯＵＴ＝“Ｌ”に対応する直線に沿ってサンプルホールド回路１４０の最終出力電圧ＶＯＵＴが増加する（図中の矢印１に対応）。ＶＯＵＴ＞０になると、比較器１５０の出力信号ＣＭＰＯＵＴは“Ｌ”から“Ｈ”へと遷移し、印加磁束密度Ｂに対する磁電変換特性は、ＣＭＰＯＵＴ＝“Ｈ”に対応する直線へと切り替えられる（図中の矢印２に対応）。このときの印加磁束密度Ｂが動作点ＢＯＰである。

【0063】

次に、印加磁束密度Ｂが負（Ｎ極）の方向に増加するとき、ＣＭＰＯＵＴ＝“Ｈ”に対応する直線に沿ってサンプルホールド回路１４０の最終出力電圧ＶＯＵＴが減少する（図中の矢印３に対応）。ＶＯＵＴ＜０になると、比較器１５０の出力信号ＣＭＰＯＵＴは“Ｈ”から“Ｌ”へと遷移し、印加磁束密度Ｂに対する磁電変換特性はＣＭＰＯＵＴ＝“Ｌ”に対応する直線へと再び切り替えられる（図中の矢印４に対応）。このときの印加磁束密度Ｂが復帰点ＢＲＰである。

【0064】

このように、磁電変換特性にヒステリシス性を持たせることによって、ヒステリシス幅ＢＨＹＳを備えた交番検知特性を実現することが可能となる。したがって、通常、サンプルホールド回路１４０の出力側（サンプルホールド回路１４０の後段）にヒステリシス特性を付加するために設ける信号経路の信号伝達極性を切り替えるための回路等が不要となり、単純な構成の比較器を追加するだけでよいため、占有面積を削減することができる。

【0065】

なお、上述した比較器１５０の反転入力端子（－）に、基準電圧ＶＲＥＦとして０Ｖ以外の所定電圧が入力されるようにしてもよい。その場合には、サンプルホールド回路１４０の最終出力電圧ＶＯＵＴの磁電変換特性の反転レベルは、０ではなくＶＲＥＦになるため、
ＶＯＵＴ＞ＶＲＥＦのとき、ＣＭＰＯＵＴ＝“Ｈ”
ＶＯＵＴ＜ＶＲＥＦのとき、ＣＭＰＯＵＴ＝“Ｌ”
となり、動作点ＢＯＰ及び復帰点ＢＲＰは、所定の基準電圧ＶＲＥＦの絶対値と極性に応じてオフセットすることとなる。すなわち、動作点ＢＯＰ及び復帰点ＢＲＰが共に正になるように基準電圧ＶＲＥＦ（＞０）を入力すれば、Ｓ極側に動作点ＢＯＰ及び復帰点ＢＲＰを有するＳ極検知特性を実現できる。また、動作点ＢＯＰ及び復帰点ＢＲＰが共に負になるように基準電圧ＶＲＥＦ（＜０）を入力すれば、Ｎ極側に動作点ＢＯＰ及び復帰点ＢＲＰを有するＮ極検知特性も実現できる。

【0066】

なお、半導体装置５１における縦型ホール素子１００及び２００を用いたスピニングカレント法によるオフセットキャンセルを行う方法については、上述した第１のオフセットキャンセル方法に対して、処理ステップとしては実質的に相違しないため、その説明を省略する。

【0067】

このように、本発明の上述した実施形態に係る半導体装置によれば、縦型ホール素子１００を駆動する電流源１２０とは別に縦型ホール素子２００を駆動する電流源２２０が設けられていることから、電流源１２０と電流源２２０の各電流値を第１フェーズと第２フェーズとで同じにしつつ、駆動電流の方向を同一経路逆方向に調整することにより、電流源１２０及び２２０に特性ばらつきが生じていたとしても、当該特性ばらつきの影響を除去できる。すなわち、縦型ホール素子１００及び２００を駆動させる電流源１２０及び２２０の特性も含めて実質的に同一にした状態でスピニングカレント法を実行することができる。したがって、高精度なオフセットキャンセルが可能となる。

【0068】

また、比較器１５０の出力信号ＣＭＰＯＵＴに基づき電流源１２０と電流源２２０の電流値を切り替え制御することによって、最終出力電圧ＶＯＵＴにヒステリシス特性を付加することも可能となる。したがって、通常、最終出力電圧ＶＯＵＴの後段に設けるヒステリシス特性を付加するための特別な回路の追加が不要となることから、半導体装置全体の面積を縮小することができる。

【0069】

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。

【0070】

例えば、半導体装置１等の本実施形態に係る半導体装置は、加算器１３０を備えているが、加算器１３０は別装置に設けられていてもよい。すなわち、本実施形態に係る半導体装置は、少なくとも、駆動電源からアンプまでを接続する伝送経路が互いに異なるセンサ信号伝送回路を備え、異なる伝送経路を伝送されたアンプ出力信号を取り出し可能に構成されていればよい。

【0071】

また、第３の実施形態に係る半導体装置として例示した半導体装置５１（図６）は、半導体装置１の最終出力電圧ＶＯＵＴにヒステリシス特性を付加する場合の構成例（第１の構成例）であるが、この例に限定されない。半導体装置１以外の最終出力電圧ＶＯＵＴにヒステリシス特性が付加されていない半導体装置に対しても適用可能である。

【0072】

図８及び図９は、それぞれ、第３の実施形態の縦型ホール素子を有する半導体装置の他の（第２の構成例及び第３の構成例）を説明するための概略図である。

【0073】

例えば、半導体装置３１の最終出力電圧ＶＯＵＴにヒステリシス特性を付加可能に構成した一例が半導体装置７１（図８）である。また、図６に示される半導体装置５１及び図８に示される半導体装置７１は、電流源１２０及び２２０の両方の電流値が比較器１５０の出力信号ＣＭＰＯＵＴによって切り替えられる一例であるが、電流源１２０及び２２０のうち、いずれか一方の電流値を切り替え可能とする一方、他方の電流値を切り替え不可に構成してもよい。また、半導体装置７１において、可変電流源１７９及び２７９の両方又は何れか一方の電流値が比較器１５０の出力信号ＣＭＰＯＵＴによって切り替えられる構成としてもよい。さらに、電流源１２０及び２２０の両方又は何れか一方の電流値が比較器１５０の出力信号ＣＭＰＯＵＴによって切り替えられる構成と併用されてもよい。

【0074】

さらに、上記実施形態においては、駆動電源として電流源を用いた例を示したが、電流源に替えて電圧源を用いることも可能である。この場合、電圧源の電圧値を調整することによって、縦型ホール素子の駆動電流を調整する。例えば、半導体装置７１（図８）の電流源１２０及び２２０を電圧源１６０及び２６０に替えて、電圧源１６０及び２６０のうち、電圧源２６０の電圧値を切り替え可能に構成した半導体装置としてもよいし、さらに、電圧源２６０の電圧値に加えて可変電流源２７９の電流値を切り替え可能に構成した半導体装置９１（図９）としてもよい。

【0075】

上記実施形態においては、２つの縦型ホール素子を有する半導体装置を例として説明したが、本発明は、３つ以上の縦型ホール素子を有する半導体装置にも適用可能である。その場合も、上記実施形態と同様、複数の縦型ホール素子の数と同数の駆動電源を設け、各縦型ホール素子をそれぞれ独立した駆動電源で駆動させることにより、複数の縦型ホール素子の半導体製造プロセス上で生じる特性誤差を補正することができる。特に、縦型ホール素子を４つ設ける構成とすれば、一度に第１の電流方向から第４の電流方向の駆動電流を各縦型ホール素子に供給できることから、オフセットキャンセルに必要な時間を短縮することができる。また、縦型ホール素子を８つ設ける構成とすれば、４方向の駆動電流をそれぞれ２つの縦型ホール素子に供給できるため、さらに高精度なオフセットキャンセルが可能となる。

【0076】

上記実施形態においては、縦型ホール素子１００と縦型ホール素子２００にそれぞれアンプ１１０とアンプ２１０とを接続し、アンプ１１０の出力信号とアンプ２１０の出力信号とを加算器１３０により加算する例を示したが、例えば、アンプ１１０等、１個のアンプによる時分割処理によって、当該１個のアンプから得られた出力信号を加算した信号を得ることも可能である。

【0077】

より具体的に説明すれば、まず、図１に示す状態で縦型ホール素子１００を駆動して得られた出力電圧の差を当該１個のアンプにより増幅して第１の出力信号とし、次に、図１に示す状態で縦型ホール素子２００を駆動して得られた出力電圧の差を同アンプにより増幅して第２の出力信号とし、続いて、図２に示す状態で縦型ホール素子１００を駆動して得られた出力電圧の差を同アンプにより増幅して第３の出力信号とし、最後に図２に示す状態で縦型ホール素子２００を駆動して得られた出力電圧の差を同アンプにより増幅して第４の出力信号とし、これら第１の出力信号から第４の出力信号を加減算するようにしてもよい。これによりアンプが１つとなるため、回路規模を縮小することが可能となる。ただし、時分割処理となることから、オフセットキャンセルに必要な時間が長くなるため、高速性が求められる場合は、上述したように、縦型ホール素子それぞれに対応してアンプを設けるのが好ましい。

【0078】

上記実施形態においては、縦型ホール素子１００及び縦型ホール素子２００がそれぞれ５つの電極１１１～１１５及び電極２１１～２１５を有している例を示しているが、これに限らない。縦型ホール素子１００と縦型ホール素子２００の電極数が同数かつ４つ以上であれば、縦型ホール素子１００及び２００の電極数は何個でもよい。例えば、図１等に例示される縦型ホール素子１００及び２００で説明すれば、電極１１１又は１１５と電極２１１又は２１５を省略して同じ４個ずつとしてもよい。

【0079】

上記実施形態においては、第１導電型をＰ型、第２導電型をＮ型として説明したが、導電型を入れ替えて、第１導電型をＮ型、第２導電型をＰ型としても構わない。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0080】

１，３１，５１，７１，９１ 半導体装置
２ 半導体基板
１０，１０Ａ，２０，２０Ａ センサ信号伝送回路
１００、２００ 縦型ホール素子
１１０，１７０，２１０，２７０ アンプ
１１１～１１５，２１１～２１５ 電極
１２０，２２０ 電流源（駆動電源）
１３０ 加算器
１３１ 出力端子
１４０ サンプルホールド回路
１５０ 比較器
１６０，２６０ 電圧源（駆動電源）
Ｓ１１～Ｓ１８，Ｓ２１～Ｓ２８ スイッチ
ＲＡ，ＲＢ 領域
Ｌ１－Ｌ１ 第１の直線
Ｌ２－Ｌ２ 第２の直線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】