特開 2024-115245 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115245

(43)【公開日】2024-08-26

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240819BHJP

【ＦＩ】

H01L27/04 C

H01L27/04 H

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2023020852

(22)【出願日】2023-02-14

(71)【出願人】

【識別番号】000003997

【氏名又は名称】日産自動車株式会社

(71)【出願人】

【識別番号】507308902

【氏名又は名称】ルノー エス．ア．エス．

【氏名又は名称原語表記】ＲＥＮＡＵＬＴ Ｓ．Ａ．Ｓ．

【住所又は居所原語表記】１２２－１２２ ｂｉｓ， ａｖｅｎｕｅ ｄｕ Ｇｅｎｅｒａｌ Ｌｅｃｌｅｒｃ， ９２１００ Ｂｏｕｌｏｇｎｅ－Ｂｉｌｌａｎｃｏｕｒｔ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】丸井 俊治

(72)【発明者】

【氏名】沼倉 啓一郎

(72)【発明者】

【氏名】倪 威

(72)【発明者】

【氏名】早見 泰明

(72)【発明者】

【氏名】矢野 新也

(72)【発明者】

【氏名】松尾 健志

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AC03

5F038AC04

5F038AC05

5F038AC07

5F038AC10

5F038AC15

5F038BH11

5F038CA02

5F038CA05

5F038CA12

5F038CD12

5F038EZ01

5F038EZ14

5F038EZ15

5F038EZ16

5F038EZ19

5F038EZ20

(57)【要約】

【課題】半導体装置の製造工程における半導体基板の主面に形成された素子の破損を防止できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の外周領域に素子領域を囲む環状の凸部を形成する工程と、素子領域に溝を形成する工程と、溝の内部にキャパシタ構造を形成する工程と、凸部の内側を埋め込んで層間絶縁膜を形成する工程を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

相互に対向する第１主面と第２主面の少なくともいずれかに素子領域と前記素子領域の周囲を囲む外周領域を含む半導体基板において、前記素子領域を囲むように環状の凸部を前記外周領域に形成する工程と、
前記素子領域に、溝を前記第１主面から前記第２主面に向けて形成する工程と、
前記溝の内部に誘電層と導電層を積層したキャパシタ構造を形成する工程と、
前記凸部の内側を埋め込んで前記素子領域を覆う層間絶縁膜を形成する工程と
を備える半導体装置の製造方法。

【請求項2】

前記凸部の形成と同時に、製造工程で使用するマスクパターンを前記半導体基板と位置合わせするための位置合わせパターンを形成する、請求項１に記載の半導体装置の製造方法。

【請求項3】

研磨法を用いて前記層間絶縁膜の表面を研磨し、前記層間絶縁膜の表面と前記凸部の表面と同一平面レベルにする工程を更に備える、請求項１に記載の半導体装置の製造方法。

【請求項4】

ドライエッチング法を用いて前記層間絶縁膜の表面をエッチングし、前記層間絶縁膜の表面を前記凸部の表面と同一平面レベルにする工程を更に備える、請求項１に記載の半導体装置の製造方法。

【請求項5】

ウェットエッチング法を用いて前記層間絶縁膜の表面をエッチングし、前記層間絶縁膜の表面を前記凸部の表面と同一平面レベルにする工程を更に備える、請求項１に記載の半導体装置の製造方法。

【請求項6】

前記外周領域において前記半導体基板を切断して、前記半導体基板を複数のチップに分割するチップダイシング工程を更に含み、
前記チップダイシング工程において前記凸部を除去する、
請求項１に記載の半導体装置の製造方法。

【請求項7】

ドライエッチング法を用いて前記溝を形成する、請求項１に記載の半導体装置の製造方法。

【請求項8】

ウェットエッチング法を用いて前記溝を形成する、請求項１に記載の半導体装置の製造方法。

【請求項9】

相互に対向する第１主面と第２主面の少なくともいずれかに素子領域と前記素子領域の周囲を囲む外周領域とを含み、前記素子領域に前記第１主面から前記第２主面に向かう溝が形成された半導体基板と、
前記溝の内部に誘電層と導電層を積層したキャパシタ構造と、
前記素子領域の周囲を囲むように前記外周領域に配置された環状の凸部と、
前記凸部の内側を埋め込んで前記素子領域を覆って配置された層間絶縁膜と
を備える、半導体装置。

【請求項10】

前記凸部が前記半導体基板の一部である、請求項９に記載の半導体装置。

【請求項11】

前記凸部が前記半導体基板と異なる材料である、請求項９に記載の半導体装置。

【請求項12】

前記凸部が前記第１主面と前記第２主面のそれぞれに配置されている、請求項９に記載の半導体装置。

【請求項13】

前記溝が前記第１主面から前記第２主面まで前記半導体基板を貫通している、請求項９に記載の半導体装置。

【請求項14】

前記半導体基板がシリコン基板であり、
前記半導体基板の前記第１主面の面方位が（１１０）であり、
前記溝の側壁の面方位が（１１１）である、
請求項９に記載の半導体装置。

【請求項15】

前記半導体基板が導電性基板である、請求項９に記載の半導体装置。

【請求項16】

前記半導体基板が絶縁性基板である、請求項９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

半導体装置の製造では、半導体製造装置の基板ステージに処理対象の半導体基板を戴置させた状態で一連の処理が行われる。この際に、真空チャックなどにより半導体基板の主面を吸引することによって、半導体基板が半導体製造装置の基板ステージに密着する。半導体基板と基板ステージの接触により半導体基板の主面に形成された素子の破損を防止するために、半導体基板の主面の素子が形成された領域（以下、「素子領域」と称する。）の周囲に段差を形成して素子領域の上方に空間を設ける構造が検討されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－３９９６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、半導体基板の主面の上方に空間を設けることにより、半導体基板の主面を吸引するときに半導体基板が湾曲するなどして素子領域に形成された素子が破損する問題が生じる。

【0005】

本発明は、上記課題に鑑みて成されたものであり、その目的は、半導体装置の製造工程における半導体基板の主面に形成された素子の破損を防止できる半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0006】

本発明の一態様に係る半導体装置の製造方法は、半導体基板の外周領域に素子領域を囲む環状の凸部を形成する工程と、素子領域に溝を形成する工程と、溝の内部にキャパシタ構造を形成する工程と、凸部の内側を埋め込んで層間絶縁膜を形成する工程を備える。

【発明の効果】

【0007】

本発明によれば、半導体装置の製造工程における半導体基板の主面に形成された素子の破損を防止できる半導体装置およびその製造方法を提供することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図2】図２は、第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。

【図3A】図３Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１）。

【図3B】図３Ｂは、図３ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図4A】図４Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その２）。

【図4B】図４Ｂは、図４ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図5A】図５Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その３）。

【図5B】図５Ｂは、図５ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図6A】図６Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その４）。

【図6B】図６Ｂは、図６ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図7A】図７Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その５）。

【図7B】図７Ｂは、図７ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図8A】図８Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その６）。

【図8B】図８Ｂは、図８ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図9A】図９Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その７）。

【図9B】図９Ｂは、図９ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図10A】図１０Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その８）。

【図10B】図１０Ｂは、図１０ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図11A】図１１Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その９）。

【図11B】図１１Ｂは、図１１ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図12A】図１２Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１０）。

【図12B】図１２Ｂは、図１２ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図13A】図１３Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１１）。

【図13B】図１３Ｂは、図１３ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図14A】図１４Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１２）。

【図14B】図１４Ｂは、図１４ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図15A】図１５Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１３）。

【図15B】図１５Ｂは、図１５ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図16】図１６は、第１比較例基板の構成を示す模式的な断面図である。

【図17】図１７は、第２比較例基板の構成を示す模式的な断面図である。

【図18A】図１８Ａは、第２の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である。

【図18B】図１８Ｂは、図１８ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図19】図１９は、第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図20】図２０は、第４の実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図21】図２１は、その他の実施形態に係る半導体装置の凸部を示す模式的な平面図である。

【発明を実施するための形態】

【0009】

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

【0010】

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１および図２に示すように、相互に対向する第１主面１１０から第２主面１２０に向かう溝１０が形成された素子領域と、素子領域の周囲を囲む領域（以下、「外周領域」と称する。）を含む半導体基板１を備える。図１は、図２のＩ－Ｉ方向に沿った断面図である。以下において、第１主面１１０と第２主面１２０のそれぞれを限定しない場合は主面と表記する。

【0011】

第１の実施形態に係る半導体装置は、溝１０の内部に誘電層と導電層を積層したキャパシタ構造を備える。図１に示したキャパシタ構造は、第１誘電層３１、第１導電層４１、第２誘電層３２、第２導電層４２、第３誘電層３３、第３導電層４３、第４誘電層３４、第４導電層４４、第５誘電層３５、第５導電層４５をこの順に積層した構造である。以下において、第１誘電層３１～第５誘電層３５のそれぞれを限定しない場合は、誘電層３０と表記する。第１導電層４１～第５導電層４５のそれぞれを限定しない場合は、導電層４０と表記する。

【0012】

図２に示すように、第１主面１１０の法線方向から見て（以下、「平面視」ともいう。）、半導体基板１の素子領域に複数の溝１０が配置されている。そして、第１主面１１０の外周領域に、溝１０が形成された素子領域の周囲を囲むように環状の第１凸部１１が配置されている。第２主面１２０の外周領域に、素子領域の周囲を囲むように環状の第２凸部１２が配置されている。以下において、第１凸部１１と第２凸部１２のそれぞれを限定しない場合は凸部と表記する。凸部は、半導体基板１の外周領域に、素子領域を取り囲むようにリッジ状に形成されている。

【0013】

半導体基板１の主面には、第１層間絶縁膜５１、第２層間絶縁膜５２および第３層間絶縁膜５３が積層されている。第１層間絶縁膜５１は、凸部の内側を埋め込んで素子領域を覆って配置されている。図１に示した第１層間絶縁膜５１の表面と凸部の表面とは同一平面レベルである。第１層間絶縁膜５１および凸部の表面を覆って第２層間絶縁膜５２が配置されている。第２層間絶縁膜５２の表面を覆って第３層間絶縁膜５３が配置されている。以下において、第１層間絶縁膜５１、第２層間絶縁膜５２および第３層間絶縁膜５３を総称して層間絶縁膜５０と表記する。

【0014】

第１主面１１０側の第３層間絶縁膜５３の表面に、第１電極２１が配置されている。第２主面１２０側の第３層間絶縁膜５３の表面に、第２電極２２が配置されている。半導体装置が半導体コンデンサとして機能するために、第１電極２１と第２電極は、溝１０の内部に形成されたキャパシタ構造の導電層４０と電気的に接続する。

【0015】

具体的には、第１電極２１が、第１コンタクトホール２１１を介して第１導電層４１と電気的に接続し、第２コンタクトホール２１２を介して第３導電層４３と電気的に接続し、第３コンタクトホール２１３を介して第５導電層４５と電気的に接続する。また、第２電極２２が、第４コンタクトホール２２１を介して導電性を有する半導体基板１と電気的に接続し、第５コンタクトホール２２２を介して第２導電層４２と電気的に接続し、第６コンタクトホール２２３を介して第４導電層４４と電気的に接続する。

【0016】

第１コンタクトホール２１１は、層間絶縁膜５０と、第２誘電層３２～第５誘電層３５および第２導電層４２～第５導電層４５を貫通する。第２コンタクトホール２１２は、層間絶縁膜５０と、第４誘電層３４～第５誘電層３５および第４導電層４４～第５導電層４５を貫通する。第３コンタクトホール２１３は、層間絶縁膜５０を貫通する。第４コンタクトホール２２１は、層間絶縁膜５０と、第１誘電層３１～第５誘電層３５および第１導電層４１～第５導電層４５を貫通する。第５コンタクトホール２２２は、層間絶縁膜５０と、第３誘電層３３～第５誘電層３５および第３導電層４３～第５導電層４５を貫通する。第６コンタクトホール２２３は、層間絶縁膜５０と、第５誘電層３５および第５導電層４５を貫通する。

【0017】

以下において、第１電極２１と第２電極２２のそれぞれを限定しない場合は、単に電極と表記する。また、第１コンタクトホール２１１～第６コンタクトホール２２３を総称してコンタクトホールと表記する。誘電層３０、導電層４０および層間絶縁膜５０を貫通するコンタクトホールの内部に、電極が埋め込まれている。コンタクトホールの側面は第３層間絶縁膜５３によって被覆されており、電極はコンタクトホールの底面に露出した半導体基板１又は導電層４０とのみ電気的に接続する。

【0018】

以下に、半導体装置の動作について説明する。第１電極２１に負の電圧、第２電極２２に正の電圧を印加すると、第１導電層４１、第３導電層４３および第５導電層４５に正電荷が充電され、第２導電層４２および第４導電層４４に負電荷が充電される。このとき、導電層４０の間に配置された誘電層３０の内部で分極が起こり、静電容量が発生する。また、半導体基板１が導電性基板の場合に、半導体基板１をキャパシタ構造の電極として機能させてもよい。すなわち、半導体基板１と第１導電層４１の間に配置された第１誘電層３１の内部で分極が起こり、半導体基板１に負電荷が充電される。このように、半導体基板１をキャパシタ構造の電極とすることにより、キャパシタ構造の容量値を増やすことができる。なお、第１電極２１と第２電極２２に印加する電圧の正負は上記と逆でもよい。

【0019】

図２に示すように、平面視で隣接する溝１０の間にコンタクトホールが配置されている。溝１０の間にコンタクトホールを配置することにより、半導体基板１の外周領域にコンタクトホールを配置する場合に比べて、コンタクトホールの個数を多くすることができる。また、半導体基板１の中心付近に形成した溝１０の近傍にコンタクトホールを配置することができるため、電極と導電層４０の間の等価直列抵抗（ＥＳＲ）を低減することができる。

【0020】

第１の実施形態に係る半導体装置では、半導体基板１に形成した溝１０の内部に複数の誘電層３０を導電層４０と交互に積層し、それぞれの誘電層３０で静電容量を発生できる。このため、半導体基板１の面積あたりの容量密度を向上することができる。

【0021】

以下に、図３Ａ、図３Ｂ～図１５Ａ、図１５Ｂを参照して、第１の実施形態に係る半導体装置の製造方法を説明する。図３Ｂ～図１２Ｂは、図３Ａ～図１２ＡのＢ－Ｂ方向に沿った断面図である。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

【0022】

まず、相互に対向する第１主面１１０と第２主面１２０を有する半導体基板１を準備する。第１主面１１０と第２主面１２０は、素子領域と素子領域の周囲を囲む外周領域を含むように定義される。そして、図３Ａおよび図３Ｂに示すように、半導体基板１の第１主面１１０において、素子領域を囲むように環状の第１凸部１１を外周領域に形成する。第１凸部１１は、第１主面１１０上に堆積させた第１マスク材７１をパターニングして形成したエッチングマスクを用いて、第１主面１１０を選択的にエッチングして形成される。

【0023】

マスク材としては、例えばシリコン酸化膜を用いることができる。マスク材の堆積方法としては、熱化学気相成長法（熱ＣＶＤ法）やプラズマ化学気相成長法（プラズマＣＶＤ法）を用いることができる。マスク材のパターニングは、例えばマスク材の表面に形成したフォトレジスト膜をフォトリソグラフィ技術によりパターニングし、フォトレジスト膜をエッチングマスクとしてマスク材をエッチングして行う（以下のマスク材のパターニングにおいて同様。）。マスク材をパターニングした後、フォトレジスト膜は酸素プラズマや硫酸などにより除去される。

【0024】

次いで、図４Ａおよび図４Ｂに示すように、半導体基板１の第２主面１２０において、素子領域を囲むように環状の第２凸部１２を外周領域に形成する。第２凸部１２は、第２主面１２０上に堆積させた第２マスク材７２をパターニングして形成したエッチングマスクを用いて、第２主面１２０を選択的にエッチングして形成される。

【0025】

素子領域の表面から凸部の表面までの主面の法線方向に沿った長さ（以下、「凸部の高さ」と称する。）は、例えば２μｍ程度である。なお、凸部を形成するためにエッチングにより主面の法線方向に後退させた半導体基板１の表面についても、第１主面１１０および第２主面１２０と称する。

【0026】

その後、図５Ａおよび図５Ｂに示すように、半導体基板１の第１主面１１０から第２主面１２０に向けて複数の溝１０を形成する。溝１０は、例えば、第１主面１１０上に堆積させたマスク材をパターニングして形成したエッチングマスクを用いたエッチングにより形成される。

【0027】

溝１０を形成するためのエッチング方法としては、水酸化カリウム（ＫＯＨ）をエッチング液に用いたウェットエッチング法や、反応性イオンエッチングなどのドライエッチング法を用いることができる。

【0028】

溝１０を形成した後、溝１０の内部に誘電層３０と導電層４０を積層したキャパシタ構造を形成する。まず、図６Ａおよび図６Ｂに示すように、半導体基板１の表面に第１誘電層３１を堆積する。誘電層３０として、例えばシリコン酸化膜を用いてもよい。誘電層３０の堆積方法として、熱酸化法又は熱ＣＶＤ法を用いてもよい。熱ＣＶＤ法を用いる場合は、減圧条件で誘電層３０を堆積することによって、溝１０が深い場合にもカバレッジ良くシリコン酸化膜を溝１０の内部に堆積できる。

【0029】

次に、図７Ａおよび図７Ｂに示すように、第１誘電層３１を覆うように第１導電層４１を堆積する。導電層４０として、例えばポリシリコン膜を用いてもよい。ポリシリコン膜の堆積方法に、減圧ＣＶＤ法を用いてもよい。なお、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ₃）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜を形成し、導電層４０に導電性を持たせてもよい。或いは、金属膜およびシリサイド膜を導電層４０に用いてもよい。

【0030】

その後、第１誘電層３１および第１導電層４１の形成と同様にして、第２誘電層３２、第２導電層４２、第３誘電層３３、第３導電層４３、第４誘電層３４、第４導電層４４、第５誘電層３５、第５導電層４５を順次積層する。溝１０は第５導電層４５により埋め込まれる。これにより、図８Ａおよび図８Ｂに示すように、溝１０の内部に誘電層３０と導電層４０を５層ずつ堆積した構造が形成される。

【0031】

次いで、凸部の内側を埋め込んで素子領域を覆う層間絶縁膜を形成する。すなわち、図９Ａおよび図９Ｂに示すように、第５導電層４５を覆って第１層間絶縁膜５１を堆積する。第１層間絶縁膜５１に、例えばシリコン酸化膜を用いてもよい。

【0032】

その後、図１０Ａおよび図１０Ｂに示すように、凸部の表面が露出するまで第１層間絶縁膜５１の表面をエッチングして平坦化する。第１層間絶縁膜５１の表面を平坦化することにより、第１層間絶縁膜５１の表面と凸部の表面とが同一平面レベルになる。例えば、化学機械研磨(Chemical Mechanical Polishing：ＣＭＰ)法を用いて第１層間絶縁膜５１の表面を平坦化してもよい。

【0033】

第１層間絶縁膜５１の表面を平坦化した後、図１１Ａおよび図１１Ｂに示すように、第１層間絶縁膜５１の表面に第２層間絶縁膜５２を形成する。第２層間絶縁膜５２に、例えばシリコン酸化膜を用いてもよい。

【0034】

第２層間絶縁膜５２を形成した後、図１２Ａおよび図１２Ｂに示すように、第１層間絶縁膜５１、第２層間絶縁膜５２および導電層４０のすべての層又は一部の層を、図示を省略したエッチングマスクを用いてエッチングして、コンタクトホールを形成する。例えば、エッチングマスクにフォトレジスト膜を用いてもよいし、ドライエッチング法によってコンタクトホールを形成してもよい。第１コンタクトホール２１１の底部に、第１導電層４１の表面が露出する。第２コンタクトホール２１２の底部に、第３導電層４３の表面が露出する。第３コンタクトホール２１３の底部に、第５導電層４５の表面が露出する。第４コンタクトホール２２１の底部に、半導体基板１の主面が露出する。第５コンタクトホール２２２の底部に、第２導電層４２の表面が露出する。第６コンタクトホール２２３の底部に、第４導電層４４の表面が露出する。

【0035】

上記のように、第１コンタクトホール２１１～第６コンタクトホール２２３のそれぞれに応じて、エッチングにより除去する層が異なる。このため、例えば各層を貫通する工程ごとにコンタクトホールを形成するためのマスク材のパターンを作り変えてもよい。

【0036】

コンタクトホールを形成した後、第３層間絶縁膜５３を形成する。第３層間絶縁膜５３は、第２層間絶縁膜５２の表面と、コンタクトホールの側面および底面を覆う。その後、図１３Ａおよび図１３Ｂに示すように、コンタクトホールの底面の第３層間絶縁膜５３を除去する。例えば、ドライエッチング法によってコンタクトホールの底面の第３層間絶縁膜５３を除去してもよい。

【0037】

次いで、図１４Ａおよび図１４Ｂに示すように、第３層間絶縁膜５３の表面に第１電極２１と第２電極２２を形成する。第１電極２１と第２電極２２により、コンタクトホールは埋め込まれる。これにより、電極は導電層４０および半導体基板１と電気的に接続する。電極の材料に、例えばチタン(Ｔｉ)／アルミニウム（Ａｌ）膜を用いてもよい。電極の形成方法には、スパッタ法、電子ビーム（ＥＢ）蒸着法、原子層体積（Atomic Layer Deposition：ＡＬＤ)法などを使用可能である。

【0038】

その後、図１５Ａおよび図１５Ｂに示すように、半導体基板１を複数のチップに分割するチップダイシング工程を行う。チップダイシング工程では、例えばダイシングブレードＢＬによって、凸部に重なるダイシングラインＤＬに沿って半導体基板１を外周領域において切断する。ダイシングブレードＢＬの刃幅よりも凸部の幅が広いことにより、チップ化された半導体装置の断面に凸部の一部が残存する。凸部の幅は、半導体基板１の断面図における主面と平行な凸部の長さである。例えば、ダイシングブレードＢＬの刃幅は１００μｍであり、凸部の幅は１２０μｍ～１５０μｍ程度である。

【0039】

チップダイシング工程により形成されたチップの側面に、半導体基板１、誘電層３０、導電層４０、層間絶縁膜５０の端面が露出する。以上により、図１に示した半導体装置が完成する。

【0040】

上記では、ＣＭＰ法を用いて第１層間絶縁膜５１の表面を研磨して、第１層間絶縁膜５１の表面を凸部の表面と同一平面レベルにする方法を説明した。ＣＭＰ法などの研磨法を用いて第１層間絶縁膜５１と凸部の高さを一致させることにより、第１層間絶縁膜５１および凸部の表面の平坦度を高くすることができる。第１層間絶縁膜５１および凸部の表面を平坦度の高い同一平面レベルにすることにより、その後の成膜工程が容易である。例えば、第１層間絶縁膜５１および凸部の上方に形成される第１電極２１および第２電極２２のステップカバレッジの低下を抑制できる。

【0041】

或いは、誘導結合プラズマ－反応性イオンエッチング（ＩＣＰ－ＲＩＥ）法などのドライエッチング法を用いて第１層間絶縁膜５１の表面をエッチングして、第１層間絶縁膜５１の表面を凸部の表面と同一平面レベルにしてもよい。ドライエッチング法を用いて第１層間絶縁膜５１と凸部の高さを一致させることにより、高い精度でエッチング範囲を画定させることができる。

【0042】

また、ウェットエッチング法を用いて第１層間絶縁膜５１の表面をエッチングして、第１層間絶縁膜５１の表面を凸部の表面と同一平面レベルにしてもよい。ウェットエッチング法を用いて第１層間絶縁膜５１と凸部の高さを一致させることにより、ドライエッチング法よりも低コストで第１層間絶縁膜５１の表面と凸部の表面を同一平面レベルにすることができる。

【0043】

なお、上記では第１層間絶縁膜５１を平坦化した後に第２層間絶縁膜５２を形成する方法を説明したが、第１層間絶縁膜５１を厚く形成してその表面を平坦化してもよい。これにより、第２層間絶縁膜５２の形成を省略し、製造工程を短縮することができる。ただし、第１層間絶縁膜５１を平坦化してから第２層間絶縁膜５２を形成する方法によれば、層間絶縁膜の表面を平坦化しやすい。

【0044】

半導体基板１に溝１０を形成するエッチングには、ドライエッチング法を用いてもよいし、ウェットエッチング法を用いてもよい。ドライエッチング法を用いることにより、深い溝１０を容易に形成することができる。ウェットエッチング法を用いることにより、ドライエッチング法よりも安いコストで溝１０を形成することができる。

【0045】

上記の一連の半導体装置の製造方法において、半導体製造装置によって半導体基板１の第１主面１１０の処理を行う場合には、第２主面１２０が半導体製造装置の基板ステージに吸着される。図１に示す半導体装置によれば、第１主面１１０に素子を形成する工程において、基板ステージに吸着される第２主面１２０に第２凸部１２が形成されていることにより、第２主面１２０の素子領域が基板ステージに密着することが防止される。このため、第２主面１２０に形成された素子が破損することが抑制される。そして、第２主面１２０に素子を形成する工程において、基板ステージに吸着される第１主面１１０に第１凸部１１が形成されていることにより、第１主面１１０の素子領域が基板ステージに密着することが防止される。このため、第１主面１１０に形成された素子が破損することが抑制される。

【0046】

これに対し、図１６に示す凸部を有さない第１比較例基板１Ａでは、第１主面１１０に素子を形成する工程において、第２主面１２０の素子領域が基板ステージ３００に密着する。このため、第２主面１２０に形成された素子が破損するおそれがある。また、第１比較例基板１Ａの第２主面１２０に素子を形成する工程において、第１主面１１０の素子領域が基板ステージ３００に密着する。このため、第１主面１１０に形成された素子が破損するおそれがある。

【0047】

上記のように、第１の実施形態に係る半導体装置によれば、半導体基板１の第１主面１１０と第２主面１２０のそれぞれに凸部を配置することによって段差を設けることにより、素子領域が基板ステージに密着することが防止される。このため、第１主面１１０と第２主面１２０の素子領域に形成した素子の破損を抑制することができる。

【0048】

また、図１７に示す第２比較例基板１Ｂのように主面に凸部を形成した場合に、第１凸部１１の内側および第２凸部１２の内側が空洞であると、第２比較例基板１Ｂの主面を吸着するときに第２比較例基板１Ｂが湾曲する。その結果、第２比較例基板１Ｂに形成されたコンデンサ構造などの素子が破壊されるおそれがある。しかし、図１に示した半導体装置によれば、凸部の内側を第１層間絶縁膜５１で埋め込むことにより、半導体基板１の主面を吸着するときに半導体基板１が湾曲することを抑制できる。

【0049】

なお、第１主面１１０と第２主面１２０に同様の構造の素子が対称に形成される場合には、半導体基板１に反りは発生しにくい。しかしながら、第１主面１１０に形成される素子と第２主面１２０に形成される素子の構造の相違に起因して、半導体基板１に反りが発生することが一般的である。半導体基板１に発生する反り量を抑制するために、第１層間絶縁膜５１について第１主面１１０に形成する膜厚と第２主面１２０に形成する膜厚を調整してもよい。すなわち、第１主面１１０に形成する第１凸部１１の高さと第２主面１２０に形成する第２凸部１２の高さを調整して、半導体基板１の反り量を抑制してもよい。例えば、第１主面１１０が凹むように半導体基板１が反りやすい場合には、第１主面１１０の第１層間絶縁膜５１の膜厚を、第２主面１２０の第１層間絶縁膜５１の膜厚よりも厚くしてもよい。

【0050】

以上に説明したように、本発明の第１の実施形態に係る半導体装置では、主面の外周領域に凸部を環状に設けることにより、製造工程において基板ステージに主面が押し付けられることに起因して素子が破損することを抑制できる。また、凸部の内側を埋め込んで素子領域を覆って層間絶縁膜が形成されているため、半導体基板１の反りの発生を抑制することができる。このため、第１の実施形態に係る半導体装置によれば、主面に形成された素子の破損を防止することができる。

【0051】

上記のように、第１の実施形態に係る半導体装置では、主面の素子領域をエッチングにより半導体基板１の厚さ方向に後退させることにより、凸部を形成する。つまり、凸部は半導体基板１の一部であり、凸部は半導体基板１と同一の材料である。このように半導体基板１を加工して凸部を形成し、半導体基板１と凸部が一体化していることにより、凸部を形成した後の半導体基板１の剛性を向上させることができる。すなわち、凸部の形成された部分では半導体基板１が厚くなり、半導体基板１の剛性が高くなる。

【0052】

図１に示したように、溝１０は、第１主面１１０から第２主面１２０まで半導体基板１を貫通してもよい。溝１０が半導体基板１を貫通することにより、溝１０の内部の導電層４０の面積が増大し、半導体基板１の単位面積当たりの容量密度を上げることができる。

【0053】

半導体基板１に、シリコン基板を用いてもよい。安価なシリコン基板を半導体基板１に使用することにより、半導体装置の製造コストを低減することができる。

【0054】

半導体基板１にシリコン基板を用いた場合に、半導体基板１の第１主面１１０の面方位を（１１０）とし、溝１０の側壁の面方位を（１１１）としてもよい。半導体基板１がシリコン基板の場合には、（１１１）面に沿って半導体基板１が劈開しやすい。このため、溝１０の長手方向の側壁を（１１１）面にすることにより、半導体基板１の（１１１）面が溝１０の長手方向の側壁を横切ることを防止できる。その結果、溝１０を分断する劈開の発生を抑制できる。また、第１主面１１０が（１１０）面であり溝１０の側壁が（１１１）面である場合に、溝１０の側壁が第１主面１１０と直交する。つまり、第１主面１１０から垂直に溝１０が深さ方向に延伸する。

【0055】

上記では、半導体基板１が導電性基板である場合について説明したが、半導体基板１が絶縁性基板であってもよい。半導体基板１が絶縁性であることにより、半導体基板１に複数の素子を形成した場合に、素子間を絶縁分離する分離領域を形成する必要がない。つまり、素子分離が容易である。なお、半導体基板１が絶縁性基板である場合には、半導体基板１と電極とを電気的に接続するコンタクトホールは不要である。

【0056】

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置では、チップダイシング工程において使用するダイシングブレードＢＬの刃幅よりも凸部の幅を狭く設定する。この場合、図１８Ａに示すようにダイシングブレードＢＬによって凸部に重なるダイシングラインＤＬに沿って半導体基板１を外周領域において切断することにより、第１凸部１１および第２凸部１２が削除される。その結果、図１８Ｂに示すように、チップ化された後の半導体装置では一方の端部から他方の端部まで主面が同一平面レベルである。例えば、ダイシングブレードＢＬの刃幅は１００μｍであり、凸部の幅は５０μｍ～８０μｍ程度である。その他の構成については、第２の実施形態に係る半導体装置は、第１の実施形態と同様である。

【0057】

第２の実施形態に係る半導体装置においても、主面の外周領域に凸部を環状に設けることにより、製造工程において基板ステージに素子領域が押し付けられることに起因して素子が破損することを抑制できる。また、凸部の内側を埋め込んで素子領域を覆って層間絶縁膜が形成されているため、半導体基板１の反りの発生を抑制することができる。

【0058】

更に、第２の実施形態に係る半導体装置によれば、第１凸部１１および第２凸部１２の幅を狭くすることにより、半導体基板１の主面における素子領域の割合を上げることができる。その結果、半導体装置の製造コストを低減することができる。他は、第２の実施形態に係る半導体装置は第１の実施形態と実質的に同様であるので、重複した説明を省略する。

【0059】

（第３の実施形態）
図１９に示す第３の実施形態に係る半導体装置は、凸部が半導体基板１と異なる材料である点が、凸部が半導体基板１と同じ材料である第１の実施形態と異なる。その他の構成については、第３の実施形態に係る半導体装置は、第１の実施形態と同様である。

【0060】

図１９に示す半導体装置の凸部は、例えば酸化膜などの絶縁材料を採用してもよい。凸部の材料として半導体基板１の主面に形成した酸化膜をパターニングして第１凸部１１と第２凸部１２を形成することにより、半導体基板１の主面をエッチングして凸部を形成する工程を除外できる。したがって、凸部を半導体基板１と異なる材料にすることにより、例えばドライエッチング法を用いて主面をエッチングすることによる半導体基板１のダメージを抑制できる。

【0061】

図１９に示す半導体装置においても、主面の外周領域に凸部を環状に設けることにより、製造工程において基板ステージに素子領域が押し付けられることに起因して素子が破損することを抑制できる。また、凸部の内側を埋め込んで素子領域を覆って層間絶縁膜が形成されているため、半導体基板１の反りの発生を抑制することができる。他は、第３の実施形態に係る半導体装置は第１又は第２の実施形態と実質的に同様であるので、重複した説明を省略する。例えば、第３の実施形態に係る半導体装置においても、チップダイシング工程において凸部を削除してもよい。

【0062】

（第４の実施形態）
図２０に示す第４の実施形態に係る半導体装置は、内部にコンデンサ構造が構成された溝１０が第１主面１１０のみに形成され、第２主面１２０に溝１０が形成されていない。つまり、図２０に示す半導体装置は、第１主面１１０から延伸する溝１０が第２主面１２０に達していないことが、溝１０が第１主面１１０から第２主面１２０まで半導体基板１を貫通している第１の実施形態に係る半導体装置と異なる点である。その他の構成については、第４の実施形態に係る半導体装置は、第１の実施形態と同様である。

【0063】

図２０に示す半導体装置では、第１電極２１と第２電極２２のいずれも半導体基板１の第１主面１１０側の層間絶縁膜５０の表面に配置されている。第１電極２１と第２電極２２は、コンタクトホールを介して導電層４０のいずれか又は半導体基板１と電気的に接続されている。半導体基板１の第２主面１２０には、誘電層３０と導電層４０が交互に積層されている。半導体基板１の第２主面１２０に第２凸部１２が形成され、層間絶縁膜５０により平坦化されている。

【0064】

図２０に示す半導体装置では、第１主面１１０に素子を形成する工程において、第２主面１２０が基板ステージに吸着される。このとき、第２凸部１２によって、第２主面１２０の素子領域が保護される。言い換えると、第２主面１２０の素子領域に形成された図２０には図示されていない素子の破損が抑制される。また、第１主面１１０と第２主面１２０のいずれかのみに素子領域が設定された半導体基板１を備える半導体装置であっても、素子領域の周囲を囲むように凸部を形成することにより、素子領域に形成された素子の破損を抑制できる。更に、凸部の内側を層間絶縁膜で埋め込むことにより、半導体基板１の反りの発生を抑制できる。

【0065】

以上に説明したように、第４の実施形態に係る半導体装置においても、主面の外周領域に凸部を環状に設けることにより、製造工程において基板ステージに素子領域が押し付けられることに起因して素子が破損することを抑制できる。また、凸部の内側を埋め込んで素子領域を覆って層間絶縁膜が形成されているため、半導体基板１の反りの発生を抑制することができる。

【0066】

他は、第４の実施形態に係る半導体装置は第１乃至第３の実施形態と実質的に同様であるので、重複した説明を省略する。例えば、第４の実施形態に係る半導体装置においても、チップダイシング工程において凸部を削除してもよいし、凸部を半導体基板１と異なる材料にしてもよい。

【0067】

（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0068】

例えば、凸部の形成と同時に、製造工程で使用するマスクパターンと半導体基板１を位置合わせするための位置合わせパターンを外周領域に形成してもよい。位置合わせパターンを用いて、半導体装置のそれぞれの製造工程で使用されるマスクパターンについて半導体基板１を基準とする位置合わせが行われる。例えば、図２１に示すように、凸部の表面に位置合わせパターン８０を形成してもよい。凸部と同時に位置合わせパターンを形成することにより、位置合わせパターンのみを形成する工程を行う必要がなく、半導体装置の製造工程を低減することができる。

【0069】

上記では導電層４０がｎ型のポリシリコン膜である場合を説明したが、導電層４０がｐ型のポリシリコン膜であってもよい。或いは、導電層４０が他の半導体材料であってもよいし、金属材などの導電性材料であってもよい。例えば、導電層４０の材料が、導電型ポリ炭化珪素、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）であってもよい。また、電極の材料は、Ｔｉ／Ａｌ以外の例えば銀（Ａｇ）、ニッケル（Ｎｉ）などの金属材であってもよい。

【符号の説明】

【0070】

１ 半導体基板
１０ 溝
１１ 第１凸部
１２ 第２凸部
２１ 第１電極
２２ 第２電極
３０ 誘電層
４０ 導電層
５０ 層間絶縁膜
１１０ 第１主面
１２０ 第２主面

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図15A】

【図15B】

【図16】

【図17】

【図18A】

【図18B】

【図19】

【図20】

【図21】