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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024115311
(43)【公開日】2024-08-26
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20240819BHJP
G11C 16/04 20060101ALI20240819BHJP
G11C 16/08 20060101ALI20240819BHJP
G11C 16/26 20060101ALI20240819BHJP
G06F 11/10 20060101ALI20240819BHJP
【ＦＩ】
G06F12/00 560F
G11C16/04 170
G11C16/08 120
G11C16/26 100
G06F12/00 597U
G06F11/10 662
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023020942
(22)【出願日】2023-02-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】武田 奈穂美
(72)【発明者】
【氏名】白川 政信
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160MM20
5B225BA01
5B225BA19
5B225DA10
5B225DE08
5B225EA05
5B225FA01
(57)【要約】
【課題】高精度に読出し電圧を推定する。
【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のブロックを含む不揮発性メモリと、第１ブロック内の第１メモリセルから第１読出し電圧を用いてデータを読み出す第１読出し処理、及び第１ブロック内の第２メモリセルから第２読出し電圧を用いてデータを読み出す第２読出し処理を実行するメモリコントローラと、を備える。メモリコントローラは、第１条件が満たされると、第１読出し電圧及び第２読出し電圧の差を第１値に維持し、第１読出し電圧及び第２読出し電圧をいずれも変更し、第１条件が満たされた後に第２条件が満たされると、第１読出し電圧及び第２読出し電圧の差を第１値から第１値と異なる第２値に変更し、第１読出し電圧及び第２読出し電圧の少なくとも一方を変更するように構成される。
【選択図】図１４
【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のブロックを含む不揮発性メモリと、第１ブロック内の第１メモリセルから第１読出し電圧を用いてデータを読み出す第１読出し処理、及び第１ブロック内の第２メモリセルから第２読出し電圧を用いてデータを読み出す第２読出し処理を実行するメモリコントローラと、を備える。メモリコントローラは、第１条件が満たされると、第１読出し電圧及び第２読出し電圧の差を第１値に維持し、第１読出し電圧及び第２読出し電圧をいずれも変更し、第１条件が満たされた後に第２条件が満たされると、第１読出し電圧及び第２読出し電圧の差を第１値から第１値と異なる第２値に変更し、第１読出し電圧及び第２読出し電圧の少なくとも一方を変更するように構成される。
【選択図】図１４
【特許請求の範囲】
【請求項1】
各々が複数のメモリセルを含む複数のブロックを含む不揮発性メモリと、
第１ブロック内の第１メモリセルから第１読出し電圧を用いてデータを読み出す第１読出し処理、及び前記第１ブロック内の第２メモリセルから第２読出し電圧を用いてデータを読み出す第２読出し処理を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、
第１条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧をいずれも変更し、
前記第１条件が満たされた後に第２条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を前記第１値から前記第１値と異なる第２値に変更し、前記第１読出し電圧及び前記第２読出し電圧の少なくとも一方を変更する
ように構成される、
メモリシステム。
第１ブロック内の第１メモリセルから第１読出し電圧を用いてデータを読み出す第１読出し処理、及び前記第１ブロック内の第２メモリセルから第２読出し電圧を用いてデータを読み出す第２読出し処理を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、
第１条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧をいずれも変更し、
前記第１条件が満たされた後に第２条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を前記第１値から前記第１値と異なる第２値に変更し、前記第１読出し電圧及び前記第２読出し電圧の少なくとも一方を変更する
ように構成される、
メモリシステム。
【請求項2】
第１メモリセル及び第２メモリセルを含む第１ブロック、並びに第３メモリセル及び第４メモリセルを含む第２ブロックを含む不揮発性メモリと、
前記第１メモリセルから第１読出し電圧を用いてデータを読み出す第１読出し処理、前記第２メモリセルから第２読出し電圧を用いてデータを読み出す第２読出し処理、前記第３メモリセルから第３読出し電圧を用いてデータを読み出す第３読出し処理、前記第４メモリセルから第４読出し電圧を用いてデータを読み出す第４読出し処理を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、
前記第１読出し電圧及び前記第２読出し電圧の差を第１値から前記第１値と異なる第２値に変更し、前記第１読出し電圧及び前記第２読出し電圧の少なくとも一方を変更し、
前記第３読出し電圧及び前記第４読出し電圧の差を第３値から前記第３値と異なる第４値に変更し、前記第３読出し電圧及び前記第４読出し電圧の少なくとも一方を変更する
ように構成され、
前記第１値と前記第２値との差は、前記第３値と前記第４値との差と異なる、
メモリシステム。
前記第１メモリセルから第１読出し電圧を用いてデータを読み出す第１読出し処理、前記第２メモリセルから第２読出し電圧を用いてデータを読み出す第２読出し処理、前記第３メモリセルから第３読出し電圧を用いてデータを読み出す第３読出し処理、前記第４メモリセルから第４読出し電圧を用いてデータを読み出す第４読出し処理を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、
前記第１読出し電圧及び前記第２読出し電圧の差を第１値から前記第１値と異なる第２値に変更し、前記第１読出し電圧及び前記第２読出し電圧の少なくとも一方を変更し、
前記第３読出し電圧及び前記第４読出し電圧の差を第３値から前記第３値と異なる第４値に変更し、前記第３読出し電圧及び前記第４読出し電圧の少なくとも一方を変更する
ように構成され、
前記第１値と前記第２値との差は、前記第３値と前記第４値との差と異なる、
メモリシステム。
【請求項3】
前記メモリコントローラは、前記第１読出し電圧及び前記第２読出し電圧の少なくとも一方を変更することと、前記第３読出し電圧及び前記第４読出し電圧の少なくとも一方を変更することとを、独立に実行するように構成される、
請求項２記載のメモリシステム。
請求項２記載のメモリシステム。
【請求項4】
前記メモリコントローラは、
第１条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧をいずれも変更し、
前記第１条件が満たされた後に第２条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を前記第１値から前記第２値に変更し、前記第１読出し電圧及び前記第２読出し電圧の少なくとも一方を変更する
ように構成される、
請求項２記載のメモリシステム。
第１条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧をいずれも変更し、
前記第１条件が満たされた後に第２条件が満たされると、前記第１読出し電圧及び前記第２読出し電圧の差を前記第１値から前記第２値に変更し、前記第１読出し電圧及び前記第２読出し電圧の少なくとも一方を変更する
ように構成される、
請求項２記載のメモリシステム。
【請求項5】
前記メモリコントローラは、前記第１読出し電圧及び前記第２読出し電圧のいずれも変更することと、前記第３読出し電圧及び前記第４読出し電圧のいずれも変更することとを、独立に実行するように構成される、
請求項４記載のメモリシステム。
請求項４記載のメモリシステム。
【請求項6】
前記第１条件は、前記第１メモリセル及び前記第２メモリセルにデータが書き込まれてから第１期間が経過することを含む、
請求項１又は請求項４記載のメモリシステム。
請求項１又は請求項４記載のメモリシステム。
【請求項7】
前記第２条件は、
前記第１メモリセル及び前記第２メモリセルにデータが書き込まれてから前記第１期間より長い第２期間が経過すること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックからデータが読み出されること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックから第１閾値以上のフェイルビットを含むデータが読み出されること、
を含む、
請求項６記載のメモリシステム。
前記第１メモリセル及び前記第２メモリセルにデータが書き込まれてから前記第１期間より長い第２期間が経過すること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックからデータが読み出されること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックから第１閾値以上のフェイルビットを含むデータが読み出されること、
を含む、
請求項６記載のメモリシステム。
【請求項8】
前記第１条件は、前記メモリコントローラが外部のホストからの命令に依らずに前記第１読出し処理を実行することを含む、
請求項１又は請求項４記載のメモリシステム。
請求項１又は請求項４記載のメモリシステム。
【請求項9】
前記第２条件は、
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックからデータが読み出されること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックから第１閾値以上のフェイルビットを含むデータが読み出されること、
を含む、
請求項８記載のメモリシステム。
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックからデータが読み出されること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックから第１閾値以上のフェイルビットを含むデータが読み出されること、
を含む、
請求項８記載のメモリシステム。
【請求項10】
前記第１条件は、前記第１ブロックから第２閾値以上のフェイルビットを含むデータが読み出されることを含む、
請求項１又は請求項４記載のメモリシステム。
請求項１又は請求項４記載のメモリシステム。
【請求項11】
前記第２条件は、
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックからデータが読み出されること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックから第１閾値以上のフェイルビットを含むデータが読み出されること、
を含む、
請求項１０記載のメモリシステム。
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックからデータが読み出されること、又は
前記差を前記第１値に維持し、前記第１読出し電圧及び前記第２読出し電圧がいずれも変更された後に、前記第１ブロックから第１閾値以上のフェイルビットを含むデータが読み出されること、
を含む、
請求項１０記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、不揮発性メモリからフェイルビット数の少ないデータを読み出すための適切な読出し電圧を算出する機能を有する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０２９３２０４号明細書
【特許文献2】米国特許出願公開第２０２１／０３５７２８９号明細書
【特許文献3】米国特許出願公開第２０２２／００２７０８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
適切な読出し電圧を算出する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のブロックを含む不揮発性メモリと、第１ブロック内の第１メモリセルから第１読出し電圧を用いてデータを読み出す第１読出し処理、及び上記第１ブロック内の第２メモリセルから第２読出し電圧を用いてデータを読み出す第２読出し処理を実行するメモリコントローラと、を備える。上記メモリコントローラは、第１条件が満たされると、上記第１読出し電圧及び上記第２読出し電圧の差を第１値に維持し、上記第１読出し電圧及び上記第２読出し電圧をいずれも変更し、上記第１条件が満たされた後に第２条件が満たされると、上記第１読出し電圧及び上記第２読出し電圧の差を上記第１値から上記第１値と異なる第２値に変更し、上記第１読出し電圧及び上記第２読出し電圧の少なくとも一方を変更するように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図。
【図3】第１実施形態に係る不揮発性メモリの構成の一例を示す回路図。
【図4】第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の一例を示す図。
【図5】第１実施形態に係るメモリシステムに記憶される補正量情報の構成の一例を示す図。
【図6】第１実施形態に係るメモリシステムに記憶されるオフセット情報の構成の一例を示す図。
【図7】第１実施形態に係るメモリシステムにおける読出し処理で適用される読出し電圧の一例を示す図。
【図8】第１実施形態に係るメモリシステムにおける補正量適用処理の一例を示すフローチャート。
【図9】第１実施形態に係るメモリシステムにおける補正量算出処理に適用される第１方式の一例を示す図。
【図10】第１実施形態に係るメモリシステムにおける補正量算出処理に適用される第２方式の一例を示す図。
【図11】第１実施形態に係るメモリシステムにおける補正量適用処理の発動条件の組合せの一例を示す図。
【図12】第１実施形態に係るメモリシステムにおけるオフセットテーブル抽出処理の一例を示すフローチャート。
【図13】第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第１例を示す図。
【図14】第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第２例を示す図。
【図15】第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第３例を示す図。
【図16】第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第４例を示す図。
【図17】第１実施形態の変形例に係るメモリシステムにおけるオフセットテーブル抽出処理の一例を示すフローチャート。
【図18】第２実施形態に係るメモリシステムにおけるオフセットテーブル抽出処理の一例を示すフローチャート。
【図19】第２実施形態の変形例に係るメモリシステムにおけるオフセットテーブルマージ処理の一例を示すフローチャート。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【0008】
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【0009】
【0010】
ホスト２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
【0011】
メモリシステム３は、ホスト２に接続されるように構成される記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、又はＳＳＤ（Solid State Drive）である。メモリシステム３は、ホスト２からの要求に応じてデータの書込み処理、読出し処理、消去処理を実行する。メモリシステム３は、内部処理として書込み処理、読出し処理、及び消去処理を実行してもよい。内部処理とは、ホスト２からの要求に依ることなくメモリシステム３内で実行される処理である。
【0012】
１．１．２ メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
第１実施形態に係るメモリシステムの内部構成について説明する。
【0013】
メモリシステム３は、メモリコントローラ１０、不揮発性メモリ２０、及び揮発性メモリ３０を含む。
【0014】
メモリコントローラ１０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ１０は、ホスト２からの要求に基づいて、不揮発性メモリ２０を制御する。
【0015】
具体的には、例えば、メモリコントローラ１０は、ホスト２からの書込み要求に基づいて、書込みデータを不揮発性メモリ２０に書き込む。また、メモリコントローラ１０は、ホスト２からの読出し要求に基づいて、読出しデータを不揮発性メモリ２０から読み出す。そして、メモリコントローラ１０は、読出しデータに基づくデータをホスト２に送信する。
【0016】
不揮発性メモリ２０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ２０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ３）を含む。各ブロックＢＬＫは、各々が複数のメモリセルを含む。各メモリセルは、不揮発にデータを記憶する。ブロックＢＬＫは、例えば、データの消去単位である。
【0017】
揮発性メモリ３０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。揮発性メモリ３０には、不揮発性メモリ２０からデータを読み出す際に用いられる読出し電圧に関する情報等が記憶される。具体的には、例えば、揮発性メモリ３０には、補正量情報３１及びオフセット情報３２が記憶される。なお、補正量情報３１及びオフセット情報３２は、不揮発性メモリ２０に記憶されてもよい。補正量情報３１及びオフセット情報３２の詳細については後述する。
【0018】
１．１．３ メモリコントローラ
次に、引き続き図１を参照して、メモリコントローラ１０の内部構成について説明する。メモリコントローラ１０は、制御回路１１、不揮発性メモリインタフェース回路（ＮＶＭＩ／Ｆ）１２、ホストインタフェース回路（ホストＩ／Ｆ）１３、揮発性メモリインタフェース回路（ＶＭＩ／Ｆ）１４、バッファメモリ１５、ＥＣＣ（Error Correction and Check）回路１６、及び補正量算出回路１７を含む。以下に説明される制御回路１１、不揮発性メモリインタフェース回路１２、ホストインタフェース回路１３、揮発性メモリインタフェース回路１４、バッファメモリ１５、ＥＣＣ回路１６、及び補正量算出回路１７の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
次に、引き続き図１を参照して、メモリコントローラ１０の内部構成について説明する。メモリコントローラ１０は、制御回路１１、不揮発性メモリインタフェース回路（ＮＶＭＩ／Ｆ）１２、ホストインタフェース回路（ホストＩ／Ｆ）１３、揮発性メモリインタフェース回路（ＶＭＩ／Ｆ）１４、バッファメモリ１５、ＥＣＣ（Error Correction and Check）回路１６、及び補正量算出回路１７を含む。以下に説明される制御回路１１、不揮発性メモリインタフェース回路１２、ホストインタフェース回路１３、揮発性メモリインタフェース回路１４、バッファメモリ１５、ＥＣＣ回路１６、及び補正量算出回路１７の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
【0019】
制御回路１１は、メモリコントローラ１０の全体を制御する回路である。制御回路１１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。
【0020】
不揮発性メモリインタフェース回路１２は、メモリコントローラ１０と不揮発性メモリ２０との間の通信を司る。不揮発性メモリインタフェース回路１２は、メモリバスＭＢを介して不揮発性メモリ２０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0021】
ホストインタフェース回路１３は、メモリコントローラ１０とホスト２との間の通信を司る。ホストインタフェース回路１３は、ホストバスを介してホスト２と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial Attached SCSI (Small Computer System Interface)）、ＳＡＴＡ（Serial ATA (Advanced Technology Attachment)）、又はＰＣＩｅＴＭ（Peripheral Component Interconnect express）に準拠する。
【0022】
揮発性メモリインタフェース回路１４は、メモリコントローラ１０と揮発性メモリ３０との間の通信を司る。揮発性メモリ３０とメモリコントローラ１０との間を接続するバスは、例えば、ＤＲＡＭインタフェース規格に準拠する。
【0023】
バッファメモリ１５は、例えば、ＳＲＡＭ（Static Random Access Memory）である。バッファメモリ１５は、ホスト２と不揮発性メモリ２０との間でデータをバッファリングする。具体的には、バッファメモリ１５は、書込みデータ、及び読出しデータを一時的に記憶する。
【0024】
ＥＣＣ回路１６は、不揮発性メモリ２０に記憶されるデータに関する誤り検出処理及び誤り訂正処理を行う。すなわち、データの書込み処理時には、ＥＣＣ回路１６は、書込みデータに誤り訂正符号を付与する。データの読出し処理時には、ＥＣＣ回路１６は、読出しデータを復号し、フェイルビットの有無を検出する。フェイルビットとは、あるメモリセルから読み出されたデータ（１以上のビットを含む）のうち、当該メモリセルに書き込まれたデータと異なるビットである。そしてフェイルビットが検出された際には、ＥＣＣ回路１６は、フェイルビットの位置を特定し、誤り訂正処理を実行する。誤り訂正処理の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose‐Chaudhuri‐Hocquenghem）符号やＲＳ（Reed‐Solomon）符号等を用いることができ、軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。以下では、特に断らない限り、誤り訂正処理には、硬判定復号が適用されるものとする。
【0025】
補正量算出回路１７は、補正量算出処理を実行するように構成される回路である。補正量算出処理は、読出し電圧の初期値と適切な読出し電圧との間の差分（補正量）を算出する処理である。補正量算出回路１７は、不揮発性メモリ２０からの１又は複数の読出しデータを用いて、補正量算出処理を実行する。補正量算出回路１７は、ＥＣＣ回路１６による誤り検出処理の結果を更に用いて、補正量算出処理を実行してもよい。
【0026】
１．１．４ メモリバス
次に、不揮発性メモリ２０とメモリコントローラ１０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
次に、不揮発性メモリ２０とメモリコントローラ１０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
【0027】
メモリバスＭＢで用いられる信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
【0028】
チップイネーブル信号ＣＥｎは、不揮発性メモリ２０をイネーブルにするための信号である。
【0029】
コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、不揮発性メモリ２０への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ２０に通知する信号である。
【0030】
ライトイネーブル信号ＷＥｎは、入力信号Ｉ／Ｏを不揮発性メモリ２０に取り込ませるための信号である。
【0031】
リードイネーブル信号ＲＥｎは、不揮発性メモリ２０から出力信号Ｉ／Ｏを読み出すための信号である。
【0032】
ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を不揮発性メモリ２０に指示するための信号である。
【0033】
レディ・ビジー信号ＲＢｎは、不揮発性メモリ２０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来ない状態である。レディ・ビジー信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。
【0034】
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ２０とメモリコントローラ１０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、並びに書込みデータ及び読出しデータ等のデータを含む。
【0035】
１．１．５ 不揮発性メモリ
次に、不揮発性メモリ２０の構成について説明する。図３は、第１実施形態に係る構成の一例を示す回路図である。図３では、一例として、ブロックＢＬＫ０の構成が示される。他のブロックＢＬＫ１～ＢＬＫ３の構成は、ブロックＢＬＫ０の構成と同等である。ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
次に、不揮発性メモリ２０の構成について説明する。図３は、第１実施形態に係る構成の一例を示す回路図である。図３では、一例として、ブロックＢＬＫ０の構成が示される。他のブロックＢＬＫ１～ＢＬＫ３の構成は、ブロックＢＬＫ０の構成と同等である。ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
【0036】
各ストリングユニットＳＵは、ビット線ＢＬ０、ＢＬ１、…、及びＢＬｍ（ｍは、２以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0037】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
【0038】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
【0039】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0040】
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ０～ＢＬＫ３の各々に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。
【0041】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。つまり、１ページデータは、セルユニットＣＵ内のメモリセルトランジスタＭＴの数に応じた列数を有する１ビットデータ列のデータ領域である。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビットデータ数に応じて２ページデータ以上の記憶容量を有し得る。
【0042】
なお、以上で説明したブロックＢＬＫの回路構成はあくまで一例であり、これに限定されない。例えば、ビット線ＢＬの本数は、３本以上に限らず、１本又は２本でもよい。不揮発性メモリ２０に含まれるブロックＢＬＫの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
【0043】
以下では、１つのメモリセルトランジスタＭＴが２ビットデータを記憶することができる場合について説明する。この場合、メモリセルトランジスタＭＴに２ビットのデータを記憶させる書込みモードは、ＭＬＣ（Multi Level Cell）モードとも呼ばれる。ＭＬＣモードによって書き込まれたメモリセルトランジスタが記憶する２ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合を“下位ページ”と呼び、上位ビットの集合を“上位ページ”と呼ぶ。
【0044】
図４は、第１実施形態に係る複数のメモリセルトランジスタＭＴの閾値電圧分布の一例を示す模式図である。メモリセルトランジスタＭＴが２ビットのデータを記憶する場合、その閾値電圧の分布は４個に分けられる。この４個の閾値電圧分布を、閾値電圧が低いものから順に“Ｅｒ”状態（ステート）、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶ。
【0045】
また、図４に示す電圧ＶＡ、ＶＢ、及びＶＣはそれぞれ、読出し処理の際に隣り合う２つの状態を区別するために用いられる。電圧ＶＲＥＡＤは、読出し処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、ＶＡ＜ＶＢ＜ＶＣ＜ＶＲＥＡＤである。
【0046】
上述した閾値電圧分布のうち“Ｅｒ”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｅｒ”状態における閾値電圧は、電圧ＶＡ未満である。“Ａ”状態における閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”状態における閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”状態における閾値電圧は、電圧ＶＣ以上且つ電圧ＶＲＥＡＤ未満である。
【0047】
上述した４個の閾値電圧分布は、下位ビット、及び上位ビットを含む２ビット（２ページ）データを書き込むことで形成される。そして４個の閾値電圧分布が、それぞれ異なる２ビットのデータに対応する。以下では、各状態に含まれるメモリセルトランジスタＭＴに対して、“上位ビット／下位ビット”に以下に示すようにデータを割り付けるものとする。
【0048】
“Ｅｒ”状態に含まれるメモリセルトランジスタＭＴは、“１１”データを記憶する。“Ａ”状態に含まれるメモリセルトランジスタＭＴは、“０１”データを記憶する。“Ｂ”状態に含まれるメモリセルトランジスタＭＴは、“００”データを記憶する。“Ｃ”状態に含まれるメモリセルトランジスタＭＴは、“１０”データを記憶する。
【0049】
下位ページの読出し処理は、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢを読出し電圧として用いる読出し処理ＢＲを含む。上位ページの読出し処理は、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡを読出し電圧として用いる読出し処理ＡＲ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣを読出し電圧として用いる読出し処理ＣＲを含む。
【0050】
なお、メモリコントローラ１０は、読出し処理に適用する読出し電圧ＶＡ、ＶＢ、及びＶＣを、読出し電圧の初期値ＶＡｉｎｉ、ＶＢｉｎｉ、及びＶＣｉｎｉからの補正量を示すＤＡＣ（Digital to Analogue Converter）値でそれぞれ管理する。読出し電圧の初期値ＶＡｉｎｉ、ＶＢｉｎｉ、及びＶＣｉｎｉは、全てのメモリ領域に共通して適用される値である。
【0051】
補正量は、基準補正量及びオフセットテーブルの組により表される。基準補正量及びオフセットテーブルの組は、所定のメモリ領域毎に互いに独立に適用される。基準補正量は、対応する所定のメモリ領域で共通して適用されるＤＡＣ値である。オフセットテーブルは、対応する所定のメモリ領域内の部分メモリ領域に対して個別に適用されるＤＡＣ値（オフセット補正量）の組である。以下では、基準補正量及びオフセットテーブルの組が共通して適用される所定のメモリ領域の範囲がブロックＢＬＫであり、オフセット補正量が適用される部分メモリ領域の範囲がセルユニットＣＵである場合について説明するが、これに限られない。例えば、複数の基準補正量が１個のブロックＢＬＫ内の互いに異なるメモリ領域に適用されてもよい。１個の基準補正量が複数のブロックＢＬＫにわたって適用されてもよい。また、オフセット補正量が複数のセルユニットＣＵにわたって適用されてもよい。
【0052】
１．１．６ バッファメモリ
図５は、第１実施形態に係るメモリシステムに記憶される補正量情報の構成の一例を示す図である。図６は、第１実施形態に係るメモリシステムに記憶されるオフセット情報の構成の一例を示す図である。
図５は、第１実施形態に係るメモリシステムに記憶される補正量情報の構成の一例を示す図である。図６は、第１実施形態に係るメモリシステムに記憶されるオフセット情報の構成の一例を示す図である。
【0053】
補正量情報３１には、各ブロックＢＬＫに適用される基準補正量を示すＤＡＣ値と、各ブロックＢＬＫに適用されるオフセットテーブルを示すポインタと、の組が記憶される。オフセット情報３２には、複数のオフセットテーブルが記憶される。すなわち、補正量情報３１に記憶されるオフセットテーブルのポインタは、オフセット情報３２に記憶される複数のオフセットテーブルのうちの１個のオフセットテーブルを示す。
【0054】
図５の例では、補正量情報３１を参照することにより、ブロックＢＬＫ０には、基準補正量としてＤＡＣ値ΔＶＡ０、ΔＶＢ０、及びΔＶＣ０が適用され、オフセットテーブルＴＢａが適用されることが分かる。また、ブロックＢＬＫ１には、基準補正量としてＤＡＣ値ΔＶＡ１、ΔＶＢ１、及びΔＶＣ１が適用され、オフセット補正量としてオフセットテーブルＴＢａが適用されることが分かる。
【0055】
オフセットテーブルは、セルユニットＣＵ（に対応するワード線ＷＬ）と、当該セルユニットＣＵに適用されるオフセット補正量を示すステート毎のＤＡＣ値とが関連づけられた情報を、ブロックＢＬＫ単位でまとめた情報である。
【0056】
図６の例では、オフセットテーブルＴＢａが適用される場合、ワード線ＷＬ０に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値δＶＡ０ａ、δＶＢ０ａ、及びδＶＣ０ａが適用される。ワード線ＷＬ１に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値δＶＡ１ａ、δＶＢ１ａ、及びδＶＣ１ａが適用される。ワード線ＷＬ２に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値δＶＡ２ａ、δＶＢ２ａ、及びδＶＣ２ａが適用される。ワード線ＷＬ４に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値δＶＡ４ａ、δＶＢ４ａ、及びδＶＣ４ａが適用される。ワード線ＷＬ５に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値δＶＡ５ａ、δＶＢ５ａ、及びδＶＣ５ａが適用される。ワード線ＷＬ６に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値δＶＡ６ａ、δＶＢ６ａ、及びδＶＣ６ａが適用される。ワード線ＷＬ７に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値δＶＡ７ａ、δＶＢ７ａ、及びδＶＣ７ａが適用される。一方、ワード線ＷＬ３に対応するセルユニットＣＵには、オフセット補正量としてＤＡＣ値“０”が適用される。
【0057】
このように、オフセットテーブル内でオフセット補正量が対応づけられるワード線ＷＬのうち、ＤＡＣ値“０”が適用されるワード線ＷＬ（図６の例ではワード線ＷＬ３）を、以下では「基準ＷＬ」と呼ぶ。また、オフセットテーブル内でオフセット補正量が対応づけられるワード線ＷＬのうち、基準ＷＬ以外の所定の１本のワード線ＷＬ（図６の例ではワード線ＷＬ７）を、以下では「参照ＷＬ」と呼ぶ。後述する補正量適用処理において、基準ＷＬは、固定されている。これに対して、後述する補正量適用処理において、参照ＷＬは、固定されていてもよいし、動的に変更されてもよい。
【0058】
以上のような基準補正量及びオフセットテーブルを組み合わせることにより、全てのブロックＢＬＫ内の全てのセルユニットＣＵに対する読出し電圧の初期値に対する補正量を決定することができる。
【0059】
図７は、第１実施形態に係るメモリシステムにおける読出し処理で適用される読出し電圧の一例を示す図である。図７の例では、図５に示される補正量情報３１及び図６に示されるオフセット情報３２に基づいて決定される、ブロックＢＬＫ０に適用される読出し電圧ＶＢが示される。
【0060】
基準ＷＬであるワード線ＷＬ３に適用されるオフセット補正量は、“０”である。このため、ワード線ＷＬ３に適用される読出し電圧ＶＢは、ＶＢｉｎｉ＋ΔＶＢ０となる。一方、基準ＷＬ以外のワード線ＷＬｊ（ｊ＝０～２，４～７）に適用される読出し電圧ＶＢは、ＶＢｉｎｉ＋ΔＶＢ０＋δＶＢｊａとなる。
【0061】
以下では、基準ＷＬに適用される読出し電圧の初期値との差を「基準補正量」と呼ぶ。また、参照ＷＬに適用される読出し電圧の初期値との差を「参照補正量」と呼ぶ。すなわち、図７の例では、基準補正量がΔＶＢ０であり、参照補正量がΔＶＢ０＋δＶＢ７ａである。
【0062】
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
【0063】
１．２．１ 補正量適用処理
図８は、第１実施形態に係るメモリシステムにおける補正量適用処理の一例を示すフローチャートである。
図８は、第１実施形態に係るメモリシステムにおける補正量適用処理の一例を示すフローチャートである。
【0064】
対象のブロックＢＬＫにデータが書き込まれると（開始）、制御回路１１は、読出し電圧の初期値に、初期設定されたオフセットテーブルを、以降の読出し処理に適用する（Ｓ１１）。
【0065】
制御回路１１は、第１条件を満たすか否かを判定する（Ｓ１２）。第１条件の詳細については、後述する。
【0066】
第１条件が満たされない場合（Ｓ１２；ｎｏ）、制御回路１１は引き続き、読出し電圧の初期値に、初期設定されたオフセットテーブルを適用する（Ｓ１１）。そして、後続するＳ１２の処理が実行される。このように、第１条件が満たされるまで、Ｓ１１の処理及びＳ１２の処理が繰り返される。
【0067】
第１条件が満たされた場合（Ｓ１２；ｙｅｓ）、補正量算出回路１７は、基準ＷＬについて補正量算出処理を実行することにより、基準補正量を算出する（Ｓ１３）。
【0068】
Ｓ１３の処理の後、制御回路１１は、Ｓ１１の処理で適用した読出し電圧の設定を変更する。すなわち、制御回路１１は、読出し電圧の初期値に、初期設定されたオフセットテーブルと、Ｓ１３の処理で算出された基準補正量とを、以降の読出し処理に適用する（Ｓ１４）。
【0069】
制御回路１１は、第２条件を満たすか否かを判定する（Ｓ１５）。第２条件の詳細については、後述する。
【0070】
第２条件が満たされない場合（Ｓ１５；ｎｏ）、制御回路１１は、対象のブロックＢＬＫに新たなデータが書き込まれたか否かを判定する（Ｓ１６）。
【0071】
対象のブロックＢＬＫに新たなデータが書き込まれていない場合（Ｓ１６；ｎｏ）、制御回路１１は引き続き、第２条件を満たすか否かを判定する（Ｓ１５）。そして、後続するＳ１６の処理が実行される。このように、対象のブロックＢＬＫに新たなデータが書き込まれていない場合には、第２条件が満たされるまで、Ｓ１５の処理及びＳ１６の処理が繰り返される。
【0072】
対象のブロックＢＬＫに新たなデータが書き込まれた場合（Ｓ１６；ｙｅｓ）、制御回路１１は、読出し電圧の初期値に、初期設定されたオフセットテーブルを適用する（Ｓ１１）。そして、後続するＳ１２～Ｓ１６の処理が実行される。このように、対象のブロックＢＬＫに新たなデータが書き込まれた場合には、第２条件が満たされるまで、Ｓ１１～Ｓ１６の処理が繰り返される。
【0073】
第２条件が満たされた場合（Ｓ１５；ｙｅｓ）、補正量算出回路１７は、参照ＷＬについて補正量算出処理を実行することにより、参照補正量を算出する（Ｓ１７）。
【0074】
制御回路１１は、Ｓ１３の処理で算出された基準補正量及びＳ１７の処理で算出された参照補正量に基づき、以降の読出し処理に適用されるオフセットテーブルを抽出する（Ｓ１８）。
【0075】
制御回路１１は、読出し電圧の初期値に、Ｓ１３の処理で算出された基準補正量と、Ｓ１９の処理で抽出されたオフセットテーブルを、以降の読出し処理に適用する（Ｓ１９）。
【0076】
Ｓ１９の処理の後、補正量適用処理は終了となる（終了）。
【0077】
１．２．２ 補正量算出処理
次に、Ｓ１３の処理における基準補正量の算出、及びＳ１７の処理における参照補正量の算出に用いられる補正量算出処理の詳細について説明する。以下では、読出し電圧の初期値を使用して読み出されたデータに基づく補正量算出処理について説明する。
（第１方式）
まず、第１方式について説明する。
次に、Ｓ１３の処理における基準補正量の算出、及びＳ１７の処理における参照補正量の算出に用いられる補正量算出処理の詳細について説明する。以下では、読出し電圧の初期値を使用して読み出されたデータに基づく補正量算出処理について説明する。
（第１方式）
まず、第１方式について説明する。
【0078】
第１方式では、制御回路１１は、対象のワード線ＷＬに接続された所定のストリングユニットＳＵ（例えば、ストリングユニットＳＵ０）に対して、例えば全ページ分の読出し処理を実行する。すなわち、制御回路１１は、基準補正量の算出に際しては基準ＷＬに接続された所定のストリングユニットＳＵに対して読出し処理を実行し、参照補正量の算出に際しては参照ＷＬに接続された所定のストリングユニットＳＵに対して読出し処理を実行する。
【0079】
読出し処理の後、ＥＣＣ回路１６は、読み出されたデータに対して、誤り検出処理を実行する。これにより、補正量算出回路１７は、読出しデータのカラムアドレス毎に、訂正前のデータ列と、訂正後のデータ列と、を把握できる。このため、補正量算出回路１７は、読出しデータのカラムアドレス毎に、書き込まれた際の（真の）状態と、読み出された際の（誤りを含み得る）状態と、を把握できる。具体的には、例えば、補正量算出回路１７は、“Ａ”状態として書き込まれたデータが“Ｅｒ”状態として誤って読み出されたメモリセル数Ｅ１２を把握できる。また、補正量算出回路１７は、“Ｅｒ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数Ｅ２１を把握できる。
【0080】
図９は、第１実施形態に係るメモリシステムにおける補正量算出処理に適用される第１方式の一例を示す図である。図９の例では、読出し電圧ＶＡの補正量を算出する場合が示される。図９において、“Ａ”状態として書き込まれたデータが“Ｅｒ”状態として誤って読み出されたメモリセル数Ｅ１２は、図９（Ａ）～図９（Ｃ）における領域（ａ）の面積に相当する。また、“Ｅｒ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数Ｅ２１は、図９（Ａ）～図９（Ｃ）における領域（ｂ）の面積に相当する。
【0081】
図９（Ａ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔと等しい場合が示される。図９（Ａ）の場合、領域（ａ）の面積と、領域（ｂ）の面積とは、等しくなる。この場合、“Ｅｒ”状態と“Ａ”状態との間で発生するフェイルビット数Ｅ（＝Ｅ１２＋Ｅ２１）は最小となることが期待される。このため、補正量算出回路１７は、読出し電圧ＶＡが更新不要であると判定する。つまり、補正量算出回路１７は、“０”の補正量ΔＶＡを算出する（ΔＶＡ＝０）。
【0082】
図９（Ｂ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔよりも高電圧側に位置する場合が示される。図９（Ｂ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも大きくなる。この場合、フェイルビット数Ｅは、図９（Ａ）の場合のフェイルビット数Ｅよりも多くなり、好ましくない。このため、補正量算出回路１７は、読出し電圧ＶＡを電圧ＶＡｏｐｔに近づけるように、低電圧側にシフトさせる。つまり、補正量算出回路１７は、負の補正量ΔＶＡを算出する（ΔＶＡ＜０）。
【0083】
図９（Ｃ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔよりも低電圧側に位置する場合が示される。図９（Ｃ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも小さくなる。この場合、フェイルビット数Ｅは、図９（Ａ）の場合のフェイルビット数Ｅよりも多くなり、好ましくない。このため、補正量算出回路１７は、読出し電圧ＶＡを電圧ＶＡｏｐｔに近づけるように、高電圧側にシフトさせる。つまり、補正量算出回路１７は、正の補正量ΔＶＡを算出する（ΔＶＡ＞０）。
【0084】
なお、領域（ａ）の面積及び領域（ｂ）の面積の差の絶対値は、読出し電圧ＶＡが閾値電圧ＶＡｏｐｔから離れるほど大きくなることが期待される。このため、補正量算出回路１７は、読出し電圧ＶＡの補正量ΔＶＡを、領域（ａ）の面積及び領域（ｂ）の面積の比の大きさに応じて決定する。これにより、閾値電圧分布の重複の度合いに応じて適切な補正量を決定することができ、閾値電圧ＶＡｏｐｔに近づくように補正量ΔＶＡを算出することができる。
【0085】
なお、図示は省略されるが、他の読出し電圧ＶＢ及びＶＣについても、読出し電圧ＶＡの場合と同様に補正量ΔＶＢ及びΔＶＣが算出される。
【0086】
なお、補正量ΔＶＡｐｒｅを読出し電圧ＶＡの初期値ＶＡｉｎｉに加えた値（ＶＡｉｎｉ＋ΔＶＡｐｒｅ）を使用して読み出されたデータに基づく補正量算出処理では、補正量ΔＶＡｐｒｅは、以下のような補正量ΔＶＡｐｏｓｔに更新される。すなわち、図９（Ａ）のように、領域（ａ）の面積と領域（ｂ）の面積とが等しい場合、補正量ΔＶＡの更新は不要である。このため、補正量ΔＶＡｐｏｓｔ＝補正量ΔＶＡｐｒｅとなる。図９（Ｂ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも大きい場合、補正量ΔＶＡｐｏｓｔは、補正量ΔＶＡｐｒｅよりも低い値に更新される。図９（Ｃ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも小さい場合、補正量ΔＶＡｐｏｓｔは、補正量ΔＶＡｐｒｅよりも高い値に更新される。
（第２方式）
次に、第２方式について説明する。
（第２方式）
次に、第２方式について説明する。
【0087】
第２方式では、制御回路１１は、読出し電圧をシフトさせながら複数の読出し処理を実行する。
【0088】
複数の読出し処理の後、補正量算出回路１７は、当該複数の読出し処理による複数の読出しデータに基づき、複数の読出し電圧で区切られる閾値電圧範囲毎のメモリセルトランジスタＭＴの数（区間セル数）を算出する。補正量算出回路１７は、算出された複数の区間セル数の分布（ヒストグラム）に基づいて、適切な読出し電圧を算出する。そして、補正量算出回路１７は、適切な読出し電圧の初期値からの差分を補正量として算出する。
【0089】
図１０は、第１実施形態に係るメモリシステムにおける補正量推定処理に適用される第２方式の一例を示す図である。
【0090】
図１０（Ａ）では、一例として、“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布が示される。図１０（Ｂ）では、オン状態となるメモリセルトランジスタＭＴの数（オンセル数）Ｍの推移が示される。図１０（Ｃ）では、２つの読出し電圧間におけるオンセル数変化量、すなわち区間セル数Ｃの推移が示される。図１０（Ｃ）は、上述したヒストグラムに対応する。
【0091】
図１０（Ｂ）に示すように、読出し電圧Ｖを低電圧側にシフトさせていくと、“Ｅｒ”状態の最頻値である電圧ＶＥｒｍｉｄよりわずかに高い電圧でオンセル数Ｍが急激に減少し、｜ｄＭ／ｄＶ｜が極大となる。ここで、最頻値とは、図１０（Ａ）において閾値電圧の分布確率が極大となる電圧である。更に読出し電圧Ｖを低くしていくと、オンセル数Ｍの減少率は小さくなり、或る値の読出し電圧Ｖにおいてオンセル数Ｍの減少率が極小となる。オンセル数Ｍの減少率の極小値は、“Ａ”状態に属する閾値電圧分布と、“Ｅｒ”状態に属する閾値電圧分布とが重ならない場合にはゼロとなる。他方で、“Ａ”状態に属する閾値電圧分布と、“Ｅｒ”状態に属する閾値電圧分布とが重なる場合には、オンセル数Ｍの減少率の極小値はゼロではない値（＞０）となる。そして更に読出し電圧Ｖを低くしていくと、再びオンセル数Ｍの減少率が大きくなり、“Ａ”状態の最頻値である電圧ＶＡｍｉｄよりわずかに高い電圧で再び｜ｄＭ／ｄＶ｜が極大となる。
【0092】
上述のオンセル数Ｍの変化によって、２つの状態間の閾値電圧分布の重なりが最も小さくなる読出し電圧Ｖ（すなわち、２つの状態の閾値電圧分布の交点に対応する読出し電圧Ｖ）を検出することができる。例えば、まず、読出し電圧Ｖ０を用いて読出し処理を行う。この時のオンセル数をＭ０とする。次に、電圧Ｖ０よりΔＶだけ低い電圧Ｖ１を用いて読出し処理を行う。この時のオンセル数をＭ１とする。すると、読出し電圧がＶ０からＶ１に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ１＝Ｍ０－Ｍ１個である。すなわち、閾値電圧が［Ｖ０，Ｖ１］間における区間セル数がＣ１個である。
【0093】
引き続き、電圧Ｖ１よりΔＶだけ低い電圧Ｖ２を用いて読出し処理を行う。この時のオンセル数をＭ２とする。すると、読出し電圧がＶ１からＶ２に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ２＝Ｍ１－Ｍ２個である。すなわち、閾値電圧が［Ｖ１，Ｖ２］間における区間セル数がＣ２個である。そして、Ｃ１＞Ｃ２であったとすれば、｜ｄＭ／ｄＶ｜が最小となる電圧は、少なくとも電圧Ｖ１より低電圧側に位置すると考えられる。
【0094】
引き続き、電圧Ｖ２よりΔＶだけ低い電圧Ｖ３を用いて読出し処理を行う。この時のオンセル数をＭ３とする。すると、読出し電圧がＶ２からＶ３に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ３＝Ｍ２－Ｍ３である。すなわち、閾値電圧が［Ｖ２，Ｖ３］間における区間セル数がＣ３個である。ここで、Ｃ３＞Ｃ２であったとすれば、図１０（Ｃ）のようなヒストグラムが得られる。
【0095】
以上の結果、区間セル数Ｃによって、図１０（Ｃ）における一点鎖線で示されるような閾値電圧分布を推定することができる。そして、“Ｅｒ”状態に属する閾値電圧分布と“Ａ”状態に属する閾値電圧分布との重なりが最も小さくなる読出し電圧が電圧Ｖ１と電圧Ｖ２との間（区間セル数が極小値の区間）に存在することが推定できる。
【0096】
以上のように動作することにより、第２方式では、複数の読出し処理に基づいて、適切な読出し電圧を算出することができる。
【0097】
１．２．３ 第１条件及び第２条件
次に、Ｓ１２の判定処理に用いられる第１条件、及びＳ１５の判定処理に用いられる第２条件の詳細について説明する。
次に、Ｓ１２の判定処理に用いられる第１条件、及びＳ１５の判定処理に用いられる第２条件の詳細について説明する。
【0098】
図１１は、第１実施形態に係るメモリシステムにおける補正量適用処理の発動条件の組合せの一例を示す図である。図１１では、Ｓ１２の判定処理に用いられる第１条件の具体例、及びＳ１５の判定処理に用いられる第２条件の具体例が取り得る組合せが示される。
【0099】
第１条件には、例えば、以下の３種類の条件（１）～（３）が挙げられる。
（１）対象ブロックＢＬＫにデータが書き込まれた後、期間Ｔ１が経過すること
（２）基準ＷＬに対して定期的な内部読出し処理が実行されること
（３）閾値ＴＨ１以上のフェイルビットを含むデータが対象ブロックＢＬＫから読み出されること
ここで、定期的な内部読出し処理は、例えば、パトロール処理を含む。パトロール処理は、不揮発性メモリ２０に記憶されたデータが誤り訂正可能な状態であるか否かを判定する処理である。パトロール処理において、読出し処理は、不揮発性メモリ２０内のメモリ領域を巡回するように実行される。メモリコントローラ１０は、読み出されたデータに対して誤り訂正処理を実行し、読出しデータに含まれるフェイルビット数が誤り訂正可能な許容値以下であるか否かを判定する。フェイルビット数が許容値を超える場合、メモリコントローラ１０は、当該データが読み出された記憶領域に対してリフレッシュ処理を実行する。リフレッシュ処理は、データを書き直す処理を含む。このように、パトロール処理を実行することによって、メモリコントローラ１０は、不揮発性メモリ２０内のデータに含まれるフェイルビット数を許容値以下に維持することができる。
（１）対象ブロックＢＬＫにデータが書き込まれた後、期間Ｔ１が経過すること
（２）基準ＷＬに対して定期的な内部読出し処理が実行されること
（３）閾値ＴＨ１以上のフェイルビットを含むデータが対象ブロックＢＬＫから読み出されること
ここで、定期的な内部読出し処理は、例えば、パトロール処理を含む。パトロール処理は、不揮発性メモリ２０に記憶されたデータが誤り訂正可能な状態であるか否かを判定する処理である。パトロール処理において、読出し処理は、不揮発性メモリ２０内のメモリ領域を巡回するように実行される。メモリコントローラ１０は、読み出されたデータに対して誤り訂正処理を実行し、読出しデータに含まれるフェイルビット数が誤り訂正可能な許容値以下であるか否かを判定する。フェイルビット数が許容値を超える場合、メモリコントローラ１０は、当該データが読み出された記憶領域に対してリフレッシュ処理を実行する。リフレッシュ処理は、データを書き直す処理を含む。このように、パトロール処理を実行することによって、メモリコントローラ１０は、不揮発性メモリ２０内のデータに含まれるフェイルビット数を許容値以下に維持することができる。
【0100】
第２条件には、例えば、以下の３種類の条件（４）～（６）が挙げられる。
（４）対象ブロックＢＬＫにデータが書き込まれた後に、期間Ｔ１より長い期間Ｔ２が経過すること
（５）基準補正量が算出された後に対象ブロックＢＬＫからデータが読み出されること
（６）基準補正量が算出された後に閾値ＴＨ２以上のフェイルビットを含むデータが対象ブロックＢＬＫから読み出されること
ここで、条件（５）における読出し処理は、ホスト２からの要求に基づくか否かは問われない。つまり、条件（５）における読出し処理は、内部読出し処理であってもよいし、ホスト２からの要求に基づく読出し処理であってもよい。
（４）対象ブロックＢＬＫにデータが書き込まれた後に、期間Ｔ１より長い期間Ｔ２が経過すること
（５）基準補正量が算出された後に対象ブロックＢＬＫからデータが読み出されること
（６）基準補正量が算出された後に閾値ＴＨ２以上のフェイルビットを含むデータが対象ブロックＢＬＫから読み出されること
ここで、条件（５）における読出し処理は、ホスト２からの要求に基づくか否かは問われない。つまり、条件（５）における読出し処理は、内部読出し処理であってもよいし、ホスト２からの要求に基づく読出し処理であってもよい。
【0101】
第１条件及び第２条件は、以下のような組合せで適用される。すなわち、第１条件として条件（１）が適用される場合、第２条件として条件（４）、条件（５）、及び条件（６）のうちの少なくとも１個の条件が適用される。第１条件として条件（２）が適用される場合、第２条件として条件（５）及び条件（６）のうちの少なくとも１個の条件が適用される。第１条件として条件（３）が適用される場合、第２条件として条件（５）及び条件（６）のうちの少なくとも１個の条件が適用される。
【0102】
１．２．４ オフセットテーブル抽出処理
次に、Ｓ１８の処理における、適用するオフセットテーブルを抽出する処理（オフセットテーブル抽出処理）の詳細について説明する。
次に、Ｓ１８の処理における、適用するオフセットテーブルを抽出する処理（オフセットテーブル抽出処理）の詳細について説明する。
【0103】
図１２は、第１実施形態に係るメモリシステムにおけるオフセットテーブル抽出処理の一例を示すフローチャートである。
【0104】
参照補正量が算出されると（開始）、制御回路１１は、Ｓ１３の処理で算出された基準補正量及びＳ１７の処理で算出された参照補正量の差を、理想オフセット量として算出する（Ｓ２１）。
【0105】
制御回路１１は、オフセット情報３２に記憶される複数のオフセットテーブルから、１個のオフセットテーブルを選択する（Ｓ２２）。
【0106】
制御回路１１は、Ｓ２１の処理で算出された理想オフセット量と、Ｓ２２の処理で選択されたオフセットテーブル内の当該理想オフセット量に対応するオフセット補正量と、のステート毎の差の二乗和を算出する（Ｓ２３）。
【0107】
制御回路１１は、全てのオフセットテーブルを選択済みであるか否かを判定する（Ｓ２４）。
【0108】
選択されていないオフセットテーブルがある場合（Ｓ２４；ｎｏ）、制御回路１１は、オフセット情報３２に記憶される複数のオフセットテーブルから、未選択の１個のオフセットテーブルを選択する（Ｓ２２）。そして、後続するＳ２３及びＳ２４の処理が実行される。このように、全てのオフセットテーブルが選択されるまで、Ｓ２２～Ｓ２４の処理が繰り返される。
【0109】
全てのオフセットテーブルが選択された場合（Ｓ２４；ｙｅｓ）、制御回路１１は、Ｓ２３の処理で算出された二乗和が最小となるオフセットテーブルを抽出する（Ｓ２５）。
【0110】
Ｓ２５の処理が終了すると、オフセットテーブル抽出処理は終了となる（終了）。
【0111】
１．２．５ 適用される補正量の具体例
次に、補正量適用処理によって適用される補正量の具体例について説明する。
次に、補正量適用処理によって適用される補正量の具体例について説明する。
【0112】
図１３は、第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第１例を示す図である。図１４は、第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第２例を示す図である。図１５は、第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第３例を示す図である。図１６は、第１実施形態に係るメモリシステムにおける補正量適用処理で適用される補正量の推移の第４例を示す図である。
【0113】
第１例は、オフセットテーブルＴＢａが適用されるブロックＢＬＫ０に基準補正量が適用される際の補正量の推移を示す。第２例は、参照補正量の算出に伴いブロックＢＬＫ０に適用されるオフセットテーブルがオフセットテーブルＴＢａからオフセットテーブルＴＢｃに変更される際の補正量の推移を示す。第３例は、オフセットテーブルＴＢａが適用されるブロックＢＬＫ１に基準補正量が適用される際の補正量の推移を示す。第４例は、参照補正量の算出に伴いブロックＢＬＫ１に適用されるオフセットテーブルがオフセットテーブルＴＢａからオフセットテーブルＴＢｄに変更される際の補正量の推移を示す。
【0114】
まず、図１３及び図１４を参照してブロックＢＬＫ０における補正量の推移について説明する。図１３では、基準補正量の算出前及び算出後に適用される読出し電圧ＶＢが、それぞれ線Ｌ１及びＬ２で表される。図１４では、基準補正量が算出された後において、参照補正量の算出前及び算出後に適用される読出し電圧ＶＢが、それぞれ線Ｌ２及びＬ３で表される。
【0115】
図１３に示されるように、基準補正量の算出前では、初期値ＶＢｉｎｉに対して初期設定されたオフセットテーブルＴＢａが適用される。このため、基準ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉが適用される。参照ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋δＶＢ７ａが適用される。
【0116】
基準ＷＬに対する補正量算出処理が実行されると、当該補正量算出処理によって算出された基準補正量ΔＶＢ０が適用される。これにより、基準ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋ΔＶＢ０が適用される。参照ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋ΔＶＢ０＋δＶＢ７ａが適用される。
【0117】
図１４に示されるように、参照ＷＬに対する補正量算出処理が実行されると、当該補正量算出処理によって算出された参照補正量と、基準補正量ΔＶＢ０と、に基づいて理想オフセット量が算出される。そして、基準ＷＬと参照ＷＬとの間のオフセット補正量の差が理想オフセット量に近いオフセットテーブルＴＢｃが算出される。これにより、参照ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋ΔＶＢ０＋δＶＢ７ｃが適用される。なお、基準ＷＬに適用される読出し電圧ＶＢは、電圧ＶＢｉｎｉ＋ΔＶＢ０が維持される。このように、ブロックＢＬＫ０では、適用されるオフセットテーブルの変更に応じて、基準ＷＬと参照ＷＬとの間の補正量の差が変化する。
【0118】
次に、図１５及び図１６を参照してブロックＢＬＫ１における補正量の推移について説明する。図１５では、基準補正量の算出前及び算出後に適用される読出し電圧ＶＢが、それぞれ線Ｌ１及びＬ４で表される。図１６では、基準補正量が算出された後において、参照補正量の算出前及び算出後に適用される読出し電圧ＶＢが、それぞれ線Ｌ４及びＬ５で表される。
【0119】
図１５に示されるように、基準補正量の算出前では、初期値ＶＢｉｎｉに対して初期設定されたオフセットテーブルＴＢａが適用される。このため、基準ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉが適用される。参照ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋δＶＢ７ａが適用される。すなわち、図１５の場合では、図１３に示されるブロックＢＬＫ０と同等の読出し電圧ＶＢが適用される。
【0120】
基準ＷＬに対する補正量算出処理が実行されると、当該補正量算出処理によって算出された基準補正量ΔＶＢ１が適用される。これにより、基準ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋ΔＶＢ１が適用される。参照ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋ΔＶＢ１＋δＶＢ７ａが適用される。
【0121】
図１６に示されるように、参照ＷＬに対する補正量算出処理が実行されると、当該補正量算出処理によって算出された参照補正量と、基準補正量ΔＶＢ１と、に基づいて理想オフセット量が算出される。そして、基準ＷＬと参照ＷＬとの間のオフセット補正量の差が理想オフセット量に近いオフセットテーブルＴＢｄが算出される。これにより、参照ＷＬでは、読出し電圧ＶＢに電圧ＶＢｉｎｉ＋ΔＶＢ１＋δＶＢ７ｄが適用される。なお、基準ＷＬに適用される読出し電圧ＶＢは、電圧ＶＢｉｎｉ＋ΔＶＢ１が維持される。このように、ブロックＢＬＫ１でもブロックＢＬＫ０と同様に、適用されるオフセットテーブルの変更に応じて、基準ＷＬと参照ＷＬとの間の補正量の差が変化する。
【0122】
また、ブロックＢＬＫ０とブロックＢＬＫ１とでは、ブロックＢＬＫ毎の特性の違いに応じて、理想オフセット量が異なるため、互いに異なるオフセットテーブルが適用される。したがって、参照補正量の算出後において、基準ＷＬと参照ＷＬとの間の補正量の差は、ブロックＢＬＫ０とブロックＢＬＫ１とで異なる。
【0123】
１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリコントローラ１０は、第１条件が満たされると、基準ＷＬに対して補正量算出処理を実行し、得られた基準補正量を対象ブロックＢＬＫで適用される全ての読出し電圧に適用する。これにより、メモリコントローラ１０は、基準ＷＬに適用される読出し電圧と参照ＷＬに適用される読出し電圧との差を維持し、基準ＷＬに適用される読出し電圧及び参照ＷＬに適用される読出し電圧のいずれも変更する。このため、基準ＷＬにおける読出し電圧の変化を対象ブロックＢＬＫ全体に反映させることができる。
第１実施形態によれば、メモリコントローラ１０は、第１条件が満たされると、基準ＷＬに対して補正量算出処理を実行し、得られた基準補正量を対象ブロックＢＬＫで適用される全ての読出し電圧に適用する。これにより、メモリコントローラ１０は、基準ＷＬに適用される読出し電圧と参照ＷＬに適用される読出し電圧との差を維持し、基準ＷＬに適用される読出し電圧及び参照ＷＬに適用される読出し電圧のいずれも変更する。このため、基準ＷＬにおける読出し電圧の変化を対象ブロックＢＬＫ全体に反映させることができる。
【0124】
また、メモリコントローラ１０は、第１条件が満たされた後に第２条件が満たされると、参照ＷＬに対して補正量算出処理を実行し、得られた参照補正量及び基準補正量のいずれにも合致するようなオフセットテーブルを対象ブロックＢＬＫに適用する。これにより、メモリコントローラ１０は、基準ＷＬに適用される読出し電圧と参照ＷＬに適用される読出し電圧との差を変更し、基準ＷＬに適用される読出し電圧及び参照ＷＬに適用される読出し電圧の少なくとも一方を変更する。このため、ワード線ＷＬ毎の読出し電圧の変化を考慮したよりきめ細やかな読出し電圧の調整を行うことができる。したがって、フェイルビット数の少ないデータを読み出すための適切な読出し電圧を適用することができる。
【0125】
また、或る対象ブロックＢＬＫに適用されるオフセットテーブルは、他のブロックＢＬＫに適用されるオフセットテーブルとは独立に変更される。これにより、ブロックＢＬＫ毎に適切なオフセットテーブルを適切なタイミングで変更することができる。このため、フェイルビット数の少ないデータを読み出すための適切な読出し電圧を適用することができる。
【0126】
１．４ 第１実施形態の変形例
上述の第１実施形態には、種々の変形を適用することができる。例えば、上述の第１実施形態では、全てのオフセットテーブルについて、理想オフセット量と対応するオフセット補正量とのステート毎の差の二乗和が算出される場合について説明したが、これに限られない。所定の条件が満たされるオフセットテーブルについて、選択的に二乗和が算出されてもよい。
上述の第１実施形態には、種々の変形を適用することができる。例えば、上述の第１実施形態では、全てのオフセットテーブルについて、理想オフセット量と対応するオフセット補正量とのステート毎の差の二乗和が算出される場合について説明したが、これに限られない。所定の条件が満たされるオフセットテーブルについて、選択的に二乗和が算出されてもよい。
【0127】
以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。
【0128】
【0129】
参照補正量が算出されると（開始）、制御回路１１は、Ｓ１３の処理で算出された基準補正量及びＳ１７の処理で算出された参照補正量の差を、理想オフセット量として算出する（Ｓ３１）。
【0130】
制御回路１１は、オフセット情報３２に記憶される複数のオフセットテーブルから、１個のオフセットテーブルを選択する（Ｓ３２）。
【0131】
制御回路１１は、Ｓ３１の処理で算出された理想オフセット量と、Ｓ３２の処理で選択されたオフセットテーブル内の当該理想オフセット量に対応するオフセット補正量と、の差をステート毎に算出する（Ｓ３３）。
【0132】
制御回路１１は、Ｓ３３の処理で算出されたステート毎の差のうち、閾値ＴＨ３以上となるステートがあるか否かを判定する（Ｓ３４）。
【0133】
差が閾値ＴＨ３以上となるステートがない場合（Ｓ３４；ｎｏ）、制御回路１１は、Ｓ３３の処理で算出されたステート毎の差の二乗和を算出する（Ｓ３５）。
【0134】
Ｓ３５の処理の後、又は差が閾値ＴＨ３以上となるステートがある場合（Ｓ３４；ｙｅｓ）、制御回路１１は、全てのオフセットテーブルを選択済みであるか否かを判定する（Ｓ３６。
【0135】
選択されていないオフセットテーブルがある場合（Ｓ３６；ｎｏ）、制御回路１１は、オフセット情報３２に記憶される複数のオフセットテーブルから、未選択の１個のオフセットテーブルを選択する（Ｓ３２）。そして、後続するＳ３３～Ｓ３６の処理が実行される。このように、全てのオフセットテーブルが選択されるまで、Ｓ３２～Ｓ３６の処理が繰り返される。
【0136】
全てのオフセットテーブルが選択された場合（Ｓ３６；ｙｅｓ）、制御回路１１は、Ｓ３５の処理で算出された二乗和が最小となるオフセットテーブルを抽出する（Ｓ３７）。
【0137】
Ｓ３７の処理が終了すると、オフセットテーブル抽出処理は終了となる（終了）。
【0138】
第１実施形態の変形例によれば、ステート毎の差の二乗和としては最小であるが、オフセット補正量が理想オフセット量と大きくずれているステートを有するようなオフセットテーブルが抽出されることを避けることができる。これにより、ブロックＢＬＫの特性に応じたオフセットテーブルを適用することができる。このため、適用される読出し電圧に基づく読出しデータに含まれるフェイルビット数の増加を抑制できる。
【0139】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、オフセットテーブルを新たに生成する点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については説明を適宜省略する。
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、オフセットテーブルを新たに生成する点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については説明を適宜省略する。
【0140】
【0141】
参照補正量が算出されると（開始）、制御回路１１は、Ｓ１３の処理で算出された基準補正量及びＳ１７の処理で算出された参照補正量の差を、理想オフセット量として算出する（Ｓ４１）。
【0142】
制御回路１１は、オフセット情報３２に記憶される複数のオフセットテーブルから、１個のオフセットテーブルを選択する（Ｓ４２）。
【0143】
制御回路１１は、Ｓ４１の処理で算出された理想オフセット量と、Ｓ４２の処理で選択されたオフセットテーブル内の当該理想オフセット量に対応するオフセット補正量と、のステート毎の差の二乗和を算出する（Ｓ４３）。
【0144】
制御回路１１は、全てのオフセットテーブルを選択済みであるか否かを判定する（Ｓ４４）。
【0145】
選択されていないオフセットテーブルがある場合（Ｓ４４；ｎｏ）、制御回路１１は、オフセット情報３２に記憶される複数のオフセットテーブルから、未選択の１個のオフセットテーブルを選択する（Ｓ４２）。そして、後続するＳ４３及びＳ４４の処理が実行される。このように、全てのオフセットテーブルが選択されるまで、Ｓ４２～Ｓ４４の処理が繰り返される。
【0146】
全てのオフセットテーブルが選択された場合（Ｓ４４；ｙｅｓ）、制御回路１１は、Ｓ４３の処理で算出された二乗和のうち最小の二乗和が閾値ＴＨ４以下であるか否かを判定する（Ｓ４５）。
【0147】
最小の二乗和が閾値ＴＨ４を超える場合（Ｓ４５；ｎｏ）、制御回路１１は、二乗和が閾値ＴＨ４以下となるような新たなオフセットテーブルを生成する（Ｓ４６）。例えば、基準ＷＬにおける補正オフセット量が基準補正量と等しく、かつ参照ＷＬにおける補正オフセット量が参照補正量と等しいようなオフセットテーブルを生成することにより、二乗和を閾値ＴＨ４以下にすることができる。
【0148】
最小の二乗和が閾値ＴＨ４以下である場合（Ｓ４５；ｙｅｓ）、又はＳ４６の処理の後、制御回路１１は、二乗和が最小となるオフセットテーブルを抽出する（Ｓ４７）。
【0149】
Ｓ４７の処理が終了すると、オフセットテーブル抽出処理は終了となる（終了）。
【0150】
２．２ 第２実施形態に係る効果
第２実施形態によれば、メモリコントローラ１０は、オフセットテーブル抽出処理に際して、理想オフセット量と、オフセットテーブル内の対応するオフセット補正量との差の二乗和の最小値が閾値ＴＨ４を超える場合、新たなオフセットテーブルを生成する。これにより、理想オフセット量に近いオフセット補正量を有するオフセットテーブルを対象ブロックＢＬＫに適用することができる。このため、適用される読出し電圧に基づく読出しデータに含まれるフェイルビット数の増加を抑制できる。
第２実施形態によれば、メモリコントローラ１０は、オフセットテーブル抽出処理に際して、理想オフセット量と、オフセットテーブル内の対応するオフセット補正量との差の二乗和の最小値が閾値ＴＨ４を超える場合、新たなオフセットテーブルを生成する。これにより、理想オフセット量に近いオフセット補正量を有するオフセットテーブルを対象ブロックＢＬＫに適用することができる。このため、適用される読出し電圧に基づく読出しデータに含まれるフェイルビット数の増加を抑制できる。
【0151】
２．３ 第２実施形態の変形例
上述の第２実施形態には、種々の変形を適用することができる。例えば、上述の第２実施形態では、オフセットテーブルが新たに生成されるたびにオフセット情報３２に記憶されるオフセットテーブルの数が増加する場合について説明したが、これに限られない。オフセット情報３２に記憶されるオフセットテーブルの数が所定数を超えないように、オフセットテーブル同士をマージしてもよい。
上述の第２実施形態には、種々の変形を適用することができる。例えば、上述の第２実施形態では、オフセットテーブルが新たに生成されるたびにオフセット情報３２に記憶されるオフセットテーブルの数が増加する場合について説明したが、これに限られない。オフセット情報３２に記憶されるオフセットテーブルの数が所定数を超えないように、オフセットテーブル同士をマージしてもよい。
【0152】
以下の説明では、第２実施形態と異なる構成及び動作について主に説明する。第２実施形態と同等の構成及び動作については、説明を適宜省略する。
【0153】
図１９は、第２実施形態の変形例に係るメモリシステムにおけるオフセットテーブルマージ処理の一例を示すフローチャートである。図１９に示されるＳ５１～Ｓ５７の処理は、例えば、図１８におけるＳ４６の処理の後に実行されるものとする。
【0154】
新たなオフセットテーブルＴＢｘが生成されると（開始）、制御回路１１は、生成されたオフセットテーブルＴＢｘを除く全てのオフセットテーブルから、対応するオフセット補正量同士の差の二乗和が最小となるオフセットテーブルの組（ＴＢｐ，ＴＢｑ）を抽出する（Ｓ５１）。
【0155】
制御回路１１は、対応するオフセット補正量同士の差の二乗和がオフセットテーブルＴＢｘとの間で最小となるオフセットテーブルＴＢｙを更に抽出する（Ｓ５２）。
【0156】
制御回路１１は、Ｓ５１の処理で抽出された組（ＴＢｐ，ＴＢｑ）間の二乗和が、Ｓ５２の処理で抽出された組（ＴＢｘ，ＴＢｙ）間の二乗和より小さいか否かを判定する（Ｓ５３）。
【0157】
組（ＴＢｐ，ＴＢｑ）間の二乗和が組（ＴＢｘ，ＴＢｙ）間の二乗和より小さい場合（Ｓ５３；ｙｅｓ）、制御回路１１は、オフセットテーブルＴＢｐ及びＴＢｑをマージし、新たなオフセットテーブルＴＢｒを生成する（Ｓ５４）。オフセットテーブルＴＢｒは、例えば、オフセットテーブルＴＢｐのオフセット補正量と、オフセットテーブルＴＢｑの対応するオフセット補正量との内分点（例えば、中点）をオフセット補正量として含む。
【0158】
制御回路１１は、オフセットテーブルＴＢｐ及びＴＢｑをオフセット情報３２から削除すると共に、Ｓ５４の処理で生成されたオフセットテーブルＴＢｒをオフセット情報３２に登録する（Ｓ５５）。
【0159】
組（ＴＢｘ，ＴＢｙ）間の二乗和が組（ＴＢｐ，ＴＢｑ）間の二乗和より小さい場合（Ｓ５３；ｎｏ）、制御回路１１は、オフセットテーブルＴＢｘ及びＴＢｙをマージし、新たなオフセットテーブルＴＢｚを生成する（Ｓ５６）。オフセットテーブルＴＢｚは、例えば、オフセットテーブルＴＢｘのオフセット補正量と、オフセットテーブルＴＢｙの対応するオフセット補正量との内分点（例えば、中点）をオフセット補正量として含む。
【0160】
制御回路１１は、オフセットテーブルＴＢｘ及びＴＢｙをオフセット情報３２から削除すると共に、Ｓ５６の処理で生成されたオフセットテーブルＴＢｚをオフセット情報３２に登録する（Ｓ５７）。
【0161】
Ｓ５５の処理の後、又はＳ５７の処理の後、オフセットテーブルマージ処理は終了となる（終了）。
【0162】
第２実施形態の変形例によれば、似ているオフセットテーブル同士を１個にマージする。これにより、新たなオフセットテーブルの生成によって、オフセット情報３２のデータサイズが一方的に増加することを抑制できる。なお、マージされるオフセットテーブルは、互いに似たオフセット補正量によって構成されるため、これらを使い分けることによるフェイルビット数の低減効果は比較的小さい。このため、オフセットテーブルのマージによる読出し電圧の推定精度の劣化は最小限に抑えることができる。
【0163】
３． その他
また、上述した第１実施形態、第２実施形態、並びに第１実施形態及び第２実施形態の各々の変形例では、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合について説明したが、これに限られず、３ビット以上のデータを記憶可能な場合についても、同様に適用可能である。
また、上述した第１実施形態、第２実施形態、並びに第１実施形態及び第２実施形態の各々の変形例では、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合について説明したが、これに限られず、３ビット以上のデータを記憶可能な場合についても、同様に適用可能である。
【0164】
また、上述した第２実施形態の変形例では、互いに似ているオフセットテーブルをマージする場合について説明したが、オフセットテーブルの数の増加を抑制する方法はこれに限られない。例えば、制御回路１１は、ブロックＢＬＫに現状適用されていないオフセットテーブルを優先的に削除してもよい。これにより、現状のブロックＢＬＫの特性に沿ったオフセットテーブルを生成しつつ、オフセット情報３２内のオフセットテーブルの数の増加を抑制できる。
【0165】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0166】
１…情報処理システム
２…ホスト
３…メモリシステム
１０…メモリコントローラ
１１…制御回路
１２…不揮発性メモリインタフェース回路
１３…ホストインタフェース回路
１４…揮発性メモリインタフェース回路
１５…バッファメモリ
１６…ＥＣＣ回路
１７…補正量算出回路
２０…不揮発性メモリ
３０…揮発性メモリ
３１…補正量情報
３２…オフセット情報
２…ホスト
３…メモリシステム
１０…メモリコントローラ
１１…制御回路
１２…不揮発性メモリインタフェース回路
１３…ホストインタフェース回路
１４…揮発性メモリインタフェース回路
１５…バッファメモリ
１６…ＥＣＣ回路
１７…補正量算出回路
２０…不揮発性メモリ
３０…揮発性メモリ
３１…補正量情報
３２…オフセット情報
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
