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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024115360
(43)【公開日】2024-08-26
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 16/26 20060101AFI20240819BHJP
G11C 16/04 20060101ALI20240819BHJP
G11C 16/08 20060101ALI20240819BHJP
G11C 11/56 20060101ALI20240819BHJP
G06F 12/00 20060101ALI20240819BHJP
G06F 11/10 20060101ALI20240819BHJP
【ＦＩ】
G11C16/26 100
G11C16/04 170
G11C16/08 120
G11C11/56 220
G06F12/00 597U
G06F12/00 560
G06F11/10 662
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023021015
(22)【出願日】2023-02-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】中川 貴史
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160NA01
5B225BA19
5B225CA01
5B225CA28
5B225DA10
5B225DE08
5B225EA05
5B225FA01
(57)【要約】
【課題】実施形態の一つは、動作速度が向上されたメモリシステムを提供する。
【解決手段】実施形態のメモリシステムは、複数のメモリセルを含む不揮発性メモリと、複数のメモリセルからデータを読み出す読出し処理を実行するメモリコントローラと、を備える。メモリコントローラは、ホストからの要求に依らないパトロール処理において、第１トラッキング処理を実行し、第１トラッキング処理の結果として第１電圧の値を算出し、ホストから読出し要求を受信したことに応じ、第１読出し処理を実行し、第１データを不揮発性メモリから読み出し、第１データのエラー訂正に失敗したことに応じ、不揮発性メモリに第１電圧を用いた第２トラッキング処理を実行させ、第２トラッキング処理の結果として不揮発性メモリから第２電圧の値を受信し、第２電圧を用いた第２読出し処理を実行し、第２データを不揮発性メモリから読み出す。
【選択図】図８
【解決手段】実施形態のメモリシステムは、複数のメモリセルを含む不揮発性メモリと、複数のメモリセルからデータを読み出す読出し処理を実行するメモリコントローラと、を備える。メモリコントローラは、ホストからの要求に依らないパトロール処理において、第１トラッキング処理を実行し、第１トラッキング処理の結果として第１電圧の値を算出し、ホストから読出し要求を受信したことに応じ、第１読出し処理を実行し、第１データを不揮発性メモリから読み出し、第１データのエラー訂正に失敗したことに応じ、不揮発性メモリに第１電圧を用いた第２トラッキング処理を実行させ、第２トラッキング処理の結果として不揮発性メモリから第２電圧の値を受信し、第２電圧を用いた第２読出し処理を実行し、第２データを不揮発性メモリから読み出す。
【選択図】図８
【特許請求の範囲】
【請求項1】
複数のメモリセルを含む不揮発性メモリと、
前記複数のメモリセルからデータを読み出す読出し処理を実行するように構成されたメモリコントローラと、
を備え、
前記メモリコントローラは、さらに、
ホストからの要求に依らないパトロール処理において、第１トラッキング処理を実行し、前記第１トラッキング処理の結果として第１電圧の値を算出し、
前記ホストから読出し要求を受信したことに応じ、
第１読出し処理を実行し、第１データを前記不揮発性メモリから読み出し、
前記第１データのエラー訂正に失敗したことに応じ、前記不揮発性メモリに前記第１電圧を用いた第２トラッキング処理を実行させ、
前記第２トラッキング処理の結果として前記不揮発性メモリから第２電圧の値を受信し、
前記第２電圧を用いた第２読出し処理を実行し、第２データを前記不揮発性メモリから読み出す、
ように構成されたメモリシステム。
前記複数のメモリセルからデータを読み出す読出し処理を実行するように構成されたメモリコントローラと、
を備え、
前記メモリコントローラは、さらに、
ホストからの要求に依らないパトロール処理において、第１トラッキング処理を実行し、前記第１トラッキング処理の結果として第１電圧の値を算出し、
前記ホストから読出し要求を受信したことに応じ、
第１読出し処理を実行し、第１データを前記不揮発性メモリから読み出し、
前記第１データのエラー訂正に失敗したことに応じ、前記不揮発性メモリに前記第１電圧を用いた第２トラッキング処理を実行させ、
前記第２トラッキング処理の結果として前記不揮発性メモリから第２電圧の値を受信し、
前記第２電圧を用いた第２読出し処理を実行し、第２データを前記不揮発性メモリから読み出す、
ように構成されたメモリシステム。
【請求項2】
前記メモリコントローラは、前記パトロール処理において、
第３電圧を用いた前記第１トラッキング処理を実行して第４電圧の値を算出し、
前記第４電圧を用いた第３読出し処理を実行し、第３データを前記不揮発性メモリから読み出し、
前記第３データのエラー訂正に成功した場合、前記第４電圧の値を前記第１電圧の値として算出する、
ように構成された請求項１に記載のメモリシステム。
第３電圧を用いた前記第１トラッキング処理を実行して第４電圧の値を算出し、
前記第４電圧を用いた第３読出し処理を実行し、第３データを前記不揮発性メモリから読み出し、
前記第３データのエラー訂正に成功した場合、前記第４電圧の値を前記第１電圧の値として算出する、
ように構成された請求項１に記載のメモリシステム。
【請求項3】
前記メモリコントローラは、前記第１トラッキング処理において、
前記第３電圧の値に基づいて探索範囲を決定し、
前記探索範囲内を所定のシフト量で読出し電圧をシフトさせながら複数の読出し処理を実行し、
前記複数の読出し処理に基づいて、前記複数のメモリセルのうちオン状態となるメモリセルの数が第１条件を満たす読出し電圧を前記第４電圧として算出する、
ように構成された請求項２に記載のメモリシステム。
前記第３電圧の値に基づいて探索範囲を決定し、
前記探索範囲内を所定のシフト量で読出し電圧をシフトさせながら複数の読出し処理を実行し、
前記複数の読出し処理に基づいて、前記複数のメモリセルのうちオン状態となるメモリセルの数が第１条件を満たす読出し電圧を前記第４電圧として算出する、
ように構成された請求項２に記載のメモリシステム。
【請求項4】
前記メモリコントローラは、前記第１トラッキング処理において、
複数の読出し電圧をそれぞれ用いて複数の読出し処理を実行し、
前記複数の読出し処理のそれぞれにおいて、前記複数のメモリセルのうちオン状態となるメモリセルの数をカウントし、
前記オン状態となるメモリセルの数が期待値よりも小さい読出し電圧の中で最大の読出し電圧である第５電圧の値と、前記オン状態となるメモリセルの数が前記期待値よりも大きい読出し電圧のなかで最小の読出し電圧である第６電圧の値と、から、前記第４電圧の値を算出する、
ように構成された請求項２に記載のメモリシステム。
複数の読出し電圧をそれぞれ用いて複数の読出し処理を実行し、
前記複数の読出し処理のそれぞれにおいて、前記複数のメモリセルのうちオン状態となるメモリセルの数をカウントし、
前記オン状態となるメモリセルの数が期待値よりも小さい読出し電圧の中で最大の読出し電圧である第５電圧の値と、前記オン状態となるメモリセルの数が前記期待値よりも大きい読出し電圧のなかで最小の読出し電圧である第６電圧の値と、から、前記第４電圧の値を算出する、
ように構成された請求項２に記載のメモリシステム。
【請求項5】
前記メモリコントローラは、
前記第５電圧を用いた読出し処理においてオン状態となったメモリセルの数である第１数と、前記期待値と、の差である第１差を算出し、
前記第１数と、前記第６電圧を用いた読出し処理においてオン状態となったメモリセルの数である第２数と、の差である第２差を算出し、
前記第１差と前記第２差の比率を、前記第５電圧の値と前記第６電圧の値との差に乗算し、
前記乗算の結果を、前記第５電圧の値に加算することにより、前記第４電圧の値を算出する、
ように構成された請求項４に記載のメモリシステム。
前記第５電圧を用いた読出し処理においてオン状態となったメモリセルの数である第１数と、前記期待値と、の差である第１差を算出し、
前記第１数と、前記第６電圧を用いた読出し処理においてオン状態となったメモリセルの数である第２数と、の差である第２差を算出し、
前記第１差と前記第２差の比率を、前記第５電圧の値と前記第６電圧の値との差に乗算し、
前記乗算の結果を、前記第５電圧の値に加算することにより、前記第４電圧の値を算出する、
ように構成された請求項４に記載のメモリシステム。
【請求項6】
前記メモリコントローラは、前記第１トラッキング処理において、
複数の読出し電圧をそれぞれ用いて複数の読出し処理を実行し、
前記複数の読出し処理のうちの第４読出し処理において、前記複数のメモリセルのうちオン状態となるメモリセルの数が期待値よりも小さい場合、読出し電圧を大きくし、前記複数の読出し処理のうちの第５読出し処理を実行し、
前記複数の読出し処理のうちの第６読出し処理において、前記オン状態となるメモリセルの数が前記期待値よりも大きい場合、読出し電圧を小さくし、前記複数の読出し処理のうちの第７読出し処理を実行する、
ように構成された請求項２に記載のメモリシステム。
複数の読出し電圧をそれぞれ用いて複数の読出し処理を実行し、
前記複数の読出し処理のうちの第４読出し処理において、前記複数のメモリセルのうちオン状態となるメモリセルの数が期待値よりも小さい場合、読出し電圧を大きくし、前記複数の読出し処理のうちの第５読出し処理を実行し、
前記複数の読出し処理のうちの第６読出し処理において、前記オン状態となるメモリセルの数が前記期待値よりも大きい場合、読出し電圧を小さくし、前記複数の読出し処理のうちの第７読出し処理を実行する、
ように構成された請求項２に記載のメモリシステム。
【請求項7】
前記メモリコントローラは、
第７電圧を用いて実行された前記第４読出し処理において、前記オン状態となるメモリセルの数が前記期待値よりも大きく、且つ、第８電圧を用いて実行された前記第６読出し処理において、前記オン状態となるメモリセルの数が前記期待値よりも小さい場合に、前記第７電圧の値と前記第８電圧の値との差である第１電圧差の値に基づいて、前記第４電圧の値を算出する、
ように構成された請求項６に記載のメモリシステム。
第７電圧を用いて実行された前記第４読出し処理において、前記オン状態となるメモリセルの数が前記期待値よりも大きく、且つ、第８電圧を用いて実行された前記第６読出し処理において、前記オン状態となるメモリセルの数が前記期待値よりも小さい場合に、前記第７電圧の値と前記第８電圧の値との差である第１電圧差の値に基づいて、前記第４電圧の値を算出する、
ように構成された請求項６に記載のメモリシステム。
【請求項8】
前記メモリコントローラは、
前記第１電圧差の値が閾値よりも大きい場合、
前記第１電圧差の値よりも小さい第２電圧差の値を前記第７電圧の値から減算することにより、または、前記第２電圧差の値を前記第８電圧の値に加算することにより、前記第４電圧の値を算出する、
ように構成された請求項７に記載のメモリシステム。
前記第１電圧差の値が閾値よりも大きい場合、
前記第１電圧差の値よりも小さい第２電圧差の値を前記第７電圧の値から減算することにより、または、前記第２電圧差の値を前記第８電圧の値に加算することにより、前記第４電圧の値を算出する、
ように構成された請求項７に記載のメモリシステム。
【請求項9】
前記メモリコントローラは、前記パトロール処理において、
第９電圧を用いた第８読出し処理を実行し、第４データを前記不揮発性メモリから読み出し、
前記第４データに対してエラー訂正処理を実行することにより第５データを取得し、
前記第４データの中の第１値の数と、前記第５データの中の第２値の数と、の差に基づいて、前記第９電圧の値から前記第１電圧の値を算出する、
ように構成された請求項１に記載のメモリシステム。
第９電圧を用いた第８読出し処理を実行し、第４データを前記不揮発性メモリから読み出し、
前記第４データに対してエラー訂正処理を実行することにより第５データを取得し、
前記第４データの中の第１値の数と、前記第５データの中の第２値の数と、の差に基づいて、前記第９電圧の値から前記第１電圧の値を算出する、
ように構成された請求項１に記載のメモリシステム。
【請求項10】
前記不揮発性メモリは、前記第２トラッキング処理において、
前記第１電圧に基づいて読出し電圧を決定し、
読出し電圧をシフトさせながら複数の読出し処理を実行し、
前記複数の読出し処理に基づいて前記第２電圧の値を推定する、
ように構成された請求項１に記載のメモリシステム。
前記第１電圧に基づいて読出し電圧を決定し、
読出し電圧をシフトさせながら複数の読出し処理を実行し、
前記複数の読出し処理に基づいて前記第２電圧の値を推定する、
ように構成された請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
ＮＡＮＤフラッシュメモリのような不揮発性メモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－４７３１８号公報
【特許文献2】特開２０２０－１０７３７６号公報
【特許文献3】米国特許第９５９５３２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の一つは、動作速度が向上されたメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、複数のメモリセルを含む不揮発性メモリと、複数のメモリセルからデータを読み出す読出し処理を実行するように構成されたメモリコントローラと、を備える。メモリコントローラは、さらに、ホストからの要求に依らないパトロール処理において、第１トラッキング処理を実行し、第１トラッキング処理の結果として第１電圧の値を算出するように構成される。メモリコントローラは、さらに、ホストから読出し要求を受信したことに応じ、第１読出し処理を実行し、第１データを不揮発性メモリから読み出し、第１データのエラー訂正に失敗したことに応じ、不揮発性メモリに第１電圧を用いた第２トラッキング処理を実行させるように構成される。メモリコントローラは、さらに、第２トラッキング処理の結果として不揮発性メモリから第２電圧の値を受信し、第２電圧を用いた第２読出し処理を実行し、第２データを不揮発性メモリから読み出すように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る情報処理システムの構成を示すブロック図。
【図2】第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図。
【図3】第１実施形態に係る不揮発性メモリの構成の一例を示す回路図。
【図4】第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の一例と、累積分布関数の一例とを示す模式図。
【図5】第１実施形態に係るメモリシステムにおいて用いられるシフト量情報の構成を示す図。
【図6】第１実施形態に係る複数のメモリセルトランジスタの閾値分布の別な一例と、累積分布関数の別な一例とを示す模式図。
【図7】第１実施形態に係る複数のメモリセルトランジスタの閾値分布のさらに別な一例と、累積分布関数のさらに別な一例とを示す模式図。
【図8】第１実施形態に係るメモリシステムにおけるパトロール処理の一例を示すフローチャート。
【図9】第１実施形態に係るメモリシステムにおけるトラッキング処理の一例を示すフローチャート。
【図10】第１実施形態に係るメモリシステムにおけるトラッキング処理の一例を示すフローチャート。
【図11】第１実施形態に係るメモリシステムにおけるトラッキング処理で用いられるシフト量の初期値を説明するための図。
【図12】第１実施形態に係るメモリシステムにおけるトラッキング処理で用いられるシフト量を説明するための図。
【図13】第１実施形態に係るメモリシステムにおけるトラッキング処理で用いられる再設定されたシフト量の初期値を説明するための図。
【図14】第１実施形態に係るメモリシステムにおけるトラッキング処理で用いられる再設定されたシフト量の初期値を説明するための図。
【図15】第１実施形態に係るメモリシステムにおけるトラッキング処理で算出される好適なシフト量を説明するための図。
【図16】第１実施形態に係るメモリシステムにおけるホストリード処理の一例を示すフローチャート。
【図17】第２実施形態に係る情報処理システムの構成を示すブロック図。
【図18】第２実施形態に係るメモリシステムにおいて用いられるルックアップテーブルの構成の一例を示す図。
【図19】第２実施形態に係るメモリシステムにおけるトラッキング処理の一例を示すフローチャート。
【図20】第２実施形態に係るメモリシステムにおけるトラッキング処理の一例を示すフローチャート。
【図21】第２実施形態に係るメモリシステムにおけるトラッキング処理で算出される好適なシフト量を説明するための図。
【図22】第２実施形態に係るメモリシステムにおけるトラッキング処理の具体例を説明するための図。
【図23】変形例に係るメモリシステムにおけるシフト量推定処理に適用される第１推定方式の一例を示す図。
【図24】変形例に係るメモリシステムにおけるシフト量推定処理に適用される第２推定方式の一例を示す図。
【発明を実施するための形態】
【0007】
以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を特定するものではない。実施形態は、種々の変更を加えることができる。
【0008】
＜１＞第１実施形態
＜１－１＞構成
＜１－１－１＞情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
＜１－１＞構成
＜１－１－１＞情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【0009】
【0010】
ホスト機器２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト機器２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
【0011】
メモリシステム３は、ホスト機器２に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）デバイス、または、ＳＳＤ（Solid State Drive）である。
【0012】
＜１－１－２＞メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
第１実施形態に係るメモリシステムの内部構成について説明する。
【0013】
メモリシステム３は、不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０を含む。
【0014】
不揮発性メモリ１０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ３）を含む。各ブロックＢＬＫは、各々が不揮発にデータを記憶する複数のメモリセルトランジスタ（以下、単にメモリセルとも称する）を含む。各ブロックＢＬＫは、例えば、データの消去単位である。
【0015】
揮発性メモリ２０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。揮発性メモリ２０は、シフト量情報２１を記憶する。シフト量情報２１の詳細については、後述する。
【0016】
メモリコントローラ３０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ３０は、ホスト機器２からの要求に基づいて、または、ホスト機器２からの要求に依らず、不揮発性メモリ１０を制御する。
【0017】
具体的には、例えば、メモリコントローラ３０は、ホスト機器２からの読出し要求に基づいて、読出しデータを不揮発性メモリ１０から読み出す。そして、メモリコントローラ３０は、読出しデータに基づくデータをホスト機器２に送信する。また、例えば、メモリコントローラ３０は、内部処理として、読出しデータを不揮発性メモリ１０から読み出す。そして、メモリコントローラ３０は、読出しデータに基づいて不揮発性メモリ１０を制御する。
【0018】
＜１－１－３＞メモリコントローラ
次に、引き続き図１を参照して、メモリコントローラ３０の内部構成について説明する。メモリコントローラ３０は、制御回路３１、バッファメモリ３２、ホストインタフェース回路（ホストＩ／Ｆ）３３、ＥＣＣ（Error Correction and Check）回路３４、不揮発性メモリインタフェース回路（ＮＶＭ Ｉ／Ｆ）３５、揮発性メモリインタフェース回路（ＶＭ Ｉ／Ｆ）３６、及び演算回路３７を含む。以下に説明されるメモリコントローラ３０の各部３１－３７の機能は、専用ハードウェア、ファームウェアを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
次に、引き続き図１を参照して、メモリコントローラ３０の内部構成について説明する。メモリコントローラ３０は、制御回路３１、バッファメモリ３２、ホストインタフェース回路（ホストＩ／Ｆ）３３、ＥＣＣ（Error Correction and Check）回路３４、不揮発性メモリインタフェース回路（ＮＶＭ Ｉ／Ｆ）３５、揮発性メモリインタフェース回路（ＶＭ Ｉ／Ｆ）３６、及び演算回路３７を含む。以下に説明されるメモリコントローラ３０の各部３１－３７の機能は、専用ハードウェア、ファームウェアを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
【0019】
制御回路３１は、メモリコントローラ３０の全体を制御する回路である。制御回路３１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。
【0020】
バッファメモリ３２は、例えば、ＳＲＡＭ（Static Random Access Memory）である。バッファメモリ３２は、ホスト機器２と不揮発性メモリ１０との間でデータをバッファリングする。バッファメモリ３２は、書込みデータ、及び読出しデータを一時的に記憶する。
【0021】
ホストインタフェース回路３３は、メモリコントローラ３０とホスト機器２との間の通信を司る。ホストインタフェース回路３３は、ホストバスを介してホスト機器２と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、Ｍ－ＰＨＹ、ＳＡＳ（Serial Attached SCSI (Small Computer System Interface)）、ＳＡＴＡ（Serial ATA (Advanced Technology Attachment)）、又はＰＣＩｅＴＭ（Peripheral Component Interconnect express）に準拠する。
【0022】
ＥＣＣ回路３４は、不揮発性メモリ１０に記憶されるデータに関するエラー検出処理及びエラー訂正処理を行う。すなわちデータのライト処理時には、ＥＣＣ回路３４は、書込みデータに誤り訂正符号を付与する。データのリード処理時には、ＥＣＣ回路３４は、読出しデータを復号し、フェイルビットの有無を検出する。フェイルビットとは、複数のメモリセルから読み出されたデータ（ビット列）のうち、当該複数のメモリセルに書き込まれたデータと異なるビットである。そしてフェイルビットが検出された際には、ＥＣＣ回路３４は、フェイルビットのカラムアドレスを特定し、エラー訂正をする。エラー訂正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose‐Chaudhuri‐Hocquenghem）符号やＲＳ（Reed‐Solomon）符号を用いることができる。軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号を用いることができる。
【0023】
不揮発性メモリインタフェース回路３５は、不揮発性メモリ１０とメモリコントローラ３０との間の通信を司る。不揮発性メモリインタフェース回路３５は、メモリバスＢＵＳを介して不揮発性メモリ１０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0024】
揮発性メモリインタフェース回路３６は、揮発性メモリ２０とメモリコントローラ３０との間の通信を司る。揮発性メモリ２０とメモリコントローラ３０との間を接続するバスは、例えば、ＤＲＡＭインタフェース規格に準拠する。
【0025】
演算回路３７は、例えばカウンタである。演算回路３７は、バッファメモリ３２に記憶された読出しデータから、同一値を記憶していたメモリセルの数をカウントする。
【0026】
＜１－１－４＞メモリバス
次に、不揮発性メモリ１０とメモリコントローラ３０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
次に、不揮発性メモリ１０とメモリコントローラ３０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
【0027】
メモリバスＢＵＳで用いられる信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
【0028】
チップイネーブル信号ＣＥｎは、不揮発性メモリ１０をイネーブルにするための信号である。
【0029】
コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、不揮発性メモリ１０への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ１０に通知する信号である。
【0030】
ライトイネーブル信号ＷＥｎは、入力信号Ｉ／Ｏを不揮発性メモリ１０に取り込ませるための信号である。
【0031】
リードイネーブル信号ＲＥｎは、不揮発性メモリ１０から出力信号Ｉ／Ｏを読み出すための信号である。
【0032】
ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を不揮発性メモリ１０に指示するための信号である。
【0033】
レディ・ビジー信号ＲＢｎは、不揮発性メモリ１０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ１０がメモリコントローラ３０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ１０がメモリコントローラ３０からの命令を受信出来ない状態である。レディ・ビジー信号ＲＢｎは、“Ｌ”レベルでビジー状態を示す。
【0034】
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ１０とメモリコントローラ３０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、ステータス、書込みデータ、及び読出しデータを含む。
【0035】
＜１－１－５＞不揮発性メモリ
次に、不揮発性メモリ１０の内部構成について説明する。図３は、第１実施形態に係る不揮発性メモリの構成の一例を示す回路図である。図３では、一例として、ブロックＢＬＫ０の構成が示される。他のブロックＢＬＫ１～ＢＬＫ３の構成は、ブロックＢＬＫ０の構成と同等である。ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
次に、不揮発性メモリ１０の内部構成について説明する。図３は、第１実施形態に係る不揮発性メモリの構成の一例を示す回路図である。図３では、一例として、ブロックＢＬＫ０の構成が示される。他のブロックＢＬＫ１～ＢＬＫ３の構成は、ブロックＢＬＫ０の構成と同等である。ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
【0036】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは、１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0037】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時にストリングユニットＳＵの選択に使用される。
【0038】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
【0039】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0040】
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ０～ＢＬＫ３の各々に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。
【0041】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、ページとして定義される。ページは、例えば、データの読出し単位として使用される。また、１ページ分のサイズを有するデータが、ページデータとして定義される。つまり、１ページデータは、セルユニットＣＵ内のメモリセルトランジスタＭＴの数に等しいビット数を有するデータである。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビット数に応じて２ページ以上の記憶容量を有し得る。
【0042】
なお、以上で説明したブロックＢＬＫの回路構成はあくまで一例であり、これに限定されない。例えば、不揮発性メモリ１０に含まれるブロックＢＬＫの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
【0043】
本実施形態では、１つのメモリセルトランジスタＭＴが３ビットデータを記憶することができる。すなわち、本実施形態におけるメモリセルトランジスタＭＴは、３ビットのデータを記憶するＴＬＣ（Triple Level Cell）である。ＴＬＣとして構成されたメモリセルトランジスタＭＴが記憶する３ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、中位（Ｍｉｄｄｌｅ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合を“下位ページデータ”と呼び、中位ビットの集合を“中位ページデータ”と呼び、上位ビットの集合を“上位ページデータ”と呼ぶ。
【0044】
図４は、第１実施形態に係る複数のメモリセルトランジスタＭＴの閾値電圧分布の一例と、累積分布関数の一例とを示す模式図である。図４の上部に閾値電圧分布が示され、図４の下部に累積分布関数が示される。メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、その閾値電圧の分布は８個に分けられる。この８個の閾値電圧分布を、閾値電圧が低いものから順に“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、“Ｓ３”状態、“Ｓ４”状態、“Ｓ５”状態、“Ｓ６”状態、及び“Ｓ７”状態と呼ぶ。
【0045】
また、図４に示す電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、及びＲ７はそれぞれ、リード処理の際に隣り合う２つの状態を区別するために用いられる。電圧ＶＲＥＡＤは、リード処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４＜Ｒ５＜Ｒ６＜Ｒ７＜ＶＲＥＡＤである。
【0046】
上述した閾値電圧分布のうち“Ｓ０”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｓ０”状態における閾値電圧は、電圧Ｒ１未満である。“Ｓ１”状態における閾値電圧は、電圧Ｒ１以上且つ電圧Ｒ２未満である。“Ｓ２”状態における閾値電圧は、電圧Ｒ２以上且つ電圧Ｒ３未満である。“Ｓ３”状態における閾値電圧は、電圧Ｒ３以上且つ電圧Ｒ４未満である。“Ｓ４”状態における閾値電圧は、電圧Ｒ４以上且つ電圧Ｒ５未満である。“Ｓ５”状態における閾値電圧は、電圧Ｒ５以上且つ電圧Ｒ６未満である。“Ｓ６”状態における閾値電圧は、電圧Ｒ６以上且つ電圧Ｒ７未満である。“Ｓ７”状態における閾値電圧は、電圧Ｒ７以上且つ電圧ＶＲＥＡＤ未満である。
【0047】
上述した８個の閾値電圧分布は、下位ビット、中位ビット、及び上位ビットを含む３ビットデータを各メモリセルトランジスタＭＴに書き込むことで形成される。そして８個の閾値電圧分布が、それぞれ異なる３ビットのデータに対応する。本実施形態では、各状態に含まれるメモリセルトランジスタＭＴに対して、“上位ビット／中位ビット／下位ビット”に、以下に示すようにデータが割り付けられる。
【0048】
すなわち、“Ｓ０”状態に含まれるメモリセルトランジスタＭＴは、“１１１”データを記憶する。“Ｓ１”状態に含まれるメモリセルトランジスタＭＴは、“１１０”データを記憶する。“Ｓ２”状態に含まれるメモリセルトランジスタＭＴは、“１００”データを記憶する。“Ｓ３”状態に含まれるメモリセルトランジスタＭＴは、“０００”データを記憶する。“Ｓ４”状態に含まれるメモリセルトランジスタＭＴは、“０１０”データを記憶する。“Ｓ５”状態に含まれるメモリセルトランジスタＭＴは、“０１１”データを記憶する。“Ｓ６”状態に含まれるメモリセルトランジスタＭＴは、“００１”データを記憶する。“Ｓ７”状態に含まれるメモリセルトランジスタＭＴは、“１０１”データを記憶する。
【0049】
下位ページ読出しは、“Ｓ０”状態と“Ｓ１”状態とを区別する電圧Ｒ１、及び“Ｓ４”状態と“Ｓ５”状態とを区別する電圧Ｒ５を読出し電圧として用いるリード処理である。
【0050】
中位ページ読出しは、Ｓ１”状態と“Ｓ２”状態とを区別する電圧Ｒ２、“Ｓ３”状態と“Ｓ４”状態とを区別する電圧Ｒ４、及び“Ｓ５”状態と“Ｓ６”状態とを区別する電圧Ｒ６を読出し電圧として用いるリード処理である。
【0051】
上位ページ読出しは、“Ｓ２”状態と“Ｓ３”状態とを区別する電圧Ｒ３、及び“Ｓ６”状態と“Ｓ７”状態とを区別する電圧Ｒ７を読出し電圧として用いるリード処理である。
【0052】
なお、セルユニットＣＵに記憶されるデータは、“Ｓ０”状態から“Ｓ７”状態までの各状態が均等に存在するようにランダマイズされている。
【0053】
また、図４の下部に示す累積分布関数は、ある大きさの読出し電圧でデータを読み出した際に、どれだけのメモリセルトランジスタＭＴがオン状態となるかを表している。横軸は読出し電圧の大きさ、縦軸はオン状態のメモリセルトランジスタＭＴの総数（以下、オンセル数とも称する）を表している。各状態にあるメモリセルトランジスタＭＴの個数の期待値をＥ個とする。この場合、各状態を区別するための電圧分、読出し電圧が上昇するごとに、オンセル数がＥ個ずつ増加することが期待される。
【0054】
具体的には、読出し電圧が電圧Ｒ１の場合、オンセル数の期待値はＥ個である。読出し電圧を電圧Ｒ２まで上昇させた場合、オンセル数の期待値は２×Ｅ個となる。読出し電圧を電圧Ｒ３まで上昇させた場合、オンセル数の期待値は３×Ｅ個となる。読出し電圧を電圧Ｒ４まで上昇させた場合、オンセル数の期待値は４×Ｅ個となる。読出し電圧を電圧Ｒ５まで上昇させた場合、オンセル数の期待値は５×Ｅ個となる。読出し電圧を電圧Ｒ６まで上昇させた場合、オンセル数の期待値は６×Ｅ個となる。読出し電圧を電圧Ｒ７まで上昇させた場合、オンセル数の期待値は７×Ｅ個となる。読出し電圧を電圧ＶＲＥＡＤまで上昇させた場合、オンセル数の期待値は８×Ｅ個となる。
【0055】
＜１－１－６＞シフト量情報
次に、シフト量情報２１の構成について説明する。図５は、第１実施形態に係るメモリシステムにおいて用いられるシフト量情報の構成を示す図である。図５に示すように、シフト量情報２１には、読出し電圧Ｒ１～Ｒ７それぞれのデフォルト値からのシフト量（ΔＲ１＿ｉ～ΔＲ７＿ｉ）が、ブロックＢＬＫｉに関連付けられて記憶される。
次に、シフト量情報２１の構成について説明する。図５は、第１実施形態に係るメモリシステムにおいて用いられるシフト量情報の構成を示す図である。図５に示すように、シフト量情報２１には、読出し電圧Ｒ１～Ｒ７それぞれのデフォルト値からのシフト量（ΔＲ１＿ｉ～ΔＲ７＿ｉ）が、ブロックＢＬＫｉに関連付けられて記憶される。
【0056】
シフト量情報２１は、読出し電圧に関わる動作において使用される。例えば、リード処理において、メモリコントローラ３０はシフト量情報２１に基づいて読出し電圧を設定する。例えば、パトロール処理において、メモリコントローラ３０はシフト量情報２１に基づいて、シフト量探索の始点を決定する。なお、パトロール処理の詳細については後述する。
【0057】
＜１－２＞動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
【0058】
＜１－２－１＞シフトリード処理及びトラッキング処理
まず、第１実施形態に係るメモリシステム３において実行されるシフトリード処理及びトラッキング処理について説明する。シフトリード処理及びトラッキング処理は、例えば、既定の（default）読出し電圧ではエラーが多くなることが想定される場合に実行される。
まず、第１実施形態に係るメモリシステム３において実行されるシフトリード処理及びトラッキング処理について説明する。シフトリード処理及びトラッキング処理は、例えば、既定の（default）読出し電圧ではエラーが多くなることが想定される場合に実行される。
【0059】
図６及び図７は、第１実施形態に係る複数のメモリセルトランジスタの閾値分布の一例と、累積分布関数の一例とを示す模式図である。図６は、書込み直後の状態を示している。図７は、隣接する閾値電圧分布同士が重なった状態を示している。
【0060】
図６（Ａ）に示すように、例えば、書込み直後において、“Ｓ（ｎ－１）”状態（ｎは１以上７以下の整数）と“Ｓｎ”状態それぞれの閾値電圧分布は互いに乖離している。従って、メモリコントローラ３０は、“Ｓ（ｎ－１）”状態及び“Ｓｎ”状態それぞれの閾値電圧分布の間の既定の読出し電圧Ｒｎｄｅｆに読出し電圧を設定することで、正しいデータを読出すことができる。
【0061】
書込み直後におけるオンセル数と読出し電圧との関係を、図６（Ｂ）に示す。各状態にあるメモリセルトランジスタＭＴの個数の期待値をＥ個とした場合、電圧Ｒｎｄｅｆは、オンセル数がｎ×Ｅになる最適な読出し電圧に近い電圧である。
【0062】
しかしながら、ディスターブやリテンション等の要因により、メモリセルトランジスタＭＴの閾値電圧は変動し得る。これにより、各状態の閾値電圧の分布幅が広がること、各状態の閾値電圧分布の最頻値が変化すること、または、各状態の閾値電圧分布がシフトすることがある。このような閾値分布の状態変化の結果、図７（Ａ）に示すように、隣接する分布同士が重なる場合がある。隣接する分布同士が重なる場合、図７（Ａ）中の太い斜線部と細い斜線部とに対応するメモリセルトランジスタＭＴからは、書込み時と異なるデータが読出されてしまう。より具体的には、“Ｓ（ｎ－１）”状態の閾値電圧分布のメモリセルトランジスタＭＴのうち、読出し電圧Ｒｎｄｅｆ以上の閾値電圧を有するメモリセルトランジスタＭＴの読出しデータはフェイルビットとなる。また、“Ｓｎ”状態の閾値電圧分布のメモリセルトランジスタＭＴのうち、読出し電圧Ｒｎｄｅｆ未満の閾値電圧を有するメモリセルトランジスタＭＴの読出しデータはフェイルビットとなる。そして、フェイルビット数がＥＣＣ回路３４のエラー訂正可能ビット数を超えていれば、データを正しく訂正することができない。
【0063】
読出し電圧を適切にシフトさせることができれば、フェイルビット数を少なくすることができる。シフト量を決定する手法の一例として、オンセル数を用いる手法が挙げられる。隣接する分布同士が重なった場合の、オンセル数と読出し電圧との関係を、図７（Ｂ）に示す。オンセル数がｎ×Ｅとなる読出し電圧Ｒｎｏｐｔを用いることで、フェイルビット数を少なくすることができる。具体的には、図７（Ａ）において、読出し電圧Ｒｎｏｐｔを用いることで、読出し電圧Ｒｎｄｅｆを用いる場合と比べて、細い斜線部に対応するメモリセルトランジスタＭＴの数だけ、フェイルビットを少なくすることができる。
【0064】
このように、既定の読出し電圧からある電圧だけシフトさせた電圧を読出し電圧に設定して行う読出し動作を、シフトリードと呼ぶ。前述のシフト量情報２１は、シフトリードで用いられるシフト量の集合である。
【0065】
また、シフトリードで用いられるシフト量を探索する動作を、トラッキングと呼ぶ。
【0066】
トラッキングは、メモリコントローラ３０が不揮発性メモリ１０を制御して行うシステムトラッキングと、不揮発性メモリ１０自身が行うオンチップトラッキングとに分類することができる。
【0067】
システムトラッキングにおいて、メモリコントローラ３０は、不揮発性メモリ１０にリードコマンドを送信し、不揮発性メモリ１０にリード動作を実行させる。そして、メモリコントローラ３０は、不揮発性メモリ１０から読出しデータを受信し、読出しデータに基づいてシフト量を探索する。
【0068】
システムトラッキングでは、メモリコントローラ３０がシフト量の探索を行う。これにより、複雑で高度なトラッキング処理を行うことが可能である。
【0069】
対して、オンチップトラッキングにおいて、メモリコントローラ３０は、不揮発性メモリ１０にオンチップトラッキングコマンドとシフト量とを送信する。オンチップトラッキングコマンドとシフト量とを受信した不揮発性メモリ１０は、リード動作を実行し、読出しデータに基づいて、例えば受信したシフト量を起点として、より適したシフト量を探索する。シフト量を探索し終えると、不揮発性メモリ１０は、シフト量情報をメモリコントローラ３０に送信する。
【0070】
オンチップトラッキングは、コマンドの受信と結果の送信を除いて、不揮発性メモリ１０単体で実施される。これにより、短時間でトラッキング処理を行うことが可能である。
【0071】
＜１－２－２＞パトロール動作
第１実施形態に係るメモリシステム３は、例えばホストからの命令を実行していない期間に、パトロール処理を実行する。パトロール処理は、トラッキング処理とシフトリード処理とを含む。パトロール処理の詳細について説明する。
第１実施形態に係るメモリシステム３は、例えばホストからの命令を実行していない期間に、パトロール処理を実行する。パトロール処理は、トラッキング処理とシフトリード処理とを含む。パトロール処理の詳細について説明する。
【0072】
図８は、第１実施形態に係るメモリシステムにおけるパトロール処理の一例を示すフローチャートである。
【0073】
パトロール処理が開始されると（開始）、メモリコントローラ３０は、シフト量情報２１を取得する（Ｓ１０）。具体的には、メモリコントローラ３０は、揮発性メモリ２０からシフト量情報２１を読み出す。
【0074】
メモリコントローラ３０は、トラッキング処理を実行する（Ｓ１１）。具体的には、メモリコントローラ３０は、取得したシフト量情報２１に基づいて、トラッキング処理を実行する。トラッキング処理は、不揮発性メモリ１０からデータを読み出し、新たなシフト量を探索する処理である。トラッキング処理の詳細は後述する。トラッキング処理の結果、メモリコントローラ３０は、新たに算出されたシフト量情報を得る。
【0075】
メモリコントローラ３０は、不揮発性メモリ１０にリード処理を実行させる（Ｓ１２）。具体的には、メモリコントローラ３０は、トラッキング処理で得られたシフト量情報を用いて、不揮発性メモリ１０にリード処理を実行させる。リード処理を実行させた結果、メモリコントローラ３０は、読み出されたデータを得る。
【0076】
メモリコントローラ３０のＥＣＣ回路３４は、リード処理によって得られたデータを硬判定復号する（Ｓ１３）。
【0077】
メモリコントローラ３０は、復号に成功したか判定する（Ｓ１４）。
【0078】
復号に成功した場合（Ｓ１４，Ｙｅｓ）、メモリコントローラ３０は、シフト量情報２１を更新する（Ｓ１５）。具体的には、メモリコントローラ３０は、既存のシフト量情報２１を、ステップＳ１１の処理で得られたシフト量情報で上書きするように、揮発性メモリ２０を制御してシフト量情報２１を更新する。そして、パトロール処理は終了となる（終了）。
【0079】
復号に成功しなかった場合（Ｓ１４，Ｎｏ）、パトロール処理は終了となる（終了）。
【0080】
続いて、トラッキング処理の詳細について説明する。トラッキング処理は、読出し電圧Ｒ１～Ｒ７それぞれについて、好適なシフト量を探索する処理である。説明を簡易にするため、読出し電圧Ｒｎについてシフト量を探索する場合を例に説明する。なお、ｎは１以上７以下の整数である。
【0081】
【0082】
トラッキング処理が開始されると（開始）、メモリコントローラ３０は、シフト量の初期値を算出する（Ｓ２０）。具体的には、以下の（１）式を用いてシフト量の初期値ｓｈｉｆｔｉｎｔを算出する。
【0083】
ｓｈｉｆｔｉｎｔ＝ｓｈｉｆｔｈｏｌｄ－（（ＳＰ－１）×ＳＴ÷２） （１）
なお、ｓｈｉｆｔｈｏｌｄはシフト量情報２１から読み出したシフト量、ＳＰはサンプリング回数、ＳＴはサーチステップである。サンプリング回数ＳＰは２以上の整数であり、サーチステップＳＴは０でない電圧である。
なお、ｓｈｉｆｔｈｏｌｄはシフト量情報２１から読み出したシフト量、ＳＰはサンプリング回数、ＳＴはサーチステップである。サンプリング回数ＳＰは２以上の整数であり、サーチステップＳＴは０でない電圧である。
【0084】
式（１）について説明する。図１１は、式（１）を説明するための図である。第１実施形態に係るメモリシステム３では、シフト量ｓｈｉｆｔｈｏｌｄを中心に（ＳＰ－１）×ＳＴの電圧範囲で好適なシフト量が探索される。そのため、シフト量の初期値ｓｈｉｆｔｉｎｔは、シフト量ｓｈｉｆｔｈｏｌｄよりも（（ＳＰ－１）×ＳＴ÷２）だけ低い電圧に設定される。
【0085】
図９に戻る。メモリコントローラ３０は、変数“ｉ”を１にリセットする（Ｓ２１）。
【0086】
メモリコントローラ３０は、シフト量として“ｓｈｉｆｔ（ｉ）”を用いたリード処理を、不揮発性メモリ１０に実行させる（Ｓ２２）。具体的には、“ｓｈｉｆｔ（ｉ）”は、以下の（２）式に示される。
【0087】
ｓｈｉｆｔ（ｉ）＝ｓｈｉｆｔｉｎｔ＋（ｉ－１）×ＳＴ （２）
リード処理は、例えば、あるブロックＢＬＫのあるセルユニットＣＵに対して実行される。リード処理を不揮発性メモリ１０に実行させた結果、メモリコントローラ３０は、読み出されたデータを得る。
リード処理は、例えば、あるブロックＢＬＫのあるセルユニットＣＵに対して実行される。リード処理を不揮発性メモリ１０に実行させた結果、メモリコントローラ３０は、読み出されたデータを得る。
【0088】
式（２）について説明する。図１２は、式（２）を説明するための図である。第１実施形態に係るメモリシステム３では、ｓｈｉｆｔ（１）はｓｈｉｆｔｉｎｔと等しい。また、ｉが２以上のとき、ｓｈｉｆｔ（ｉ）はｉが１増える毎にＳＴずつ大きな電圧に設定される。また、ｓｈｉｆｔ（１）とｓｈｉｆｔ（ＳＰ）との差は、探索範囲と等しい（ＳＰ－１）×ＳＴである。
【0089】
図９に戻る。メモリコントローラ３０の演算回路３７は、オンセル数“ｃｈｉｓｔ（ｉ）”を算出する（Ｓ２３）。具体的には、メモリコントローラ３０の演算回路３７は、シフト量として“ｓｈｉｆｔ（ｉ）”を用いたリード処理におけるオンセル数をカウントし、“ｃｈｉｓｔ（ｉ）”として算出する。さらに、メモリコントローラ３０は、算出したオンセル数“ｃｈｉｓｔ（ｉ）”を揮発性メモリ２０に記憶させる。
【0090】
メモリコントローラ３０は、変数“ｉ”をインクリメントする（Ｓ２４）。
【0091】
メモリコントローラ３０は、変数“ｉ”がサンプリング回数ＳＰよりも大きいか判定する（Ｓ２５）。変数“ｉ”がサンプリング回数ＳＰよりも大きくない場合（Ｓ２５，Ｎｏ）、ステップＳ２２の処理が実行される。すなわち、変数“ｉ”がサンプリング回数ＳＰ以下である間、インクリメントされた変数“ｉ”に対応する“ｓｈｉｆｔ（ｉ）”を用いたリード処理が実行される。
【0092】
変数“ｉ”がサンプリング回数ＳＰよりも大きい場合（Ｓ２５，Ｙｅｓ）、メモリコントローラ３０は、変数“ｉ”を１にリセットする（Ｓ２６）。
【0093】
メモリコントローラ３０は、オンセル数“ｃｈｉｓｔ（ｉ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さいかを判定する（Ｓ２７）。期待値“ｃｈｉｓｔｅｘｐ”は、各状態にあるメモリセルトランジスタＭＴの個数の期待値をＥ個、シフト量の探索対象となっている読出し電圧がＲｎの場合、Ｅ×ｎである。
【0094】
オンセル数“ｃｈｉｓｔ（ｉ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さい場合（Ｓ２７，Ｙｅｓ）、メモリコントローラ３０は、変数“ｉ”をインクリメントする（Ｓ２８）。
【0095】
メモリコントローラ３０は、変数“ｉ”がサンプリング回数ＳＰよりも大きいか判定する（Ｓ２９）。変数“ｉ”がサンプリング回数ＳＰよりも大きくない場合（Ｓ２９，Ｎｏ）、ステップＳ２７の処理が実行される。
【0096】
すなわち、変数“ｉ”がサンプリング回数ＳＰ以下である間、インクリメントされた変数“ｉ”に対応するオンセル数“ｃｈｉｓｔ（ｉ）”と期待値“ｃｈｉｓｔｅｘｐ”とが比較される。これにより、期待値“ｃｈｉｓｔｅｘｐ”よりも大きいオンセル数“ｃｈｉｓｔ（ｉ）”に対応する最小の変数“ｉ”が得られる。
【0097】
変数“ｉ”がサンプリング回数ＳＰよりも大きい場合（Ｓ２９，Ｙｅｓ）、シフト量の初期値が再設定され（Ｓ３０）、ステップＳ２１の処理が実行される。具体的には、ｓｈｉｆｔｉｎｔに（ＳＰ－１）×ＳＴが加算され、ステップＳ２１の処理が実行される。
【0098】
すなわち、以前の探索範囲において、期待値“ｃｈｉｓｔｅｘｐ”よりも大きいオンセル数“ｃｈｉｓｔ（ｉ）”が得られなかったため、より高い電圧で探索できるよう、シフト量の初期値が再設定される（Ｓ３０）。図１３は、ステップＳ３０で再設定されるシフト量の初期値を説明するための図ある。図１３に示すように、以前のｓｈｉｆｔｉｎｔに（ＳＰ－１）×ＳＴが加算される。これにより、以前の探索の終点が、新たな探索の始点となるように、シフト量の初期値が再設定される。
【0099】
図１０に戻る。ステップＳ２７の処理において、オンセル数“ｃｈｉｓｔ（ｉ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さくない場合（Ｓ２７，Ｎｏ）、メモリコントローラ３０は、変数“ｉ”が１であるかを判定する（Ｓ３１）。なぜなら、変数“ｉ”が１である場合、探索の始点でオンセル数“ｃｈｉｓｔ（１）”が期待値“ｃｈｉｓｔｅｘｐ”よりも大きくなっている。すなわち、この場合は探索の範囲が高すぎたことを示している。
【0100】
変数“ｉ”が１である場合（Ｓ３１，Ｙｅｓ）、シフト量の初期値が再設定され（Ｓ３２）、ステップＳ２１の処理が実行される。具体的には、ｓｈｉｆｔｉｎｔから（ＳＰ－１）×ＳＴが減算され、ステップＳ２１の処理が実行される。
【0101】
すなわち、以前の探索範囲において、期待値“ｃｈｉｓｔｅｘｐ”よりも小さいオンセル数“ｃｈｉｓｔ（ｉ）”が得られなかったため、より低い電圧で探索できるよう、シフト量の初期値が再設定される（Ｓ３２）。図１４は、ステップＳ３２で再設定されるシフト量の初期値を説明するための図である。図１４に示すように、以前のｓｈｉｆｔｉｎｔから（ＳＰ－１）×ＳＴが減算される。これにより、以前の探索の始点が、新たな探索の終点となるように、シフト量の初期値を再設定される。
【0102】
図１０に戻る。ステップＳ２７の判定がＮｏとなり、ステップＳ３１の判定がＮｏとなった場合、探索範囲の始点以外の電圧でオンセル数“ｃｈｉｓｔ（ｉ）”が期待値“ｃｈｉｓｔｅｘｐ”を上回ったことがわかる。すなわち、期待値“ｃｈｉｓｔｅｘｐ”を挟む２つのオンセル数“ｃｈｉｓｔ（ｉ）”にそれぞれ対応する変数“ｉ”の値が２つ（すなわち、現在の“ｉ”の値と“ｉ－１”の値）得られる。これにより、メモリコントローラ３０は、好適なシフト量を算出することができる。
【0103】
変数“ｉ”が１でない場合（Ｓ３１，Ｎｏ）、メモリコントローラ３０は、好適なシフト量を算出する（Ｓ３３）。具体的には、以下の式（３）より好適なシフト量を算出する。
【0104】
ｓｈｉｆｔｏｐｔ＝ｓｈｉｆｔ（ｉ－１）＋ＳＴ×（ｃｈｉｓｔｅｘｐ－ｃｈｉｓｔ（ｉ－１））÷（ｃｈｉｓｔ（ｉ）－ｃｈｉｓｔ（ｉ－１）） （３）
なお、算出に当たり、メモリコントローラ３０は、オンセル数“ｃｈｉｓｔ（ｉ－１）”を揮発性メモリ２０から読み出す。
なお、算出に当たり、メモリコントローラ３０は、オンセル数“ｃｈｉｓｔ（ｉ－１）”を揮発性メモリ２０から読み出す。
【0105】
式（３）について説明する。図１５は、式（３）を説明するための図である。オンセル数“ｃｈｉｓｔ（ｉ－１）”及び“ｃｈｉｓｔ（ｉ）”と、期待値“ｃｈｉｓｔｅｘｐ”は既知であるから、メモリコントローラ３０は、“ｃｈｉｓｔ（ｉ－１）”から“ｃｈｉｓｔ（ｉ）”の間のオンセル数と、“ｃｈｉｓｔ（ｉ－１）”から“ｃｈｉｓｔｅｘｐ”の間のオンセル数を求めることができる。メモリコントローラ３０は、これらを用いて、オンセル数の分布の内分比［（ｃｈｉｓｔｅｘｐ－ｃｈｉｓｔ（ｉ－１））÷（ｃｈｉｓｔ（ｉ）－ｃｈｉｓｔ（ｉ－１））］を求めることができる。この内分比をサーチステップＳＴに乗算し、乗算結果をシフト量“ｓｈｉｆｔ（ｉ－１）”に加算することで、メモリコントローラ３０は、好適なシフト量“ｓｈｉｆｔｏｐｔ”を算出することができる。
【0106】
図１０に戻る。好適なシフト量が算出されると（Ｓ３３）、一連の処理は終了する（終了）。なお、図８を参照して説明したように、メモリコントローラ３０は、トラッキング処理で算出されたシフト量を用いて、リード処理（Ｓ１２）及び硬判定処理（Ｓ１３）を実行する。そして、復号に成功した場合（Ｓ１４，Ｙｅｓ）、このシフト量により、既存のシフト量情報２１が上書きされる。
【0107】
＜１－２－３＞ホストリード動作
ホストリード処理の詳細について説明する。ホストリード処理は、ホスト機器からの読出し要求に基づいて実行されるリード処理である。
ホストリード処理の詳細について説明する。ホストリード処理は、ホスト機器からの読出し要求に基づいて実行されるリード処理である。
【0108】
図１６は、第１実施形態に係るメモリシステムにおけるホストリード処理の一例を示すフローチャートである。
【0109】
ホスト機器２からの読出し要求を受信すると（開始）、メモリコントローラ３０は、シフト量情報２１を取得する（Ｓ４０）。具体的には、メモリコントローラ３０は、揮発性メモリ２０からシフト量情報２１を読み出す。
【0110】
メモリコントローラ３０は、不揮発性メモリ１０にリード処理を実行させる（Ｓ４１）。具体的には、メモリコントローラ３０は、シフト量情報２１に記憶されていたシフト量を用いて、不揮発性メモリ１０にリード処理を実行させる。リード処理を実行させた結果、メモリコントローラ３０は、読出しデータを得る。
【0111】
メモリコントローラ３０のＥＣＣ回路３４は、リード処理によって得られたデータを硬判定復号する（Ｓ４２）。
【0112】
メモリコントローラ３０は、復号に成功したか判定する（Ｓ４３）。復号に成功した場合（Ｓ４３，Ｙｅｓ）、メモリコントローラ３０は復号した読出しデータをホスト機器２に送信し、ホストリード処理を終了する（終了）。
【0113】
復号に成功しなかった場合（Ｓ４３，Ｎｏ）、メモリコントローラ３０は、不揮発性メモリ１０にオンチップトラッキング処理を実行させる（Ｓ４４）。具体的には、メモリコントローラ３０は、ステップＳ４０の処理で取得したシフト量情報２１と、オンチップトラッキングコマンドとを不揮発性メモリ１０に送信して、不揮発性メモリ１０にオンチップトラッキングを実行させる。オンチップトラッキング処理により得られたシフト量情報が、不揮発性メモリ１０からメモリコントローラ３０に送信される。
【0114】
メモリコントローラ３０は、不揮発性メモリ１０にリード処理を実行させる（Ｓ４５）。具体的には、メモリコントローラ３０は、受信したシフト量情報を用いて、不揮発性メモリ１０にリード処理を実行させる。リード処理を実行させた結果、メモリコントローラ３０は、読出しデータを得る。
【0115】
メモリコントローラ３０のＥＣＣ回路３４は、リード処理によって得られたデータを硬判定復号する（Ｓ４６）。
【0116】
メモリコントローラ３０は、復号に成功したか判定する（Ｓ４７）。復号に成功しなかった場合（Ｓ４７，Ｎｏ）、メモリコントローラ３０は、不揮発性メモリ１０にリード処理を実行させる（Ｓ４８）。具体的には、メモリコントローラ３０は、不揮発性メモリ１０に軟判定復号のためのリード処理を実行させる。リード処理を実行させた結果、メモリコントローラ３０は、読出しデータを得る。
【0117】
メモリコントローラ３０のＥＣＣ回路３４は、リード処理によって得られたデータを軟判定復号する（Ｓ４９）。
【0118】
メモリコントローラ３０は、復号に成功したか判定する（Ｓ５０）。復号に成功しなかった場合（Ｓ５０，Ｎｏ）、メモリコントローラ３０は、ホスト機器２にエラーを報告する（Ｓ５１）。具体的には、メモリコントローラ３０は、ホスト機器２に、アンコレクタブルエラーを報告する。そして、ホストリード処理は終了となる（終了）。
【0119】
ステップＳ４７またはステップＳ５０の処理において、復号に成功した場合（Ｓ４７またはＳ５０，Ｙｅｓ）、メモリコントローラ３０は、シフト量情報２１を更新する（Ｓ５２またはＳ５３）。具体的には、メモリコントローラ３０は、既存のシフト量情報２１を、ステップＳ４４の処理で得られたシフト量情報で上書きするように、揮発性メモリ２０を制御してシフト量情報２１を更新する。そして、復号した読出しデータをホスト機器２に送信し、ホストリード処理は終了となる（終了）。
【0120】
＜１－３＞効果
以上で説明した第１実施形態に係るメモリシステムによれば、動作速度を向上することができる。
以上で説明した第１実施形態に係るメモリシステムによれば、動作速度を向上することができる。
【0121】
第１実施形態に係るメモリシステムは、ホスト機器からの要求に依らずに、トラッキング処理を実行し、得られたシフト量情報を用いてリード処理を実行し、エラー訂正に成功した場合にシフト量情報２１を更新する。すなわち、第１実施形態に係るメモリシステムは、不揮発性メモリ１０の現在の状態を反映するように、シフト量情報２１を更新することができる。そして、第１実施形態に係るメモリシステムは、ホストリード処理において、読み出したデータのエラー訂正に失敗した際に、シフト量情報２１に基づいたオンチップトラッキング処理を実行する。これにより、第１実施形態に係るメモリシステムは、より適したシフト量情報を高速に探索することができる。従って、第１実施形態に係るメモリシステムは、動作速度を向上することができる。
【0122】
＜２＞第２実施形態
第２実施形態に係るメモリシステムの構成は、第１実施形態に係るメモリシステムに対して、揮発性メモリ２０の構成と、トラッキング処理とが異なる。以下に、第２実施形態に係るメモリシステムについて、第１実施形態と異なる点を説明する。
第２実施形態に係るメモリシステムの構成は、第１実施形態に係るメモリシステムに対して、揮発性メモリ２０の構成と、トラッキング処理とが異なる。以下に、第２実施形態に係るメモリシステムについて、第１実施形態と異なる点を説明する。
【0123】
＜２－１＞構成
＜２－１－１＞メモリシステム
図１７は、第２実施形態に係る情報処理システムの構成を示すブロック図である。第２実施形態に係るメモリシステム３は、第１実施形態で説明したメモリシステム３に対して、揮発性メモリ２０がルックアップテーブル（ＬＵＴ）２２をさらに記憶する。
＜２－１－１＞メモリシステム
図１７は、第２実施形態に係る情報処理システムの構成を示すブロック図である。第２実施形態に係るメモリシステム３は、第１実施形態で説明したメモリシステム３に対して、揮発性メモリ２０がルックアップテーブル（ＬＵＴ）２２をさらに記憶する。
【0124】
図１８は、第２実施形態に係るメモリシステムにおいて用いられるルックアップテーブルの構成の一例を示す図である。図１８に示すように、ＬＵＴ２２には、オンセル数の差分ΔＣ１、ΔＣ２、ΔＣ３、…、と、読出し電圧の変化量ΔＶＲ１、ΔＶＲ２、ΔＶＲ３、…、とが記憶される。ＬＵＴ２２は、トラッキング処理において使用される。ＬＵＴ２２は、オンセル数の差分と、読出し電圧の変化量とを関連付けている。この関連付けは、例えば、メモリシステム３の出荷前に、実験的に求められる。メモリコントローラ３０は、例えば、オンセル数をある数だけ増加させたい場合、ＬＵＴ２２を参照することで、その数に対応した読出し電圧の変化量を知ることができる。なお、ＬＵＴ２２は、読出し電圧Ｒ１～Ｒ７毎に、オンセル数の差分と読出し電圧の変化量とを関連付けてもよい。ＬＵＴ２２は、さらに、ブロック毎に、オンセル数の差分と読出し電圧の変化量とを関連付けてもよい。
【0125】
＜２－２＞動作
第２実施形態に係るメモリシステムにおける動作について説明する。
第２実施形態に係るメモリシステムにおける動作について説明する。
【0126】
トラッキング処理の詳細について説明する。説明を簡易にするため、読出し電圧Ｒｎについてシフト量を探索する場合を例に説明する。なお、ｎは１以上７以下の整数である。
【0127】
【0128】
トラッキング処理が開始されると（開始）、メモリコントローラ３０は、シフト量情報２１からシフト量“ｓｈｉｆｔ”を決定する（Ｓ６０）。具体的には、メモリコントローラ３０は、シフト量情報２１から、シフト量の探索を行うメモリセルトランジスタＭＴが含まれるブロックＢＬＫと、シフト量の探索を行う読出し電圧とに対応したシフト量情報を、シフト量“ｓｈｉｆｔ”として決定する。
【0129】
メモリコントローラ３０は、シフト量として“ｓｈｉｆｔ”を用いたリード処理を、不揮発性メモリ１０に実行させる（Ｓ６１）。リード処理は、例えば、あるブロックＢＬＫのあるセルユニットＣＵに対して実行される。不揮発性メモリ１０にリード処理を実行させた結果、メモリコントローラ３０は、読み出されたデータを得る。
【0130】
メモリコントローラ３０の演算回路３７は、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”を算出する（Ｓ６２）。具体的には、メモリコントローラ３０の演算回路３７は、シフト量として“ｓｈｉｆｔ”を用いたリード処理におけるオンセル数をカウントし、“ｃｈｉｓｔ（ｓｈｉｆｔ）”として算出する。
【0131】
メモリコントローラ３０は、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さいか判定する（Ｓ６３）。オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さい場合（Ｓ６３，Ｙｅｓ）、メモリコントローラ３０は、変数“ｓｉｇｎ”に１を代入する（Ｓ６４）。
【0132】
オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さくない場合（Ｓ６３，Ｎｏ）、メモリコントローラ３０は、変数“ｓｉｇｎ”に－１を代入する（Ｓ６５）。
【0133】
このように、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”と期待値“ｃｈｉｓｔｅｘｐ”との大小関係に基づいて、変数“ｓｉｇｎ”に１又は－１が代入される。
【0134】
メモリコントローラ３０は、ＬＵＴ２２から差分シフト量“ｖａｌ”を決定する（Ｓ６６）。具体的には、メモリコントローラ３０は、ＬＵＴ２２を参照して、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”と期待値“ｃｈｉｓｔｅｘｐ”との差分から、差分シフト量“ｖａｌ”を決定する。
【0135】
メモリコントローラ３０は、シフト量“ｓｈｉｆｔ”、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”、変数“ｓｉｇｎ”の値をそれぞれ保存する（Ｓ６７）。より具体的には、メモリコントローラ３０は、シフト量“ｓｈｉｆｔｐｒｅ”にシフト量“ｓｈｉｆｔ”を代入し、オンセル数“ｃｈｉｓｔｐｒｅ”にオンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”を代入し、変数“ｓｉｇｎｐｒｅ”に変数“ｓｉｇｎ”を代入する（Ｓ６７）。
【0136】
メモリコントローラ３０は、シフト量“ｓｈｉｆｔ”に、変数“ｓｉｇｎ”と差分シフト量“ｖａｌ”とを乗算した値を加算する（Ｓ６８）。
【0137】
変数“ｓｉｇｎ”には、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”と期待値“ｃｈｉｓｔｅｘｐ”との大小関係に基づいて、１又は－１が代入されている。このため、ステップＳ６８の処理は、シフト量“ｓｈｉｆｔ”に差分シフト量“ｖａｌ”を加算又は減算する処理である。具体的には、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さい場合、ステップＳ６８の処理は加算となる。すなわち、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が大きくなるように、シフト量“ｓｈｉｆｔ”が差分シフト量“ｖａｌ”だけ大きい値に設定される。一方、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さくない場合、ステップＳ６８の処理は減算となる。すなわち、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が小さくなるように、シフト量“ｓｈｉｆｔ”が差分シフト量“ｖａｌ”だけ小さい値に設定される。
【0138】
メモリコントローラ３０は、シフト量として“ｓｈｉｆｔ”を用いたリード処理を、不揮発性メモリ１０に実行させる（Ｓ６９）。リード処理を不揮発性メモリ１０に実行させた結果、メモリコントローラ３０は、読み出されたデータを得る。
【0139】
メモリコントローラ３０の演算回路３７は、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”を算出する（Ｓ７０）。
【0140】
メモリコントローラ３０は、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さいかを再度判定する（Ｓ７１）。オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さい場合（Ｓ７１，Ｙｅｓ）、メモリコントローラ３０は、変数“ｓｉｇｎ”に１を代入する（Ｓ７２）。
【0141】
オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”よりも小さくない場合（Ｓ７１，Ｎｏ）、メモリコントローラ３０は、変数“ｓｉｇｎ”に－１を代入する（Ｓ７３）。
【0142】
メモリコントローラ３０は、ステップＳ６７で保存された変数“ｓｉｇｎｐｒｅ”と、ステップＳ７２またはステップＳ７３で値が代入された変数“ｓｉｇｎ”とを乗算した値が０よりも小さいか判定する（Ｓ７４）。変数“ｓｉｇｎｐｒｅ”と変数“ｓｉｇｎ”とを乗算した値が０よりも小さい場合（Ｓ７４，Ｙｅｓ）、ステップＳ７５の処理が実行される。変数“ｓｉｇｎｐｒｅ”と変数“ｓｉｇｎ”とを乗算した値が０よりも小さくない場合（Ｓ７４，Ｎｏ）、ステップＳ６７の処理が実行される。
【0143】
メモリコントローラ３０は、ステップＳ７４において、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”と期待値“ｃｈｉｓｔｅｘｐ”との大小関係と、オンセル数“ｃｈｉｓｔｐｒｅ”と期待値“ｃｈｉｓｔｅｘｐ”との大小関係と、が異なっているかを判定する。
【0144】
具体的には、大小関係が異なる場合は変数“ｓｉｇｎｐｒｅ”と変数“ｓｉｇｎ”の乗算結果は－１となる。この場合は、オンセル数“ｃｈｉｓｔｐｒｅ”と“ｃｈｉｓｔ（ｓｈｉｆｔ）”との間に期待値“ｃｈｉｓｔｅｘｐ”があることを示す。すなわち、期待値“ｃｈｉｓｔｅｘｐ”を挟む２つのオンセル数にそれぞれ対応する２つのシフト量（すなわち、現在の“ｓｈｉｆｔ”と“ｓｈｉｆｔｐｒｅ”）得られる。この場合は、ステップＳ７４の判定はＹｅｓになり、ステップＳ７５の処理が実行される。
【0145】
一方、大小関係が等しい場合は、変数“ｓｉｇｎｐｒｅ”と変数“ｓｉｇｎ”の乗算結果は１となる。この場合は、オンセル数“ｃｈｉｓｔｐｒｅ”及び“ｃｈｉｓｔ（ｓｈｉｆｔ）”よりも期待値“ｃｈｉｓｔｅｘｐ”が大きい、または、オンセル数“ｃｈｉｓｔｐｒｅ”及び“ｃｈｉｓｔ（ｓｈｉｆｔ）”よりも期待値“ｃｈｉｓｔｅｘｐ”が小さいことを示す。この場合は、ステップＳ７４の判定はＮｏになり、ステップＳ６７の処理が再度実行される。そして、続くステップＳ６８において差分シフト量“ｖａｌ”の加算又は減算が行われる。
【0146】
メモリコントローラ３０は、差分シフト量“ｖａｌ”が閾値ＴＨ以下かを判定する（Ｓ７５）。差分シフト量“ｖａｌ”が閾値ＴＨ以下ではない場合（Ｓ７５，Ｎｏ）、メモリコントローラ３０は、差分シフト量“ｖａｌ”を２で除算して（Ｓ７６）、ステップＳ６７の処理が再度実行される。
【0147】
メモリコントローラ３０は、ステップＳ７５において、シフト量“ｓｈｉｆｔｐｒｅ”と“ｓｈｉｆｔ”との間隔である差分シフト量“ｖａｌ”が、閾値ＴＨ以下かを判定する。後述するシフト量の算出において、差分シフト量“ｖａｌ”が大きい場合には誤差が生じうるため、メモリコントローラ３０は、十分小さい差分シフト量“ｖａｌ”が得られたかを確認する。すなわち、差分シフト量“ｖａｌ”が閾値ＴＨ以下の場合にはステップＳ７７に進む。そうでない場合にはステップＳ７６の処理が実行され、２で除算された追加シフト量“ｖａｌ”を用いて、ステップＳ６７以降の処理が再度実行される。
【0148】
追加シフト量“ｖａｌ”が閾値ＴＨ以下である場合（Ｓ７５，Ｙｅｓ）、メモリコントローラ３０は、好適なシフト量を算出する（Ｓ７７）。具体的には、メモリコントローラ３０は、以下の式（４）より好適なシフト量を算出する。
【0149】
ｓｈｉｆｔｏｐｔ＝ｓｈｉｆｔｐｒｅ＋（ｓｈｉｆｔ－ｓｈｉｆｔｐｒｅ）×（ｃｈｉｓｔｅｘｐ－ｃｈｉｓｔｐｒｅ）÷（ｃｈｉｓｔ（ｓｈｉｆｔ）－ｃｈｉｓｔｐｒｅ） （４）
そして、一連の処理は終了する（終了）。
そして、一連の処理は終了する（終了）。
【0150】
式（４）について説明する。図２１は、式（４）を説明するための図である。オンセル数“ｃｈｉｓｔｐｒｅ”及び“ｃｈｉｓｔ（ｓｈｉｆｔ）”と、期待値“ｃｈｉｓｔｅｘｐ”は既知であるから、メモリコントローラ３０は、“ｃｈｉｓｔ（ｓｈｉｆｔ）”から“ｃｈｉｓｔｐｒｅ”の間のオンセル数と、“ｃｈｉｓｔ（ｓｈｉｆｔ）”から“ｃｈｉｓｔｅｘｐ”の間のオンセル数を求めることができる。メモリコントローラ３０は、これらを用いて、オンセル数の分布の内分比［（ｃｈｉｓｔｅｘｐ－ｃｈｉｓｔｐｒｅ）÷（ｃｈｉｓｔ（ｓｈｉｆｔ）－ｃｈｉｓｔｐｒｅ）］を求めることができる。この内分比を、シフト量“ｓｈｉｆｔ”と“ｓｈｉｆｔｐｒｅ”との差分に乗算し、乗算結果をシフト量“ｓｈｉｆｔｐｒｅ”に加算することで、メモリコントローラ３０は、好適なシフト量“ｓｈｉｆｔｏｐｔ”を算出することができる。
【0151】
第２実施形態に係るメモリシステムにおけるトラッキング処理について、具体例を挙げて動作を更に説明する。図２２は、第２実施形態に係るメモリシステムにおけるトラッキング処理の具体例を説明するための図である。図２２では、図１９を参照して説明したステップＳ６８の処理を矢印で示している。また、各読出し電圧における変数“ｓｉｇｎ”の値を括弧で付記している。また、破線で示した電圧よりも読出し電圧が高くなると、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”が期待値“ｃｈｉｓｔｅｘｐ”を上回ることを想定する。また、閾値ＴＨは、Ｓ／３であることを想定する。
【0152】
図２２に示す例では、シフト量情報２１からシフト量“ｓｈｉｆｔ”を用いて読出し電圧ＶＡが決定される（図１９のＳ６０）。読出し電圧ＶＡにおいて、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”未満であるから、変数“ｓｉｇｎ”は１である。そして、差分シフト量“ｖａｌ”として電圧Ｓが決定される（図１９のＳ６６）。
【0153】
電圧ＶＡに電圧Ｓが加えられ、新たなシフト量に基づく読出し電圧は、電圧ＶＢとなる（図１９のＳ６８）。読出し電圧ＶＢにおいても、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”未満であるから、変数“ｓｉｇｎ”は１である。変数“ｓｉｇｎｐｒｅ”（すなわち、読出し電圧ＶＡに対応する変数“ｓｉｇｎ”）と“ｓｉｇｎ”とは共に１であるから（図２０のＳ７４，Ｎｏ）、新たなシフト量に基づく読出し電圧が再度決定される。
【0154】
電圧ＶＢに電圧Ｓが加えられ、新たなシフト量に基づく読出し電圧は、電圧ＶＣとなる（図１９のＳ６８）。読出し電圧ＶＣにおいても、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”未満であるから、変数“ｓｉｇｎ”は１である。変数“ｓｉｇｎｐｒｅ”（すなわち、読出し電圧ＶＢに対応する変数“ｓｉｇｎ”）と“ｓｉｇｎ”とは共に１であるから（図２０のＳ７４，Ｎｏ）、新たなシフト量に基づく読出し電圧が再度決定される。
【0155】
電圧ＶＣに電圧Ｓが加えられ、新たなシフト量に基づく読出し電圧は、電圧ＶＤとなる（図１９のＳ６８）。読出し電圧ＶＤにおいて、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”よりも大きいため、変数“ｓｉｇｎ”は－１である。変数“ｓｉｇｎｐｒｅ”（すなわち、読出し電圧ＶＣに対応する変数“ｓｉｇｎ”）は１であり、“ｓｉｇｎ”は－１であるから（図２０のＳ７４、Ｙｅｓ）、差分シフト量の大きさが判定される（図２０のＳ７５）。差分シフト量である電圧Ｓは閾値ＴＨよりも大きいため（図２０のＳ７５、Ｎｏ）、差分シフト量が２で除算される（図２０のＳ７６）。そして、差分シフト量はＳ／２となり、新たなシフト量に基づく読出し電圧が再度決定される。
【0156】
電圧ＶＤから電圧Ｓ／２が引かれ、新たなシフト量に基づく読出し電圧は、電圧ＶＥとなる（図１９のＳ６８）。読出し電圧ＶＥにおいて、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”よりも大きいため、変数“ｓｉｇｎ”は－１である。変数“ｓｉｇｎｐｒｅ”（すなわち、読出し電圧ＶＤに対応する変数“ｓｉｇｎ”）と“ｓｉｇｎ”は共に－１であるから（図２０のＳ７４，Ｎｏ）、新たなシフト量に基づく読出し電圧が再度決定される。
【0157】
電圧ＶＥから電圧Ｓ／２が引かれ、新たなシフト量に基づく読出し電圧は、電圧ＶＦとなる（図１９のＳ６８）。読出し電圧ＶＦにおいて、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”未満であるから、変数“ｓｉｇｎ”は１である。変数“ｓｉｇｎｐｒｅ”（すなわち、読出し電圧ＶＥに対応する変数“ｓｉｇｎ”）は－１であり、“ｓｉｇｎ”は１であるから（図２０のＳ７４、Ｙｅｓ）、差分シフト量の大きさが再度判定される（図２０のＳ７５）。差分シフト量である電圧Ｓ／２は閾値ＴＨよりも大きいため（図２０のＳ７５、Ｎｏ）、差分シフト量が２で除算される（図２０のＳ７６）。そして、差分シフト量はＳ／４となり、新たなシフト量に基づく読出し電圧が再度決定される。
【0158】
電圧ＶＦに電圧Ｓ／４が加えられ、新たなシフト量に基づく読出し電圧は、電圧ＶＧとなる（図１９のＳ６８）。読出し電圧ＶＧにおいて、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”未満であるから、変数“ｓｉｇｎ”は１である。変数“ｓｉｇｎｐｒｅ”（すなわち、読出し電圧ＶＦに対応する変数“ｓｉｇｎ”）と“ｓｉｇｎ”とは共に１であるから（図２０のＳ７４，Ｎｏ）、新たなシフト量に基づく読出し電圧が再度決定される。
【0159】
電圧ＶＧに電圧Ｓ／４が加えられ、新たなシフト量に基づく読出し電圧は、電圧ＶＨとなる（図１９のＳ６８）。読出し電圧ＶＨにおいて、オンセル数“ｃｈｉｓｔ（ｓｈｉｆｔ）”は期待値“ｃｈｉｓｔｅｘｐ”よりも大きいため、変数“ｓｉｇｎ”は－１である。変数“ｓｉｇｎｐｒｅ”（すなわち、読出し電圧ＶＧに対応する変数“ｓｉｇｎ”）は１であり、“ｓｉｇｎ”は－１であるから（図２０のＳ７４、Ｙｅｓ）、差分シフト量の大きさが再度判定される（図２０のＳ７５）。差分シフト量である電圧Ｓ／４は閾値ＴＨよりも小さいため（図２０のＳ７５、Ｙｅｓ）、好適なシフト量が算出される（図２０のＳ７７）。すなわち、読出し電圧ＶＧと読出し電圧ＶＨとを用いて、好適なシフト量“ｓｈｉｆｔｏｐｔ”が算出される。
【0160】
このように、第２実施形態に係るメモリシステムは、追加シフト量“ｖａｌ”を小さくしながらシフト量を増加もしくは減少させることで、好適なシフト量“ｓｈｉｆｔｏｐｔ”を算出する。
【0161】
＜２－３＞効果
以上で説明した第２実施形態に係るメモリシステムによれば、動作速度を向上することができる。
以上で説明した第２実施形態に係るメモリシステムによれば、動作速度を向上することができる。
【0162】
第２実施形態に係るメモリシステムは、トラッキング処理において、シフト量情報２１に基づいて起点の読出し電圧を決定し、起点からシフト量を小さくしながら複数のデータを読み出し、好適なシフト量を算出する。第２実施形態に係るメモリシステムは、大きいシフト量から小さいシフト量へ探索のステップを狭めていくことで、高速に好適なシフト量を探索することができる。これにより、第２実施形態に係るメモリシステムは、動作速度を向上することができる。
【0163】
＜３＞変形例等
第１実施形態に係るメモリシステムは、探索範囲が不適切だった場合、シフト量の初期値を再設定して（図１０のＳ３０及びＳ３２）、新たな探索範囲で好適なシフト量を探索する（図９のＳ２１以降）。しかしながら、メモリシステムは、探索範囲が不適切だった場合、シフト量を算出して処理を終了するように変更してもよい。具体的には、メモリシステムは、図１０を参照して説明したステップＳ３０以降の処理に替えて、シフト量“ｓｈｉｆｔ（ＳＰ）”を“ｓｈｉｆｔｏｐｔ”として算出し、処理を終了してもよい。また、メモリシステムは、図１０を参照して説明したステップＳ３２以降の処理に替えて、シフト量“ｓｈｉｆｔ（１）”を“ｓｈｉｆｔｏｐｔ”として算出し、処理を終了してもよい。
第１実施形態に係るメモリシステムは、探索範囲が不適切だった場合、シフト量の初期値を再設定して（図１０のＳ３０及びＳ３２）、新たな探索範囲で好適なシフト量を探索する（図９のＳ２１以降）。しかしながら、メモリシステムは、探索範囲が不適切だった場合、シフト量を算出して処理を終了するように変更してもよい。具体的には、メモリシステムは、図１０を参照して説明したステップＳ３０以降の処理に替えて、シフト量“ｓｈｉｆｔ（ＳＰ）”を“ｓｈｉｆｔｏｐｔ”として算出し、処理を終了してもよい。また、メモリシステムは、図１０を参照して説明したステップＳ３２以降の処理に替えて、シフト量“ｓｈｉｆｔ（１）”を“ｓｈｉｆｔｏｐｔ”として算出し、処理を終了してもよい。
【0164】
上記実施形態では、除算が実行される。メモリシステムは、除算の結果について桁の切り捨て又は切り上げを行ってもよい。
【0165】
上記実施形態では、トラッキング処理（図８のＳ１１）について、２つの例を示した。しかしながら、トラッキング処理は上記実施形態に示した例に限定されず、種々の変形が可能である。一例として、以下に、第１推定方式について説明する。
【0166】
（第１推定方式）
第１推定方式において、メモリコントローラ３０は、読出し電圧をシフトさせながら複数の読出し処理を不揮発性メモリ１０に実行させる。そして、演算回路３７は、当該複数の読出し処理による複数の読出しデータに基づき、複数の読出し電圧で区切られる閾値電圧範囲毎のメモリセルトランジスタＭＴの数（区間セル数）をヒストグラムＨ１として算出する。
第１推定方式において、メモリコントローラ３０は、読出し電圧をシフトさせながら複数の読出し処理を不揮発性メモリ１０に実行させる。そして、演算回路３７は、当該複数の読出し処理による複数の読出しデータに基づき、複数の読出し電圧で区切られる閾値電圧範囲毎のメモリセルトランジスタＭＴの数（区間セル数）をヒストグラムＨ１として算出する。
【0167】
制御回路３１は、算出されたヒストグラムＨ１に基づいて、複数の読出し電圧Ｒ１～Ｒ７を決定する。そして、制御回路３１は、決定された複数の読出し電圧Ｒ１～Ｒ７に基づいて、複数のシフト量ΔＲ１～ΔＲ７を算出する。ヒストグラムＨ１に基づく複数の読出し電圧Ｒ１～Ｒ７の決定方式について、図２３を用いて説明する。
【0168】
図２３は、変形例に係るメモリシステムにおけるシフト量推定処理に適用される第１推定方式の一例を示す図である。
【0169】
図２３（Ａ）では、一例として、“Ｓ０”状態及び“Ｓ１”状態に対応する２つの閾値電圧分布が示される。図２３（Ｂ）では、オンセル数Ｍの推移が示される。図２３（Ｃ）では、２つの読出し電圧間におけるオンセル数の変化量、すなわち区間セル数Ｃの推移が示される。図２３（Ｃ）は、上述したヒストグラムＨ１に対応する。
【0170】
図２３（Ｂ）に示すように、読出し電圧Ｖを低電圧側にシフトさせていくと、“Ｓ１”状態の最頻値である電圧ＶＳ１ｍｉｄよりわずかに高い電圧でオンセル数Ｍが急激に減少し、｜ｄＭ／ｄＶ｜が極大となる。ここで、最頻値とは、図２３（Ａ）において閾値電圧の分布確率が極大となる電圧である。更に読出し電圧Ｖを低くしていくと、オンセル数Ｍの減少率は小さくなり、或る値の読出し電圧Ｖにおいてオンセル数Ｍの減少率が極小となる。オンセル数Ｍの減少率の極小値は、“Ｓ１”状態に属する閾値電圧分布と、“Ｓ０”状態に属する閾値電圧分布とが重ならない場合にはゼロとなる。他方で、“Ｓ１”状態に属する閾値電圧分布と、“Ｓ０”状態に属する閾値電圧分布とが重なる場合には、オンセル数Ｍの減少率の極小値はゼロではない値（＞０）となる。そして更に読出し電圧Ｖを低くしていくと、再びオンセル数Ｍの減少率が大きくなり、“Ｓ０”状態の最頻値である電圧ＶＳ０ｍｉｄよりわずかに高い電圧で再び｜ｄＭ／ｄＶ｜が極大となる。
【0171】
上述のオンセル数Ｍの変化によって、２つの状態間の閾値電圧分布の重なりが最も小さくなる読出し電圧Ｖ（すなわち、２つの状態の閾値電圧分布の交点に対応する読出し電圧Ｖ）を検出することができる。例えば、変形例に係るメモリシステムは、まず、読出し電圧Ｖ０を用いて読出し処理を行う。この時のオンセル数をＭ０とする。メモリシステムは、次に、電圧Ｖ０よりΔＶだけ低い電圧Ｖ１を用いて読出し処理を行う。この時のオンセル数をＭ１とする。すると、読出し電圧がＶ０からＶ１に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ１＝Ｍ０－Ｍ１である。すなわち、閾値電圧範囲［Ｖ０，Ｖ１］における区間セル数がＣ１個である。
【0172】
引き続き、メモリシステムは、電圧Ｖ１よりΔＶだけ低い電圧Ｖ２を用いて読出し処理を行う。この時のオンセル数をＭ２とする。すると、読出し電圧がＶ１からＶ２に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ２＝Ｍ１－Ｍ２である。すなわち、閾値電圧範囲［Ｖ１，Ｖ２］における区間セル数がＣ２個である。そして、Ｃ１＞Ｃ２であったとすれば、｜ｄＭ／ｄＶ｜が最小となる電圧は、少なくとも電圧Ｖ１より低電圧側に位置すると考えられる。
【0173】
引き続き、メモリシステムは、電圧Ｖ２よりΔＶだけ低い電圧Ｖ３を用いて読出し処理を行う。この時のオンセル数をＭ３とする。すると、読出し電圧がＶ２からＶ３に低下した際に新たにオフ状態となるメモリセルトランジスタＭＴの数は、Ｃ３＝Ｍ２－Ｍ３である。すなわち、閾値電圧範囲［Ｖ２，Ｖ３］における区間セル数がＣ３個である。ここで、Ｃ３＞Ｃ２であったとすれば、ヒストグラムＨ１として図２３（Ｃ）のようなヒストグラムが得られる。
【0174】
以上の結果、区間セル数Ｃによって、図２３（Ｃ）における一点鎖線で示されるような閾値電圧分布を推定することができる。そして、“Ｓ０”状態に属する閾値電圧分布と“Ｓ１”状態に属する閾値電圧分布との重なりが最も小さくなる読出し電圧が電圧Ｖ１と電圧Ｖ２との間（区間セル数が極小値の区間）に存在することが推定できる。
【0175】
以上のように動作することにより、第１推定方式では、複数の読出し処理に基づいて、読出し電圧が決定される。
【0176】
なお、各メモリセルトランジスタＭＴが記憶するデータが、連続しない複数の電圧範囲に対応づけられる場合、或るページデータの読出し処理（ページ読出し処理）が、複数の読出し電圧を用いたデータの読出し処理を含む場合がある。具体的には、例えば、図４を参照して説明したように、下位ビットのデータ“１”は、読出し電圧Ｒ１以下の電圧範囲（すなわち、“Ｓ０”状態）、及び、読出し電圧Ｒ５以上の電圧範囲（すなわち、“Ｓ５”～“Ｓ７”状態）に対応づけられる。このため、読出し電圧をシフトさせながら実行した下位ページ読出し処理による複数の読出しデータ（すなわち、電圧Ｒ１を読出し電圧として得られた読出しデータと、電圧Ｒ５を読出し電圧として得られた読出しデータ）だけでは、オンセル数を正しく算出することが困難な場合がある。
【0177】
そこで、ページ読出し処理が複数の読出し電圧を用いた読出し処理を含む場合、メモリコントローラ３０は、当該複数の読出し処理の他に、少なくとも１回のシングルステート読出し処理を不揮発性メモリ１０に更に実行させる。シングルステート読出し処理は、１つの読出し電圧に基づいて読出しデータを生成する点において、２つ以上の読出し電圧に基づいて読出しデータを生成するページ読出し処理と異なる。シングルステート読出し処理には、各メモリセルトランジスタＭＴが記憶するデータに対応づけられる連続しない複数の電圧範囲の間に位置する電圧が適用される。具体的には、例えば、下位ページ読出し処理に対しては、読出し電圧Ｒ３のシングルステート読出し処理が実行され得る。中位ページ読出し処理に対しては、読出し電圧Ｒ３のシングルステート読出し処理、及び読出しＲ５のシングルステート読出し処理が実行され得る。上位ページ読出し処理に対しては、読出し電圧Ｒ５のシングルステート読出し処理が実行され得る。
【0178】
例えば、下位ページ読出し処理用の読出し電圧Ｒ３を用いたシングルステート読出しにおいて、“Ｓ０”～“Ｓ２”状態に含まれるメモリセルトランジスタＭＴが下位ビットとして“１”データを記憶し、“Ｓ３”～“Ｓ７”状態に含まれるメモリセルトランジスタＭＴが下位ビットとして“０”データを記憶する、とする。この場合、読出し電圧Ｒ３を用いた読み出しで得られたページデータと、読出し電圧Ｒ１を用いた読み出しで得られたページデータと、の論理積演算によって得られるデータ中の“１”データの個数は、セルユニットＣＵ中の“Ｓ１“状態に含まれるメモリセルトランジスタＭＴの数を示す。同様に、読出し電圧Ｒ３を用いた読み出しで得られたページデータの論理反転と、読出し電圧Ｒ５を用いた読み出しで得られたページデータと、の論理和演算によって得られるデータ中の“１”データの個数は、セルユニットＣＵ中の“Ｓ０”～“Ｓ４”状態に含まれるメモリセルトランジスタＭＴの数を示す。これにより、メモリコントローラ３０は、オンセル数を正しく算出することができる。
【0179】
上記実施形態では、パトロール処理においてトラッキング処理を実行し、好適なシフト量を推定する場合を例に説明した。パトロール処理において、トラッキング処理以外の方法で好適なシフト量を推定してもよい。トラッキング処理以外の方法の一例として、以下に第２推定方式について説明する。メモリシステムは、パトロール処理において、トラッキング処理に替えて、または、トラッキング処理に加えて、第２推定方式に基づく処理を実行してもよい。
【0180】
（第２推定方式）
第２推定方式において、演算回路３７は、誤り訂正処理前の下位ページデータ、中位ページデータ、及び上位ページデータに基づいて、誤り訂正処理前の読出しデータにおける“Ｓ０”状態～“Ｓ７”状態の各々に属するメモリセルトランジスタＭＴの数をヒストグラムＨ２として算出する。また、演算回路３７は、誤り訂正処理後の下位ページデータ、中位ページデータ、及び上位ページデータに基づいて、誤り訂正処理後の読出しデータにおける“Ｓ０”状態～“Ｓ７”状態の各々に属するメモリセルトランジスタＭＴの数をヒストグラムＨ３として算出する。そして、演算回路３７は、算出されたヒストグラムＨ２及びヒストグラムＨ３に基づき、メモリセル数Ｅ＿ｘ（ｘ＋１）及びＥ＿ｙ（ｙ－１）を算出する（０≦ｘ≦６、１≦ｙ≦７）。メモリセル数Ｅ＿ｘ（ｘ＋１）は、“Ｓ（ｘ＋１）”状態として書き込まれたデータが、“Ｓｘ”状態として誤って読み出されたメモリセル数である。メモリセル数Ｅ＿ｙ（ｙ－１）は、“Ｓ（ｙ－１）”状態として書き込まれたデータが、“Ｓｙ”状態として誤って読み出されたメモリセル数である。
第２推定方式において、演算回路３７は、誤り訂正処理前の下位ページデータ、中位ページデータ、及び上位ページデータに基づいて、誤り訂正処理前の読出しデータにおける“Ｓ０”状態～“Ｓ７”状態の各々に属するメモリセルトランジスタＭＴの数をヒストグラムＨ２として算出する。また、演算回路３７は、誤り訂正処理後の下位ページデータ、中位ページデータ、及び上位ページデータに基づいて、誤り訂正処理後の読出しデータにおける“Ｓ０”状態～“Ｓ７”状態の各々に属するメモリセルトランジスタＭＴの数をヒストグラムＨ３として算出する。そして、演算回路３７は、算出されたヒストグラムＨ２及びヒストグラムＨ３に基づき、メモリセル数Ｅ＿ｘ（ｘ＋１）及びＥ＿ｙ（ｙ－１）を算出する（０≦ｘ≦６、１≦ｙ≦７）。メモリセル数Ｅ＿ｘ（ｘ＋１）は、“Ｓ（ｘ＋１）”状態として書き込まれたデータが、“Ｓｘ”状態として誤って読み出されたメモリセル数である。メモリセル数Ｅ＿ｙ（ｙ－１）は、“Ｓ（ｙ－１）”状態として書き込まれたデータが、“Ｓｙ”状態として誤って読み出されたメモリセル数である。
【0181】
制御回路３１は、上述したメモリセル数Ｅ＿ｘ（ｘ＋１）及びＥ＿ｙ（ｙ－１）に基づいて、複数のシフト量ΔＲ１～ΔＲ７を算出する。メモリセル数Ｅ＿ｘ（ｘ＋１）及びＥ＿ｙ（ｙ－１）に基づく複数のシフト量ΔＲ１～ΔＲ７の算出方式について、図２４を用いて説明する。
【0182】
図２４は、変形例に係るメモリシステムにおけるシフト量推定処理に適用される第２推定方式の一例を示す図である。図２４では、読出し電圧Ｒ１のシフト量ΔＲ１を算出する場合が例示される。図２４において、“Ｓ１”状態として書き込まれたデータが“Ｓ０”状態として誤って読み出されたメモリセル数Ｅ＿０１は、図２４（Ａ）～図２４（Ｃ）における領域（ａ）の面積に相当する。また、“Ｓ０”状態として書き込まれたデータが“Ｓ１”状態として誤って読み出されたメモリセル数Ｅ＿１０は、図２４（Ａ）～図２４（Ｃ）における領域（ｂ）の面積に相当する。
【0183】
図２４（Ａ）では、“Ｓ０”状態及び“Ｓ１”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧Ｒ１ｏｐｔと、読出し電圧Ｒ１と、が等しい場合が示される。図２４（Ａ）に示す例の場合、領域（ａ）の面積と、領域（ｂ）の面積とは、等しくなる。この場合、“Ｓ０”状態と“Ｓ１”状態との間で発生するフェイルビット数Ｅ（＝Ｅ＿０１＋Ｅ＿１０）は最小となることが期待される。このため、メモリコントローラ３０は、読出し電圧Ｒ１が更新不要であると判定する。つまり、メモリコントローラ３０は、“０”のシフト量ΔＲ１を算出する（ΔＲ１＝０）。
【0184】
図２４（Ｂ）では、閾値電圧Ｒ１ｏｐｔよりも読出し電圧Ｒ１が高電圧側に位置する場合が示される。図２４（Ｂ）に示す例の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも大きくなる。この場合、フェイルビット数Ｅは、図２４（Ａ）の場合のフェイルビット数Ｅよりも大きくなり、好ましくない。このため、メモリコントローラ３０は、読出し電圧Ｒ１を閾値電圧Ｒ１ｏｐｔに近づけるように、低電圧側にシフトさせる。つまり、メモリコントローラ３０は、負のシフト量ΔＲ１を算出する（ΔＲ１＜０）。
【0185】
図２４（Ｃ）では、閾値電圧Ｒ１ｏｐｔよりも読出し電圧Ｒ１が低電圧側に位置する場合が示される。図２４（Ｃ）に示す例の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも小さくなる。この場合、フェイルビット数Ｅは、図２４（Ａ）の場合のフェイルビット数Ｅよりも大きくなり、好ましくない。このため、メモリコントローラ３０は、読出し電圧Ｒ１を閾値電圧Ｒ１ｏｐｔに近づけるように、高電圧側にシフトさせる。つまり、メモリコントローラ３０は、正のシフト量ΔＲ１を算出する（ΔＲ１＞０）。
【0186】
なお、領域（ａ）の面積及び領域（ｂ）の面積の差の絶対値は、読出し電圧Ｒ１が閾値電圧Ｒ１ｏｐｔから離れるほど大きくなることが期待される。このため、メモリコントローラ３０は、読出し電圧Ｒ１のシフト量ΔＲ１を、領域（ａ）の面積及び領域（ｂ）の面積の比の大きさ（すなわち、メモリセル数Ｅ＿１０とメモリセル数Ｅ＿０１の比の大きさ）に応じて決定する。これにより、閾値電圧分布の重複の度合いに応じて適切なシフト量を決定することができ、閾値電圧Ｒ１ｏｐｔに近づくようにシフト量ΔＲ１を算出することができる。
【0187】
なお、図示は省略されるが、他の読出し電圧Ｒ２～Ｒ７についても、読出し電圧Ｒ１の場合と同様にシフト量ΔＲ２～ΔＲ７が算出される。
【0188】
以上のように動作することにより、第２推定方式では、誤り訂正処理前の下位ページデータ、中位ページデータ、及び上位ページデータと、誤り訂正処理後の下位ページデータ、中位ページデータ、及び上位ページデータとに基づいて、複数のシフト量ΔＲ１～ΔＲ７が算出される。
【0189】
なお、推定前のシフト量ΔＲ１ｐｒｅと、推定後のシフト量ΔＲ１ｐｏｓｔとの関係は、以下のようになる。すなわち、図２４（Ａ）のように、領域（ａ）の面積と領域（ｂ）の面積とが等しい場合、シフト量ΔＲ１ｐｒｅの更新は不要である。このため、ΔＲ１ｐｏｓｔ＝ΔＲ１ｐｒｅとなる。図２４（Ｂ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも大きい場合、シフト量ΔＲ１ｐｏｓｔは、シフト量ΔＲ１ｐｒｅよりも低い値に更新される。図２４（Ｃ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも小さい場合、シフト量ΔＲ１ｐｏｓｔは、シフト量ΔＲ１ｐｒｅよりも高い値に更新される。
【0190】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0191】
１…情報処理システム、２…ホスト機器、３…メモリシステム、１０…不揮発性メモリ、２０…揮発性メモリ、２１…シフト量情報、２２…ルックアップテーブル、３０…メモリコントローラ、３１…制御回路、３２…バッファメモリ、３３…ホストインタフェース回路、３４…ＥＣＣ回路、３５…不揮発性メモリインタフェース回路、３６…揮発性メモリインタフェース回路、３７…演算回路、ＭＴ…メモリセルトランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
