特開 2024-115376 ヒステリシス回路、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115376

(43)【公開日】2024-08-26

(54)【発明の名称】ヒステリシス回路、半導体装置

(51)【国際特許分類】

   H03K 5/08 20060101AFI20240819BHJP

【ＦＩ】

H03K5/08 J

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023021041

(22)【出願日】2023-02-14

(71)【出願人】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】佐藤 正敏

【テーマコード（参考）】

5J039

【Ｆターム（参考）】

5J039BC05

5J039CC04

5J039DB08

5J039KK10

5J039KK18

5J039KK19

5J039MM16

(57)【要約】

【課題】ヒステリシス特性のために直流的な電流経路を用いないヒステリシス回路を提供する。
【解決手段】ヒステリシス回路１１は、入力１０ｂ及び出力１０ｃを有する増幅器１３と、ヒステリシス回路１１の入力１０ｂと増幅器１３の入力１３ｂとの間に接続された第１キャパシタ１５と、増幅器１３の出力１３ｃから増幅器１３の入力１３ｂに正帰還をかけるように増幅器１３の入力１３ｂと増幅器１３の出力１３ｃとの間に接続された第２キャパシタ１７とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

ヒステリシス回路であって、
入力及び出力を有する増幅器と、
前記ヒステリシス回路の入力と前記増幅器の前記入力との間に接続された第１キャパシタと、
前記増幅器の前記出力から前記増幅器の前記入力に正帰還がかかるように、前記増幅器の前記入力と前記増幅器の前記出力との間に接続された第２キャパシタと、
を備える、
ヒステリシス回路。

【請求項2】

前記増幅器は、直列に接続された偶数個の反転増幅段を含む非反転増幅器を有し、
前記増幅器は、前記ヒステリシス回路の前記入力からの入力値に応じた出力値を前記増幅器の前記出力に提供する、
請求項１に記載されたヒステリシス回路。

【請求項3】

前記非反転増幅器は、前記反転増幅段の直列接続のうちの初段反転増幅段の入力と前記初段反転増幅段の出力との間に接続された抵抗を更に含み、
前記ヒステリシス回路の前記入力は、前記第１キャパシタのキャパシタンス及び前記抵抗の抵抗値によって規定される時定数より短い間隔で遷移する入力信号を受けるように構成される、
請求項２に記載されたヒステリシス回路。

【請求項4】

前記非反転増幅器は、電界効果トランジスタを含み、
前記反転増幅段の少なくとも１つは、相補型反転論理ゲートを含む、
請求項２に記載されたヒステリシス回路。

【請求項5】

前記非反転増幅器は、電界効果トランジスタを含み、
前記反転増幅段の直列接続のうちの少なくとも１つ反転増幅段は、高電位電源線と当該反転増幅段の出力との間に、直列に及び／又は並列に、接続された複数のｐ型電界効果トランジスタを含むと共に、低電位電源線と当該反転増幅段の前記出力との間に、直列に及び／又は並列に、接続された複数のｎ型電界効果トランジスタを含む、
請求項２に記載されたヒステリシス回路。

【請求項6】

前記増幅器は、出力、第１入力及び第２入力を有するオペアンプを含み、
前記増幅器の前記入力は、前記オペアンプの前記第１入力に接続され、
前記増幅器の前記出力は、前記オペアンプの前記出力に接続され、
前記オペアンプの前記第１入力及び前記出力は、前記第２キャパシタが前記オペアンプの前記出力から前記オペアンプの前記第１入力に正帰還をかけるように構成され、
前記ヒステリシス回路の前記入力は、基準電圧を受けるように構成され、
前記増幅器は、前記ヒステリシス回路の別入力からの入力値に応じた出力値を前記ヒステリシス回路の出力に提供し、
前記オペアンプの前記第２入力は、前記ヒステリシス回路の前記別入力に接続される、
請求項１に記載されたヒステリシス回路。

【請求項7】

前記オペアンプの前記出力は、前記オペアンプの正出力又は負出力である、
請求項６に記載されたヒステリシス回路。

【請求項8】

請求項１から請求項７のいずれか一項に記載されたヒステリシス回路と、
前記ヒステリシス回路の前記入力又は前記出力に接続されるクロック生成回路と、
を備える、半導体装置。

【請求項9】

前記クロック生成回路は、前記ヒステリシス回路の前記入力に接続される出力を有する水晶発振回路を含む、
請求項８に記載された半導体装置。

【請求項10】

前記クロック生成回路は、前記ヒステリシス回路の前記出力に接続される入力を有する位相同期回路を含む、
請求項８に記載された半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ヒステリシス回路、及び半導体装置に関する。

【背景技術】

【0002】

特許文献１は、微小信号を所要レベルまで増幅して、この信号に応じたパルス波形を出力するパルス増幅回路を開示する。このパルス増幅回路は、第１のシュミットトリガ回路及び第２のシュミットトリガ回路を備える。例えば、第１のシュミットトリガ回路は、微小信号を増幅して第１のピークトウピーク電圧を持つ矩形波を生成するように動作する。第２のシュミットトリガ回路は、第１のシュミットトリガ回路からの出力を増幅して第２のピークトウピーク電圧を持つ矩形波を生成する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平０９－０７４３４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

演算増幅器を用いてシュミットトリガ回路を形成することができる。このシュミットトリガ回路は、演算増幅器、第１抵抗、及び第２抵抗を有する。第１抵抗は、演算増幅器の出力と演算増幅器の＋入力との間に接続されて、演算増幅器の入力に正帰還を掛ける。第２抵抗は、基準電圧源と演算増幅器の＋入力との間に接続される。

【0005】

このシュミットトリガ回路は、抵抗による分圧によってヒステリシスを生成する。これ故に、２つの抵抗が直流的な電流経路を形成し、これらの抵抗に流れる電流を避けることができない。

【0006】

本発明は、ヒステリシス特性のために直流的な電流経路を用いないヒステリシス回路、及びヒステリシス回路を含む半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の第１側面に係るヒステリシス回路は、入力及び出力を有する増幅器と、前記ヒステリシス回路の入力と前記増幅器の前記入力との間に接続された第１キャパシタと、前記増幅器の前記出力から前記増幅器の前記入力に正帰還がかかるように、前記増幅器の前記入力と前記増幅器の前記出力との間に接続された第２キャパシタと、を備える。

【0008】

本発明の第２側面に係る半導体装置は、上記の側面に係るヒステリシス回路と、前記ヒステリシス回路の前記入力又は前記出力に接続されるクロック生成回路とを備える。

【発明の効果】

【0009】

上記の側面によれば、ヒステリシス特性のために直流的な電流経路を用いないヒステリシス回路、及びヒステリシス回路を含む半導体装置を提供できる。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の一実施の形態に係るヒステリシス回路を概略的に示すブロック図である。

【図2】図２（ａ）及び図２（ｂ）は、本発明の一実施の形態に係る例示的なヒステリシス回路の増幅器を示す回路図である。

【図3】図３は、本発明の一実施の形態に係る例示的なヒステリシス回路を示す回路図である。

【図4】図４は、本発明の一実施の形態に係るヒステリシス回路の例示的なヒステリシス特性を示す図面である。

【図5】図５は、本発明の一実施の形態に係るヒステリシス回路の具体例を示す回路図である。

【図6】図６は、本発明の一実施の形態に係るヒステリシス回路の具体例を示す回路図である。

【図7】図７は、図６に示されたヒステリシス回路の具体的な接続を示す回路図である。

【図8】図８は、本発明の一実施の形態に係るヒステリシス回路を含む例示的な半導体装置を示す図面である。

【図9】図９は、本発明の一実施の形態に係るヒステリシス回路を含む例示的な半導体装置を示す図面である。

【発明を実施するための形態】

【0011】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。

【0012】

図１は、本発明の一実施の形態に係るヒステリシス回路を概略的に示すブロック図である。ヒステリシス回路１１は、増幅器１３、第１キャパシタ１５、及び第２キャパシタ１７を備える。

【0013】

増幅器１３は、少なくとも1つの入力１３ｂ及び少なくとも1つの出力１３ｃを有する。第１キャパシタ１５は、ヒステリシス回路１１の入力１０ｂと増幅器１３の入力１３ｂとの間に接続される。第２キャパシタ１７は、増幅器１３の入力１３ｂと増幅器の１３の出力１３ｃとの間に接続される。増幅器１３の入力１３ｂ及び出力１３ｃは、第２キャパシタ１７が増幅器１３の出力１３ｃから増幅器１３の入力１３ｂに正帰還をかけるように構成される。

【0014】

第２キャパシタ１７は、第２キャパシタ１７が増幅器１３の出力１３ｃから増幅器１３の入力１３ｂに正帰還をかけるように、入力１３ｂと出力１３ｃとの間に接続される。増幅器１３は、入力１３ｂと出力１３ｃとの関係において非反転増幅回路を構成する。

【0015】

このヒステリシス回路１１によれば、ヒステリシス回路１１のヒステリシス幅は、第１キャパシタ１５及び第２キャパシタ１７の容量比に関係付けられる。第１キャパシタ１５及び第２キャパシタ１７は、ヒステリシス回路１１の入力１０ｂと増幅器１３の出力１３ｃとの間に接続されるけれども、これらのキャパシタ（１５、１７）の接続は、直流的な電流経路を形成しない。

【0016】

図２（ａ）及び図２（ｂ）は、本実施の形態に係るヒステリシス特性を有する増幅器を概略的に示す回路図である。

【0017】

例示的な増幅器１３は、図２（ａ）に示されるように、直列に接続された偶数個の反転増幅段２１ａ、２１ｂ、２１ｃの配列２１を含む非反転増幅器２０ｂを有することができる。反転増幅段２１ａ、２１ｂ、２１ｃは、互いに異なる回路構成を有していてもよく、同じ回路構成を有することができる。

【0018】

或いは、例示的な増幅器１３は、図２（ｂ）に示されるように、直列に接続された複数個の非反転増幅段２３ａ、２３ｂ、２３ｃの配列２３を含む非反転増幅器２０ｃを有することができる。非反転増幅段２３ａ、２３ｂ、２３ｃは、互いに異なる回路構成を有していてもよく、同じ回路構成を有することができる。これらの例示的な増幅器１３に限定されることなく、ヒステリシス回路１１は単一の非反転増幅段を含むことができる。

【0019】

このヒステリシス回路１１によれば、増幅器１３は、非反転増幅器を構成するように直列に接続された一又は複数の反転増幅段（２１ａ、２１ｂ、２１ｃ）及び一又は複数の非反転増幅段（２３ａ、２３ｂ、２３ｃ）を含むことができる。

【0020】

図３は、本実施の形態に係る典型的なヒステリシス回路を示す回路図である。ヒステリシス回路１１ａの増幅器１３は、初段の第１反転増幅段２５及び次段の第２反転増幅段２７を含むことができる。第１反転増幅段２５及び第２反転増幅段２７は、直列に接続される。第１反転増幅段２５は、少なくとも1つの入力２５ｂ及び少なくとも1つの出力２５ｃを有する。第２反転増幅段２７は、少なくとも1つの入力２７ｂ及び少なくとも1つの出力２７ｃを有する。増幅器１３は、ヒステリシス回路１１の入力１０ｂからの入力値に応じた出力値をヒステリシス回路１１の出力１０ｃに提供する。

【0021】

ヒステリシス回路１１ａでは、具体的には、第１反転増幅段２５の入力２５ｂは、増幅器１３の入力１３ｂから信号を受ける。第２反転増幅段２７の入力２７ｂは、第１反転増幅段２５の出力２５ｃから信号を受ける。増幅器１３の出力１３ｃは、第２反転増幅段２７の出力２７ｃから信号を受ける。第２キャパシタ１７は、第２反転増幅段２７の出力２７ｃから第１反転増幅段２５の入力２５ｂへの正帰還をかけるように増幅器１３に接続される。

【0022】

増幅器１３では、第１反転増幅段２５の入力２５ｂと出力２５ｃとの間に抵抗２９といった抵抗性の帰還素子が接続されることができる。抵抗２９は、抵抗値ＲＦを有し、第１反転増幅段２５にセルフバイアスをかける。セルフバイアスは、閾値判定の動作を安定させることができる。この抵抗２９は、図２（ａ）に示された増幅器１３の初段の反転増幅段２１ａに適用されることができる。抵抗性の帰還素子（例えば、抵抗２９）は、例えば電界効果トランジスタ（具体的には、相補型電界効果トランジスタ）の伝達ゲートとして提供されることができる。

【0023】

ヒステリシス回路１１ａの入力１０ｂは、第１キャパシタ１５のキャパシタンスＣ１及び抵抗２９の抵抗値ＲＦによって規定される時定数より充分短い間隔で遷移する入力信号を受けるように構成される。

【0024】

図４は、本発明の一実施の形態に係るヒステリシス回路の例示的なヒステリシス特性を示す図面である。ヒステリシス特性における閾値差における「ＶＩＨ」、「ＶＩＬ」、「ＶＯＨ」及び「ＶＯＬ」が示されている。図４における矢印の向きは、入力信号の遷移の方向を示す。

【0025】

図４に示されるように、入力１０ｂの信号がロウ（Ｌ）値を持つ信号からハイ（Ｈ）値を持つ信号に遷移するヒステリシス回路１１は、閾値ＶＩＨにおいて反転して、値ＶＯＬを持つ信号から遷移する値ＶＯＨを持つ信号を出力１０ｃに出力する。反転に際して、非反転増幅回路（１３）の入力への正帰還の値は、非反転増幅回路（１３）の出力における反転前の値である。

【0026】

非反転増幅回路（１３）の入力（１３ｂ）における閾値電圧をＶＴＨとすると入力１０ｂにおけるＶＩＨは、以下の値になる。
ＶＩＨ＝ＶＴＨ＋（ＶＴＨ－ＶＯＬ）×Ｃ２／Ｃ１
上式の第１項は、出力（１３ｃ）が反転する際における入力１３ｂの閾値（電圧値ＶＴＨ）を示す。上式の第２項は、非反転増幅回路（１３）の入力（１３ｂ）と出力（１３ｃ）との電位差を直列接続された第１キャパシタ１５（キャパシタンスＣ１）及び第２キャパシタ１７（キャパシタンスＣ２）により分圧することを表し、第１キャパシタ１５の端子間の電位差を示す。

【0027】

上記の式から、式（１）が導かれる。
ＶＩＨ＝２ＶＴＨ×Ｃ２／Ｃ１－ＶＯＬ×Ｃ２／Ｃ１・・・（１）

【0028】

図４に示されるように、入力１０ｂの信号がハイ（Ｈ）値を持つ信号からロウ（Ｌ）値を持つ信号に遷移するヒステリシス回路１１は、閾値ＶＩＬにおいて反転して、値ＶＯＨを持つ信号から遷移した値ＶＯＬを持つ信号を出力１０ｃに出力する。反転に際して、非反転増幅回路（１３）の入力への正帰還の値は、非反転増幅回路（１３）の出力における反転前の値である。

【0029】

非反転増幅回路（１３）の入力（１３ｂ）における閾値電圧をＶＴＨとすると入力１０ｂにおけるＶＩＬは、以下の値になる。
ＶＩＬ＝ＶＴＨ－（ＶＯＨ－ＶＴＨ）×Ｃ２／Ｃ１
上式の第１項は、出力（１３ｃ）が反転する際における入力１３ｂの電圧値（閾値ＶＴＨ）を示す。上式の第２項は、非反転増幅回路（１３）の入力（１３ｂ）と出力（１３ｃ）との電位差を直列接続されたキャパシタ（キャパシタンスＣ１、Ｃ２）により分圧することを表し、第１キャパシタ１５の端子間の電位差を示す。

【0030】

上記の式から、式（２）が導かれる。
ＶＩＬ＝２ＶＴＨ×Ｃ２／Ｃ１－ＶＯＨ×Ｃ２／Ｃ１・・・（２）

【0031】

２つのキャパシタ（キャパシタンスＣ１、Ｃ２）を非反転増幅回路（１３）に接続しても、非反転増幅回路（１３）における反転の閾値ＶＴＨは、変わらない。式（１）及び（２）から、以下の式が導かれる。
ＶＩＨ－ＶＩＬ＝ （２ＶＴＨ×Ｃ２／Ｃ１－ＶＯＬ×Ｃ２／Ｃ１）
－（ＶＩＬ＝２ＶＴＨ×Ｃ２／Ｃ１－ＶＯＨ×Ｃ２／Ｃ１）

【0032】

ヒステリシス特性における閾値差は、式を整理すると、
ＶＩＨ－ＶＩＬ＝（ＶＯＨ－ＶＯＬ）×Ｃ２／Ｃ１・・・（３）
となる。

【0033】

再び図２及び図３を参照すると、増幅器１３、反転増幅段２１ａ、２１ｂ、２１ｃ、非反転増幅段２３ａ、２３ｂ、２３ｃ、第１反転増幅段２５、及び第２反転増幅段２７の各々は、例えば電界効果トランジスタを含むことができる。可能な場合には、増幅器１３、反転増幅段２１ａ、２１ｂ、２１ｃ、非反転増幅段２３ａ、２３ｂ、２３ｃ、第１反転増幅段２５、及び第２反転増幅段２７の各々は、例えば相補型の回路構成を備えることができる。また、増幅器１３、反転増幅段２１ａ、２１ｂ、２１ｃ、非反転増幅段２３ａ、２３ｂ、２３ｃ、第１反転増幅段２５、及び第２反転増幅段２７の各々は、例えば相補型反転論理ゲート（インバーター）を備えることができる。さらに、第１反転増幅段２５及び第２反転増幅段２７の少なくともいずれか一方は、相補型反転論理ゲート（インバーター）を備えることができる。

【0034】

図５は、本実施の形態に係るヒステリシス回路の具体例を示す回路図である。引き続く記述において、電界効果トランジスタのソース、ドレイン及びゲートは、それぞれ「Ｓ」、「Ｄ」及び｛Ｇ｝として参照される。ｎ型電界効果トランジスタの基板端子は、低電位電源線ＶＳＳに接続され、ｐ型電界効果トランジスタの基板端子は、高電位電源線ＶＤＤに接続される。

【0035】

第１反転増幅段２５及び第２反転増幅段２７は、それぞれ、相補型反転論理ゲート３１、３３を備えることができる。増幅器１３の出力１３ｃは、ヒステリシス回路１１ａの出力１０ｃに接続される。

【0036】

具体的には、相補型反転論理ゲート３１は、ｐ型電界効果トランジスタ３２ａ及びｎ型電界効果トランジスタ３２ｂを含む。ｐ型電界効果トランジスタ３２ａは、高電位電源線ＶＤＤと第１反転増幅段２５の出力２５ｃとの間にソースＳ－ドレインＤ間の電流経路を提供するように高電位電源線ＶＤＤと出力２５ｃとの間に接続される。ｎ型電界効果トランジスタ３２ｂは、低電位電源線ＶＳＳと第１反転増幅段２５の出力２５ｃとの間にソースＳ－ドレインＤ間の電流経路を提供するように低電位電源線ＶＳＳと出力２５ｃとの間に接続される。ｐ型電界効果トランジスタ３２ａのゲートＧ及びｎ型電界効果トランジスタ３２ｂのゲートＧは、共に入力２５ｂに接続されて、入力２５ｂからの信号を受ける。ｐ型電界効果トランジスタ３２ａのドレインＤ及びｎ型電界効果トランジスタ３２ｂのドレインＤは、共に出力２５ｃに接続されて、出力２５ｃに出力信号を提供する。

【0037】

抵抗２９は、ｐ型電界効果トランジスタ３２ａ及びｎ型電界効果トランジスタ３２ｂのゲートＧと、ｐ型電界効果トランジスタ３２ａ及びｎ型電界効果トランジスタ３２ｂのドレインＤとの間に接続される。

【0038】

また、相補型反転論理ゲート３３は、ｐ型電界効果トランジスタ３４ａ及びｎ型電界効果トランジスタ３４ｂを含む。ｐ型電界効果トランジスタ３４ａは、高電位電源線ＶＤＤと第２反転増幅段２７の出力２７ｃとの間にソースＳ－ドレインＤ間の電流経路を提供するように高電位電源線ＶＤＤと出力２７ｃとの間に接続される。ｎ型電界効果トランジスタ３４ｂは、低電位電源線ＶＳＳと第２反転増幅段２７の出力２７ｃとの間にソースＳ－ドレインＤ間の電流経路を提供するように低電位電源線ＶＳＳと出力２７ｃとの間に接続される。ｐ型電界効果トランジスタ３４ａのゲートＧ及びｎ型電界効果トランジスタ３４ｂのゲートＧは、共に入力２７ｂに接続されて、入力２７ｂからの信号を受ける。ｐ型電界効果トランジスタ３４ａのドレインＤ及びｎ型電界効果トランジスタ３４ｂのドレインＤは、共に出力２７ｃに接続されて、出力２７ｃに出力信号を提供する。

【0039】

図３に示される第１反転増幅段２５及び第２反転増幅段２７の各々は、相補型反転論理ゲートに限定されることなく、様々な論理ゲートを含むことができる。第１反転増幅段２５及び第２反転増幅段２７の各々は、例えば、ＮＡＮＤゲート又はＮＯＲゲートといった相補型論理ゲートを含むことができる。相補型論理ゲートを含む第１反転増幅段２５及び第２反転増幅段２７は、制御信号を受けることができ、また制御信号に応答して、当該増幅段への入力波形の遷移の有無に関係なく、ヒステリシス回路１１ａを動作不可（停止）にすることができ、或いはヒステリシス回路１１ａを動作可にすることができる。

【0040】

具体的には、相補型ＮＡＮＤゲートは、複数のｐ型電界効果トランジスタ及び複数のｎ型電界効果トランジスタを含むことができる。これらのｐ型電界効果トランジスタは、高電位電源線ＶＤＤと第２反転増幅段２７の出力２７ｃとの間に並列に接続される。また、これらのｎ型電界効果トランジスタは、低電位電源線ＶＳＳと第２反転増幅段２７の出力２７ｃとの間に直列に接続される。ヒステリシス回路１１ａによれば、反転増幅段の直列接続の少なくとも１つは、多入力の相補型ＮＡＮＤゲートであることができる。

【0041】

具体的には、相補型ＮＯＲゲートは、複数のｐ型電界効果トランジスタ及び複数のｎ型電界効果トランジスタを含むことができる。これらのｐ型電界効果トランジスタは、高電位電源線ＶＤＤと第２反転増幅段２７の出力２７ｃとの間に直列に接続される。また、これらのｎ型電界効果トランジスタは、低電位電源線ＶＳＳと第２反転増幅段２７の出力２７ｃとの間に並列に接続される。ヒステリシス回路１１ａによれば、反転増幅段の直列接続の少なくとも１つは、多入力の相補型ＮＯＲゲートであることができる。

【0042】

相補型論理ゲートは、相補型ＮＡＮＤゲート及び相補型ＮＯＲゲートを組み合わせた相補型複合論理ゲートを含むことができる。

【0043】

具体的には、相補型複合論理ゲートは、高電位電源線ＶＤＤと出力（２５ｃ、２７ｃ）との間に、直列に及び／又は並列に接続された複数のｐ型電界効果トランジスタを含む。また、相補型複合論理ゲートは、低電位電源線ＶＳＳと出力（２５ｃ、２７ｃ）との間に、直列に及び／又は並列に接続された複数のｎ型電界効果トランジスタを含む。ヒステリシス回路１１ａによれば、反転増幅段の直列接続の少なくとも１つは、多入力の複合論理ゲートであることができる。

【0044】

図６は、本実施の形態に係るヒステリシス回路の具体例を示す回路図である。図７は、図６に示されたヒステリシス回路におけるヒステリシス特性の計算のための回路図を示す。

【0045】

ヒステリシス回路１１ｂでは、増幅器１３は、オペアンプ４１を含むことができ、オペアンプ４１は、出力４１ｂ、第１入力４１ｃ及び第２入力４１ｄを有する。増幅器１３の入力１３ｂ及び出力１３ｃは、第２キャパシタ１７がオペアンプ４１の出力４１ｂからオペアンプ４１の第１入力４１ｃに正帰還をかけるように、それぞれ、オペアンプ４１の第１入力４１ｃ及びオペアンプ４１の出力４１ｂに接続される。第１キャパシタ１５は、ヒステリシス回路１１の入力１０ｂとオペアンプ４１の第１入力４１ｃとの間に接続されることができる。

【0046】

オペアンプ４１の第２入力４１ｄは、ヒステリシス回路１１ｂの別入力１０ｄに接続される。このヒステリシス回路１１ｂによれば、オペアンプ４１を用いてヒステリシス特性を生成できる。オペアンプ４１の第１入力４１ｃと第２入力４１ｄとの間には、抵抗Ｒ１が接続されることができる。

【0047】

図７を参照すると、ヒステリシス回路１１ｂの入力１０ｂは、基準電圧（ＶＲＥＦ０）を提供する基準電位線４２に接続される。オペアンプ４１において、第１入力４１ｃは、第１キャパシタ１５を介してヒステリシス回路１１ｂの入力１０ｂに接続され、入力１０ｂは、基準電位線４２に接続される基準電圧源から基準電圧ＶＲＥＦ０を受ける。別入力１０ｄが、遷移する信号波形を受ける。オペアンプ４１において、第２入力４１ｄ（負入力）の電圧波形が、出力４１ｂの反転に関連付けられる。図７に示された抵抗Ｒ２が、オペアンプ４１の第１入力４１ｃと第２入力４１ｄとの間に接続されており、引き続くヒステリシス特性の計算には現れない。

【0048】

続いて、図４及び図７を参照しながら、ヒステリシス回路１１ｂにおけるヒステリシス特性を説明する。オペアンプ４１の第１入力４１ｃは、第１キャパシタ１５及び第２キャパシタ１７によって中間ノードに接続されている。第１入力４１ｃの電圧が、「ＶＲＥＦ」として参照され、オペアンプ４１の出力４１ｂが反転する際の比較に利用される。

【0049】

別入力１０ｄの信号がロウ（Ｌ）値からハイ（Ｈ）値に第１入力４１ｄ（負入力）において遷移するヒステリシス回路１１ｂは、閾値ＶＩＨにおいて反転して、上記のＶＯＵＴとして値ＶＯＨを持つ信号から遷移した信号（値ＶＯＬを持つ）を出力１０ｃに出力する。
ＶＩＨ＝２ＶＲＥＦ×Ｃ２／Ｃ１－ＶＯＬ×Ｃ２／Ｃ１・・・（４）

【0050】

また、別入力１０ｄの信号がハイ（Ｈ）値を持つ信号からロウ（Ｌ）値を持つ信号に第１入力４１ｄ（負入力）において遷移するヒステリシス回路１１ｂは、閾値ＶＩＬにおいて反転して、上記のＶＯＵＴとして値ＶＯＬを持つ信号から遷移した信号（値ＶＯＨを持つ）を出力１０ｃに出力する。
ＶＩＬ＝２ＶＴＨ×Ｃ２／Ｃ１－ＶＯＨ×Ｃ２／Ｃ１・・・（５）

【0051】

上式（４）及び（５）から、ヒステリシス幅が導かれる。
ＶＩＨ－ＶＩＬ＝ （２ＶＲＥＦ×Ｃ２／Ｃ１－ＶＯＬ×Ｃ２／Ｃ１）
－（ＶＩＬ＝２ＶＲＥＦ×Ｃ２／Ｃ１－ＶＯＨ×Ｃ２／Ｃ１）
＝（ＶＯＨ－ＶＯＬ）×Ｃ２／Ｃ１・・・（６）

【0052】

図４を参照すると、ヒステリシス特性の閾値差における「ＶＩＨ」、「ＶＩＬ」、「ＶＯＨ」及び「ＶＯＬ」が示されている。

【0053】

このヒステリシス回路１１ｂによれば、ヒステリシス回路１１ｂのヒステリシス幅は、第１キャパシタ１５及び第２キャパシタ１７に関連付けられる。第１キャパシタ１５及び第２キャパシタ１７は、直流的な電流経路を形成せずに、ヒステリシス回路１１の入力１０ｂと増幅器１３の出力１３ｃとの間に接続される。

【0054】

具体的には、オペアンプ４１は、正入力及び負入力を有し、更に正出力及び負出力の少なくとも一方を有することができる。正帰還は、正出力から正入力へ与えることができ、或いは負出力から負入力へ与えることができる。正帰還に用いる出力（具体的には、正出力又は負出力）に関係なく、正出力又は負出力のいずれも、ヒステリシス特性に係る出力信号を提供できる。

【0055】

図８及び図９は、本実施の形態に係るヒステリシス回路を含む半導体装置を示す図面である。図８及び図９を参照すると、半導体装置１２は、１又は複数のヒステリシス回路１１、１１ａ、１１ｂと、クロック生成回路４３（４５、４７）といった回路（デジタル回路又はアナログ回路）とを含む。クロック生成回路４３（４５、４７）は、ヒステリシス回路１１、１１ａ、１１ｂの入力１０ｂ又は出力１０ｃの少なくとも一方に接続される。半導体装置１２によれば、ヒステリシス回路１１、１１ａ、１１ｂが、クロック生成回路４３（４５、４７）の入力又は出力に接続されて、入力又は出力における予想不可能な揺らぎ波形の信号を波形整形して、クロック生成回路４３（４５、４７）といった回路において揺らぎの影響を低減できる。

【0056】

図８を参照すると、例示的なクロック生成回路４３は、水晶発振回路４５を含むことができる。水晶発振回路４５は、ヒステリシス回路１１、１１ａ、１１ｂの入力１０ｂに接続される出力４５ｂを有する。水晶発振回路４５は、概略的には、反転アンプ４４、反転アンプ４４の入力と出力との間に接続された抵抗性の帰還素子４６（例えば抵抗）、反転アンプ４４の入力と出力との間に接続された水晶発振子４８、並びに反転アンプ４４の入力及び出力にそれぞれ接続されたキャパシタ５０、５２を備える。半導体装置１２によれば、水晶発振回路４５の出力４５ｂにおける予想不可能な揺らぎ波形の信号を波形整形することができる。

【0057】

図９を参照すると、例示的なクロック生成回路４３は、位相同期回路４７といったクロック同期回路を含むことができる。位相同期回路４７は、ヒステリシス回路１１、１１ａ、１１ｂの入力１０ｂに接続される入力４７ｂを有する。位相同期回路４７は、デジタル及びアナログのいずれの方式の回路構成を有することができ、またその入力４７ｂにおける予想不可能な揺らぎ波形の信号は、ヒステリシス回路１１、１１ａ、１１ｂによって波形整形されている。

【0058】

ヒステリシス回路１１、１１ａ、１１ｂは、その出力１０ｃに、外部回路（例えば、水晶発振回路）からの参照クロック信号を生成する。位相同期回路４７は、位相比較回路といった比較回路４９ａ、ループフィルタ４９ｂ、電圧制御発信器といった発振器４９ｃ、及び１／Ｎデバイダーといった帰還回路４９ｄを含む。比較回路４９ａは、ヒステリシス回路１１、１１ａ、１１ｂからの参照クロック信号、及び帰還回路４９ｄからの帰還信号を受ける。ループフィルタ４９ｂは、比較回路４９ａの差分信号を平均化するローパスフィルタを含む。発振器４９ｃは、ループフィルタ４９ｂの出力値に応じた周波数の信号を生成する。帰還回路４９ｄは、発振器４９ｃからのクロック信号を分周して帰還信号を生成する。

【0059】

クロック生成回路４３は、位相同期回路４７の代わりに、周波数同期回路を備えることができる。

【0060】

以上説明したように、本実施の形態によれば、ヒステリシス特性のために直流的な電流経路を用いないヒステリシス回路１１、１１ａ、１１ｂ、及びヒステリシス回路１１、１１ａ、１１ｂを含む半導体装置１２を提供できる。

【0061】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0062】

１０ｂ、１３ｂ、２５ｂ、２７ｂ、４７ｂ・・・入力、１３ｃ、２５ｃ、２７ｃ、４５ｂ、１０ｃ・・・出力、１０ｄ・・・別入力、１１、１１ａ、１１ｂ・・・ヒステリシス回路、１２・・・半導体装置、１３・・・増幅器、１５・・・第１キャパシタ、１７・・・第２キャパシタ、２０ｂ、２０ｃ・・・非反転増幅器、２１、２３・・・配列、２１ａ、２１ｂ、２１ｃ・・・反転増幅段、２３ａ、２３ｂ、２３ｃ・・・非反転増幅段、２５、２７・・・反転増幅段、２９・・・抵抗、３１・・・相補型反転論理ゲート、４１・・・オペアンプ、４１ｃ・・・第１入力、４１ｄ・・・第２入力、４１ｂ・・・出力、４２・・・基準電位線、４３・・・クロック生成回路、４４・・・反転アンプ、４５・・・水晶発振回路、４６・・・帰還素子、４７・・・位相同期回路、４８・・・水晶発振子、４９ａ・・・比較回路、４９ｂ・・・ループフィルタ、４９ｃ・・・発振器、４９ｄ・・・帰還回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】