特開 2024-115442 双方向データ伝送回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115442

(43)【公開日】2024-08-26

(54)【発明の名称】双方向データ伝送回路

(51)【国際特許分類】

   G11C 7/10 20060101AFI20240819BHJP

   G11C 16/26 20060101ALI20240819BHJP

   G11C 16/04 20060101ALI20240819BHJP

   H03B 5/32 20060101ALI20240819BHJP

【ＦＩ】

G11C7/10 300

G11C7/10 450

G11C7/10 525

G11C16/26

G11C16/04 170

H03B5/32 J

【審査請求】有

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023021141

(22)【出願日】2023-02-14

(11)【特許番号】

(45)【特許公報発行日】2023-09-27

(71)【出願人】

【識別番号】523053060

【氏名又は名称】小池 秀治

(74)【代理人】

【識別番号】110002435

【氏名又は名称】弁理士法人井上国際特許商標事務所

(74)【代理人】

【識別番号】100077919

【弁理士】

【氏名又は名称】井上 義雄

(74)【代理人】

【識別番号】100172638

【弁理士】

【氏名又は名称】伊藤 隆治

(74)【代理人】

【識別番号】100153899

【弁理士】

【氏名又は名称】相原 健一

(74)【代理人】

【識別番号】100159363

【弁理士】

【氏名又は名称】井上 淳子

(72)【発明者】

【氏名】小池 秀治

【テーマコード（参考）】

5B225

5J079

【Ｆターム（参考）】

5B225CA02

5B225DA09

5B225EA05

5B225EF11

5B225EF13

5B225FA02

5J079AA04

5J079BA24

5J079EA18

5J079FA05

5J079FA14

5J079FA23

5J079FB09

5J079GA04

5J079JA06

(57)【要約】

【課題】ＣＭＯＳ論理回路との親和性の良い検出回路を使い、設計が容易で安定した動作が得られる信号伝送回路を提供する。
【解決手段】本発明の双方向データ伝送回路は、データを２つの小振幅信号の小振幅差動電圧信号として伝送する第一と第二の小振幅信号線（２、３）と、第一と第二の小振幅信号線（２、３）を短絡する短絡ＭＯＳトランジスタ１と、第一と第二の小振幅信号線（２、３）に選択的に接続され、相互に、双方向にデータを送受信する複数の入出力回路（１３、２０等）と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

データを２つの小振幅信号の小振幅差動電圧信号として伝送する第一と第二の小振幅信号線と、前記第一と第二の小振幅信号線を短絡する短絡ＭＯＳトランジスタと、前記第一と第二の小振幅信号線に選択的に接続され、相互に、双方向にデータを送受信する複数の入出力回路と、を含む双方向データ伝送回路であって、
前記各入出力回路は、
それぞれ、前記第一と第二の小振幅信号線からの小振幅信号を入出力する第一と第二の小振幅信号入出力端子と、それぞれ、前記第一と第二の小振幅信号入出力端子を介して電流を入出力し小振幅信号選択信号で導通制御される第一と第二のＭＯＳトランジスタと、それぞれ、前記第一と第二のＭＯＳトランジスタに並列に接続された第一と第二のコンデンサと、大振幅信号を入出力する第一と第二の大振幅信号入出力端子と、データ検出回路と、を含み、
前記データ検出回路は、
それぞれ、前記第一と第二のＭＯＳトランジスタを介してまたは前記第一と第二の大振幅入出力端子を介して電流を入出力する第一と第二の入出力端子と、それぞれ、出力端子が前記第一と第二の入出力端子に接続された第一と第二のＣＭＯＳインバータと、前記第一と第二のＣＭＯＳインバータの入力端子を接続する第三のＭＯＳトランジスタと、を含み、前記第一のＣＭＯＳインバータの入力端子は前記第三のＭＯＳトランジスタを介して前記第二のＣＭＯＳインバータの出力に接続され、前記第二のＣＭＯＳインバータの入力端子は前記第三のＭＯＳトランジスタを介して前記第一のＣＭＯＳインバータの出力に接続されており、
前記双方向データ転送回路は、
第一の状態として、前記短絡ＭＯＳトランジスタを導通し、前記第一と第二の小振幅信号線を短絡し、前記第一と第二の小振幅信号線に保存された電荷を放電し、出力側と入力側の第一と第二の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを導通し、前記第一と第二のＣＭＯＳインバータと前記第三のＭＯＳトランジスタで負帰還ループを形成し、前記第一と第二のコンデンサに保存された前記第三のＭＯＳトランジスタの両端の前記第一と第二のＣＭＯＳインバータの閾値電圧を中心電圧とする小振幅差動電圧を前記第一と第二のＭＯＳトランジスタと前記短絡ＭＯＳトランジスタで分圧し、前記第一と第二の小振幅信号線に出力する、ことからなる初期電圧設定動作と、
第二の状態として、前記短絡ＭＯＳトランジスタを遮断し、出力側の前記第一の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第一と第二のコンデンサに保存された前記第三のＭＯＳトランジスタの両端の小振幅差動電圧を大振幅差動電圧に増幅し、前記第一と第二のＣＭＯＳインバータの電圧の変化に応じて前記第一と第二のコンデンサを介して前記第一と第二の小振幅信号線を充電し、前記第一と第二の小振幅信号線の振幅を拡大し、入力側の前記第二の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを導通し、前記第一と第二の小振幅信号線の小振幅差動電圧を前記第一と第二と第三のＭＯＳトランジスタで分圧し、前記第三のＭＯＳトランジスタの両端の差動電圧または前記第一と第二の大振幅入出力端子から読み込んだ大振幅差動電圧を前記第一と第二のコンデンサに保存する、ことからなる振幅拡大動作および書き込み動作と、
第三の状態として、前記短絡ＭＯＳトランジスタを遮断し、入力側の前記第二の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを遮断し、前記第二の入出力回路の前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第一と第二のコンデンサに保存した前記第三のＭＯＳトランジスタの両端の小振幅差動電圧を大振幅差動電圧に増幅し、前記第一と第二のＣＭＯＳインバータの電圧の変化に応じて前記第一と第二のコンデンサを介して前記第一と第二の小振幅信号線を充電し、前記第一と第二の小振幅信号線の振幅を更に拡大し、前記第三のＭＯＳトランジスタの両端の大振幅差動電圧を前記第一と第二のコンデンサに保存する、ことからなる読み出し動作および保存動作と、
を実行可能なものであることを特徴とする双方向データ転送回路。

【請求項2】

データを２つの小振幅信号の小振幅差動電圧信号として伝送する第一と第二の小振幅信号線と、前記第一と第二の小振幅信号線を短絡する短絡ＭＯＳトランジスタと、前記第一と第二の小振幅信号線に選択的に接続され、相互に、双方向にデータを送受信する複数の入出力回路と、を含む双方向データ伝送回路であって、
前記各入出力回路は、
それぞれ、前記第一と第二の小振幅信号線からの小振幅信号を入出力する第一と第二の小振幅信号入出力端子と、それぞれ、前記第一と第二の小振幅信号入出力端子を介して電流を入出力し小振幅信号選択信号で導通制御される第一と第二のＭＯＳトランジスタと、大振幅信号を入出力する第一と第二の大振幅信号入出力端子と、データ検出回路と、を含み、
前記データ検出回路は、
それぞれ、前記第一と第二のＭＯＳトランジスタを介してまたは前記第一と第二の大振幅入出力端子を介して電流を入出力する第一と第二の入出力端子と、それぞれ、出力端子が前記第一と第二の入出力端子に接続された第一と第二のＣＭＯＳインバータと、前記第一と第二のＣＭＯＳインバータの入力端子を接続する第三のＭＯＳトランジスタと、を含み、前記第三のＭＯＳトランジスタの両端には並列に第一のコンデンサが接続され、前記第一のＣＭＯＳインバータの入力端子は前記第三のＭＯＳトランジスタを介して前記第二のＣＭＯＳインバータの出力に接続され、前記第二のＣＭＯＳインバータの入力端子は前記第三のＭＯＳトランジスタを介して前記第一のＣＭＯＳインバータの出力に接続されており、
前記双方向データ転送回路は、
第一の状態として、前記短絡ＭＯＳトランジスタを導通し、出力側の第一の入出力回路の前記第一と第二のＭＯＳトランジスタを導通し、前記第三のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第三のＭＯＳトランジスタの両端に接続された前記第一のコンデンサに保存された小振幅差動電圧を大振幅差動電圧に増幅し、前記第三のＭＯＳトランジスタの両端の大振幅差動電圧を前記第一と第二のＭＯＳトランジスタと前記短絡ＭＯＳトランジスタで分割し、前記第一と第二の小振幅信号線に小振幅差動電圧を出力し、入力側の第二の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを導通し、前記第一と第二のＣＭＯＳインバータと前記第三のＭＯＳトランジスタで負帰還ループを形成し、前記第三のＭＯＳトランジスタの両端の電圧を前記第一と第二のＣＭＯＳインバータの閾値電圧を中心とする小振幅差動電圧に設定し、前記第三のＭＯＳトランジスタの両端の電圧を前記第一のコンデンサに保存する、ことからなる初期電圧設定動作および書き込み動作と、
第二の状態として、前記短絡ＭＯＳトランジスタを導通し、出力側の前記第一の入出力回路の前記第一と第二のＭＯＳトランジスタを遮断し、入力側の前記第二の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第三のＭＯＳトランジスタの両端に接続された前記第一のコンデンサに保存された小振幅差動電圧を大振幅差動電圧に増幅し、保存する、ことからなる読み出し動作および保存動作と、
を実行可能なものであることを特徴とする双方向データ転送回路。

【請求項3】

請求項１に記載の入出力回路を用いたメモリ回路であって、前記複数の入出力回路が複数のメモリセルとしてマトリクス状に配列され、第一と第二のビット線に短絡ＭＯＳトランジスタが接続され、列方向の複数のメモリセルが前記第一と第二のビット線にそれぞれ前記第一と第二のＭＯＳトランジスタと前記第一と第二のコンデンサを介して接続されており、前記第一と第二と第三のＭＯＳトランジスタがワード線により導通制御され、前記各メモリセル間で前記各ビット線を介してデータが双方向に伝送され、最外側の各前記メモリセルは前記第一と第二の大振幅信号入出力端子を介して外部バスに接続され、前記第一と第二のビット線と前記外部バスとの間でデータが入出力されるものであって、
前記メモリ回路は、
第一の状態として、前記短絡ＭＯＳトランジスタを導通し、前記第一と第二のビット線を短絡し、前記第一と第二のビット線に保存された電荷を放電し、前記複数のメモリセルの内の出力側と入力側の第一と第二のメモリセルの前記第一と第二と第三のＭＯＳトランジスタを導通し、前記第一と第二のＣＭＯＳインバータと前記第三のＭＯＳトランジスタで負帰還ループを形成し、前記第一と第二のコンデンサに保存された前記第三のＭＯＳトランジスタの両端の前記第一と第二のＣＭＯＳインバータの閾値電圧を中心電圧とする小振幅差動電圧を前記第一と第二のＭＯＳトランジスタと前記短絡ＭＯＳトランジスタで分圧し、前記第一と第二のビット線に出力する、ことからなる初期電圧設定動作と、
第二の状態として、前記短絡ＭＯＳトランジスタを遮断し、出力側の前記第一のメモリセルの前記第一と第二と第三のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第一と第二のコンデンサに保存された前記第三のＭＯＳトランジスタの両端の小振幅差動電圧を大振幅差動電圧に増幅し、前記第一と第二のＣＭＯＳインバータの電圧の変化に応じて前記第一と第二のコンデンサを介して前記第一と第二のビット線を充電し、前記第一と第二のビット線の振幅を拡大し、入力側の前記第二のメモリセルの前記第一と第二と第三のＭＯＳトランジスタを導通し、前記第一と第二のビット線の小振幅電圧を前記第一と第二と第三のＭＯＳトランジスタで分圧し、前記第三のＭＯＳトランジスタの両端の電圧または前記第一と第二の大振幅入出力端子から読み込んだ大振幅差動電圧を前記第一と第二のコンデンサに保存する、ことからなる振幅拡大動作および書き込み動作と、
第三の状態として、前記短絡ＭＯＳトランジスタを遮断し、入力側の前記第二のメモリセルの前記第一と第二と第三のＭＯＳトランジスタを遮断し、前記第二のメモリセルの前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第一と第二のコンデンサに保存した前記第三のＭＯＳトランジスタの両端の小振幅差動電圧を大振幅差動電圧に増幅し、前記第一と第二のＣＭＯＳインバータの電圧の変化に応じて前記第一と第二のコンデンサを介して前記第一と第二のビット線を充電し、前記第一と第二のビット線の振幅を更に拡大し、前記第三のＭＯＳトランジスタの両端の大振幅差動電圧を前記第一と第二のコンデンサに保存する、ことからなる読み出し動作および保存動作と、
を実行可能なものであることを特徴とするメモリ回路。

【請求項4】

請求項１に記載の入出力回路を用いた双方向連続信号伝送回路であって、クロックに例示される連続した信号が双方向に伝送される第一と第二の小振幅信号線と、前記第一と第二の小振幅信号線を短絡する短絡ＭＯＳトランジスタと、出力側の前記第一の入出力回路と、入力側の前記第二の入出力回路と、入力側の前記第二の入出力回路の前記第一または第二の大振幅信号入出力端子に接続された出力ＣＭＯＳインバータと、を含み、
前記双方向連続信号伝送回路は、
前記短絡ＭＯＳトランジスタを導通し、出力側の前記第一の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを遮断し、外部信号源から大振幅差動電圧を前記大振幅信号入力端子を介して入力し、前記第一と第二の小振幅信号線に前記第一と第二のコンデンサを介して大振幅差動電圧を出力し、前記第一と第二の小振幅信号線を充電し、前記第一と第二の小振幅信号線を前記短絡ＭＯＳトランジスタを介して充放電し、前記第一と第二の小振幅信号線の間に小振幅差動電圧を出力し、入力側の前記第二の入出力回路の前記第一と第二と第三のＭＯＳトランジスタを導通し、前記第一と第二の小振幅信号線の小振幅差動電圧を前記第一と第二と第三のＭＯＳトランジスタで分圧し、前記第三のＭＯＳトランジスタの両端に前記第一と第二のＣＭＯＳインバータの閾値電圧を中心電圧とする前記第一と第二の小振幅信号線を出力し、前記第三のＭＯＳトランジスタの両端の電圧を前記第一と第二のＭＯＳトランジスタを介して前記第一と第二の小振幅信号線に出力し、前記第一と第二の小振幅信号線の中心電圧を前記第一と第二のＣＭＯＳインバータの閾値電圧とし、入力側の前記第二の入出力回路の前記第三のＭＯＳトランジスタの端子の電圧を入力側の前記出力ＣＭＯＳインバータで増幅し、出力する、ことからなる動作、
を実行可能なものであることを特徴とする双方向連続信号伝送回路。

【請求項5】

請求項２に記載の入出力回路を用いた水晶発振回路であって、前記第一と第二の小振幅信号入出力端子に水晶発振子の両端が接続され、前記第一と第二のＭＯＳトランジスタにより前記水晶発振子が選択的に接続され、第四のＭＯＳトランジスタが前記第三のＭＯＳトランジスタと並列に接続されており、
前記水晶発振回路は、
第一の状態として、前記第一と第二と第四のＭＯＳトランジスタを遮断し、前記第三のＭＯＳトランジスタを導通し、前記第一と第二のＣＭＯＳインバータと前記第三のＭＯＳトランジスタで負帰還ループを形成し、前記第一と第二の大振幅入出力端子から大振幅電圧を入力し、入力電圧を検出する、ことからなる初期入力動作と、
第二の状態として、前記第一と第二と第三と第四のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第一と第二の大振幅信号入出力端子から入力した電圧を増幅し、前記第一のコンデンサに保存する、ことからなる増幅動作およびスタンバイ動作と、
第三の状態として、前記第一と第二と第四のＭＯＳトランジスタを導通し、前記第三のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータと前記第四のＭＯＳトランジスタで正帰還ループを形成し、前記水晶振動子に前記第一と第二の小振幅信号入出力端子から前記第一のコンデンサに保存された大振幅差動電圧を印加し、前記水晶発振子の発振を促し、発振を開始した前記水晶振動子の両端の差動電圧を前記第一と第二と第四のＭＯＳトランジスタで分圧し、前記第四のＭＯＳトランジスタの端子電圧を前記第一と第二のＣＭＯＳインバータと前記第四のＭＯＳトランジスタで形成される正帰還ループで増幅し、発振振幅を拡大する、ことからなる発振開始動作と、
第四の状態として、前記第一と第二と第三と第四のＭＯＳトランジスタを導通し、前記第一と第二のＣＭＯＳインバータと前記第三と第四のＭＯＳトランジスタで負帰還ループを形成し、発振振幅を減衰させ、発振を中断し、前記第三のＭＯＳトランジスタの両端の電圧を前記第一のコンデンサに保存する、ことからなる発振中断動作と、
第五の状態として、前記第一と第二と第三と第四のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第一のコンデンサに保存された電圧を増幅し、大振幅差動電圧とする、ことからなるスタンバイ状態と、
第六の状態として、前記第一と第二と第四のＭＯＳトランジスタを導通し、前記第一と第二の小振幅信号入出力端子から前記第一のコンデンサに保存された大振幅差動電圧を前記水晶振動子に印加し、発振を促し、水晶振動子の両端の差動電圧を前記第一と第二と第四のＭＯＳトランジスタで分圧し、前記第四のＭＯＳトランジスタの端子電圧を前記第一と第二のＣＭＯＳインバータと前記第四のＭＯＳトランジスタで形成される正帰還ループで増幅し、発振振幅を拡大し、発振を再開する、ことからなる発振再開動作と、
を実行可能なものであることを特徴とする水晶発振回路。

【請求項6】

請求項２に記載の入出力回路を用いたＮＡＮＤ型ＲＯＭの読み出し回路であって、前記第一と第二の小信号入出力端子に短絡ＭＯＳトランジスタの両端が接続され、前記第一と第二の小信号入出力端子に、任意の閾値に設定可能であって特定の閾値に設定された第一と第二のＭＯＳトランジスタ列が、それぞれ第一と第二の寄生容量を有する第一と第二のビット線を介して接続され、前記第一のＭＯＳトランジスタ列を検出対象のＭＯＳトランジスタ列、前記第二のＭＯＳトランジスタ列を参照用のＭＯＳトランジスタ列とし、前記第一と第二のＭＯＳトランジスタ列の他端が第五と第六のＭＯＳトランジスタを介して接地されており、
前記ＮＡＮＤ型ＲＯＭの読み出し回路は、
第一の状態として、前記第一と第二と第三のＭＯＳトランジスタと前記短絡ＭＯＳトランジスタと前記第五と第六のＭＯＳトランジスタを導通し、前記第一と第二のＣＭＯＳインバータと前記第三のＭＯＳトランジスタで負帰還ループを形成し、前記第一と第二のＭＯＳトランジスタ列に前記第一と第二と第三のＭＯＳトランジスタ介して電流を流し、前記第一と第二のＭＯＳトランジスタ列の抵抗の差をビット線間の電圧に変換し、前記第一と第二のビット線間の電圧を前記第一と第二のＣＭＯＳインバータの閾値電圧を中心とする小振幅電圧に設定し、前記第三のＭＯＳトランジスタの両端の電圧を前記第一のコンデンサに保存する、ことからなるビット線電圧の初期設定動作および電圧検出動作および電圧保存動作と、
第二の状態として、前記第一と第二と第三のＭＯＳトランジスタＭＯＳと前記第五と第六のＭＯＳトランジスタを遮断し、前記第一と第二のＣＭＯＳインバータで正帰還ループを形成し、前記第一のコンデンサに保存された電圧を増幅し、大振幅電圧とし、前記各ＭＯＳトランジスタ列のメモリセルのデータを読み出す、ことからなる電圧読み出し動作および増幅動作と、
を実行可能なものであることを特徴とするＮＡＮＤ型ＲＯＭの読み出し回路。

【発明の詳細な説明】

【技術分野】

【0001】

小振幅の信号伝送における双方向データ伝送回路に関する。

【発明の概要】

【発明が解決しようとする課題】

【0002】

ＬＳＩチップの集積度は年々向上しているが、集積度が増し、チップサイズが増大する一方で、素子は小さくなり、信号線は長くなり、信号の寄生容量は増大し、充放電電流が増大し、信号の伝送時間が増し、チップ全体の消費電力は増加する。これを避けるために信号の小振幅化が考えられる。小振幅の信号伝送技術としてＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）が知られている。ＬＶＤＳはチップ間で小振幅電圧信号をやり取りする標準規格である。ＬＶＤＳをチップ内で使用すれば、信号の電圧振幅が縮小し、信号の充放電電流が少なくなり、消費電力を削減し、信号の伝送時間を短縮できると考えられる。しかし従来のＬＶＤＳ検出回路はアナログ回路であり、論理回路と共に動作させるためには動作の安定性、設計の容易さ、チップの占有面積などから技術的に困難であった。

【0003】

本発明の目的は、ＣＭＯＳ論理回路との親和性の良いＬＶＤＳ検出回路を使い、設計が容易で安定した動作が得られる信号伝送回路を提供することである。
本発明の他の目的は、本発明を応用した、消費電力が少なく、高速動作が可能な、電源電圧の瞬時低下に対する耐性がある信頼性の高い、メモリ回路、クロック駆動回路、水晶発振回路、ＮＡＮＤ型ＲＯＭ読み出し回路を提供することである。

【課題を解決するための手段】

【0004】

チップ内部で使用する双方向データ伝送回路を実現するために、通常のＣＭＯＳ論理回路と同じ製造工程で製造でき、小振幅差動電圧を検出でき、小振幅差動幅電圧を大振幅差動電圧に増幅し、保存することができる素子数の少ない、構造の簡単な回路を作る必要がある。２本の信号線を伝送路とし、この回路を複数、伝送路を介して接続し、信号線の電圧範囲を電源電圧より十分狭い範囲に制限し、小振幅双方向伝送回路とした。この方法により信号線の振幅は小さく制限され、信号線の充放電時間が短縮され、信号線の充放電に伴う消費電力を大幅に削減し、伝送速度を高速化できた。

【0005】

ＣＭＯＳ論理回路と同じ製造工程で製造できる、簡単な構造のＬＶＤＳ検出回路として、参考文献(１)の回路がある。この回路は基本的にＣＭＯＳインバータと抵抗を組み合わせたものであり、ＣＭＯＳ論理回路とほぼ同じ製造工程で作れ、素子数も少なく設計も簡単と考えられる。また低電圧動作が可能であり、高速動作にも適している。この回路を本発明の小振幅差動電圧検出に用いることができる。製造プロセスを簡略化するために抵抗を削除し、更に小振幅信号の双方向伝送を実現するために、短絡ＭＯＳトランジスタとコンデンサを追加した。

【0006】

本発明は、データを２つの小振幅信号の小振幅差動電圧信号として伝送する第一と第二の小振幅信号線と、第一と第二の小振幅信号線を短絡する短絡ＭＯＳトランジスタと、第一と第二の小振幅信号線に選択的に接続され、相互に、双方向にデータを送受信する複数の入出力回路と、を含む双方向データ伝送回路であって、
各入出力回路は、
それぞれ、第一と第二の小振幅信号線からの小振幅信号を入出力する第一と第二の小振幅信号入出力端子と、それぞれ、第一と第二の小振幅信号入出力端子を介して電流を入出力し小振幅信号選択信号で導通制御される第一と第二のＭＯＳトランジスタと、それぞれ、第一と第二のＭＯＳトランジスタに並列に接続された第一と第二のコンデンサと、大振幅信号を入出力する第一と第二の大振幅信号入出力端子と、データ検出回路と、を含み、
データ検出回路は、
それぞれ、第一と第二のＭＯＳトランジスタを介してまたは第一と第二の大振幅入出力端子を介して電流を入出力する第一と第二の入出力端子と、それぞれ、出力端子が第一と第二の入出力端子に接続された第一と第二のＣＭＯＳインバータと、第一と第二のＣＭＯＳインバータの入力端子を接続する第三のＭＯＳトランジスタと、を含み、第一のＣＭＯＳインバータの入力端子は第三のＭＯＳトランジスタを介して第二のＣＭＯＳインバータの出力に接続され、第二のＣＭＯＳインバータの入力端子は第三のＭＯＳトランジスタを介して第一のＣＭＯＳインバータの出力に接続されており、
双方向データ転送回路は、
第一の状態として、短絡ＭＯＳトランジスタを導通し、第一と第二の小振幅信号線を短絡し、第一と第二の小振幅信号線に保存された電荷を放電し、出力側と入力側の第一と第二の入出力回路の第一と第二と第三のＭＯＳトランジスタを導通し、第一と第二のＣＭＯＳインバータと第三のＭＯＳトランジスタで負帰還ループを形成し、第一と第二のコンデンサに保存された第三のＭＯＳトランジスタの両端の第一と第二のＣＭＯＳインバータの閾値電圧を中心電圧とする小振幅差動電圧を第一と第二のＭＯＳトランジスタと短絡ＭＯＳトランジスタで分圧し、第一と第二の小振幅信号線に出力する、ことからなる初期電圧設定動作と、
第二の状態として、短絡ＭＯＳトランジスタを遮断し、出力側の第一の入出力回路の第一と第二と第三のＭＯＳトランジスタを遮断し、第一と第二のＣＭＯＳインバータで正帰還ループを形成し、第一と第二のコンデンサに保存された第三のＭＯＳトランジスタの両端の小振幅差動電圧を大振幅差動電圧に増幅し、第一と第二のＣＭＯＳインバータの電圧の変化に応じて第一と第二のコンデンサを介して第一と第二の小振幅信号線を充電し、第一と第二の小振幅信号線の振幅を拡大し、入力側の第二の入出力回路の第一と第二と第三のＭＯＳトランジスタを導通し、第一と第二の小振幅信号線の小振幅差動電圧を第一と第二と第三のＭＯＳトランジスタで分圧し、第三のＭＯＳトランジスタの両端の差動電圧または第一と第二の大振幅入出力端子から読み込んだ大振幅差動電圧を第一と第二のコンデンサに保存する、ことからなる振幅拡大動作および書き込み動作と、
第三の状態として、短絡ＭＯＳトランジスタを遮断し、入力側の第二の入出力回路の第一と第二と第三のＭＯＳトランジスタを遮断し、第二の入出力回路の第一と第二のＣＭＯＳインバータで正帰還ループを形成し、第一と第二のコンデンサに保存した第三のＭＯＳトランジスタの両端の小振幅差動電圧を大振幅差動電圧に増幅し、第一と第二のＣＭＯＳインバータの電圧の変化に応じて第一と第二のコンデンサを介して第一と第二の小振幅信号線を充電し、第一と第二の小振幅信号線の振幅を更に拡大し、第三のＭＯＳトランジスタの両端の大振幅差動電圧を第一と第二のコンデンサに保存する、ことからなる読み出し動作および保存動作と、
を実行可能なものであることを特徴とする。

【0007】

従来技術では、大振幅電圧を信号線へ出力するため、信号線の負荷容量は一般に大きいため、大振幅を得るには長い時間がかかり、また充放電電流も大きくなる。本発明では、出力側の大振幅電圧を入出力ＭＯＳトランジスタと短絡ＭＯＳトランジスタにより分圧し、小振幅差動電圧として伝送し、受信側（入力側）で小振幅信号を検出することで、無駄な充放電電流を削減し、省電力化するとともに、検出した小振幅電圧をコンデンサに保存し、小振幅信号線を切り離した後、増幅することで高速化した。また本発明の回路は大振幅差動電圧でデータを保存できるため、外部回路との間でデータを大振幅差動電圧でやり取りすることができる。本発明回路ではデータをコンデンサに保存するため、電源電圧が瞬時的に低下した場合でも、データは失われないため信頼性の高い回路が得られる。

【発明の効果】

【0008】

小振幅電圧によるデータ伝送により、信号の充放電電流を削減し、伝送時間を短縮し、信号線の充放電に伴う消費電力を大幅に削減できる。また外部回路との間で大振幅差動電圧のデータのやり取りが可能である。本発明の回路は、大きな信号線寄生容量を有する様々な回路、例えば、レジスタ回路、メモリ回路、クロック回路などへ適用できる。また本発明の入出力回路は、データを入出力回路内のコンデンサで保存するため電源の瞬断などに対する耐性が強く、高信頼性回路に適用できる。

【図面の簡単な説明】

【0009】

【図1】本願の第１実施形態に係る双方向データ転送回路の実施例を示す。

【図1-a】図１の回路のシミュレーション波形である。

【図2】本願の第２実施形態に係る双方向データ転送回路の実施例を示す。

【図2-a】図２の回路のシミュレーション波形である。

【図3】本願の第３実施形態に係るメモリ回路の実施例を示す。

【図4】本願の第４実施形態に係る双方向連続信号伝送回路の実施例を示す。

【図4-a】図４の回路のシミュレーション波形である。

【図5】本願の第５実施形態に係る水晶発振回路の実施例を示す。

【図5-a】図５の回路のシミュレーション波形である。

【図6】本願の第６実施形態に係るＮＡＮＤ型ＲＯＭの読み出し回路の実施例を示す。

【図6-a】図６の回路のシミュレーション波形である。

【発明を実施するための形態】

【実施例0010】

実施例１は、小振幅の信号伝送における双方向データ伝送回路の一例である。
図１から図1―aを用いて、実施例１に係る双方向データ転送回路について説明する。

【0011】

＜実施例１の構成について＞
図１には本実施例の双方向データ転送回路の構成が示されている。
本実施例の双方向データ伝送回路は、データを２つの小振幅信号の小振幅差動電圧信号として伝送する第一と第二の小振幅信号線（２、３）と、第一と第二の小振幅信号線（２、３）（２、３）を短絡する短絡ＭＯＳトランジスタ１と、第一と第二の小振幅信号線（２、３）に選択的に接続され、相互に、双方向にデータを送受信する複数の入出力回路（１３、２０等）と、を含む。
各入出力回路（１３、２０等）は、それぞれ、第一と第二の小振幅信号線（２、３）からの小振幅信号を入出力する第一と第二の小振幅信号入出力端子（６、７）と、それぞれ、第一と第二の小振幅信号入出力端子（６、７）を介して電流を入出力し小振幅信号選択信号で導通制御される第一と第二のＭＯＳトランジスタ（１０、１１）と、それぞれ、第一と第二のＭＯＳトランジスタ（１０、１１）に並列に接続された第一と第二のコンデンサ（８、９）と、大振幅信号を入出力する第一と第二の大振幅信号入出力端子（１６、１７）と、データ検出回路と、を含む。
データ検出回路は、それぞれ、第一と第二のＭＯＳトランジスタ（１０、１１）を介してまたは第一と第二の大振幅入出力端子を介して電流を入出力する第一と第二の入出力端子と、それぞれ、出力端子が第一と第二の入出力端子に接続された第一と第二のＣＭＯＳインバータ（１４、１５）と、第一と第二のＣＭＯＳインバータ（１４、１５）の入力端子を接続する第三のＭＯＳトランジスタ１２と、を含み、第一のＣＭＯＳインバータ１４の入力端子は第三のＭＯＳトランジスタ１２を介して第二のＣＭＯＳインバータ１５の出力に接続され、第二のＣＭＯＳインバータ１５の入力端子は第三のＭＯＳトランジスタ１２を介して第一のＣＭＯＳインバータ１４の出力に接続されている。

【0012】

＜実施例１の動作について＞
図１－aには図１の回路の動作時におけるシミュレーション波形が示されている。すなわち、以下に示される各動作状態区間（１０６、１０７、１０８）における、短絡ＭＯＳトランジスタ１、出力側の入出力回路１３の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）の遮断信号１０１と、出力側の第一の入出力回路１３の第一と第二のＣＭＯＳインバータ（１４、１５）の出力１０２と、入力側の第二の入出力回路２０の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）の遮断信号１０３と、入力側の第二の入出力回路２０の第一と第二のＣＭＯＳインバータ（１４、１５）の出力１０４と、第一と第二の小振幅信号線（２、３）の電圧１０５、である。
本実施例における双方向データ転送回路の動作は以下の通りである。
第一の状態１０６としての初期電圧設定動作：
短絡ＭＯＳトランジスタ１を導通し、第一と第二の小振幅信号線（２、３）を短絡し、第一と第二の小振幅信号線（２、３）に保存された電荷を放電し、出力側と入力側の第一と第二の入出力回路（１３、２０）の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）を導通し、第一と第二のＣＭＯＳインバータ（１４、１５）と第三のＭＯＳトランジスタ１２で負帰還ループを形成し、第一と第二のコンデンサ（８、９）に保存された第三のＭＯＳトランジスタ１２の両端の第一と第二のＣＭＯＳインバータ（１４、１５）の閾値電圧を中心電圧とする小振幅差動電圧を第一と第二のＭＯＳトランジスタ（１０、１１）と短絡ＭＯＳトランジスタ１で分圧し、第一と第二の小振幅信号線（２、３）に出力する。
第二の状態１０７としての振幅拡大動作および書き込み動作：
短絡ＭＯＳトランジスタ１を遮断し、出力側の第一の入出力回路１３の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）を遮断し、第一と第二のＣＭＯＳインバータ（１４、１５）で正帰還ループを形成し、第一と第二のコンデンサ（８、９）に保存された第三のＭＯＳトランジスタ１２の両端の小振幅差動電圧を大振幅差動電圧に増幅し、第一と第二のＣＭＯＳインバータ（１４、１５）の電圧の変化に応じて第一と第二のコンデンサ（８、９）を介して第一と第二の小振幅信号線（２、３）を充電し、第一と第二の小振幅信号線（２、３）の振幅を拡大し、入力側の第二の入出力回路２０の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）を導通し、第一と第二の小振幅信号線（２、３）の小振幅差動電圧を第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）で分圧し、第三のＭＯＳトランジスタ１２の両端の差動電圧または第一と第二の大振幅入出力端子から読み込んだ大振幅差動電圧を第一と第二のコンデンサ（８、９）に保存する。
第三の状態１０８としての読み出し動作および保存動作：
短絡ＭＯＳトランジスタ１を遮断し、入力側の第二の入出力回路２０の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）を遮断し、第二の入出力回路２０の第一と第二のＣＭＯＳインバータ（１４、１５）で正帰還ループを形成し、第一と第二のコンデンサ（８、９）に保存した第三のＭＯＳトランジスタ１２の両端の小振幅差動電圧を大振幅差動電圧に増幅し、第一と第二のＣＭＯＳインバータ（１４、１５）の電圧の変化に応じて第一と第二のコンデンサ（８、９）を介して第一と第二の小振幅信号線（２、３）を充電し、第一と第二の小振幅信号線（２、３）の振幅を更に拡大し、第三のＭＯＳトランジスタ１２の両端の大振幅差動電圧を第一と第二のコンデンサ（８、９）に保存する。

【実施例0013】

実施例２は、小振幅の信号伝送における双方向データ伝送回路の第二の例である。 図２から図２―ａを用いて、実施例２に係る双方向データ転送回路について説明する。実施例２および図２において、実施例１および図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。

【0014】

＜実施例２の構成について＞
図２には本実施例の双方向データ転送回路の構成が示されている。
本実施例の双方向データ伝送回路は、データを２つの小振幅信号の小振幅差動電圧信号として伝送する第一と第二の小振幅信号線（２、３）と、第一と第二の小振幅信号線（２、３）を短絡する短絡ＭＯＳトランジスタ１と、および第一と第二の小振幅信号線（２、３）に選択的に接続され、相互に、双方向にデータを送受信する複数の入出力回路（１３、２０等）と、を含む。
各入出力回路（１３、２０等）は、それぞれ、第一と第二の小振幅信号線（２、３）からの小振幅信号を入出力する第一と第二の小振幅信号入出力端子（６、７）と、それぞれ、第一と第二の小振幅信号入出力端子（６、７）を介して電流を入出力し小振幅信号選択信号で導通制御される第一と第二のＭＯＳトランジスタ（１０、１１）と、大振幅信号を入出力する第一と第二の大振幅信号入出力端子（１６、１７）と、およびデータ検出回路と、を含む。
データ検出回路は、それぞれ、第一と第二のＭＯＳトランジスタ（１０、１１）を介してまたは第一と第二の大振幅入出力端子を介して電流を入出力する第一と第二の入出力端子と、それぞれ、出力端子が第一と第二の入出力端子に接続された第一と第二のＣＭＯＳインバータ（１４、１５）と、第一と第二のＣＭＯＳインバータ（１４、１５）の入力端子を接続する第三のＭＯＳトランジスタ１２と、を含み、第三のＭＯＳトランジスタ１２の両端には並列に第一のコンデンサ８が接続され、第一のＣＭＯＳインバータ１４の入力端子は第三のＭＯＳトランジスタ１２を介して第二のＣＭＯＳインバータ１５の出力に接続され、第二のＣＭＯＳインバータ１５の入力端子は第三のＭＯＳトランジスタ１２を介して第一のＣＭＯＳインバータ１４の出力に接続されている。

【0015】

＜実施例２の動作について＞
図２－aには図２の回路の動作時におけるシミュレーション波形が示されている。すなわち、下記動作状態における、出力側の入出力回路１３の第一と第二のＣＭＯＳインバータ（１４、１５）の出力２０１と、入力側の入出力回路２０の第一と第二のＣＭＯＳインバータ（１４、１５）の出力２０２と、短絡ＭＯＳトランジスタ１の遮断信号、入力側の第三のＭＯＳトランジスタ１２の遮断信号、入力側と出力側の第一と第二のＭＯＳトランジスタ（１０、１１）の遮断信号２０３と、第一と第二の小振幅信号線（２、３）の電圧２０４、である。
本実施例における双方向データ転送回路の動作は以下の通りである。
第一の状態としての初期電圧設定動作および書き込み動作：
短絡ＭＯＳトランジスタ１を導通し、出力側の第一の入出力回路１３の第一と第二のＭＯＳトランジスタ（１０、１１）を導通し、第三のＭＯＳトランジスタ１２を遮断し、第一と第二のＣＭＯＳインバータ（１４、１５）で正帰還ループを形成し、第三のＭＯＳトランジスタ１２の両端に接続された第一のコンデンサ８に保存された小振幅差動電圧を大振幅差動電圧に増幅し、第三のＭＯＳトランジスタ１２の両端の大振幅差動電圧を第一と第二のＭＯＳトランジスタ（１０、１１）と短絡ＭＯＳトランジスタ１で分割し、第一と第二の小振幅信号線（２、３）に小振幅差動電圧を出力し、入力側の第二の入出力回路２０の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）を導通し、第一と第二のＣＭＯＳインバータ（１４、１５）と第三のＭＯＳトランジスタ１２で負帰還ループを形成し、第三のＭＯＳトランジスタ１２の両端の電圧を第一と第二のＣＭＯＳインバータ（１４、１５）の閾値電圧を中心とする小振幅差動電圧に設定し、第三のＭＯＳトランジスタ１２の両端の電圧を第一のコンデンサ８に保存する。
第二の状態としての読み出し動作および保存動作：
短絡ＭＯＳトランジスタ１を導通し、出力側の第一の入出力回路１３の第一と第二のＭＯＳトランジスタ（１０、１１）を遮断し、入力側の第二の入出力回路２０の第一と第二と第三のＭＯＳトランジスタ（１０、１１、１２）を遮断し、第一と第二のＣＭＯＳインバータ（１４、１５）で正帰還ループを形成し、第三のＭＯＳトランジスタ１２の両端に接続された第一のコンデンサ８に保存された小振幅差動電圧を大振幅差動電圧に増幅し、保存する。

【0016】

実施例１の回路（図１）は、コンデンサを２個必要だが、実施例１における第一、第二、第三のＭＯＳトランジスタ（１０、１１、１２）を同じ制御信号で導通制御できる。また、実施例１における短絡ＭＯＳトランジスタ１は初期電圧設定のときのみ導通であるが、それ以外の状態では遮断状態であって、この短絡ＭＯＳトランジスタ１は速度を高めるためのものであり、必ずしも必要ではない。
実施例２の回路（図２）は、コンデンサを１個必要だが、第三のＭＯＳトランジスタ１２を制御するための信号が別に必要であり、短絡ＭＯＳトランジスタ１は常時導通である。
どちらの回路でも、入力側の入出力回路２０が各小振幅信号線（２、３）から小振幅電圧を読み込み、各コンデンサ（８、９）に保存した後、各小振幅信号線（２、３）を遮断し、各コンデンサ（８、９）に保存された小振幅電圧を増幅する。このとき小振幅電圧は各コンデンサ（８、９）に保存されているので、各小振幅信号線（２、３）を切断した瞬間の電圧変化や、電源電圧の瞬間的な低下などの変化に対する耐性が高く、読み込んだデータを失うことなく保持できる。