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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024115458
(43)【公開日】2024-08-26
(54)【発明の名称】電子部品
(51)【国際特許分類】
   H03H 7/46 20060101AFI20240819BHJP
   H03H 7/01 20060101ALI20240819BHJP
   H05K 1/02 20060101ALI20240819BHJP
   H01G 4/40 20060101ALI20240819BHJP
   H01F 27/00 20060101ALI20240819BHJP
【FI】
H03H7/46 A
H03H7/01 Z
H05K1/02 J
H01G4/40 321A
H01F27/00 S
【審査請求】未請求
【請求項の数】10
【出願形態】OL
(21)【出願番号】P 2023021173
(22)【出願日】2023-02-14
(71)【出願人】
【識別番号】000003067
【氏名又は名称】TDK株式会社
(74)【代理人】
【識別番号】110004185
【氏名又は名称】インフォート弁理士法人
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】佐藤 拓也
【テーマコード(参考)】
5E070
5E082
5E338
5J024
【Fターム(参考)】
5E070AA05
5E070AB03
5E070CB02
5E070CB13
5E070CB17
5E082AA01
5E082AB03
5E082BB02
5E082BB05
5E082BC40
5E082DD08
5E082DD13
5E082FF05
5E082GG10
5E338AA03
5E338BB75
5E338CC01
5E338CC06
5E338CD32
5E338EE32
5J024AA01
5J024CA02
5J024CA03
5J024CA04
5J024CA08
5J024DA04
5J024DA29
5J024DA32
5J024DA35
5J024EA01
5J024EA02
5J024KA03
(57)【要約】
【課題】弾性波素子を含む第2の本体を第1の本体に搭載した電子部品において、所望の特性を容易に実現する。
【解決手段】電子部品1は、第1の本体50と、第1の本体50に搭載された第2の本体80とを備えている。第1の本体50は、共通端子2と、第2の信号端子4と、インダクタL22~L24,L26を含む回路部分とを含んでいる。第2の本体80は、回路部分に電気的に接続された弾性波素子31~33を含んでいる。弾性波素子31は、インダクタL22に対して並列に接続されている。弾性波素子32は、インダクタL23,L24に対して並列に接続されている。弾性波素子33は、インダクタL26に対して並列に接続されている。弾性波素子31~33は、回路部分に電気的に接続された状態においてグランドには電気的に接続されていない。
【選択図】図1
【特許請求の範囲】
【請求項1】
積層された複数の誘電体層を含む第1の本体と、
前記第1の本体に搭載された第2の本体とを備え、
前記第1の本体は、
共通端子と、
少なくとも1つの信号端子と、
回路構成上、前記共通端子と前記少なくとも1つの信号端子との間に設けられた回路部分とを含み、
前記回路部分は、少なくとも1つのインダクタを含み、
前記第2の本体は、前記回路部分に電気的に接続され且つ前記少なくとも1つのインダクタに対して並列に接続された少なくとも1つの弾性波素子を含み、
前記少なくとも1つの弾性波素子は、前記回路部分に電気的に接続された状態においてグランドには電気的に接続されていないことを特徴とする電子部品。
【請求項2】
前記少なくとも1つのインダクタは、複数のインダクタを含み、
前記少なくとも1つの弾性波素子は、複数の弾性波素子を含むことを特徴とする請求項1記載の電子部品。
【請求項3】
前記複数のインダクタは、電気的に直列に接続され、
前記複数の弾性波素子は、電気的に直列に接続されていることを特徴とする請求項2記載の電子部品。
【請求項4】
前記複数の弾性波素子は、特定の弾性波素子を含み、
前記回路部分は、更に、前記特定の弾性波素子の一端と前記グランドとの間に設けられた第1のキャパシタと、前記特定の弾性波素子の他端と前記グランドとの間に設けられた第2のキャパシタとを含むことを特徴とする請求項2記載の電子部品。
【請求項5】
前記第1の本体は、更に、前記回路部分に直列に接続されたハイパスフィルタ回路を含むことを特徴とする請求項1記載の電子部品。
【請求項6】
前記ハイパスフィルタ回路は、回路構成上、前記共通端子と前記回路部分との間に設けられていることを特徴とする請求項5記載の電子部品。
【請求項7】
前記少なくとも1つの信号端子は、第1の信号端子と第2の信号端子とを含み、
前記電子部品は、更に、回路構成上前記共通端子と前記第1の信号端子との間に設けられた第1のフィルタと、回路構成上前記共通端子と前記第2の信号端子との間に設けられた第2のフィルタとを備え、
前記第2のフィルタは、前記回路部分および前記少なくとも1つの弾性波素子を含むことを特徴とする請求項1記載の電子部品。
【請求項8】
前記第1のフィルタは、第1の通過帯域内の周波数の信号を選択的に通過させ、
前記第2のフィルタは、前記第1の通過帯域よりも高い第2の通過帯域内の周波数の信号を選択的に通過させることを特徴とする請求項7記載の電子部品。
【請求項9】
前記第2の本体は、更に、回路構成上前記共通端子と前記少なくとも1つの信号端子との間に設けられない少なくとも1つの他の弾性波素子を含むことを特徴とする請求項1記載の電子部品。
【請求項10】
前記少なくとも1つの他の弾性波素子は、その両端が短絡されていることを特徴とする請求項9記載の電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、第1の本体に第2の本体が搭載された電子部品に関する。
【背景技術】
【0002】
小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。
【0003】
一般的に、第1の周波数帯域内の周波数の第1の信号と、第1の周波数帯域よりも高い第2の周波数帯域内の周波数の第2の信号を分離する分波器は、共通ポートと、第1の信号ポートと、第2の信号ポートと、共通ポートから第1の信号ポートに至る第1の信号経路に設けられた第1のフィルタと、共通ポートから第2の信号ポートに至る第2の信号経路に設けられた第2のフィルタとを備えている。
【0004】
フィルタとしては、インダクタとキャパシタとを用いて構成されたLCフィルタと、弾性波素子を用いて構成された弾性波フィルタとが知られている。例えば、特許文献1には、複数のSAW(弾性表面波)共振子を備えたフィルタが開示されている。このフィルタでは、それぞれ一端がアースに接続された複数のSAW共振子が設けられている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009-296167号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ここで、分波器に含まれる2つのフィルタの一方をLCフィルタによって構成し、他方を、弾性波素子を含むフィルタによって構成することを考える。特に小型の通信装置に用いられる分波器には、小型化が求められる。小型化に適したLCフィルタとしては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。この積層体を用いてLCフィルタを構成した場合には、積層体の上面に弾性波素子を搭載することができ、これにより、分波器を小型化することができる。
【0007】
弾性波素子を積層体の上面に搭載した場合、複数の端子は積層体の底面に設けられる。複数の端子は、グランドに接続されるグランド端子を含んでいる。もし、弾性波素子がグランドに接続されるように設計されている場合、弾性波素子は、積層体の内部を経由して、グランド端子に電気的に接続される。この場合、弾性波素子からグランド端子に至る経路は、比較的長くなる。弾性波素子からグランド端子に至る経路が長くなると、この経路に起因した浮遊インダクタンスが大きくなり、所望の特性を実現するための調整が難しくなるという問題があった。
【0008】
本発明はかかる問題点に鑑みてなされたもので、その目的は、弾性波素子を含む第2の本体を第1の本体に搭載した電子部品において、所望の特性を容易に実現することが可能な電子部品を提供することにある。
【課題を解決するための手段】
【0009】
本発明の電子部品は、本発明の電子部品は、積層された複数の誘電体層を含む第1の本体と、第1の本体に搭載された第2の本体とを備えている。第1の本体は、共通端子と、少なくとも1つの信号端子と、回路構成上、共通端子と少なくとも1つの信号端子との間に設けられた回路部分とを含んでいる。回路部分は、少なくとも1つのインダクタを含んでいる。第2の本体は、回路部分に電気的に接続され且つ少なくとも1つのインダクタに対して並列に接続された少なくとも1つの弾性波素子を含んでいる。少なくとも1つの弾性波素子は、回路部分に電気的に接続された状態においてグランドには電気的に接続されていない。
【発明の効果】
【0010】
本発明の電子部品では、少なくとも1つの弾性波素子は、回路部分に電気的に接続された状態においてグランドには電気的に接続されていない。これにより、本発明によれば、所望の特性を容易に実現することが可能になるという効果を奏する。
【図面の簡単な説明】
【0011】
図1】本発明の一実施の形態に係る電子部品の回路構成を示す回路図である。
図2】本発明の一実施の形態に係る電子部品を示す斜視図である。
図3】本発明の一実施の形態における第1の本体を示す斜視図である。
図4】本発明の一実施の形態における第1の本体を示す斜視図である。
図5】本発明の一実施の形態における第1の本体における1層目ないし3層目の誘電体層のパターン形成面を示す説明図である。
図6】本発明の一実施の形態における第1の本体における4層目ないし6層目の誘電体層のパターン形成面を示す説明図である。
図7】本発明の一実施の形態における第1の本体における7層目ないし9層目の誘電体層のパターン形成面を示す説明図である。
図8】本発明の一実施の形態における第1の本体における10層目ないし12層目の誘電体層のパターン形成面を示す説明図である。
図9】本発明の一実施の形態における第1の本体における13層目ないし15層目の誘電体層のパターン形成面を示す説明図である。
図10】本発明の一実施の形態における第1の本体における16層目ないし18層目の誘電体層のパターン形成面を示す説明図である。
図11】本発明の一実施の形態における第1の本体における19層目ないし21層目の誘電体層のパターン形成面を示す説明図である。
図12】本発明の一実施の形態における第1の本体における21層目の誘電体層の電極形成面を示す説明図である。
図13】本発明の一実施の形態における第1の本体の内部を示す斜視図である。
図14】本発明の一実施の形態における第1の本体の内部の一部を示す平面図である。
図15】本発明の一実施の形態における第1の本体の内部の一部を示す斜視図である。
図16】本発明の一実施の形態における第1の本体の内部の一部を示す斜視図である。
図17】本発明の一実施の形態に係る電子部品の特性の一例を示す特性図である。
【発明を実施するための形態】
【0012】
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1を参照して、本発明の一実施の形態に係る電子部品1の概略の構成について説明する。図1は、電子部品1の回路構成を示す回路図である。
【0013】
本実施の形態に係る電子部品1は、第1のフィルタ10と、第2のフィルタ20とを備えた分波器(ダイプレクサ)である。第1のフィルタ10は、第1の通過帯域内の周波数の第1の信号を選択的に通過させるように構成されている。第2のフィルタ20は、第1の通過帯域よりも高い第2の通過帯域内の周波数の第2の信号を選択的に通過させるように構成されている。
【0014】
第1のフィルタ10は、少なくとも1つのインダクタと少なくとも1つのキャパシタとを含むLCフィルタである。第2のフィルタ20は、少なくとも1つのインダクタと少なくとも1つのキャパシタと少なくとも1つの弾性波素子を含む、いわゆるハイブリッド型のフィルタである。少なくとも1つの弾性波素子は、例えば、バルク弾性波素子であってもよいし、弾性表面波素子であってもよい。
【0015】
電子部品1は、更に、共通端子2と、第1の信号端子3と、第2の信号端子4とを備えている。第1のフィルタ10は、回路構成上、共通端子2と第1の信号端子3との間に設けられている。第2のフィルタ20は、回路構成上、共通端子2と第2の信号端子4との間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
【0016】
次に、図1を参照して、電子部品1の回路構成の一例について説明する。電子部品1は、更に、一端が共通端子2に接続されたインダクタL10を備えている。
【0017】
第1のフィルタ10は、少なくとも1つのインダクタおよび少なくとも1つのキャパシタによって構成されたローパスフィルタ回路を含んでいる。図1に示した例では、第1のフィルタ10は、インダクタL11,L12,L13,L14,L15,L16と、キャパシタC11,C12,C13,C14,C15,C16,C17とを含んでいる。
【0018】
インダクタL11の一端は、インダクタL10の他端に接続されている。インダクタL12の一端は、インダクタL11の他端に接続されている。インダクタL13の一端は、インダクタL12の他端に接続されている。インダクタL13の他端は、第1の信号端子3に接続されている。
【0019】
インダクタL14の一端は、インダクタL11とインダクタL12との接続点に接続されている。インダクタL15の一端は、インダクタL12の他端に接続されている。
【0020】
キャパシタC11の一端は、インダクタL11の一端に接続されている。キャパシタC12の他端とキャパシタC12の一端とキャパシタC15の一端は、インダクタL14の他端に接続されている。キャパシタC12の他端とキャパシタC16の一端は、インダクタL15の他端に接続されている。
【0021】
キャパシタC13は、インダクタL13に対して並列に接続されている。キャパシタC14の一端は、インダクタL11の一端に接続されている。キャパシタC14の他端は、インダクタL12の他端に接続されている。
【0022】
インダクタL16とキャパシタC17の各一端は、キャパシタC15,C16の各他端に接続されている。インダクタL16とキャパシタC17の各他端は、グランドに接続されている。
【0023】
第2のフィルタ20は、少なくとも1つのインダクタおよび少なくとも1つのキャパシタを含む回路部分と、少なくとも1つの弾性波素子と、回路部分に直列に接続されたハイパスフィルタ回路21とを含んでいる。図1に示した例では、ハイパスフィルタ回路21は、インダクタL21と、キャパシタC21,C22,C23,C24とを含んでいる。
【0024】
キャパシタC21の一端は、インダクタL10の他端に接続されている。キャパシタC22の一端は、キャパシタC21の他端に接続されている。キャパシタC23の一端は、キャパシタC21とキャパシタC22との接続点に接続されている。
【0025】
インダクタL21の一端は、キャパシタC23の他端に接続されている。インダクタL21の他端は、グランドに接続されている。キャパシタC24は、インダクタL21に対して並列に接続されている。
【0026】
図1に示した例では、第2のフィルタ20の回路部分の少なくとも1つのインダクタは、複数のインダクタL22,L23,L24,L25,L26,L27である。また、第2のフィルタ20の回路部分の少なくとも1つのキャパシタは、複数のキャパシタC25,C26,C27である。また、少なくとも1つの弾性波素子は、複数の弾性波素子31,32,33である。
【0027】
第2のフィルタ20の回路部分は、更に、インダクタL28,L29,L30,L31を含んでいる、第2のフィルタ20の回路部分は、インダクタL22~L31およびキャパシタC25~C27によって構成された回路であって、第2のフィルタ20のうちのハイパスフィルタ回路21および弾性波素子31~33を除いた回路である。ハイパスフィルタ回路21は、回路構成上、共通端子2と回路部分との間に設けられている。
【0028】
インダクタL22の一端は、キャパシタC22の他端に接続されている。インダクタL23の一端は、インダクタL22の他端に接続されている。インダクタL24の一端は、インダクタL23の他端に接続されている。インダクタL25の一端は、インダクタL24の他端に接続されている。インダクタL26の一端は、インダクタL25の他端に接続されている。インダクタL27の一端は、インダクタL26の他端に接続されている。インダクタL27の他端は、第2の信号端子4に接続されている。
【0029】
インダクタL28の一端は、インダクタL22の一端に接続されている。インダクタL29の一端は、インダクタL22とインダクタL23との接続点に接続されている。
【0030】
弾性波素子31の一端は、インダクタL28の他端に接続されている。弾性波素子31の他端と弾性波素子32の一端は、インダクタL29の他端に接続されている。弾性波素子32の他端は、インダクタL24とインダクタL25との接続点に接続されている。弾性波素子33の一端は、インダクタL25とインダクタL26との接続点に接続されている。弾性波素子33の他端は、インダクタL26とインダクタL27との接続点に接続されている。
【0031】
インダクタL30の一端は、インダクタL23とインダクタL24との接続点に接続されている。インダクタL31の一端は、インダクタL25とインダクタL26との接続点に接続されている。
【0032】
キャパシタC25の一端は、インダクタL30の他端に接続されている。キャパシタC26の一端は、インダクタL31の他端に接続されている。キャパシタC27の一端は、インダクタL26とインダクタL27との接続点に接続されている。キャパシタC25~C27の各他端は、グランドに接続されている。
【0033】
インダクタL22は、弾性波素子31に対して並列に接続されている。インダクタL23,L24は、弾性波素子32に対して並列に接続されている。インダクタL26は、弾性波素子33に対して並列に接続されている。
【0034】
弾性波素子31~33は、電気的に直列に接続されている。インダクタL22~27は、電気的に直列に接続されている。なお、2つの素子が電気的に直列に接続される態様には、2つの素子が導体を介して直列に接続される態様と、2つの素子がインダクタを介して直列に接続される態様とが含まれる。一方、2つの素子がキャパシタを介して接続される態様のように、2つの素子を接続する経路の導体が途切れている態様は、2つの素子が電気的に直列に接続される態様に含まれない。
【0035】
弾性波素子31~31の各々は、第2のフィルタ20の回路部分に電気的に接続された状態において、グランドには電気的に接続されていない。本実施の形態では特に、弾性波素子31~31の各々の両端とグランドとを接続する経路の導体は、キャパシタによって途切れている。
【0036】
弾性波素子31に注目すると、第2のフィルタ20には、弾性波素子31の一端とグランドとを接続する第1の経路と、弾性波素子31の他端とグランドとを接続し且つ第1の経路と同じ素子を経由しない第2の経路とが存在する。第1の経路は、ハイパスフィルタ回路21を経由する経路である。第1の経路の導体は、キャパシタC22によって途切れている。第2の経路の導体は、キャパシタC25、キャパシタC26またはキャパシタC27によって途切れている。
【0037】
弾性波素子32に注目すると、第2のフィルタ20には、弾性波素子32の一端とグランドとを接続する第3の経路と、弾性波素子32の他端とグランドとを接続し且つ第3の経路と同じ素子を経由しない第4の経路とが存在する。第3の経路は、インダクタL29,L22およびハイパスフィルタ回路21を順に経由する経路であってもよいし、インダクタL29,L23,L30を順に経由する経路であってもよい。前者の経路の導体は、キャパシタC22によって途切れている。後者の経路の導体は、キャパシタC25によって途切れている。
【0038】
また、第4の経路は、第3の経路と同じ素子を経由しないという要件を満たす限り、インダクタL24,L30を順に経由する経路であってもよいし、インダクタL25を経由する経路であってもよい。前者の経路の導体は、C25によって途切れている。後者の経路の導体は、キャパシタC26またはキャパシタC27によって途切れている。
【0039】
弾性波素子33に注目すると、第2のフィルタ20には、弾性波素子33の一端とグランドとを接続する第5の経路と、弾性波素子33の他端とグランドとを接続し且つ第5の経路と同じ素子を経由しない第6の経路とが存在する。第5の経路は、キャパシタC27を経由する経路である。第5の経路の導体は、キャパシタC27によって途切れている。第6の経路の導体は、キャパシタC22、キャパシタC25またはキャパシタC26によって途切れている。
【0040】
次に、図2ないし図4を参照して、電子部品1のその他の構成について説明する。図2は、電子部品1を示す斜視図である。図3および図4は、第1の本体を示す斜視図である。
【0041】
電子部品1は、積層された複数の誘電体層を含む第1の本体50と、第1の本体50に搭載された第2の本体80と、第1および第2の本体50,80を封止する封止部90とを備えている。封止部90は、例えば樹脂によって構成されている。
【0042】
第1の本体50は、共通端子2と、第1および第2の信号端子3,4と、第1のフィルタ10と、第2のフィルタ20のハイパスフィルタ回路21と、第2のフィルタ20の回路部分とを含んでいる。
【0043】
第2の本体80は、第2のフィルタ20の回路部分に電気的に接続され且つ第2のフィルタ20の回路部分少なくとも1つのインダクタに対して並列に接続された少なくとも1つの弾性波素子を含んでいる。本実施の形態では特に、第2の本体80は、弾性波素子31~33を含んでいる。
【0044】
第1の本体50は、複数の誘電体層の積層方向Tの両端に位置する第1の面50Aおよび第2の面50Bと、第1の面50Aと第2の面50Bを接続する4つの側面50C~50Fとを有している。側面50C,50Dは互いに反対側を向き、側面50E,50Fも互いに反対側を向いている。側面50C~50Fは、第1の面50Aおよび第2の面50Bに対して垂直になっている。
【0045】
ここで、図2ないし図4に示したように、X方向、Y方向、Z方向を定義する。X方向、Y方向、Z方向は、互いに直交する。本実施の形態では、積層方向に平行な一方向を、Z方向とする。Z方向は、第1の本体50と第2の本体80が並ぶ方向に平行な一方向でもある。また、X方向とは反対の方向を-X方向とし、Y方向とは反対の方向を-Y方向とし、Z方向とは反対の方向を-Z方向とする。また、「積層方向Tから見たとき」という表現は、Z方向または-Z方向に離れた位置から対象物を見ることを意味する。
【0046】
図3および図4に示したように、第1の面50Aは、第1の本体50におけるZ方向の端に位置する。第1の面50Aは、第1の本体50における-Z方向の端に位置する。第1の面50Aは、第1の本体50の底面でもある。第2の面50Bは、第1の本体50におけるZ方向の端に位置する。第2の面50Bは、第1の本体50の上面でもあり、第2の本体80を搭載するための搭載面でもある。図3は、第2の面50B側から見た第1の本体50を示している。図4は、第1の面50A側から見た第1の本体50を示している。
【0047】
側面50Cは、第1の本体50における-X方向の端に位置する。側面50Dは、第1の本体50におけるX方向の端に位置する。側面50Eは、第1の本体50における-Y方向の端に位置する。側面50Fは、第1の本体50におけるY方向の端に位置する。
【0048】
第1の本体50は、更に、第1の本体50の第1の面50Aに設けられた複数の電極111,112,113,114,115,116を含んでいる。電極111,112,113は、側面50Fよりも側面50Eにより近い位置において、X方向にこの順に並んでいる。電極114,115,116は、側面50Eよりも側面50Fにより近い位置において、-X方向にこの順に並んでいる。
【0049】
電極112は共通端子2に対応する。電極114は、第1の信号端子3に対応する。電極116は、第2の信号端子4に対応する。従って、共通端子2ならびに第1および第2の信号端子3,4は、第1の本体50の第1の面50Aに設けられている。電極111,113,115の各々は、グランドに接続される。
【0050】
第1の本体50は、更に、第1の本体50の第2の面50Bに設けられた複数の電極121,122,123,124,125,126,127,128,129を含んでいる。複数の電極121~129は、第1の本体50と第2の本体80との間の電気的な接続に用いられる。電極121,122,123は、側面50Fよりも側面50Eにより近い位置において、X方向にこの順に並んでいる。電極125,126,127は、側面50Eよりも側面50Fにより近い位置において、-X方向にこの順に並んでいる。電極124は、電極123と電極125との間に配置されている。電極128は、電極121と電極127との間に配置されている。電極129は、電極122と電極126との間に配置されている。
【0051】
第2の本体80は、第1の本体50の第2の面50Bの上に搭載されている。また、第2の本体80は、それぞれ弾性波素子31~33のうちのいずれかに電気的に接続された図示しない複数の電極を有している。第2の本体80が第1の本体50に搭載された状態では、第2の本体80の複数の電極は、第1の本体50の電極121~129に対向する。第2の本体80の複数の電極の各々は、例えば図示しないはんだバンプによって電極121~129のうちのいずれかに物理的に接続されている。
【0052】
次に、図5(a)ないし図12を参照して、第1の本体50を構成する複数の誘電体層、複数の導体層および複数のスルーホールの一例について説明する。この例では、第1の本体50は、積層された21層の誘電体層を含んでいる。以下、この21層の誘電体層を、下から順に1層目ないし21層目の誘電体層と呼ぶ。また、1層目ないし21層目の誘電体層を符号51~71で表す。
【0053】
図5(a)ないし図12において、複数の円は複数のスルーホールを表している。誘電体層51~71の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、端子、導体層または他のスルーホールに接続されている。
【0054】
図5(a)ないし図12では、複数のスルーホールのうちの複数の特定のスルーホールに、符号を付している。複数の特定のスルーホールの各々と、端子、導体層または他のスルーホールとの接続関係については、1層目ないし21層目の誘電体層51~71が積層された状態における接続関係について説明している。
【0055】
図5(a)は、1層目の誘電体層51のパターン形成面を示している。誘電体層51のパターン形成面には、電極111~116が形成されている。図5(a)において符号51T1,51T2を付したスルーホールは、それぞれ電極111,115に接続されている。なお、以下の説明では、符号51T1を付したスルーホールを、単にスルーホール51T1と記す。また、スルーホール51T1以外の符号を付したスルーホールについても、スルーホール51T1と同様に記す。
【0056】
図5(b)は、2層目の誘電体層52のパターン形成面を示している。誘電体層52のパターン形成面には、インダクタ用の導体層521,522と、導体層523が形成されている。また、図5(b)に示したスルーホール52T1,52T2と、誘電体層51に形成されたスルーホール51T1,51T2は、導体層523に接続されている。
【0057】
図5(c)は、3層目の誘電体層53のパターン形成面を示している。誘電体層53のパターン形成面には、インダクタ用の導体層531と、導体層532,533,534,535,536が形成されている。また、図3(c)に示したスルーホール53T1と、誘電体層52に形成されたスルーホール52T1,52T2は、導体層536に接続されている。
【0058】
図6(a)は、4層目の誘電体層54のパターン形成面を示している。誘電体層54のパターン形成面には、インダクタ用の導体層541,542と、導体層543,544,545,546,547が形成されている。また、図6(a)に示したスルーホール54T1は、誘電体層53に形成されたスルーホール53T1に接続されている。
【0059】
図6(b)は、5層目の誘電体層55のパターン形成面を示している。誘電体層55のパターン形成面には、インダクタ用の導体層551,552と、導体層553,554,555,556,557,558,559が形成されている。また、図6(b)に示したスルーホール55T1は、誘電体層54に形成されたスルーホール54T1に接続されている。
【0060】
図6(c)は、6層目の誘電体層56のパターン形成面を示している。誘電体層56のパターン形成面には、導体層561が形成されている。また、図6(c)に示したスルーホール56T1は、誘電体層55に形成されたスルーホール55T1に接続されている。
【0061】
図7(a)は、7層目の誘電体層57のパターン形成面を示している。誘電体層57のパターン形成面には、導体層571が形成されている。また、図7(a)に示したスルーホール57T1と、誘電体層56に形成されたスルーホール56T1は、導体層571に接続されている。
【0062】
図7(b)は、8層目の誘電体層58のパターン形成面を示している。図7(b)に示したスルーホール58T1は、誘電体層57に形成されたスルーホール57T1に接続されている。
【0063】
図7(c)は、9層目の誘電体層59のパターン形成面を示している。誘電体層59のパターン形成面には、インダクタ用の導体層591が形成されている。また、図7(c)に示したスルーホール59T1は、誘電体層58に形成されたスルーホール58T1に接続されている。
【0064】
図8(a)は、10層目の誘電体層60のパターン形成面を示している。誘電体層60のパターン形成面には、インダクタ用の導体層601,602,603,604が形成されている。導体層603は、導体層602に接続されている。また、図8(a)に示したスルーホール60T1は、誘電体層59に形成されたスルーホール59T1に接続されている。
【0065】
図8(b)は、11層目の誘電体層61のパターン形成面を示している。誘電体層61のパターン形成面には、インダクタ用の導体層611,612,613が形成されている。導体層613は、導体層612に接続されている。また、図8(b)に示したスルーホール61T1は、誘電体層60に形成されたスルーホール60T1に接続されている。
【0066】
図8(c)は、12層目の誘電体層62のパターン形成面を示している。図8(c)に示したスルーホール62T1は、誘電体層61に形成されたスルーホール61T1に接続されている。
【0067】
図9(a)は、13層目の誘電体層63のパターン形成面を示している。誘電体層63のパターン形成面には、導体層631が形成されている。また、図9(a)に示したスルーホール63T1と、誘電体層62に形成されたスルーホール62T1は、導体層631に接続されている。
【0068】
図9(b)は、14層目の誘電体層64のパターン形成面を示している。誘電体層64のパターン形成面には、インダクタ用の導体層641,642,643が形成されている。また、図9(b)に示したスルーホール64T1は、誘電体層63に形成されたスルーホール63T1に接続されている。
【0069】
図9(c)は、15層目の誘電体層65のパターン形成面を示している。誘電体層65のパターン形成面には、インダクタ用の導体層651,652,653が形成されている。また、図9(c)に示したスルーホール65T1は、誘電体層64に形成されたスルーホール64T1に接続されている。
【0070】
図10(a)は、16層目の誘電体層66のパターン形成面を示している。図10(a)に示したスルーホール66T1は、誘電体層65に形成されたスルーホール65T1に接続されている。
【0071】
図10(b)は、17層目の誘電体層67のパターン形成面を示している。誘電体層67のパターン形成面には、インダクタ用の導体層671が形成されている。また、図10(b)に示したスルーホール67T1は、誘電体層66に形成されたスルーホール66T1に接続されている。
【0072】
図10(c)は、18層目の誘電体層68のパターン形成面を示している。誘電体層68のパターン形成面には、インダクタ用の導体層681が形成されている。また、図10(c)に示したスルーホール68T1は、誘電体層67に形成されたスルーホール67T1に接続されている。
【0073】
図11(a)は、19層目の誘電体層69のパターン形成面を示している。誘電体層69のパターン形成面には、インダクタ用の導体層691,692,693,694,695,696,697,698が形成されている。また、図11(a)に示したスルーホール69T1は、誘電体層68に形成されたスルーホール68T1に接続されている。
【0074】
図11(b)は、20層目の誘電体層70のパターン形成面を示している。誘電体層70のパターン形成面には、インダクタ用の導体層701,702,703,704,705,706,707,708が形成されている。また、図11(b)に示したスルーホール70T1は、誘電体層69に形成されたスルーホール69T1に接続されている。
【0075】
図11(c)は、21層目の誘電体層71のパターン形成面を示している。誘電体層71のパターン形成面には、導体層711,712,713,714,715,716が形成されている。また、図11(c)に示したスルーホール71T1,71T2,71T3と、誘電体層70に形成されたスルーホール70T1は、導体層711に接続されている。
【0076】
図12は、22層目の誘電体層71のパターン形成面とは反対側の面を示している。以下、誘電体層71のパターン形成面とは反対側の面を、誘電体層71の電極形成面と言う。誘電体層71の電極形成面には、電極121,122,123,124,125,126,127,128,129が形成されている。誘電体層71に形成されたスルーホール71T1,71T2,71T3は、それぞれ、電極122,126,129に接続されている。
【0077】
第1の本体50は、1層目の誘電体層51のパターン形成面が第1の本体50の第1の面50Aになり、21層目の誘電体層71の電極形成面が第1の本体50の第2の面50Bになるように、1層目ないし21層目の誘電体層51~71が積層されて構成される。
【0078】
図5(a)ないし図12に示した複数のスルーホールの各々は、1層目ないし21層目の誘電体層51~71を積層したときに、積層方向Tにおいて重なる導体層または積層方向Tにおいて重なる他のスルーホールに接続されている。また、図5(a)ないし図12に示した複数のスルーホールのうち、電極内または導体層内に位置するスルーホールは、その電極またはその導体層に接続されている。
【0079】
図13は、1層目ないし21層目の誘電体層51~71が積層されて構成された第1の本体50の内部を示している。図13に示したように、第1の本体50の内部では、図5(a)ないし図12に示した複数の導体層と複数のスルーホールが積層されている。
【0080】
以下、図1に示した電子部品1の回路の構成要素と、図3(a)ないし図12に示した第1の本体50の内部の構成要素との対応関係について説明する。始めに、インダクタL10について説明する。インダクタL10は、インダクタ用の導体層601,611,691,701と、導体層601,611の組、導体層611,691の組および導体層691,701の組をそれぞれ接続する複数のスルーホールと、導体層691と導体層547とを接続する複数のスルーホールとによって構成されている。
【0081】
次に、第1のフィルタ10について説明する。インダクタL11は、インダクタ用の導体層641,651,692,702と、導体層641,651の組、導体層651,692の組および導体層692,702の組をそれぞれ接続する複数のスルーホールとによって構成されている。
【0082】
インダクタL12は、インダクタ用の導体層693,703と、導体層693と導体層703とを接続する複数のスルーホールと、導体層693と導体層554とを接続する複数のスルーホールと、導体層693と導体層559とを接続する複数のスルーホールとによって構成されている。
【0083】
インダクタL13は、インダクタ用の導体層694,704と、導体層694と導体層704とを接続する複数のスルーホールと、導体層694と導体層554とを接続する複数のスルーホールと、導体層694と導体層559とを接続する複数のスルーホールとによって構成されている。
【0084】
インダクタL14は、導体層543,554の各々の一部によって構成されている。インダクタL15は、導体層544の一部によって構成されている。インダクタL16は、インダクタ用の導体層521によって構成されている。
【0085】
キャパシタC11は、導体層543,553と、これらの導体層の間の誘電体層54とによって構成されている。キャパシタC12は、導体層532,544,554と、これらの導体層の間の誘電体層53,54とによって構成されている。キャパシタC13は、導体層533,544と、これらの導体層の間の誘電体層53とによって構成されている。
【0086】
キャパシタC14は、導体層555,561と、これらの導体層の間の誘電体層55とによって構成されている。キャパシタC15は、導体層534,543と、これらの導体層の間の誘電体層53とによって構成されている。キャパシタC16は、導体層534,544と、これらの導体層の間の誘電体層53とによって構成されている。キャパシタC17は、電極113と導体層534との間に生じる浮遊容量である。
【0087】
次に、第2のフィルタ20のハイパスフィルタ回路21について説明する。インダクタL21は、インダクタ用の導体層522,531,541,542,551,552,695,696,697,705,706,707と、導体層522,531の組、導体層541,551の組、導体層542,552の組、導体層695,705の組、導体層696,706の組、導体層697,707の組、導体層551,695の組、導体層551,696の組、導体層552,696の組、導体層552,697の組および導体層531,697の組のそれぞれを接続する複数のスルーホールと、導体層695と導体層557とを接続する複数のスルーホールとによって構成されている。
【0088】
キャパシタC21は、導体層535,545と、これらの導体層の間の誘電体層53とによって構成されている。キャパシタC22は、導体層545,556と、これらの導体層の間の誘電体層54とによって構成されている。キャパシタC23は、導体層545,557と、これらの導体層の間の誘電体層54とによって構成されている。
【0089】
キャパシタC24は、導体層551と導体層557との間に生じる浮遊容量と、導体層695と導体層696との間に生じる浮遊容量と、導体層705と導体層706との間に生じる浮遊容量とを合わせたものである。
【0090】
次に、第2のフィルタ20のハイパスフィルタ回路21以外の部分について説明する。弾性波素子31は、電極123と電極124との間に設けられている。弾性波素子32は、電極124と電極125との間に設けられている。弾性波素子33は、電極121と電極128との間に設けられている。
【0091】
インダクタL22は、インダクタ用の導体層602,612と、導体層602と導体層612とを接続する複数のスルーホールとによって構成されている。インダクタL23は、インダクタ用の導体層603,613と、導体層602と導体層612とを接続する複数のスルーホールとによって構成されている。インダクタL24は、インダクタ用の導体層642,652と、導体層642と導体層652とを接続する複数のスルーホールとによって構成されている。
【0092】
インダクタL25は、インダクタ用の導体層698,708と、導体層698と導体層708とを接続する複数のスルーホールとによって構成されている。インダクタL26は、インダクタ用の導体層591,604と、導体層591と導体層604とを接続する複数のスルーホールとによって構成されている。インダクタL27は、インダクタ用の導体層643,653と、導体層643と導体層653とを接続する複数のスルーホールとによって構成されている。
【0093】
インダクタL28は、インダクタ用の導体層671,681と、導体層671と導体層681とを接続する複数のスルーホールとによって構成されている。インダクタL29は、導体層612,613と導体層714とを接続する複数のスルーホールと、導体層714と電極124とを接続する1つのスルーホールとによって構成されている。
【0094】
インダクタL30は、導体層546と導体層603とを接続する複数のスルーホールによって構成されている。インダクタL31は、導体層558と導体層698とを接続する複数のスルーホールによって構成されている。
【0095】
キャパシタC25は、導体層523,536と、これらの導体層の間の誘電体層52とによって構成されている。キャパシタC26は、導体層536,558と、これらの導体層の間の誘電体層53,54とによって構成されている。キャパシタC27は、電極116と導体層522と、電極116と導体層522との間の誘電体層51とによって構成されている。
【0096】
次に、図2ないし図16を参照して、本実施の形態に係る電子部品1の構造上の特徴について説明する。図14は、第1の本体50の内部の一部を示す平面図である。図15および図16は、第1の本体50の内部の一部を示す斜視図である。
【0097】
インダクタL11は、積層方向Tに平行な方向に延びる軸を中心に巻回されたインダクタである。すなわち、インダクタL11を構成する導体層641,651,692,702の各々は、積層方向Tに平行な方向に延びる軸を中心に巻回されている。
【0098】
インダクタL10,L12,L13,L21の各々は、積層方向Tに直交する方向に延びる軸を中心に巻回された導体構造体型のインダクタである。ここで、複数のスルーホールが直列に接続されることによって構成された柱状の構造物を、柱状導体と言う。柱状導体は、積層方向Tに平行な方向に延在する。導体構造体型のインダクタは、少なくとも1つの導体層と、複数の柱状導体とを含んでいる。
【0099】
また、インダクタL10,L12,L13,L21の各々は、矩形状またはほぼ矩形状の巻線でもある。矩形状またはほぼ矩形状の巻線では、巻回数について、巻線を矩形とみなしたときに、矩形の1辺につき1/4回と数えてもよい。
【0100】
インダクタL10の巻回数は、1回である。図13に示したように、インダクタL10は、導体層部L10a1と、導体層部L10a1に接続された柱状導体L10b1と、柱状導体L10b1に接続された導体層部L10a2と、導体層部L10a2に接続された柱状導体L10b2とを含んでいる。導体層部L10a1は、導体層601,611を含んでいる。導体層部L10a2は、導体層691,701を含んでいる。
【0101】
インダクタL12の巻回数は、3/4回である。図13に示したように、インダクタL12は、3つの柱状導体L12b1と、3つの柱状導体L12b1に接続された導体層部L12aと、導体層部L12aに接続された3つの柱状導体L12b2とを含んでいる。導体層部L12aは、導体層693,703を含んでいる。
【0102】
インダクタL13の巻回数は、3/4回である。図13に示したように、インダクタL13は、柱状導体L13b1と、柱状導体L13b1に接続された導体層部L13aと、導体層部L13aに接続された柱状導体L13b2とを含んでいる。導体層部L13aは、導体層694,704を含んでいる。
【0103】
インダクタL21の巻回数は、3回である。図13および図14に示したように、インダクタL21は、柱状導体L21b1と、柱状導体L21b1に接続された導体層部L21a1と、導体層部L21a1に接続された柱状導体L21b2と、柱状導体L21b2に接続された導体層部L21a2と、導体層部L21a2に接続された柱状導体L21b3と、柱状導体L21b3に接続された導体層部L21a3と、導体層部L21a3に接続された柱状導体L21b4と、柱状導体L21b4に接続された導体層部L21a4と、導体層部L21a4に接続された柱状導体L21b5と、柱状導体L21b5に接続された導体層部L21a5と、導体層部L21a5に接続された柱状導体L21b6と、柱状導体L21b6に接続された導体層部L21a6とを含んでいる。
【0104】
導体層部L21a1は、導体層695,705を含んでいる。導体層部L21a2は、導体層541,551を含んでいる。導体層部L21a3は、導体層696,706を含んでいる。導体層部L21a4は、導体層542,552を含んでいる。導体層部L21a5は、導体層697,707を含んでいる。導体層部L21a6は、導体層522,532を含んでいる。
【0105】
次に、導体構造体型のインダクタL10,L12,L13,L21に注目して、本実施の形態に係る電子部品1の構造上の特徴について更に詳しく説明する。第1の本体50は、共通端子2と、第1の信号端子3と、第2の信号端子4と、インダクタL10,L12,L13,L21とを含んでいる。インダクタL10,L12,L13,L21は、第1の本体50に一体化されている。インダクタL10は、回路構成上、共通端子2と第1および第2の信号端子3,4との間に設けられている。インダクタL12,L13は、回路構成上、共通端子2と第1の信号端子3との間に設けられている。インダクタL21は、回路構成上、共通端子2と第2の信号端子4との間に設けられている。
【0106】
第2の本体80は、弾性波素子31~33を含んでいる。弾性波素子31~33は、回路構成上、共通端子2と第2の信号端子4との間に設けられている。
【0107】
図14において、符号R80を付した破線で囲まれた領域は、第2の本体80を搭載するための搭載領域を示している。第1の本体50の第2の面50Bは、搭載領域R80を含んでいる。第2の面50Bに設けられた電極121~129は、搭載領域R80内に配置されている。第2の本体80の平面形状(積層方向Tから見た形状)は、搭載領域R80の形状と同じであってもよい。あるいは、第2の本体80は、平面形状が搭載領域R80の形状と同じ第1の部分と、平面形状が搭載領域R80の形状よりも大きい第2の部分とを含んでいてもよい。この場合、第2の本体80は、第1の本体50と第2の部分との間に第1の部分が位置するような姿勢で、第1の本体50に搭載される。
【0108】
第2の本体80が第1の本体50に搭載された状態では、インダクタL10,L12,L13,L21は、積層方向Tから見て、第2の本体80の少なくとも一部を囲むように配置されている。本実施の形態では特に、インダクタL10の導体層部L10a1を除くインダクタL10,L12,L13,L21の複数の構成要素は、積層方向Tから見て、搭載領域R80を囲むように配置されている。すなわち、インダクタL12,L13,L21の各々の全体は、積層方向Tから見て、搭載領域R80とは重ならない。また、インダクタL10,L12,L13,L21の各々に含まれる複数の柱状導体は、積層方向Tから見て、搭載領域R80とは重ならない。一方、インダクタL10の導体層部L10a1の一部は、積層方向Tから見て、搭載領域R80と重なっている。従って、本実施の形態では、インダクタL10,L12,L13,L21は、積層方向Tから見て、第2の本体80の一部を囲むように配置されている。
【0109】
図14に示したように、インダクタL10の導体層部L10a2(導体層691,701)は、積層方向Tから見たときに、搭載領域R80と側面50Eとの間に配置されると共に、側面50Eに沿って延在している。本実施の形態では特に、導体層部L10a2の大部分は、X方向に平行な方向に延在している。導体層部L10a2と側面50Eとの間には、いかなる導体も設けられていない。
【0110】
図14に示したように、インダクタL12の導体層部L12a(導体層693,703)は、積層方向Tから見たときに、搭載領域R80と側面50Dとの間に配置されると共に、側面50Dに沿って延在している。本実施の形態では特に、導体層部L12aの大部分は、Y方向に平行な方向に延在している。導体層部L12a(導体層693,703)と側面50Dとの間には、いかなる導体も設けられていない。
【0111】
図14に示したように、インダクタL13の導体層部L13a(導体層694,704)は、積層方向Tから見たときに、搭載領域R80と側面50Fとの間に配置されると共に、側面50Fに沿ってX方向に平行な方向に延在している。本実施の形態では特に、導体層部L13aの大部分は、X方向に平行な方向に延在している。導体層部L13aと側面50Fとの間には、いかなる導体も設けられていない。
【0112】
図14に示したように、インダクタL21の導体層部L21a1(導体層695,705)と導体層部L21a3(導体層696,706)の各々は、積層方向Tから見たときに、搭載領域R80と側面50Cとの間に配置されると共に、側面50Cに沿って延在している。本実施の形態では特に、導体層部L21a1,L21a3の各々の大部分は、Y方向に平行な方向に延在している。導体層部L21a1と側面50Cとの間には、いかなる導体も設けられていない。導体層部L21a3は、側面50Cとの間に導体層部L21a1を挟む位置に配置されている。
【0113】
図14に示したように、インダクタL21の導体層部L21a5(導体層697,707)は、積層方向Tから見たときに、搭載領域R80と側面50Fとの間に配置されると共に、側面50Fに沿って延在している。本実施の形態では特に、導体層部L21a5の大部分は、X方向に平行な方向に延在している。導体層部L21a5と側面50Fとの間には、いかなる導体も設けられていない。
【0114】
図15に示したインダクタL21の導体層部L21a2(導体層541,551)は、積層方向Tから見たときに、搭載領域R80と側面50Cとの間に配置されると共に、側面50Cに沿って延在している。本実施の形態では特に、導体層部L21a2の大部分は、積層方向Tに平行な方向に延在している。
【0115】
図15に示したインダクタL21の導体層部L21a4(導体層542,552)と導体層部L21a6(導体層522,532)の各々は、積層方向Tから見たときに、搭載領域R80と側面50Fとの間に配置されると共に、側面50Fに沿って延在している。本実施の形態では特に、導体層部L21a4,L21a6の各々の大部分は、X方向に平行な方向に延在している。導体層部L21a6と側面50Fとの間には、いかなる導体も設けられていない。導体層部L21a4は、積層方向Tから見たときに、側面50Cとの間に導体層部L21a6を挟む位置に配置されている。
【0116】
第1の本体50は、更に、回路構成上共通端子2と第1の信号端子3との間に設けられた第1のフィルタ10と、回路構成上共通端子2と第2の信号端子4との間に設けられると共に弾性波素子31~33を含む第2のフィルタ20とを含んでいる。第1のフィルタ10は、導体構造体型のインダクタL12,L13を含んでいる。第2のフィルタは、導体構造体型のインダクタL21を含んでいる。
【0117】
第2の本体80が第1の本体50に搭載された状態では、第2の本体80は、積層方向Tから見て、第2のフィルタ20の一部と重なっている。第2のフィルタ20は、積層方向Tから見て第2の本体80と重ならないインダクタL21と、積層方向Tから見て第2の本体80と重なるインダクタL22~L31とを含んでいる。図1に示したように、インダクタL21は、回路構成上、インダクタL22~L31よりも弾性波素子31~33からより遠い位置に設けられている。
【0118】
インダクタL22~L29の各々は、積層方向Tと交差する平面に沿って延在する平面型インダクタである。平面型インダクタは、柱状導体を構成要素としないインダクタであって、積層方向Tに直交する方向に延びる軸を中心に巻回されていないインダクタである。平面型インダクタは、積層方向Tに平行な方向に延びる軸を中心に巻回されていてもよいし、巻回されていなくてもよい。
【0119】
インダクタL10は、第2の面50Bすなわち第2の本体80に最も近い導体層701を含んでいる。インダクタL12は、第2の面50Bに最も近い導体層703を含んでいる。インダクタL13は、第2の面50Bに最も近い導体層704を含んでいる。インダクタL21は、第2の面50Bに最も近い導体層705~707を含んでいる。インダクタL22~L29の各々は、導体層701,703~707よりも、第2の面50Bすなわち第2の本体80からより遠い位置に配置されている。
【0120】
インダクタL30,L31の各々は、積層方向Tに沿って延在する柱型インダクタである。柱型インダクタは、柱状導体を構成要素とし且つ導体層を構成要素としないインダクタであって、積層方向Tに直交する方向に延びる軸を中心に巻回されていないインダクタである。
【0121】
次に、図15を参照して、インダクタL21の特徴について詳しく説明する。前述のように、インダクタL21は、柱状導体L21b1~L21b6を含んでいる。柱状導体L21b1,L21b3は、互いに隣接している。柱状導体L21b1,L21b3の各々を流れる電流の方向は、同じである。すなわち、柱状導体L21b1,L21b3の各々は、第1の面50Aに最も近い第1の端部と、第2の面50Bに最も近い第2の端部とを有している。柱状導体L21b1の第1の端部は、回路構成上、柱状導体L21b1の第2の端部よりもグランドからより遠い位置にあり、柱状導体L21b3の第1の端部は、回路構成上、柱状導体L21b3の第2の端部よりもグランドからより遠い位置にある。
【0122】
また、柱状導体L21b2,L21b4,L21b6は、互いに隣接している。柱状導体L21b2,L21b4,L21b6の各々を流れる電流の方向は、同じである。すなわち、柱状導体L21b2,L21b4,L21b6の各々は、第1の面50Aに最も近い第1の端部と、第2の面50Bに最も近い第2の端部とを有している。柱状導体L21b2の第1の端部は、回路構成上、柱状導体L21b2の第2の端部よりもグランドにより近い位置にあり、柱状導体L21b4の第1の端部は、回路構成上、柱状導体L21b4の第2の端部よりもグランドにより近い位置にあり、柱状導体L21b6の第1の端部は、回路構成上、柱状導体L21b6の第2の端部よりもグランドにより近い位置にある。
【0123】
インダクタL21は、更に、柱状導体L21b1,L21b2の各々の第2の端部に接続された導体層695と、柱状導体L21b3,L21b4の各々の第2の端部に接続された導体層696と、柱状導体L21b5,L21b6の各々の第2の端部に接続された導体層697とを含んでいる。導体層695の長手方向と、導体層697の長手方向は、互いに交差する。導体層695の長手方向と導体層697の長手方向がなす角度は、積層方向Tから見たときに導体層695,697が搭載領域R80と重ならないようにすると共に搭載領域R80の面積を大きくする観点から、70°以上110°以下であることが好ましい。
【0124】
導体層696は、側面50Cとの間に導体層695を挟む位置に配置されている。本実施の形態では特に、導体層695の長手方向と、導体層697の長手方向は、互いに平行またはほぼ平行である。また、導体層696の長手方向と、導体層697の長手方向は、互いに交差する。導体層697の長手方向は、互いに交差する。導体層696の長手方向と導体層697の長手方向がなす角度は、70°以上110°以下であることが好ましい。
【0125】
導体層705,706,707の形状および配置は、積層方向Tにおける位置を除いて、それぞれ、導体層695,696,697の形状および配置と同じかほぼ同じである。導体層695,696,697についての上記の説明は、導体層705,706,707にも当てはまる。
【0126】
次に、図16を参照して、本実施の形態に係る電子部品1のその他の特徴について説明する。図16には、導体層523,536,571,631,711と、スルーホール51T1,51T2,52T1,52T2,53T1,54T1,55T1,56T1,57T1,58T1,59T1,60T1,61T1,62T1,63T1,64T1,65T1,66T1,67T1,68T1,69T1,70T1,72T1~72T3を示している。これらの導体層とこれらのスルーホールは、互いに電気的に接続されると共に、グランド導体を構成する。
【0127】
グランド導体は、第1の本体50と第2の本体80との電気的な接続に用いられる電極121~129のうちの電極122,126,129と、グランドに接続される電極111,115とを電気的に接続している。グランド導体は、第1の本体50内において、第1のフィルタ10を構成する複数の導体と第2のフィルタ20を構成する複数の導体との間を通過するように設けられている。
【0128】
次に、本実施の形態に係る電子部品1の特性の一例を示す。図17は、電子部品1の通過減衰特性を示す特性図である。図17において、横軸は周波数を示し、縦軸は減衰量を示している。また、図17において、符号91を付した曲線は、共通端子2と第1の信号端子3との間の通過減衰特性、すなわち第1のフィルタ10の通過減衰特性を示している。また、図17において、符号92を付した曲線は、共通端子2と第2の信号端子4との間の通過減衰特性、すなわち第2のフィルタ20の通過減衰特性を示している。
【0129】
次に、本実施の形態に係る電子部品1の作用および効果について説明する。本実施の形態では、第1の本体50は、第1のフィルタ10と第2のフィルタ20とを含み、第2の本体80は、弾性波素子31~33を含んでいる。
【0130】
ここで、一端がグランドに接続される弾性波素子を含む比較例の第2の本体を、第1の本体50に搭載することを考える。この場合、弾性波素子は、第1の本体50の内部を経由して、第1の本体50の第1の面50Aに設けられた電極であって、グランドに接続される電極に接続される。弾性波素子から電極に至る経路は、比較的長くなるため、この経路を構成する導体に起因した浮遊インダクタンスが大きくなり、所望の特性を得るための調整が難しくなる。
【0131】
これに対し、本実施の形態では、弾性波素子31~33の各々は、第1の本体50の回路部分すなわち第2のフィルタ20の回路部分に電気的に接続された状態において、グランドには電気的に接続されていない。これにより、本実施の形態によれば、弾性波素子31~33の各々に接続される導体に起因する浮遊インダクタンスを小さくすることができ、その結果、所望の特性を容易に実現することができる。
【0132】
また、本実施の形態では、第2のフィルタ20の回路部分は、弾性波素子31~33の各々の両端とグランドとの間に設けられたキャパシタであって、弾性波素子31~33の各々の両端とグランドと接続する導体を分断するキャパシタC25~C27を含んでいる。キャパシタC25~C27は、インピーダンスを調整する機能と、減衰極の周波数を調整する機能と、減衰極の大きさを調整する機能とを有している。本実施の形態によれば、キャパシタC25~C27によって、所望の特性を実現することができる。
【0133】
また、本実施の形態では、弾性波素子31~33によって、第2のフィルタ20の通過減衰特性において、第2の通過帯域に近い周波数領域において挿入損失(減衰量)が急峻に変化する特性を得ることができる。図17に示したように、本実施の形態では特に、第2の通過帯域よりも低い周波数領域において、挿入損失(減衰量)を急峻に変化させている。
【0134】
また、本実施の形態では、第1のフィルタ10は、導体構造体型のインダクタL12,L13を含んでいる。本実施の形態では特に、インダクタL12は、3つの柱状導体L12b1と、3つの柱状導体L12b1に接続された導体層部L12aと、導体層部L12aに接続された3つの柱状導体L12b2とを含んでいる。これにより、本実施の形態によれば、インダクタL11,L12の各々のQ値を大きくすることができると共に、第1のフィルタ10の通過減衰特性において、第1の通過帯域に近い周波数領域において挿入損失(減衰量)が急峻に変化する特性を得ることができる。
【0135】
次に、本実施の形態に係る電子部品1のその他の効果について説明する。本実施の形態では、導体構造体型のインダクタL10,L12,L13,L21は、第2の本体80の少なくとも一部を囲むように配置されている。本実施の形態では特に、インダクタL12,L13,L21の各々の全体は、積層方向Tから見て、搭載領域R80とは重ならない。また、インダクタL10,L12,L13,L21の各々に含まれる複数の柱状導体は、積層方向Tから見て、搭載領域R80とは重ならない。これにより、本実施の形態によれば、複数の柱状導体によって搭載領域R80が変形することを抑制することができる。その結果、本実施の形態によれば、搭載領域R80を平坦にすることができる。
【0136】
また、本実施の形態では、第1のフィルタ10のインダクタL11~L13は、積層方向Tから見て、第2の本体80の少なくとも一部を囲むように配置されている。これにより、本実施の形態によれば、積層方向Tから見たときにインダクタL11~L13が第2の本体80と重なるように配置されている場合に比べて、インダクタL11~L13と弾性波素子31~33との間の結合を抑制することができる。その結果、本実施の形態によれば、第1のフィルタ10と第2のフィルタ20との間のアイソレーションを大きくすることができる。
【0137】
また、本実施の形態では、グランド導体は、第1の本体50内において、第1のフィルタ10を構成する複数の導体と第2のフィルタ20を構成する複数の導体との間を通過するように設けられている。これによっても、第1のフィルタ10と第2のフィルタ20との間のアイソレーションを大きくすることができる。
【0138】
また、本実施の形態では、第2のフィルタ20は、積層方向Tから見て第2の本体80と重ならないインダクタL21と、積層方向Tから見て第2の本体80と重なるインダクタL22~L31とを含んでいる。本実施の形態では特に、インダクタL21は、ハイパスフィルタ回路21の構成要素である。本実施の形態によれば、回路構成上、インダクタL21を、インダクタL22~L31よりも弾性波素子31~33からより遠い位置に設けることにより、ハイパスフィルタ回路21の特性が所望の特性からずれることを抑制することができる。
【0139】
また、本実施の形態では、インダクタL22~L29の各々は、インダクタL10,L12,L13,L21を構成する導体層701,703~707よりも、第2の面50Bすなわち第2の本体80からより遠い位置に配置されている。これにより、本実施の形態によれば、インダクタL22~L29と弾性波素子31~33との間の結合を抑制することができる。また、本実施の形態では、導体層701,703~707をインダクタL22~L29よりも第2の面50Bにより近い位置に配置することにより、第1の本体50内の空間を効率よく利用して、第1の本体50を小型化している。
【0140】
また、本実施の形態では、インダクタL21は、導体層695,697を含んでいる。導体層695の長手方向と、導体層697の長手方向は、互いに交差する。これにより、本実施の形態によれば、インダクタL21に、積層方向Tに直交する一方向(例えばX方向)に平行な第1の軸に巻回する部分と、積層方向Tに直交する他の一方向(例えばY方向)に平行な第2の軸に巻回する部分とを設けることができる。これにより、本実施の形態によれば、インダクタL21のインダクタンスを大きくしながら、第1の軸に平行な一方向の先と第2の軸に平行な一方向の先に、インダクタL22~L29等の他の素子を配置するためのスペースを確保することができる。
【0141】
また、本実施の形態では、インダクタL21は、柱状導体L21b1~L21b6を含んでいる。本実施の形態では、互いに隣接する柱状導体L21b1,L21b3の各々を流れる電流の方向は同じである。これにより、本実施の形態によれば、柱状導体L21b1,L21b3の各々を流れる電流に起因して発生する磁界を強めることができる。同様に、本実施の形態では、互いに隣接する柱状導体L21b2,L21b4,L21b6の各々を流れる電流の方向は同じである。これにより、本実施の形態によれば、柱状導体L21b2,L21b4,L21b6の各々を流れる電流に起因して発生する磁界を強めることができる。
【0142】
なお、本実施の形態では、インダクタL21は、回路構成上、1つのインダクタとして構成されている。インダクタL21の一端と他端との間には、他の素子は接続されていない。
【0143】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、第1および第2のフィルタ10,20の各々の回路構成は、実施の形態に示した例に限られず、任意である。
【0144】
また、第2の本体80は、弾性波素子を1つ、2つまたは4つ以上含んでいてもよい。第2の本体80が複数の弾性波素子を含む場合、回路構成上共通端子2と第2の信号端子4との間に設けられる弾性波素子の数は、第2の本体80が含む弾性波素子の数と同じであってもよいし、第2の本体80が含む弾性波素子の数よりも少なくてもよい。第2の本体80に設けられた少なくとも1つの弾性波素子であって、回路構成上共通端子2と第2の信号端子4との間に設けられない少なくとも1つの弾性波素子は、その両端が短絡される。
【0145】
なお、実施の形態では、第2の本体80は、弾性波素子31~33に加えて、1つの他の弾性波素子を含むことができる。他の弾性波素子は、図11(c)に示した導体層716によってその両端が短絡される。
【0146】
以上説明したように、本発明の電子部品は、積層された複数の誘電体層を含む第1の本体と、第1の本体に搭載された第2の本体とを備えている。第1の本体は、共通端子と、少なくとも1つの信号端子と、回路構成上、共通端子と少なくとも1つの信号端子との間に設けられた回路部分とを含んでいる。回路部分は、少なくとも1つのインダクタを含んでいる。第2の本体は、回路部分に電気的に接続され且つ少なくとも1つのインダクタに対して並列に接続された少なくとも1つの弾性波素子を含んでいる。少なくとも1つの弾性波素子は、回路部分に電気的に接続された状態においてグランドには電気的に接続されていない。
【0147】
本発明の電子部品において、少なくとも1つのインダクタは、複数のインダクタを含んでいてもよい。少なくとも1つの弾性波素子は、複数の弾性波素子を含んでいてもよい。複数のインダクタは、電気的に直列に接続されていてもよい。複数の弾性波素子は、電気的に直列に接続されていてもよい。複数の弾性波素子は、特定の弾性波素子を含んでいてもよい。回路部分は、更に、特定の弾性波素子の一端とグランドとの間に設けられた第1のキャパシタと、特定の弾性波素子の他端とグランドとの間に設けられた第2のキャパシタとを含んでいてもよい。
【0148】
また、本発明の電子部品において、第1の本体は、更に、回路部分に直列に接続されたハイパスフィルタ回路を含んでいてもよい。ハイパスフィルタ回路は、回路構成上、共通端子と回路部分との間に設けられていてもよい。
【0149】
また、本発明の電子部品において、少なくとも1つの信号端子は、第1の信号端子と第2の信号端子とを含んでいてもよい。本発明の電子部品は、更に、回路構成上共通端子と第1の信号端子との間に設けられた第1のフィルタと、回路構成上共通端子と第2の信号端子との間に設けられた第2のフィルタとを備えていてもよい。第2のフィルタは、回路部分および少なくとも1つの弾性波素子を含んでいてもよい。第1のフィルタは、第1の通過帯域内の周波数の信号を選択的に通過させてもよい。第2のフィルタは、第1の通過帯域よりも高い第2の通過帯域内の周波数の信号を選択的に通過させてもよい。
【0150】
また、本発明の電子部品において、第2の本体は、更に、回路構成上共通端子と少なくとも1つの信号端子との間に設けられない少なくとも1つの他の弾性波素子を含んでいてもよい。少なくとも1つの他の弾性波素子は、その両端が短絡されていてもよい。
【符号の説明】
【0151】
1…電子部品、2…共通端子、3…第1の信号端子、4…第2の信号端子、10…第1のフィルタ、20…第2のフィルタ、21…ハイパスフィルタ回路、31~33…弾性波素子、50…第1の本体、50A…第1の面、50B…第2の面、50C~50F…側面、80…第2の本体、111~116,121~129…電極、C11~C17,C21~C27…キャパシタ、L10~L16,L21~L31…インダクタ。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
【手続補正書】
【提出日】2024-02-19
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0009
【補正方法】変更
【補正の内容】
【0009】
本発明の電子部品は、積層された複数の誘電体層を含む第1の本体と、第1の本体に搭載された第2の本体とを備えている。第1の本体は、共通端子と、少なくとも1つの信号端子と、回路構成上、共通端子と少なくとも1つの信号端子との間に設けられた回路部分とを含んでいる。回路部分は、少なくとも1つのインダクタを含んでいる。第2の本体は、回路部分に電気的に接続され且つ少なくとも1つのインダクタに対して並列に接続された少なくとも1つの弾性波素子を含んでいる。少なくとも1つの弾性波素子は、回路部分に電気的に接続された状態においてグランドには電気的に接続されていない。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0020
【補正方法】変更
【補正の内容】
【0020】
キャパシタC11の一端は、インダクタL11の一端に接続されている。キャパシタC11の他端とキャパシタC12の一端とキャパシタC15の一端は、インダクタL14の他端に接続されている。キャパシタC12の他端とキャパシタC16の一端は、インダクタL15の他端に接続されている。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0027
【補正方法】変更
【補正の内容】
【0027】
第2のフィルタ20の回路部分は、更に、インダクタL28,L29,L30,L31を含んでいる第2のフィルタ20の回路部分は、インダクタL22~L31およびキャパシタC25~C27によって構成された回路であって、第2のフィルタ20のうちのハイパスフィルタ回路21および弾性波素子31~33を除いた回路である。ハイパスフィルタ回路21は、回路構成上、共通端子2と回路部分との間に設けられている。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0035
【補正方法】変更
【補正の内容】
【0035】
弾性波素子31~33の各々は、第2のフィルタ20の回路部分に電気的に接続された状態において、グランドには電気的に接続されていない。本実施の形態では特に、弾性波素子31~33の各々の両端とグランドとを接続する経路の導体は、キャパシタによって途切れている。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0043
【補正方法】変更
【補正の内容】
【0043】
第2の本体80は、第2のフィルタ20の回路部分に電気的に接続され且つ第2のフィルタ20の回路部分少なくとも1つのインダクタに対して並列に接続された少なくとも1つの弾性波素子を含んでいる。本実施の形態では特に、第2の本体80は、弾性波素子31~33を含んでいる。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0057
【補正方法】変更
【補正の内容】
【0057】
図5(c)は、3層目の誘電体層53のパターン形成面を示している。誘電体層53のパターン形成面には、インダクタ用の導体層531と、導体層532,533,534,535,536が形成されている。また、図5(c)に示したスルーホール53T1と、誘電体層52に形成されたスルーホール52T1,52T2は、導体層536に接続されている。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0076
【補正方法】変更
【補正の内容】
【0076】
図12は、21層目の誘電体層71のパターン形成面とは反対側の面を示している。以下、誘電体層71のパターン形成面とは反対側の面を、誘電体層71の電極形成面と言う。誘電体層71の電極形成面には、電極121,122,123,124,125,126,127,128,129が形成されている。誘電体層71に形成されたスルーホール71T1,71T2,71T3は、それぞれ、電極122,126,129に接続されている。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0080
【補正方法】変更
【補正の内容】
【0080】
以下、図1に示した電子部品1の回路の構成要素と、図5(a)ないし図12に示した第1の本体50の内部の構成要素との対応関係について説明する。始めに、インダクタL10について説明する。インダクタL10は、インダクタ用の導体層601,611,691,701と、導体層601,611の組、導体層611,691の組および導体層691,701の組をそれぞれ接続する複数のスルーホールと、導体層691と導体層547とを接続する複数のスルーホールとによって構成されている。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0114
【補正方法】変更
【補正の内容】
【0114】
図15に示したインダクタL21の導体層部L21a2(導体層541,551)は、積層方向Tから見たときに、搭載領域R80と側面50Cとの間に配置されると共に、側面50Cに沿って延在している。本実施の形態では特に、導体層部L21a2の大部分は、Y方向に平行な方向に延在している。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0115
【補正方法】変更
【補正の内容】
【0115】
図15に示したインダクタL21の導体層部L21a4(導体層542,552)と導体層部L21a6(導体層522,532)の各々は、積層方向Tから見たときに、搭載領域R80と側面50Fとの間に配置されると共に、側面50Fに沿って延在している。本実施の形態では特に、導体層部L21a4,L21a6の各々の大部分は、X方向に平行な方向に延在している。導体層部L21a6と側面50Fとの間には、いかなる導体も設けられていない。導体層部L21a4は、積層方向Tから見たときに、側面50Fとの間に導体層部L21a6を挟む位置に配置されている。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0124
【補正方法】変更
【補正の内容】
【0124】
導体層696は、側面50Cとの間に導体層695を挟む位置に配置されている。本実施の形態では特に、導体層695の長手方向と、導体層696の長手方向は、互いに平行またはほぼ平行である。また、導体層696の長手方向と、導体層697の長手方向は、互いに交差する。導体層696の長手方向と導体層697の長手方向がなす角度は、70°以上110°以下であることが好ましい。