特開 2024-115472 積層型電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115472

(43)【公開日】2024-08-26

(54)【発明の名称】積層型電子部品

(51)【国際特許分類】

   H01F 17/00 20060101AFI20240819BHJP

   H01F 27/00 20060101ALI20240819BHJP

【ＦＩ】

H01F17/00 C

H01F27/00 S

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023021187

(22)【出願日】2023-02-14

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】佐藤 拓也

【テーマコード（参考）】

5E070

【Ｆターム（参考）】

5E070AA05

5E070AB01

5E070CC04

(57)【要約】

【課題】他の素子を配置するためのスペースを確保することが可能な導体構造型のインダクタを実現する。
【解決手段】電子部品は、第１の本体５０と、第１の本体５０に一体化されたインダクタＬ２１とを備えている。インダクタＬ２１は、第１の柱状導体Ｌ２１ｂ１，Ｌ２１ｂ２と、第２の柱状導体Ｌ２１ｂ５，Ｌ２１ｂ６と、第１の柱状導体Ｌ２１ｂ１，Ｌ２１ｂ２の第２の端部に接続された第１の導体層６９５と、第２の柱状導体Ｌ２１ｂ５，Ｌ２１ｂ６の第２の端部に接続された第２の導体層６９７とを含んでいる。第１の導体層６９５の長手方向と、第２の導体層６９７の長手方向は、互いに交差する。
【選択図】図１５

【特許請求の範囲】

【請求項1】

積層された複数の誘電体層を含む本体と、
前記本体に一体化されたインダクタとを備え、
前記インダクタは、それぞれ前記複数の誘電体層の積層方向に平行な方向に延在する複数の柱状導体と、それぞれ前記積層方向と交差する平面に沿って延在する複数の導体層とを含み、
前記複数の柱状導体は、第１の柱状導体と、第２の柱状導体とを含み、
前記複数の導体層は、前記積層方向に平行な一方向の先に位置する前記第１の柱状導体の端部に接続された第１の導体層と、前記一方向の先に位置する前記第２の柱状導体の端部に接続された第２の導体層とを含み、
前記第１の導体層の長手方向と、前記第２の導体層の長手方向は、互いに交差することを特徴とする積層型電子部品。

【請求項2】

前記第１の導体層の長手方向と前記第２の導体層の長手方向とがなす角度は、７０°以上１１０°以下であることを特徴とする請求項１記載の積層型電子部品。

【請求項3】

前記本体は、前記積層方向の両端に位置する第１の面および第２の面と、前記第１の面と前記第２の面を接続する第１の側面、第２の側面、第３の側面および第４の側面とを有し、
前記第１の側面と前記第２の側面は、互いに反対側を向き、
前記第３の側面と前記第４の側面は、互いに反対側を向き、
前記第１の導体層は、前記第１の側面に沿って延在し、
前記第２の導体層は、前記第３の側面に沿って延在していることを特徴とする請求項１記載の積層型電子部品。

【請求項4】

前記第１の導体層と前記第１の側面との間には、いかなる導体も設けられていないことを特徴とする請求項３記載の積層型電子部品。

【請求項5】

前記複数の柱状導体は、更に、第３の柱状導体を含み、
前記複数の導体層は、更に、前記一方向の先に位置する前記第３の柱状導体の端部に接続された第３の導体層を含み、
前記第３の導体層は、前記第１の側面との間に前記第１の導体層を挟む位置に配置されていることを特徴とする請求項４記載の積層型電子部品。

【請求項6】

前記第２の導体層と前記第３の側面との間には、いかなる導体も設けられていないことを特徴とする請求項３記載の積層型電子部品。

【請求項7】

前記第２の柱状導体は、前記第１の柱状導体に隣接し、
前記第１の柱状導体と前記第２の柱状導体の各々を流れる電流の方向は、同じであることを特徴とする請求項１記載の積層型電子部品。

【請求項8】

前記本体は、搭載部品を搭載するための搭載領域を含む搭載面を有することを特徴とする請求項１記載の積層型電子部品。

【請求項9】

前記インダクタは、前記積層方向から見て、前記搭載領域とは重ならないことを特徴とする請求項８記載の積層型電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、導体構造型のインダクタを含む積層型電子部品に関する。

【背景技術】

【0002】

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

【0003】

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。

【0004】

小型化に適した分波器としては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。積層体を用いた分波器に用いられるインダクタとしては、導体構造体型のインダクタが知られている。導体構造体型のインダクタとは、導体層と複数のスルーホールとによって構成されたインダクタであって、複数の誘電体層の積層方向に直交する軸に巻回されたインダクタである。導体構造体型のインダクタは、直列に接続された複数のスルーホールよりなる柱状導体を含んでいる。

【0005】

特許文献１には、導体構造体型と同様の構成の複数のインダクタを備えたダイプレクサが開示されている。複数のインダクタの各々は、一方向に延びる軸の周りに複数回巻回されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１６－５０８３５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

導体構造体型のインダクタでは、例えば巻回数を多くすることによってインダクタンスを大きくすることができる。しかし、そうすると、インダクタが巻回される軸に平行な方向におけるインダクタの寸法が大きくなる。その結果、他の素子を配置するためのスペースが小さくなる。また、近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられる分波器の小型化も要求されている。分波器が小型化すると、導体構造体型のインダクタと他の素子との間の結合が強くなりすぎる場合がある。これにより、所望の特性を実現することができない場合があった。

【0008】

上記の問題は、分波器に限らず、導体構造型のインダクタを含む積層型電子部品全般に当てはまる。

【0009】

本発明はかかる問題点に鑑みてなされたもので、その目的は、他の素子を配置するためのスペースを確保することが可能な導体構造型のインダクタを備えた積層型電子部品を提供することにある。

【課題を解決するための手段】

【0010】

本発明の積層型電子部品は、積層された複数の誘電体層を含む本体と、本体に一体化されたインダクタとを備えている。インダクタは、それぞれ複数の誘電体層の積層方向に平行な方向に延在する複数の柱状導体と、それぞれ積層方向と交差する平面に沿って延在する複数の導体層とを含んでいる。複数の柱状導体は、第１の柱状導体と、第２の柱状導体とを含んでいる。複数の導体層は、積層方向に平行な一方向の先に位置する第１の柱状導体の端部に接続された第１の導体層と、一方向の先に位置する第２の柱状導体の端部に接続された第２の導体層とを含んでいる。第１の導体層の長手方向と、第２の導体層の長手方向は、互いに交差する。

【発明の効果】

【0011】

本発明の積層型電子部品では、インダクタは、第１の導体層と第２の導体層を含んでいる。第１の導体層の長手方向と、第２の導体層の長手方向は、互いに交差する。これにより、本発明によれば、他の素子を配置するためのスペースを確保することが可能になるという効果を奏する。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。

【図2】本発明の一実施の形態に係る積層型電子部品を示す斜視図である。

【図3】本発明の一実施の形態における第１の本体を示す斜視図である。

【図4】本発明の一実施の形態における第１の本体を示す斜視図である。

【図5】本発明の一実施の形態における第１の本体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図6】本発明の一実施の形態における第１の本体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図7】本発明の一実施の形態における第１の本体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。

【図8】本発明の一実施の形態における第１の本体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。

【図9】本発明の一実施の形態における第１の本体における１３層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。

【図10】本発明の一実施の形態における第１の本体における１６層目ないし１８層目の誘電体層のパターン形成面を示す説明図である。

【図11】本発明の一実施の形態における第１の本体における１９層目ないし２１層目の誘電体層のパターン形成面を示す説明図である。

【図12】本発明の一実施の形態における第１の本体における２１層目の誘電体層の電極形成面を示す説明図である。

【図13】本発明の一実施の形態における第１の本体の内部を示す斜視図である。

【図14】本発明の一実施の形態における第１の本体の内部の一部を示す平面図である。

【図15】本発明の一実施の形態における第１の本体の内部の一部を示す斜視図である。

【図16】本発明の一実施の形態における第１の本体の内部の一部を示す斜視図である。

【図17】本発明の一実施の形態に係る積層型電子部品の特性の一例を示す特性図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の概略の構成について説明する。図１は、電子部品１の回路構成を示す回路図である。

【0014】

本実施の形態に係る電子部品１は、第１のフィルタ１０と、第２のフィルタ２０とを備えた分波器（ダイプレクサ）である。第１のフィルタ１０は、第１の通過帯域内の周波数の第１の信号を選択的に通過させるように構成されている。第２のフィルタ２０は、第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させるように構成されている。

【0015】

第１のフィルタ１０は、少なくとも１つのインダクタと少なくとも１つのキャパシタとを含むＬＣフィルタである。第２のフィルタ２０は、少なくとも１つのインダクタと少なくとも１つのキャパシタと少なくとも１つの弾性波素子を含む、いわゆるハイブリッド型のフィルタである。少なくとも１つの弾性波素子は、例えば、バルク弾性波素子であってもよいし、弾性表面波素子であってもよい。

【0016】

電子部品１は、更に、共通端子２と、第１の信号端子３と、第２の信号端子４とを備えている。第１のフィルタ１０は、回路構成上、共通端子２と第１の信号端子３との間に設けられている。第２のフィルタ２０は、回路構成上、共通端子２と第２の信号端子４との間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

【0017】

次に、図１を参照して、電子部品１の回路構成の一例について説明する。電子部品１は、更に、一端が共通端子２に接続されたインダクタＬ１０を備えている。

【0018】

第１のフィルタ１０は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタによって構成されたローパスフィルタ回路を含んでいる。図１に示した例では、第１のフィルタ１０は、インダクタＬ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６と、キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６，Ｃ１７とを含んでいる。

【0019】

インダクタＬ１１の一端は、インダクタＬ１０の他端に接続されている。インダクタＬ１２の一端は、インダクタＬ１１の他端に接続されている。インダクタＬ１３の一端は、インダクタＬ１２の他端に接続されている。インダクタＬ１３の他端は、第１の信号端子３に接続されている。

【0020】

インダクタＬ１４の一端は、インダクタＬ１１とインダクタＬ１２との接続点に接続されている。インダクタＬ１５の一端は、インダクタＬ１２の他端に接続されている。

【0021】

キャパシタＣ１１の一端は、インダクタＬ１１の一端に接続されている。キャパシタＣ１２の他端とキャパシタＣ１２の一端とキャパシタＣ１５の一端は、インダクタＬ１４の他端に接続されている。キャパシタＣ１２の他端とキャパシタＣ１６の一端は、インダクタＬ１５の他端に接続されている。

【0022】

キャパシタＣ１３は、インダクタＬ１３に対して並列に接続されている。キャパシタＣ１４の一端は、インダクタＬ１１の一端に接続されている。キャパシタＣ１４の他端は、インダクタＬ１２の他端に接続されている。

【0023】

インダクタＬ１６とキャパシタＣ１７の各一端は、キャパシタＣ１５，Ｃ１６の各他端に接続されている。インダクタＬ１６とキャパシタＣ１７の各他端は、グランドに接続されている。

【0024】

第２のフィルタ２０は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタを含む回路部分と、少なくとも１つの弾性波素子と、回路部分に直列に接続されたハイパスフィルタ回路２１とを含んでいる。図１に示した例では、ハイパスフィルタ回路２１は、インダクタＬ２１と、キャパシタＣ２１，Ｃ２２，Ｃ２３，Ｃ２４とを含んでいる。

【0025】

キャパシタＣ２１の一端は、インダクタＬ１０の他端に接続されている。キャパシタＣ２２の一端は、キャパシタＣ２１の他端に接続されている。キャパシタＣ２３の一端は、キャパシタＣ２１とキャパシタＣ２２との接続点に接続されている。

【0026】

インダクタＬ２１の一端は、キャパシタＣ２３の他端に接続されている。インダクタＬ２１の他端は、グランドに接続されている。キャパシタＣ２４は、インダクタＬ２１に対して並列に接続されている。

【0027】

図１に示した例では、第２のフィルタ２０の回路部分の少なくとも１つのインダクタは、複数のインダクタＬ２２，Ｌ２３，Ｌ２４，Ｌ２５，Ｌ２６，Ｌ２７である。また、第２のフィルタ２０の回路部分の少なくとも１つのキャパシタは、複数のキャパシタＣ２５，Ｃ２６，Ｃ２７である。また、少なくとも１つの弾性波素子は、複数の弾性波素子３１，３２，３３である。

【0028】

第２のフィルタ２０の回路部分は、更に、インダクタＬ２８，Ｌ２９，Ｌ３０，Ｌ３１を含んでいる、第２のフィルタ２０の回路部分は、インダクタＬ２２～Ｌ３１およびキャパシタＣ２５～Ｃ２７によって構成された回路であって、第２のフィルタ２０のうちのハイパスフィルタ回路２１および弾性波素子３１～３３を除いた回路である。ハイパスフィルタ回路２１は、回路構成上、共通端子２と回路部分との間に設けられている。

【0029】

インダクタＬ２２の一端は、キャパシタＣ２２の他端に接続されている。インダクタＬ２３の一端は、インダクタＬ２２の他端に接続されている。インダクタＬ２４の一端は、インダクタＬ２３の他端に接続されている。インダクタＬ２５の一端は、インダクタＬ２４の他端に接続されている。インダクタＬ２６の一端は、インダクタＬ２５の他端に接続されている。インダクタＬ２７の一端は、インダクタＬ２６の他端に接続されている。インダクタＬ２７の他端は、第２の信号端子４に接続されている。

【0030】

インダクタＬ２８の一端は、インダクタＬ２２の一端に接続されている。インダクタＬ２９の一端は、インダクタＬ２２とインダクタＬ２３との接続点に接続されている。

【0031】

弾性波素子３１の一端は、インダクタＬ２８の他端に接続されている。弾性波素子３１の他端と弾性波素子３２の一端は、インダクタＬ２９の他端に接続されている。弾性波素子３２の他端は、インダクタＬ２４とインダクタＬ２５との接続点に接続されている。弾性波素子３３の一端は、インダクタＬ２５とインダクタＬ２６との接続点に接続されている。弾性波素子３３の他端は、インダクタＬ２６とインダクタＬ２７との接続点に接続されている。

【0032】

インダクタＬ３０の一端は、インダクタＬ２３とインダクタＬ２４との接続点に接続されている。インダクタＬ３１の一端は、インダクタＬ２５とインダクタＬ２６との接続点に接続されている。

【0033】

キャパシタＣ２５の一端は、インダクタＬ３０の他端に接続されている。キャパシタＣ２６の一端は、インダクタＬ３１の他端に接続されている。キャパシタＣ２７の一端は、インダクタＬ２６とインダクタＬ２７との接続点に接続されている。キャパシタＣ２５～Ｃ２７の各他端は、グランドに接続されている。

【0034】

インダクタＬ２２は、弾性波素子３１に対して並列に接続されている。インダクタＬ２３，Ｌ２４は、弾性波素子３２に対して並列に接続されている。インダクタＬ２６は、弾性波素子３３に対して並列に接続されている。

【0035】

弾性波素子３１～３３は、電気的に直列に接続されている。インダクタＬ２２～２７は、電気的に直列に接続されている。なお、２つの素子が電気的に直列に接続される態様には、２つの素子が導体を介して直列に接続される態様と、２つの素子がインダクタを介して直列に接続される態様とが含まれる。一方、２つの素子がキャパシタを介して接続される態様のように、２つの素子を接続する経路の導体が途切れている態様は、２つの素子が電気的に直列に接続される態様に含まれない。

【0036】

弾性波素子３１～３１の各々は、第２のフィルタ２０の回路部分に電気的に接続された状態において、グランドには電気的に接続されていない。本実施の形態では特に、弾性波素子３１～３１の各々の両端とグランドとを接続する経路の導体は、キャパシタによって途切れている。

【0037】

弾性波素子３１に注目すると、第２のフィルタ２０には、弾性波素子３１の一端とグランドとを接続する第１の経路と、弾性波素子３１の他端とグランドとを接続し且つ第１の経路と同じ素子を経由しない第２の経路とが存在する。第１の経路は、ハイパスフィルタ回路２１を経由する経路である。第１の経路の導体は、キャパシタＣ２２によって途切れている。第２の経路の導体は、キャパシタＣ２５、キャパシタＣ２６またはキャパシタＣ２７によって途切れている。

【0038】

弾性波素子３２に注目すると、第２のフィルタ２０には、弾性波素子３２の一端とグランドとを接続する第３の経路と、弾性波素子３２の他端とグランドとを接続し且つ第３の経路と同じ素子を経由しない第４の経路とが存在する。第３の経路は、インダクタＬ２９，Ｌ２２およびハイパスフィルタ回路２１を順に経由する経路であってもよいし、インダクタＬ２９，Ｌ２３，Ｌ３０を順に経由する経路であってもよい。前者の経路の導体は、キャパシタＣ２２によって途切れている。後者の経路の導体は、キャパシタＣ２５によって途切れている。

【0039】

また、第４の経路は、第３の経路と同じ素子を経由しないという要件を満たす限り、インダクタＬ２４，Ｌ３０を順に経由する経路であってもよいし、インダクタＬ２５を経由する経路であってもよい。前者の経路の導体は、Ｃ２５によって途切れている。後者の経路の導体は、キャパシタＣ２６またはキャパシタＣ２７によって途切れている。

【0040】

弾性波素子３３に注目すると、第２のフィルタ２０には、弾性波素子３３の一端とグランドとを接続する第５の経路と、弾性波素子３３の他端とグランドとを接続し且つ第５の経路と同じ素子を経由しない第６の経路とが存在する。第５の経路は、キャパシタＣ２７を経由する経路である。第５の経路の導体は、キャパシタＣ２７によって途切れている。第６の経路の導体は、キャパシタＣ２２、キャパシタＣ２５またはキャパシタＣ２６によって途切れている。

【0041】

次に、図２ないし図４を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１を示す斜視図である。図３および図４は、第１の本体を示す斜視図である。

【0042】

電子部品１は、積層された複数の誘電体層を含む第１の本体５０と、第１の本体５０に搭載された第２の本体８０と、第１および第２の本体５０，８０を封止する封止部９０とを備えている。第２の本体８０は、本発明における「搭載部品」に対応する封止部９０は、例えば樹脂によって構成されている。

【0043】

第１の本体５０は、共通端子２と、第１および第２の信号端子３，４と、第１のフィルタ１０と、第２のフィルタ２０のハイパスフィルタ回路２１と、第２のフィルタ２０の回路部分とを含んでいる。

【0044】

第２の本体８０は、第２のフィルタ２０の回路部分に電気的に接続され且つ第２のフィルタ２０の回路部分少なくとも１つのインダクタに対して並列に接続された少なくとも１つの弾性波素子を含んでいる。本実施の形態では特に、第２の本体８０は、弾性波素子３１～３３を含んでいる。

【0045】

第１の本体５０は、複数の誘電体層の積層方向Ｔの両端に位置する第１の面５０Ａおよび第２の面５０Ｂと、第１の面５０Ａと第２の面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、第１の面５０Ａおよび第２の面５０Ｂに対して垂直になっている。

【0046】

ここで、図２ないし図４に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向に平行な一方向を、Ｚ方向とする。Ｚ方向は、第１の本体５０と第２の本体８０が並ぶ方向に平行な一方向でもある。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。また、「積層方向Ｔから見たとき」という表現は、Ｚ方向または－Ｚ方向に離れた位置から対象物を見ることを意味する。

【0047】

図３および図４に示したように、第１の面５０Ａは、第１の本体５０におけるＺ方向の端に位置する。第１の面５０Ａは、第１の本体５０における－Ｚ方向の端に位置する。第１の面５０Ａは、第１の本体５０の底面でもある。第２の面５０Ｂは、第１の本体５０におけるＺ方向の端に位置する。第２の面５０Ｂは、第１の本体５０の上面でもあり、第２の本体８０を搭載するための搭載面でもある。図３は、第２の面５０Ｂ側から見た第１の本体５０を示している。図４は、第１の面５０Ａ側から見た第１の本体５０を示している。

【0048】

側面５０Ｃは、第１の本体５０における－Ｘ方向の端に位置する。側面５０Ｄは、第１の本体５０におけるＸ方向の端に位置する。側面５０Ｅは、第１の本体５０における－Ｙ方向の端に位置する。側面５０Ｆは、第１の本体５０におけるＹ方向の端に位置する。

【0049】

第１の本体５０は、更に、第１の本体５０の第１の面５０Ａに設けられた複数の電極１１１，１１２，１１３，１１４，１１５，１１６を含んでいる。電極１１１，１１２，１１３は、側面５０Ｆよりも側面５０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。電極１１４，１１５，１１６は、側面５０Ｅよりも側面５０Ｆにより近い位置において、－Ｘ方向にこの順に並んでいる。

【0050】

電極１１２は共通端子２に対応する。電極１１４は、第１の信号端子３に対応する。電極１１６は、第２の信号端子４に対応する。従って、共通端子２ならびに第１および第２の信号端子３，４は、第１の本体５０の第１の面５０Ａに設けられている。電極１１１，１１３，１１５の各々は、グランドに接続される。

【0051】

第１の本体５０は、更に、第１の本体５０の第２の面５０Ｂに設けられた複数の電極１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８，１２９を含んでいる。複数の電極１２１～１２９は、第１の本体５０と第２の本体８０との間の電気的な接続に用いられる。電極１２１，１２２，１２３は、側面５０Ｆよりも側面５０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。電極１２５，１２６，１２７は、側面５０Ｅよりも側面５０Ｆにより近い位置において、－Ｘ方向にこの順に並んでいる。電極１２４は、電極１２３と電極１２５との間に配置されている。電極１２８は、電極１２１と電極１２７との間に配置されている。電極１２９は、電極１２２と電極１２６との間に配置されている。

【0052】

第２の本体８０は、第１の本体５０の第２の面５０Ｂの上に搭載されている。また、第２の本体８０は、それぞれ弾性波素子３１～３３のうちのいずれかに電気的に接続された図示しない複数の電極を有している。第２の本体８０が第１の本体５０に搭載された状態では、第２の本体８０の複数の電極は、第１の本体５０の電極１２１～１２９に対向する。第２の本体８０の複数の電極の各々は、例えば図示しないはんだバンプによって電極１２１～１２９のうちのいずれかに物理的に接続されている。

【0053】

次に、図５（ａ）ないし図１２を参照して、第１の本体５０を構成する複数の誘電体層、複数の導体層および複数のスルーホールの一例について説明する。この例では、第１の本体５０は、積層された２１層の誘電体層を含んでいる。以下、この２１層の誘電体層を、下から順に１層目ないし２１層目の誘電体層と呼ぶ。また、１層目ないし２１層目の誘電体層を符号５１～７１で表す。

【0054】

図５（ａ）ないし図１２において、複数の円は複数のスルーホールを表している。誘電体層５１～７１の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、端子、導体層または他のスルーホールに接続されている。

【0055】

図５（ａ）ないし図１２では、複数のスルーホールのうちの複数の特定のスルーホールに、符号を付している。複数の特定のスルーホールの各々と、端子、導体層または他のスルーホールとの接続関係については、１層目ないし２１層目の誘電体層５１～７１が積層された状態における接続関係について説明している。

【0056】

図５（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、電極１１１～１１６が形成されている。図５（ａ）において符号５１Ｔ１，５１Ｔ２を付したスルーホールは、それぞれ電極１１１，１１５に接続されている。なお、以下の説明では、符号５１Ｔ１を付したスルーホールを、単にスルーホール５１Ｔ１と記す。また、スルーホール５１Ｔ１以外の符号を付したスルーホールについても、スルーホール５１Ｔ１と同様に記す。

【0057】

図５（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、インダクタ用の導体層５２１，５２２と、導体層５２３が形成されている。また、図５（ｂ）に示したスルーホール５２Ｔ１，５２Ｔ２と、誘電体層５１に形成されたスルーホール５１Ｔ１，５１Ｔ２は、導体層５２３に接続されている。

【0058】

図５（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、インダクタ用の導体層５３１と、導体層５３２，５３３，５３４，５３５，５３６が形成されている。また、図３（ｃ）に示したスルーホール５３Ｔ１と、誘電体層５２に形成されたスルーホール５２Ｔ１，５２Ｔ２は、導体層５３６に接続されている。

【0059】

図６（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、インダクタ用の導体層５４１，５４２と、導体層５４３，５４４，５４５，５４６，５４７が形成されている。また、図６（ａ）に示したスルーホール５４Ｔ１は、誘電体層５３に形成されたスルーホール５３Ｔ１に接続されている。

【0060】

図６（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、インダクタ用の導体層５５１，５５２と、導体層５５３，５５４，５５５，５５６，５５７，５５８，５５９が形成されている。また、図６（ｂ）に示したスルーホール５５Ｔ１は、誘電体層５４に形成されたスルーホール５４Ｔ１に接続されている。

【0061】

図６（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１が形成されている。また、図６（ｃ）に示したスルーホール５６Ｔ１は、誘電体層５５に形成されたスルーホール５５Ｔ１に接続されている。

【0062】

図７（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１が形成されている。また、図７（ａ）に示したスルーホール５７Ｔ１と、誘電体層５６に形成されたスルーホール５６Ｔ１は、導体層５７１に接続されている。

【0063】

図７（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。図７（ｂ）に示したスルーホール５８Ｔ１は、誘電体層５７に形成されたスルーホール５７Ｔ１に接続されている。

【0064】

図７（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、インダクタ用の導体層５９１が形成されている。また、図７（ｃ）に示したスルーホール５９Ｔ１は、誘電体層５８に形成されたスルーホール５８Ｔ１に接続されている。

【0065】

図８（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、インダクタ用の導体層６０１，６０２，６０３，６０４が形成されている。導体層６０３は、導体層６０２に接続されている。また、図８（ａ）に示したスルーホール６０Ｔ１は、誘電体層５９に形成されたスルーホール５９Ｔ１に接続されている。

【0066】

図８（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、インダクタ用の導体層６１１，６１２，６１３が形成されている。導体層６１３は、導体層６１２に接続されている。また、図８（ｂ）に示したスルーホール６１Ｔ１は、誘電体層６０に形成されたスルーホール６０Ｔ１に接続されている。

【0067】

図８（ｃ）は、１２層目の誘電体層６２のパターン形成面を示している。図８（ｃ）に示したスルーホール６２Ｔ１は、誘電体層６１に形成されたスルーホール６１Ｔ１に接続されている。

【0068】

図９（ａ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、導体層６３１が形成されている。また、図９（ａ）に示したスルーホール６３Ｔ１と、誘電体層６２に形成されたスルーホール６２Ｔ１は、導体層６３１に接続されている。

【0069】

図９（ｂ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、インダクタ用の導体層６４１，６４２，６４３が形成されている。また、図９（ｂ）に示したスルーホール６４Ｔ１は、誘電体層６３に形成されたスルーホール６３Ｔ１に接続されている。

【0070】

図９（ｃ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、インダクタ用の導体層６５１，６５２，６５３が形成されている。また、図９（ｃ）に示したスルーホール６５Ｔ１は、誘電体層６４に形成されたスルーホール６４Ｔ１に接続されている。

【0071】

図１０（ａ）は、１６層目の誘電体層６６のパターン形成面を示している。図１０（ａ）に示したスルーホール６６Ｔ１は、誘電体層６５に形成されたスルーホール６５Ｔ１に接続されている。

【0072】

図１０（ｂ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、インダクタ用の導体層６７１が形成されている。また、図１０（ｂ）に示したスルーホール６７Ｔ１は、誘電体層６６に形成されたスルーホール６６Ｔ１に接続されている。

【0073】

図１０（ｃ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、インダクタ用の導体層６８１が形成されている。また、図１０（ｃ）に示したスルーホール６８Ｔ１は、誘電体層６７に形成されたスルーホール６７Ｔ１に接続されている。

【0074】

図１１（ａ）は、１９層目の誘電体層６９のパターン形成面を示している。誘電体層６９のパターン形成面には、インダクタ用の導体層６９１，６９２，６９３，６９４，６９５，６９６，６９７，６９８が形成されている。また、図１１（ａ）に示したスルーホール６９Ｔ１は、誘電体層６８に形成されたスルーホール６８Ｔ１に接続されている。

【0075】

図１１（ｂ）は、２０層目の誘電体層７０のパターン形成面を示している。誘電体層７０のパターン形成面には、インダクタ用の導体層７０１，７０２，７０３，７０４，７０５，７０６，７０７，７０８が形成されている。また、図１１（ｂ）に示したスルーホール７０Ｔ１は、誘電体層６９に形成されたスルーホール６９Ｔ１に接続されている。

【0076】

図１１（ｃ）は、２１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、導体層７１１，７１２，７１３，７１４，７１５，７１６が形成されている。また、図１１（ｃ）に示したスルーホール７１Ｔ１，７１Ｔ２，７１Ｔ３と、誘電体層７０に形成されたスルーホール７０Ｔ１は、導体層７１１に接続されている。

【0077】

図１２は、２２層目の誘電体層７１のパターン形成面とは反対側の面を示している。以下、誘電体層７１のパターン形成面とは反対側の面を、誘電体層７１の電極形成面と言う。誘電体層７１の電極形成面には、電極１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８，１２９が形成されている。誘電体層７１に形成されたスルーホール７１Ｔ１，７１Ｔ２，７１Ｔ３は、それぞれ、電極１２２，１２６，１２９に接続されている。

【0078】

第１の本体５０は、１層目の誘電体層５１のパターン形成面が第１の本体５０の第１の面５０Ａになり、２１層目の誘電体層７１の電極形成面が第１の本体５０の第２の面５０Ｂになるように、１層目ないし２１層目の誘電体層５１～７１が積層されて構成される。

【0079】

図５（ａ）ないし図１２に示した複数のスルーホールの各々は、１層目ないし２１層目の誘電体層５１～７１を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、図５（ａ）ないし図１２に示した複数のスルーホールのうち、電極内または導体層内に位置するスルーホールは、その電極またはその導体層に接続されている。

【0080】

図１３は、１層目ないし２１層目の誘電体層５１～７１が積層されて構成された第１の本体５０の内部を示している。図１３に示したように、第１の本体５０の内部では、図５（ａ）ないし図１２に示した複数の導体層と複数のスルーホールが積層されている。

【0081】

以下、図１に示した電子部品１の回路の構成要素と、図３（ａ）ないし図１２に示した第１の本体５０の内部の構成要素との対応関係について説明する。始めに、インダクタＬ１０について説明する。インダクタＬ１０は、インダクタ用の導体層６０１，６１１，６９１，７０１と、導体層６０１，６１１の組、導体層６１１，６９１の組および導体層６９１，７０１の組をそれぞれ接続する複数のスルーホールと、導体層６９１と導体層５４７とを接続する複数のスルーホールとによって構成されている。

【0082】

次に、第１のフィルタ１０について説明する。インダクタＬ１１は、インダクタ用の導体層６４１，６５１，６９２，７０２と、導体層６４１，６５１の組、導体層６５１，６９２の組および導体層６９２，７０２の組をそれぞれ接続する複数のスルーホールとによって構成されている。

【0083】

インダクタＬ１２は、インダクタ用の導体層６９３，７０３と、導体層６９３と導体層７０３とを接続する複数のスルーホールと、導体層６９３と導体層５５４とを接続する複数のスルーホールと、導体層６９３と導体層５５９とを接続する複数のスルーホールとによって構成されている。

【0084】

インダクタＬ１３は、インダクタ用の導体層６９４，７０４と、導体層６９４と導体層７０４とを接続する複数のスルーホールと、導体層６９４と導体層５５４とを接続する複数のスルーホールと、導体層６９４と導体層５５９とを接続する複数のスルーホールとによって構成されている。

【0085】

インダクタＬ１４は、導体層５４３，５５４の各々の一部によって構成されている。インダクタＬ１５は、導体層５４４の一部によって構成されている。インダクタＬ１６は、インダクタ用の導体層５２１によって構成されている。

【0086】

キャパシタＣ１１は、導体層５４３，５５３と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ１２は、導体層５３２，５４４，５５４と、これらの導体層の間の誘電体層５３，５４とによって構成されている。キャパシタＣ１３は、導体層５３３，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。

【0087】

キャパシタＣ１４は、導体層５５５，５６１と、これらの導体層の間の誘電体層５５とによって構成されている。キャパシタＣ１５は、導体層５３４，５４３と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ１６は、導体層５３４，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ１７は、電極１１３と導体層５３４との間に生じる浮遊容量である。

【0088】

次に、第２のフィルタ２０のハイパスフィルタ回路２１について説明する。インダクタＬ２１は、インダクタ用の導体層５２２，５３１，５４１，５４２，５５１，５５２，６９５，６９６，６９７，７０５，７０６，７０７と、導体層５２２，５３１の組、導体層５４１，５５１の組、導体層５４２，５５２の組、導体層６９５，７０５の組、導体層６９６，７０６の組、導体層６９７，７０７の組、導体層５５１，６９５の組、導体層５５１，６９６の組、導体層５５２，６９６の組、導体層５５２，６９７の組および導体層５３１，６９７の組のそれぞれを接続する複数のスルーホールと、導体層６９５と導体層５５７とを接続する複数のスルーホールとによって構成されている。

【0089】

キャパシタＣ２１は、導体層５３５，５４５と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ２２は、導体層５４５，５５６と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ２３は、導体層５４５，５５７と、これらの導体層の間の誘電体層５４とによって構成されている。

【0090】

キャパシタＣ２４は、導体層５５１と導体層５５７との間に生じる浮遊容量と、導体層６９５と導体層６９６との間に生じる浮遊容量と、導体層７０５と導体層７０６との間に生じる浮遊容量とを合わせたものである。

【0091】

次に、第２のフィルタ２０のハイパスフィルタ回路２１以外の部分について説明する。弾性波素子３１は、電極１２３と電極１２４との間に設けられている。弾性波素子３２は、電極１２４と電極１２５との間に設けられている。弾性波素子３３は、電極１２１と電極１２８との間に設けられている。

【0092】

インダクタＬ２２は、インダクタ用の導体層６０２，６１２と、導体層６０２と導体層６１２とを接続する複数のスルーホールとによって構成されている。インダクタＬ２３は、インダクタ用の導体層６０３，６１３と、導体層６０２と導体層６１２とを接続する複数のスルーホールとによって構成されている。インダクタＬ２４は、インダクタ用の導体層６４２，６５２と、導体層６４２と導体層６５２とを接続する複数のスルーホールとによって構成されている。

【0093】

インダクタＬ２５は、インダクタ用の導体層６９８，７０８と、導体層６９８と導体層７０８とを接続する複数のスルーホールとによって構成されている。インダクタＬ２６は、インダクタ用の導体層５９１，６０４と、導体層５９１と導体層６０４とを接続する複数のスルーホールとによって構成されている。インダクタＬ２７は、インダクタ用の導体層６４３，６５３と、導体層６４３と導体層６５３とを接続する複数のスルーホールとによって構成されている。

【0094】

インダクタＬ２８は、インダクタ用の導体層６７１，６８１と、導体層６７１と導体層６８１とを接続する複数のスルーホールとによって構成されている。インダクタＬ２９は、導体層６１２，６１３と導体層７１４とを接続する複数のスルーホールと、導体層７１４と電極１２４とを接続する１つのスルーホールとによって構成されている。

【0095】

インダクタＬ３０は、導体層５４６と導体層６０３とを接続する複数のスルーホールによって構成されている。インダクタＬ３１は、導体層５５８と導体層６９８とを接続する複数のスルーホールによって構成されている。

【0096】

キャパシタＣ２５は、導体層５２３，５３６と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ２６は、導体層５３６，５５８と、これらの導体層の間の誘電体層５３，５４とによって構成されている。キャパシタＣ２７は、電極１１６と導体層５２２と、電極１１６と導体層５２２との間の誘電体層５１とによって構成されている。

【0097】

次に、図２ないし図１６を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。図１４は、第１の本体５０の内部の一部を示す平面図である。図１５および図１６は、第１の本体５０の内部の一部を示す斜視図である。

【0098】

インダクタＬ１１は、積層方向Ｔに平行な方向に延びる軸を中心に巻回されたインダクタである。すなわち、インダクタＬ１１を構成する導体層６４１，６５１，６９２，７０２の各々は、積層方向Ｔに平行な方向に延びる軸を中心に巻回されている。

【0099】

インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１の各々は、積層方向Ｔに直交する方向に延びる軸を中心に巻回された導体構造体型のインダクタである。ここで、複数のスルーホールが直列に接続されることによって構成された柱状の構造物を、柱状導体と言う。柱状導体は、積層方向Ｔに平行な方向に延在する。導体構造体型のインダクタは、少なくとも１つの導体層と、複数の柱状導体とを含んでいる。

【0100】

また、インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１の各々は、矩形状またはほぼ矩形状の巻線でもある。矩形状またはほぼ矩形状の巻線では、巻回数について、巻線を矩形とみなしたときに、矩形の１辺につき１／４回と数えてもよい。

【0101】

インダクタＬ１０の巻回数は、１回である。図１３に示したように、インダクタＬ１０は、導体層部Ｌ１０ａ１と、導体層部Ｌ１０ａ１に接続された柱状導体Ｌ１０ｂ１と、柱状導体Ｌ１０ｂ１に接続された導体層部Ｌ１０ａ２と、導体層部Ｌ１０ａ２に接続された柱状導体Ｌ１０ｂ２とを含んでいる。導体層部Ｌ１０ａ１は、導体層６０１，６１１を含んでいる。導体層部Ｌ１０ａ２は、導体層６９１，７０１を含んでいる。

【0102】

インダクタＬ１２の巻回数は、３／４回である。図１３に示したように、インダクタＬ１２は、３つの柱状導体Ｌ１２ｂ１と、３つの柱状導体Ｌ１２ｂ１に接続された導体層部Ｌ１２ａと、導体層部Ｌ１２ａに接続された３つの柱状導体Ｌ１２ｂ２とを含んでいる。導体層部Ｌ１２ａは、導体層６９３，７０３を含んでいる。

【0103】

インダクタＬ１３の巻回数は、３／４回である。図１３に示したように、インダクタＬ１３は、柱状導体Ｌ１３ｂ１と、柱状導体Ｌ１３ｂ１に接続された導体層部Ｌ１３ａと、導体層部Ｌ１３ａに接続された柱状導体Ｌ１３ｂ２とを含んでいる。導体層部Ｌ１３ａは、導体層６９４，７０４を含んでいる。

【0104】

インダクタＬ２１の巻回数は、３回である。図１３および図１４に示したように、インダクタＬ２１は、柱状導体Ｌ２１ｂ１と、柱状導体Ｌ２１ｂ１に接続された導体層部Ｌ２１ａ１と、導体層部Ｌ２１ａ１に接続された柱状導体Ｌ２１ｂ２と、柱状導体Ｌ２１ｂ２に接続された導体層部Ｌ２１ａ２と、導体層部Ｌ２１ａ２に接続された柱状導体Ｌ２１ｂ３と、柱状導体Ｌ２１ｂ３に接続された導体層部Ｌ２１ａ３と、導体層部Ｌ２１ａ３に接続された柱状導体Ｌ２１ｂ４と、柱状導体Ｌ２１ｂ４に接続された導体層部Ｌ２１ａ４と、導体層部Ｌ２１ａ４に接続された柱状導体Ｌ２１ｂ５と、柱状導体Ｌ２１ｂ５に接続された導体層部Ｌ２１ａ５と、導体層部Ｌ２１ａ５に接続された柱状導体Ｌ２１ｂ６と、柱状導体Ｌ２１ｂ６に接続された導体層部Ｌ２１ａ６とを含んでいる。

【0105】

導体層部Ｌ２１ａ１は、導体層６９５，７０５を含んでいる。導体層部Ｌ２１ａ２は、導体層５４１，５５１を含んでいる。導体層部Ｌ２１ａ３は、導体層６９６，７０６を含んでいる。導体層部Ｌ２１ａ４は、導体層５４２，５５２を含んでいる。導体層部Ｌ２１ａ５は、導体層６９７，７０７を含んでいる。導体層部Ｌ２１ａ６は、導体層５２２，５３２を含んでいる。

【0106】

次に、導体構造体型のインダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１に注目して、本実施の形態に係る電子部品１の構造上の特徴について更に詳しく説明する。第１の本体５０は、共通端子２と、第１の信号端子３と、第２の信号端子４と、インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１とを含んでいる。インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１は、第１の本体５０に一体化されている。インダクタＬ１０は、回路構成上、共通端子２と第１および第２の信号端子３，４との間に設けられている。インダクタＬ１２，Ｌ１３は、回路構成上、共通端子２と第１の信号端子３との間に設けられている。インダクタＬ２１は、回路構成上、共通端子２と第２の信号端子４との間に設けられている。

【0107】

第２の本体８０は、弾性波素子３１～３３を含んでいる。弾性波素子３１～３３は、回路構成上、共通端子２と第２の信号端子４との間に設けられている。

【0108】

図１４において、符号Ｒ８０を付した破線で囲まれた領域は、第２の本体８０を搭載するための搭載領域を示している。第１の本体５０の第２の面５０Ｂは、搭載領域Ｒ８０を含んでいる。第２の面５０Ｂに設けられた電極１２１～１２９は、搭載領域Ｒ８０内に配置されている。第２の本体８０の平面形状（積層方向Ｔから見た形状）は、搭載領域Ｒ８０の形状と同じであってもよい。あるいは、第２の本体８０は、平面形状が搭載領域Ｒ８０の形状と同じ第１の部分と、平面形状が搭載領域Ｒ８０の形状よりも大きい第２の部分とを含んでいてもよい。この場合、第２の本体８０は、第１の本体５０と第２の部分との間に第１の部分が位置するような姿勢で、第１の本体５０に搭載される。

【0109】

第２の本体８０が第１の本体５０に搭載された状態では、インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１は、積層方向Ｔから見て、第２の本体８０の少なくとも一部を囲むように配置されている。本実施の形態では特に、インダクタＬ１０の導体層部Ｌ１０ａ１を除くインダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１の複数の構成要素は、積層方向Ｔから見て、搭載領域Ｒ８０を囲むように配置されている。すなわち、インダクタＬ１２，Ｌ１３，Ｌ２１の各々の全体は、積層方向Ｔから見て、搭載領域Ｒ８０とは重ならない。また、インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１の各々に含まれる複数の柱状導体は、積層方向Ｔから見て、搭載領域Ｒ８０とは重ならない。一方、インダクタＬ１０の導体層部Ｌ１０ａ１の一部は、積層方向Ｔから見て、搭載領域Ｒ８０と重なっている。従って、本実施の形態では、インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１は、積層方向Ｔから見て、第２の本体８０の一部を囲むように配置されている。

【0110】

図１４に示したように、インダクタＬ１０の導体層部Ｌ１０ａ２（導体層６９１，７０１）は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｅとの間に配置されると共に、側面５０Ｅに沿って延在している。本実施の形態では特に、導体層部Ｌ１０ａ２の大部分は、Ｘ方向に平行な方向に延在している。導体層部Ｌ１０ａ２と側面５０Ｅとの間には、いかなる導体も設けられていない。

【0111】

図１４に示したように、インダクタＬ１２の導体層部Ｌ１２ａ（導体層６９３，７０３）は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｄとの間に配置されると共に、側面５０Ｄに沿って延在している。本実施の形態では特に、導体層部Ｌ１２ａの大部分は、Ｙ方向に平行な方向に延在している。導体層部Ｌ１２ａ（導体層６９３，７０３）と側面５０Ｄとの間には、いかなる導体も設けられていない。

【0112】

図１４に示したように、インダクタＬ１３の導体層部Ｌ１３ａ（導体層６９４，７０４）は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｆとの間に配置されると共に、側面５０Ｆに沿ってＸ方向に平行な方向に延在している。本実施の形態では特に、導体層部Ｌ１３ａの大部分は、Ｘ方向に平行な方向に延在している。導体層部Ｌ１３ａと側面５０Ｆとの間には、いかなる導体も設けられていない。

【0113】

図１４に示したように、インダクタＬ２１の導体層部Ｌ２１ａ１（導体層６９５，７０５）と導体層部Ｌ２１ａ３（導体層６９６，７０６）の各々は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｃとの間に配置されると共に、側面５０Ｃに沿って延在している。本実施の形態では特に、導体層部Ｌ２１ａ１，Ｌ２１ａ３の各々の大部分は、Ｙ方向に平行な方向に延在している。導体層部Ｌ２１ａ１と側面５０Ｃとの間には、いかなる導体も設けられていない。導体層部Ｌ２１ａ３は、側面５０Ｃとの間に導体層部Ｌ２１ａ１を挟む位置に配置されている。

【0114】

図１４に示したように、インダクタＬ２１の導体層部Ｌ２１ａ５（導体層６９７，７０７）は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｆとの間に配置されると共に、側面５０Ｆに沿って延在している。本実施の形態では特に、導体層部Ｌ２１ａ５の大部分は、Ｘ方向に平行な方向に延在している。導体層部Ｌ２１ａ５と側面５０Ｆとの間には、いかなる導体も設けられていない。

【0115】

図１５に示したインダクタＬ２１の導体層部Ｌ２１ａ２（導体層５４１，５５１）は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｃとの間に配置されると共に、側面５０Ｃに沿って延在している。本実施の形態では特に、導体層部Ｌ２１ａ２の大部分は、積層方向Ｔに平行な方向に延在している。

【0116】

図１５に示したインダクタＬ２１の導体層部Ｌ２１ａ４（導体層５４２，５５２）と導体層部Ｌ２１ａ６（導体層５２２，５３２）の各々は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｆとの間に配置されると共に、側面５０Ｆに沿って延在している。本実施の形態では特に、導体層部Ｌ２１ａ４，Ｌ２１ａ６の各々の大部分は、Ｘ方向に平行な方向に延在している。導体層部Ｌ２１ａ６と側面５０Ｆとの間には、いかなる導体も設けられていない。導体層部Ｌ２１ａ４は、積層方向Ｔから見たときに、側面５０Ｃとの間に導体層部Ｌ２１ａ６を挟む位置に配置されている。

【0117】

第１の本体５０は、更に、回路構成上共通端子２と第１の信号端子３との間に設けられた第１のフィルタ１０と、回路構成上共通端子２と第２の信号端子４との間に設けられると共に弾性波素子３１～３３を含む第２のフィルタ２０とを含んでいる。第１のフィルタ１０は、導体構造体型のインダクタＬ１２，Ｌ１３を含んでいる。第２のフィルタは、導体構造体型のインダクタＬ２１を含んでいる。

【0118】

第２の本体８０が第１の本体５０に搭載された状態では、第２の本体８０は、積層方向Ｔから見て、第２のフィルタ２０の一部と重なっている。第２のフィルタ２０は、積層方向Ｔから見て第２の本体８０と重ならないインダクタＬ２１と、積層方向Ｔから見て第２の本体８０と重なるインダクタＬ２２～Ｌ３１とを含んでいる。図１に示したように、インダクタＬ２１は、回路構成上、インダクタＬ２２～Ｌ３１よりも弾性波素子３１～３３からより遠い位置に設けられている。

【0119】

インダクタＬ２２～Ｌ２９の各々は、積層方向Ｔと交差する平面に沿って延在する平面型インダクタである。平面型インダクタは、柱状導体を構成要素としないインダクタであって、積層方向Ｔに直交する方向に延びる軸を中心に巻回されていないインダクタである。平面型インダクタは、積層方向Ｔに平行な方向に延びる軸を中心に巻回されていてもよいし、巻回されていなくてもよい。

【0120】

インダクタＬ１０は、第２の面５０Ｂすなわち第２の本体８０に最も近い導体層７０１を含んでいる。インダクタＬ１２は、第２の面５０Ｂに最も近い導体層７０３を含んでいる。インダクタＬ１３は、第２の面５０Ｂに最も近い導体層７０４を含んでいる。インダクタＬ２１は、第２の面５０Ｂに最も近い導体層７０５～７０７を含んでいる。インダクタＬ２２～Ｌ２９の各々は、導体層７０１，７０３～７０７よりも、第２の面５０Ｂすなわち第２の本体８０からより遠い位置に配置されている。

【0121】

インダクタＬ３０，Ｌ３１の各々は、積層方向Ｔに沿って延在する柱型インダクタである。柱型インダクタは、柱状導体を構成要素とし且つ導体層を構成要素としないインダクタであって、積層方向Ｔに直交する方向に延びる軸を中心に巻回されていないインダクタである。

【0122】

次に、図１５を参照して、インダクタＬ２１の特徴について詳しく説明する。前述のように、インダクタＬ２１は、柱状導体Ｌ２１ｂ１～Ｌ２１ｂ６を含んでいる。柱状導体Ｌ２１ｂ１，Ｌ２１ｂ３は、互いに隣接している。柱状導体Ｌ２１ｂ１，Ｌ２１ｂ３の各々を流れる電流の方向は、同じである。すなわち、柱状導体Ｌ２１ｂ１，Ｌ２１ｂ３の各々は、第１の面５０Ａに最も近い第１の端部と、第２の面５０Ｂに最も近い第２の端部とを有している。柱状導体Ｌ２１ｂ１の第１の端部は、回路構成上、柱状導体Ｌ２１ｂ１の第２の端部よりもグランドからより遠い位置にあり、柱状導体Ｌ２１ｂ３の第１の端部は、回路構成上、柱状導体Ｌ２１ｂ３の第２の端部よりもグランドからより遠い位置にある。

【0123】

また、柱状導体Ｌ２１ｂ２，Ｌ２１ｂ４，Ｌ２１ｂ６は、互いに隣接している。柱状導体Ｌ２１ｂ２，Ｌ２１ｂ４，Ｌ２１ｂ６の各々を流れる電流の方向は、同じである。すなわち、柱状導体Ｌ２１ｂ２，Ｌ２１ｂ４，Ｌ２１ｂ６の各々は、第１の面５０Ａに最も近い第１の端部と、第２の面５０Ｂに最も近い第２の端部とを有している。柱状導体Ｌ２１ｂ２の第１の端部は、回路構成上、柱状導体Ｌ２１ｂ２の第２の端部よりもグランドにより近い位置にあり、柱状導体Ｌ２１ｂ４の第１の端部は、回路構成上、柱状導体Ｌ２１ｂ４の第２の端部よりもグランドにより近い位置にあり、柱状導体Ｌ２１ｂ６の第１の端部は、回路構成上、柱状導体Ｌ２１ｂ６の第２の端部よりもグランドにより近い位置にある。

【0124】

柱状導体Ｌ２１ｂ１～Ｌ２１ｂ６の各々の第２の端部は、本発明における「第１の柱状導体の端部」、「第２の柱状導体の端部」および「第３の柱状導体の端部」のうちのいずれかに対応する。インダクタＬ２１は、更に、柱状導体Ｌ２１ｂ１，Ｌ２１ｂ２の各々の第２の端部に接続された導体層６９５と、柱状導体Ｌ２１ｂ３，Ｌ２１ｂ４の各々の第２の端部に接続された導体層６９６と、柱状導体Ｌ２１ｂ５，Ｌ２１ｂ６の各々の第２の端部に接続された導体層６９７とを含んでいる。

【0125】

導体層６９５は、本発明における「第１の導体層」に対応する。導体層６９７は、本発明における「第２の導体層」に対応する。導体層６９６は、本発明における「第３の導体層」に対応する。導体層６９５の長手方向と、導体層６９７の長手方向は、互いに交差する。導体層６９５の長手方向と導体層６９７の長手方向がなす角度は、積層方向Ｔから見たときに導体層６９５，６９７が搭載領域Ｒ８０と重ならないようにすると共に搭載領域Ｒ８０の面積を大きくする観点から、７０°以上１１０°以下であることが好ましい。

【0126】

導体層６９６は、側面５０Ｃとの間に導体層６９５を挟む位置に配置されている。本実施の形態では特に、導体層６９５の長手方向と、導体層６９７の長手方向は、互いに平行またはほぼ平行である。また、導体層６９６の長手方向と、導体層６９７の長手方向は、互いに交差する。導体層６９７の長手方向は、互いに交差する。導体層６９６の長手方向と導体層６９７の長手方向がなす角度は、７０°以上１１０°以下であることが好ましい。

【0127】

導体層７０５，７０６，７０７の形状および配置は、積層方向Ｔにおける位置を除いて、それぞれ、導体層６９５，６９６，６９７の形状および配置と同じかほぼ同じである。導体層６９５，６９６，６９７についての上記の説明は、導体層７０５，７０６，７０７にも当てはまる。

【0128】

次に、図１６を参照して、本実施の形態に係る電子部品１のその他の特徴について説明する。図１６には、導体層５２３，５３６，５７１，６３１，７１１と、スルーホール５１Ｔ１，５１Ｔ２，５２Ｔ１，５２Ｔ２，５３Ｔ１，５４Ｔ１，５５Ｔ１，５６Ｔ１，５７Ｔ１，５８Ｔ１，５９Ｔ１，６０Ｔ１，６１Ｔ１，６２Ｔ１，６３Ｔ１，６４Ｔ１，６５Ｔ１，６６Ｔ１，６７Ｔ１，６８Ｔ１，６９Ｔ１，７０Ｔ１，７２Ｔ１～７２Ｔ３を示している。これらの導体層とこれらのスルーホールは、互いに電気的に接続されると共に、グランド導体を構成する。

【0129】

グランド導体は、第１の本体５０と第２の本体８０との電気的な接続に用いられる電極１２１～１２９のうちの電極１２２，１２６，１２９と、グランドに接続される電極１１１，１１５とを電気的に接続している。グランド導体は、第１の本体５０内において、第１のフィルタ１０を構成する複数の導体と第２のフィルタ２０を構成する複数の導体との間を通過するように設けられている。

【0130】

次に、本実施の形態に係る電子部品１の特性の一例を示す。図１７は、電子部品１の通過減衰特性を示す特性図である。図１７において、横軸は周波数を示し、縦軸は減衰量を示している。また、図１７において、符号９１を付した曲線は、共通端子２と第１の信号端子３との間の通過減衰特性、すなわち第１のフィルタ１０の通過減衰特性を示している。また、図１７において、符号９２を付した曲線は、共通端子２と第２の信号端子４との間の通過減衰特性、すなわち第２のフィルタ２０の通過減衰特性を示している。

【0131】

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、インダクタＬ２１は、導体層６９５，６９７を含んでいる。導体層６９５の長手方向と、導体層６９７の長手方向は、互いに交差する。これにより、本実施の形態によれば、インダクタＬ２１に、積層方向Ｔに直交する一方向（例えばＸ方向）に平行な第１の軸に巻回する部分と、積層方向Ｔに直交する他の一方向（例えばＹ方向）に平行な第２の軸に巻回する部分とを設けることができる。これにより、本実施の形態によれば、インダクタＬ２１のインダクタンスを大きくしながら、第１の軸に平行な一方向の先と第２の軸に平行な一方向の先に、インダクタＬ２２～Ｌ３１等の他の素子を配置するためのスペースを確保することができる。

【0132】

本実施の形態では、他の素子は、弾性波素子３１～３３であってもよい。本実施の形態によれば、インダクタＬ２１と弾性波素子３１～３３との間の結合を抑制しながら、第２の本体８０を第１の本体５０に搭載することができる。

【0133】

また、本実施の形態では、インダクタＬ２１は、柱状導体Ｌ２１ｂ１～Ｌ２１ｂ６を含んでいる。本実施の形態では、互いに隣接する柱状導体Ｌ２１ｂ１，Ｌ２１ｂ３の各々を流れる電流の方向は同じである。これにより、本実施の形態によれば、柱状導体Ｌ２１ｂ１，Ｌ２１ｂ３の各々を流れる電流に起因して発生する磁界を強めることができる。同様に、本実施の形態では、互いに隣接する柱状導体Ｌ２１ｂ２，Ｌ２１ｂ４，Ｌ２１ｂ６の各々を流れる電流の方向は同じである。これにより、本実施の形態によれば、柱状導体Ｌ２１ｂ２，Ｌ２１ｂ４，Ｌ２１ｂ６の各々を流れる電流に起因して発生する磁界を強めることができる。

【0134】

なお、本実施の形態では、インダクタＬ２１は、回路構成上、１つのインダクタとして構成されている。インダクタＬ２１の一端と他端との間には、他の素子は接続されていない。

【0135】

次に、本実施の形態に係る電子部品１のその他の効果について説明する。本実施の形態では、それぞれ複数の柱状導体を含む導体構造体型のインダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１は、第２の本体８０の少なくとも一部を囲むように配置されている。本実施の形態では特に、インダクタＬ１２，Ｌ１３，Ｌ２１の各々の全体は、積層方向Ｔから見て、搭載領域Ｒ８０とは重ならない。また、インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１の各々に含まれる複数の柱状導体は、積層方向Ｔから見て、搭載領域Ｒ８０とは重ならない。これにより、本実施の形態によれば、複数の柱状導体によって搭載領域Ｒ８０が変形することを抑制することができる。その結果、本実施の形態によれば、搭載領域Ｒ８０を平坦にすることができる。

【0136】

また、本実施の形態では、第２の本体８０は、回路構成上、共通端子２と第２の信号端子４との間に設けられた弾性波素子３１～３３を含んでいる。弾性波素子３１～３３は、第２のフィルタ２０の構成要素である。第１のフィルタ１０のインダクタＬ１１～Ｌ１３は、積層方向Ｔから見て、第２の本体８０の少なくとも一部を囲むように配置されている。これにより、本実施の形態によれば、積層方向Ｔから見たときにインダクタＬ１１～Ｌ１３が第２の本体８０と重なるように配置されている場合に比べて、インダクタＬ１１～Ｌ１３と弾性波素子３１～３３との間の結合を抑制することができる。その結果、本実施の形態によれば、第１のフィルタ１０と第２のフィルタ２０との間のアイソレーションを大きくすることができる。

【0137】

また、本実施の形態では、グランド導体は、第１の本体５０内において、第１のフィルタ１０を構成する複数の導体と第２のフィルタ２０を構成する複数の導体との間を通過するように設けられている。これによっても、第１のフィルタ１０と第２のフィルタ２０との間のアイソレーションを大きくすることができる。

【0138】

また、本実施の形態では、第２のフィルタ２０は、積層方向Ｔから見て第２の本体８０と重ならないインダクタＬ２１と、積層方向Ｔから見て第２の本体８０と重なるインダクタＬ２２～Ｌ３１とを含んでいる。本実施の形態では特に、インダクタＬ２１は、ハイパスフィルタ回路２１の構成要素である。本実施の形態によれば、回路構成上、インダクタＬ２１を、インダクタＬ２２～Ｌ３１よりも弾性波素子３１～３３からより遠い位置に設けることにより、ハイパスフィルタ回路２１の特性が所望の特性からずれることを抑制することができる。

【0139】

また、本実施の形態では、インダクタＬ２２～Ｌ２９の各々は、インダクタＬ１０，Ｌ１２，Ｌ１３，Ｌ２１を構成する導体層７０１，７０３～７０７よりも、第２の面５０Ｂすなわち第２の本体８０からより遠い位置に配置されている。これにより、本実施の形態によれば、インダクタＬ２２～Ｌ２９と弾性波素子３１～３３との間の結合を抑制することができる。また、本実施の形態では、導体層７０１，７０３～７０７をインダクタＬ２２～Ｌ２９よりも第２の面５０Ｂにより近い位置に配置することにより、第１の本体５０内の空間を効率よく利用して、第１の本体５０を小型化している。

【0140】

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、インダクタＬ２１の巻回数は、３回より少なくてもよいし、３回より多くてもよい。

【0141】

また、第２の本体８０は、弾性波素子を１つ、２つまたは４つ以上含んでいてもよい。第２の本体８０が複数の弾性波素子を含む場合、回路構成上共通端子２と第２の信号端子４との間に設けられる弾性波素子の数は、第２の本体８０が含む弾性波素子の数と同じであってもよいし、第２の本体８０が含む弾性波素子の数よりも少なくてもよい。第２の本体８０に設けられた少なくとも１つの弾性波素子であって、回路構成上共通端子２と第２の信号端子４との間に設けられない少なくとも１つの弾性波素子は、その両端が短絡される。

【0142】

また、第２の本体８０は、弾性波素子３１～３３に加えてまたは弾性波素子３１～３３の代わりに、任意の受動素子または任意の能動素子を含んでいてもよい。

【0143】

以上説明したように、本発明の積層型電子部品は、積層された複数の誘電体層を含む本体と、本体に一体化されたインダクタとを備えている。インダクタは、それぞれ複数の誘電体層の積層方向に平行な方向に延在する複数の柱状導体と、それぞれ積層方向と交差する平面に沿って延在する複数の導体層とを含んでいる。複数の柱状導体は、第１の柱状導体と、第２の柱状導体とを含んでいる。複数の導体層は、積層方向に平行な一方向の先に位置する第１の柱状導体の端部に接続された第１の導体層と、一方向の先に位置する第２の柱状導体の端部に接続された第２の導体層とを含んでいる。第１の導体層の長手方向と、第２の導体層の長手方向は、互いに交差する。

【0144】

本発明の積層型電子部品において、第１の導体層の長手方向と第２の導体層の長手方向とがなす角度は、７０°以上１１０°以下であってもよい。

【0145】

また、本発明の積層型電子部品において、本体は、積層方向の両端に位置する第１の面および第２の面と、第１の面と第２の面を接続する第１の側面、第２の側面、第３の側面および第４の側面とを有していてもよい。第１の側面と第２の側面は、互いに反対側を向いていてもよい。第３の側面と第４の側面は、互いに反対側を向いていてもよい。第１の導体層は、第１の側面に沿って延在していてもよい。第２の導体層は、第３の側面に沿って延在していてもよい。第１の導体層と第１の側面との間には、いかなる導体も設けられていなくてもよい。複数の柱状導体は、更に、第３の柱状導体を含んでいてもよい。複数の導体層は、更に、一方向の先に位置する第３の柱状導体の端部に接続された第３の導体層を含んでいてもよい。第３の導体層は、第１の側面との間に第１の導体層を挟む位置に配置されていてもよい。第２の導体層と第３の側面との間には、いかなる導体も設けられていなくてもよい。

【0146】

また、本発明の積層型電子部品において、第２の柱状導体は、第１の柱状導体に隣接していてもよい。第１の柱状導体と第２の柱状導体の各々を流れる電流の方向は、同じであってもよい。

【0147】

また、本発明の積層型電子部品において、本体は、搭載部品を搭載するための搭載領域を含む搭載面を有していてもよい。インダクタは、積層方向から見て、搭載領域とは重ならなくてもよい。

【符号の説明】

【0148】

１…積層型電子部品、２…共通端子、３…第１の信号端子、４…第２の信号端子、１０…第１のフィルタ、２０…第２のフィルタ、２１…ハイパスフィルタ回路、３１～３３…弾性波素子、５０…第１の本体、５０Ａ…第１の面、５０Ｂ…第２の面、５０Ｃ～５０Ｆ…側面、８０…第２の本体、１１１～１１６，１２１～１２９…電極、Ｃ１１～Ｃ１７，Ｃ２１～Ｃ２８…キャパシタ、Ｌ１０～Ｌ１６，Ｌ２１～Ｌ３１…インダクタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【手続補正書】

【提出日】2024-02-19

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正の内容】

【0021】

キャパシタＣ１１の一端は、インダクタＬ１１の一端に接続されている。キャパシタＣ１１の他端とキャパシタＣ１２の一端とキャパシタＣ１５の一端は、インダクタＬ１４の他端に接続されている。キャパシタＣ１２の他端とキャパシタＣ１６の一端は、インダクタＬ１５の他端に接続されている。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正の内容】

【0028】

第２のフィルタ２０の回路部分は、更に、インダクタＬ２８，Ｌ２９，Ｌ３０，Ｌ３１を含んでいる。第２のフィルタ２０の回路部分は、インダクタＬ２２～Ｌ３１およびキャパシタＣ２５～Ｃ２７によって構成された回路であって、第２のフィルタ２０のうちのハイパスフィルタ回路２１および弾性波素子３１～３３を除いた回路である。ハイパスフィルタ回路２１は、回路構成上、共通端子２と回路部分との間に設けられている。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正の内容】

【0036】

弾性波素子３１～３３の各々は、第２のフィルタ２０の回路部分に電気的に接続された状態において、グランドには電気的に接続されていない。本実施の形態では特に、弾性波素子３１～３３の各々の両端とグランドとを接続する経路の導体は、キャパシタによって途切れている。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正の内容】

【0039】

また、第４の経路は、第３の経路と同じ素子を経由しないという要件を満たす限り、インダクタＬ２４，Ｌ３０を順に経由する経路であってもよいし、インダクタＬ２５を経由する経路であってもよい。前者の経路の導体は、キャパシタＣ２５によって途切れている。後者の経路の導体は、キャパシタＣ２６またはキャパシタＣ２７によって途切れている。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正の内容】

【0042】

電子部品１は、積層された複数の誘電体層を含む第１の本体５０と、第１の本体５０に搭載された第２の本体８０と、第１および第２の本体５０，８０を封止する封止部９０とを備えている。第２の本体８０は、本発明における「搭載部品」に対応する。封止部９０は、例えば樹脂によって構成されている。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正の内容】

【0044】

第２の本体８０は、第２のフィルタ２０の回路部分に電気的に接続され且つ第２のフィルタ２０の回路部分の少なくとも１つのインダクタに対して並列に接続された少なくとも１つの弾性波素子を含んでいる。本実施の形態では特に、第２の本体８０は、弾性波素子３１～３３を含んでいる。

【手続補正7】

【補正対象書類名】明細書

【補正対象項目名】００５８

【補正方法】変更

【補正の内容】

【0058】

図５（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、インダクタ用の導体層５３１と、導体層５３２，５３３，５３４，５３５，５３６が形成されている。また、図５（ｃ）に示したスルーホール５３Ｔ１と、誘電体層５２に形成されたスルーホール５２Ｔ１，５２Ｔ２は、導体層５３６に接続されている。

【手続補正8】

【補正対象書類名】明細書

【補正対象項目名】００７７

【補正方法】変更

【補正の内容】

【0077】

図１２は、２１層目の誘電体層７１のパターン形成面とは反対側の面を示している。以下、誘電体層７１のパターン形成面とは反対側の面を、誘電体層７１の電極形成面と言う。誘電体層７１の電極形成面には、電極１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８，１２９が形成されている。誘電体層７１に形成されたスルーホール７１Ｔ１，７１Ｔ２，７１Ｔ３は、それぞれ、電極１２２，１２６，１２９に接続されている。

【手続補正9】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正の内容】

【0081】

以下、図１に示した電子部品１の回路の構成要素と、図５（ａ）ないし図１２に示した第１の本体５０の内部の構成要素との対応関係について説明する。始めに、インダクタＬ１０について説明する。インダクタＬ１０は、インダクタ用の導体層６０１，６１１，６９１，７０１と、導体層６０１，６１１の組、導体層６１１，６９１の組および導体層６９１，７０１の組をそれぞれ接続する複数のスルーホールと、導体層６９１と導体層５４７とを接続する複数のスルーホールとによって構成されている。

【手続補正10】

【補正対象書類名】明細書

【補正対象項目名】０１１５

【補正方法】変更

【補正の内容】

【0115】

図１５に示したインダクタＬ２１の導体層部Ｌ２１ａ２（導体層５４１，５５１）は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｃとの間に配置されると共に、側面５０Ｃに沿って延在している。本実施の形態では特に、導体層部Ｌ２１ａ２の大部分は、Ｙ方向に平行な方向に延在している。

【手続補正11】

【補正対象書類名】明細書

【補正対象項目名】０１１６

【補正方法】変更

【補正の内容】

【0116】

図１５に示したインダクタＬ２１の導体層部Ｌ２１ａ４（導体層５４２，５５２）と導体層部Ｌ２１ａ６（導体層５２２，５３２）の各々は、積層方向Ｔから見たときに、搭載領域Ｒ８０と側面５０Ｆとの間に配置されると共に、側面５０Ｆに沿って延在している。本実施の形態では特に、導体層部Ｌ２１ａ４，Ｌ２１ａ６の各々の大部分は、Ｘ方向に平行な方向に延在している。導体層部Ｌ２１ａ６と側面５０Ｆとの間には、いかなる導体も設けられていない。導体層部Ｌ２１ａ４は、積層方向Ｔから見たときに、側面５０Ｆとの間に導体層部Ｌ２１ａ６を挟む位置に配置されている。

【手続補正12】

【補正対象書類名】明細書

【補正対象項目名】０１２６

【補正方法】変更

【補正の内容】

【0126】

導体層６９６は、側面５０Ｃとの間に導体層６９５を挟む位置に配置されている。本実施の形態では特に、導体層６９５の長手方向と、導体層６９６の長手方向は、互いに平行またはほぼ平行である。また、導体層６９６の長手方向と、導体層６９７の長手方向は、互いに交差する。導体層６９６の長手方向と導体層６９７の長手方向がなす角度は、７０°以上１１０°以下であることが好ましい。