知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024115544
(43)【公開日】2024-08-26
(54)【発明の名称】集積回路素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20240819BHJP
H01L 29/417 20060101ALI20240819BHJP
H01L 21/28 20060101ALI20240819BHJP
H01L 21/768 20060101ALI20240819BHJP
H01L 29/786 20060101ALI20240819BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301P
H01L29/50 M
H01L21/28 301S
H01L21/90 D
H01L21/90 B
H01L29/78 616T
H01L29/78 618C
H01L29/78 616S
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024019957
(22)【出願日】2024-02-14
(31)【優先権主張番号】10-2023-0019545
(32)【優先日】2023-02-14
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】辛 宗 ミン
(72)【発明者】
【氏名】朴 俊 模
(72)【発明者】
【氏名】崔 圭 峰
【テーマコード（参考）】
4M104
5F033
5F110
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA04
4M104AA05
4M104BB04
4M104BB05
4M104BB06
4M104BB07
4M104BB13
4M104BB14
4M104BB18
4M104BB20
4M104BB21
4M104BB25
4M104BB27
4M104BB28
4M104BB30
4M104BB32
4M104BB34
4M104BB35
4M104BB36
4M104CC01
4M104CC05
4M104DD03
4M104DD04
4M104DD33
4M104DD43
4M104DD78
4M104DD84
4M104EE03
4M104EE09
4M104FF18
4M104GG09
4M104HH15
5F033GG01
5F033GG02
5F033HH07
5F033HH15
5F033HH17
5F033HH18
5F033HH19
5F033HH21
5F033HH26
5F033HH27
5F033HH28
5F033HH30
5F033HH31
5F033JJ07
5F033JJ08
5F033JJ11
5F033JJ15
5F033JJ17
5F033JJ18
5F033JJ19
5F033JJ20
5F033JJ21
5F033JJ32
5F033JJ33
5F033JJ34
5F033KK07
5F033KK15
5F033KK17
5F033KK18
5F033KK19
5F033KK21
5F033KK26
5F033KK27
5F033KK28
5F033KK30
5F033KK31
5F033MM30
5F033QQ47
5F033QQ48
5F033RR01
5F033RR03
5F033RR04
5F033RR05
5F033RR06
5F033RR08
5F033RR15
5F033SS04
5F033SS11
5F033SS15
5F033TT07
5F033VV04
5F033VV05
5F033XX09
5F033XX24
5F033XX31
5F110AA02
5F110AA03
5F110BB03
5F110CC01
5F110CC10
5F110DD01
5F110DD05
5F110DD12
5F110EE01
5F110EE02
5F110EE04
5F110EE06
5F110EE22
5F110EE42
5F110EE45
5F110FF01
5F110FF27
5F110GG01
5F110GG02
5F110GG03
5F110GG04
5F110GG12
5F110GG22
5F110GG41
5F110GG42
5F110GG44
5F110HK01
5F110HK02
5F110HK04
5F110HK05
5F110HK06
5F110HK08
5F110HK09
5F110HK10
5F110HK13
5F110HK32
5F110HK33
5F110HL01
5F110HL02
5F110HL03
5F110HL04
5F110HL06
5F110HL14
5F110HL22
5F110HL24
5F110HM17
5F110NN03
5F110NN22
5F110NN23
5F110NN24
5F110NN25
5F110NN33
5F110NN35
5F110NN61
5F140AA10
5F140AA11
5F140AA12
5F140AC36
5F140BA01
5F140BA02
5F140BA03
5F140BA05
5F140BA06
5F140BA07
5F140BA08
5F140BA09
5F140BB04
5F140BB05
5F140BB06
5F140BB19
5F140BC15
5F140BE10
5F140BF05
5F140BF06
5F140BF07
5F140BF10
5F140BG04
5F140BG08
5F140BH25
5F140BH26
5F140BJ04
5F140BJ08
5F140BJ11
5F140BJ13
5F140BJ15
5F140BJ16
5F140BJ17
5F140BJ20
5F140BJ27
5F140BJ28
5F140BJ29
5F140BK18
5F140BK29
5F140BK30
5F140BK33
5F140BK34
5F140CB04
5F140CC02
5F140CC08
5F140CC09
5F140CC12
5F140CC13
5F140CC19
5F140CE07
(57)【要約】 （修正有）
【課題】ナノシート構造を含み、集積度及び信頼性を向上させる集積回路素子を提供する。
【解決手段】集積回路素子１００は、第１水平方向Ｘに長く延ひたフィン型活性領域Ｆ１と、フィン型活性領域Ｆ１の上部に位置してフィン型活性領域Ｆ１に離隔された複数のナノシートを含むナノシートスタックＮＳＳと、フィン型活性領域Ｆ１上の複数のナノシートを取り囲む少なくとも１つのサブゲート１６０Ｓを含むゲート構造物１６０と、ゲート構造物１６０に隣接し、フィン型活性領域Ｆ１上に配置されてナノシートスタックに対面するソース／ドレイン領域１３０と、ナノシートスタックＮＳＳとの間及びゲート構造物１６０との間に介在するシリサイド分離層１５１Ｂとシリコン分離層１５１Ａを含む垂直分離層１５１と、サブゲートの下面に配置される下部遮断誘電体ＢＤＩと、を備え、ソース／ドレイン領域１３０は、金属を含む物質からなる。
【選択図】図２Ａ
【解決手段】集積回路素子１００は、第１水平方向Ｘに長く延ひたフィン型活性領域Ｆ１と、フィン型活性領域Ｆ１の上部に位置してフィン型活性領域Ｆ１に離隔された複数のナノシートを含むナノシートスタックＮＳＳと、フィン型活性領域Ｆ１上の複数のナノシートを取り囲む少なくとも１つのサブゲート１６０Ｓを含むゲート構造物１６０と、ゲート構造物１６０に隣接し、フィン型活性領域Ｆ１上に配置されてナノシートスタックに対面するソース／ドレイン領域１３０と、ナノシートスタックＮＳＳとの間及びゲート構造物１６０との間に介在するシリサイド分離層１５１Ｂとシリコン分離層１５１Ａを含む垂直分離層１５１と、サブゲートの下面に配置される下部遮断誘電体ＢＤＩと、を備え、ソース／ドレイン領域１３０は、金属を含む物質からなる。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
第１水平方向に長く延ひたフィン型活性領域と、
前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、
前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、
前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、
前記サブゲートの下面に配置される下部遮断誘電体と、を備え、
前記ソース／ドレイン領域は、金属を含む物質からなることを特徴とする集積回路素子。
前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、
前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、
前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、
前記サブゲートの下面に配置される下部遮断誘電体と、を備え、
前記ソース／ドレイン領域は、金属を含む物質からなることを特徴とする集積回路素子。
【請求項2】
前記下部遮断誘電体の一部に接触する下部ビアコンタクト、及び前記下部ビアコンタクトの下部に電気的に連結される下部パワーレールを更に含み、
前記ソース／ドレイン領域は、前記ゲート構造物及び前記ナノシートスタックを介在する第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むことを特徴とする請求項１に記載の集積回路素子。
前記ソース／ドレイン領域は、前記ゲート構造物及び前記ナノシートスタックを介在する第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記フィン型活性領域に隣接して前記フィン型活性領域の側壁を覆う素子分離膜を更に含むことを特徴とする請求項２に記載の集積回路素子。
【請求項4】
前記下部遮断誘電体は、前記ゲート構造物の下部から延びて前記第２ソース／ドレイン領域の下部表面に接触することを特徴とする請求項２に記載の集積回路素子。
【請求項5】
前記下部遮断誘電体の少なくとも一部を貫通する複数の下部ビアコンタクト及び前記複数の下部ビアコンタクトの下部に電気的に連結される下部パワーレールを更に含み、
前記ソース／ドレイン領域は、第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含み、
前記複数の下部ビアコンタクトは、前記複数の第１ソース／ドレイン領域の下面に接触することを特徴とする請求項１に記載の集積回路素子。
前記ソース／ドレイン領域は、第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含み、
前記複数の下部ビアコンタクトは、前記複数の第１ソース／ドレイン領域の下面に接触することを特徴とする請求項１に記載の集積回路素子。
【請求項6】
前記複数の第２ソース／ドレイン領域の下端に、前記サブゲートの下端に配置された下部遮断誘電体から延ひた前記下部遮断誘電体が備えられることを特徴とする請求項５に記載の集積回路素子。
【請求項7】
前記複数の第２ソース／ドレイン領域の上端に接触する上部ビアコンタクトを更に含むことを特徴とする請求項６に記載の集積回路素子。
【請求項8】
前記ゲート構造物は、前記ナノシートスタック上で前記第２水平方向に長く延ひたメインゲートを含むことを特徴とする請求項５に記載の集積回路素子。
【請求項9】
前記ゲート構造物上に介在するキャッピング絶縁パターンを更に含み、
前記キャッピング絶縁パターンは、前記サブゲート及び前記ナノシートスタック上に位置し、前記サブゲートに隣接して対面することを特徴とする請求項５に記載の集積回路素子。
前記キャッピング絶縁パターンは、前記サブゲート及び前記ナノシートスタック上に位置し、前記サブゲートに隣接して対面することを特徴とする請求項５に記載の集積回路素子。
【請求項10】
前記複数の第１ソース／ドレイン領域と前記複数の第２ソース／ドレイン領域との間で前記下部遮断誘電体に接する下部絶縁層を更に含み、
前記垂直分離層は、前記ソース／ドレイン領域と前記ナノシートスタックとの間、前記ソース／ドレイン領域と前記ゲート構造物との間、前記ソース／ドレイン領域と前記下部絶縁層との間、及び前記ソース／ドレイン領域と前記下部遮断誘電体との間から延びて介在することを特徴とする請求項９に記載の集積回路素子。
前記垂直分離層は、前記ソース／ドレイン領域と前記ナノシートスタックとの間、前記ソース／ドレイン領域と前記ゲート構造物との間、前記ソース／ドレイン領域と前記下部絶縁層との間、及び前記ソース／ドレイン領域と前記下部遮断誘電体との間から延びて介在することを特徴とする請求項９に記載の集積回路素子。
【請求項11】
前記垂直分離層の下端の垂直レベルは、前記ソース／ドレイン領域の下端の垂直レベルと同一であり、前記垂直分離層の上端の垂直レベルは、前記ナノシートスタックの上端の垂直レベルよりも高いことを特徴とする請求項１０に記載の集積回路素子。
【請求項12】
前記ソース／ドレイン領域が前記上部ビアコンタクトに接触する第１接触面の垂直レベルと前記ソース／ドレイン領域が前記下部ビアコンタクトに接触する第２接触面の垂直レベルとの差は、前記ソース／ドレイン領域の垂直長と同一であることを特徴とする請求項７に記載の集積回路素子。
【請求項13】
前記シリサイド分離層は、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びアルミニウム（Ａｌ）のうちの１つと、ケイ化チタン、ケイ化ニッケル、ケイ化コバルト、ケイ化タンタル、ケイ化タングステン、チタンガリウム化物、ニッケルガリウム化物、コバルトガリウム化物、タンタルガリウム化物、及びタングステンガリウム化物のうちの少なくとも１つとを含む物質からなり、
前記シリコン分離層は、金属シリサイド、金属ゲルマニウム化物、金属ガリウム化物、及び金属アルミナイドのうちの少なくとも１つを含む物質からなることを特徴とする請求項１に記載の集積回路素子。
前記シリコン分離層は、金属シリサイド、金属ゲルマニウム化物、金属ガリウム化物、及び金属アルミナイドのうちの少なくとも１つを含む物質からなることを特徴とする請求項１に記載の集積回路素子。
【請求項14】
前記ソース／ドレイン領域は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含むことを特徴とする請求項１に記載の集積回路素子。
【請求項15】
第１水平方向に長く延ひたフィン型活性領域と、
前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、
前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、
前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、
前記サブゲートの下面に配置される下部遮断誘電体と、
前記下部遮断誘電体の下部で前記下部遮断誘電体に接触する下部絶縁層と、を備え、
前記ソース／ドレイン領域は、金属を含む物質からなり、
前記ソース／ドレイン領域は、第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含み、
前記垂直分離層は、前記ソース／ドレイン領域と前記ナノシートスタックとの間、前記ソース／ドレイン領域と前記ゲート構造物との間、及び前記ソース／ドレイン領域と前記下部絶縁層との間から延びて介在することを特徴とする集積回路素子。
前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、
前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、
前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、
前記サブゲートの下面に配置される下部遮断誘電体と、
前記下部遮断誘電体の下部で前記下部遮断誘電体に接触する下部絶縁層と、を備え、
前記ソース／ドレイン領域は、金属を含む物質からなり、
前記ソース／ドレイン領域は、第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含み、
前記垂直分離層は、前記ソース／ドレイン領域と前記ナノシートスタックとの間、前記ソース／ドレイン領域と前記ゲート構造物との間、及び前記ソース／ドレイン領域と前記下部絶縁層との間から延びて介在することを特徴とする集積回路素子。
【請求項16】
前記複数の第１ソース／ドレイン領域は、前記下部遮断誘電体を貫通して延び、
前記複数の第２ソース／ドレイン領域の下面は、前記下部遮断誘電体に接触することを特徴とする請求項１５に記載の集積回路素子。
前記複数の第２ソース／ドレイン領域の下面は、前記下部遮断誘電体に接触することを特徴とする請求項１５に記載の集積回路素子。
【請求項17】
前記複数の第１ソース／ドレイン領域の下端に接触する下部ビアコンタクト、前記下部ビアコンタクトの下部で電気的に連結される下部パワーレール、及び前記複数の第２ソース／ドレイン領域の上端に接触する上部ビアコンタクトを更に含み、
前記第１ソース／ドレイン領域は、前記下部絶縁層を貫通して延び、
前記第２ソース／ドレイン領域は、前記下部絶縁層の上部で前記下部絶縁層から離隔されて位置することを特徴とする請求項１６に記載の集積回路素子。
前記第１ソース／ドレイン領域は、前記下部絶縁層を貫通して延び、
前記第２ソース／ドレイン領域は、前記下部絶縁層の上部で前記下部絶縁層から離隔されて位置することを特徴とする請求項１６に記載の集積回路素子。
【請求項18】
前記シリサイド分離層は、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びアルミニウム（Ａｌ）のうちの１つと、ケイ化チタン、ケイ化ニッケル、ケイ化コバルト、ケイ化タンタル、ケイ化タングステン、チタンガリウム化物、ニッケルガリウム化物、コバルトガリウム化物、タンタルガリウム化物、及びタングステンガリウム化物のうちの少なくとも１つを含む物質からなり、
前記シリコン分離層は、金属シリサイド、金属ゲルマニウム化物、金属ガリウム化物、及び金属アルミナイドのうちの少なくとも１つを含む物質からなり、
前記垂直分離層は、前記複数の第１ソース／ドレイン領域に隣接して配置される第１垂直分離層、及び前記複数の第２ソース／ドレイン領域に隣接して配置される第２垂直分離層を含み、
前記第１垂直分離層は、前記サブゲート、前記ナノシートスタック、前記下部絶縁層、及び前記下部遮断誘電体と前記複数の第１ソース／ドレイン領域との間に介在し、
前記第２垂直分離層は、前記サブゲート、前記ナノシートスタック、及び前記下部絶縁層と前記複数の第２ソース／ドレイン領域との間に介在することを特徴とする請求項１７に記載の集積回路素子。
前記シリコン分離層は、金属シリサイド、金属ゲルマニウム化物、金属ガリウム化物、及び金属アルミナイドのうちの少なくとも１つを含む物質からなり、
前記垂直分離層は、前記複数の第１ソース／ドレイン領域に隣接して配置される第１垂直分離層、及び前記複数の第２ソース／ドレイン領域に隣接して配置される第２垂直分離層を含み、
前記第１垂直分離層は、前記サブゲート、前記ナノシートスタック、前記下部絶縁層、及び前記下部遮断誘電体と前記複数の第１ソース／ドレイン領域との間に介在し、
前記第２垂直分離層は、前記サブゲート、前記ナノシートスタック、及び前記下部絶縁層と前記複数の第２ソース／ドレイン領域との間に介在することを特徴とする請求項１７に記載の集積回路素子。
【請求項19】
前記第１垂直分離層の上端の垂直レベルは、前記第２垂直分離層の上端の垂直レベルと同一であり、
前記第１垂直分離層の下端の垂直レベルは、前記第２垂直分離層の下端の垂直レベルよりも低いことを特徴とする請求項１８に記載の集積回路素子。
前記第１垂直分離層の下端の垂直レベルは、前記第２垂直分離層の下端の垂直レベルよりも低いことを特徴とする請求項１８に記載の集積回路素子。
【請求項20】
第１水平方向に長く延ひたフィン型活性領域と、
前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、
前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面し、前記第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含むソース／ドレイン領域と、
前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在して前記ソース／ドレイン領域に接触するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、
前記サブゲートの下面に配置される下部遮断誘電体と、
前記下部遮断誘電体の少なくとも一部を貫通して前記複数の第１ソース／ドレイン領域の少なくとも一部の下面に接触する複数の下部ビアコンタクトと、
前記複数の下部ビアコンタクトの下部で前記複数の下部ビアコンタクトに電気的に連結される下部パワーレールと、
前記複数の第２ソース／ドレイン領域の上面に接触する複数の上部ビアコンタクトと、を備え、
前記ソース／ドレイン領域は、金属を含む物質からなり、
前記下部遮断誘電体は、前記ゲート構造物の下部から延びて前記第２ソース／ドレイン領域の下部表面に接触し、
前記ソース／ドレイン領域は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含むことを特徴とする集積回路素子。
前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、
前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面し、前記第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含むソース／ドレイン領域と、
前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在して前記ソース／ドレイン領域に接触するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、
前記サブゲートの下面に配置される下部遮断誘電体と、
前記下部遮断誘電体の少なくとも一部を貫通して前記複数の第１ソース／ドレイン領域の少なくとも一部の下面に接触する複数の下部ビアコンタクトと、
前記複数の下部ビアコンタクトの下部で前記複数の下部ビアコンタクトに電気的に連結される下部パワーレールと、
前記複数の第２ソース／ドレイン領域の上面に接触する複数の上部ビアコンタクトと、を備え、
前記ソース／ドレイン領域は、金属を含む物質からなり、
前記下部遮断誘電体は、前記ゲート構造物の下部から延びて前記第２ソース／ドレイン領域の下部表面に接触し、
前記ソース／ドレイン領域は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含むことを特徴とする集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子に係り、より詳細には、ナノシート構造を含む集積回路素子に関する。
【背景技術】
【0002】
集積回路素子が小型化されることにより、基板上に電界効果トランジスタの集積度を増加させる必要があり、これにより同じレイアウト領域上に積層された複数の水平ナノシートを含む水平ナノシート電界効果トランジスタ（ｈＮＳＦＥＴ）が開発された。集積度の増加によって集積回路素子が小型化しつつ、素子間のコンタクト抵抗、寄生キャパシタンスの発生が集積回路の性能に影響を及ぼしている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ソース／ドレイン領域の抵抗、コンタクト抵抗、及び素子内に存在する寄生キャパシタンスを除去又は減少させるナノシート構造を含む集積回路素子を提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様による集積回路素子は、第１水平方向に長く延ひたフィン型活性領域と、前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、前記サブゲートの下面に配置される下部遮断誘電体と、を備え、前記ソース／ドレイン領域は、金属を含む物質からなることを特徴とする。
【0006】
上記目的を達成するためになされた本発明の他の態様による集積回路素子は、第１水平方向に長く延ひたフィン型活性領域と、前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、前記サブゲートの下面に配置される下部遮断誘電体と、前記下部遮断誘電体の下部で前記下部遮断誘電体に接触する下部絶縁層と、を備え、前記ソース／ドレイン領域は、金属を含む物質で構成され、前記ソース／ドレイン領域は、第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含み、前記垂直分離層は、前記ソース／ドレイン領域と前記ナノシートスタックとの間、前記ソース／ドレイン領域と前記ゲート構造物との間、及び前記ソース／ドレイン領域と前記下部絶縁層との間から延びて介在することを特徴とする。
【0007】
上記目的を達成するためになされた本発明の更に他の態様による集積回路素子は、第１水平方向に長く延ひたフィン型活性領域と、前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面し、前記第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含むソース／ドレイン領域と、前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在して前記ソース／ドレイン領域に接触するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、前記サブゲートの下面に配置される下部遮断誘電体と、前記下部遮断誘電体の少なくとも一部を貫通して前記複数の第１ソース／ドレイン領域の少なくとも一部の下面に接触する複数の下部ビアコンタクトと、前記複数の下部ビアコンタクトの下部で前記複数の下部ビアコンタクトに電気的に連結される下部パワーレールと、前記複数の第２ソース／ドレイン領域の上面に接触する複数の上部ビアコンタクトと、を備え、前記ソース／ドレイン領域は、金属を含む物質で構成され、前記下部遮断誘電体は、前記ゲート構造物の下部から延びて前記第２ソース／ドレイン領域の下部表面に接触し、前記ソース／ドレイン領域は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含むことを特徴とする。
【発明の効果】
【0008】
本発明の集積回路素子によれば、金属からなるソース／ドレイン領域の抵抗、ソース／ドレインに直接接触する上部及び下部ビアコンタクトを介した素子のコンタクト抵抗、及び寄生キャパシタンスを減少させるか又は除去し、下部パワーレールの配置を通じて集積回路素子の集積度及び信頼性を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による集積回路素子を説明するための平面レイアウトダイヤグラムである。
【図5A】本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
【図5B】本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
【図5C】本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
【図5D】本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
【図5E】本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
【図5F】本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
【図5G】本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
【図6A】本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【図6B】本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【図6C】本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【図6D】本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【図6E】本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【図6F】本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【図6G】本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同じ構成要素については同じ参照符号を使用し、それらについての重複説明は省略する。
【0011】
図１は、本発明の一実施形態による集積回路素子を説明するための平面レイアウトダイヤグラムである。図２Ａは、図１のＸ１－Ｘ１′に沿って見た一例の集積回路素子１００の断面図である。図２Ｂは、図１のＹ１－Ｙ１′に沿って見た一例の集積回路素子１００の断面図である。図１、図２Ａ、及び図２Ｂを参照して、ナノワイヤ又はナノシート状の活性領域、及び活性領域を取り囲むゲートを含むゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を有する電界効果トランジスタを含む集積回路素子１００について説明する。集積回路素子１００は、ロジックセルＬＣのうちの一部を構成する。
【0012】
図１、図２Ａ、及び図２Ｂを参照すると、集積回路素子１００は、複数のフィン型活性領域Ｆ１を含む。複数のフィン型活性領域Ｆ１は、第１水平方向（Ｘ方向）に長く延びて互いに平行に延びる。複数のフィン型活性領域Ｆ１は、Ｓｉ又はＧｅのような半導体、或いはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、又はＩｎＰのような化合物半導体を含む。本明細書において使用する用語「ＳｉＧｅ」、「ＳｉＣ」、「ＧａＡｓ」、「ＩｎＡｓ」、「ＩｎＧａＡｓ」、及び「ＩｎＰ」は、それぞれの用語に含まれる元素からなる材料を意味するものであって、化学量論的関係を示す化学式ではない。
【0013】
複数のフィン型活性領域Ｆ１上に複数のゲート構造物１６０が配置される。複数のゲート構造物１６０は、それぞれ第１水平方向（Ｘ方向）に交差する第２水平方向（Ｙ方向）に長く延びる。
【0014】
複数のフィン型活性領域Ｆ１と複数のゲート構造物１６０とが交差する領域で複数のフィン型活性領域Ｆ１のそれぞれの上部に複数のナノシートスタックＮＳＳが配置される。複数のナノシートスタックＮＳＳは、それぞれフィン型活性領域Ｆ１の上面から垂直方向（Ｚ方向）に離隔された位置でフィン型活性領域Ｆ１の上面に対面する少なくとも１つのナノシートを含む。本明細書において使用する用語「ナノシート」は、電流が流れる方向に実質的に垂直な断面を有する導電性構造体を意味する。ナノシートは、ナノワイヤを含むものと理解されなければならない。
【0015】
図２Ａに示したように、複数のナノシートスタックＮＳＳは、それぞれフィン型活性領域Ｆ１上で互いに垂直方向（Ｚ方向）にオーバーラップする第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４を含む。第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４は、フィン型活性領域Ｆ１の上面からの垂直距離（Ｚ方向距離）がそれぞれ異なる。複数のゲート構造物１６０は、それぞれ垂直方向（Ｚ方向）にオーバーラップするナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４を取り囲む。
【0016】
図２Ａには、ナノシートスタックＮＳＳの平面形状が略方形である場合を例示したが、それに限定されるものではない。ナノシートスタックＮＳＳは、フィン型活性領域Ｆ１及びゲート構造物１６０のそれぞれの平面形状によって多様な平面形状を有する。本例示では、１つのフィン型活性領域Ｆ１上に複数のナノシートスタックＮＳＳ及び複数のゲート構造物１６０が配置され、１つのフィン型活性領域Ｆ１上で複数のナノシートスタックＮＳＳが第１水平方向（Ｘ方向）に沿って一列に配置される構成を例示した。しかし、１つのフィン型活性領域Ｆ１上に配置されるナノシートスタックＮＳＳ及びゲート構造物１６０のそれぞれの個数は、特に制限されない。
【0017】
ナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４は、それぞれチャネル領域として機能する。一実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４は、垂直方向（Ｚ方向）に沿って実質的に同じ厚さを有する。他の実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４のうちの少なくとも一部は、垂直方向（Ｚ方向）に沿って互いに異なる厚さを有する。一実施形態において、ナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４は、それぞれＳｉ層、ＳｉＧｅ層、又は、それらの組み合わせからなる。
【0018】
図２Ａに例示したように、１つのナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４は、第１水平方向（Ｘ方向）に互いに同一又は類似した大きさを有する。他の実施形態において、図２Ａに例示したものとは異なって、１つのナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４のうちの少なくとも一部は、第１水平方向（Ｘ方向）に互いに異なる大きさを有する。本例示において、複数のナノシートスタックＮＳＳがそれぞれ４層のナノシートからなる場合を例示したが、本発明の技術的思想は、例示したものに限定されない。例えば、ナノシートスタックＮＳＳは、少なくとも１層のナノシートを含み、ナノシートスタックＮＳＳを構成するナノシートの数は、特に制限されない。
【0019】
図２Ａに例示したように、複数のゲート構造物１６０は、それぞれメインゲート１６０Ｍ及び複数のサブゲート１６０Ｓを含む。メインゲート１６０Ｍは、ナノシートスタックＮＳＳの上面を覆って第２水平方向（Ｙ方向）に長く延びる。複数のサブゲート１６０Ｓは、メインゲート１６０Ｍに一体に連結され、第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４のそれぞれの間、及び第１ナノシートＮ１とフィン型活性領域Ｆ１との間にそれぞれ１つずつ配置される。垂直方向（Ｚ方向）において、複数のサブゲート１６０Ｓのそれぞれの厚さは、メインゲート１６０Ｍの厚さよりも薄い。
【0020】
図２Ａに例示したものとは異なって、ゲート構造物１６０がメインゲート１６０Ｍを含まない場合もある。この場合、メインゲート１６０Ｍを含まないゲート構造物１６０の垂直方向の厚さがメインゲート１６０Ｍを含めてゲート構造物１６０の垂直方向の厚さに比べて薄いため、ゲート構造物１６０で発生するオーバーラップキャパシタンスが減少する。
【0021】
複数のゲート構造物１６０は、それぞれ金属、金属窒化物、金属炭化物、又はそれらの組み合わせからなる。金属は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちから選択される。金属窒化物は、ＴｉＮ及びＴａＮのうちから選択される。金属炭化物は、ＴｉＡｌＣである。しかし、複数のゲート構造物１６０を構成する物質が例示したものに限定されるものではない。
【0022】
ナノシートスタックＮＳＳとゲート構造物１６０との間には、ゲート誘電膜１５２が介在する。また、ナノシートスタックＮＳＳと後述するソース／ドレイン領域１３０との間には、ゲート誘電膜１５２が介在する。一実施形態において、ゲート誘電膜１５２は、インターフェース誘電膜と高誘電膜との積層構造からなる。インターフェース誘電膜は、誘電率が約９以下である低誘電物質膜であり、例えばシリコン酸化膜、シリコン酸窒化膜、又はそれらの組み合わせからなる。一実施形態において、インターフェース誘電膜は、省略される。高誘電膜は、シリコン酸化膜よりも誘電定数が更に大きい物質からなる。例えば、高誘電膜は、約１０～約２５の誘電定数を有する。高誘電膜は、ハフニウム酸化物からなるが、それに限定されるものではない。
【0023】
図２Ａに例示したように、集積回路素子は、複数のフィン型活性領域Ｆ１のそれぞれの上面を覆う下部遮断誘電体（Ｂｏｔｔｏｍ Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ：ＢＤＩ）を含む。下部遮断誘電体ＢＤＩは、複数のフィン型活性領域Ｆ１のそれぞれの上面と複数のゲート構造物１６０との間に介在し、複数のフィン型活性領域Ｆ１のそれぞれの上面に接する。
【0024】
下部遮断誘電体ＢＤＩは、サブゲート１６０Ｓの下部に位置する。後述する第１ソース／ドレイン領域１３０Ｓ及び第２ソース／ドレイン領域１３０Ｄの少なくとも一部の下端に下部遮断誘電体ＢＤＩの上面の一部が接触する。下部遮断誘電体ＢＤＩは、第１ソース／ドレイン領域１３０Ｓ及び第２ソース／ドレイン領域１３０Ｄの下端の一部を取り囲みつつ接する。下部遮断誘電体ＢＤＩは後述する下部ビアコンタクト１９６の上端及び周辺の少なくとも一部を取り囲む。本明細書において、第１ソース／ドレイン領域１３０Ｓはトランジスタのソース、第２ソース／ドレイン領域１３０Ｄはトランジスタのドレインに該当するが、それに本発明が制限されるものではない。
【0025】
複数のフィン型活性領域Ｆ１上で下部遮断誘電体ＢＤＩ上には、複数のソース／ドレイン領域１３０が配置される。複数のソース／ドレイン領域１３０は、複数の第１ソース／ドレイン領域１３０Ｓ及び複数の第２ソース／ドレイン領域１３０Ｄを含む。複数のソース／ドレイン領域１３０のうちの少なくとも１つのソース／ドレイン領域１３０は、下部遮断誘電体ＢＤＩに接する底面を有する。複数のソース／ドレイン領域１３０は、それぞれ複数のゲート構造物１６０のうちから選択される少なくとも１つのゲート構造物１６０に隣接する位置に配置される。複数のソース／ドレイン領域１３０は、それぞれ隣接するナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４に対面する表面を有する。複数のソース／ドレイン領域１３０は、それぞれ隣接するナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４に接する。
【0026】
複数のソース／ドレイン領域１３０は、それぞれ金属からなる。複数のソース／ドレイン領域１３０は、ＰＶＤ、ＣＶＤ、又はＡＬＤを用いて形成され、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含む金属からなる。ソース／ドレイン領域１３０が金属からなる場合、大きな導電性を有する。従って、ソース／ドレイン領域１３０の接触抵抗を大きく減少させることができる。また、ソース／ドレイン領域１３０が金属からなるため、後述する上部ビアコンタクトＶＡ及び下部ソース／ドレインコンタクトＤＢＣと金属からなるソース／ドレイン領域１３０とが接触する面である第１接触面ＣＴＦ１及び第２接触面ＣＴＦ２で発生するコンタクト抵抗を減少させることができる。
【0027】
図２Ｂに例示したように、複数のフィン型活性領域Ｆ１のそれぞれの間の空間には、複数のフィン型活性領域Ｆ１のそれぞれの側壁を覆う素子分離膜１１２が配置される。
【0028】
一実施形態において、素子分離膜１１２は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、低誘電膜、又はそれらの組み合わせからなる。低誘電膜は、フッ素ドーピングされたシリコン酸化物（ｆｌｕｏｒｉｎｅ－ｄｏｐｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、有機シリケートガラス（ｏｒｇａｎｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、炭素ドーピングされた酸化物（ｃａｒｂｏｎ－ｄｏｐｅｄ ｏｘｉｄｅ）、多孔性シリコン酸化物（ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、多孔性有機シリケートガラス（ｐｏｒｏｕｓ ｏｒｇａｎｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、スピンオン有機ポリマー誘電体（ｓｐｉｎ－ｏｎ ｏｒｇａｎｉｃ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）、スピンオンシリコン基盤誘電体（ｓｐｉｎ－ｏｎ ｓｉｌｉｃｏｎ ｂａｓｅｄ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）、又はそれらの組み合わせからなるが、例示したものに限定されるものではない。
【0029】
図２Ａに例示したように、ゲート誘電膜１５２及びゲート構造物１６０のそれぞれの上面は、キャッピング絶縁パターン１６８で覆われる。キャッピング絶縁パターン１６８は、シリコン窒化膜からなる。
【0030】
ゲート構造物１６０及びキャッピング絶縁パターン１６８のそれぞれの両側壁は、外側絶縁スペーサ１１８で覆われる。外側絶縁スペーサ１１８は、複数のナノシートスタックＮＳＳの上面上でメインゲート１６０Ｍの両側壁を覆う。外側絶縁スペーサ１１８は、ゲート誘電膜１５２を挟んでゲート構造物１６０から離隔される。
【0031】
複数のゲート構造物１６０に含まれる複数のサブゲート１６０Ｓのそれぞれの両側壁は、ゲート誘電膜１５２を挟んでソース／ドレイン領域１３０から離隔される。ゲート誘電膜１５２は、ゲート構造物１６０に含まれるサブゲート１６０Ｓと第１ナノシートＮ１、第２ナノシートＮ２、第３ナノシートＮ３、及び第４ナノシートＮ４のそれぞれとの間に介在する。ゲート誘電膜１５２は、ゲート構造物１６０に含まれるサブゲート１６０Ｓとソース／ドレイン領域１３０との間に介在する。
【0032】
ゲート構造物１６０及びナノシートスタックＮＳＳとソース／ドレイン領域１３０との間に垂直分離層１５１が備えられる。垂直分離層１５１は、シリコン（Ｓｉ）を含む物質からなる。垂直分離層１５１は、後述するエピタキシャル成長を通じて形成されるシリコン分離層１５１Ａ及びシリサイド分離層１５１Ｂを含む。シリサイド分離層１５１Ｂはソース／ドレイン領域１３０に接触し、シリコン分離層１５１Ａはシリサイド分離層１５１Ｂとゲート誘電膜１５２との間に介在する。即ち、シリコン分離層１５１Ａは、シリサイド分離層１５１Ｂに隣接し、シリサイド分離層１５１ＢとナノシートスタックＮＳＳ及びゲート構造物１６０との間に介在する。
【0033】
シリサイド分離層１５１Ｂの垂直方向の距離とシリコン分離層１５１Ａの垂直方向の長さは略同じため、垂直分離層１５１の垂直方向の長さは、シリサイド分離層１５１Ｂの垂直方向の長さ及びシリコン分離層１５１Ａの垂直方向の長さと実質的に同一である。シリコン分離層１５１Ａとソース／ドレイン領域１３０との間にシリサイド分離層１５１Ｂが介在し、シリサイド分離層１５１Ｂは、シリコン分離層１５１Ａとソース／ドレイン領域１３０とが直接接触しないように備えられる。
【0034】
垂直分離層１５１のうちのシリコン分離層１５１Ａは、Ｎ型ドープ剤又はＰ型ドープ剤と共に、金属シリサイド、金属ゲルマニウム化物、金属ガリウム化物、金属アルミナイドを含む物質からなる。
【0035】
シリコン分離層１５１Ａがｎ型半導体デバイスと共に用いるためのｎ型である場合、シリサイド分離層１５１Ｂは、Ｎ型ドープ剤であるリン（Ｐ）又はヒ素（Ａｓ）と共に、ケイ化チタン、ケイ化ニッケル、ケイ化コバルト、ケイ化タンタル、ケイ化タングステン、チタンガリウム化物、ニッケルガリウム化物、コバルトガリウム化物、タンタルガリウム化物、タングステンガリウム化物を含む。
【0036】
シリコン分離層１５１Ａがｐ型半導体デバイスと共に用いるためのｐ型である場合、シリサイド分離層１５１Ｂは、Ｐ型ドープ剤であるホウ素（Ｂ）又はアルミニウム（Ａｌ）と共に、ケイ化チタン、ケイ化ニッケル、ケイ化コバルト、ケイ化タンタル、ケイ化タングステン、チタンゲルマニウム化物、ニッケルゲルマニウム化物、コバルトゲルマニウム化物、タンタルゲルマニウム化物、タングステンゲルマニウム化物を含む。
【0037】
垂直分離層１５１は、ソース／ドレイン領域１３０の間に介在する複数のサブゲート１６０Ｓ及びナノシートスタックＮＳＳの第１水平方向（Ｘ方向）の両側面上に備えられる。垂直分離層１５１の垂直方向（Ｚ方向）の長さは、ソース／ドレイン領域１３０間に介在する複数のサブゲート１６０Ｓの最下端からナノシートスタックＮＳＳの最上端までの垂直レベルの差よりも大きい。他に表現すると、垂直分離層１５１の下端の垂直レベルはソース／ドレイン領域１３０の下端の垂直レベルと同一であり、垂直分離層１５１の上端の垂直レベルはナノシートスタックＮＳＳの上端の垂直レベルよりも高い。
【0038】
複数のナノシートスタックＮＳＳは、複数のフィン型活性領域Ｆ１と複数のゲート構造物１６０とが交差する領域で複数のフィン型活性領域Ｆ１上に配置され、フィン型活性領域Ｆ１から離隔された位置でフィン型活性領域Ｆ１の上面に対面する。複数のフィン型活性領域Ｆ１と複数のゲート構造物１６０とが交差する部分に複数のナノシートトランジスタが形成される。
【0039】
図２Ａに例示したように、複数のソース／ドレイン領域１３０上に複数の上部ビアコンタクトＶＡが配置される。複数の上部ビアコンタクトＶＡは、それぞれ上部絶縁構造物１８０を貫通して複数のソース／ドレイン領域１３０のうちの少なくとも１つの上端に接する。即ち、複数のソース／ドレイン領域１３０の少なくとも１つは、上部ビアコンタクトＶＡに電気的に連結されるように構成される。複数の上部ビアコンタクトＶＡのそれぞれの底面は、ソース／ドレイン領域１３０の上面に接する。複数の上部ビアコンタクトＶＡのそれぞれの底面とソース／ドレイン領域１３０の上面とが接触して形成される接触面を第１接触面ＣＴＦ１と称する。一実施形態において、第２ソース／ドレイン領域１３０Ｄの上端に上部ビアコンタクトＶＡが接触する。
【0040】
上部絶縁構造物１８０と上部ビアコンタクトＶＡとの間に上部絶縁ライナー１７４が介在する。上部絶縁ライナー１７４は、上部ビアコンタクトＶＡの周囲を取り囲むように備えられる。一実施形態において、上部絶縁ライナー１７４は、シリコン窒化物、ＳｉＣＮ、ＳｉＢＮ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、又はそれらの組み合わせからなるが、それらに限定されるものではない。本明細書において使用する用語「ＳｉＣＮ」、「ＳｉＢＮ」、「ＳｉＯＮ」、「ＳｉＯＣＮ」、「ＳｉＢＣＮ」、及び「ＳｉＯＣ」は、それぞれの用語に含まれる元素からなる材料を意味するものであって、化学量論的関係を示す化学式ではない。
【0041】
複数の上部ビアコンタクトＶＡは、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含む物質からなる。一実施形態において、複数の上部ビアコンタクトＶＡは、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のうちの１つ以上を含む物質からなるが、それらに限定されるものではない。
【0042】
複数のソース／ドレイン領域１３０を挟んで複数の上部ビアコンタクトＶＡが配置されたフロントサイド側の反対側であるバックサイド側には、複数のバックサイドソース／ドレインコンタクトＤＢＣが配置される。複数のバックサイドソース／ドレインコンタクトＤＢＣは、それぞれ複数のソース／ドレイン領域１３０のうちから選択され、フロントサイド上部ビアコンタクトＶＡが連結されない他の一部のソース／ドレイン領域１３０に電気的に連結されるように構成される。複数の下部ソース／ドレインコンタクトＤＢＣのそれぞれの底面とソース／ドレイン領域１３０の下面とが接触して形成される接触面を第２接触面ＣＴＦ２と称する。一実施形態において、第１ソース／ドレイン領域１３０Ｓに複数のバックサイドソース／ドレインコンタクトＤＢＣがそれぞれ電気的に連結され、第２ソース／ドレイン領域１３０Ｄに複数の上部ビアコンタクトＶＡが電気的に連結される。一実施形態において、ソース／ドレイン領域１３０の垂直方向の長さは、第１接触面ＣＴＦ１の垂直レベルと第２接触面ＣＴＦ２の垂直レベルとの差と同一であるか又はそれより短い。
【0043】
複数のバックサイドソース／ドレインコンタクトＤＢＣは、それぞれ複数のフィン型活性領域Ｆ１のうちから選択された１つのフィン型活性領域Ｆ１を垂直方向（Ｚ方向）に貫通する。即ち、複数のソース／ドレイン領域１３０において上部ビアコンタクトＶＡが連結されたソース／ドレイン領域１３０とバックサイドソース／ドレインコンタクトＤＢＣが連結されたソース／ドレイン領域１３０とは、水平方向、例えば第１水平方向（Ｘ方向）又は第２水平方向（Ｙ方向）に離隔される。
【0044】
図２Ａに例示したように、バックサイドソース／ドレインコンタクトＤＢＣは、フィン型活性領域Ｆ１を貫通して形成されるコンタクト空間ＤＢＨを満たす。バックサイドソース／ドレインコンタクトＤＢＣが連結されたソース／ドレイン領域１３０は、フィン型活性領域Ｆ１上でコンタクト空間ＤＢＨに垂直方向（Ｚ方向）にオーバーラップする位置に配置される。
【0045】
バックサイドソース／ドレインコンタクトＤＢＣは、垂直方向（Ｚ方向）に沿ってソース／ドレイン領域１３０及びフロントサイドソース／ドレインビアコンタクトＶＡから遠くなるほど、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）への幅が徐々に大きくなる。フロントサイド上部ビアコンタクトＶＡは、垂直方向（Ｚ方向）に沿ってソース／ドレイン領域１３０及びバックサイドソース／ドレインコンタクトＤＢＣから遠くなるほど、１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）への幅が徐々に大きくなる。
【0046】
図２Ａに例示したように、複数のソース／ドレイン領域１３０のうちのフロントサイド上部ビアコンタクトＶＡが連結されたソース／ドレイン領域１３０の底面は、下部遮断誘電体ＢＤＩに接する。フロントサイドソース／ドレインコンタクト（ＣＡ）が連結されたソース／ドレイン領域１３０は、下部遮断誘電体ＢＤＩを挟んでフィン型活性領域Ｆ１から垂直方向（Ｚ方向）に離隔される。他の実施形態において、図２Ａに例示したものとは異なって、フロントサイド上部ビアコンタクトＶＡが連結されたソース／ドレイン領域１３０は、下部遮断誘電体ＢＤＩを垂直方向（Ｚ方向）に貫通してフィン型活性領域Ｆ１に接する。
【0047】
バックサイドソース／ドレインコンタクトＤＢＣが連結されたソース／ドレイン領域１３０は、下部遮断誘電体ＢＤＩに下部周囲の一部が接する。図２Ａに示したように、ソース／ドレイン領域１３０の底面がいずれもバックサイドソース／ドレインコンタクトＤＢＣに接する。従って、バックサイドソース／ドレインコンタクトＤＢＣが連結されたソース／ドレイン領域１３０の底面は、下部遮断誘電体ＢＤＩに接触しない。即ち、バックサイドソース／ドレインコンタクトＤＢＣのソース／ドレイン領域１３０に向かう上面は、ソース／ドレイン領域１３０の底面及び下部遮断誘電体ＢＤＩに接する。
【0048】
或いは、図２Ａとは異なって、バックサイドソース／ドレインコンタクトＤＢＣがソース／ドレイン領域１３０の底面の一部に接触し得る。従って、この場合、ソース／ドレイン領域１３０の底面にバックサイドソース／ドレインコンタクトＤＢＣが接触しない部分に下部遮断誘電体ＢＤＩが接触する。即ち、バックサイドソース／ドレインコンタクトＤＢＣのソース／ドレイン領域１３０に向かう上面は、ソース／ドレイン領域１３０の底面に接する。
【0049】
バックサイドソース／ドレインコンタクトＤＢＣは、コンタクト空間ＤＢＨに下部パワーレールＢＰＷ及びソース／ドレイン領域１３０の下端にそれぞれ接触するように備えられる。下部絶縁ライナー１９４は、下部ビアコンタクト１９６とフィン型活性領域Ｆ１との間に介在する。下部絶縁ライナー１９４は、下部遮断誘電体ＢＤＩと下部ビアコンタクト１９６との間に介在する。下部絶縁ライナー１９４の構成物質に関する説明は、上部絶縁ライナー１７４に関する説明と略同一である。
【0050】
バックサイドソース／ドレインコンタクトＤＢＣは、コンタクト空間ＤＢＨからソース／ドレイン領域１３０に垂直方向（Ｚ方向）にオーバーラップする位置に配置され、コンタクト空間ＤＢＨから垂直方向（Ｚ方向）に長く延びる。
【0051】
図２Ａに例示したように、下部遮断誘電体ＢＤＩは、第１水平方向（Ｘ方向）に下部絶縁ライナー１９４の一部を挟んでバックサイドソース／ドレインコンタクトＤＢＣの側壁に対面する部分を含む。他の実施形態において、下部遮断誘電体ＢＤＩとバックサイドソース／ドレインコンタクトＤＢＣの側壁との間に絶縁スペーサが介在せずに、下部遮断誘電体ＢＤＩは、バックサイドソース／ドレインコンタクトＤＢＣの側壁に接する。
【0052】
図２Ａに例示したように、バックサイドソース／ドレインコンタクトＤＢＣのうちのソース／ドレイン領域１３０から最も遠い端部には、下部パワーレールＢＰＷが連結される。下部パワーレールＢＰＷは、フィン型活性領域Ｆ１の下部に配置されてバックサイドソース／ドレインコンタクトＤＢＣに電気的に連結される。下部パワーレールＢＰＷは、金属を含む物質からなる。
【0053】
図２Ａに例示したように、複数のソース／ドレイン領域１３０、複数のキャッピング絶縁パターン１６８、及び外側絶縁スペーサ１１８のそれぞれの上面は、上部絶縁構造物１８０で覆われる。上部絶縁構造物１８０は、複数のソース／ドレイン領域１３０、複数のキャッピング絶縁パターン１６８、及び外側絶縁スペーサ１１８のそれぞれの上部に順次に積層されたエッチング停止膜１８２及び上部絶縁膜１８４を含む。エッチング停止膜１８２は、シリコン炭化物（ＳｉＣ）、ＳｉＮ、窒素－ドーピングされたシリコン炭化物（ＳｉＣ：Ｎ）、ＳｉＯＣ、ＡｌＮ、ＡｌＯＮ、ＡｌＯ、ＡｌＯＣ、又はそれらの組み合わせからなる。上部絶縁膜１８４は、酸化膜、窒化膜、約２．２～約２．４の超低誘電定数（ｕｌｔｒａ ｌｏｗ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ Ｋ）を有するＵＬＫ（ｕｌｔｒａ ｌｏｗ－ｋ）膜、又はそれらの組み合わせからなる。例えば、上部絶縁膜１８４は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化膜、ＢＰＳＧ（ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、ＦＣＶＤ（ｆｌｏｗａｂｌｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜、ＳｉＯＮ膜、ＳｉＮ膜、ＳｉＯＣ膜、ＳｉＣＯＨ膜、又はそれらの組み合わせからなるが、それらに限定されるものではない。
【0054】
図２Ｂに例示したように、ゲート構造物１６０上にゲートコンタクトＣＢが配置される。ゲートコンタクトＣＢは、上部絶縁構造物１８０及びキャッピング絶縁パターン１６８を垂直方向（Ｚ方向）に貫通してゲート構造物１６０に連結されるように構成される。ゲートコンタクトＣＢの底面は、ゲート構造物１６０の上面に接する。ゲートコンタクトＣＢは、モリブデン（Ｍｏ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、それらの組み合わせ、又はそれらの合金からなるコンタクトプラグを含むが、コンタクトプラグの構成物質が例示したものに限定されるものではない。一実施形態において、ゲートコンタクトＣＢは、コンタクトプラグの一部を取り囲む導電性バリアパターンを更に含む。ゲートコンタクトＣＢに含まれる導電性バリアパターンは、金属又は金属窒化物からなる。例えば、導電性バリアパターンは、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＷＣＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、又はそれらの組み合わせからなるが、それらに限定されるものではない。
【0055】
図２Ａを参照して説明したように、集積回路素子１００は、複数のフィン型活性領域Ｆ１上に配置された複数のソース／ドレイン領域１３０のうちの一部のソース／ドレイン領域１３０は、バックサイドソース／ドレインコンタクトＤＢＣに連結され、複数のソース／ドレイン領域１３０のうちの他の一部ソース／ドレイン領域１３０は、フロントサイド上部ビアコンタクトＶＡに連結されるように構成される。一実施形態において、本発明の一例の集積回路素子１００は、第１ソース／ドレイン領域１３０Ｓがバックサイドソース／ドレインコンタクトＤＢＣに連結され、第２ソース／ドレイン領域１３０Ｄがフロントサイド上部ビアコンタクトＶＡに連結されるように構成される。
【0056】
また、本発明の集積回路素子１００は、金属からなるソース／ドレイン領域１３０を備えるため、ソース／ドレイン領域１３０がフロントサイド上部ビアコンタクトＶＡ又はバックサイドソース／ドレインコンタクトＤＢＣに直接接触して電気的に連結される。従って、第１接触面ＣＴＦ１及び第２接触面ＣＴＦ２における接触抵抗を減少させることができ、集積回路素子１００の性能を向上させることができる。
【0057】
ソース／ドレイン領域がケイ素を含んで構成される物質からなるものではなく、金属からなることから、本発明の一例の集積回路素子１００は、下部遮断誘電体ＢＤＩを金属からなるソース／ドレイン領域１３０と共に備えることになる。従って、下部遮断誘電体ＢＤＩを通じて、ソース／ドレインの間でゲート構造物１６０の下部に発生する寄生キャパシタンスを防止するか又は減少させることができる。
【0058】
通常の集積回路素子におけるソース／ドレイン領域は、エピタキシャル成長を通じて形成される。エピタキシャル成長を通じて形成されたソース／ドレイン領域は、一定の高さ以上形成される場合に、不可避なブリッジ（ｂｒｉｄｇｅ）を伴う。本発明の一例の集積回路素子１００は、ソース／ドレイン領域１３０が導電性金属からなるため、本発明の一例の集積回路素子１００は、通常の集積回路素子におけるソース／ドレイン領域で発生するブリッジが発生しない。
【0059】
また、集積回路素子１００で複数のバックサイドソース／ドレインコンタクトＤＢＣ及び複数のフロントサイド上部ビアコンタクトＶＡのそれぞれの間に十分な絶縁距離を確保し、集積回路素子に発生する寄生キャパシタンスを抑制することができる。従って、本発明の一例の集積回路素子１００を通じてダウンスケーリングによって縮まった面積内でも安定的且つ最適化された構造の配線構造を具現することが可能であり、それを通じて集積回路素子１００の集積度及び信頼性を向上させることができる。
【0060】
即ち、導電性金属からなるソース／ドレイン領域１３０、並びにソース／ドレイン領域１３０に電気的に連結される複数のバックサイドソース／ドレインコンタクトＤＢＣ及び複数のフロントサイド上部ビアコンタクトＶＡを通じて上述した効果を同時に具現可能であり、本発明の一例の集積回路素子１００は、性能及び信頼性を向上させることができる。
【0061】
図３Ａは、図１のＸ１－Ｘ１′に沿って見た他の例の集積回路素子１００Ａの断面図である。図３Ｂは、図１のＹ１－Ｙ１′に沿って見た他の例の集積回路素子１００Ａの断面図である。上述した内容と重複する範囲内の説明は、省略する。
【0062】
図３Ａ及び図３Ｂを参照すると、複数のソース／ドレイン領域１３０の垂直長が実質的に同一である。複数のソース／ドレイン領域１３０が下部遮断誘電体ＢＤＩを貫通して備えられる。上述した集積回路素子１００とは異なって、本発明の他の例の集積回路素子１００Ａは、ゲート構造物１６０がメインゲート１６０Ｍを含まない。サブゲート１６０Ｓの上部にキャッピング絶縁パターンが直ぐ配置される。キャッピング絶縁パターン１６８は、シリコン窒化膜からなる。
【0063】
キャッピング絶縁パターン１６８のそれぞれの両側壁は、外側絶縁スペーサ１１８で覆われる。外側絶縁スペーサ１１８は、複数のナノシートスタックＮＳＳ及び複数のサブゲート１６０Ｓの上面上でキャッピング絶縁パターン１６８の両側壁を覆う。
【0064】
それぞれのソース／ドレイン領域１３０の間、及び下部遮断誘電体ＢＤＩの下部には、下部絶縁層１６６が備えられる。下部絶縁層１６６の下面の少なくとも一部は、フィン型活性領域Ｆ１に接触するか、或いは下部ビアコンタクト１９６の上面の一部に接触する。下部絶縁層１６６の下面の垂直レベルは、ソース／ドレイン領域１３０の下端の垂直レベルと同一である。
【0065】
全てのゲート構造物１６０にメインゲートが備えられていないことから、ソース／ドレイン領域１３０の間で複数のサブゲート１６０Ｓを含むゲート構造物１６０の垂直高は、他のソース／ドレイン領域１３０の間に位置するゲート構造物１６０の垂直高と実質的に同一である。即ち、ソース／ドレイン領域１３０の間に位置するゲート構造物１６０の垂直高が一定になるように備えられる。
【0066】
垂直分離層１５１は、複数のサブゲート１６０Ｓ、下部遮断誘電体ＢＤＩ、及び下部絶縁層１６６と複数のサブゲート１６０Ｓに接するソース／ドレイン領域１３０との間に一定の厚さを有して介在する。垂直分離層１５１の下端は、ソース／ドレイン領域１３０の下端のような垂直レベル上に位置する。垂直分離層１５１の上端は、複数のサブゲート１６０Ｓのうちの最上端に位置するサブゲート１６０Ｓよりも上端に配置される。即ち、ソース／ドレイン領域１３０の側面は、キャッピング絶縁パターン１６８及び垂直分離層１５１に接触する。
【0067】
上述した本発明の一例の集積回路素子１００の利点に加えて、本発明の他の例の集積回路素子１００Ａは、ゲート構造物１６０と上部ビアコンタクトＶＡとの距離が異なる一例の集積回路素子１００に比べて遠く、短絡の可能性を減少させることができる。
【0068】
【0069】
上述した本発明の他の例の集積回路素子１００Ａとは異なって、一部のソース／ドレイン領域１３０が下部遮断誘電体ＢＤＩを貫通せずに備えられる。即ち、下部遮断誘電体ＢＤＩを貫通しないソース／ドレイン領域１３０の下面は、下部遮断誘電体ＢＤＩに接触する。下部絶縁層１６６は、下部遮断誘電体ＢＤＩの下面に接触して備えられ、下部絶縁層１６６の下面のうちの少なくとも一部は、フィン型活性領域Ｆ１の上面に接触する。
【0070】
垂直分離層１５１は、複数のサブゲート１６０Ｓ、下部遮断誘電体ＢＤＩ、及び下部絶縁層１６６と複数のサブゲート１６０Ｓに隣接するソース／ドレイン領域１３０との間に一定厚さを有して介在する。下部遮断誘電体ＢＤＩを貫通しない一部のソース／ドレイン領域１３０に接触する垂直分離層１５１の垂直方向（Ｚ方向）の長さは、下部遮断誘電体ＢＤＩを貫通した残りのソース／ドレイン領域１３０に接触する垂直分離層１５１の垂直方向の長さよりも短い。しかし、垂直分離層１５１の上端の垂直レベルは、実質的に同一である。垂直分離層１５１の上端の垂直レベルは、複数のサブゲート１６０Ｓのうちの最上端のサブゲート１６０Ｓの垂直レベルよりも高くなるように備えられる。
【0071】
垂直分離層１５１は、第１ソース／ドレイン領域１３０Ｓに隣接して配置される第１垂直分離層、及び第２ソース／ドレイン領域１３０Ｄに隣接して配置される第２垂直分離層に区分される。第１垂直分離層は、複数のサブゲート１６０Ｓ、ナノシートスタックＮＳＳ、下部絶縁層１６６、及び下部遮断誘電体ＢＤＩと第１ソース／ドレイン領域１３０Ｓとの間に介在する。第２垂直分離層は、複数のサブゲート１６０Ｓ、ナノシートスタックＮＳＳ、及び下部絶縁層１６６と、第２ソース／ドレイン領域との間に介在する。
【0072】
第１垂直分離層の垂直方向の長さと第２垂直分離層の垂直方向の長さとは、互いに異なる。特に、第１垂直分離層の垂直方向の長さが第２垂直分離層の垂直方向の長さよりも長くなる。第１垂直分離層の上端及び第２垂直分離層の上端は、それぞれ外側絶縁スペーサ１１８の下端に接触する。従って、第１垂直分離層の上端及び第２垂直分離層の上端の垂直レベルは略同一である。一方、第１垂直分離層の下端の垂直レベルよりも第２垂直分離層の下端の垂直レベルが更に高い。
【0073】
一実施形態において、第１ソース／ドレイン領域１３０Ｓは、下部遮断誘電体ＢＤＩ及び下部絶縁層１６６を貫通する。第１ソース／ドレイン領域１３０Ｓの下面は、下部ビアコンタクト１９６の上面に接触して電気的に連結される。第２ソース／ドレイン領域１３０Ｄは、下部遮断誘電体ＢＤＩ及び下部絶縁層１６６を貫通しない。第２ソース／ドレイン領域１３０Ｄの下面は、下部遮断誘電体ＢＤＩに接触する。第２ソース／ドレイン領域１３０Ｄの上面は、上部ビアコンタクトＶＡの下面に接触して電気的に連結される。ここで、第１ソース／ドレイン領域１３０Ｓはソースとして機能し、第２ソース／ドレイン領域１３０Ｄはドレインとして機能する。
【0074】
全てのゲート構造物１６０にメインゲートが備えられていないことから、ソース／ドレイン領域１３０の間で複数のサブゲート１６０Ｓを含むゲート構造物１６０の垂直高は、他のソース／ドレイン領域１３０の間に位置するゲート構造物１６０の垂直高と実質的に同一である。即ち、ソース／ドレイン領域１３０の間に位置するゲート構造物１６０の垂直高が一定に備えられる。
【0075】
上述した本発明の一例の集積回路素子１００の利点に加えて、本発明の更に他の例の集積回路素子１００Ｂは、ゲート構造物１６０と上部ビアコンタクトＶＡとの距離が異なる一例の集積回路素子１００に比べて遠く、短絡の可能性を減少させることができる。
【0076】
【0077】
図５Ａを参照すると、基板１０２を準備し、基板１０２上に下部遮断誘電体ＢＤＩを形成し、下部遮断誘電体ＢＤＩ上に複数の犠牲半導体層１０４と複数のナノシートＮＳとを一層ずつ交互に積層する。最上端のナノシートＮＳ上に酸化膜Ｄ１２２を形成する。
【0078】
複数の犠牲半導体層１０４及び複数のナノシートＮＳは、エッチング選択比が互いに異なる半導体材料からなる。一実施形態において、複数のナノシートＮＳはＳｉ層からなり、複数の犠牲半導体層１０４はＳｉＧｅ層からなる。一実施形態において、複数の犠牲半導体層１０４内でＧｅ含量は一定である。複数の犠牲半導体層１０４を構成するＳｉＧｅ層は、約５原子％～約５０原子％、例えば約１０原子％～約４０原子％の範囲内で選択される一定のＧｅ含量を有する。複数の犠牲半導体層１０４を構成するＳｉＧｅ層内におけるＧｅ含量は、必要によって多様に選択される。
【0079】
図５Ｂを参照すると、図５Ａの結果物において、複数の犠牲半導体層１０４、複数のナノシートＮＳ、酸化膜Ｄ１２２、下部遮断誘電体ＢＤＩ、及び基板１０２のそれぞれの一部をエッチングして基板１０２に複数のフィン型活性領域Ｆ１を形成する。図５Ｂは、複数のフィン型活性領域Ｆ１の上面上に複数の犠牲半導体層１０４、複数のナノシートＮＳ、酸化膜Ｄ１２２の積層構造物が一部残っていることを示す。
【0080】
酸化膜Ｄ１２２及びダミーゲート層Ｄ１２４は第２水平方向（Ｙ方向）に長く延びるように順次に積層された構造を有する。一実施形態において、ダミーゲート層Ｄ１２４は、ポリシリコンからなる。
【0081】
酸化膜Ｄ１２２及びダミーゲート層Ｄ１２４の両側壁を覆う複数の外側絶縁スペーサ１１８を形成した後、酸化膜Ｄ１２２、ダミーゲート層Ｄ１２４、及び外側絶縁スペーサ１１８をエッチングマスクとして用いて複数の犠牲半導体層１０４及び複数のナノシートＮＳのそれぞれの一部をエッチングする。エッチングを通じてナノシートＮＳを複数のナノシートスタックに分割し、ナノシートスタックの間及び下部遮断誘電体ＢＤＩ上にソース／ドレイン領域が備えられるリセスを形成する。リセスを形成するために乾式エッチング、湿式エッチング、又はそれらの組み合わせを用いてエッチングする。リセス過程で、下部遮断誘電体ＢＤＩが貫通されないようにエッチングする。
【0082】
複数の犠牲半導体層１０４及び複数のナノシートＮＳの第１水平方向の側面に、垂直分離層１５１のうちのシリコン分離層１５１Ａがエピタキシャル成長して備えられる。エピタキシャル成長工程は、例えば気相エピタキシ（Ｖａｐｏｒ－Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＶＰＥ）、超高真空ＣＶＤ（Ｕｌｔｒａ－Ｈｉｇｈ Ｖａｃｕｕｍ ＣＶＤ：ＵＨＶ－ＣＶＤ）、又は分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）を用いて形成される。エピタキシャル成長工程は、半導体材料に対して選択的に行われ、誘電体材料に対しては相対的に無視されるため、エピタキシャル成長して形成されるシリコン分離層１５１Ａが、第１水平方向（Ｘ方向）に薄い厚さを有しつつ、複数の犠牲半導体層１０４及び複数のナノシートＮＳの第１水平方向の側面に形成される。
【0083】
図５Ｃを参照すると、複数のナノシートスタック間のリセスに酸化物を満たした後、図５Ｂの結果物から、複数の犠牲半導体層１０４、その上部の酸化膜Ｄ１２２、及びダミーゲート層Ｄ１２４を除去してゲート空間ＧＳを設け、ゲート空間ＧＳを介して複数のナノシートスタックＮＳＳを露出させる。一実施形態において、複数の犠牲半導体層１０４を選択的に除去するために、複数のナノシートＮＳと複数の犠牲半導体層１０４とのエッチング選択比差を用いる。
【0084】
複数の犠牲半導体層１０４を選択的に除去するために、液体又は気体のエッチング液を使用する。一実施形態において、複数の犠牲半導体層１０４を選択的に除去するために、ＣＨ３ＣＯＯＨ基盤エッチング液、例えばＣＨ３ＣＯＯＨ、ＨＮＯ３及びＨＦの混合物からなるエッチング液、又はＣＨ３ＣＯＯＨ、Ｈ２Ｏ２、及びＨＦの混合物からなるエッチング液が用いられるが、例示したものに限定されるものではない。
【0085】
図５Ｄを参照すると、複数のナノシートＮＳ及び下部遮断誘電体ＢＤＩのそれぞれの露出した表面を覆うゲート誘電膜１５２を形成する。ゲート誘電膜１５２を形成するために、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程を用いる。その後、ゲート誘電膜１５２上でゲート空間ＧＳ（図５Ｃ）の一部を満たすゲート構造物１６０と、ゲート空間ＧＳでゲート構造物１６０及びゲート誘電膜１５２のそれぞれの上面を覆うキャッピング絶縁パターン１６８とを形成する。
【0086】
図５Ｅを参照すると、ソース／ドレイン領域１３０を形成する前に、シリサイド分離層１５１Ｂをシリコン分離層１５１Ａの側面に形成する。即ち、シリサイド分離層１５１Ｂは、サブゲート１６０Ｓ及びシリコン分離層１５１Ａを挟んでシリコン分離層１５１Ａの側面に形成される。金属を含むソース／ドレイン領域１３０とシリコン分離層１５１Ａとが直接接触したときのショットキー接合を避けるために、シリサイド分離層１５１Ｂがソース／ドレイン領域１３０とシリコン分離層１５１Ａとの間に介在する。シリコン分離層１５１Ａ上に金属膜を形成した後、アニーリング（ａｎｎｅａｌｉｎｇ）を経てシリサイド分離層１５１Ａを形成する。金属膜は、例えばＴｉＮである。
【0087】
ナノシートスタック及びゲート構造物１６０の間に形成されたリセスにソース／ドレイン領域１３０を形成する。複数のソース／ドレイン領域１３０は、それぞれ金属からなる。複数のソース／ドレイン領域１３０は、それぞれシリサイド分離層１５１Ｂに接触する。複数のソース／ドレイン領域１３０は、ＰＶＤ、ＣＶＤ、又はＡＬＤを用いて形成される。複数のソース／ドレイン領域１３０は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含む金属からなる。
【0088】
図５Ｆを参照すると、図５Ｅの結果物において、複数のソース／ドレイン領域１３０及び複数のキャッピング絶縁パターン１６８のそれぞれの上面を覆うエッチング停止膜１８２及び上部絶縁膜１８４を順次に形成して上部絶縁構造物１８０を形成する。その後、上部絶縁構造物１８０を垂直方向（Ｚ方向）に貫通して上部ビアコンタクトＶＡ及び上部絶縁構造物１８０と上部ビアコンタクトＶＡとの間に介在する上部絶縁ライナー１７４を形成する。上部絶縁ライナー１７４は、上部ビアコンタクトＶＡの周囲の一部を取り囲むように形成される。図示していないが、上部ビアコンタクトＶＡの上面には、上部配線層が形成される。
【0089】
図５Ｇを参照すると、図５Ｅの結果物において、基板１０２を除去するために、機械的なグラインディング（ｇｒｉｎｄｉｎｇ）工程、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程、湿式エッチング工程、又はそれらの組み合わせから選択される少なくとも１つの工程を用いる。
【0090】
基板１０２を除去した後、図２Ｂのように素子分離膜１１２を形成する。素子分離膜１１２にパターニングを通じてソース／ドレイン領域１３０のうちの一部の下面に至るコンタクト空間ＤＢＨを形成する。バックサイドソース／ドレインコンタクトＤＢＣは、フィン型活性領域Ｆ１を貫通して形成されるコンタクト空間ＤＢＨを満たす。バックサイドソース／ドレインコンタクトＤＢＣは、ソース／ドレイン領域１３０の下端に接触するように形成される。上述した図５Ａ～図５Ｇの過程を通じて本発明の一例の集積回路素子１００が製造される。
【0091】
【0092】
図６Ａを参照すると、基板１０２を準備し、基板１０２上に下部遮断誘電体ＢＤＩを形成し、下部遮断誘電体ＢＤＩ上に複数の犠牲半導体層１０４と複数のナノシートＮＳとを一層ずつ交互に積層する。犠牲半導体層１０４のうちの最上端の犠牲半導体層１０４の上部にダミーナノシートＤＮＳ及び酸化膜Ｄ１２２を形成する。
【0093】
図６Ｂを参照すると、図６Ａの結果物において、複数の犠牲半導体層１０４、複数のナノシートＮＳ、酸化膜Ｄ１２２、ダミーナノシートＤＮＳ、下部遮断誘電体ＢＤＩ、及び基板１０２のそれぞれの一部をエッチングして基板１０２に複数のフィン型活性領域Ｆ１を形成する。図６Ｂは、複数のフィン型活性領域Ｆ１の上面上に複数の犠牲半導体層１０４、複数のナノシートＮＳ、ダミーナノシートＤＳ、及び酸化膜Ｄ１２２の積層構造物が一部残っていることを示す。図５Ｂとは異なって、下部遮断誘電体ＢＤＩよりも低い垂直レベルにソース／ドレイン領域が形成されるリセスを形成する。
【0094】
酸化膜Ｄ１２２及びダミーゲート層Ｄ１２４は第２水平方向（Ｙ方向）に長く延びるように順次に積層された構造を有する。一実施形態において、ダミーゲート層Ｄ１２４は、ポリシリコンからなる。
【0095】
酸化膜Ｄ１２２及びダミーゲート層Ｄ１２４の両側壁を覆う複数の外側絶縁スペーサ１１８を形成した後、酸化膜Ｄ１２２、ダミーゲート層Ｄ１２４、及び外側絶縁スペーサ１１８をエッチングマスクとして用いて複数の犠牲半導体層１０４、下部遮断誘電体ＢＤＩ、及び複数のナノシートＮＳのそれぞれの一部をエッチングする。エッチングを通じてナノシートＮＳを複数のナノシートスタックに分割する。リセスを形成するために乾式エッチング、湿式エッチング、又はそれらの組み合わせを用いてエッチングする。複数の犠牲半導体層１０４、複数のナノシートＮＳ、下部遮断誘電体ＢＤＩ、及び基板１０２の一部の第１水平方向の側面にシリコン分離層１５１Ａがエピタキシャル成長されて備えられる。
【0096】
図６Ｃを参照すると、複数のナノシートスタック間のリセスに酸化物を満たした後、図６Ｂの結果物から、複数の犠牲半導体層１０４、その上部の酸化膜Ｄ１２２、及びダミーゲート層Ｄ１２４を除去してゲート空間ＧＳを設け、ゲート空間ＧＳを通じて複数のナノシートスタックＮＳＳを露出させる。一実施形態において、複数の犠牲半導体層１０４を選択的に除去するために、複数のナノシートＮＳと複数の犠牲半導体層１０４とのエッチング選択比差を用いる。
【0097】
図６Ｄを参照すると、複数のナノシートＮＳ及び下部遮断誘電体ＢＤＩのそれぞれの露出した表面を覆うゲート誘電膜１５２を形成する。ゲート誘電膜１５２を形成するために、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程を用いる。その後、ゲート誘電膜１５２上でゲート空間ＧＳ（図６Ｃ）の一部を満たすゲート構造物１６０を形成する。ダミーナノシートＤＮＳを除去し、ゲート空間ＧＳにおいてゲート構造物１６０及びゲート誘電膜１５２のそれぞれの上面を覆うキャッピング絶縁パターン１６８を形成する。
【0098】
図６Ｅを参照すると、ソース／ドレイン領域１３０を形成する前に、シリサイド分離層１５１Ｂをシリコン分離層１５１Ａの側面に形成する。即ち、シリサイド分離層１５１Ｂは、サブゲート１６０Ｓ及びシリコン分離層１５１Ａを挟んでシリコン分離層１５１Ａの側面に形成される。金属を含むソース／ドレイン領域１３０とシリコン分離層１５１Ａとが直接接触したときのショットキー接合を避けるために、シリサイド分離層１５１Ｂがソース／ドレイン領域１３０とシリコン分離層１５１Ａとの間に介在する。シリコン分離層１５１Ａ上に金属膜を形成させた後、アニーリング（ａｎｎｅａｌｉｎｇ）を経てシリサイド分離層１５１Ａを形成する。金属膜は、例えばＴｉＮである。
【0099】
シリサイド分離層１５１Ｂを形成した後、ナノシートスタック及びゲート構造物１６０間に形成されたリセスにソース／ドレイン領域１３０を形成する。複数のソース／ドレイン領域１３０は、それぞれ金属からなる。複数のソース／ドレイン領域１３０は、ＰＶＤ、ＣＶＤ、又はＡＬＤを用いて形成される。複数のソース／ドレイン領域１３０は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含む金属からなる。
【0100】
図６Ｆを参照すると、図６Ｅの結果物において、複数のソース／ドレイン領域１３０及び複数のキャッピング絶縁パターン１６８のそれぞれの上面を覆うエッチング停止膜１８２及び上部絶縁膜１８４を順次に形成して上部絶縁構造物１８０を形成する。その後、上部絶縁構造物１８０を垂直方向（Ｚ方向）に貫通して上部ビアコンタクトＶＡ及び上部絶縁構造物１８０と上部ビアコンタクトＶＡとの間に介在する上部絶縁ライナー１７４を形成する。
【0101】
図６Ｇを参照すると、図６Ｆの結果物において、基板１０２を除去するために、機械的なグラインディング（ｇｒｉｎｄｉｎｇ）工程、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程、湿式エッチング工程、又はそれらの組み合わせから選択される少なくとも１つの工程を用いる。隣接するソース／ドレイン領域の間の基板１０２が除去された部分に下部絶縁層１６６を形成する。その後、図３Ｂのように素子分離膜１１２を形成する。素子分離膜１１２にパターニングを通じてソース／ドレイン領域１３０のうちの一部の下面に至るコンタクト空間ＤＢＨを形成する。バックサイドソース／ドレインコンタクトＤＢＣは、フィン型活性領域Ｆ１を貫通して形成されるコンタクト空間ＤＢＨを満たす。バックサイドソース／ドレインコンタクトＤＢＣは、ソース／ドレイン領域１３０の下端に接触するように形成される。上述した図６Ａ～図６Ｇの過程を通じて本発明の他の例の集積回路素子１００Ａが製造される。また、本発明の更に他の例の集積回路素子１００Ｂは、ソース／ドレイン領域１３０が備えられるために、複数のナノシートＮＳの間に形成されるリセスの一部が下部遮断誘電体ＢＤＩを貫通しないように形成して製造可能であるということを理解するであろう。
【0102】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0103】
１００、１００Ａ、１００Ｂ 集積回路素子
１０２ 基板
１０４ 犠牲半導体層
１１２ 素子分離膜
１１８ 外側絶縁スペーサ
１３０ ソース／ドレイン領域
１３０Ｓ 第１ソース／ドレイン領域
１３０Ｄ 第２ソース／ドレイン領域
１５１ 垂直分離層
１５１Ａ シリコン分離層
１５１Ｂ シリサイド分離層
１５２ ゲート誘電膜
１６０ ゲート構造物
１６０Ｓ サブゲート
１６０Ｍ メインゲート
１６６ 下部絶縁層
１６８ キャッピング絶縁パターン
１７４ 上部絶縁ライナー
１８０ 上部絶縁構造物
１８２ エッチング停止膜
１８４ 上部絶縁膜
１９４ 下部絶縁ライナー
１９６ 下部ビアコンタクト
ＢＤＩ 下部遮断誘電体
ＢＰＷ 下部パワーレール
ＣＢ ゲートコンタクト
ＣＴＦ１、ＣＴＦ２ 第１、第２接触面
Ｄ１２２ 酸化膜
Ｄ１２４ ダミーゲート層
ＤＢＣ バックサイドソース／ドレインコンタクト
ＤＢＨ コンタクト空間
ＤＮＳ ダミーナノシート
Ｆ１ フィン型活性領域
ＧＳ ゲート空間
ＬＣ ロジックセル
Ｎ１～Ｎ４ 第１～第４ナノシート
ＮＳ ナノシート
ＮＳＳ ナノシートスタック
ＶＡ 上部ビアコンタクト
１０２ 基板
１０４ 犠牲半導体層
１１２ 素子分離膜
１１８ 外側絶縁スペーサ
１３０ ソース／ドレイン領域
１３０Ｓ 第１ソース／ドレイン領域
１３０Ｄ 第２ソース／ドレイン領域
１５１ 垂直分離層
１５１Ａ シリコン分離層
１５１Ｂ シリサイド分離層
１５２ ゲート誘電膜
１６０ ゲート構造物
１６０Ｓ サブゲート
１６０Ｍ メインゲート
１６６ 下部絶縁層
１６８ キャッピング絶縁パターン
１７４ 上部絶縁ライナー
１８０ 上部絶縁構造物
１８２ エッチング停止膜
１８４ 上部絶縁膜
１９４ 下部絶縁ライナー
１９６ 下部ビアコンタクト
ＢＤＩ 下部遮断誘電体
ＢＰＷ 下部パワーレール
ＣＢ ゲートコンタクト
ＣＴＦ１、ＣＴＦ２ 第１、第２接触面
Ｄ１２２ 酸化膜
Ｄ１２４ ダミーゲート層
ＤＢＣ バックサイドソース／ドレインコンタクト
ＤＢＨ コンタクト空間
ＤＮＳ ダミーナノシート
Ｆ１ フィン型活性領域
ＧＳ ゲート空間
ＬＣ ロジックセル
Ｎ１～Ｎ４ 第１～第４ナノシート
ＮＳ ナノシート
ＮＳＳ ナノシートスタック
ＶＡ 上部ビアコンタクト
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】