特開 2024-115799 複合電子部品及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115799

(43)【公開日】2024-08-27

(54)【発明の名称】複合電子部品及びその製造方法

(51)【国際特許分類】

   H05K 3/46 20060101AFI20240820BHJP

【ＦＩ】

H05K3/46 Q

H05K3/46 B

H05K3/46 N

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023021642

(22)【出願日】2023-02-15

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】露谷 和俊

(72)【発明者】

【氏名】石川 直之

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA12

5E316AA15

5E316AA32

5E316AA35

5E316AA43

5E316BB02

5E316BB04

5E316DD25

5E316FF15

5E316FF45

5E316GG15

5E316GG16

5E316GG17

5E316GG22

5E316GG27

5E316HH07

5E316JJ11

5E316JJ28

(57)【要約】

【課題】絶縁層に電子部品が埋め込まれた構造を有する複合電子部品において、ビア導体の接続信頼性を高めるとともに、電子部品の端子電極の信頼性に加わるダメージを低減する。
【解決手段】複合電子部品１は、絶縁層１２に埋め込まれたＥＳＤ保護部品２と、絶縁層１１，１２間に位置する導体パターンＰ１と、絶縁層１２，１３の間に位置する導体パターンＰ２，Ｐ３と、導体パターンＰ１，Ｐ２同士を接続するビア導体１３１と、導体パターンＰ３と端子電極８４を接続するビア導体１２４とを備える。ビア導体１３１と接する導体パターンＰ１の表面Ｓ１は、ビア導体１２４と接する端子電極８４の表面Ｓ２よりも表面粗さが大きい。
【選択図】図１１

【特許請求の範囲】

【請求項1】

第１の絶縁層と、
前記第１の絶縁層に埋め込まれ、端子電極を有する電子部品と、
前記第１の絶縁層の一方の表面を覆う第２の絶縁層と、
前記第１の絶縁層の他方の表面を覆う第３の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層の間に位置する第１の導体パターンと、
前記第１の絶縁層と前記第３の絶縁層の間に位置する第２及び第３の導体パターンと、
前記第１の導体パターンと前記第２の導体パターンを接続する第１のビア導体と、
前記第３の導体パターンと前記端子電極を接続する第２のビア導体と、を備え、
前記第１のビア導体と接する前記第１の導体パターンの第１の表面は、前記第２のビア導体と接する前記端子電極の第２の表面よりも表面粗さが大きい、複合電子部品。

【請求項2】

前記第２のビア導体と接することなく前記第１の絶縁層で覆われる前記端子電極の第３の表面は、前記第２の表面よりも表面粗さが小さい、請求項１に記載の複合電子部品。

【請求項3】

前記第１のビア導体と接することなく前記第１の絶縁層で覆われる前記第１の導体パターンの第４の表面は、前記第２の表面よりも表面粗さが大きい、請求項２に記載の複合電子部品。

【請求項4】

前記第１の導体パターンは、前記端子電極よりも厚い、請求項１乃至３のいずれか一項に記載の複合電子部品。

【請求項5】

前記第２のビア導体の前記端子電極に対する食い込み深さは、前記第１のビア導体の前記第１の導体パターンに対する食い込み深さよりも大きい、請求項１乃至３のいずれか一項に記載の複合電子部品。

【請求項6】

前記第１のビア導体はコンフォーマルビアであり、前記第２のビア導体はフィルドビアである、請求項１乃至３のいずれか一項に記載の複合電子部品。

【請求項7】

第１の絶縁層と、前記第１の絶縁層に埋め込まれ、端子電極を有する電子部品と、前記第１の絶縁層の一方の表面を覆う第２の絶縁層と、前記第１の絶縁層と前記第２の絶縁層の間に位置する第１の導体パターンとを有する基板を用意する第１の工程と、
前記第１の絶縁層の他方の表面側から第１のビアを形成することにより、前記第１の導体パターンを露出させる第２の工程と、
前記第２の工程を行った後、前記第１の絶縁層の前記他方の表面側から第２のビアを形成することにより、前記端子電極を露出させる第３の工程と、
前記第１及び第２のビアの内部に導体を形成することにより、それぞれ第１及び第２のビア導体を形成する第４の工程と、を備える複合電子部品の製造方法。

【請求項8】

前記第２の工程においては、前記第１のビアを形成した後、前記第２のビアを形成する前にデスミア処理を行い、
前記第４の工程においては、再びデスミア処理を行うことなく、前記第１及び第２のビア導体を形成する、請求項７に記載の複合電子部品の製造方法。

【請求項9】

前記第３の工程を行った後、前記第４の工程を行う前に、前記第１及び第２のビアの底部にそれぞれ露出する前記第１の導体パターン及び前記端子電極に対し、エッチング液を用いたエッチング処理を行う、請求項７又は８に記載の複合電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は複合電子部品及びその製造方法に関し、特に、電子部品が埋め込まれた絶縁層を有する複合電子部品及びその製造方法に関する。

【背景技術】

【0002】

特許文献１には、絶縁層に電子部品が埋め込まれた構造を有するプリント配線板が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－２２６０１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載されたプリント配線板おいては、絶縁層を貫通する深いビアと電子部品の端子電極を露出させる浅いビアとが形成されている。浅いビアと、深いビアとでは、加わる応力等が異なることがある。

【0005】

本開示においては、絶縁層に電子部品が埋め込まれた構造を有する複合電子部品及びその製造方法において、ビア導体の接続信頼性と、電子部品の端子電極の信頼性とを改善可能な技術について説明される。

【課題を解決するための手段】

【0006】

本開示の一側面による複合電子部品は、第１の絶縁層と、第１の絶縁層に埋め込まれ、端子電極を有する電子部品と、第１の絶縁層の一方の表面を覆う第２の絶縁層と、第１の絶縁層の他方の表面を覆う第３の絶縁層と、第１の絶縁層と第２の絶縁層の間に位置する第１の導体パターンと、第１の絶縁層と第３の絶縁層の間に位置する第２及び第３の導体パターンと、第１の導体パターンと第２の導体パターンを接続する第１のビア導体と、第３の導体パターンと端子電極を接続する第２のビア導体とを備え、第１のビア導体と接する第１の導体パターンの第１の表面は、第２のビア導体と接する端子電極の第２の表面よりも表面粗さが大きい。

【0007】

本開示の一側面による複合電子部品の製造方法は、第１の絶縁層と、第１の絶縁層に埋め込まれ、端子電極を有する電子部品と、第１の絶縁層の一方の表面を覆う第２の絶縁層と、第１の絶縁層と第２の絶縁層の間に位置する第１の導体パターンとを有する基板を用意する第１の工程と、第１の絶縁層の他方の表面側から第１のビアを形成することにより、第１の導体パターンを露出させる第２の工程と、第２の工程を行った後、第１の絶縁層の他方の表面側から第２のビアを形成することにより、端子電極を露出させる第３の工程と、第１及び第２のビアの内部に導体を形成することにより、それぞれ第１及び第２のビア導体を形成する第４の工程と、を備える。

【発明の効果】

【0008】

本開示によれば、絶縁層に電子部品が埋め込まれた構造を有する複合電子部品及びその製造方法において、ビア導体及び電子部品の端子電極の信頼性を改善可能な技術が提供される。

【図面の簡単な説明】

【0009】

【図1】図１は、本開示に係る技術の一実施形態による複合電子部品１の外観を示す略斜視図である。

【図2】図２は、複合電子部品１の略断面図である。

【図3】図３は、複合電子部品１の略分解斜視図である。

【図4】図４は、導体層Ｃ４に設けられた導体パターンの形状を示す略平面図である。

【図5】図５は、導体層Ｃ３に設けられた導体パターンの形状を示す略平面図である。

【図6】図６は、導体層Ｃ２に設けられた導体パターンの形状を示す略平面図である。

【図7】図７は、ＥＳＤ保護部品２が埋め込まれた層の略平面図である。

【図8】図８は、導体層Ｃ１に設けられた導体パターンの形状を示す略平面図である。

【図9】図９は、導体層Ｃ０に設けられた導体パターンの形状を示す略平面図である。

【図10】図１０は、複合電子部品１の等価回路図である。

【図11】図１１（ａ）は図２に示す領域Ａの拡大図であり、図１１（ｂ）は図２に示す領域Ｂの拡大図である。

【図12】図１２は、変形例による複合電子部品の略断面図である。

【図13】図１３は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図14】図１４は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図15】図１５は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図16】図１６は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図17】図１７は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図18】図１８は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図19】図１９は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図20】図２０は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図21】図２１は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図22】図２２は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図23】図２３は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図24】図２４は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図25】図２５は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図26】図２６は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図27】図２７は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図28】図２８は、複合電子部品１の製造方法を説明するためのプロセス図である。

【発明を実施するための形態】

【0010】

以下、添付図面を参照しながら、本開示に係る技術の実施形態について詳細に説明する。

【0011】

図１は、本開示に係る技術の一実施形態による複合電子部品１の外観を示す略斜視図である。

【0012】

本実施形態による複合電子部品１は表面実装型のチップ部品であり、図１に示すように、素体１０と、素体１０の表面にアレイ状に配列された複数の外部端子とを備えている。複数の外部端子は、８つの信号端子２０～２７及び２つのグランド端子２８，２９からなる。

【0013】

図２は、複合電子部品１の略断面図である。

【0014】

図２に示すように、素体１０は、樹脂などからなる絶縁層１１～１４がこの順に積層された構造を有している。このうち、絶縁層１１は絶縁層１２の一方の表面１２ａ側に設けられ、絶縁層１３，１４は絶縁層１２の他方の表面１２ｂ側に設けられている。絶縁層１２の一方の表面１２ａと絶縁層１１の間には、導体層Ｃ１が形成される。絶縁層１１の表面には、導体層Ｃ０が形成される。導体層Ｃ０はソルダーレジスト３１によって覆われる。絶縁層１１及びその両面に配置された導体層Ｃ０，Ｃ１は、第１の配線構造体を構成する。導体層Ｃ０，Ｃ１は、それぞれ絶縁層１１，１２に埋め込まれている。これにより、導体層Ｃ０が絶縁層１１の表面から突出するように設けられている場合と比べて、第１の配線構造体の最表面の平坦性が高められることから、ソルダーレジスト３１の厚さを薄くしても、十分な絶縁特性を確保することが可能となる。図２に示す例では、第１の配線構造体に１層の絶縁層１１が含まれているが、第１の配線構造体に含まれる絶縁層の層数については特に限定されない。

【0015】

絶縁層１２の他方の表面１２ｂと絶縁層１３の間には、導体層Ｃ２が形成される。導体層Ｃ２は絶縁層１３によって覆われる。絶縁層１３の表面には、導体層Ｃ３が形成される。導体層Ｃ３は絶縁層１４によって覆われる。絶縁層１４の表面には、導体層Ｃ４が形成される。導体層Ｃ４はソルダーレジスト３２によって覆われる。絶縁層１３，１４及びこれらの両面に配置された導体層Ｃ２～Ｃ４は、第２の配線構造体を構成する。導体層Ｃ２，Ｃ３は、それぞれ絶縁層１３，１４に埋め込まれている。これに対し、導体層Ｃ４は、絶縁層１４の表面から突出している。図２に示す例では、第２の配線構造体に２層の絶縁層１３，１４が含まれているが、第２の配線構造体に含まれる絶縁層の層数については特に限定されない。

【0016】

絶縁層１１～１４は、いずれも表裏に導体層が存在する層間膜であり、その意味においてソルダーレジスト３１，３２は絶縁層に該当しない。したがって、最表層に位置する絶縁層は、絶縁層１１，１４である。図２に示す例では、ソルダーレジスト３１は、絶縁層１１の最表層の全面を覆っている。これにより、図２に示す例では、導体層Ｃ０は、露出することなくソルダーレジスト３１で覆われる。これに対し、ソルダーレジスト３２には部分的に開口が設けられており、開口から露出する導体層Ｃ４の一部が外部端子として用いられる。

【0017】

絶縁層１２は、絶縁層１２Ａ，１２Ｂが積層された構造を有しており、絶縁層１２Ａと絶縁層１２Ｂの間にＥＳＤ保護部品２が埋め込まれている。ＥＳＤ保護部品２は半導体基板によって構成されるため、絶縁層１１～１４とは熱膨張係数が大きく異なっている。しかしながら、本実施形態においては、ＥＳＤ保護部品２が積層方向における略中央部に埋め込まれ、その両側に絶縁層１１，１３，１４が設けられていることから、積層方向における対称性を厚みの調整により調整する自由度が高く、温度変化に起因する複合電子部品１全体の反りが発生しにくい。

【0018】

図２に示すように、導体層Ｃ１に含まれる導体パターンと導体層Ｃ２に含まれる導体パターンは、絶縁層１２を貫通するビア導体１３０，１３１，１３４，１３５を介して接続される。例えば、導体層Ｃ１に含まれる導体パターンＰ１と導体層Ｃ２に含まれる導体パターンＰ２は、ビア導体１３１を介して接続される。また、導体層Ｃ２に含まれる別の導体パターンとＥＳＤ保護部品２に含まれる端子電極は、絶縁層１２Ｂに設けられたビア導体１２４～１２７を介して接続される。例えば、導体層Ｃ２に含まれる導体パターンＰ３とＥＳＤ保護部品２に含まれる端子電極８４は、ビア導体１２４を介して接続される。

【0019】

図３は、複合電子部品１の略分解斜視図である。

【0020】

図３に示すように、複合電子部品１にはコイルパターン４１～４８が埋め込まれている。このうち、コイルパターン４１，４２は導体層Ｃ３に配置され、コイルパターン４３，４４は導体層Ｃ２に配置され、コイルパターン４５，４６は導体層Ｃ１に配置され、コイルパターン４７，４８は導体層Ｃ０に配置される。コイルパターン４１，４３は絶縁層１３を介して平面視で互いに重なっており、コイルパターン４２，４４は絶縁層１３を介して平面視で互いに重なっている。また、コイルパターン４５，４７は絶縁層１１を介して平面視で互いに重なっており、コイルパターン４６，４８は絶縁層１１を介して平面視で互いに重なっている。

【0021】

図４～図６、図８及び図９は、それぞれ導体層Ｃ４、Ｃ３、Ｃ２、Ｃ１及びＣ０に設けられた導体パターンの形状を示す略平面図である。また、図７は、ＥＳＤ保護部品２が埋め込まれた層の略平面図である。

【0022】

図４に示すように、導体層Ｃ４には、導体パターン５０～５９及びグランドパターンＧＰが設けられている。導体パターン５０～５７のうちソルダーレジスト３２から露出する部分は表面処理され、それぞれ信号端子２０～２７として用いられる。導体パターン５８，５９のうちソルダーレジスト３２から露出する部分は表面処理され、それぞれグランド端子２８，２９として用いられる。また、導体パターン５８，５９は、グランドパターンＧＰを介して互いに接続されている。グランドパターンＧＰは直線的に延在する導体パターンであり、その幅は導体パターン５８，５９の幅よりも狭い。このように、グランドパターンＧＰと信号端子２０～２７及び導体パターン５８，５９は、互いに同じ導体層Ｃ４に配置されていることから、グランドパターンＧＰを設けるための専用の導体層を追加する必要はない。

【0023】

図５に示すように、導体層Ｃ３には、コイルパターン４１，４２と導体パターン６０，６１，６３～６６が設けられている。コイルパターン４１の外周端は、ビア導体１０２を介して導体パターン５２に接続されている。コイルパターン４２の外周端は、ビア導体１０７を介して導体パターン５７に接続されている。また、導体パターン６０，６１，６３～６６は、絶縁層１４に設けられたビア導体１００，１０１，１０３～１０６を介して、それぞれ導体パターン５０，５１，５３～５６に接続されている。コイルパターン４１とコイルパターン４２は、ギャップＧ１を介して隣り合っている。導体層Ｃ３においては、ギャップＧ１にグランドパターンなどが設けられておらず、コイルパターン４１とコイルパターン４２は、絶縁層１４を介して直接隣り合っている。

【0024】

図６に示すように、導体層Ｃ２には、コイルパターン４３，４４と導体パターン７０～７６が設けられている。コイルパターン４３の外周端は、ビア導体１１３を介して導体パターン６３に接続されている。コイルパターン４４の外周端は、ビア導体１１６を介して導体パターン６６に接続されている。また、導体パターン７０～７４は、ビア導体１１０，１１１，１１４，１１５，１１８を介して、それぞれ導体パターン６０，６１，６４，６５，６８に接続されている。導体パターン７５，７６は、ビア導体１１２，１１７を介して、それぞれコイルパターン４１，４２の内周端に接続されている。コイルパターン４３とコイルパターン４４は、ギャップＧ１を介して隣り合っている。導体層Ｃ２においては、ギャップＧ１にグランドパターンなどが設けられておらず、コイルパターン４３とコイルパターン４４は、絶縁層１３を介して直接隣り合っている。

【0025】

コイルパターン４１～４４は、いずれも導体パターンが約４ターン巻回された構成を有している。そして、コイルパターン４１とコイルパターン４３は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。同様に、コイルパターン４２とコイルパターン４４は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。さらに、コイルパターン４１とコイルパターン４２のパターン形状は平面視で対称形であり、コイルパターン４３とコイルパターン４４のパターン形状は平面視で対称形である。

【0026】

図７に示すように、ＥＳＤ保護部品２の表面には、端子電極８０～８７が設けられている。端子電極８０～８３は、絶縁層１２に設けられたビア導体１２０～１２３を介して、それぞれ導体パターン７０～７３に接続される。また、端子電極８４～８７は、絶縁層１２に設けられたビア導体１２４～１２７を介して、導体パターン７４に共通に接続される。

【0027】

図８に示すように、導体層Ｃ１には、コイルパターン４５，４６と導体パターン９１，９３，９４，９７が設けられている。コイルパターン４５の外周端は、ビア導体１３０を介して導体パターン７０に接続される。コイルパターン４６の外周端は、ビア導体１３５を介して導体パターン７３に接続される。コイルパターン４５の内周端は、ビア導体１３２を介して導体パターン７５に接続される。コイルパターン４６の内周端は、ビア導体１３６を介して導体パターン７６に接続される。また、導体パターン９１，９４は、ビア導体１３１，１３４を介して、それぞれ導体パターン７１，７２に接続される。さらに、導体パターン９３，９７は、ビア導体１３３，１３７を介して、それぞれコイルパターン４３，４４の内周端に接続される。コイルパターン４５とコイルパターン４６は、ギャップＧ２を介して隣り合っている。導体層Ｃ１においては、ギャップＧ２にグランドパターンなどが設けられておらず、コイルパターン４５とコイルパターン４６は、絶縁層１２を介して直接隣り合っている。

【0028】

図９に示すように、導体層Ｃ０には、コイルパターン４７，４８が設けられている。コイルパターン４７の外周端及び内周端は、ビア導体１４１，１４３を介して、それぞれ導体パターン９１，９３に接続されている。コイルパターン４８の外周端及び内周端は、ビア導体１４４，１４７を介して、それぞれ導体パターン９４，９７に接続されている。コイルパターン４７とコイルパターン４８は、ギャップＧ２を介して隣り合っている。導体層Ｃ０においては、ギャップＧ２にグランドパターンなどが設けられておらず、コイルパターン４７とコイルパターン４８は、絶縁層１１を介して直接隣り合っている。

【0029】

コイルパターン４５～４８は、いずれも導体パターンが約５ターン巻回された構成を有している。そして、コイルパターン４５とコイルパターン４７は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。同様に、コイルパターン４６とコイルパターン４８は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。さらに、コイルパターン４５とコイルパターン４６のパターン形状は平面視で対称形であり、コイルパターン４７とコイルパターン４８のパターン形状は平面視で対称形である。

【0030】

図１０は、本実施形態による複合電子部品１の等価回路図である。

【0031】

図１０に示すように、本実施形態による複合電子部品１においては、信号端子２０，２２間にコイルパターン４５，４１が直列に接続され、信号端子２１，２３間にコイルパターン４７，４３が直列に接続され、信号端子２４，２６間にコイルパターン４８，４４が直列に接続され、信号端子２５，２７間にコイルパターン４６，４２が直列に接続される。そして、コイルパターン４１，４３が磁気結合することによってコモンモードフィルタＣＭＦ１が構成され、コイルパターン４２，４４が磁気結合することによってコモンモードフィルタＣＭＦ２が構成され、コイルパターン４５，４７が磁気結合することによってコモンモードフィルタＣＭＦ３が構成され、コイルパターン４６，４８が磁気結合することによってコモンモードフィルタＣＭＦ４が構成される。さらに、信号端子２０，２１，２４，２５とグランド端子２８，２９の間には、ＥＳＤ保護部品２に集積された保護素子が挿入される。これにより、本実施形態による複合電子部品１は、ＥＳＤ保護機能付きのコモンモードフィルタのアレイを構成する。グランド端子２９は、グランドパターンＧＰを介してＥＳＤ保護部品２に接続される。

【0032】

図１１（ａ）は図２に示す領域Ａの拡大図であり、図１１（ｂ）は図２に示す領域Ｂの拡大図である。

【0033】

図１１（ａ）に示すように、導体パターンＰ１は、ビア導体１３１と接する表面Ｓ１と、ビア導体１３１と接することなく絶縁層１２Ａで覆われる表面Ｓ４を有している。表面Ｓ１，Ｓ４はいずれも粗面化されている。また、導体パターンＰ１の厚さ、つまり、絶縁層１２の表面１２ａから導体パターンＰ１の表面Ｓ４までの距離はＴ１である。ここで、ビア導体１３１は導体パターンＰ１に食い込んでおり、この部分において導体パターンＰ１の厚さがやや薄くなっている。導体パターンＰ１に対するビア導体１３１の食い込み深さ、つまり、表面Ｓ１と表面Ｓ４の高さの差はＤ１である。

【0034】

図１１（ｂ）に示すように、端子電極８４は、ビア導体１２４と接する表面Ｓ２と、ビア導体１２４と接することなく絶縁層１２Ｂで覆われる表面Ｓ３を有している。表面Ｓ２は僅かに粗面化されている。表面Ｓ３の表面粗さは、表面Ｓ２の表面粗さよりも小さい。なお、表面Ｓ３は、粗面化されていなくてもよい。また、端子電極８４の厚さ、つまり、ＥＳＤ保護部品２の主面２Ａから端子電極８４の表面Ｓ３までの距離はＴ２である。ここで、ビア導体１２４は端子電極８４に食い込んでおり、この部分において端子電極８４の厚さがやや薄くなっている。端子電極８４に対するビア導体１２４の食い込み深さ、つまり、表面Ｓ２と表面Ｓ３の高さの差はＤ２である。

【0035】

ここで、表面Ｓ１～Ｓ４の表面粗さをそれぞれＲａ１～Ｒａ４とした場合、図１１に示す例においては、
Ｒａ４＞Ｒａ１＞Ｒａ２＞Ｒａ３
の関係を有している。

【0036】

導体パターンＰ１の表面Ｓ１の表面粗さＲａ１を高めている（粗くしている）のは、ビア導体１３１が深さ方向に長いことから、応力が加わった際に、ビア導体１３１と導体パターンＰ１との界面が剥離する可能性を低減するためである。また、表面粗さＲａ４を、表面粗さＲａ１より高めている（荒くしている）のは、導体パターンＰ１と、絶縁層１２Ａという事なる材質の適切な接着を実現するためである。言い換えると、図１１に示す例においては、表面Ｓ１の表面粗さＲａ１を高めることにより、ビア導体１３１と導体パターンＰ１の密着性を十分に確保し、両者の界面における剥離を防止することができる。また、表面Ｓ４の表面粗さＲａ４を高めることにより、導体パターンＰ１と絶縁層１２Ａの界面における剥離を防止することができる。

【0037】

一方、端子電極８４の表面Ｓ３の表面粗さＲａ３が低いのは、端子電極８４の厚さＴ２が導体パターンＰ１の厚さＴ１よりも薄いことから（Ｔ１＞Ｔ２）、粗面化処理によって端子電極８４の厚さＴ２が減少すると、端子電極８４の抵抗値が高くなってしまうからである。端子電極８４の表面Ｓ２についても、ビア導体１２４の深さが浅いことからビア導体１３１と比べると応力が加わりにくく、密着性を高める必要性がビア導体１３１よりも低いことから、端子電極８４の表面Ｓ２の表面粗さＲａ２をＲａ１よりも小さく設定している。また、本実施形態においては、端子電極８４に対するビア導体１２４の食い込み深さＤ２を、導体パターンＰ１に対するビア導体１３１の食い込み深さＤ１よりも大きくすることにより、ビア導体１２４と端子電極８４の密着性を補っている。図１１（ｂ）において符号Ｃで示すように、ビア導体１２４の径は端子電極８４に食い込む部分において僅かに拡大されており、これにより両者の密着性がより高められている。

【0038】

このように、本実施形態による複合電子部品１は、導体パターンＰ１の表面Ｓ１の表面粗さＲａ１が端子電極８４の表面Ｓ２の表面粗さＲａ２よりも大きいことから、深さの大きいビア導体１３１と導体パターンＰ１の界面における剥離を防止することができる。

【0039】

尚、図２に示した例では、ビア導体がいずれもフィルドビアであるが、図１２に示すように、ＥＳＤ保護部品２が埋め込まれた絶縁層１２を貫通するビア導体についてはコンフォーマルビアとし、その他の浅いビア導体についてはフィルドビアとしても構わない。これによれば、後述する製造プロセスにおいて、絶縁層１２を貫通するビア導体の形成時間が短縮されるとともに、ビアの内部にボイドが生じにくくなる。

【0040】

次に、本実施形態による複合電子部品１の製造方法について説明する。

【0041】

図１３～図２８は、本実施形態による複合電子部品１の製造方法を説明するためのプロセス図である。

【0042】

まず、キャリア付き銅箔２００を用意し、その表面にレジストパターン２０１を形成する（図１３）。キャリア付き銅箔２００は、２層の銅箔の間に剥離層が設けられた構造を有している。レジストパターン２０１は、導体層Ｃ０のネガパターンである。この状態で、電解メッキを行い、レジストパターン２０１を除去することによって導体層Ｃ０を形成する（図１４）。次に、導体層Ｃ０が埋め込まれるよう、キャリア付き銅箔２００の表面に絶縁層１１を形成する（図１５）。これにより、導体層Ｃ０に位置する導体パターンは、側面及び上面が絶縁層１１によって覆われた状態となる。

【0043】

次に、ビア導体を形成すべき箇所にビア２０２を形成することによって導体層Ｃ０の一部を露出させた後、無電解メッキによって絶縁層１１の表面にシード層２０３を形成する（図１６）。次に、シード層２０３の表面にレジストパターン２０４を形成した後、電解メッキを行うことによって導体層Ｃ１を形成する（図１７）。次に、レジストパターン２０４を除去した後（図１８）、導体層Ｃ１に対して粗面化処理を行うことにより、導体層Ｃ１に含まれる導体パターンの表面を粗面化する。この粗面化処理により、導体パターンＰ１の表面Ｓ４の表面粗さＲａ４が調整される。導体層Ｃ１を粗面化すると、導体厚が減少するため抵抗値が高くなるが、図１１（ａ）を用いて説明したように、導体層Ｃ１の厚みＴ１は十分に厚いことから、粗面化処理に起因する抵抗値の上昇は僅かである。

【0044】

次に、導体層Ｃ１が埋め込まれるよう、絶縁層１１の表面に絶縁層１２Ａを形成し、その表面にＥＳＤ保護部品２を搭載する（図１９）。これにより、導体層Ｃ１に位置する導体パターンは、側面及び上面が絶縁層１２Ａによって覆われた状態となる。また、ＥＳＤ保護部品２の端子電極８０～８７の表面Ｓ３は粗面化されておらず、その表面粗さはＲａ３である。

【0045】

次に、ＥＳＤ保護部品２が埋め込まれるよう、絶縁層１２Ａの表面上に絶縁層１２Ｂを形成する（図２０）。これにより、ＥＳＤ保護部品２の主面２Ａが絶縁層１２Ｂで覆われた状態となる。このようにしてＥＳＤ保護部品２が埋め込まれた基板を形成した後、絶縁層１２を貫通するビアＶ１を形成することにより、導体層Ｃ１に含まれる導体パターンの表面を露出させる（図２１）。この時、ＥＳＤ保護部品２の主面２Ａと重なる位置にはビアを形成せず、ＥＳＤ保護部品２の主面２Ａの全体が絶縁層１２Ｂで覆われた状態を維持する。次に、デスミア及びソフトエッチング処理等を行うことにより、ビアＶ１の底部に存在する残渣を除去する。この工程で、ビアＶ１の底部に露出する導体パターンＰ１の表面粗さＲａ１が調整される。具体的には、本工程の処理時間や、処理温度等を調整することにより、表面粗さＲａ１を、表面粗さＲａ４よりも小さく抑え（Ｒａ４＞Ｒａ１）、表面粗さＲａ２よりも大きく（Ｒａ１＞Ｒａ２）とすることができる。

【0046】

次に、絶縁層１２ＢにビアＶ２を形成することにより、ＥＳＤ保護部品２の端子電極８０～８７を露出させる（図２２）。ビアＶ２は深さが浅いことから、デスミア処理を行う必要はない。したがって、ビアＶ２を形成した後は、デスミア処理を省略することができる。しかしながら、端子電極８０～８７の表面Ｓ３には自然酸化膜が存在し得ることから、エッチング液を用いたエッチング処理を行っても構わない。このようなエッチング処理を行うと、端子電極８０～８７の表面Ｓ３がエッチングされ、僅かに粗面化された表面Ｓ２が形成される。このエッチング処理により、端子電極８０～８７の表面Ｓ２の表面粗さＲａ２が決まる。また、エッチング液を用いた端子電極８０～８７のエッチングは等方的に進行することから、端子電極８０～８７の表面に凹部が形成されるとともに、凹部の径がビアＶ２の径よりも僅かに大きくなる。エッチング液はビアＶ１にも浸入するが、ビアＶ１は深さが大きいことから、ビアＶ１の底部においてはビアＶ２の底部に比べてエッチング液の循環が遅く、結果的に、導体層Ｃ１の表面に形成される凹部の深さは、端子電極８０～８７の表面に形成される凹部の深さよりも浅くなる。

【0047】

次に、無電解メッキによって絶縁層１２の表面１２ｂ及びビアＶ１，Ｖ２の内壁にシード層２０５を形成する（図２３）。次に、シード層２０５の表面にレジストパターン２０６を形成した後、電解メッキを行うことによって導体層Ｃ２を形成するとともに、ビアＶ１の内部にビア導体１３０，１３１，１３４，１３５を形成し、ビアＶ２の内部にビア導体１２０～１２７を形成する（図２４）。これにより、ビア導体１３０，１３１，１３４，１３５の底部が導体層Ｃ１の対応する導体パターンにそれぞれ接続され、ビア導体１２０～１２７の底部が端子電極８０～８７にそれぞれ接続される。また、導体層Ｃ１の表面及び端子電極８０～８７の表面の上述した凹部は、それぞれ対応するビア導体で埋め込まれる。これにより、図１１（ａ），（ｂ）を用いて説明したビア導体の食い込みが生じる。

【0048】

次に、レジストパターン２０６を除去した後、導体層Ｃ２が埋め込まれるよう、絶縁層１２の表面に絶縁層１３を形成する（図２５）。次に、図１６～図１８を用いて説明したプロセスを繰り返すことにより、絶縁層１３の表面に導体層Ｃ３を形成するとともに、絶縁層１３の表面に絶縁層１４を形成する（図２６）。次に、絶縁層１４の表面に導体層Ｃ４を形成した後、キャリア付き銅箔２００に設けられた剥離層を介して銅箔の１層を剥離し（図２７）、キャリア付き銅箔２００の残った銅箔をエッチングにより除去する（図２８）。このエッチングにより、導体層Ｃ４の形成に用いたシード層も除去される。そして、絶縁層１１，１４の最表面にそれぞれソルダーレジスト３１，３２を形成した後、表面処理により信号端子２１～２７及びグランド端子２８，２９を形成すれば、本実施形態による複合電子部品１が完成する。

【0049】

このように、本実施形態による複合電子部品１の製造プロセスにおいては、深いビアＶ１と浅いビアＶ２を同時に形成するのではなく、深いビアＶ１を形成した後、浅いビアＶ２を形成していることから、ビアの形成時にＥＳＤ保護部品２の端子電極８０～８７に加わるダメージを低減することが可能となる。また、深いビアＶ１に対してはビア形成後の後処理が２回行われるのに対し、浅いビアＶ２に対してはビア形成後の後処理が１回となることから、導体パターンの表面Ｓ１の表面粗さＲａ１を端子電極の表面Ｓ２の表面粗さＲａ２よりも大きくすることが可能となる。

【0050】

以上、本開示に係る技術の実施形態について説明したが、本開示に係る技術は、上記の実施形態に限定されることなく、その主旨を逸脱しない範囲で種々の変更が可能であり、それらも本開示に係る技術の範囲内に包含されるものであることはいうまでもない。

【0051】

例えば、上記実施形態では、絶縁層１２にＥＳＤ保護部品２を埋め込んでいるが、絶縁層１２に埋め込む電子部品がこれに限定されるものではない。

【0052】

本開示に係る技術には、以下の構成例が含まれるが、これに限定されるものではない。

【0053】

本開示の一側面による複合電子部品は、第１の絶縁層と、第１の絶縁層に埋め込まれ、端子電極を有する電子部品と、第１の絶縁層の一方の表面を覆う第２の絶縁層と、第１の絶縁層の他方の表面を覆う第３の絶縁層と、第１の絶縁層と第２の絶縁層の間に位置する第１の導体パターンと、第１の絶縁層と第３の絶縁層の間に位置する第２及び第３の導体パターンと、第１の導体パターンと第２の導体パターンを接続する第１のビア導体と、第３の導体パターンと端子電極を接続する第２のビア導体とを備え、第１のビア導体と接する第１の導体パターンの第１の表面は、第２のビア導体と接する端子電極の第２の表面よりも表面粗さが大きい。これによれば、端子電極に加わるダメージを抑えつつ、第１の導体パターンと第１のビア導体の接続信頼性を高めることができる。

【0054】

上記の複合電子部品において、第２のビア導体と接することなく第１の絶縁層で覆われる端子電極の第３の表面は、第２の表面よりも表面粗さが小さくても構わない。これによれば、端子電極の抵抗値を十分に確保することができる。

【0055】

上記の複合電子部品において、第１のビア導体と接することなく第１の絶縁層で覆われる第１の導体パターンの第４の表面は、第２の表面よりも表面粗さが大きくても構わない。これによれば、第１の導体パターンと第１の絶縁層の密着性を高めることができる。

【0056】

上記の複合電子部品において、第１の導体パターンは、端子電極よりも厚くても構わない。これによれば、粗面化による第１の導体パターンの抵抗値の上昇を抑えることができる。

【0057】

上記の複合電子部品において、第２のビア導体の端子電極に対する食い込み深さは、第１のビア導体の第１の導体パターンに対する食い込み深さよりも大きくても構わない。これによれば、第２のビア導体と端子電極の密着性が高められる。

【0058】

上記の複合電子部品において、第１のビア導体はコンフォーマルビアであり、第２のビア導体はフィルドビアであっても構わない。これによれば、第１のビア導体の形成時間が短縮されるとともに、ビアの内部にボイドが生じにくくなる。

【0059】

本開示の一側面による複合電子部品の製造方法は、第１の絶縁層と、第１の絶縁層に埋め込まれ、端子電極を有する電子部品と、第１の絶縁層の一方の表面を覆う第２の絶縁層と、第１の絶縁層と第２の絶縁層の間に位置する第１の導体パターンとを有する基板を用意する第１の工程と、第１の絶縁層の他方の表面側から第１のビアを形成することにより、第１の導体パターンを露出させる第２の工程と、第２の工程を行った後、第１の絶縁層の他方の表面側から第２のビアを形成することにより、端子電極を露出させる第３の工程と、第１及び第２のビアの内部に導体を形成することにより、それぞれ第１及び第２のビア導体を形成する第４の工程とを備える。これによれば、第２のビアの形成時に端子電極に加わるダメージを低減することが可能となる。また、第１のビアに対してはビア形成後の後処理が２回行われることから、第１の導体パターンの表面の表面粗さを端子電極の表面の表面粗さよりも大きくすることができる。

【0060】

上記の複合電子部品の製造方法において、第２の工程においては、第１のビアを形成した後、第２のビアを形成する前にデスミア処理を行い、第４の工程においては、再びデスミア処理を行うことなく、第１及び第２のビア導体を形成しても構わない。これによれば、端子電極に強いダメージを与えることなく、第１の導体パターンの表面を粗面化することができる。

【0061】

上記の複合電子部品の製造方法において、第３の工程を行った後、第４の工程を行う前に、第１及び第２のビアの底部にそれぞれ露出する第１の導体パターン及び端子電極に対し、エッチング液を用いたエッチング処理を行っても構わない。これによれば、端子電極の表面に凹部が形成されることから、端子電極と第２のビア導体の密着性を高めることができる。

【符号の説明】

【0062】

１ 複合電子部品
２ ＥＳＤ保護部品（電子部品）
２Ａ 主面
１０ 素体
１１～１４，１２Ａ，１２Ｂ 絶縁層
１２ａ，１２ｂ 絶縁層の表面
２０～２７ 信号端子
２８，２９ グランド端子
３１，３２ ソルダーレジスト
４１～４８ コイルパターン
５０～５９ 導体パターン
６０，６１，６３～６６，６８ 導体パターン
７０～７６ 導体パターン
８０～８７ 端子電極
９１，９３，９４，９７ 導体パターン
１００～１０７，１１０～１１８，１２０～１２７，１３０～１３７，１４１，１４３，１４４，１４７ ビア導体
２００ キャリア付き銅箔
２０１ レジストパターン
２０２ ビア
２０３ シード層
２０４ レジストパターン
２０５ シード層
２０６ レジストパターン
Ｃ０～Ｃ４ 導体層
ＣＭＦ１～ＣＭＦ４ コモンモードフィルタ
Ｇ１，Ｇ２ ギャップ
ＧＰ グランドパターン
Ｓ１～Ｓ４ 表面
Ｖ１，Ｖ２ ビア

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】