特開 2024-115875 電源制御装置、スイッチング電源、電子機器、車両

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115875

(43)【公開日】2024-08-27

(54)【発明の名称】電源制御装置、スイッチング電源、電子機器、車両

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240820BHJP

【ＦＩ】

H02M3/155 H

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023021753

(22)【出願日】2023-02-15

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】住友 弘典

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730BB03

5H730BB13

5H730DD04

5H730EE13

5H730FD21

5H730FG05

5H730FG11

(57)【要約】

【課題】非同期整流方式でも低オンデューティの電流帰還制御を実現する。
【解決手段】スイッチング電源１００の制御主体となる電源制御装置１２０は、ハーフブリッジ出力段１１０を形成する上側スイッチ素子１１１のオン期間において上側スイッチ素子１１１に流れるインダクタ電流ＩＬ（＝上側インダクタ電流ＩＬＨ）をサンプル／ホールドすることにより電流帰還信号ＳＮＳＨを生成するサンプル／ホールド回路１２７Ｈと、スイッチング周期Ｔｓｗで繰り返される上側スイッチ素子１１１のスイッチングサイクルのうち、或るスイッチングサイクルでサンプル／ホールドされた電流帰還信号ＳＮＳＨに基づいて次のスイッチングサイクルにおける上側スイッチ素子１１１のデューティ制御を行う帰還制御回路１２８（＝１２１～１２６）と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

所定のスイッチング周期でハーフブリッジ出力段をスイッチングすることによりインダクタに流れるインダクタ電流を駆動して入力電圧から出力電圧を生成するように構成されたスイッチング電源の制御主体となる電源制御装置であって、
前記ハーフブリッジ出力段を形成する上側スイッチ素子のオン期間において前記上側スイッチ素子に流れる前記インダクタ電流をサンプル／ホールドすることにより電流帰還信号を生成するように構成されたサンプル／ホールド回路と、
前記スイッチング周期で繰り返される前記上側スイッチ素子のスイッチングサイクルのうち、或るスイッチングサイクルでサンプル／ホールドされた前記電流帰還信号に基づいて次のスイッチングサイクルにおける前記上側スイッチ素子のデューティ制御を行うように構成された帰還制御回路と、
を備える、電源制御装置。

【請求項2】

前記サンプル／ホールド回路は、前記上側スイッチ素子がオフされる直前のタイミングで前記インダクタ電流をサンプル／ホールドする、請求項１に記載の電源制御装置。

【請求項3】

前記サンプル／ホールド回路は、前記インダクタ電流に応じた電圧信号として前記上側スイッチ素子の両端間電圧をサンプル／ホールドする、請求項１に記載の電源制御装置。

【請求項4】

前記サンプル／ホールド回路は、前記インダクタ電流に応じた電圧信号として前記インダクタ電流が流れる電流経路に設けられたセンス抵抗の両端間電圧をサンプル／ホールドする、請求項１に記載の電源制御装置。

【請求項5】

前記帰還制御回路は、
前記出力電圧又はこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するように構成されたエラーアンプと、
スロープ信号を生成するように構成されたスロープ信号生成回路と、
前記スロープ信号と前記電流帰還信号又は前記誤差信号とを足し合わせて加算信号を生成するように構成された加算回路と、
前記誤差信号又は前記電流帰還信号と前記加算信号とを比較して比較信号を生成するように構成されたコンパレータと、
前記比較信号に応じて前記ハーフブリッジ出力段の駆動信号を生成するように構成されたフリップフロップと、
を含む、請求項１に記載の電源制御装置。

【請求項6】

前記スロープ信号のスロープ開始タイミングは、前記上側スイッチ素子のオンタイミングよりも前となるように設定されている、請求項５に記載の電源制御装置。

【請求項7】

前記ハーフブリッジ出力段を形成する下側スイッチ素子は、ダイオードである、請求項１に記載の電源制御装置。

【請求項8】

前記帰還制御回路及び前記サンプル／ホールド回路は、いずれも半導体装置に集積化されている、請求項１に記載の電源制御装置。

【請求項9】

請求項１～８のいずれか一項に記載の電源制御装置を備える、スイッチング電源。

【請求項10】

電源電圧から第１出力電圧を生成するように構成されたプライマリ電源と、
前記第１出力電圧から第２出力電圧を生成するように構成されたセカンダリ電源と、
を備え、
前記プライマリ電源は、請求項９に記載のスイッチング電源を含む、電子機器。

【請求項11】

請求項１０に記載の電子機器を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電源制御装置、スイッチング電源、電子機器及び車両に関する。

【背景技術】

【0002】

従来、様々なアプリケーションの電源手段として、入力電圧から所望の出力電圧を生成するスイッチング電源（いわゆるＤＣ／ＤＣコンバータ）が用いられている。

【0003】

なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。特許文献１では、ハーフブリッジ出力段の下側スイッチ素子に流れる電流をサンプル／ホールドして検出する電流帰還システムが提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２０１９／２４４３７４号

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のスイッチング電源（特にこれに用いられる電源制御装置）では、非同期整流方式による低オンデューティの電流帰還制御について検討の余地があった。

【課題を解決するための手段】

【0006】

本明細書中に開示されている電源制御装置は、所定のスイッチング周期でハーフブリッジ出力段をスイッチングすることによりインダクタに流れるインダクタ電流を駆動して入力電圧から出力電圧を生成するように構成されたスイッチング電源の制御主体となる電源制御装置であって、前記ハーフブリッジ出力段を形成する上側スイッチ素子のオン期間において前記上側スイッチ素子に流れる前記インダクタ電流をサンプル／ホールドすることにより電流帰還信号を生成するように構成されたサンプル／ホールド回路と、前記スイッチング周期で繰り返される前記上側スイッチ素子のスイッチングサイクルのうち、或るスイッチングサイクルでサンプル／ホールドされた前記電流帰還信号に基づいて次のスイッチングサイクルにおける前記上側スイッチ素子のデューティ制御を行うように構成された帰還制御回路と、を備える。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、非同期整流方式でも低オンデューティの電流帰還制御を実現することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、スイッチング電源の第１実施形態（比較例）を示す図である。

【図2】図２は、スイッチング電源の第２実施形態を示す図である。

【図3】図３は、サンプル／ホールド動作の一例を示す図である。

【図4】図４は、上側サンプル／ホールド回路の一構成例を示す図である。

【図5】図５は、電流帰還制御の第１例（比較例）を示す図である。

【図6】図６は、電流帰還制御の第２例を示す図である。

【図7】図７は、電子機器の一構成例を示す図である。

【図8】図８は、車両の外観を示す図である。

【発明を実施するための形態】

【0010】

＜スイッチング電源（第１実施形態）＞
図１は、スイッチング電源の第１実施形態（＝後出の第２実施形態と対比される比較例に相当）を示す図である。本実施形態のスイッチング電源１００は、入力電圧ＶＩＮから所望の出力電圧ＶＯＵＴを生成する降圧型のＤＣ／ＤＣコンバータである。本図に即して述べると、スイッチング電源１００は、スイッチング出力回路１１０と、電源制御装置１２０と、を備える。

【0011】

スイッチング出力回路１１０は、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、を含む。

【0012】

出力トランジスタ１１１は、ハーフブリッジ出力段を形成する上側スイッチ素子として機能する。出力トランジスタ１１１は、例えば、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］であってもよい。出力トランジスタ１１１のソースは、入力電圧ＶＩＮの印加端に接続されている。出力トランジスタ１１１のドレインは、スイッチ電圧ＳＷの印加端に接続されている。出力トランジスタ１１１のゲートは、ゲート駆動信号ＳＧの印加端に接続されている。出力トランジスタ１１１は、ゲート駆動信号ＳＧがハイレベルであるときにオフ状態となり、ゲート駆動信号ＳＧがローレベルであるときにオン状態となる。

【0013】

同期整流トランジスタ１１２は、ハーフブリッジ出力段を形成する下側スイッチ素子として機能する。なお、同期整流トランジスタ１１２は、ＮＭＯＳＦＥＴ［N-channel type MOSFET］であってもよい。同期整流トランジスタ１１２のソースは、接地電圧ＧＮＤの印加端（＝接地端）に接続されている。同期整流トランジスタ１１２のドレインは、スイッチ電圧ＳＷの印加端に接続されている。同期整流トランジスタ１１２のゲートは、ゲート駆動信号ＳＧの印加端に接続されている。同期整流トランジスタ１１２は、ゲート駆動信号ＳＧがハイレベルであるときにオン状態となり、ゲート駆動信号ＳＧがローレベルであるときにオフ状態となる。

【0014】

出力トランジスタ１１１と同期整流トランジスタ１１２は、ゲート駆動信号ＳＧに応じて所定のスイッチング周期Ｔｓｗで相補的にオン／オフされる。このようなオン／オフ動作により、出力トランジスタ１１１と同期整流トランジスタ１１２との接続ノード（＝ハーフブリッジ出力段の出力端に相当）には、入力電圧ＶＩＮと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。

【0015】

なお、上記の「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

【0016】

インダクタ１１３の第１端は、スイッチ電圧ＳＷの印加端に接続されている。インダクタ１１３の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。このように接続されたインダクタ１１３は、不図示のキャパシタと共に、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＶＯＵＴを生成するＬＣフィルタを形成する。

【0017】

このように、スイッチング電源１００は、所定のスイッチング周期Ｔｓｗでハーフブリッジ出力段（すなわち出力トランジスタ１１１及び同期整流トランジスタ１１２）を相補的にスイッチングすることにより、インダクタ１１３に流れるインダクタ電流ＩＬを駆動して入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成する。

【0018】

なお、出力トランジスタ１１１をＮＭＯＳＦＥＴに置換することもできる。ただし、その場合には、ゲート駆動信号ＳＧのハイレベルを入力電圧ＶＩＮよりも高い電圧値まで引き上げるために、ブートストラップ回路又はチャージポンプ回路が必要となる。

【0019】

特に、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１及び同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子が用いられるとよい。また、出力トランジスタ１１１及び同期整流トランジスタ１１２として、それぞれ、ＧａＮデバイスが用いられてもよい。

【0020】

電源制御装置１２０は、スイッチング電源１００の制御主体となる半導体装置（いわゆる電源ＩＣ［integrated circuit］）である。本図に即して述べると、電源制御装置１２０は、基準電圧生成回路１２１と、エラーアンプ１２２と、スロープ信号生成回路１２３と、加算回路１２４と、コンパレータ１２５と、ＲＳフリップフロップ１２６と、下側サンプル／ホールド回路１２７Ｌと、を含む。

【0021】

なお、基準電圧生成回路１２１、エラーアンプ１２２、スロープ信号生成回路１２３、加算回路１２４、コンパレータ１２５、及び、ＲＳフリップフロップ１２６は、出力電圧ＶＯＵＴが目標値と一致するようにスイッチング出力回路１１０のデューティ制御を行う帰還制御回路１２８の構成要素として理解され得る。

【0022】

基準電圧生成回路１２１は、所定の基準電圧ＲＥＦ（＝出力電圧ＶＯＵＴの目標設定値に相当）を生成する。なお、基準電圧生成回路１２１は、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog converter］であってもよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＶＯＵＴを調整したりすることが可能となる。

【0023】

エラーアンプ１２２は、反転入力端（－）に印加される出力電圧ＶＯＵＴと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じた誤差信号ＶＣを生成する。誤差信号ＶＣは、出力電圧ＶＯＵＴが基準電圧ＲＥＦよりも低いときに上昇し、出力電圧ＶＯＵＴが基準電圧ＲＥＦよりも高いときに低下する。

【0024】

なお、出力電圧ＶＯＵＴがエラーアンプ１２２の入力ダイナミックレンジに収まらない場合には、出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢ（例えば出力電圧ＶＯＵＴの分圧電圧）がエラーアンプ１２２に入力されてもよい。

【0025】

スロープ信号生成回路１２３は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、又は、ｎ次スロープ波状（例えばｎ＝２）のスロープ信号ＳＬＰを生成する。なお、スロープ信号ＳＬＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされてもよい。

【0026】

加算回路１２４は、スロープ信号ＳＬＰと下側電流帰還信号ＳＮＳＬとを足し合わせて加算信号ＡＤＤ（＝ＳＬＰ＋ＳＮＳＬ）を生成する。

【0027】

コンパレータ１２５は、出力トランジスタ１１１のオン期間Ｔｏｎにおいて、反転入力端（－）に入力される誤差信号ＶＣと、非反転入力端（＋）に入力される加算信号ＡＤＤとを比較して比較信号ＣＭＰを生成する。比較信号ＣＭＰは、加算信号ＡＤＤが誤差信号ＶＣよりも低いときにローレベルとなり、加算信号ＡＤＤが誤差信号ＶＣよりも高いときにハイレベルとなる。すなわち、比較信号ＣＭＰがローレベルからハイレベルに立ち上がるタイミングは、誤差信号ＶＣが高いほど遅くなり、誤差信号ＶＣが低いほど早くなる。

【0028】

ＲＳフリップフロップ１２６は、セット端（Ｓ）に入力されるクロック信号ＣＬＫと、リセット端（Ｒ）に入力される比較信号ＣＭＰに応じて、反転出力端（Ｑバー）から出力されるゲート駆動信号ＳＧの論理レベルを切り替える。なお、クロック信号ＣＬＫは、所定のスイッチング周波数ｆｓｗ（＝１／Ｔｓｗ）でパルス駆動される矩形波信号である。

【0029】

具体的に述べると、ＲＳフリップフロップ１２６は、クロック信号ＣＬＫにパルスが生成されたときに、ゲート駆動信号ＳＧをローレベル（＝スイッチ電圧ＳＷをハイレベルとするときの論理レベル）にセットする。一方、ＲＳフリップフロップ１２６は、比較信号ＣＭＰにパルスが生成されたときに、ゲート駆動信号ＳＧをハイレベル（＝スイッチ電圧ＳＷをローレベルとするときの論理レベル）にリセットする。

【0030】

このように、出力トランジスタ１１１のオフタイミングは、比較信号ＣＭＰに応じて決定される。従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間）は、比較信号ＣＭＰのパルス生成タイミングが遅いほど長くなり、逆に、比較信号ＣＭＰのパルス生成タイミングが早いほど短くなる。すなわち、出力トランジスタ１１１のオンデューティＤｏｎ（＝Ｔｏｎ／Ｔｓｗ）は、誤差信号ＶＣが高いほど大きくなり、誤差信号ＶＣが低いほど小さくなる。

【0031】

下側サンプル／ホールド回路１２７Ｌは、同期整流トランジスタ１１２のオン期間（＝出力トランジスタ１１１のオフ期間Ｔｏｆｆ）において、同期整流トランジスタ１１２に流れるインダクタ電流ＩＬ（＝下側インダクタ電流ＩＬＬ）をサンプル／ホールドすることにより、下側電流帰還信号ＳＮＳＬを生成する。

【0032】

なお、下側サンプル／ホールド回路１２７Ｌは、下側インダクタ電流ＩＬＬに応じた電圧信号として、同期整流トランジスタ１１２の両端間電圧、すなわち、ドレイン・ソース間電圧ＶｄｓＬ（＝ＳＷ－ＧＮＤ）を検出してもよい。

【0033】

本実施形態のスイッチング電源１００であれば、電流モード制御方式の出力帰還制御を実現することができる。従って、電圧モード制御方式の出力帰還制御と比べて、出力電圧ＶＯＵＴの応答特性を高めることが可能となる。

【0034】

特に、本実施形態のスイッチング電源１００では、出力トランジスタ１１１に流れるインダクタ電流ＩＬ（＝上側インダクタ電流ＩＬＨ）ではなく、同期整流トランジスタ１１２に流れるインダクタ電流ＩＬ（＝下側インダクタ電流ＩＬＬ）を検出する構成が採用されている。本構成によれば、出力トランジスタ１１１のオン期間が短くなる場合（例えば高電圧入力時又は低電圧出力時）であっても、電流モード制御方式の出力帰還制御を支障なく実施することが可能となる。

【0035】

＜電流帰還制御に関する考察＞
近年、降圧ＤＣ／ＤＣコンバータの電力密度向上を実現するための先進技術として、本願出願人は、極めて低いオンデューティＤｏｎを設定することのできる超高速パルス制御テクノロジー（Nano Pulse Control（登録商標））を提案している。なお、上記のオンデューティＤｏｎは、スイッチング周期Ｔｓｗに占める出力トランジスタＮ１のオン期間Ｔｏｎの比率（＝Ｔｏｎ／Ｔｓｗ）として定義される。

【0036】

また、近年の電源ＩＣ市場における大電力要求に対するアプローチとして、ＧａＮデバイスが台頭してきている。例えば、ＧａＮデバイスは、先出の出力トランジスタ１１１及び同期整流トランジスタ１１２として用いられる。なお、ＧａＮデバイスのゲート・ソース間耐圧は、一般に１０Ｖ以下である。

【0037】

例えば、上記の超高速パルス制御テクノロジーにより、ＧａＮデバイスを用いた出力トランジスタ１１１の駆動制御が行われる場合、出力トランジスタ１１１のオン期間Ｔｏｎは、その最小値が２０ｎｓ未満（数ｎｓ～２０ｎｓ）に設定され得る。

【0038】

このように、降圧比が大きく発振周波数が高いスイッチング電源１００を実現するためには、非常に短いオン期間Ｔｏｎの設定が必要となる。また、電流帰還制御（いわゆるカレントモード制御）を行うためには、インダクタ電流ＩＬの検出も必要となる。

【0039】

そこで、第１実施形態のスイッチング電源１００では、オン期間Ｔｏｎよりも長いオフ期間Ｔｏｆｆ（＝同期整流トランジスタ１１２のオン期間）において、同期整流トランジスタ１１２に流れるインダクタ電流ＩＬ（＝下側インダクタ電流ＩＬＬ）がサンプル／ホールドされ、そのホールド値を用いて電流帰還制御が行われる。

【0040】

ただし、上記の電流帰還制御では、ハーフブリッジ出力段を形成する下側スイッチ素子として同期整流トランジスタ１１２が必須となる。そのため、下側スイッチ素子としてダイオードを用いる非同期整流方式のスイッチング電源１００では、低オンデューティの電流帰還制御が困難である。

【0041】

上記の考察に鑑み、以下では、非同期整流方式でも低オンデューティの電流帰還制御を実現することのできる新規な実施形態を提案する。

【0042】

＜スイッチング電源（第２実施形態）＞
図２は、スイッチング電源の第２実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第１実施形態（図１）を基本としつつ、下側サンプル／ホールド回路１２７Ｌに代えて上側サンプル／ホールド回路１２７Ｈを備える。また、本実施形態のスイッチング電源１００は、先出の同期整流トランジスタ１１２に代えてダイオード１１４（例えば外付けのショットキーバリアダイオード）を備える。

【0043】

なお、帰還制御回路１２８及び上側サンプル／ホールド回路１２７Ｈは、いずれも半導体装置（＝電源制御装置１２０）に集積化されてもよい。

【0044】

以下では、既出の構成要素に図１と同一の符号を付すことで重複した説明を省略し、本実施形態の特徴部分について重点的に説明する。

【0045】

上側サンプル／ホールド回路１２７Ｈは、出力トランジスタ１１１のオン期間Ｔｏｎにおいて、出力トランジスタ１１１に流れるインダクタ電流ＩＬ（＝上側インダクタ電流ＩＬＨ）をサンプル／ホールドすることにより、上側電流帰還信号ＳＮＳＨを生成する。

【0046】

例えば、上側サンプル／ホールド回路１２７Ｈは、出力トランジスタ１１１がオフされる直前のタイミングで上側インダクタ電流ＩＬＨをサンプル／ホールドしてもよい。

【0047】

なお、上側サンプル／ホールド回路１２７Ｈは、上側インダクタ電流ＩＬＨに応じた電圧信号として、出力トランジスタ１１１の両端間電圧、すなわち、ドレイン・ソース間電圧ＶｄｓＨ（＝ＶＩＮ－ＳＷ）を検出してもよい。

【0048】

また、上側サンプル／ホールド回路１２７Ｈは、上側インダクタ電流ＩＬＨに応じた電圧信号として、上側インダクタ電流ＩＬＨが流れる電流経路に設けられたセンス抵抗Ｒｓ（不図示）の両端間電圧ＶｓＨ（＝Ｒｓ×ＩＬＨ）を検出してもよい。

【0049】

加算回路１２４は、スロープ信号ＳＬＰと上側電流帰還信号ＳＮＳＨとを足し合わせて加算信号ＡＤＤ（＝ＳＬＰ＋ＳＮＳＨ）を生成する。

【0050】

すなわち、帰還制御回路１２８は、先出の下側電流帰還信号ＳＮＳＬ（図１）に代えて上側電流帰還信号ＳＮＳＨの入力を受け付けることにより、電流モード制御方式の出力帰還制御を実現する。

【0051】

図３は、サンプル／ホールド動作の一例を示す図である。本図では、上から順に、スイッチ電圧ＳＷ、インダクタ電流ＩＬ、上側電流帰還信号ＳＮＳＨ、スロープ信号ＳＬＰ、誤差信号ＶＣ、加算信号ＡＤＤ、及び、比較信号ＣＭＰが描写されている。

【0052】

本図で示されるように、帰還制御回路１２８は、スイッチング周期Ｔｓｗで繰り返される出力トランジスタ１１１のスイッチングサイクルのうち、或るスイッチングサイクルでサンプル／ホールドされた上側電流帰還信号ＳＮＳＨに基づいて、次のスイッチングサイクルにおける出力トランジスタ１１１のデューティ制御を行うとよい。

【0053】

本構成であれば、或るスイッチングサイクルで上側インダクタ電流ＩＬＨのサンプル／ホールド処理が行われた後、次のスイッチングサイクルが始まる前に誤差信号ＶＣと加算信号ＡＤＤ（＝ＳＬＰ＋ＳＮＳＨ）との比較処理が実施され得る。従って、ゲート駆動信号ＳＧに極めて細いパルス（＝非常に短いオン期間Ｔｏｎ）が生成可能となる。

【0054】

なお、上側インダクタ電流ＩＬＨのサンプル／ホールド処理は、上記のオン期間Ｔｏｎ内に完了されなければならない。ただし、出力トランジスタ１１１として低オン抵抗品が用いられる場合には、サンプリング対象のドレイン・ソース間電圧ＶｄｓＨが非常に低くなる。また、上側サンプル／ホールド回路１２７Ｈを形成するキャパシタが集積化される場合には、同キャパシタが極めて小容量（数ｐＦ）となる。従って、ドレイン・ソース間電圧ＶｄｓＨのサンプル／ホールド処理に要する時間は、数ｎｓにも満たず、オン期間Ｔｏｎ内に十分収まる。

【0055】

このように、本実施形態のスイッチング電源１００では、ハーフブリッジ出力段の上側スイッチ素子（＝出力トランジスタ１１１）からインダクタ電流情報が得られる。そのため、ハーフブリッジ出力段の下側スイッチ素子は、同期整流トランジスタ１１２に限定されない。例えば、本図で示されるように、ハーフブリッジ出力段の下側スイッチ素子としては、ダイオード１１４が用いられてもよい。すなわち、ハーフブリッジ出力段の整流方式としては、先出の同期整流方式だけでなく、非同期整流方式（＝ダイオード整流方式）も採用され得る。

【0056】

その結果、同期整流方式はもちろん、非同期整流方式であっても低オンデューティの電流帰還制御が実現可能となる。特に、帰還制御回路１２８は、同期整流方式及び非同期整流方式のいずれにも適用可能な共通のコアとして設計され得る。従って、電源制御装置１２０は、１つのコアを用いて柔軟に構成が変えられる。

【0057】

また、同期整流方式では、一般に、出力トランジスタ１１１及び同期整流トランジスタ１１２が電源制御装置１２０（＝半導体装置）に内蔵される。この場合、電源制御装置１２０には、出力トランジスタ１１１の発熱だけでなく、同期整流トランジスタ１１２の発熱が取り込まれる。当然のことながら、インダクタ電流ＩＬが大きいほど出力トランジスタ１１１及び同期整流トランジスタ１１２の発熱量も大きくなる。従って、大電流を取り扱う上で同期整流方式が不利となり得る。

【0058】

一方、非同期整流方式では、一般に、ダイオード１１４が電源制御装置１２０（＝半導体装置）に外付けされる。そのため、上記の同期整流方式と比べて電源制御装置１２０の発熱源が減る。これを鑑みると、より大きなインダクタ電流ＩＬを取り扱うためには、同期整流方式よりも非同期整流方式を採用することが望ましいと言える。

【0059】

なお、特許文献１（特に図９及び図１０）では、下側電流帰還信号ＳＮＳＮがサンプル／ホールドされた後、ホールド用のキャパシタに対して上側インダクタ電流に比例する電流が流し込まれている。ただし、このような信号処理は、あくまでスロープ生成のためであり、上側インダクタ電流がサンプル／ホールドされているわけではない。

【0060】

＜上側サンプル／ホールド回路＞
図４は、上側サンプル／ホールド回路１２７Ｈの一構成例を示す図である。本構成例の上側サンプル／ホールド回路１２７Ｈは、キャパシタＣ１及びＣ２と、スイッチＳＷ１及びＳＷ２と、を含む。

【0061】

キャパシタＣ１の第１端は、出力トランジスタ１１１のソースに接続されている。キャパシタＣ１の第２端は、スイッチＳＷ１の第１端に接続されている。スイッチＳＷ１の第２端は、出力トランジスタ１１１のドレインに接続されている。

【0062】

キャパシタＣ２の第１端は、出力トランジスタ１１１のソースに接続されている。キャパシタＣ２の第２端は、スイッチＳＷ２の第１端に接続されている。スイッチＳＷ２の第２端は、キャパシタＣ１の第２端とスイッチＳＷ１の第１端に接続されている。

【0063】

スイッチＳＷ１は、ゲート駆動信号ＳＧに応じてオン／オフされる。例えば、スイッチＳＷ１は、ゲート駆動信号ＳＧがローレベルであるときにオン状態となる。また、スイッチＳＷ１は、ゲート駆動信号ＳＧがハイレベルであるときにオフ状態となる。

【0064】

スイッチＳＷ２は、反転ゲート駆動信号ＳＧＢ（＝ゲート駆動信号ＳＧの論理レベルが反転された信号）に応じてオン／オフされる。例えば、スイッチＳＷ２は、反転ゲート駆動信号ＳＧＢがローレベルであるときにオン状態となる。また、スイッチＳＷ２は、反転ゲート駆動信号ＳＧＢがハイレベルであるときにオフ状態となる。

【0065】

このように、２段構成の上側サンプル／ホールド回路１２７Ｈであれば、仮に出力トランジスタ１１１のオン抵抗が高い場合でも、上側電流帰還信号ＳＮＳＨを支障なくサンプル／ホールドすることが可能となる。

【0066】

＜電流帰還制御（対比説明）＞
図５は、電流帰還制御の第１例（＝上側インダクタ電流ＩＬＨのサンプル／ホールド処理が実施されない一般的な比較例）を示す図である。本図では、上から順に、クロック信号ＣＬＫ、スイッチ電圧ＳＷ、スイッチ電圧ＳＷのハイレベル抽出信号ＳＷ＿Ｈ、誤差信号ＶＣ（破線）、比較信号ＣＭＰ、及び、インダクタ電流ＩＬが描写されている。

【0067】

なお、ハイレベル抽出信号ＳＷ＿Ｈは、スイッチ電圧ＳＷのハイレベル（＝ＶＩＮ－ＶｄｓＨ）のみが抽出された信号である。ハイレベル抽出信号ＳＷ＿Ｈは、スイッチ電圧ＳＷがローレベル期間（＝時刻ｔ１２～ｔ１３、時刻ｔ１４～）において、入力電圧ＶＩＮにプルアップされてもよい。

【0068】

時刻ｔ１１において、クロック信号ＣＬＫにパルスが生成されると、出力トランジスタ１１１がオン状態となり、スイッチ電圧ＳＷがハイレベルに立ち上がる。このとき、上側インダクタ電流ＩＬＨの増大に伴い、ハイレベル抽出信号ＳＷ＿Ｈが低下していく。

【0069】

時刻ｔ１２において、ハイレベル抽出信号ＳＷ＿Ｈが誤差信号ＶＣを下回ると、比較信号ＣＭＰがハイレベルに立ち上がる。その結果、出力トランジスタ１１１がオフ状態となり、スイッチ電圧ＳＷがローレベルに立ち下がる。時刻ｔ１２以降も、基本的に上記と同様の信号処理が繰り返される。

【0070】

ところで、出力トランジスタ１１１がオン状態に切り替えられた直後には、スイッチ電圧ＳＷにリンギングが生じ得る。そこで、スイッチ電圧ＳＷがハイレベルに立ち上がってから所定のマスク期間Ｔｍａｓｋが経過するまでの間、ハイレベル抽出信号ＳＷ＿Ｈと誤差信号ＶＣとの比較処理が無効とされる。そのため、本図の電流帰還制御では、スイッチ電圧ＳＷのハイレベル期間をマスク期間Ｔｍａｓｋよりも短く設定することができない。

【0071】

図６は、電流帰還制御の第２例（＝上側インダクタ電流ＩＬＨのサンプル／ホールド処理が実施される例）を示す図である。本図では、上から順に、クロック信号ＣＬＫ、スイッチ電圧ＳＷ、スイッチ電圧ＳＷのハイレベル抽出信号ＳＷ＿Ｈ、上側電流帰還信号ＳＮＳＨ（小破線）、誤差信号ＶＣ（大破線）、比較信号ＣＭＰ、及び、インダクタ電流ＩＬが描写されている。

【0072】

なお、クロック信号ＣＬＫのうち、丸印が付された矢印は、スロープ信号ＳＬＰの上昇開始トリガを示している。また、誤差信号ＶＣには、スロープ信号ＳＬＰが足し合わされる区間（時刻ｔ２１～ｔ２３、時刻ｔ２４～２６、時刻ｔ２７～ｔ２９、及び、時刻ｔ２Ａ～ｔ２Ｃ）が存在する。

【0073】

すなわち、本図の電流帰還制御では、先出の第２実施形態（図２）と異なり、誤差信号ＶＣと加算信号ＡＤＤ（＝ＳＬＰ＋ＳＮＳＨ）との比較処理ではなく、上側電流帰還信号ＳＮＳＨと加算信号ＡＤＤ’（＝ＶＣ＋ＳＬＰ）との比較処理が行われる。ただし、その技術的意義は、何ら変わるところはない。

【0074】

時刻ｔ２２において、クロック信号ＣＬＫにパルスが生成されると、出力トランジスタ１１１がオン状態となり、スイッチ電圧ＳＷがハイレベルに立ち上がる。このとき、上側インダクタ電流ＩＬＨの増大に伴い、ハイレベル抽出信号ＳＷ＿Ｈが低下していく。

【0075】

時刻ｔ２３において、誤差信号ＶＣ（＋ＳＬＰ）が上側電流帰還信号ＳＮＳＨを上回ると、比較信号ＣＭＰがハイレベルに立ち上がる。その結果、出力トランジスタ１１１がオフ状態となり、スイッチ電圧ＳＷがローレベルに立ち下がる。時刻ｔ２３以降も、基本的に上記と同様の信号処理が繰り返される。

【0076】

なお、上側電流帰還信号ＳＮＳＨは、例えば、比較信号ＣＭＰのパルス生成タイミング（＝スイッチ電圧ＳＷがローレベルに立ち下げられる直前のタイミング）でホールド（更新）されてもよい。

【0077】

また、本図において、スロープ信号ＳＬＰのスロープ開始タイミングは、出力トランジスタ１１１のオンタイミング（＝スイッチ電圧ＳＷの立ち上がりタイミング）よりも前となるように設定されている。このような信号処理を行うことにより、スイッチ電圧ＳＷのハイレベル期間（＝出力トランジスタ１１１のオン期間Ｔｏｎ）を極めて短く設定することが可能となる。ただし、スロープ信号ＳＬＰのスロープ開始タイミングは、出力トランジスタ１１１のオンタイミングと一致されていてもよい。

【0078】

＜電子機器＞
図７は、電子機器の一構成例を示す図である。本構成例の電子機器１０は、バッテリ２０から電源電圧ＶＢ（例えば１２～４８Ｖ）の供給を受けて動作する。本図に即して述べると、電子機器１０は、プライマリ電源１１と、セカンダリ電源１２と、負荷１３及び１４と、を備える。電子機器１０は、例えば、車載機器であってもよい。

【0079】

プライマリ電源１１は、バッテリ２０から供給される電源電圧ＶＢを降圧して第１出力電圧Ｖ１（例えば５Ｖ）を生成する。第１出力電圧Ｖ１は、例えば、負荷１３及びセカンダリ電源１２に出力される。このように、降圧比が高く高周波駆動が要求されるプライマリ電源１１としては、先出のスイッチング電源１００（図１及び図２）が好適である。

【0080】

セカンダリ電源１２は、プライマリ電源１１から供給される第１出力電圧Ｖ１を降圧又は昇圧して第２出力電圧Ｖ２（例えば３．３Ｖ）を生成する。第２出力電圧Ｖ２は、例えば負荷１４に出力される。

【0081】

＜車両への適用＞
図８は、車両の外観を示す図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。

【0082】

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

【0083】

なお、先に説明したスイッチング電源１００は、車両Ｘに搭載される電子機器のいずれにも組み込むことが可能である。

【0084】

＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0085】

本明細書中に開示されている電源制御装置は、所定のスイッチング周期でハーフブリッジ出力段をスイッチングすることによりインダクタに流れるインダクタ電流を駆動して入力電圧から出力電圧を生成するように構成されたスイッチング電源の制御主体となる電源制御装置であって、前記ハーフブリッジ出力段を形成する上側スイッチ素子のオン期間において前記上側スイッチ素子に流れる前記インダクタ電流をサンプル／ホールドすることにより電流帰還信号を生成するように構成されたサンプル／ホールド回路と、前記スイッチング周期で繰り返される前記上側スイッチ素子のスイッチングサイクルのうち、或るスイッチングサイクルでサンプル／ホールドされた前記電流帰還信号に基づいて次のスイッチングサイクルにおける前記上側スイッチ素子のデューティ制御を行うように構成された帰還制御回路と、を備える構成（第１の構成）とされている。

【0086】

なお、上記第１の構成による電源制御装置において、前記サンプル／ホールド回路は、前記上側スイッチ素子がオフされる直前のタイミングで前記インダクタ電流をサンプル／ホールドする構成（第２の構成）としてもよい。

【0087】

また、上記第１又は第２の構成による電源制御装置において、前記サンプル／ホールド回路は、前記インダクタ電流に応じた電圧信号として前記上側スイッチ素子の両端間電圧をサンプル／ホールドする構成（第２の構成）としてもよい。

【0088】

また、上記第１又は第２の構成による電源制御装置において、前記サンプル／ホールド回路は、前記インダクタ電流に応じた電圧信号として前記インダクタ電流が流れる電流経路に設けられたセンス抵抗の両端間電圧をサンプル／ホールドする構成（第３の構成）としてもよい。

【0089】

また、上記第１～第４いずれかの構成による電源制御装置において、前記帰還制御回路は、前記出力電圧又はこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するように構成されたエラーアンプと、スロープ信号を生成するように構成されたスロープ信号生成回路と、前記スロープ信号と前記電流帰還信号又は前記誤差信号とを足し合わせて加算信号を生成するように構成された加算回路と、前記誤差信号又は前記電流帰還信号と前記加算信号とを比較して比較信号を生成するように構成されたコンパレータと、前記比較信号に応じて前記ハーフブリッジ出力段の駆動信号を生成するように構成されたフリップフロップとを含む構成（第５の構成）としてもよい。

【0090】

また、上記第５の構成による電源制御装置において、前記スロープ信号のスロープ開始タイミングは、前記上側スイッチ素子のオンタイミングよりも前となるように設定されている構成（第６の構成）としてもよい。

【0091】

上記第１～第６いずれかの構成による電源制御装置において、前記ハーフブリッジ出力段を形成する下側スイッチ素子は、ダイオードである構成（第７の構成）としてもよい。

【0092】

なお、上記第１～第７いずれかの構成による電源制御装置において、前記帰還制御回路及び前記サンプル／ホールド回路は、いずれも半導体装置に集積化されている構成（第８の構成）としてもよい。

【0093】

また、例えば、本明細書中に開示されているスイッチング電源は、上記第１～８いずれかの構成による電源制御装置を備える構成（第９の構成）とされている。

【0094】

また、例えば、本明細書中に開示されている電子機器は、電源電圧から第１出力電圧を生成するように構成されたプライマリ電源と、前記第１出力電圧から第２出力電圧を生成するように構成されたセカンダリ電源と、を備え、前記プライマリ電源は、上記第９の構成によるスイッチング電源を含む構成（第１０の構成）とされている。

【0095】

また、例えば、本明細書中に開示されている車両は、上記第１０の構成による電子機器を備える構成（第１１の構成）とされている。

【0096】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0097】

１０ 電子機器
１１ プライマリ電源
１２ セカンダリ電源
１３、１４ 負荷
２０ バッテリ
１００ スイッチング電源
１１０ スイッチング出力回路
１１１ 出力トランジスタ（ＰＭＯＳＦＥＴ）
１１２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
１１３ インダクタ
１１４ ダイオード
１２０ 電源制御装置
１２１ 基準電圧生成回路
１２２ エラーアンプ
１２３ スロープ信号生成回路
１２４ 加算回路
１２５ コンパレータ
１２６ ＲＳフリップフロップ
１２７Ｈ 上側サンプル／ホールド回路
１２７Ｌ 下側サンプル／ホールド回路
１２８ 帰還制御回路
Ｃ１、Ｃ２ キャパシタ
ＳＷ１、ＳＷ２ スイッチ
Ｘ 車両

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】