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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024011596
(43)【公開日】2024-01-25
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/06 20060101AFI20240118BHJP
H01L 29/861 20060101ALI20240118BHJP
H01L 29/41 20060101ALI20240118BHJP
H01L 21/3205 20060101ALI20240118BHJP
H01L 21/8232 20060101ALI20240118BHJP
H01L 21/822 20060101ALI20240118BHJP
H01L 21/338 20060101ALI20240118BHJP
H01L 21/337 20060101ALI20240118BHJP
【ＦＩ】
H01L29/06 301F
H01L29/91 D
H01L29/44 Y
H01L21/88 Z
H01L27/06 F
H01L27/04 P
H01L29/80 F
H01L29/80 E
H01L29/80 C
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022113730
(22)【出願日】2022-07-15
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】藤江 周作
(72)【発明者】
【氏名】市川 大介
【テーマコード（参考）】
4M104
5F033
5F038
5F102
【Ｆターム（参考）】
4M104AA01
4M104BB01
4M104FF10
4M104FF11
5F033HH04
5F033MM21
5F033MM29
5F033UU03
5F033VV09
5F033WW01
5F033XX00
5F038AR09
5F038AR13
5F038AR23
5F038CA02
5F038CD12
5F102GA17
5F102GB01
5F102GC02
5F102GD04
5F102GJ03
5F102GL03
(57)【要約】
【課題】フィールド抵抗体の螺旋方向における電界強度のばらつきを低減することができる半導体装置を提供する。
【解決手段】半導体装置１は、フィールド抵抗体２０を含む。フィールド抵抗体２０は、最内周部２０ａからの巻き数を基準にして複数の抵抗単位６１～６４に区分けしたときに、最内周部２０ａから最外周部２０ｂに向かって複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている。
【選択図】図１１
【解決手段】半導体装置１は、フィールド抵抗体２０を含む。フィールド抵抗体２０は、最内周部２０ａからの巻き数を基準にして複数の抵抗単位６１～６４に区分けしたときに、最内周部２０ａから最外周部２０ｂに向かって複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている。
【選択図】図１１
【特許請求の範囲】
【請求項1】
第１主面を有する半導体チップと、
前記第１主面の表面部に形成された第１電位領域と、
前記第１電位領域から離れて前記第１主面の表面部に形成され、前記第１電位領域よりも低い電位に接続される第２電位領域と、
前記第１主面の表面部において前記第１電位領域と前記第２電位領域との間に形成された第１導電型のドリフト領域と、
前記第１主面上で前記ドリフト領域を被覆するフィールド絶縁膜と、
前記フィールド絶縁膜上において前記第１主面の法線方向から見た平面視において、前記第１電位領域と前記第２電位領域との間に複数回巻回された螺旋構造を有し、かつ、前記第１電位領域に電気的に接続された高電位側端部および前記高電位側端部よりも低い電位に電気的に接続された低電位側端部を有するフィールド抵抗体とを含み、
前記高電位側端部が前記螺旋構造の最内部および最外部の一方であり、前記低電位側端部が前記最内部および前記最外部の他方であり、
前記フィールド抵抗体は、前記最内部からの巻き数を基準にして複数の抵抗単位に区分けしたときに、前記最内部から前記最外部に向かって前記複数の抵抗単位の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている、半導体装置。
前記第１主面の表面部に形成された第１電位領域と、
前記第１電位領域から離れて前記第１主面の表面部に形成され、前記第１電位領域よりも低い電位に接続される第２電位領域と、
前記第１主面の表面部において前記第１電位領域と前記第２電位領域との間に形成された第１導電型のドリフト領域と、
前記第１主面上で前記ドリフト領域を被覆するフィールド絶縁膜と、
前記フィールド絶縁膜上において前記第１主面の法線方向から見た平面視において、前記第１電位領域と前記第２電位領域との間に複数回巻回された螺旋構造を有し、かつ、前記第１電位領域に電気的に接続された高電位側端部および前記高電位側端部よりも低い電位に電気的に接続された低電位側端部を有するフィールド抵抗体とを含み、
前記高電位側端部が前記螺旋構造の最内部および最外部の一方であり、前記低電位側端部が前記最内部および前記最外部の他方であり、
前記フィールド抵抗体は、前記最内部からの巻き数を基準にして複数の抵抗単位に区分けしたときに、前記最内部から前記最外部に向かって前記複数の抵抗単位の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている、半導体装置。
【請求項2】
前記複数の抵抗単位は、前記最内部から１巻き単位ずつ順に対応しており、
前記複数の抵抗単位の単位長さ当たりの電気抵抗値は、前記最内部から前記最外部へ向かって１巻き増えるごとに低くなるように構成されている、請求項１に記載の半導体装置。
前記複数の抵抗単位の単位長さ当たりの電気抵抗値は、前記最内部から前記最外部へ向かって１巻き増えるごとに低くなるように構成されている、請求項１に記載の半導体装置。
【請求項3】
前記複数の抵抗単位は、前記最内部から前記螺旋構造の１巻き目の第１抵抗単位と、前記第１抵抗単位よりも外側の複数の外側抵抗単位とを含み、
前記第１抵抗単位全体の電気抵抗値に対する前記複数の外側抵抗単位それぞれの全体の電気抵抗値の誤差が±１０％以内である、請求項１または２に記載の半導体装置。
前記第１抵抗単位全体の電気抵抗値に対する前記複数の外側抵抗単位それぞれの全体の電気抵抗値の誤差が±１０％以内である、請求項１または２に記載の半導体装置。
【請求項4】
前記複数の抵抗単位は、前記最内部から前記螺旋構造の１巻き目の第１抵抗単位と、前記第１抵抗単位よりも外側の複数の外側抵抗単位とを含み、
前記高電位側端部と前記低電位側端部との間に電圧が印加されたときに、前記第１抵抗単位における電圧降下量に対する前記複数の外側抵抗単位のそれぞれにおける電圧降下量の誤差が±１０％以内である、請求項１または２に記載の半導体装置。
前記高電位側端部と前記低電位側端部との間に電圧が印加されたときに、前記第１抵抗単位における電圧降下量に対する前記複数の外側抵抗単位のそれぞれにおける電圧降下量の誤差が±１０％以内である、請求項１または２に記載の半導体装置。
【請求項5】
前記フィールド抵抗体は、前記最内部から前記最外部に向かう螺旋方向において、前記複数の抵抗単位の幅の平均値が段階的に大きくなるように構成されている、請求項１または２に記載の半導体装置。
【請求項6】
前記複数の抵抗単位は、第１抵抗単位と、前記螺旋方向において前記第１抵抗単位に連続する第２抵抗単位とを含み、
前記フィールド抵抗体は、前記平面視において前記螺旋方向に沿って延びる側縁を有し、
前記フィールド抵抗体の前記側縁は、前記平面視において、前記第１抵抗単位から前記第２抵抗単位に向かって前記フィールド抵抗体の幅が連続的に広くなるように傾斜している、請求項５に記載の半導体装置。
前記フィールド抵抗体は、前記平面視において前記螺旋方向に沿って延びる側縁を有し、
前記フィールド抵抗体の前記側縁は、前記平面視において、前記第１抵抗単位から前記第２抵抗単位に向かって前記フィールド抵抗体の幅が連続的に広くなるように傾斜している、請求項５に記載の半導体装置。
【請求項7】
前記フィールド抵抗体の一対の前記側縁が前記螺旋方向に沿って並んで延びており、
前記一対の側縁は、前記第１抵抗単位から前記第２抵抗単位に向かって互いに離れ、前記最外部へ向かって幅が広くなるテーパ形状を有する前記フィールド抵抗体を形成している、請求項６に記載の半導体装置。
前記一対の側縁は、前記第１抵抗単位から前記第２抵抗単位に向かって互いに離れ、前記最外部へ向かって幅が広くなるテーパ形状を有する前記フィールド抵抗体を形成している、請求項６に記載の半導体装置。
【請求項8】
前記フィールド抵抗体は、前記最内部において第１幅を有し、前記最外部において前記第１幅よりも広い第２幅を有しており、
前記フィールド抵抗体は、前記最内部から前記最外部に向かって、前記第１幅から前記第２幅へ連続的に幅が広くなる形状を有している、請求項７に記載の半導体装置。
前記フィールド抵抗体は、前記最内部から前記最外部に向かって、前記第１幅から前記第２幅へ連続的に幅が広くなる形状を有している、請求項７に記載の半導体装置。
【請求項9】
前記フィールド抵抗体の前記螺旋構造は、前記螺旋構造を横切る方向において内側から外側に向かって一定のスペース幅を有している、請求項８に記載の半導体装置。
【請求項10】
前記フィールド抵抗体の前記螺旋構造は、前記螺旋構造を横切る方向において内側から外側に向かって段階的に増減するスペース幅を有している、請求項８に記載の半導体装置。
【請求項11】
前記複数の抵抗単位は、第１抵抗単位と、前記最内部から前記最外部へ向かう螺旋方向において前記第１抵抗単位に連続する第２抵抗単位とを含み、
前記フィールド抵抗体は、前記平面視において前記螺旋方向に沿って延びる側縁を有し、
前記第１抵抗単位と前記第２抵抗単位との間には、前記第１抵抗単位の幅と前記第２抵抗単位の幅との差に起因する段差が形成されており、
前記第１抵抗単位の前記側縁は、前記段差を介して前記第２抵抗単位の前記側縁につながっている、請求項５に記載の半導体装置。
前記フィールド抵抗体は、前記平面視において前記螺旋方向に沿って延びる側縁を有し、
前記第１抵抗単位と前記第２抵抗単位との間には、前記第１抵抗単位の幅と前記第２抵抗単位の幅との差に起因する段差が形成されており、
前記第１抵抗単位の前記側縁は、前記段差を介して前記第２抵抗単位の前記側縁につながっている、請求項５に記載の半導体装置。
【請求項12】
前記複数の抵抗単位は、それぞれ、前記フィールド抵抗体の一部の除去によって形成された除去部を含み、
前記フィールド抵抗体は、前記最内部から前記最外部に向かう螺旋方向において、前記複数の抵抗単位のそれぞれの前記除去部のトータル平面面積が段階的に小さくなるように構成されている、請求項１または２に記載の半導体装置。
前記フィールド抵抗体は、前記最内部から前記最外部に向かう螺旋方向において、前記複数の抵抗単位のそれぞれの前記除去部のトータル平面面積が段階的に小さくなるように構成されている、請求項１または２に記載の半導体装置。
【請求項13】
前記複数の抵抗単位は、第１抵抗単位と、前記螺旋方向において前記第１抵抗単位に連続する第２抵抗単位とを含み、
前記フィールド抵抗体は、前記平面視において前記螺旋方向に沿って延びる側縁を有し、
前記除去部は、前記平面視において前記側縁の一部が凹むことによって形成された切り欠き部を含み、
前記第１抵抗単位の前記切り欠き部は、前記第２抵抗単位の前記切り欠き部よりも広い幅を有している、請求項１２に記載の半導体装置。
前記フィールド抵抗体は、前記平面視において前記螺旋方向に沿って延びる側縁を有し、
前記除去部は、前記平面視において前記側縁の一部が凹むことによって形成された切り欠き部を含み、
前記第１抵抗単位の前記切り欠き部は、前記第２抵抗単位の前記切り欠き部よりも広い幅を有している、請求項１２に記載の半導体装置。
【請求項14】
前記第１電位領域は、前記第１主面の表面部に形成された第１導電型のドレイン領域を含み、
前記第２電位領域は、前記第１主面の表面部に互いに電気的に接続されるように形成された第１導電型のソース領域および前記ソース領域を挟む少なくとも一対の第２導電型のゲート領域を含むソース／ゲート領域を含み、
前記フィールド抵抗体の前記低電位側端部がグランド電位に電気的に接続され、
前記フィールド抵抗体の前記高電位側端部が前記ドレイン領域に電気的に接続されている、請求項１または２に記載の半導体装置。
前記第２電位領域は、前記第１主面の表面部に互いに電気的に接続されるように形成された第１導電型のソース領域および前記ソース領域を挟む少なくとも一対の第２導電型のゲート領域を含むソース／ゲート領域を含み、
前記フィールド抵抗体の前記低電位側端部がグランド電位に電気的に接続され、
前記フィールド抵抗体の前記高電位側端部が前記ドレイン領域に電気的に接続されている、請求項１または２に記載の半導体装置。
【請求項15】
前記ドレイン領域は、前記フィールド抵抗体で取り囲まれた領域に形成され、
前記ソース／ゲート領域は、前記フィールド抵抗体の周囲の領域に形成されている、請求項１４に記載の半導体装置。
前記ソース／ゲート領域は、前記フィールド抵抗体の周囲の領域に形成されている、請求項１４に記載の半導体装置。
【請求項16】
前記フィールド抵抗体は、不純物を含有するポリシリコンにより形成されている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、半導体層、第１電極、第２電極、横型素子、ＬＯＣＯＳ酸化膜および抵抗性フィールドプレートを含む半導体装置を開示している。第１電極は、半導体層の表面の上に形成されている。第２電極は、第１電極から間隔を空けて半導体層の表面の上に形成されている。横型素子は、半導体層の表面の表層部において第１電極および第２電極の間の領域に形成され、第１電極および第２電極に電気的に接続されている。ＬＯＣＯＳ酸化膜は、半導体層の表面において横型素子を構成する各部を分離している。抵抗性フィールドプレートは、ＬＯＣＯＳ酸化膜の上に形成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１３／０７５８７７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態は、フィールド抵抗体の螺旋方向における電界強度のばらつきを低減することができる半導体装置を提供する。
【0005】
本開示の一実施形態は、フィールド抵抗体の螺旋方向の長さの変動に伴う耐圧変動を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0006】
本開示の一実施形態に係る半導体装置は、第１主面を有する半導体チップと、前記第１主面の表面部に形成された第１電位領域と、前記第１電位領域から離れて前記第１主面の表面部に形成され、前記第１電位領域よりも低い電位に接続される第２電位領域と、前記第１主面の表面部において前記第１電位領域と前記第２電位領域との間に形成された第１導電型のドリフト領域と、前記第１主面上で前記ドリフト領域を被覆するフィールド絶縁膜と、前記フィールド絶縁膜上において前記第１主面の法線方向から見た平面視において、前記第１電位領域と前記第２電位領域との間に複数回巻回された螺旋構造を有し、かつ、前記第１電位領域に電気的に接続された高電位側端部および前記高電位側端部よりも低い電位に電気的に接続された低電位側端部を有するフィールド抵抗体とを含み、前記高電位側端部が前記螺旋構造の最内部および最外部の一方であり、前記低電位側端部が前記最内部および前記最外部の他方であり、前記フィールド抵抗体は、前記最内部からの巻き数を基準にして複数の抵抗単位に区分けしたときに、前記最内部から前記最外部に向かって前記複数の抵抗単位の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている。
【発明の効果】
【0007】
本開示の一実施形態に係る半導体装置によれば、フィールド抵抗体の螺旋方向における電界強度のばらつきを低減することができる。
【0008】
本開示の一実施形態に係る半導体装置によれば、フィールド抵抗体の螺旋方向の長さの変動に伴う耐圧変動を抑制することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
【0011】
［半導体装置１の全体構成］
図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。
図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。
【0012】
図１を参照して、半導体装置１は、直方体形状に形成されたシリコン製のチップ２(半導体チップ)を含む。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。また、第１主面３および第２主面４の法線方向Ｚは、チップ２の厚さ方向を含む。第１側面５Ａおよび第２側面５Ｂは、第２方向Ｙに延び、第２方向Ｙに交差（具体的には直交）する第１方向Ｘに対向している。第３側面５Ｃおよび第４側面５Ｄは、第１方向Ｘに延び、第２方向Ｙに対向している。
【0013】
半導体装置１は、第１主面３に区画された複数のデバイス領域６を含む。複数のデバイス領域６の個数および配置は任意である。複数のデバイス領域６は、チップ２の内外の領域を利用して形成された機能デバイスをそれぞれ含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。
【0014】
半導体スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。
【0015】
複数のデバイス領域６は、少なくとも１つ（この形態では１つ）のトランジスタ領域７を含む（図１の領域II参照）。トランジスタ領域７は、この形態ではＪＦＥＴ１００（Junction Field Effect Transistor：接合型電界効果トランジスタ）を含む。ＪＦＥＴ１００は、この形態では、オフ状態において８００Ｖ以上のドレイン電圧ＶＤＳが印加可能な高耐圧デバイスを含む。以下、トランジスタ領域７の構造が具体的に説明される。
【0016】
［トランジスタ領域７（ＪＦＥＴ１００）の基本構造］
図２は、図１の領域IIの拡大図であって、フィールド抵抗体の螺旋構造を示す図である。図３は、図２のIII-III線に沿う縦断面図である。図４は、図３の一点鎖線IVにより囲まれた部分の拡大断面図である。図５は、図２の一点鎖線Vにより囲まれた部分の拡大平面図である。図６は、図５のVI-VI線に沿う縦断面図である。図７は、図５のVII-VII線に沿う縦断面図である。図８は、図５のVIII-VIII線に沿う縦断面図である。
図２は、図１の領域IIの拡大図であって、フィールド抵抗体の螺旋構造を示す図である。図３は、図２のIII-III線に沿う縦断面図である。図４は、図３の一点鎖線IVにより囲まれた部分の拡大断面図である。図５は、図２の一点鎖線Vにより囲まれた部分の拡大平面図である。図６は、図５のVI-VI線に沿う縦断面図である。図７は、図５のVII-VII線に沿う縦断面図である。図８は、図５のVIII-VIII線に沿う縦断面図である。
【0017】
【0018】
半導体装置１のチップ２は、ｐ型の基板８と、基板８上に形成されたｎ型のエピタキシャル層９とを含む。基板８は、たとえばｐ型不純物濃度が比較的低い値に設定された高抵抗シリコン基板である。基板８のｐ型不純物濃度は、たとえば１．０×１０１３ｃｍ－３以上１．０×１０１４ｃｍ－３以下である。エピタキシャル層９のｎ型不純物濃度は、たとえば１．０×１０１５ｃｍ－３以上１．０×１０１６ｃｍ－３以下である。エピタキシャル層９の厚さは、たとえば、１μｍ以上１０μｍ以下である。エピタキシャル層９の表面領域には、ドレイン領域１０が形成されている。
【0019】
図２を参照して、ドレイン領域１０は、平面視円環状に形成されている。ドレイン領域１０は、エピタキシャル層９のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ドレイン領域１０のｎ型不純物濃度は、たとえば１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下である。ドレイン領域１０の下方のエピタキシャル層９の表面領域には、ｎ型のドレイン側ウェル領域１１が形成されている。
【0020】
ドレイン側ウェル領域１１は、ドレイン領域１０の底部および側部を被覆しており、ドレイン領域１０に沿って平面視円環状に形成されている。ドレイン側ウェル領域１１は、エピタキシャル層９のｎ型不純物濃度よりも高くドレイン領域１０のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。ドレイン側ウェル領域１１のｎ型不純物濃度は、たとえば１．０×１０１６ｃｍ－３以上１．０×１０１７ｃｍ－３以下である。
【0021】
エピタキシャル層９の表面領域には、さらに、互いに電気的に接続されるように間隔を空けて交互に配列されたｎ型のソース領域１２およびｐ型のゲート領域１３を含むソース／ゲート領域１４が形成されている。ソース領域１２は、電気的に浮遊状態とされており、ゲート領域１３はグランドに電気的に接続されている。ドレイン領域１０が、相対的に高い電位に接続される第１電位領域と称される場合、ソース／ゲート領域１４は、ドレイン領域１０よりも低い電位に接続される第２電位領域と称されてもよい。
【0022】
図２を参照して、ソース／ゲート領域１４は、ドレイン領域１０の周囲に形成されている。この形態では、チップ２は、第１方向Ｘにおいてドレイン領域１０を挟んで対向する第１領域５１および第２領域５２と、第２方向Ｙにおいてドレイン領域１０を挟んで対向する第３領域５３および第４領域５４とを含む。ソース／ゲート領域１４は、第１領域５１、第２領域５２および第３領域５３の３箇所に選択的に配置されている。第１領域５１、第２領域５２および第３領域５３のソース／ゲート領域１４は、ドレイン領域１０の周方向に沿って互いに離れている。したがって、ＪＦＥＴ１００では、ドレイン領域１０から第１方向Ｘの両方向（紙面左右方向）と、第２方向Ｙの一方向（紙面上方向）との３方向に電流経路が形成される。
ソース／ゲート領域１４において、ソース領域１２は、平面視四角形状に形成されており、ドレイン領域１０のｎ型不純物濃度と略同一のｎ型不純物濃度を有している。一方、ゲート領域１３は、平面視四角形状に形成されており、基板８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ゲート領域１３のｐ型不純物濃度は、たとえば１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下である。
ソース／ゲート領域１４において、ソース領域１２は、平面視四角形状に形成されており、ドレイン領域１０のｎ型不純物濃度と略同一のｎ型不純物濃度を有している。一方、ゲート領域１３は、平面視四角形状に形成されており、基板８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ゲート領域１３のｐ型不純物濃度は、たとえば１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下である。
【0023】
図３～図７を参照して、ソース／ゲート領域１４は、ソース領域１２の下方のエピタキシャル層９の表面領域に形成されたｎ型のソース側ウェル領域１５と、ゲート領域１３の下方のエピタキシャル層９の表面領域に形成されたｐ型のゲート側ウェル領域１６とを含む。第１領域５１、第２領域５２および第３領域５３それぞれのソース／ゲート領域１４のソース側ウェル領域１５およびゲート側ウェル領域１６は、互いに物理的に離れている。これにより、第１領域５１、第２領域５２および第３領域５３のソース／ゲート領域１４は、互いに独立して形成されている。
【0024】
ソース側ウェル領域１５は、ソース領域１２の底部および側部を被覆しており、平面視においてソース領域１２を一つずつ取り囲むように間欠的に形成されている。ソース側ウェル領域１５は、ゲート側ウェル領域１６よりもドレイン領域１０側に張り出した張り出し部１５ａを有しており、平面視において四角形状に形成されている。ソース側ウェル領域１５の底部は、エピタキシャル層９内に位置している。ソース側ウェル領域１５は、ドレイン側ウェル領域１１のｎ型不純物濃度と略同一のｎ型不純物濃度を有している。したがって、ソース側ウェル領域１５は、ソース領域１２のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。
【0025】
一方、ゲート側ウェル領域１６は、ゲート領域１３の底部および側部を被覆しており、張り出し部１５ａを除くソース側ウェル領域１５の三方の側部および底部と接するようにエピタキシャル層９に形成されている。ゲート側ウェル領域１６は、張り出し部１５ａを除くソース側ウェル領域１５の三方の側部および底部との間でｐｎ接合部を形成している。
【0026】
より詳細には、ゲート側ウェル領域１６は、隣り合うソース側ウェル領域１５間でゲート領域１３の底部および側部を被覆する第１領域１６ａと、ソース側ウェル領域１５の張り出し部１５ａとは反対側において隣り合う第１領域１６ａを接続する第２領域１６ｂと、第１領域１６ａおよび第２領域１６ｂの下方に形成され、各ソース側ウェル領域１５の底部と接する第３領域１６ｃとを含む。
【0027】
この形態では、ゲート側ウェル領域１６の第１領域１６ａおよび第２領域１６ｂが同一のｐ型不純物濃度で形成されており、ゲート側ウェル領域１６の第３領域１６ｃが、第１領域１６ａおよび第２領域１６ｂのｐ型不純物濃度よりも高いｐ型不純物濃度で形成されている。第１領域１６ａおよび第２領域１６ｂのｐ型不純物濃度は、たとえば１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下である。第３領域１６ｃのｐ型不純物濃度は、たとえば１．０×１０１８ｃｍ－３以上１．０×１０１９ｃｍ－３以下である。
【0028】
ゲート側ウェル領域１６の第１領域１６ａは、その底部がエピタキシャル層９内に位置しており、平面視において四角形状に形成されている。ゲート側ウェル領域１６の第２領域１６ｂは、その底部がエピタキシャル層９内に位置しており、平面視円環状に形成されている。ゲート側ウェル領域１６の第３領域１６ｃは、基板８とエピタキシャル層９との境界を横切るようにチップ２内およびエピタキシャル層９内に形成されている。
【0029】
ゲート側ウェル領域１６の第３領域１６ｃの底部は、基板８内に位置している。ゲート側ウェル領域１６の第３領域１６ｃは、第１領域１６ａおよび第２領域１６ｂの各底部に加えて、ソース側ウェル領域１５の底部に接するように平面視円環状に形成されている。このようにして、ゲート側ウェル領域１６が、張り出し部１５ａを除くソース側ウェル領域１５の側部および底部との間でｐｎ接合部を形成している。
【0030】
ドレイン領域１０およびソース領域１２間を流れる電流は、ソース／ゲート領域１４に所定の制御電圧を印加することによって制御される。より詳細には、ソース領域１２に所定の制御電圧が印加されると、ソース側ウェル領域１５とゲート側ウェル領域１６とのｐｎ接合部から空乏層が拡がり、ソース領域１２およびソース側ウェル領域１５が空乏化される。これにより、ドレイン領域１０およびソース領域１２間の電流経路が閉ざされるため、ドレイン領域１０およびソース領域１２間に電流が流れなくなる。
【0031】
これとは反対に、ソース領域１２に対する制御電圧の印加が解除されると、ソース領域１２およびソース側ウェル領域１５の空乏化が解除される。これにより、ドレイン領域１０およびソース領域１２間の電流経路が開かれるため、ドレイン領域１０およびソース領域１２間に電流が流れるようになる。このようにして、ドレイン領域１０およびソース領域１２間を流れる電流が制御される。
【0032】
エピタキシャル層９の表面には、ドレイン領域１０およびソース／ゲート領域１４を選択的に露出させるフィールド絶縁膜５５が形成されている。フィールド絶縁膜５５は、ＬＯＣＯＳ（Local Oxidation Of Silicon）膜を含む。このフィールド絶縁膜５５には、ドレイン領域１０に取り囲まれた領域を被覆する平面視略楕円形状の内側フィールド絶縁膜５６と、ドレイン領域１０とソース／ゲート領域１４との間の領域を被覆する平面視円環状の外側フィールド絶縁膜５７とが含まれる。外側フィールド絶縁膜５７は、ソース側ウェル領域１５の張り出し部１５ａおよびゲート側ウェル領域１６のドレイン領域１０側の端部を被覆するように形成されている。
【0033】
エピタキシャル層９における外側フィールド絶縁膜５７の内周縁から外周縁までの領域がドリフト領域５８である。ドリフト領域５８の距離は、たとえば８０μｍ以上２００μｍ以下（この形態では、１２０μｍ程度）である。フィールド絶縁膜５５の厚さは、たとえば５０００Å以上１５０００Å以下（この形態では、８０００Å程度）である。
【0034】
外側フィールド絶縁膜５７上には、フィールド抵抗体２０が配置されている。フィールド抵抗体２０は、フィールドプレートと称されてもよい。フィールド抵抗体２０は、ドレイン領域１０とソース／ゲート領域１４との間に配置され、平面視において螺旋状に複数回巻回された構成を有している。
【0035】
フィールド抵抗体２０は、ドレイン領域１０を中心として、当該ドレイン領域１０側からソース／ゲート領域１４側に向けて予め定めた巻回ピッチで巻回されている。巻回ピッチとは、具体的には、フィールド抵抗体２０の延びる方向に直交する方向において、内側に位置するフィールド抵抗体２０の一部分と外側に位置するフィールド抵抗体２０の一部分との間の幅である。
【0036】
フィールド抵抗体２０は、ドレイン領域１０側に配置され、当該ドレイン領域１０に電気的に接続された最内周部２０ａと、ソース／ゲート領域１４側に配置され、グランドに電気的に接続された最外周部２０ｂと、最内周部２０ａと最外周部２０ｂとの間の本体部２０ｃとを有している。フィールド抵抗体２０は、ドレイン領域１０およびグランド間において所定の電気抵抗値を有する抵抗体膜として機能する。フィールド抵抗体２０の電気抵抗値は、たとえば２０ＭΩ以上１００ＭΩ以下（この形態では５０ＭΩ程度）であってもよい。
【0037】
フィールド抵抗体２０の最内周部２０ａとは、その内側にフィールド抵抗体２０が存在しない部分であり、たとえば、後述する第２コンタクト３７が接続される領域である。この形態では、第２コンタクト３７がドレイン領域１０の周囲に沿って環状に配列されており、フィールド抵抗体２０における第２コンタクト３７のコンタクト領域（最内周部２０ａ）がフィールド抵抗体２０の最も内側の一周分にほぼ相当する。一方で、第２コンタクト３７の数が少ない場合、最内周部２０ａはフィールド抵抗体２０の１／２周相当分、１／４周相当分等であってもよい。その場合、最内周部２０ａは、フィールド抵抗体２０の「最内部」、「内側コンタクト部」および「内側端部」等と称されてもよい。
【0038】
フィールド抵抗体２０の最外周部２０ｂとは、その外側にフィールド抵抗体２０が存在しない部分であり、たとえば、後述する第２コンタクト３７が接続される領域である。この形態では、第６コンタクト４３がドレイン領域１０の周囲に沿って環状に配列されており、フィールド抵抗体２０における第６コンタクト４３のコンタクト領域（最外周部２０ｂ）がフィールド抵抗体２０の最も外側の一周分にほぼ相当する。一方で、第６コンタクト４３の数が少ない場合、最外周部２０ｂはフィールド抵抗体２０の１／２周相当分、１／４周相当分等であってもよい。その場合、最外周部２０ｂは、フィールド抵抗体２０の「最外部」、「外側コンタクト部」および「外側端部」等と称されてもよい。
【0039】
フィールド抵抗体２０は、たとえば不純物添加によって導電性が付与されたポリシリコンを含む。ポリシリコンに添加される不純物は、燐であってもよい。この構成において、フィールド抵抗体２０の最内周部２０ａおよび最外周部２０ｂは、本体部２０ｃよりも不純物濃度が高くされていることが好ましい。これにより、最内周部２０ａおよび最外周部２０ｂに対するコンタクト抵抗を低減することができる。
【0040】
抵抗性のフィールド抵抗体２０であれば、フィールド抵抗体２０の電圧降下やフィールド抵抗体２０を流れる電流を検出することにより、ドレイン領域１０およびソース領域１２間の電圧や、ドレイン領域１０およびソース領域１２間を流れる電流を検出することが可能となる。つまり、抵抗性のフィールド抵抗体２０によれば、エピタキシャル層９等における電界の乱れを抑制したり局所的な電界集中の発生を抑制したりするというフィールド抵抗体２０の本来の機能を備えながらも、電流を検出する機能を持たせることが可能となる。よって、フィールド抵抗体２０を利用して検出された電圧値や電流値に基づいて、ソース／ゲート領域１４に対する制御電圧を調整したり、半導体装置１そのものの制御方法を調整したりすることができ、半導体装置１の汎用性や利便性を効果的に高めることが可能となる。
【0041】
外側フィールド絶縁膜５７上におけるソース／ゲート領域１４とフィールド抵抗体２０の最外周部２０ｂとの間の領域には、グランドに電気的に接続された最外周グランド導電体膜２１が配置されている。最外周グランド導電体膜２１は、フィールド抵抗体２０を取り囲む平面視環状とされている。最外周グランド導電体膜２１は、ゲート領域１３に電気的に接続されている一方で、フィールド抵抗体２０とは機械的な接続はなく、当該フィールド抵抗体２０から分離して形成されている。
【0042】
図５を参照して、最外周グランド導電体膜２１は、平面視においてソース側ウェル領域１５の張り出し部１５ａを横切っており、ソース側ウェル領域１５の張り出し部１５ａと重なっている。最外周グランド導電体膜２１は、不純物添加によって導電性が付与されたポリシリコンを含む。最外周グランド導電体膜２１は、フィールド抵抗体２０の最内周部２０ａおよび最外周部２０ｂと同一の不純物濃度で形成されていることが好ましい。
【0043】
図３、図４、図６、図７および図８を参照して、エピタキシャル層９上には、ドレイン領域１０に電気的に接続されるドレインメタル３０と、ゲート領域１３に電気的に接続されるゲートメタル３１と、ソース領域１２に電気的に接続されるソースメタル３２とが配置されている。なお、エピタキシャル層９上には、層間絶縁膜３３が複数積層されており、ドレインメタル３０、ゲートメタル３１およびソースメタル３２は、層間絶縁膜３３内に選択的に形成されている。
【0044】
図３および図４を参照して、ドレインメタル３０は、ドレイン領域１０上に配置された第１ドレインメタル３４と、第１ドレインメタル３４上に配置された第２ドレインメタル３５とを含む積層構造を有している。第１ドレインメタル３４は、ドレイン領域１０およびフィールド抵抗体２０の最内周部２０ａと対向するように配置されている。第１ドレインメタル３４は、第１コンタクト３６を介してドレイン領域１０に電気的に接続され、第２コンタクト３７を介して、フィールド抵抗体２０の最内周部２０ａに電気的に接続されている。第２ドレインメタル３５は、第３コンタクト３８を介して第１ドレインメタル３４に電気的に接続されている。
【0045】
図３、図４、図６、図７および図８を参照して、ゲートメタル３１は、ゲート領域１３上に配置された第１ゲートメタル３９と、第１ゲートメタル３９上に配置された第２ゲートメタル４０とを含む積層構造を有している。第１ゲートメタル３９は、ゲート領域１３、最外周グランド導電体膜２１およびフィールド抵抗体２０の最外周部２０ｂと対向するように配置されている。
【0046】
第１ゲートメタル３９は、第４コンタクト４１を介してゲート領域１３に電気的に接続され、第５コンタクト４２を介して最外周グランド導電体膜２１に電気的に接続され、第６コンタクト４３を介してフィールド抵抗体２０の最外周部２０ｂに電気的に接続されている。第２ゲートメタル４０は、たとえばグランド電位を供給するためのグランド電極（図示せず）に電気的に接続されており、第７コンタクト４４を介して第１ゲートメタル３９に電気的に接続されている。これにより、ゲート領域１３、フィールド抵抗体２０の最外周部２０ｂおよび最外周グランド導電体膜２１が同電位（グランド電位）とされている。
【0047】
つまり、この形態では、ゲートメタル３１（第１ゲートメタル３９）が、エピタキシャル層９上において、ゲート領域１３、フィールド抵抗体２０の最外周部２０ｂおよび最外周グランド導電体膜２１が同電位（グランド電位）となるように、それらを共通に接続する接続部材とされている。
【0048】
図７および図８を参照して、ソースメタル３２は、ソース領域１２上に配置された第１ソースメタル４５と、第１ソースメタル４５上に配置された第２ソースメタル４６とを含む積層構造を有している。第１ソースメタル４５は、ソース領域１２と対向するように配置されている。第１ソースメタル４５は、第８コンタクト４７を介してソース領域１２に電気的に接続されている。第２ソースメタル４６は、第９コンタクト４８を介して第１ソースメタル４５に電気的に接続されている。第２ソースメタル４６は、定常時においては電気的に浮遊状態とされている。所定の制御電圧が第２ソースメタル４６に印加されることによって、ドレイン領域１０およびソース領域１２間の電流の流れが制御される。
【0049】
図５～図７を参照して、外側フィールド絶縁膜５７上におけるフィールド抵抗体２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、グランドに電気的に接続された第２のグランド導電体膜５０が形成されている。ゲート領域１３、フィールド抵抗体２０の最外周部２０ｂおよび最外周グランド導電体膜２１に加えて、第２のグランド導電体膜５０が同電位（グランド電位）とされている。第２のグランド導電体膜５０は、半導体装置１の耐圧を向上させる。
【0050】
第２のグランド導電体膜５０は、フィールド抵抗体２０の最外周部２０ｂと最外周グランド導電体膜２１との間で、フィールド抵抗体２０を取り囲む平面視円環状に形成されている。第２のグランド導電体膜５０は、平面視においてソース側ウェル領域１５の張り出し部１５ａを横切っており、ソース側ウェル領域１５の張り出し部１５ａと重なっている。この形態では、第２のグランド導電体膜５０は、最外周グランド導電体膜２１の内周に沿って当該最外周グランド導電体膜２１と一体的に形成されている。このようにして、第２のグランド導電体膜５０は、最外周グランド導電体膜２１等と同電位とされている。
【0051】
このような構成において、エピタキシャル層９とソース側ウェル領域１５の張り出し部１５ａとの境界は、平面視において、第２のグランド導電体膜５０の内周縁とフィールド抵抗体２０の最外周部２０ｂとの間の領域に配置されている。したがって、フィールド抵抗体２０の最外周部２０ｂは、エピタキシャル層９とソース側ウェル領域１５の張り出し部１５ａとの境界よりもドレイン領域１０側に配置されている。
【0052】
［フィールド抵抗体２０の形状パターンの説明］
次に、図９～図２１を参照して、フィールド抵抗体２０の形状パターンについて詳細な説明を加える。なお、図９～図２１のフィールド抵抗体２０は、フィールド抵抗体２０の形状パターンの明瞭化のため、図１～図８で描かれたフィールド抵抗体２０をさらに模式化している。図９～図２１のフィールド抵抗体２０と、図１～図８のフィールド抵抗体２０との縮尺等は必ずしも一致していないことを付記しておく。たとえば、図９～図２１では、フィールド抵抗体２０の最内周部２０ａおよび最外周部２０ｂは、それぞれ、フィールド抵抗体２０の１巻きに対して比較的に短く形成された内側端部２０ｄおよび外側端部２０ｅとして描かれている。
＜第１形状パターン＞
図９は、フィールド抵抗体２０の第１形状パターンを示す図である。図１０は、図９のフィールド抵抗体２０の模式的な展開図である。図１０は、図９のフィールド抵抗体２０の幅の変化を詳細に説明するための図であり、図９との縮尺等は一致していないことを付記しておく。
次に、図９～図２１を参照して、フィールド抵抗体２０の形状パターンについて詳細な説明を加える。なお、図９～図２１のフィールド抵抗体２０は、フィールド抵抗体２０の形状パターンの明瞭化のため、図１～図８で描かれたフィールド抵抗体２０をさらに模式化している。図９～図２１のフィールド抵抗体２０と、図１～図８のフィールド抵抗体２０との縮尺等は必ずしも一致していないことを付記しておく。たとえば、図９～図２１では、フィールド抵抗体２０の最内周部２０ａおよび最外周部２０ｂは、それぞれ、フィールド抵抗体２０の１巻きに対して比較的に短く形成された内側端部２０ｄおよび外側端部２０ｅとして描かれている。
＜第１形状パターン＞
図９は、フィールド抵抗体２０の第１形状パターンを示す図である。図１０は、図９のフィールド抵抗体２０の模式的な展開図である。図１０は、図９のフィールド抵抗体２０の幅の変化を詳細に説明するための図であり、図９との縮尺等は一致していないことを付記しておく。
【0053】
図９を参照して、フィールド抵抗体２０は、ドレイン領域１０を中心として、当該ドレイン領域１０側からソース／ゲート領域１４側に向けて複数回巻回された構成を有している。フィールド抵抗体２０の巻き数は、図９では４巻きであるが、特に制限はない。ＪＦＥＴ１００のサイズによって異なるが、たとえば、フィールド抵抗体２０の巻き数は、１０巻き以上４０巻き以下、好ましくは、１５巻き以上３０巻き以下であってもよい。フィールド抵抗体２０の巻き数は、たとえば、所定の基準線５９から、ドレイン領域１０の周囲を取り囲むように一周したフィールド抵抗体２０が再び基準線５９に戻るまでの部分の数であってもよい。基準線５９は、フィールド抵抗体２０の最内周部２０ａと本体部２０ｃとの境界６５からフィールド抵抗体２０を横切る方向に引いたラインであってもよい。
【0054】
この形態では、フィールド抵抗体２０は、最内周部２０ａからの巻き数を基準にして、複数の抵抗単位に区分けすることができる。図９のフィールド抵抗体２０の巻き数が４巻きであるので、当該フィールド抵抗体２０は、最内周部２０ａから順に、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４を含んでいてもよい。フィールド抵抗体２０の巻き数が４巻きを超える場合、フィールド抵抗体２０は、ｎ個（ｎ＝自然数）の抵抗単位を含んでいてもよい。つまり、フィールド抵抗体２０は、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３、第４抵抗単位６４、第５抵抗単位・・・第ｎ抵抗単位を含んでいてもよい。
【0055】
フィールド抵抗体２０の螺旋方向（最内周部２０ａから最外周部２０ｂに向かう方向）において隣り合う抵抗単位の境界６７，６８，６９は、基準線５９に設定されていてもよい。境界６７は、第１抵抗単位６１と第２抵抗単位６２との境界であり、境界６８は、第２抵抗単位６２と第３抵抗単位６３との境界であり、境界６９は、第３抵抗単位６３と第４抵抗単位６４との境界であってもよい。
【0056】
図９のフィールド抵抗体２０の巻回ピッチは、第１ピッチＰ１、第２ピッチＰ２および第３ピッチＰ３を含んでいてもよい。第１ピッチＰ１は、第１抵抗単位６１と第２抵抗単位６２との間のスペース幅であり、第２ピッチＰ２は、第２抵抗単位６２と第３抵抗単位６３との間のスペース幅であり、第３ピッチＰ３は、第３抵抗単位６３と第４抵抗単位６４との間のスペース幅であってもよい。この形態では、巻回ピッチは、フィールド抵抗体２０を横切る方向において内側から外側に向かって一定である。言い換えれば、Ｐ１＝Ｐ２＝Ｐ３である。第１～第３ピッチＰ１～Ｐ３は、たとえば、１μｍ以上３μｍ以下であってもよい。
【0057】
図９および図１０を参照して、フィールド抵抗体２０は、フィールド抵抗体２０の螺旋方向において最内周部２０ａから最外周部２０ｂに至るまで、一定の幅Ｗ１を有している。フィールド抵抗体２０の本体部２０ｃは、最内周部２０ａとの境界６５において幅Ｗ１を有し、かつ最外周部２０ｂとの境界６６において幅Ｗ１を有しており、境界６５から境界６６までの全体にわたって、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４のいずれもが、一定の幅Ｗ１を有している。幅Ｗ１は、たとえば、１μｍ以上３μｍ以下であってもよい。
【0058】
より具体的には、フィールド抵抗体２０は、螺旋方向に沿って並んで延びる一対の側縁７０を有している。一対の側縁７０は、内側の側縁７０ａおよび外側の側縁７０ｂを含んでいてもよい。この形態では、一対の側縁７０が最内周部２０ａから最外周部２０ｂに至るまで互いに平行に延びることによって、一定の幅Ｗ１を有するフィールド抵抗体２０が形成されている。
【0059】
フィールド抵抗体２０の螺旋方向の長さに関して、複数の抵抗単位６１～６４を比較すると、相対的に内側に配置されている内側抵抗単位の長さは、相対的に外側に配置されている外側抵抗単位の長さよりも長くなる。この形態では、第１抵抗単位６１の長さをＬ１、第２抵抗単位６２の長さをＬ２、第３抵抗単位６３の長さをＬ３、第４抵抗単位６４の長さをＬ４とすると、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４が成り立つ。
＜第２～第４形状パターン＞
図１１～図１３は、それぞれ、フィールド抵抗体２０の第２～第４形状パターンを示す図である。図１４は、図１１～図１３のフィールド抵抗体２０の模式的な展開図である。図１４は、図１１～図１３のフィールド抵抗体２０の幅の変化を詳細に説明するための図であり、図１１～図１３との縮尺等は一致していないことを付記しておく。
＜第２～第４形状パターン＞
図１１～図１３は、それぞれ、フィールド抵抗体２０の第２～第４形状パターンを示す図である。図１４は、図１１～図１３のフィールド抵抗体２０の模式的な展開図である。図１４は、図１１～図１３のフィールド抵抗体２０の幅の変化を詳細に説明するための図であり、図１１～図１３との縮尺等は一致していないことを付記しておく。
【0060】
この形態では、フィールド抵抗体２０は、最内周部２０ａから最外周部２０ｂに向かう螺旋方向において、複数の抵抗単位６１～６４の幅の平均値が段階的に大きくなるように構成されている。より具体的には、図１４に示すように、フィールド抵抗体２０の一対の側縁７０が、螺旋方向において、最外周部２０ｂへ近づくにしたがって互いに離れている。これにより、フィールド抵抗体２０は、境界６５から境界６６に向かって連続的に幅が広くなるテーパ形状を有している。たとえば、フィールド抵抗体２０は、境界６５において幅Ｗ２を有し、境界６７において幅Ｗ３を有し、境界６８において幅Ｗ４を有し、幅６９において幅Ｗ５を有し、境界６６において幅Ｗ６を有している。テーパ形状のフィールド抵抗体２０では、Ｗ２＜Ｗ３＜Ｗ４＜Ｗ５＜Ｗ６である。第１抵抗単位６１の幅はＷ２からＷ３の間で漸増し、第２抵抗単位６２の幅はＷ３からＷ４の間で漸増し、第３抵抗単位６３の幅はＷ４からＷ５の間で漸増し、第４抵抗単位６４の幅はＷ５からＷ６の間で漸増する。幅Ｗ２～幅Ｗ６は、たとえば、１μｍ以上３μｍ以下の範囲であり、かつＷ２＜Ｗ３＜Ｗ４＜Ｗ５＜Ｗ６を満たしていてもよい。
【0061】
フィールド抵抗体２０のピッチに関して、図１１の形態では、第１～第３ピッチＰ１～Ｐ３は、フィールド抵抗体２０を横切る方向において内側から外側に向かって段階的に減少している。したがって、Ｐ１＞Ｐ２＞Ｐ３である。図１２の形態では、第１～第４ピッチＰ１～Ｐは、フィールド抵抗体２０を横切る方向において内側から外側に向かって段階的に増加している。したがって、Ｐ１＜Ｐ２＜Ｐ３である。図１３の形態では、図９の形態と同様に、第１～第３ピッチＰ１～Ｐ３は、フィールド抵抗体２０を横切る方向において内側から外側に向かって一定である。したがって、Ｐ１＝Ｐ２＝Ｐ３である。
＜第５形状パターン＞
図１５は、フィールド抵抗体２０の第５形状パターンを示す図である。図１６は、図１５のフィールド抵抗体２０の模式的な展開図である。図１６は、図１５のフィールド抵抗体２０の幅の変化を詳細に説明するための図であり、図１５との縮尺等は一致していないことを付記しておく。
＜第５形状パターン＞
図１５は、フィールド抵抗体２０の第５形状パターンを示す図である。図１６は、図１５のフィールド抵抗体２０の模式的な展開図である。図１６は、図１５のフィールド抵抗体２０の幅の変化を詳細に説明するための図であり、図１５との縮尺等は一致していないことを付記しておく。
【0062】
この形態では、フィールド抵抗体２０は、最内周部２０ａから最外周部２０ｂに向かう螺旋方向において、複数の抵抗単位６１～６４の幅の平均値が段階的に大きくなるように構成されているが、図１１～図１３のフィールド抵抗体２０とは異なる形状パターンを有している。たとえば、図１１～図１３のフィールド抵抗体２０の幅が連続的に広くなるのに対し、図１５のフィールド抵抗体２０の幅は、段階的に広くなる。図１５および図１６の形態では、フィールド抵抗体２０の幅は、螺旋方向において隣り合う抵抗単位の境界を最外周部２０ｂ側に跨ぐたびに、段階的に広くなる。各抵抗単位の幅は一定であってもよい。つまり、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４は、それぞれ、一定の幅Ｗ７、Ｗ８、Ｗ９およびＷ１０（Ｗ７＜Ｗ８＜Ｗ９＜Ｗ１０）を有している。幅Ｗ７～幅Ｗ１０は、たとえば、１μｍ以上３μｍ以下の範囲であり、かつＷ７＜Ｗ８＜Ｗ９＜Ｗ１０を満たしていてもよい。
【0063】
図１６を参照して、境界６７、境界６８および境界６９には、それぞれ、螺旋方向に隣り合う抵抗単位の幅の差に起因する複数の段差が形成されている。複数の段差は、第１段差７１、第２段差７２および第３段差７３を含んでいてもよい。第１段差７１は幅Ｗ７と幅Ｗ８との差に起因する段差であり、第２段差７２は幅Ｗ８と幅Ｗ９との差に起因する段差であり、第３段差７３は幅Ｗ９と幅Ｗ１０との差に起因する段差である。フィールド抵抗体２０の一対の側縁７０は、第１～第３段差７１～７３を介して、最内周部２０ａから最外周部２０ｂまで連続している。
【0064】
第１～第３段差７１～７３は、それぞれ、内側の側縁７０ａおよび外側の側縁７０ｂに１つずつ形成されている。むろん、第１～第３段差７１～７３は、それぞれ一対ずつ形成されていなくてもよく、たとえば、内側の側縁７０ａまたは外側の側縁７０ｂに選択的に形成されていてもよい。この場合、第１～第３段差７１～７３は、全てが内側の側縁７０ａまたは外側の側縁７０ｂに形成されていなくてもよい。たとえば、螺旋方向において、第１～第３段差７１～７３が、一方の側縁７０（たとえば、内側の側縁７０ａ）および他方の側縁７０（たとえば、外側の側縁７０ｂ）に交互に形成されていてもよい。
【0065】
フィールド抵抗体２０のピッチに関して、図１５の形態では、第１～第３ピッチＰ１～Ｐ３は、フィールド抵抗体２０を横切る方向において内側から外側に向かって段階的に減少している。したがって、Ｐ１＞Ｐ２＞Ｐ３である。図示は省略するが、この形態での第１～第４ピッチＰ１～Ｐは、図１２に示すようにＰ１＜Ｐ２＜Ｐ３であってもよいし、図１３に示すようにＰ１＝Ｐ２＝Ｐ３であってもよい。
＜第６および第７形状パターン＞
図１７は、フィールド抵抗体２０の第６形状パターンを示す図である。図１８は、フィールド抵抗体２０の第７形状パターンを示す図である。図１９は、図１７の一点鎖線XIVで囲まれた部分の拡大図である。
＜第６および第７形状パターン＞
図１７は、フィールド抵抗体２０の第６形状パターンを示す図である。図１８は、フィールド抵抗体２０の第７形状パターンを示す図である。図１９は、図１７の一点鎖線XIVで囲まれた部分の拡大図である。
【0066】
この形態では、フィールド抵抗体２０の第１～第３ピッチＰ１～Ｐ３は、図９の形態と同様に、フィールド抵抗体２０を横切る方向において内側から外側に向かって一定である。したがって、Ｐ１＝Ｐ２＝Ｐ３である。また、フィールド抵抗体２０は、図９のフィールド抵抗体２０と同様に、螺旋方向において最内周部２０ａから最外周部２０ｂに至るまで、一定の幅Ｗ１を有している。
【0067】
図９の形態とは異なり、図１７および図１８のフィールド抵抗体２０には、フィールド抵抗体２０が部分的に除去されることによって複数の切り欠き部７４が形成されている。各切り欠き部７４は、平面視において、フィールド抵抗体２０を分断せず、選択的に凹部を形成する。これにより、フィールド抵抗体２０は、螺旋方向において選択的に狭い幅を有する部分を有している。たとえば、図１９を参照して、フィールド抵抗体２０は、幅Ｗ１が維持された第１部分７５と、切り欠き部７４によって幅Ｗ１よりも狭い幅を有する第２部分７６とを一体的に有していてもよい。
【0068】
この形態では、複数の切り欠き部７４は、内側の側縁７０ａおよび外側の側縁７０ｂ
のうち内側の側縁７０ａに選択的に形成されている。むろん、複数の切り欠き部７４は、外側の側縁７０ｂに選択的に形成されていてもよいし、内側の側縁７０ａおよび外側の側縁７０ｂの両方に形成されていてもよい。この場合、複数の切り欠き部７４は、螺旋方向において、一方の側縁７０（たとえば、内側の側縁７０ａ）および他方の側縁７０（たとえば、外側の側縁７０ｂ）に交互に形成されていてもよい。
のうち内側の側縁７０ａに選択的に形成されている。むろん、複数の切り欠き部７４は、外側の側縁７０ｂに選択的に形成されていてもよいし、内側の側縁７０ａおよび外側の側縁７０ｂの両方に形成されていてもよい。この場合、複数の切り欠き部７４は、螺旋方向において、一方の側縁７０（たとえば、内側の側縁７０ａ）および他方の側縁７０（たとえば、外側の側縁７０ｂ）に交互に形成されていてもよい。
【0069】
第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４には、それぞれ、少なくとも１つの切り欠き部７４が形成されている。各抵抗単位に形成される切り欠き部７４の数は、各抵抗単位に要求される電気抵抗値によって異なるが、図１７の形態では、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４に同数ずつ（図１７では、２つずつ）の切り欠き部７４が形成されている。
【0070】
また、図１７の形態では、螺旋方向において、複数の抵抗単位６１～６４のそれぞれの切り欠き部７４のトータル平面面積が段階的に小さくなるように、フィールド抵抗体２０が構成されている。図１９を参照して、複数の抵抗単位６１～６４における各切り欠き部７４の平面面積は、切り欠き部７４によって除去された面積Ｓ１～Ｓ４に相当する。図１７の形態では、複数の抵抗単位６１～６４に同数ずつの切り欠き部７４が形成されているので、各切り欠き部７４の長さを一定にしつつ、幅を調整することによってトータル平面面積の差を設けている。たとえば、図１９に示すように、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４の順に、切り欠き部７４の幅が段階的に狭くされている。
【0071】
この形態では、第１抵抗単位６１の切り欠き部７４の幅をＷ１１、第２抵抗単位６２の切り欠き部７４の幅をＷ１２、第３抵抗単位６３の切り欠き部７４の幅をＷ１３、第４抵抗単位６４の切り欠き部７４の幅をＷ１４とすると、Ｗ１１＞Ｗ１２＞Ｗ１３＞Ｗ１４が成り立つ。したがって、各抵抗単位６１～６４の第２部分７６の幅に関して、Ｗ２１＜Ｗ２２＜Ｗ２３＜Ｗ２４が成り立つ。Ｗ２１は第１抵抗単位６１の第２部分７６の幅であり、Ｗ２２は第２抵抗単位６２の第２部分７６の幅であり、Ｗ２３は第３抵抗単位６３の第２部分７６の幅であり、Ｗ２４は第４抵抗単位６４の第２部分７６の幅である。
【0072】
幅Ｗ１１～幅Ｗ１４は、たとえば、０．５μｍ以上１μｍ以下の範囲であり、かつＷ１１＞Ｗ１２＞Ｗ１３＞Ｗ１４を満たしていてもよい。幅Ｗ２１～幅Ｗ２４は、たとえば、０．５μｍ以上１μｍ以下の範囲であり、かつＷ２１＜Ｗ２２＜Ｗ２３＜Ｗ２４を満たしていてもよい。
【0073】
これにより、第１抵抗単位６１の切り欠き部７４のトータル平面面積Ｓ１Ｔ（＝Ｓ１×切り欠き部７４の数）、第２抵抗単位６２の切り欠き部７４のトータル平面面積Ｓ２Ｔ（＝Ｓ２×切り欠き部７４の数）、第３抵抗単位６３の切り欠き部７４のトータル平面面積Ｓ３Ｔ（＝Ｓ３×切り欠き部７４の数）および第４抵抗単位６４の切り欠き部７４のトータル平面面積Ｓ４Ｔ（＝Ｓ４×切り欠き部７４の数）を比較すると、Ｓ１Ｔ＞Ｓ２Ｔ＞Ｓ３Ｔ＞Ｓ４Ｔが成り立つ。
【0074】
一方、図１８の形態では、複数の抵抗単位６１～６４に同じ長さおよび幅を有する切り欠き部７４が形成されているので、複数の抵抗単位６１～６４ごとの切り欠き部７４の数を調整することによってトータル平面面積の差を設けている。たとえば、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４の順に、切り欠き部７４の数が段階的に少なくされている。たとえば、図１８では、第１抵抗単位６１の切り欠き部７４が４つであり、第２抵抗単位６２の切り欠き部７４が３つであり、第３抵抗単位６３の切り欠き部７４が２つであり、第４抵抗単位６４の切り欠き部７４が１つである。
【0075】
【0076】
【0077】
図２０の第１形状パターンでは、切り欠き部７４は、平面視略四角形状に形成されている。切り欠き部７４の形成により、フィールド抵抗体２０の側縁７０は、凹み側縁７７と、本体側縁７８とを含んでいてもよい。凹み側縁７７は、平面視において切り欠き部７４の内部の側縁である。本体側縁７８は、凹み側縁７７に連続し、螺旋構造の輪郭を描く側縁である。平面視略四角形状の切り欠き部７４では、凹み側縁７７は、さらに、螺旋方向に沿って延びる縦側縁７９と、螺旋方向に交差する方向に延びる一対の横側縁８０とを含んでいる。
【0078】
本体側縁７８は、一対の横側縁８０に対して直交している。本体側縁７８と一対の横側縁８０との交差部に形成された角部８１は、曲線部によって形成された頂部８２を有している。言い換えれば、角部８１の頂部８２は、ラウンド形状を有している。縦側縁７９は、一対の横側縁８０に対して直交している。縦側縁７９と一対の横側縁８０との交差部に形成された角部８３は、曲線部によって形成された頂部８４を有している。言い換えれば、角部８３の頂部８４は、ラウンド形状を有している。このように、側縁の交差部をラウンド形状にすることによって、交差部（図２０では、角部８１，８３）における電界集中を抑制することができる。
【0079】
次に、図２１の第２形状パターンでは、切り欠き部７４は、平面視略三角形状に形成されている。平面視略三角形状の切り欠き部７４では、一対の凹み側縁７７が、三角形の２辺を形成している。
【0080】
本体側縁７８は、凹み側縁７７に対して９０°を超える角度θ１で交差している。θ１は、たとえば、１００°以上１５０°以下であってもよい。本体側縁７８と凹み側縁７７との交差部に形成された角部８５は、曲線部によって形成された頂部８６を有している。言い換えれば、角部８５の頂部８６は、ラウンド形状を有している。一対の凹み側縁７７同士は、９０°を超える角度θ２で交差している。θ２は、たとえば、１００°以上１５０°以下であってもよい。一対の凹み側縁７７の間の交差部に形成された角部８７は、曲線部によって形成された頂部８８を有している。言い換えれば、角部８７の頂部８８は、ラウンド形状を有している。このように、側縁の交差部の角度θ１および角度θ２を９０°を超える角度とし、かつ交差部の形状をラウンド形状にすることによって、交差部（図２１では、角部８５，８７）における電界集中を一層抑制することができる。
【0081】
次に、図２２の第３形状パターンでは、切り欠き部７４は、平面視略半楕円形状に形成されている。平面視略半楕円形状の切り欠き部７４では、曲線状の凹み側縁７７が、楕円の周縁を形成している。
【0082】
本体側縁７８は、凹み側縁７７に対して９０°を超える角度θ３で交差している。θ３は、たとえば、１００°以上１５０°以下であってもよい。本体側縁７８と凹み側縁７７との交差部に形成された角部８９は、曲線部によって形成された頂部９０を有している。言い換えれば、角部８９の頂部９０は、ラウンド形状を有している。このように、側縁の交差部の角度θ３を９０°を超える角度とし、かつ凹み側縁７７を全体的に曲線状にすることによって、交差部（図２１では、角部８９）および切り欠き部７４内部での電界集中を一層抑制することができる。
【0083】
【0084】
前述の通り、各デバイス領域６には、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイス等の様々なデバイスが形成される。デバイスのサイズは、各デバイスに要求される設計値に応じて適宜調整される。たとえば、大電流を流す仕様では、デバイスのサイズを大きくして電流経路を広くする場合がある。前述のＪＦＥＴ１００であれば、３箇所に設けられたソース／ゲート領域１４のうち、フィールド抵抗体２０の第１方向Ｘの両側のソース／ゲート領域１４のサイズを第２方向Ｙに沿って大きくすることによって、第１方向Ｘに沿って流れるＪＦＥＴ１００の電流経路を大きく確保することができる。これにより、大電流を流すことが可能なＪＦＥＴ１００を提供することができる。
【0085】
図２３～図２５を参照して、サイズＡ、サイズＢおよびサイズＣのＪＦＥＴ１００では、第２方向Ｙにおけるソース／ゲート領域１４の長さＬＡ～ＬＣの大小関係が、ＬＡ＞ＬＢ＞ＬＣである。これにより、サイズＡ～Ｃの大小関係は、サイズＡ＞サイズＢ＞サイズＣと定義できる。図２３～図２５では、第１方向ＸにおけるＪＦＥＴ１００のサイズは同じである。つまり、サイズＡ～ＣのＪＦＥＴ１００の残り１つのソース／ゲート領域１４の第１方向Ｘにおける長さを比べると、互いに同じである。
【0086】
ＪＦＥＴ１００のサイズ変化に伴い、ソース／ゲート領域１４とドレイン領域１０との間に配置されたフィールド抵抗体２０のサイズが変化する。上記のように、サイズＣ、サイズＢおよびサイズＡの順にＪＦＥＴ１００が大きくなるにしたがって、フィールド抵抗体２０のサイズも大きくなる。フィールド抵抗体２０のサイズは、フィールド抵抗体２０の１巻き当たりの長さを比較することによって大小関係を求めることができる。たとえば、サイズＡのＪＦＥＴ１００は、サイズＢおよびサイズＣのＪＦＥＴ１００に比べて第２方向Ｙのサイズが大きい。したがって、ドレイン領域１０（図２の最内周部２０ａ）から数えたフィールド抵抗体２０の位置の序数が同じであれば、当該位置のフィールド抵抗体２０の１巻き当たりの長さは、サイズＢおよびサイズＣにＪＦＥＴ１００に比べて、サイズＡのＪＦＥＴ１００の方が大きくなる。
【0087】
たとえば、サイズＡのＪＦＥＴ１００におけるフィールド抵抗体２０の３巻き目の長さは、サイズＢのＪＦＥＴ１００におけるフィールド抵抗体２０の３巻き目の長さよりも長い。同様に、サイズＢのＪＦＥＴ１００におけるフィールド抵抗体２０の３巻き目の長さは、サイズＣのＪＦＥＴ１００におけるフィールド抵抗体２０の３巻き目の長さよりも長い。
【0088】
次に、サイズＡ～ＣのＪＥＦＴ１００のそれぞれの耐圧をシミュレーションで求めたところ、図２６の結果が得られた。図２６は、ＪＦＥＴ１００のサイズと耐圧との関係をサイズごとに示すグラフである。図２６の横軸は、ＪＦＥＴ１００のサイズを示しており、左側ほど小さいサイズであり、右側ほど大きいサイズである。図２６の縦軸は、ＪＦＥＴ１００の耐圧を示しており、上側ほど耐圧が高く、下側ほど耐圧が低い。図２６では、各サイズＡ～ＣのＪＦＥＴ１００の耐圧を複数の条件でシミュレーションし、条件ごとのプロットによって示している。図２６を参照して、条件ごとに各サイズＡ～ＣのＪＦＥＴ１００の耐圧にばらつきがあるものの、ＪＦＥＴ１００のサイズが小さくなるにしたがって、耐圧が低下する傾向であることが分かった。
【0089】
次に、サイズＡおよびＣのＪＥＦＴ１００のフィールド抵抗体２０の電圧降下について分析した。具体的には、各フィールド抵抗体２０のドレイン側（最内周部２０ａ側）からの螺旋構造の巻き数と、電圧降下量との関係をシミュレーションで求めたところ、図２７の結果が得られた。シミュレーションでは、フィールド抵抗体２０のソース側（最外周部２０ｂ）をグランド電位に固定し、ドレイン側（最内周部２０ａ）に正の電圧を印加する設定とした。また、フィールド抵抗体２０の巻き数が１７巻きである条件を設定した。
【0090】
図２７は、ドレイン側からの螺旋構造の巻き数と電圧降下との関係を示すグラフである。図２７の横軸は、各フィールド抵抗体２０のドレイン側（最内周部２０ａ側）からの螺旋構造の巻き数を示しており、ドレイン側から何巻き目かを示す。図２７の縦軸は、フィールド抵抗体２０の一周ごとの電圧降下量を示している。
【0091】
図２７を参照して、サイズＡのＪＦＥＴ１００とサイズＣのＪＦＥＴ１００とを比較すると、サイズＣのＪＦＥＴ１００の方が、フィールド抵抗体２０の内側と外側との電圧降下量の差が大きくなることが分かった。たとえば図２７では、サイズＡのＪＦＥＴ１００の１巻き目と１７巻き目の電圧降下量の差が１４Ｖ（＝６０Ｖ－４６Ｖ）であるのに対し、サイズＣのＪＦＥＴ１００の１巻き目と１７巻き目の電圧降下量の差が２６Ｖ（＝６６Ｖ－４０Ｖ）であった。このような電圧降下量の差は、たとえば、電界強度の差として現れる。電界強度の差について、図２８および図２９を参照して説明を加える。
【0092】
図２８は、ＪＦＥＴ１００における各位置での電界強度を示す図である。図２８の横軸は、ソース－ドレイン間におけるＪＦＥＴ１００の各位置を示しており、左側ほどソース／ゲート領域１４に近く、右側ほどドレイン領域１０に近い位置である。図２８の縦軸は、ＪＦＥＴ１００の電界強度の大きさを示している。図２８では、サイズＡ～ＣのＪＦＥＴ１００の電界強度を１つのグラフで示すことによって、ＪＦＥＴ１００における電界強度分布の包括的な傾向を示している。図２８のグラフでは、上側を向く複数のピークＰ１および下側を向く複数のピークＰ２が交互に現れている。ピークＰ１の位置は、フィールド抵抗体２０が配置された位置である。たとえば、最も高いピークＰ１は、ドレイン側（最内周部２０ａ側）から１７巻き目のフィールド抵抗体２０が配置された位置である。
【0093】
図２９は、図２８の一点鎖線で囲まれた部分の拡大図であって、サイズＡ～ＣのＪＦＥＴ１００の電界強度を比較するための図である。図２９では、サイズＡ～ＣのＪＦＥＴ１００の電界強度の差をミクロな視点で示している。図２９のグラフにおいて、ピークＰＡはサイズＡのＪＦＥＴ１００の電界強度のピークであり、ピークＰＢはサイズＢのＪＦＥＴ１００の電界強度のピークであり、ピークＰＣはサイズＣのＪＦＥＴ１００の電界強度のピークである。
【0094】
図２８および図２９を参照して、各サイズＡ～ＣのＪＦＥＴ１００ともに、ソース側で電界強度が大きくなる傾向があることが共通している。一方、サイズＡ、サイズＢおよびサイズＣの順にＪＦＥＴ１００のサイズが小さくなるにしたがって、電界強度のピークが大きくなることが分かった。
【0095】
［ＪＦＥＴ１００のサイズ違いに起因する耐圧変動を抑制する対策の一例］
以上、図２３～図２９を用いた分析結果から、フィールド抵抗体２０の螺旋構造のサイズが小さいほど、螺旋構造の１巻き分での電圧降下量が大きくなるため（図２７参照）、フィールド抵抗体２０の内側と外側との電圧降下量の差が大きくなることが分かった。その結果、螺旋構造の最内周部２０ａから最外周部２０ｂまでの経路において、電界強度に大きなばらつきが生じる場合がある（図２９参照）。つまり、フィールド抵抗体の螺旋構造のサイズの変動によって電界強度の変動が生じている。これが、図２６に示した耐圧変動の要因の一つであると考えられる。
以上、図２３～図２９を用いた分析結果から、フィールド抵抗体２０の螺旋構造のサイズが小さいほど、螺旋構造の１巻き分での電圧降下量が大きくなるため（図２７参照）、フィールド抵抗体２０の内側と外側との電圧降下量の差が大きくなることが分かった。その結果、螺旋構造の最内周部２０ａから最外周部２０ｂまでの経路において、電界強度に大きなばらつきが生じる場合がある（図２９参照）。つまり、フィールド抵抗体の螺旋構造のサイズの変動によって電界強度の変動が生じている。これが、図２６に示した耐圧変動の要因の一つであると考えられる。
【0096】
【0097】
第２～第５形状パターンでは、図１１～図１６に示したように、フィールド抵抗体２０は、最内周部２０ａから最外周部２０ｂに向かう螺旋方向において、複数の抵抗単位６１～６４の幅の平均値が段階的に大きくなるように構成されている。一方、第６および第７形状パターンでは、図１７～図２２に示したように、フィールド抵抗体２０が部分的に除去されることによって複数の切り欠き部７４が形成されている。
【0098】
このように、所定の規則に従って、フィールド抵抗体２０の幅を変化させるか、または、フィールド抵抗体２０に切り欠き部７４を形成する。これにより、フィールド抵抗体２０は、螺旋構造の最内周部２０ａから最外周部２０ｂに向かって、複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている。
【0099】
第２～第５形状パターンでは、最外周部２０ｂに近づくにしたがってフィールド抵抗体２０の幅が広くなるので、たとえば、第４抵抗単位６４の単位長さ当たりの電気抵抗値は、第１～第３抵抗単位６３の単位長さ当たりの電気抵抗値よりも低くなる。より具体的には、第１抵抗単位６１、第２抵抗単位６２、第３抵抗単位６３および第４抵抗単位６４の順に段階的に幅を広くすることによって、複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値は、最内周部２０ａから最外周部２０ｂへ向かって１巻き増えるごとに低くなるように構成されている。
【0100】
また、第６および第７形状パターンでは、最外周部２０ｂに近づくにしたがって段階的に切り欠き部７４の幅が小さくなるか、切り欠き部７４の数が減るので、たとえば、第４抵抗単位６４の幅の平均値が、第１～第３抵抗単位６３の幅の平均値よりも大きくなる。したがって、第４抵抗単位６４の単位長さ当たりの電気抵抗値は、第１～第３抵抗単位６３の単位長さ当たりの電気抵抗値よりも低くなる。
【0101】
フィールド抵抗体２０の複数の抵抗単位６１～６４を比較すると、相対的に内側に配置されている内側抵抗単位の長さは、相対的に外側に配置されている外側抵抗単位の長さよりも長くなる。各抵抗単位６１～６４の電気抵抗値は長さに比例するので、内側抵抗単位および外側抵抗単位の単位長さ当たりの電気抵抗値が互いに同じでは、相対的に長い外側抵抗単位の電気抵抗値が内側抵抗単位よりも大きくなる。
【0102】
これに対し、第２～第７形状パターンでは、フィールド抵抗体２０は、螺旋構造の最内周部２０ａから最外周部２０ｂに向かって、複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている。これにより、螺旋構造の最外周部２０ｂに近い抵抗単位（たとえば、第４抵抗単位６４）の電気抵抗値を下げることができる一方、螺旋構造の最内周部２０ａに近い抵抗単位（たとえば、第１抵抗単位６１）の電気抵抗値を上げることができる。
【0103】
相対的に外側の抵抗単位の電気抵抗値を相対的に内側の抵抗単位の電気抵抗値に近づけることができるので、複数の抵抗単位６１～６４のそれぞれの長さに関わらず、複数の抵抗単位６１～６４の電気抵抗値を互いに近づけることができる。たとえば、第１抵抗単位６１全体の電気抵抗値に対する、他の複数の抵抗単位６２～６４それぞれの全体の電気抵抗値の誤差が±１０％以内であることが好ましい。
【0104】
これにより、螺旋構造の最内周部２０ａから最外周部２０ｂまでの全体経路における電圧降下量の均一化を図ることができる。その結果、フィールド抵抗体２０の螺旋方向における電界強度のばらつきを低減することができる。したがって、フィールド抵抗体２０の螺旋方向の長さの変動に伴う耐圧変動を抑制することができる。次に、この効果を、図３０および図３１を参照して確認する。
【0105】
図３０は、サイズＡのＪＦＥＴ１００において、ドレイン側からの螺旋構造の巻き数と電圧降下との関係を示すグラフである。図３０では、フィールド抵抗体２０の形状パターンとして、図９の第１形状パターンおよび図１１の第２形状パターンを採用し、それぞれの結果を示している。図３０の横軸は、各フィールド抵抗体２０のドレイン側（最内周部２０ａ側）からの螺旋構造の巻き数を示しており、ドレイン側から何巻き目かを示す。図３０の縦軸は、フィールド抵抗体２０の一周ごとの電圧降下量を示している。
【0106】
図３１は、ＪＦＥＴ１００における各位置での電界強度を示す図であり、図３０の結果を反映している。図３１の横軸は、ソース－ドレイン間におけるＪＦＥＴ１００の各位置を示しており、左側ほどソース／ゲート領域１４に近く、右側ほどドレイン領域１０に近い位置である。図３１の縦軸は、ＪＦＥＴ１００の電界強度の大きさを示している。図３１のグラフにおいて、ピークＰＡ１は第１形状パターンのＪＦＥＴ１００の電界強度のピークであり、ピークＰＡ２はＪＦＥＴ１００の電界強度のピークである。
【0107】
図３０および図３１から明らかなように、第２形状パターンを採用したＪＦＥＴ１００では、螺旋構造の最内周部２０ａから最外周部２０ｂまでの全体経路における電圧降下量の均一化を図ることができることが分かった。たとえば、第２形状パターンでは、１巻き目の第１抵抗単位６１における電圧降下量に対して、２～１７巻き目の抵抗単位のそれぞれにおける電圧降下量の誤差が±１０％以内である。その結果、図３１に示すように、フィールド抵抗体２０の螺旋方向における電界強度のばらつきを低減することができる。たとえば、ソース側の電界強度のピークをＰＡ１に比べてＰＡ２に下がる一方、ドレイン側の電界強度のピークをＰＡ１に比べてＰＡ２に上がっている。これにより、ソース側の電界強度のピークとドレイン側の電界強度のピークとを近づけることができ、全体で電界強度のバランスをとる状態に変化することが分かった。
【0108】
［トランジスタ領域７（ＭＩＳＦＥＴ２００）の構造］
図３２は、ＪＦＥＴ１００に代えてＭＩＳＦＥＴ２００を備える半導体装置１の模式的な断面図である。図３２において、図４に対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。また、図３２では、明瞭化のため、半導体装置１の構造をさらに簡略化して示している。
図３２は、ＪＦＥＴ１００に代えてＭＩＳＦＥＴ２００を備える半導体装置１の模式的な断面図である。図３２において、図４に対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。また、図３２では、明瞭化のため、半導体装置１の構造をさらに簡略化して示している。
【0109】
図３２のＭＩＳＦＥＴ２００では、高電位側のドレイン領域１０に対する低電位側の領域として、ｐ型のボディ領域２０１が形成されている。ボディ領域２０１は、第１主面３の表面部に形成されている。ボディ領域２０１は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下のｐ型不純物濃度を有していてもよい。ボディ領域２０１は、基板８に接続され、基板８を同電位に固定している。
【0110】
ボディ領域２０１の表面部には、ｎ型のソース領域２０２を含む。ソース領域２０２は、ボディ領域２０１の内側に形成され、ドリフト領域５８との間でＭＩＳＦＥＴのチャネル領域２０３を形成する。ソース領域２０２は、ドリフト領域５８よりも高いｎ型不純物濃度を有している。ソース領域２０２のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ソース領域２０２のｎ型不純物濃度は、ドレイン領域１０のｎ型不純物濃度と等しいことが好ましい。
【0111】
ボディ領域２０１の表面部には、ソース領域２０２とは異なる領域に形成されたｐ型のコンタクト領域２０４が形成されている。コンタクト領域２０４は、ボディ領域２０１の外側に形成され、ソース領域２０２を挟んでチャネル領域２０３に対向している。コンタクト領域２０４は、ボディ領域２０１よりも高いｐ型不純物濃度を有している。コンタクト領域２０４のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
【0112】
第１主面３には、チャネル領域２０３を被覆するゲート絶縁膜２０５を含む。ゲート絶縁膜２０５は、フィールド絶縁膜５５の厚さ未満の厚さを有し、フィールド絶縁膜５５に接続されている。ゲート絶縁膜２０５の厚さは、１０ｎｍ以上２００ｎｍ以下であってもよい。ゲート絶縁膜２０５は、この形態では、酸化シリコンからなる。
【0113】
ゲート絶縁膜２０５上には、ゲート電極２０６が形成されている。ゲート電極２０６は、フィールド抵抗体２０とほぼ等しい厚さを有し、フィールド抵抗体２０と同一の材料（つまり、導電性ポリシリコン）を含む。ゲート電極２０６は、ゲート絶縁膜２０５を挟んでドリフト領域５８およびチャネル領域２０３に対向している。ゲート電極２０６は、ゲート絶縁膜２０５の上からフィールド絶縁膜５５の上に引き出された引き出し部２０７を有している。
【0114】
ソース領域２０２およびコンタクト領域２０４は、ソースコンタクト２０８を介して、ソースメタル２０９に電気的に接続されている。ソースコンタクト２０８およびソースメタル２０９は、層間絶縁膜３３内に選択的に形成されている。
【0115】
フィールド抵抗体２０の最外周部２０ｂは、フィールドコンタクト２１０を介して、フィールドメタル２１１に電気的に接続されている。フィールドコンタクト２１０およびフィールドメタル２１１は、層間絶縁膜３３内に選択的に形成されている。フィールドメタル２１１は、ソースメタル２０９と一体的に形成されていてもよい。ＭＩＳＦＥＴ２００では、ソースメタル２０９およびフィールドメタル２１１は、グランド電位に固定されていてもよい。
【0116】
以上、この形態によれば、ＪＦＥＴ１００に代えてＭＩＳＦＥＴ２００を含む半導体装置１を提供できる。ＪＦＥＴ１００に代えてＭＩＳＦＥＴ２００が採用された場合であっても、ＪＦＥＴ１００に対して述べられた効果と同様の効果が奏される。
【0117】
［トランジスタ領域７（ダイオード３００）の構造］
図３３は、ＪＦＥＴ１００に代えてダイオード３００を備える半導体装置１の模式的な断面図である。図３３において、図４および図３２に対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。また、図３３では、明瞭化のため、半導体装置１の構造をさらに簡略化して示している。
図３３は、ＪＦＥＴ１００に代えてダイオード３００を備える半導体装置１の模式的な断面図である。図３３において、図４および図３２に対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。また、図３３では、明瞭化のため、半導体装置１の構造をさらに簡略化して示している。
【0118】
図３３のダイオード３００では、ドレイン側ウェル領域１１に代えてｎ型のカソードウェル領域３０１を含み、ドレイン領域１０に代えてｎ型のカソード領域３０２を含む。カソードウェル領域３０１およびカソード領域３０２は、前述のドレイン側ウェル領域１１およびドレイン領域１０と同様の形態でそれぞれ形成されている。
【0119】
ダイオード３００では、ボディ領域２０１に代えてｐ型のアノードウェル領域３０３を含み、ソース領域２０２およびコンタクト領域２０４に代えてｐ型のアノード領域３０４を含む。アノードウェル領域３０３は、前述のボディ領域２０１と同様の形態で形成されている。アノード領域３０４は、アノードウェル領域３０３の表面部に形成されている。アノード領域３０４は、アノードウェル領域３０３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アノード領域３０４のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
【0120】
ダイオード３００は、ドレインメタル３０に代えて、カソードメタル３０５を含む。カソードメタル３０５は、前述のドレインメタル３０と同様の形態で形成されており、カソードコンタクト３０６を介して、カソード領域３０２に電気的に接続されている。カソードメタル３０５は、フィールド抵抗体２０の最外周部２０ｂに電気的に接続されていてもよい。
【0121】
ダイオード３００は、ソースメタル２０９に代えて、アノードメタル３０７を含む。アノードメタル３０７は、前述のソースメタル２０９と同様の形態で形成されており、アノードコンタクト３０８を介して、アノード領域３０４に電気的に接続されている。アノードメタル３０７は、フィールド抵抗体２０の最内周部２０ａに電気的に接続されていてもよい。
【0122】
以上、この形態によれば、ＪＦＥＴ１００に代えてダイオード３００を含む半導体装置１を提供できる。ＪＦＥＴ１００に代えてダイオード３００が採用された場合であっても、ＪＦＥＴ１００に対して述べられた効果と同様の効果が奏される。
【0123】
［フィールド抵抗体２０の多層構造］
図３４は、多層構造で形成されたフィールド抵抗体２０を説明するための図である。図３５は、図３４のフィールド抵抗体２０の模式的な平面図である。図３４および図３５において、それぞれ、図４および図１１に対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。
図３４は、多層構造で形成されたフィールド抵抗体２０を説明するための図である。図３５は、図３４のフィールド抵抗体２０の模式的な平面図である。図３４および図３５において、それぞれ、図４および図１１に対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。
【0124】
図３４および図３５のフィールド抵抗体２０は、層間絶縁膜３３内に、第１抵抗層９１と、第２抵抗層９２とを含む多層構造を有している。第１抵抗層９１および第２抵抗層９２は、フィールド絶縁膜５５上にこの順に形成されている。第１抵抗層９１は下層と称され、第２抵抗層９２は上層と称されてもよい。また、フィールド抵抗体２０の多層構造は、第１抵抗層９１および第２抵抗層９２のさらに上に形成された第３抵抗層、第４抵抗層等の複数の抵抗層を含んでいてもよい。
【0125】
第１抵抗層９１は、この形態では多層構造の下層であり、フィールド絶縁膜５５上に形成され、層間絶縁膜３３に被覆されている。第２抵抗層９２は、この形態では多層構造の上層であり、層間絶縁膜３３内において第１抵抗層９１よりも上に形成されている。第１抵抗層９１と第２抵抗層９２とは、フィールドコンタクト９３を介して互いに電気的に接続されている。
【0126】
第１抵抗層９１と第２抵抗層９２と境界９４は、特に制限されないが、たとえば、平面視で隣り合う複数の抵抗単位６１～６４の境界６７～６９であることが好ましい。図３５では、第１抵抗層９１と第２抵抗層９２との境界９４は、第２抵抗単位６２と第３抵抗単位６３との境界６８に設定されている。境界９４が複数の抵抗単位６１～６４の境界６７～６９のいずれか一つに一致していれば、各抵抗単位６１～６４の電気抵抗値を簡単に調整することができる。たとえば、第１抵抗単位６１および第２抵抗単位６２を含む第１抵抗層９１を相対的に狭い幅で、第３抵抗単位６３および第４抵抗単位６４を含む第２抵抗層９２を第１抵抗層９１よりも相対的に広い幅で、それぞれ独立した成膜工程およびエッチング工程によって形成することができる。
【0127】
本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
【0128】
たとえば、フィールド抵抗体２０における複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値を段階的に低くする構成として、フィールド抵抗体２０の幅を変化させる構成、およびフィールド抵抗体２０に切り欠き部７４を形成する構成とは異なる構成を採用してもよい。
【0129】
たとえば、フィールド抵抗体２０は、螺旋構造の最内周部２０ａから最外周部２０ｂに向かって、複数の抵抗単位６１～６４の不純物濃度が段階的に高くなるように構成されていてもよい。ポリシリコンの不純物濃度が高いほど電気抵抗値を低減できるので、フィールド抵抗体２０における複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値を段階的に低くすることができる。
【0130】
また、複数の抵抗単位６１～６４を互いに異なる材料により形成し、相対的に最外周部２０ｂに近い抵抗単位の材料に、相対的に最内周部２０ａに近い抵抗単位の材料よりも低い電気抵抗率を有する材料を採用してもよい。たとえば、第２抵抗単位６２を、第１抵抗単位６１よりも低い電気抵抗率を有する材料により形成してもよい。これにより、フィールド抵抗体２０における複数の抵抗単位６１～６４の単位長さ当たりの電気抵抗値を段階的に低くすることができる。
【0131】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
【0132】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0133】
［付記１－１］
第１主面（３）を有する半導体チップ（２）と、
前記第１主面（３）の表面部に形成された第１電位領域（１０，３０４）と、
前記第１電位領域（１０，３０４）から離れて前記第１主面（３）の表面部に形成され、前記第１電位領域（１０，３０４）よりも低い電位に接続される第２電位領域（１４，２０２，３０２）と、
前記第１主面（３）の表面部において前記第１電位領域（１０，３０４）と前記第２電位領域（１４，２０２，３０２）との間に形成された第１導電型のドリフト領域（５８）と、
前記第１主面（３）上で前記ドリフト領域（５８）を被覆するフィールド絶縁膜（５５）と、
前記フィールド絶縁膜（５５）上において前記第１主面（３）の法線方向から見た平面視において、前記第１電位領域（１０，３０４）と前記第２電位領域（１４，２０２，３０２）との間に複数回巻回された螺旋構造を有し、かつ、前記第１電位領域（１０，３０４）に電気的に接続された高電位側端部（２０ａ，２０ｄ）および前記高電位側端部（２０ａ，２０ｄ）よりも低い電位に電気的に接続された低電位側端部（２０ｂ，２０ｅ）を有するフィールド抵抗体（２０）とを含み、
前記高電位側端部（２０ａ，２０ｄ）が前記螺旋構造の最内部（２０ａ，２０ｄ）および最外部（２０ｂ，２０ｅ）の一方であり、前記低電位側端部（２０ｂ，２０ｅ）が前記最内部（２０ａ，２０ｄ）および前記最外部（２０ｂ，２０ｅ）の他方であり、
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）からの巻き数を基準にして複数の抵抗単位（６１～６４）に区分けしたときに、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かって前記複数の抵抗単位（６１～６４）の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている、半導体装置（１）。
第１主面（３）を有する半導体チップ（２）と、
前記第１主面（３）の表面部に形成された第１電位領域（１０，３０４）と、
前記第１電位領域（１０，３０４）から離れて前記第１主面（３）の表面部に形成され、前記第１電位領域（１０，３０４）よりも低い電位に接続される第２電位領域（１４，２０２，３０２）と、
前記第１主面（３）の表面部において前記第１電位領域（１０，３０４）と前記第２電位領域（１４，２０２，３０２）との間に形成された第１導電型のドリフト領域（５８）と、
前記第１主面（３）上で前記ドリフト領域（５８）を被覆するフィールド絶縁膜（５５）と、
前記フィールド絶縁膜（５５）上において前記第１主面（３）の法線方向から見た平面視において、前記第１電位領域（１０，３０４）と前記第２電位領域（１４，２０２，３０２）との間に複数回巻回された螺旋構造を有し、かつ、前記第１電位領域（１０，３０４）に電気的に接続された高電位側端部（２０ａ，２０ｄ）および前記高電位側端部（２０ａ，２０ｄ）よりも低い電位に電気的に接続された低電位側端部（２０ｂ，２０ｅ）を有するフィールド抵抗体（２０）とを含み、
前記高電位側端部（２０ａ，２０ｄ）が前記螺旋構造の最内部（２０ａ，２０ｄ）および最外部（２０ｂ，２０ｅ）の一方であり、前記低電位側端部（２０ｂ，２０ｅ）が前記最内部（２０ａ，２０ｄ）および前記最外部（２０ｂ，２０ｅ）の他方であり、
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）からの巻き数を基準にして複数の抵抗単位（６１～６４）に区分けしたときに、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かって前記複数の抵抗単位（６１～６４）の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている、半導体装置（１）。
【0134】
この構成によれば、フィールド抵抗体（２０）は、螺旋構造の最内部（２０ａ，２０ｄ）からの巻き数を基準にして複数の抵抗単位（６１～６４）に区分けされる。たとえば、螺旋構造の１巻き分のフィールド抵抗体（２０）、または複数巻き分のフィールド抵抗体（２０）を１つの抵抗単位（６１～６４）として、フィールド抵抗体（２０）を複数の区分けすることができる。区分けされた複数の抵抗単位（６１～６４）を比較すると、相対的に内側に配置されている内側抵抗単位（６１～６３）の長さは、相対的に外側に配置されている外側抵抗単位（６２～６４）の長さよりも長くなる。各抵抗単位（６１～６４）の電気抵抗値は長さに比例するので、内側抵抗単位（６１～６３）および外側抵抗単位（６２～６４）の単位長さ当たりの電気抵抗値が互いに同じでは、相対的に長い外側抵抗単位（６２～６４）の電気抵抗値が内側抵抗単位（６１～６３）よりも大きくなる。とりわけ、フィールド抵抗体（２０）の螺旋構造のサイズが小さいほど、螺旋構造の１巻き分での電圧降下量が大きくなるため、内側抵抗単位（６１～６３）と外側抵抗単位（６２～６４）との間の電圧降下量の差が大きくなる。その結果、螺旋構造の最内部（２０ａ，２０ｄ）から最外部（２０ｂ，２０ｅ）までの経路において、電界強度に大きなばらつきが生じる場合がある。つまり、フィールド抵抗体（２０）の螺旋構造のサイズの変動によって電界強度の変動が生じ、結果として耐圧も変動する場合がある。
【0135】
そこで、本開示の実施形態では、フィールド抵抗体（２０）は、螺旋構造の最内部（２０ａ，２０ｄ）から最外部（２０ｂ，２０ｅ）に向かって、複数の抵抗単位（６１～６４）の単位長さ当たりの電気抵抗値が段階的に低くなるように構成されている。これにより、螺旋構造の最外部（２０ｂ，２０ｅ）に近い抵抗単位（６２～６４）の電気抵抗値を下げることができる一方、螺旋構造の最内部（２０ａ，２０ｄ）に近い抵抗単位（６１～６３）の電気抵抗値を上げることができる。外側抵抗単位（６２～６４）の電気抵抗値を内側抵抗単位（６１～６３）の電気抵抗値に近づけることができるので、螺旋構造の最内部（２０ａ，２０ｄ）から最外部（２０ｂ，２０ｅ）までの全体経路における電圧降下量の均一化を図ることができる。その結果、フィールド抵抗体（２０）の螺旋方向における電界強度のばらつきを低減することができる。したがって、フィールド抵抗体（２０）の螺旋方向の長さの変動に伴う耐圧変動を抑制することができる。
【0136】
［付記１－２］
前記複数の抵抗単位（６１～６４）は、前記最内部（２０ａ，２０ｄ）から１巻き単位ずつ順に対応しており、
前記複数の抵抗単位（６１～６４）の単位長さ当たりの電気抵抗値は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）へ向かって１巻き増えるごとに低くなるように構成されている、付記１－１に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、前記最内部（２０ａ，２０ｄ）から１巻き単位ずつ順に対応しており、
前記複数の抵抗単位（６１～６４）の単位長さ当たりの電気抵抗値は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）へ向かって１巻き増えるごとに低くなるように構成されている、付記１－１に記載の半導体装置（１）。
【0137】
この構成によれば、螺旋構造の１巻き分のフィールド抵抗体（２０）が１つの抵抗単位（６１～６４）である。そのため、複数巻き分のフィールド抵抗体（２０）が１つの抵抗単位である場合に比べて、螺旋方向において電気抵抗値が急激に変化することを抑制することができる。その結果、高電位側端部（２０ａ，２０ｄ）から低電位側端部（２０ｂ，２０ｅ）に向かって電流をスムーズに流すことができる。
【0138】
［付記１－３］
前記複数の抵抗単位（６１～６４）は、前記最内部（２０ａ，２０ｄ）から前記螺旋構造の１巻き目の第１抵抗単位（６１）と、前記第１抵抗単位（６１）よりも外側の複数の外側抵抗単位（６２～６４）とを含み、
前記第１抵抗単位（６１）全体の電気抵抗値に対する前記複数の外側抵抗単位（６２～６４）それぞれの全体の電気抵抗値の誤差が±１０％以内である、付記１－１または付記１－２に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、前記最内部（２０ａ，２０ｄ）から前記螺旋構造の１巻き目の第１抵抗単位（６１）と、前記第１抵抗単位（６１）よりも外側の複数の外側抵抗単位（６２～６４）とを含み、
前記第１抵抗単位（６１）全体の電気抵抗値に対する前記複数の外側抵抗単位（６２～６４）それぞれの全体の電気抵抗値の誤差が±１０％以内である、付記１－１または付記１－２に記載の半導体装置（１）。
【0139】
［付記１－４］
前記複数の抵抗単位（６１～６４）は、前記最内部（２０ａ，２０ｄ）から前記螺旋構造の１巻き目の第１抵抗単位（６１）と、前記第１抵抗単位（６２～６４）よりも外側の複数の外側抵抗単位（６２～６４）とを含み、
前記高電位側端部（２０ａ，２０ｄ）と前記低電位側端部（２０ｂ，２０ｅ）との間に電圧が印加されたときに、前記第１抵抗単位（６１）における電圧降下量に対する前記複数の外側抵抗単位（６２～６４）のそれぞれにおける電圧降下量の誤差が±１０％以内である、付記１－１または付記１－２に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、前記最内部（２０ａ，２０ｄ）から前記螺旋構造の１巻き目の第１抵抗単位（６１）と、前記第１抵抗単位（６２～６４）よりも外側の複数の外側抵抗単位（６２～６４）とを含み、
前記高電位側端部（２０ａ，２０ｄ）と前記低電位側端部（２０ｂ，２０ｅ）との間に電圧が印加されたときに、前記第１抵抗単位（６１）における電圧降下量に対する前記複数の外側抵抗単位（６２～６４）のそれぞれにおける電圧降下量の誤差が±１０％以内である、付記１－１または付記１－２に記載の半導体装置（１）。
【0140】
［付記１－５］
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において、前記複数の抵抗単位（６１～６４）の幅（Ｗ２～Ｗ１０）の平均値が段階的に大きくなるように構成されている、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１）。
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において、前記複数の抵抗単位（６１～６４）の幅（Ｗ２～Ｗ１０）の平均値が段階的に大きくなるように構成されている、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１）。
【0141】
この構成によれば、各抵抗単位（６１～６４）の幅（Ｗ２～Ｗ１０）の平均値を変更することで、各抵抗単位（６１～６４）の単位長さ当たりの電気抵抗値を簡単に調整することができる。
【0142】
［付記１－６］
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記フィールド抵抗体（２０）は、前記平面視において前記螺旋方向に沿って延びる側縁（７０）を有し、
前記フィールド抵抗体（２０）の前記側縁（７０）は、前記平面視において、前記第１抵抗単位（６１～６３）から前記第２抵抗単位（６２～６４）に向かって前記フィールド抵抗体（２０）の幅が連続的に広くなるように傾斜している、付記１－５に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記フィールド抵抗体（２０）は、前記平面視において前記螺旋方向に沿って延びる側縁（７０）を有し、
前記フィールド抵抗体（２０）の前記側縁（７０）は、前記平面視において、前記第１抵抗単位（６１～６３）から前記第２抵抗単位（６２～６４）に向かって前記フィールド抵抗体（２０）の幅が連続的に広くなるように傾斜している、付記１－５に記載の半導体装置（１）。
【0143】
この構成によれば、第１抵抗単位（６１～６３）の側縁（７０）と第２抵抗単位（６２～６４）の側縁（７０）とが滑らかに連続するので、第１抵抗単位（６１～６３）と第２抵抗単位（６２～６４）との境界部における電流の滞留を抑制することができる。これにより、第１抵抗単位（６１～６３）と第２抵抗単位（６２～６４）との境界部での発熱を抑制できるので、信頼性の高い半導体装置（１）を提供することができる。
【0144】
［付記１－７］
前記フィールド抵抗体（２０）の一対の前記側縁（７０）が前記螺旋方向に沿って並んで延びており、
前記一対の側縁（７０）は、前記第１抵抗単位（６１～６３）から前記第２抵抗単位（６２～６４）に向かって互いに離れ、前記最外部（２０ｂ，２０ｅ）へ向かって幅が広くなるテーパ形状を有する前記フィールド抵抗体（２０）を形成している、付記１－６に記載の半導体装置（１）。
前記フィールド抵抗体（２０）の一対の前記側縁（７０）が前記螺旋方向に沿って並んで延びており、
前記一対の側縁（７０）は、前記第１抵抗単位（６１～６３）から前記第２抵抗単位（６２～６４）に向かって互いに離れ、前記最外部（２０ｂ，２０ｅ）へ向かって幅が広くなるテーパ形状を有する前記フィールド抵抗体（２０）を形成している、付記１－６に記載の半導体装置（１）。
【0145】
［付記１－８］
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）において第１幅（Ｗ２）を有し、前記最外部（２０ｂ，２０ｅ）において前記第１幅（Ｗ２）よりも広い第２幅（Ｗ６）を有しており、
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かって、前記第１幅（Ｗ２）から前記第２幅（Ｗ６）へ連続的に幅が広くなる形状を有している、付記１－５～付記１－７のいずれか一項に記載の半導体装置（１）。
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）において第１幅（Ｗ２）を有し、前記最外部（２０ｂ，２０ｅ）において前記第１幅（Ｗ２）よりも広い第２幅（Ｗ６）を有しており、
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かって、前記第１幅（Ｗ２）から前記第２幅（Ｗ６）へ連続的に幅が広くなる形状を有している、付記１－５～付記１－７のいずれか一項に記載の半導体装置（１）。
【0146】
この構成によれば、螺旋構造の最内部（２０ａ，２０ｄ）から最外部（２０ｂ，２０ｅ）に向かってフィールド抵抗体（２０）の幅が連続的に広くなる。これにより、各抵抗単位（６１～６４）の内部を最内部（２０ａ，２０ｄ）からの距離に応じた複数の抵抗領域に細分化し、当該抵抗領域ごとに電気抵抗値を調整することができる。
【0147】
［付記１－９］
前記フィールド抵抗体（２０）の前記螺旋構造は、前記螺旋構造を横切る方向において内側から外側に向かって一定のスペース幅（Ｐ１～Ｐ３）を有している、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
前記フィールド抵抗体（２０）の前記螺旋構造は、前記螺旋構造を横切る方向において内側から外側に向かって一定のスペース幅（Ｐ１～Ｐ３）を有している、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
【0148】
［付記１－１０］
前記フィールド抵抗体（２０）の前記螺旋構造は、前記螺旋構造を横切る方向において内側から外側に向かって段階的に増減するスペース幅（Ｐ１～Ｐ３）を有している、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
前記フィールド抵抗体（２０）の前記螺旋構造は、前記螺旋構造を横切る方向において内側から外側に向かって段階的に増減するスペース幅（Ｐ１～Ｐ３）を有している、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
【0149】
［付記１－１１］
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）へ向かう螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記フィールド抵抗体（２０）は、前記平面視において前記螺旋方向に沿って延びる側縁（７０）を有し、
前記第１抵抗単位（６１～６３）と前記第２抵抗単位（６２～６４）との間には、前記第１抵抗単位（６１～６３）の幅と前記第２抵抗単位（６２～６４）の幅との差に起因する段差（７１～７３）が形成されており、
前記第１抵抗単位（６１～６３）の前記側縁（７０）は、前記段差（７１～７３）を介して前記第２抵抗単位（６２～６４）の前記側縁（７０）につながっている、付記１－５に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）へ向かう螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記フィールド抵抗体（２０）は、前記平面視において前記螺旋方向に沿って延びる側縁（７０）を有し、
前記第１抵抗単位（６１～６３）と前記第２抵抗単位（６２～６４）との間には、前記第１抵抗単位（６１～６３）の幅と前記第２抵抗単位（６２～６４）の幅との差に起因する段差（７１～７３）が形成されており、
前記第１抵抗単位（６１～６３）の前記側縁（７０）は、前記段差（７１～７３）を介して前記第２抵抗単位（６２～６４）の前記側縁（７０）につながっている、付記１－５に記載の半導体装置（１）。
【0150】
この構成によれば、第１抵抗単位（６１～６３）と第２抵抗単位（６２～６４）との間が段差によって明確に区分けされている。これにより、第１抵抗単位（６１～６３）と第２抵抗単位（６２～６４）との境界部を簡単に定義できるので、第１抵抗単位（６１～６３）および第２抵抗単位（６２～６４）それぞれにおける単位長さ当たりの電気抵抗値を簡単に算出することができる。
【0151】
［付記１－１２］
前記複数の抵抗単位（６１～６４）は、それぞれ、前記フィールド抵抗体（２０）の一部の除去によって形成された除去部（７４）を含み、
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において、前記複数の抵抗単位（６１～６４）のそれぞれの前記除去部（７４）のトータル平面面積が段階的に小さくなるように構成されている、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、それぞれ、前記フィールド抵抗体（２０）の一部の除去によって形成された除去部（７４）を含み、
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において、前記複数の抵抗単位（６１～６４）のそれぞれの前記除去部（７４）のトータル平面面積が段階的に小さくなるように構成されている、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１）。
【0152】
この構成によれば、たとえばフィールド抵抗体（２０）のトリミング等で除去部（７４）の数やサイズを調整することによって、各抵抗単位（６１～６４）の電気抵抗値を所望の値に簡単に設定することができる。
【0153】
［付記１－１３］
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記フィールド抵抗体（２０）は、前記平面視において前記螺旋方向に沿って延びる側縁（７０）を有し、
前記除去部（７４）は、前記平面視において前記側縁（７０）の一部が凹むことによって形成された切り欠き部（７４）を含み、
前記第１抵抗単位（６１～６４）の前記切り欠き部（７４）は、前記第２抵抗単位（６２～６４）の前記切り欠き部（７４）よりも広い幅（Ｗ１１～Ｗ１３）を有している、付記１－１２に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記フィールド抵抗体（２０）は、前記平面視において前記螺旋方向に沿って延びる側縁（７０）を有し、
前記除去部（７４）は、前記平面視において前記側縁（７０）の一部が凹むことによって形成された切り欠き部（７４）を含み、
前記第１抵抗単位（６１～６４）の前記切り欠き部（７４）は、前記第２抵抗単位（６２～６４）の前記切り欠き部（７４）よりも広い幅（Ｗ１１～Ｗ１３）を有している、付記１－１２に記載の半導体装置（１）。
【0154】
［付記１－１３－２］
前記フィールド抵抗体（２０）の側縁（７０）は、前記平面視において前記切り欠き部（７４）の内部の凹み側縁（７７）と、前記凹み側縁（７７）に連続し、前記螺旋構造の輪郭を描く本体側縁（７８）とを含み、
前記凹み側縁（７７）と前記本体側縁（７８）とは９０°以上の角度（θ１，θ３）を有する角部（８１，８５，８９）を介して交差している、付記１－１３に記載の半導体装置（１）。
前記フィールド抵抗体（２０）の側縁（７０）は、前記平面視において前記切り欠き部（７４）の内部の凹み側縁（７７）と、前記凹み側縁（７７）に連続し、前記螺旋構造の輪郭を描く本体側縁（７８）とを含み、
前記凹み側縁（７７）と前記本体側縁（７８）とは９０°以上の角度（θ１，θ３）を有する角部（８１，８５，８９）を介して交差している、付記１－１３に記載の半導体装置（１）。
【0155】
この構成によれば、角部（８１，８５，８９）の角度が９０°以上であるため、角部（８１，８５，８９）を比較的に鈍った形状にすることができる。これにより、角部（８１，８５，８９）における電界集中を抑制することができる。
【0156】
［付記１－１３－３］
前記角部（８１，８５，８９）は、前記凹み側縁（７７）と前記本体側縁（７８）とを接続する曲線部により形成された頂部（８２，８６，９０）を含む、付記１－１３－２に記載の半導体装置（１）。
前記角部（８１，８５，８９）は、前記凹み側縁（７７）と前記本体側縁（７８）とを接続する曲線部により形成された頂部（８２，８６，９０）を含む、付記１－１３－２に記載の半導体装置（１）。
【0157】
この構成によれば、角部（８１，８５，８９）の頂部（８２，８６，９０）が曲線部により形成されているので、角部（８１，８５，８９）における電界集中を一層抑制することができる。
【0158】
［付記１－１３－４］
前記フィールド抵抗体（２０）は、前記螺旋方向において前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）まで、前記除去部（７４）の形成箇所を除いて一定の幅（Ｗ１）を有している、付記１－１２～付記１－１３－３のいずれか一項に記載の半導体装置（１）。
前記フィールド抵抗体（２０）は、前記螺旋方向において前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）まで、前記除去部（７４）の形成箇所を除いて一定の幅（Ｗ１）を有している、付記１－１２～付記１－１３－３のいずれか一項に記載の半導体装置（１）。
【0159】
この構成によれば、除去部（７４）の数やサイズに基づいて、各抵抗単位（６１～６４）における単位長さ当たりの電気抵抗値を簡単に算出することができる。
【0160】
［付記１－１４］
前記第１電位領域（１０，３０４）は、前記第１主面（３）の表面部に形成された第１導電型のドレイン領域（１０）を含み、
前記第２電位領域（１４，２０２，３０２）は、前記第１主面（３）の表面部に互いに電気的に接続されるように形成された第１導電型のソース領域（１２）および前記ソース領域（１２）を挟む少なくとも一対の第２導電型のゲート領域（１３）を含むソース／ゲート領域（１４）を含み、
前記フィールド抵抗体（２０）の前記低電位側端部（２０ｂ，２０ｅ）がグランド電位に電気的に接続され、
前記フィールド抵抗体（２０）の前記高電位側端部（２０ａ，２０ｄ）が前記ドレイン領域（１０）に電気的に接続されている、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
前記第１電位領域（１０，３０４）は、前記第１主面（３）の表面部に形成された第１導電型のドレイン領域（１０）を含み、
前記第２電位領域（１４，２０２，３０２）は、前記第１主面（３）の表面部に互いに電気的に接続されるように形成された第１導電型のソース領域（１２）および前記ソース領域（１２）を挟む少なくとも一対の第２導電型のゲート領域（１３）を含むソース／ゲート領域（１４）を含み、
前記フィールド抵抗体（２０）の前記低電位側端部（２０ｂ，２０ｅ）がグランド電位に電気的に接続され、
前記フィールド抵抗体（２０）の前記高電位側端部（２０ａ，２０ｄ）が前記ドレイン領域（１０）に電気的に接続されている、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
【0161】
［付記１－１５］
前記ドレイン領域（１０）は、前記フィールド抵抗体（２０）で取り囲まれた領域に形成され、
前記ソース／ゲート領域（１４）は、前記フィールド抵抗体（２０）の周囲の領域に形成されている、付記１－１４に記載の半導体装置（１）。
前記ドレイン領域（１０）は、前記フィールド抵抗体（２０）で取り囲まれた領域に形成され、
前記ソース／ゲート領域（１４）は、前記フィールド抵抗体（２０）の周囲の領域に形成されている、付記１－１４に記載の半導体装置（１）。
【0162】
［付記１－１５－２］
前記半導体チップ（２）は、前記螺旋構造を横切る第１方向（Ｘ）において前記ドレイン領域（１０）を挟んで対向する第１領域（５１）および第２領域（５２）と、前記第１方向（Ｘ）に直交する第２方向（Y）において前記ドレイン領域（１０）を挟んで対向する第３領域（５３）および第４領域（５４）とを含み、
前記ソース／ゲート領域（１４）は、前記第１領域（５１）、前記第２領域（５２）および前記第３領域（５３）の３箇所に選択的に配置されている、付記１－１５に記載の半導体装置（１）。
前記半導体チップ（２）は、前記螺旋構造を横切る第１方向（Ｘ）において前記ドレイン領域（１０）を挟んで対向する第１領域（５１）および第２領域（５２）と、前記第１方向（Ｘ）に直交する第２方向（Y）において前記ドレイン領域（１０）を挟んで対向する第３領域（５３）および第４領域（５４）とを含み、
前記ソース／ゲート領域（１４）は、前記第１領域（５１）、前記第２領域（５２）および前記第３領域（５３）の３箇所に選択的に配置されている、付記１－１５に記載の半導体装置（１）。
【0163】
［付記１－１６］
前記第１電位領域（１０，３０４）は、前記第１主面（３）の表面部に形成された第１導電型のドレイン領域（１０）を含み、
前記第２電位領域（１４，２０２，３０２）は、前記第１主面（３）の表面部に形成された第２導電型のボディ領域（２０１）、および前記ボディ領域（２０１）の表面部に形成された第１導電型のソース領域（２０２）を含み、
前記ドリフト領域（５８）は、前記第１主面（３）の表面部において前記ドレイン領域（１０）および前記ボディ領域（２０１）の間の領域に形成され、
前記フィールド抵抗体（２０）の前記低電位側端部（２０ｂ，２０ｅ）がグランド電位に電気的に接続され、
前記フィールド抵抗体（２０）の前記高電位側端部（２０ａ，２０ｄ）が前記ドレイン領域（１０）に電気的に接続されている、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
前記第１電位領域（１０，３０４）は、前記第１主面（３）の表面部に形成された第１導電型のドレイン領域（１０）を含み、
前記第２電位領域（１４，２０２，３０２）は、前記第１主面（３）の表面部に形成された第２導電型のボディ領域（２０１）、および前記ボディ領域（２０１）の表面部に形成された第１導電型のソース領域（２０２）を含み、
前記ドリフト領域（５８）は、前記第１主面（３）の表面部において前記ドレイン領域（１０）および前記ボディ領域（２０１）の間の領域に形成され、
前記フィールド抵抗体（２０）の前記低電位側端部（２０ｂ，２０ｅ）がグランド電位に電気的に接続され、
前記フィールド抵抗体（２０）の前記高電位側端部（２０ａ，２０ｄ）が前記ドレイン領域（１０）に電気的に接続されている、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
【0164】
［付記１－１７］
前記第１電位領域（１０，３０４）は、前記第１主面（３）の表面部に形成された第２導電型のアノード領域（３０４）を含み、
前記第２電位領域（１４，２０２，３０２）は、前記第１主面（３）の表面部に形成された第１導電型のカソード領域（３０２）を含み、
前記フィールド抵抗体（２０）の前記低電位側端部（２０ｂ，２０ｅ）がグランド電位に電気的に接続され、
前記フィールド抵抗体（２０）の前記高電位側端部（２０ａ，２０ｄ）が前記アノード領域（３０４）に電気的に接続されている、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
前記第１電位領域（１０，３０４）は、前記第１主面（３）の表面部に形成された第２導電型のアノード領域（３０４）を含み、
前記第２電位領域（１４，２０２，３０２）は、前記第１主面（３）の表面部に形成された第１導電型のカソード領域（３０２）を含み、
前記フィールド抵抗体（２０）の前記低電位側端部（２０ｂ，２０ｅ）がグランド電位に電気的に接続され、
前記フィールド抵抗体（２０）の前記高電位側端部（２０ａ，２０ｄ）が前記アノード領域（３０４）に電気的に接続されている、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
【0165】
［付記１－１８］
前記フィールド抵抗体（２０）は、不純物を含有するポリシリコンにより形成されている、付記１－１～付記１～１７のいずれか一項に記載の半導体装置（１）。
前記フィールド抵抗体（２０）は、不純物を含有するポリシリコンにより形成されている、付記１－１～付記１～１７のいずれか一項に記載の半導体装置（１）。
【0166】
［付記１－１９］
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において、前記複数の抵抗単位（６１～６４）の不純物濃度が段階的に高くなるように構成されている、付記１－１８に記載の半導体装置（１）。
前記フィールド抵抗体（２０）は、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において、前記複数の抵抗単位（６１～６４）の不純物濃度が段階的に高くなるように構成されている、付記１－１８に記載の半導体装置（１）。
【0167】
［付記１－２０］
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記第２抵抗単位（６２～６４）は、前記第１抵抗単位（６１～６３）の材料よりも低い電気抵抗率を有する材料により形成されている、付記１－１～付記１－１７のいずれか一項に記載の半導体装置（１）。
前記複数の抵抗単位（６１～６４）は、第１抵抗単位（６１～６３）と、前記最内部（２０ａ，２０ｄ）から前記最外部（２０ｂ，２０ｅ）に向かう螺旋方向において前記第１抵抗単位（６１～６３）に連続する第２抵抗単位（６２～６４）とを含み、
前記第２抵抗単位（６２～６４）は、前記第１抵抗単位（６１～６３）の材料よりも低い電気抵抗率を有する材料により形成されている、付記１－１～付記１－１７のいずれか一項に記載の半導体装置（１）。
【0168】
［付記１－２１］
前記第１主面（３）上に積層された層間絶縁膜（３３）を含み、
前記フィールド抵抗体（２０）は、前記フィールド絶縁膜（５５）上に形成され、前記層間絶縁膜（３３）に被覆された第１抵抗層（９１）と、前記層間絶縁膜（３３）内において前記第１抵抗層（９１）よりも上に形成され、前記第１抵抗層（９１）に電気的に接続された第２抵抗層（９２）とを含み、
前記第１抵抗層（９１）と前記第２抵抗層（９２）との境界部（９４）は、前記平面視で隣り合う前記複数の抵抗単位（６１～６４）の境界部（６７～６９）を含む、付記１－１～付記１－２０のいずれか一項に記載の半導体装置（１）。
前記第１主面（３）上に積層された層間絶縁膜（３３）を含み、
前記フィールド抵抗体（２０）は、前記フィールド絶縁膜（５５）上に形成され、前記層間絶縁膜（３３）に被覆された第１抵抗層（９１）と、前記層間絶縁膜（３３）内において前記第１抵抗層（９１）よりも上に形成され、前記第１抵抗層（９１）に電気的に接続された第２抵抗層（９２）とを含み、
前記第１抵抗層（９１）と前記第２抵抗層（９２）との境界部（９４）は、前記平面視で隣り合う前記複数の抵抗単位（６１～６４）の境界部（６７～６９）を含む、付記１－１～付記１－２０のいずれか一項に記載の半導体装置（１）。
【符号の説明】
【0169】
１ ：半導体装置
２ ：チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｃ ：第４側面
５Ｄ ：第４側面
６ ：デバイス領域
７ ：トランジスタ領域
８ ：基板
９ ：エピタキシャル層
１０ ：ドレイン領域
１１ ：ドレイン側ウェル領域
１２ ：ソース領域
１３ ：ゲート領域
１４ ：ゲート領域
１５ ：ソース側ウェル領域
１５ａ ：張り出し部
１６ ：ゲート側ウェル領域
１６ａ ：第１領域
１６ｂ ：第２領域
１６ｃ ：第３領域
２０ ：フィールド抵抗体
２０ａ ：最内周部
２０ｂ ：最外周部
２０ｃ ：本体部
２０ｄ ：内側端部
２０ｅ ：外側端部
２１ ：最外周グランド導電体膜
３０ ：ドレインメタル
３１ ：ゲートメタル
３２ ：ソースメタル
３３ ：層間絶縁膜
３４ ：第１ドレインメタル
３５ ：第２ドレインメタル
３６ ：第１コンタクト
３７ ：第２コンタクト
３８ ：第３コンタクト
３９ ：第１ゲートメタル
４０ ：第２ゲートメタル
４１ ：第４コンタクト
４２ ：第５コンタクト
４３ ：第６コンタクト
４４ ：第７コンタクト
４５ ：第１ソースメタル
４６ ：第２ソースメタル
４７ ：第８コンタクト
４８ ：第９コンタクト
５０ ：第２のグランド導電体膜
５１ ：第１領域
５２ ：第２領域
５３ ：第３領域
５４ ：第４領域
５５ ：フィールド絶縁膜
５６ ：内側フィールド絶縁膜
５７ ：外側フィールド絶縁膜
５８ ：ドリフト領域
５９ ：基準線
６１ ：第１抵抗単位
６２ ：第２抵抗単位
６３ ：第３抵抗単位
６４ ：第４抵抗単位
６５ ：境界
６６ ：境界
６７ ：境界
６８ ：境界
６９ ：境界
７０ ：側縁
７０ａ ：側縁
７０ｂ ：側縁
７１ ：第１段差
７２ ：第２段差
７３ ：第３段差
７４ ：切り欠き部
７５ ：第１部分
７６ ：第２部分
７７ ：凹み側縁
７８ ：本体側縁
７９ ：縦側縁
８０ ：横側縁
８１ ：角部
８２ ：頂部
８３ ：角部
８４ ：頂部
８５ ：角部
８６ ：頂部
８７ ：角部
８８ ：頂部
８９ ：角部
９０ ：頂部
９１ ：第１抵抗層
９２ ：第２抵抗層
９３ ：フィールドコンタクト
９４ ：境界
２０１ ：ボディ領域
２０２ ：ソース領域
２０３ ：チャネル領域
２０４ ：コンタクト領域
２０５ ：ゲート絶縁膜
２０６ ：ゲート電極
２０７ ：引き出し部
２０８ ：ソースコンタクト
２０９ ：ソースメタル
２１０ ：フィールドコンタクト
２１１ ：フィールドメタル
３００ ：ダイオード
３０１ ：カソードウェル領域
３０２ ：カソード領域
３０３ ：アノードウェル領域
３０４ ：アノード領域
３０５ ：カソードメタル
３０６ ：カソードコンタクト
３０７ ：アノードメタル
３０８ ：アノードコンタクト
２ ：チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｃ ：第４側面
５Ｄ ：第４側面
６ ：デバイス領域
７ ：トランジスタ領域
８ ：基板
９ ：エピタキシャル層
１０ ：ドレイン領域
１１ ：ドレイン側ウェル領域
１２ ：ソース領域
１３ ：ゲート領域
１４ ：ゲート領域
１５ ：ソース側ウェル領域
１５ａ ：張り出し部
１６ ：ゲート側ウェル領域
１６ａ ：第１領域
１６ｂ ：第２領域
１６ｃ ：第３領域
２０ ：フィールド抵抗体
２０ａ ：最内周部
２０ｂ ：最外周部
２０ｃ ：本体部
２０ｄ ：内側端部
２０ｅ ：外側端部
２１ ：最外周グランド導電体膜
３０ ：ドレインメタル
３１ ：ゲートメタル
３２ ：ソースメタル
３３ ：層間絶縁膜
３４ ：第１ドレインメタル
３５ ：第２ドレインメタル
３６ ：第１コンタクト
３７ ：第２コンタクト
３８ ：第３コンタクト
３９ ：第１ゲートメタル
４０ ：第２ゲートメタル
４１ ：第４コンタクト
４２ ：第５コンタクト
４３ ：第６コンタクト
４４ ：第７コンタクト
４５ ：第１ソースメタル
４６ ：第２ソースメタル
４７ ：第８コンタクト
４８ ：第９コンタクト
５０ ：第２のグランド導電体膜
５１ ：第１領域
５２ ：第２領域
５３ ：第３領域
５４ ：第４領域
５５ ：フィールド絶縁膜
５６ ：内側フィールド絶縁膜
５７ ：外側フィールド絶縁膜
５８ ：ドリフト領域
５９ ：基準線
６１ ：第１抵抗単位
６２ ：第２抵抗単位
６３ ：第３抵抗単位
６４ ：第４抵抗単位
６５ ：境界
６６ ：境界
６７ ：境界
６８ ：境界
６９ ：境界
７０ ：側縁
７０ａ ：側縁
７０ｂ ：側縁
７１ ：第１段差
７２ ：第２段差
７３ ：第３段差
７４ ：切り欠き部
７５ ：第１部分
７６ ：第２部分
７７ ：凹み側縁
７８ ：本体側縁
７９ ：縦側縁
８０ ：横側縁
８１ ：角部
８２ ：頂部
８３ ：角部
８４ ：頂部
８５ ：角部
８６ ：頂部
８７ ：角部
８８ ：頂部
８９ ：角部
９０ ：頂部
９１ ：第１抵抗層
９２ ：第２抵抗層
９３ ：フィールドコンタクト
９４ ：境界
２０１ ：ボディ領域
２０２ ：ソース領域
２０３ ：チャネル領域
２０４ ：コンタクト領域
２０５ ：ゲート絶縁膜
２０６ ：ゲート電極
２０７ ：引き出し部
２０８ ：ソースコンタクト
２０９ ：ソースメタル
２１０ ：フィールドコンタクト
２１１ ：フィールドメタル
３００ ：ダイオード
３０１ ：カソードウェル領域
３０２ ：カソード領域
３０３ ：アノードウェル領域
３０４ ：アノード領域
３０５ ：カソードメタル
３０６ ：カソードコンタクト
３０７ ：アノードメタル
３０８ ：アノードコンタクト
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】