特開 2024-115972 スイッチング素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115972

(43)【公開日】2024-08-27

(54)【発明の名称】スイッチング素子

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240820BHJP

   H01L 21/336 20060101ALI20240820BHJP

   H01L 29/12 20060101ALI20240820BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 653A

H01L29/78 658E

H01L29/78 652H

H01L29/78 652T

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023021914

(22)【出願日】2023-02-15

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】鈴木 巨裕

(57)【要約】

【課題】 電界緩和領域を有するスイッチング素子のオン抵抗を低減する。
【解決手段】 スイッチング素子であって、ｎ型のソース領域と、ｐ型のボディ領域と、各々が対応する前記トレンチの底面でゲート絶縁膜に接するｐ型の複数の電界緩和領域と、前記各電界緩和領域を前記ボディ領域に接続するｐ型の接続領域と、前記トレンチ間領域から前記各電界緩和領域の間に位置する間隔領域を通って前記各電界緩和領域よりも下側の領域まで分布しているｎ型のドリフト領域、を有する。前記間隔領域内の前記ドリフト領域が、第１電界緩和領域の側面に接する第１高濃度ｎ型領域と、第２電界緩和領域の側面に接する第２高濃度ｎ型領域と、前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域の間に配置されているとともに前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域よりも低いｎ型不純物濃度を有する低濃度ｎ型領域、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

スイッチング素子であって、
表面に複数のトレンチが設けられた半導体基板と、
前記各トレンチの内面を覆うゲート絶縁膜と、
前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、
を有し、
前記半導体基板が、
前記各トレンチの間に位置するトレンチ間領域内に配置されており、前記ゲート絶縁膜に接するｎ型のソース領域と、
前記トレンチ間領域内に配置されており、前記ソース領域の下側に配置されており、前記ゲート絶縁膜に接するｐ型のボディ領域と、
各々が対応する前記トレンチの底面で前記ゲート絶縁膜に接するｐ型の複数の電界緩和領域と、
前記各電界緩和領域を前記ボディ領域に接続するｐ型の接続領域と、
前記ボディ領域の下側に配置されており、前記トレンチ間領域から前記各電界緩和領域の間に位置する間隔領域を通って前記各電界緩和領域よりも下側の領域まで分布しており、前記各電界緩和領域の底面に接しており、前記トレンチ間領域内で前記ゲート絶縁膜に接しており、前記間隔領域内で前記間隔領域の両側に位置する２つの前記電界緩和領域のうちの一方である第１電界緩和領域の側面に接しており、前記間隔領域内で前記間隔領域の両側に位置する２つの前記電界緩和領域のうちの他方である第２電界緩和領域の側面に接しているｎ型のドリフト領域、
を有し、
前記間隔領域内の前記ドリフト領域が、
前記第１電界緩和領域の側面に接する第１高濃度ｎ型領域と、
前記第２電界緩和領域の側面に接する第２高濃度ｎ型領域と、
前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域の間に配置されているとともに前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域よりも低いｎ型不純物濃度を有する低濃度ｎ型領域、
を有する、
スイッチング素子。

【請求項2】

前記ドリフト領域の下側に配置されており、前記ドリフト領域よりも高いｎ型不純物濃度を有しているｎ型のドレイン領域をさらに有し、
前記各電界緩和領域が、対応する前記トレンチの前記底面から前記ドレイン領域まで伸びている、
請求項１に記載のスイッチング素子。

【請求項3】

前記第１高濃度ｎ型領域が、前記各トレンチの前記底面を含む深さ範囲に設けられており、
前記第２高濃度ｎ型領域が、前記各トレンチの前記底面を含む深さ範囲に設けられており、
前記ドリフト領域が、前記低濃度ｎ型領域から前記第１高濃度ｎ型領域及び前記第２高濃度ｎ型領域よりも下側まで伸びる下部低濃度ｎ型領域を有しており、
前記下部低濃度ｎ型領域が、前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域よりも低いｎ型不純物濃度を有し、
前記第１高濃度ｎ型領域よりも下側の前記第１電界緩和領域の前記側面に、前記下部低濃度ｎ型領域が接しており、
前記第２高濃度ｎ型領域よりも下側の前記第２電界緩和領域の前記側面に、前記下部低濃度ｎ型領域が接している、
請求項２に記載のスイッチング素子。

【請求項4】

前記第１高濃度ｎ型領域及び前記第２高濃度ｎ型領域よりも下側の位置において、幅方向に沿って前記電界緩和領域のｐ型不純物濃度を積分した値が、幅方向に沿って前記下部低濃度ｎ型領域のｎ型不純物濃度を積分した値の－１０％以上かつ＋１０％以下の値である、請求項３に記載のスイッチング素子。

【請求項5】

前記低濃度ｎ型領域が、第１低濃度ｎ型領域であり、
前記間隔領域が、前記第１高濃度ｎ型領域から前記第２高濃度ｎ型領域まで伸びているとともに前記第１低濃度ｎ型領域よりも高いｎ型不純物濃度を有する第３高濃度ｎ型領域を有しており、
前記第１低濃度ｎ型領域が、前記第３高濃度ｎ型領域に対して下側から接しており、
前記ドリフト領域が、前記トレンチ間領域内に配置されており、前記第３高濃度ｎ型領域に対して上側から接しており、前記第１高濃度ｎ型領域、前記第２高濃度ｎ型領域及び前記第３高濃度ｎ型領域よりも低いｎ型不純物濃度を有する第２低濃度ｎ型領域を有する、
請求項１～４のいずれか一項に記載のスイッチング素子。

【請求項6】

前記ドリフト領域が、
前記第１高濃度ｎ型領域、前記第２高濃度ｎ型領域及び前記第３高濃度ｎ型領域よりも低いｎ型不純物濃度を有する第３低濃度ｎ型領域と、
前記第１低濃度ｎ型領域、前記第２低濃度ｎ型領域及び前記第３低濃度ｎ型領域よりも高いｎ型不純物濃度を有する第４高濃度ｎ型領域と、
前記第１低濃度ｎ型領域、前記第２低濃度ｎ型領域及び前記第３低濃度ｎ型領域よりも高いｎ型不純物濃度を有する第５高濃度ｎ型領域、
を有し、
前記第４高濃度ｎ型領域が、前記第１電界緩和領域の底面に接しており、
前記第５高濃度ｎ型領域が、前記第２電界緩和領域の底面に接しており、
前記第３低濃度ｎ型領域が、前記第１低濃度ｎ型領域、前記第４高濃度ｎ型領域及び前記第５高濃度ｎ型領域の下側に配置されている、
請求項５に記載のスイッチング素子。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング素子に関する。

【0002】

特許文献１に開示のスイッチング素子は、トレンチ型のゲート電極を有している。このスイッチング素子では、ドリフト領域の内部にｐ型の複数の電界緩和領域が設けられている。各電界緩和領域は、対応するトレンチの底面でゲート絶縁膜に接している。電界緩和領域によって、トレンチの底面近傍における電界集中が抑制される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００５－１１６８２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１のスイッチング素子がオンすると、トレンチ近傍にチャネルが形成され、チャネルを通って電子が流れる。チャネルを通過した電子は、電界緩和領域の間の間隔領域を通過する。すなわち、間隔領域は、電流経路の一部を構成している。スイッチング素子のオン状態においては、各電界緩和領域からドリフト領域に微小幅の空乏層が広がっている。電子は空乏層を避けて流れるので、空乏層によって間隔領域内の電流経路が狭められる。このため、特許文献１のスイッチング素子のオン抵抗が高い。特に、スイッチング素子を微細化すると、間隔領域の幅がより狭くなり、オン抵抗が高くなる問題がより顕著となる。本明細書では、電界緩和領域を有するスイッチング素子のオン抵抗を低減する技術を提案する。

【課題を解決するための手段】

【0005】

本明細書が開示するスイッチング素子は、表面に複数のトレンチが設けられた半導体基板と、前記各トレンチの内面を覆うゲート絶縁膜と、前記各トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、を有する。前記半導体基板が、ソース領域、ボディ領域、複数の電界緩和領域、接続領域及びドリフト領域を有する。前記ソース領域は、前記各トレンチの間に位置するトレンチ間領域内に配置されており、前記ゲート絶縁膜に接するｎ型領域である。前記ボディ領域は、前記トレンチ間領域内に配置されており、前記ソース領域の下側に配置されており、前記ゲート絶縁膜に接するｐ型領域である。複数の前記電界緩和領域は、各々が対応する前記トレンチの底面で前記ゲート絶縁膜に接するｐ型領域である。前記接続領域は、前記各電界緩和領域を前記ボディ領域に接続するｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側に配置されており、前記トレンチ間領域から前記各電界緩和領域の間に位置する間隔領域を通って前記各電界緩和領域よりも下側の領域まで分布しており、前記各電界緩和領域の底面に接しており、前記トレンチ間領域内で前記ゲート絶縁膜に接しており、前記間隔領域内で前記間隔領域の両側に位置する２つの前記電界緩和領域のうちの一方である第１電界緩和領域の側面に接しており、前記間隔領域内で前記間隔領域の両側に位置する２つの前記電界緩和領域のうちの他方である第２電界緩和領域の側面に接しているｎ型領域である。前記間隔領域内の前記ドリフト領域が、前記第１電界緩和領域の側面に接する第１高濃度ｎ型領域と、前記第２電界緩和領域の側面に接する第２高濃度ｎ型領域と、前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域の間に配置されているとともに前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域よりも低いｎ型不純物濃度を有する低濃度ｎ型領域、を有する。

【0006】

このスイッチング素子では、間隔領域内のドリフト領域が、各電界緩和領域（すなわち、第１電界緩和領域と第２電界緩和領域）の側面に接する位置にｎ型不純物濃度が高い高濃度ｎ型領域（すなわち、第１高濃度ｎ型領域と第２高濃度ｎ型領域）を有している。第１高濃度ｎ型領域と第２高濃度ｎ型領域の間に低濃度ｎ型領域が配置されている。スイッチング素子のオフ状態では、ドリフト領域と各電界間緩和領域の間に印加される電圧が高いので、空乏層が高濃度ｎ型領域を超えて低濃度ｎ型領域まで伸展し、間隔領域全体が空乏化される。したがって、このスイッチング素子は、高い耐圧を有している。また、スイッチング素子のオン状態では、ドリフト領域と各電界間緩和領域の間に印加される電圧が低いので、各高濃度ｎ型領域によって各電界緩和領域から間隔領域への空乏層の伸展が抑制される。したがって、間隔領域に広い電流経路を確保することができる。このため、このスイッチング素子のオン抵抗は低い。

【図面の簡単な説明】

【0007】

【図1】実施例１のスイッチング素子のトレンチに交差する方向における断面図。

【図2】実施例１のスイッチング素子のトレンチに沿う方向における断面図。

【図3】実施例１のスイッチング素子の間隔領域とその周辺の拡大図。

【図4】実施例１のスイッチング素子の製造方法の説明図。

【図5】実施例１のスイッチング素子の製造方法の説明図。

【図6】実施例１のスイッチング素子の製造方法の説明図。

【図7】実施例１のスイッチング素子の製造方法の説明図。

【図8】実施例１のスイッチング素子の製造方法の説明図。

【図9】実施例１のスイッチング素子の製造方法の説明図。

【図10】実施例１のスイッチング素子の製造方法の説明図。

【図11】変形例のスイッチング素子の断面図。

【図12】実施例２のスイッチング素子の断面図。

【発明を実施するための形態】

【0008】

本明細書が開示する一例のスイッチング素子は、前記ドリフト領域の下側に配置されており、前記ドリフト領域よりも高いｎ型不純物濃度を有しているｎ型のドレイン領域をさらに有していてもよい。前記各電界緩和領域が、対応する前記トレンチの前記底面から前記ドレイン領域まで伸びていてもよい。

【0009】

この構成によれば、スイッチング素子の耐圧を向上させることができる。

【0010】

本明細書が開示する一例のスイッチング素子では、前記第１高濃度ｎ型領域が、前記各トレンチの前記底面を含む深さ範囲に設けられてもよい。前記第２高濃度ｎ型領域が、前記各トレンチの前記底面を含む深さ範囲に設けられていてもよい。前記ドリフト領域が、前記低濃度ｎ型領域から前記第１高濃度ｎ型領域及び前記第２高濃度ｎ型領域よりも下側まで伸びる下部低濃度ｎ型領域を有していてもよい。前記下部低濃度ｎ型領域が、前記第１高濃度ｎ型領域と前記第２高濃度ｎ型領域よりも低いｎ型不純物濃度を有していてもよい。前記第１高濃度ｎ型領域よりも下側の前記第１電界緩和領域の前記側面に、前記下部低濃度ｎ型領域が接していてもよい。前記第２高濃度ｎ型領域よりも下側の前記第２電界緩和領域の前記側面に、前記下部低濃度ｎ型領域が接していてもよい。

【0011】

この構成によれば、スイッチング素子の耐圧をより効果的に向上させることができる。

【0012】

本明細書が開示する一例のスイッチング素子では、前記第１高濃度ｎ型領域及び前記第２高濃度ｎ型領域よりも下側の位置において、幅方向に沿って前記電界緩和領域のｐ型不純物濃度を積分した値が、幅方向に沿って前記下部低濃度ｎ型領域のｎ型不純物濃度を積分した値の－１０％以上かつ＋１０％以下の値であってもよい。

【0013】

この構成によれば、スイッチング素子の耐圧をより効果的に向上させることができる。

【0014】

本明細書が開示する一例のスイッチング素子では、前記低濃度ｎ型領域が、第１低濃度ｎ型領域であってもよい。前記間隔領域が、前記第１高濃度ｎ型領域から前記第２高濃度ｎ型領域まで伸びているとともに前記第１低濃度ｎ型領域よりも高いｎ型不純物濃度を有する第３高濃度ｎ型領域を有していてもよい。前記第１低濃度ｎ型領域が、前記第３高濃度ｎ型領域に対して下側から接していてもよい。前記ドリフト領域が、前記トレンチ間領域内に配置されており、前記第３高濃度ｎ型領域に対して上側から接しており、前記第１高濃度ｎ型領域、前記第２高濃度ｎ型領域及び前記第３高濃度ｎ型領域よりも低いｎ型不純物濃度を有する第２低濃度ｎ型領域を有していてもよい。

【0015】

本明細書が開示する一例のスイッチング素子では、前記ドリフト領域が、第３低濃度ｎ型領域と第４高濃度ｎ型領域と第５高濃度ｎ型領域を有していてもよい。前記第３低濃度ｎ型領域は、前記第１高濃度ｎ型領域、前記第２高濃度ｎ型領域及び前記第３高濃度ｎ型領域よりも低いｎ型不純物濃度を有していてもよい。前記第４高濃度ｎ型領域は、前記第１低濃度ｎ型領域、前記第２低濃度ｎ型領域及び前記第３低濃度ｎ型領域よりも高いｎ型不純物濃度を有していてもよい。前記第５高濃度ｎ型領域は、前記第１低濃度ｎ型領域、前記第２低濃度ｎ型領域及び前記第３低濃度ｎ型領域よりも高いｎ型不純物濃度を有していてもよい。前記第４高濃度ｎ型領域が、前記第１電界緩和領域の底面に接していてもよい。前記第５高濃度ｎ型領域が、前記第２電界緩和領域の底面に接していてもよい。前記第３低濃度ｎ型領域が、前記第１低濃度ｎ型領域、前記第４高濃度ｎ型領域及び前記第５高濃度ｎ型領域の下側に配置されていてもよい。

【実施例0016】

図１に示す実施例１のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＳｉＣ（すなわち、炭化ケイ素）により構成されている。なお、半導体基板１２が、Ｓｉ、ＧａＮ等の他の半導体材料により構成されていてもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に対して直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。上面１２ａにおいて、各トレンチ１４は、ｙ方向に直線状に伸びている。複数のトレンチ１４は、ｘ方向に間隔を空けて配置されている。なお、以下では、一対のトレンチ１４によって挟まれた各半導体領域を、トレンチ間領域という。

【0017】

各トレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内に、ゲート電極１８が配置されている。ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。半導体基板１２の上部に、ソース電極２２が配置されている。ソース電極２２は、層間絶縁膜２０と上面１２ａを覆っている。層間絶縁膜２０によって、ソース電極２２はゲート電極１８から絶縁されている。半導体基板１２の下部に、ドレイン電極２４が配置されている。ドレイン電極２４は、半導体基板１２の下面１２ｂを覆っている。

【0018】

半導体基板１２は、複数のソース領域３０、複数のコンタクト領域３２、ボディ領域３４、複数の電界緩和領域３６、ドリフト領域４０、及び、ドレイン領域４８を有している。

【0019】

複数のソース領域３０は、ｎ型不純物濃度が高いｎ型領域である。各ソース領域３０は、対応するトレンチ間領域内に配置されている。各トレンチ間領域内におけるソース領域３０の配置は任意であるが、本実施例では各トレンチ間領域に２つのソース領域３０が設けられている。各ソース領域３０は、ソース電極２２にオーミック接触している。各ソース領域３０は、対応するトレンチ１４の側面の上端部において、ゲート絶縁膜１６に接している。

【0020】

複数のコンタクト領域３２は、ｐ型不純物濃度が高いｐ型領域である。各コンタクト領域３２は、対応するトレンチ間領域内に配置されている。各トレンチ間領域内におけるコンタクト領域３２の配置は任意であるが、本実施例では各トレンチ間領域に１つのコンタクト領域３２が設けられている。各コンタクト領域３２は、ソース領域３０の隣に配置されている。各コンタクト領域３２は、ソース電極２２にオーミック接触している。

【0021】

ボディ領域３４は、コンタクト領域３２よりも低いｐ型不純物濃度を有するｐ型領域である。ボディ領域３４は、半導体基板１２の横方向に広く分布している。ボディ領域３４は、複数のトレンチ間領域に跨って分布している。ボディ領域３４は、ソース領域３０とコンタクト領域３２の下側に配置されている。ボディ領域３４は、ソース領域３０とコンタクト領域３２に対して下側から接している。ボディ領域３４は、各ソース領域３０の下側のトレンチ１４の側面においてゲート絶縁膜１６に接している。

【0022】

複数の電界緩和領域３６は、ｐ型領域である。各電界緩和領域３６は、ボディ領域３４よりも高いとともにコンタクト領域３２よりも低いｐ型不純物濃度を有している。各電界緩和領域３６は、対応するトレンチ１４の底面においてゲート絶縁膜１６に接している。図２は、トレンチ１４を含む位置においてｙ方向とｚ方向に沿ってスイッチング素子１０を切断した断面を示している。図２に示すように、各電界緩和領域３６は、トレンチ１４の底面に沿ってｙ方向に直線状に伸びている。トレンチ１４の長手方向の端部には、トレンチ１４の側面に沿ってｚ方向に伸びるｐ型の接続領域３８が設けられている。各トレンチ１４に対して少なくとも１つの接続領域３８が設けられている。接続領域３８は、電界緩和領域３６とボディ領域３４を接続している。したがって、電界緩和領域３６は、接続領域３８、ボディ領域３４及びコンタクト領域３２を介してソース電極２２に電気的に接続されている。このため、各電界緩和領域３６の電位は、ソース電極２２の電位とほぼ等しい。なお、他の実施例では、接続領域３８が他の位置に設けられていてもよい。図１に示すように、各電界緩和領域３６の幅（すなわち、ｘ方向における寸法）は、その上部のトレンチ１４の幅よりも広い。このため、各電界緩和領域３６は、トレンチ１４の底面近傍の側面でもゲート絶縁膜１６に接している。

【0023】

ドリフト領域４０は、ソース領域３０よりも低いｎ型不純物濃度を有するｎ型領域である。各図では、ドリフト領域４０をグレーハッチングにより示している。ドリフト領域４０は、ボディ領域３４の下側に配置されている。ドリフト領域４０は、各トレンチ間領域内から各電界緩和領域３６の下側の領域まで分布している。各トレンチ間領域内では、ドリフト領域４０は、ボディ領域３４に対して下側から接している。各トレンチ間領域内では、ドリフト領域４０は、ボディ領域３４の下側のトレンチ１４の側面においてゲート絶縁膜１６に接している。ドリフト領域４０は、トレンチ間領域から一対の電界緩和領域３６の間の領域（以下、間隔領域という）を通って各電界緩和領域３６よりも下側の領域まで伸びている。間隔領域内のドリフト領域４０は、その両側に位置する２つの電界緩和領域３６の側面に接している。各電界緩和領域３６よりも下側の領域では、ドリフト領域４０は、半導体基板１２の横方向に広く分布している。すなわち、各電界緩和領域３６よりも下側の領域では、ドリフト領域４０は、複数のトレンチ１４の下部に跨って分布している。ドリフト領域４０は、各電界緩和領域３６の底面に接している。

【0024】

ドレイン領域４８は、ドリフト領域４０よりも高いｎ型不純物濃度を有するｎ型領域である。ドレイン領域４８は、ドリフト領域４０の下側に配置されている。ドレイン領域４８は、ドリフト領域４０に対して下側から接している。ドレイン領域４８は、ドレイン電極２４にオーミック接触している。

【0025】

図３は、１つの間隔領域とその周辺の拡大断面図である。図３に示すように、ドリフト領域４０は、第１低濃度ｎ型領域４１、第２低濃度ｎ型領域４２、第３低濃度ｎ型領域４３及び高濃度ｎ型領域４４を有している。高濃度ｎ型領域４４は、第１低濃度ｎ型領域４１、第２低濃度ｎ型領域４２及び第３低濃度ｎ型領域４３よりも高いｎ型不純物濃度を有している。高濃度ｎ型領域４４のｎ型不純物濃度は、ソース領域３０及びドレイン領域４８のｎ型不純物濃度よりも低い。

【0026】

第２低濃度ｎ型領域４２は、トレンチ間領域内に配置されている。第２低濃度ｎ型領域４２は、第１低濃度ｎ型領域４１及び第３低濃度ｎ型領域４３よりも高いｎ型不純物濃度を有している。第２低濃度ｎ型領域４２は、ボディ領域３４に対して下側から接している。第２低濃度ｎ型領域４２は、ボディ領域３４の下側の各トレンチ１４の側面でゲート絶縁膜１６に接している。第２低濃度ｎ型領域４２は、各電界緩和領域３６の上面に接している。

【0027】

高濃度ｎ型領域４４は、厚みが薄い層状の領域であり、第２低濃度ｎ型領域４２の底面、各電界緩和領域３６の側面、及び、各電界緩和領域３６の底面に沿って伸びている。高濃度ｎ型領域４４は、第１高濃度ｎ型領域４４ａ、第２高濃度ｎ型領域４４ｂ、第３高濃度ｎ型領域４４ｃ、第４高濃度ｎ型領域４４ｄ及び第５高濃度ｎ型領域４４ｅを有している。

【0028】

第１高濃度ｎ型領域４４ａ、第２高濃度ｎ型領域４４ｂ及び第３高濃度ｎ型領域４４ｃは、間隔領域内に配置されている。なお、以下では、間隔領域の両側に配置されている２つの電界緩和領域３６の一方を第１電界緩和領域３６ａといい、間隔領域の両側に配置されている２つの電界緩和領域３６の他方を第２電界緩和領域３６ｂという。第１高濃度ｎ型領域４４ａは、第１電界緩和領域３６ａの側面を覆っている。第２高濃度ｎ型領域４４ｂは、第２電界緩和領域３６ｂの側面を覆っている。第３高濃度ｎ型領域４４ｃは、第２低濃度ｎ型領域４２の底面を覆っている。言い換えると、第２低濃度ｎ型領域４２は、第３高濃度ｎ型領域４４ｃに対して上側から接している。第３高濃度ｎ型領域４４ｃの一端は第１高濃度ｎ型領域４４ａの上端に接続されており、第３高濃度ｎ型領域４４ｃの他端は第２高濃度ｎ型領域４４ｂの上端に接続されている。すなわち、第３高濃度ｎ型領域４４ｃは、第１高濃度ｎ型領域４４ａから第２高濃度ｎ型領域４４ｂまで伸びている。

【0029】

第４高濃度ｎ型領域４４ｄ及び第５高濃度ｎ型領域４４ｅは、各電界緩和領域３６の下側に配置されている。第４高濃度ｎ型領域４４ｄは、第１電界緩和領域３６ａの底面を覆っている。第４高濃度ｎ型領域４４ｄの一端は、第１高濃度ｎ型領域４４ａの下端に接続されている。第４高濃度ｎ型領域４４ｄの他端は、隣の間隔領域（すなわち、図３の左端に位置する間隔領域）内に設けられた第２高濃度ｎ型領域４４ｂの下端に接続されている。第５高濃度ｎ型領域４４ｅは、第２電界緩和領域３６ｂの底面を覆っている。第５高濃度ｎ型領域４４ｅの一端は、第２高濃度ｎ型領域４４ｂの下端に接続されている。第５高濃度ｎ型領域４４ｅの他端は、隣の間隔領域（すなわち、図３の右端に位置する間隔領域）内に設けられた第１高濃度ｎ型領域４４ａの下端に接続されている。

【0030】

図３に示す構造がｘ方向に繰り返し設けられていることで、高濃度ｎ型領域４４は屈曲しながらｘ方向に伸びている。

【0031】

第１低濃度ｎ型領域４１は、間隔領域内に配置されている。第１低濃度ｎ型領域４１は、第１高濃度ｎ型領域４４ａと第２高濃度ｎ型領域４４ｂの間に配置されている。第１低濃度ｎ型領域４１は、第１高濃度ｎ型領域４４ａの側面と第２高濃度ｎ型領域４４ｂの側面を覆っている。第１低濃度ｎ型領域４１は、第３高濃度ｎ型領域４４ｃの底面を覆っている。すなわち、第１低濃度ｎ型領域４１は、第３高濃度ｎ型領域４４ｃに対して下側から接している。

【0032】

第３低濃度ｎ型領域４３は、間隔領域よりも下側に配置されている。第３低濃度ｎ型領域４３は、第１低濃度ｎ型領域４１、第４高濃度ｎ型領域４４ｄ及び第５高濃度ｎ型領域４４ｅの下側に配置されている。第３低濃度ｎ型領域４３は、複数の間隔領域と複数の電界緩和領域３６の下部に跨って分布している。第３低濃度ｎ型領域４３は、各間隔領域内に設けられた各第１低濃度ｎ型領域４１と繋がっている。また、第３低濃度ｎ型領域４３は、各第４高濃度ｎ型領域４４ｄの底面及び各第５高濃度ｎ型領域４４ｅの底面を覆っている。図１に示すように、第３低濃度ｎ型領域４３は、ドレイン領域４８に対して上側から接している。

【0033】

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０は、モータ等の負荷に対して直列に接続されて使用される。ドレイン電極２４にはソース電極２２よりも高い電位が印加される。ゲート電極１８の電位は制御回路によって制御される。ゲート電極１８にゲート閾値よりも高い電位が印加されると、ボディ領域３４内のゲート絶縁膜１６近傍の領域にチャネルが形成される。チャネルによってソース領域３０と第２低濃度ｎ型領域４２が接続される。すると、ソース領域３０からチャネル、第２低濃度ｎ型領域４２、第３高濃度ｎ型領域４４ｃ、第１低濃度ｎ型領域４１及び第３低濃度ｎ型領域４３を介してドレイン領域４８へ電子が流れる。すなわち、スイッチング素子１０がオンする。ゲート電極１８の電位をゲート閾値以下の電位まで引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、スイッチング素子１０がオフする。

【0034】

上述したように、各電界緩和領域３６の電位はソース電極２２の電位と略等しい。また、ドリフト領域４０はドレイン領域４８を介してドレイン電極２４に接続されているので、ドリフト領域４０の電位はドレイン電極２４の電位と略等しい。したがって、電界緩和領域３６とドリフト領域４０との界面のｐｎ接合には、ドレイン電極２４とソース電極２２の間に印加されている電圧（以下、ドレイン－ソース間電圧という）とほぼ等しい電圧が印加される。ｐｎ接合に電圧が印加されることで、各電界緩和領域３６からドリフト領域４０に空乏層が伸びる。ドリフト領域４０のうちの各電界緩和領域３６の側面と底面に接する位置には、高濃度ｎ型領域４４が設けられている。高濃度ｎ型領域４４によって空乏層の伸展が抑制される。スイッチング素子１０のオン状態においては、ドレイン－ソース間電圧は低電圧（例えば、２Ｖ程度）であるので、空乏層は高濃度ｎ型領域４４を超えて伸びることができない。すなわち、スイッチング素子１０のオン状態においては、電界緩和領域３６から伸びる空乏層は、第１低濃度ｎ型領域４１まで達しない。したがって、第１低濃度ｎ型領域４１の全体が電流経路となる。間隔領域内に広い電流経路が確保されるので、スイッチング素子１０のオン抵抗は低い。

【0035】

また、スイッチング素子１０のオン状態において、負荷が短絡し、ドレイン－ソース間電圧が急激に高くなる場合がある。この場合、ドレイン－ソース間電圧は例えば６００Ｖ程度まで上昇する。すると、高電圧が電界緩和領域３６とドリフト領域４０との界面のｐｎ接合に印加される。このように高電圧がｐｎ接合に印加されると、電界緩和領域３６から伸びる空乏層が高濃度ｎ型領域４４を超えて第１低濃度ｎ型領域４１まで伸展する。このため、第１低濃度ｎ型領域４１の全体が高速で空乏化される。このように、短絡が生じると第１低濃度ｎ型領域４１の全体が高速で空乏化されるので、スイッチング素子１０に高い短絡電流が流れることが抑制される。このため、スイッチング素子１０は高い短絡耐量を有している。

【0036】

また、スイッチング素子１０がターンオフすると、ドレイン－ソース間電圧が上昇する。この場合、ドレイン－ソース間電圧は例えば６００Ｖ程度まで上昇する。すると、ボディ領域３４及び電界緩和領域３６からドリフト領域４０に空乏層が伸び、ドリフト領域４０の略全体が空乏化される。特に、ターンオフによってドレイン－ソース間電圧が上昇すると、電界緩和領域３６から伸びる空乏層が高濃度ｎ型領域４４を超えて第１低濃度ｎ型領域４１まで伸展する。このため、第１低濃度ｎ型領域４１の全体が高速で空乏化される。このように、スイッチング素子１０がターンオフすると第１低濃度ｎ型領域４１の全体が高速で空乏化されるので、トレンチ１４の下端周辺での電界集中が抑制される。したがって、スイッチング素子１０は高い耐圧を有する。

【0037】

以上に説明したように、実施例１の構造によれば、短絡耐量が高く、耐圧が高く、オン抵抗が低いスイッチング素子１０を実現することができる。

【0038】

なお、上記のように高電圧の印加時に空乏層が高濃度ｎ型領域４４を超えて第１低濃度ｎ型領域４１まで伸展するようにするために、下記の数式を満たすように各領域の濃度と厚さを設定することができる。
Ｖｍａｘ＞（ｑ・Ｎｄ・（Ｎａ＋Ｎｄ）・Ｗ^２）／８・ε・Ｎａ
なお、Ｖｍａｘは電界緩和領域３６とドリフト領域４０の間に印加される最大電圧である。ｑは電気素量である。Ｎｄは第１高濃度ｎ型領域４４ａと第２高濃度ｎ型領域４４ｂのｎ型不純物濃度である。Ｎａは電界緩和領域３６のｐ型不純物濃度である。Ｗは第１高濃度ｎ型領域４４ａと第２高濃度ｎ型領域４４ｂの厚さ（すなわち、ｘ方向の寸法）である。εは間隔部を構成する材料（すなわち、ＳｉＣ）の誘電率である。

【0039】

次に、スイッチング素子１０の製造方法について説明する。まず、図４に示すように、ドレイン領域４８により構成された半導体基板上に低濃度のｎ型層４３ａをエピタキシャル成長させる。次に、図５に示すように、ｎ型層４３ａの上面を部分的にエッチングすることにより、ｎ型層４３ａの上面に凹凸を形成する。ｎ型層４３ａの凸部が第１低濃度ｎ型領域４１であり、それよりも下側の部分が第３低濃度ｎ型領域４３である。次に、図６に示すように、ｎ型層４３ａの上面に、凹凸に沿って高濃度ｎ型領域４４をエピタキシャル成長させる。次に、図７に示すように、高濃度ｎ型領域４４の上部に電界緩和領域３６をエピタキシャル成長させ、その後、電界緩和領域３６をエッチバックすることで凹部内に電界緩和領域３６を残存させる。次に、図８に示すように、半導体基板の上面に第２低濃度ｎ型領域４２とボディ領域３４を順にエピタキシャル成長させる。次に、図９に示すように、ボディ領域３４に対してイオン注入を実施することによって、コンタクト領域３２とソース領域３０を形成する。次に、図１０に示すように、半導体基板の上面に各電界緩和領域３６に達するトレンチ１４を形成し、各トレンチ１４内にゲート絶縁膜１６とゲート電極１８を形成する。その後、層間絶縁膜２０、ソース電極２２、ドレイン電極２４等を形成することで、図１に示すスイッチング素子１０が完成する。

【0040】

なお、実施例１では、高濃度ｎ型領域４４が、第１高濃度ｎ型領域４４ａ、第２高濃度ｎ型領域４４ｂ、第３高濃度ｎ型領域４４ｃ、第４高濃度ｎ型領域４４ｄ及び第５高濃度ｎ型領域４４ｅを有していた。しかしながら、図１１に示すように、高濃度ｎ型領域４４が、第１高濃度ｎ型領域４４ａと第２高濃度ｎ型領域４４ｂを有しており、第３高濃度ｎ型領域４４ｃ、第４高濃度ｎ型領域４４ｄ及び第５高濃度ｎ型領域４４ｅを有さなくてもよい。このような構成でも、スイッチング素子のオン状態において空乏層が間隔領域内の第１低濃度ｎ型領域４１まで伸展することを抑制でき、スイッチング素子のオン抵抗を低減できる。

【実施例0041】

図１２に示す実施例２のスイッチング素子１００では、各電界緩和領域３６が、トレンチ１４の底面に接する位置からドレイン領域４８に接する位置まで伸びている。したがって、ドレイン領域４８によって、ドリフト領域４０（すなわち、グレーハッチングされた領域）が複数に分割されている。各ドリフト領域４０は、ボディ領域３４に接する位置からドレイン領域４８に接する位置まで伸びている。各トレンチ１４よりも下側に、複数の電界緩和領域３６と複数のドリフト領域４０がｘ方向に交互に配置されたスーパージャンクション構造が形成されている。

【0042】

実施例２では、各電界緩和領域３６がトレンチ１４に接する位置からドレイン領域４８に接する位置まで伸びているので、ドリフト領域４０が各電界緩和領域３６の底面に接する高濃度ｎ型領域（すなわち、図３の第４高濃度ｎ型領域４４ｄ及び第５高濃度ｎ型領域４４ｅに相当する領域）を有さない。また、図１２に示すように、第２低濃度ｎ型領域４２よりも下側のドリフト領域４０の全体が間隔領域（すなわち、複数の電界緩和領域３６の間の領域）に配置されている。また、第１電界緩和領域３６ａの側面に接する第１高濃度ｎ型領域４４ａが、各トレンチ１４の底面を含む深さ範囲内に設けられている。また、第２電界緩和領域３６ｂの側面に接する第２高濃度ｎ型領域４４ｂが、各トレンチ１４の底面を含む深さ範囲内に設けられている。また、第１低濃度ｎ型領域４１から下側へ、下部低濃度ｎ型領域４５が伸びている。下部低濃度ｎ型領域４５は、高濃度ｎ型領域４４ａ、４４ｂ、４４ｃよりも低いｎ型不純物濃度を有している。第１高濃度ｎ型領域４４ａよりも下側では、下部低濃度ｎ型領域４５が第１電界緩和領域３６ａの側面に接している。第２高濃度ｎ型領域４４ｂよりも下側では、下部低濃度ｎ型領域４５が第２電界緩和領域３６ｂの側面に接している。

【0043】

図１２において、幅Ｗｐは電界緩和領域３６の幅を示しており、幅Ｗｎは下部低濃度ｎ型領域４５の幅を示している。実施例２のスイッチング素子１００では、高濃度ｎ型領域４４の下端よりも下側の深さにおいて、幅方向に沿って電界緩和領域３６のｐ型不純物濃度を積分した積分値Ｉｐが、幅方向に沿って下部低濃度ｎ型領域４５のｎ型不純物濃度を積分した積分値Ｉｎの－１０％以上かつ＋１０％以下の値である。すなわち、積分値Ｉｐが積分値Ｉｎとほぼ等しい。電界緩和領域３６内でｐ型不純物濃度が一様に分布している場合には、積分値Ｉｐは、幅Ｗｐと電界緩和領域３６内のｐ型不純物濃度の積である。下部低濃度ｎ型領域４５内でｎ型不純物濃度が一様に分布している場合には、積分値Ｉｎは、幅Ｗｎと下部低濃度ｎ型領域４５内のｎ型不純物濃度の積である。

【0044】

上述した点を除いて、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０と同じ構造を有している。

【0045】

実施例２のスイッチング素子１００でも、オン状態において第１低濃度ｎ型領域４１（すなわち、第１高濃度ｎ型領域４４ａと第２高濃度ｎ型領域４４ｂの間の低濃度ｎ型領域）に空乏層が達しないので、低いオン抵抗を実現できる。また、短絡状態またはオフ状態では、第１低濃度ｎ型領域４１が空乏化されるので、高い短絡耐量と耐圧を実現できる。

【0046】

また、実施例２のスイッチング素子１００では、ドリフト領域４０と電界緩和領域３６によってスーパージャンクション構造が構成されている。したがって、スイッチング素子１００の耐圧をより向上させることができる。特に、積分値Ｉｐが積分値Ｉｎと略等しいので、スイッチング素子１００のオフ状態において、高濃度ｎ型領域４４の下端よりも下側の範囲で電界緩和領域３６と下部低濃度ｎ型領域４５の略全体に空乏層が広がる。このため、スイッチング素子１００の内部で電界集中が生じ難く、スイッチング素子１００の耐圧をより効果的に向上させることができる。

【0047】

なお、実施例２において、高濃度ｎ型領域が、第３高濃度ｎ型領域４４ｃを有さなくてもよい。すなわち、高濃度ｎ型領域が、第１高濃度ｎ型領域４４ａと第２高濃度ｎ型領域４４ｂによって構成されていてもよい。このような構成でも、スイッチング素子のオン状態において空乏層が間隔領域内の第１低濃度ｎ型領域４１まで伸展することを抑制でき、スイッチング素子のオン抵抗を低減できる。

【0048】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。