特開 2024-116087 集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024116087

(43)【公開日】2024-08-27

(54)【発明の名称】集積回路装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240820BHJP

   H10B 12/00 20230101ALI20240820BHJP

   H10B 41/70 20230101ALI20240820BHJP

   H01L 21/28 20060101ALI20240820BHJP

   H01L 29/417 20060101ALI20240820BHJP

【ＦＩ】

H01L29/78 301X

H10B12/00 801

H10B41/70

H01L29/78 301H

H01L21/28 301R

H01L21/28 301S

H01L29/50 M

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024017163

(22)【出願日】2024-02-07

(31)【優先権主張番号】10-2023-0020123

(32)【優先日】2023-02-15

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】朱 貞 ミン

(72)【発明者】

【氏名】尹 燦 植

(72)【発明者】

【氏名】吉 奎 ヒョン

(72)【発明者】

【氏名】韓 正 勳

(72)【発明者】

【氏名】金 元 洪

【テーマコード（参考）】

4M104

5F083

5F140

【Ｆターム（参考）】

4M104AA01

4M104AA02

4M104AA03

4M104AA04

4M104AA05

4M104BB01

4M104BB02

4M104BB04

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4M104FF17

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4M104FF22

4M104GG16

4M104HH15

5F083AD11

5F083AD69

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5F083MA06

5F083MA16

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5F140BJ11

5F140BJ15

5F140BJ16

5F140BJ17

5F140BJ27

5F140BJ28

(57)【要約】

【課題】コンタクト抵抗を減少させうる集積回路装置及びその製造方法を提供する。
【解決手段】本発明の集積回路装置は、基板上に配置されたゲートスタックと、ゲートスタックの両側壁上に配置されたスペーサと、ゲートスタックの両側で基板の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、ソース／ドレイン領域上に配置されたカバー半導体層と、ゲートスタックの側壁を取り囲み、カバー半導体層上に配置された層間絶縁膜と、層間絶縁膜及びカバー半導体層を貫通するコンタクトホール内に配置されたコンタクトであって、カバー半導体層及びソース／ドレイン領域と接触する底部を有するコンタクトを含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

基板上に配置されたゲートスタックと、
前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、
前記ゲートスタックの第１及び第２側で前記基板の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置されたカバー半導体層と、
前記ゲートスタックの側壁を取り囲み、前記カバー半導体層上に配置された層間絶縁膜と、
前記層間絶縁膜及び前記カバー半導体層を貫通するコンタクトホール内に配置されたコンタクトであって、前記カバー半導体層及び前記ソース／ドレイン領域と接触する底部を有する前記コンタクトと、を含むことを特徴とする集積回路装置。

【請求項2】

前記カバー半導体層は、シリコンゲルマニウム（ＳｉＧｅ）を含み、
前記ソース／ドレイン領域は、不純物がドーピングされたシリコンを含むことを特徴とする請求項１に記載の集積回路装置。

【請求項3】

前記コンタクトの底面は、前記カバー半導体層の底面よりもさらに低いレベルに配置されることを特徴とする請求項１に記載の集積回路装置。

【請求項4】

前記カバー半導体層の上面が前記層間絶縁膜によってカバーされることを特徴とする請求項１に記載の集積回路装置。

【請求項5】

前記スペーサは、
前記ゲートスタックの前記第１及び第２側壁に配置されたインナースペーサと、
前記ゲートスタックの前記第１及び第２側壁上の前記インナースペーサ上に配置されたアウタースペーサを含み、
前記カバー半導体層は、前記インナースペーサの外側壁と接触することを特徴とする請求項１に記載の集積回路装置。

【請求項6】

前記アウタースペーサの底面が前記カバー半導体層上に配置されることを特徴とする請求項５に記載の集積回路装置。

【請求項7】

前記アウタースペーサの前記底面は、前記インナースペーサの底面よりも高いレベルに配置され、
前記カバー半導体層の少なくとも一部は、前記アウタースペーサと垂直にオーバーラップすることを特徴とする請求項５に記載の集積回路装置。

【請求項8】

前記スペーサは、
前記ゲートスタックの前記第１及び第２側壁に配置されたインナースペーサと、
前記ゲートスタックの前記第１及び第２側壁上の前記インナースペーサ上に配置されたアウタースペーサと、を含み、
前記カバー半導体層は、前記アウタースペーサの外側壁と接触することを特徴とする請求項１に記載の集積回路装置。

【請求項9】

前記カバー半導体層は、前記インナースペーサと接触しないことを特徴とする請求項８に記載の集積回路装置。

【請求項10】

前記基板と前記ゲートスタックとの間に配置され、シリコンゲルマニウムを含むチャネル層をさらに含み、
前記チャネル層は、前記カバー半導体層と一体に連結されていることを特徴とする請求項１に記載の集積回路装置。

【請求項11】

基板上に配置されたゲートスタックであって、ゲート絶縁層、ゲート電極、及びゲートキャッピング層を含む前記ゲートスタックと、
前記ゲートスタックの第１及び第２側壁上に順次に配置されたインナースペーサ及びアウタースペーサを含むスペーサと、
前記ゲートスタックの少なくとも一側に配置され、前記基板の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）内に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置され、前記スペーサの少なくとも一部と接触するカバー半導体層と、
前記カバー半導体層及び前記スペーサの外側壁上に配置された層間絶縁膜と、
前記層間絶縁膜を貫通して前記カバー半導体層及び前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含むことを特徴とする集積回路装置。

【請求項12】

前記コンタクトは、前記層間絶縁膜及び前記カバー半導体層を貫通するコンタクトホール内に配置され、
前記コンタクトの底面が前記ソース／ドレイン領域の上面上に配置され、
前記コンタクトの底部の側壁が前記カバー半導体層によって取り囲まれていることを特徴とする請求項１１に記載の集積回路装置。

【請求項13】

前記カバー半導体層は、前記インナースペーサの外側壁と接触し、
前記アウタースペーサの底面が前記カバー半導体層上に配置されることを特徴とする請求項１１に記載の集積回路装置。

【請求項14】

前記アウタースペーサの前記底面は、前記インナースペーサの底面よりも高いレベルに配置され、
前記カバー半導体層の少なくとも一部は、前記アウタースペーサと垂直にオーバーラップされることを特徴とする請求項１３に記載の集積回路装置。

【請求項15】

前記カバー半導体層は、前記アウタースペーサの外側壁と接触し、
前記カバー半導体層は、前記インナースペーサと接触しないことを特徴とする請求項１１に記載の集積回路装置。

【請求項16】

前記コンタクトの底面は、前記ソース／ドレイン領域の上面よりも低いレベルに配置されることを特徴とする請求項１１に記載の集積回路装置。

【請求項17】

前記基板上に配置され、活性領域を定義する素子分離膜をさらに含み、
前記カバー半導体層は、前記ゲートスタック及び前記スペーサによってカバーされない前記活性領域の上面全体をカバーし、
前記カバー半導体層は、前記素子分離膜上に配置されないことを特徴とする請求項１１に記載の集積回路装置。

【請求項18】

前記カバー半導体層は、シリコンゲルマニウム（ＳｉＧｅ）を含み、
前記ソース／ドレイン領域は、不純物がドーピングされたシリコンを含むことを特徴とする請求項１１に記載の集積回路装置。

【請求項19】

基板上に配置され、活性領域を定義する素子分離膜と、
前記基板の前記活性領域上に配置されたゲートスタックであって、ゲート絶縁層、ゲート電極、及びゲートキャッピング層を含む前記ゲートスタックと、
前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、
前記ゲートスタックの少なくとも一側に配置され、前記活性領域内に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置され、シリコンゲルマニウムを含み、前記スペーサの少なくとも一部と接触するカバー半導体層と、
前記カバー半導体層及び前記スペーサの外側壁上に配置された層間絶縁膜と、
前記層間絶縁膜を貫通して前記カバー半導体層及び前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含むことを特徴とする集積回路装置。

【請求項20】

前記コンタクトの底面は、前記ソース／ドレイン領域と接触し、
前記カバー半導体層は、前記ゲートスタックとオーバーラップされない前記活性領域の一部の全体をカバーすることを特徴とする請求項１９に記載の集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路装置及びその製造方法に関し、より詳細には、周辺回路を含む集積回路装置及びその製造方法に関する。

【背景技術】

【0002】

半導体装置のダウンスケーリングによって半導体装置を具現するための個々の微細回路パターンのサイズは、さらに減少している。また、個々の微細回路パターンのサイズが減少することにより、コンタクトのサイズも減少し、これにより、コンタクト抵抗が増加して速度及び／または電力性能のような電気的性能が低下する問題が発生しうる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０００－２１９８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、コンタクト抵抗を減少させうる集積回路装置とその製造方法を提供することにある。

【課題を解決するための手段】

【0005】

上記目的を達成するためになされた本発明の一態様による集積回路装置は、基板上に配置されたゲートスタックと、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記ゲートスタックの第１及び第２側で前記基板の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、前記ソース／ドレイン領域上に配置されたカバー半導体層と、前記ゲートスタックの側壁を取り囲み、前記カバー半導体層上に配置された層間絶縁膜と、前記層間絶縁膜及び前記カバー半導体層を貫通するコンタクトホール内に配置されたコンタクトであって、前記カバー半導体層及び前記ソース／ドレイン領域と接触する底部を有する前記コンタクトと、を含む。

【0006】

上記目的を達成するためになされた本発明の他の態様による集積回路装置は、基板上に配置されたゲートスタックであって、ゲート絶縁層、ゲート電極、及びゲートキャッピング層を含む前記ゲートスタックと、前記ゲートスタックの第１及び第２側壁上に順次に配置されたインナースペーサ及びアウタースペーサを含むスペーサと、前記ゲートスタックの少なくとも一側に配置され、前記基板の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）内に配置されたソース／ドレイン領域と、前記ソース／ドレイン領域上に配置され、前記スペーサの少なくとも一部と接触するカバー半導体層と、前記カバー半導体層及び前記スペーサの外側壁上に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記カバー半導体層及び前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含む。

【0007】

上記目的を達成するためになされた本発明のさらに他の態様による集積回路装置は、基板上に配置され、活性領域を定義する素子分離膜と、前記基板の前記活性領域上に配置されたゲートスタックであって、ゲート絶縁層、ゲート電極、及びゲートキャッピング層を含む前記ゲートスタックと、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記ゲートスタックの少なくとも一側に配置され、前記活性領域内に配置されたソース／ドレイン領域と、前記ソース／ドレイン領域上に配置され、シリコンゲルマニウムを含み、前記スペーサの少なくとも一部と接触するカバー半導体層と、前記カバー半導体層及び前記スペーサの外側壁上に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記カバー半導体層及び前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含む。

【0008】

上記目的を達成するための例示的な実施形態による集積回路装置は、基板上に配置されたゲートスタックと、前記ゲートスタックの少なくとも一側に配置され、前記基板の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記基板上で前記ソース／ドレイン領域上に配置されたカバー半導体層と、前記カバー半導体層の上面及び前記スペーサの外側壁上の層間絶縁膜と、前記層間絶縁膜を貫通して前記カバー半導体層と電気的に連結されたコンタクトと、を含む。

【0009】

上記目的を達成するための例示的な実施形態による集積回路装置は、基板上に配置されたチャネル層と、前記チャネル層上に配置されたゲートスタックと、前記ゲートスタックの少なくとも一側に配置され、前記基板の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記基板上で前記ソース／ドレイン領域上に配置され、前記チャネル層と一体に連結されたカバー半導体層と、前記カバー半導体層の上面及び前記スペーサの外側壁上の層間絶縁膜と、前記層間絶縁膜を貫通して前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含む。

【発明の効果】

【0010】

本発明によれば、周辺回路領域でシリコンゲルマニウムを含むカバー半導体層がソース／ドレイン領域上に配置され、コンタクトがカバー半導体層を貫通してソース／ドレイン領域と電気的に連結される。カバー半導体層において、ホウ素のようなキャリアの濃度が増加することにより、オーミックコンタクトの形成の一助として周辺回路トランジスタのコンタクト抵抗が減少する。

【図面の簡単な説明】

【0011】

【図1】例示的な実施形態による半導体装置を示すレイアウト図である。

【図2】図１のＩＩ部分の拡大レイアウト図である。

【図3】図２のＡ－Ａ’線に沿った断面図である。

【図4】例示的な実施形態による集積回路装置を示す断面図である。

【図5】例示的な実施形態による集積回路装置を示す断面図である。

【図6】例示的な実施形態による集積回路装置を示す断面図である。

【図7】例示的な実施形態による集積回路装置を示す断面図である。

【図8】例示的な実施形態による集積回路装置を示す断面図である。

【図9】例示的な実施形態による集積回路装置を示す断面図である。

【図10】例示的な実施形態による集積回路装置を示す断面図である。

【図11】例示的な実施形態による集積回路装置を示す断面図である。

【図12】例示的な実施形態による集積回路装置を示す断面図である。

【図13】例示的な実施形態による集積回路装置のコンタクト抵抗を示すグラフである。

【図14】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【図15】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【図16】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【図17】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【図18】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【図19】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【図20】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【図21】例示的な実施形態による集積回路装置の製造方法を示す断面図である。

【発明を実施するための形態】

【0012】

以下、図面を参照して本発明の例示的な実施形態を詳細に説明する。

【0013】

図１は、例示的な実施形態による集積回路装置１００を示すレイアウト図である。図２は、図１のＩＩ部分の拡大レイアウト図である。図３は、図２のＡ－Ａ’線に沿った断面図である。

【0014】

図１～図３を参照すれば、集積回路装置１００は、セルアレイ領域ＭＣＡと周辺回路領域ＰＣＡを含む基板１１０を含む。セルアレイ領域ＭＣＡは、ＤＲＡＭ素子のメモリセル領域であり、周辺回路領域ＰＣＡは、ＤＲＡＭ素子のコア領域または周辺回路領域である。例えば、セルアレイ領域ＭＣＡは、セルトランジスタＣＴＲとセルキャパシタＣＡＰを含み、周辺回路領域ＰＣＡは、セルアレイ領域ＭＣＡに含まれるセルトランジスタＣＴＲに信号及び／または電源を伝達するための周辺回路トランジスタＰＴＲを含む。例示的な実施形態において、周辺回路トランジスタＰＴＲは、コマンドデコーダ、制御ロジック、アドレスバッファ、ロウデコーダ、カラムデコーダ、センスアンプ、データ入出力回路などの多様な回路を構成する。一部実施形態において、周辺回路トランジスタＰＴＲは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを含む。一部実施形態において、周辺回路トランジスタＰＴＲは、平面状トランジスタであるが、例示的な実施形態はそれに限定されるものではない。

【0015】

基板１１０には、素子分離用トレンチ１１２Ｔが形成され、素子分離用トレンチ１１２Ｔ内には、素子分離膜１１２が形成される。一部実施形態において、素子分離膜１１２は、浅いトレンチ分離膜（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）を含むが、それに限定されるものではない。素子分離膜１１２によってセルアレイ領域ＭＣＡでは、基板１１０に複数の第１活性領域ＡＣ１が定義され、周辺回路領域ＰＣＡでは、基板１１０に複数の第２活性領域ＡＣ２が定義される。

【0016】

セルアレイ領域ＭＣＡにおいて複数の第１活性領域ＡＣ１は、それぞれ第１水平方向Ｘ及び第２水平方向Ｙに対して傾いた対角線方向Ｄ１に長軸を有するように配置される。一部実施形態において、対角線方向Ｄ１は、第１水平方向Ｘに対して４５°以上の角度で傾斜するが、例示的な実施形態はそれに限定されるものではない。複数のワードラインＷＬが複数の第１活性領域ＡＣ１を横切って第１水平方向Ｘに沿って互いに平行に延びる。一部実施形態において、セルトランジスタＣＴＲは、埋込みチャネルアレイトランジスタ（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ、ＢＣＡＴ）構造を有し、例えば、複数のワードラインＷＬは、基板１１０内部で第１水平方向Ｘに延びるワードライントレンチ内に配置される。

【0017】

複数のワードラインＷＬ上には、複数のビットラインＢＬが第２水平方向Ｙに沿って互いに平行に延びる。複数のビットラインＢＬは、ダイレクトコンタクトＤＣを介して複数の第１活性領域ＡＣ１に連結される。複数のビットラインＢＬのそれぞれの両側壁、例えば、第１及び第２側壁上には、ビットラインスペーサＢＬＳが配置される。複数のビットラインＢＬのうち、互いに隣接した２本のビットラインＢＬ間に複数の埋込みコンタクトＢＣが形成される。複数の埋込みコンタクトＢＣは、第１水平方向Ｘ及び第２水平方向Ｙに沿って一列に配列される。

【0018】

複数の埋込みコンタクトＢＣ上には、複数のランディングパッドＬＰが形成される。複数のランディングパッドＬＰと垂直にオーバーラップされる位置にセルキャパシタＣＡＰのような、しかし、それに限定されないメモリユニットが配置される。例えば、セルキャパシタＣＡＰは、下部電極、上部電極、及びそれらの間に介在されたキャパシタ誘電層を含むＭＩＭ（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ）キャパシタを含む。一部実施形態において、セルキャパシタＣＡＰは、メモリスタ及び／またはヒステリシス特性を有するメモリセルを含む。

【0019】

基板１１０は、シリコン、例えば、単結晶シリコン、多結晶シリコン、または、非晶質シリコンのうちの１つ以上を含む。他の一部実施形態において、基板１１０は、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰのうちから選択される少なくとも１つを含む。一部実施形態において、基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、または、不純物がドーピングされた構造物を含む。素子分離膜１１２は、酸化膜、窒化膜、または、それらの組み合わせを含む。

【0020】

周辺回路領域ＰＣＡの第２活性領域ＡＣ２上に周辺回路トランジスタＰＴＲが配置される。周辺回路トランジスタＰＴＲは、第２活性領域ＡＣ２上に配置されたゲートスタックＧＳと、ゲートスタックＧＳの両側に配置されるソース／ドレイン領域ＳＤと、ソース／ドレイン領域ＳＤ上に配置されるカバー半導体層１２０を含む。周辺回路トランジスタＰＴＲがＸ方向に延びるように図示されているが、実施形態はそれに限定されるものではなく、少なくとも１つの周辺回路トランジスタが他の方向、例えば、Ｙ方向に延びてもよい。

【0021】

ソース／ドレイン領域ＳＤは、第２活性領域ＡＣ２の上側（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）内でゲートスタックＧＳの両側に配置される。ソース／ドレイン領域ＳＤは、不純物がドーピングされた基板１１０の領域であり、例えば、不純物がドーピングされたシリコンを含む。一部実施形態において、ソース／ドレイン領域ＳＤにドーピングされた不純物は、ホウ素（Ｂ）を含むが、実施形態はそれに限定されるものではない。

【0022】

ゲートスタックＧＳは、ゲート絶縁層１３２、第１ゲート電極１３４Ａ、第２ゲート電極１３４Ｂ、第３ゲート電極１３４Ｃ、及びゲートキャッピング層１３６を含む。ゲート絶縁層１３２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）、または、シリコン酸化膜よりも高い誘電定数を有する高誘電膜のうちから選択される少なくとも１つからなる。ゲートキャッピング層１３６は、シリコン窒化膜を含む。

【0023】

例示的な実施形態において、第１ゲート電極１３４Ａは、Ｓｉ、Ｇｅ、Ｗ、ＷＮ、Ｃｏ、Ｎｉ、Ａｌ、Ｍｏ、Ｒｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｕ、Ｌａ、または、それらの組み合わせを含む。第２ゲート電極１３４Ｂ及び第３ゲート電極１３４Ｃは、ＴｉＮ、ＴｉＳｉＮ、Ｗ、タングステンシリサイド、または、それらの組み合わせを含む。

【0024】

例示的な実施形態において、第１ゲート電極１３４Ａ、第２ゲート電極１３４Ｂ、第３ゲート電極１３４Ｃのそれぞれの構成物質は、それぞれセルアレイ領域ＭＣＡにあるビットラインＢＬの構成物質と同一である。例えば、第１ゲート電極１３４Ａ、第２ゲート電極１３４Ｂ、第３ゲート電極１３４Ｃは、ビットラインＢＬを形成する工程で同時に形成される。しかし、本発明はそれに限定されるものではない。

【0025】

ゲートスタックＧＳの両側壁は、スペーサ１４０で覆われる。スペーサ１４０は、インナースペーサ１４２とアウタースペーサ１４４とを含む。例えば、インナースペーサ１４２は、ゲートスタックＧＳの両側壁上に直接配置され、第１絶縁物質を含む。アウタースペーサ１４４は、ゲートスタックＧＳの両側壁上でインナースペーサ１４２上に配置され、第１絶縁物質とは異なる第２絶縁物質を含む。アウタースペーサ１４４とゲートスタックＧＳとの間にインナースペーサ１４２が介在し、アウタースペーサ１４４は、ゲートスタックＧＳの側壁と直接接触しない。例示的な実施形態において、第１絶縁物質は、シリコン窒化物を含み、シリコン酸化物を含まず、第２絶縁物質は、シリコン酸化物を含み、シリコン窒化物を含まない。

【0026】

カバー半導体層１２０は、ソース／ドレイン領域ＳＤの上面上でインナースペーサ１４２の外側壁と接触するように配置され、ゲートスタックＧＳによってカバーされない第２活性領域ＡＣ２の部分の上面全体をカバーする。例示的な実施形態において、カバー半導体層１２０は、シリコンゲルマニウム（ＳｉＧｅ）、例えば、単結晶ＳｉＧｅを含む。ここで、カバー半導体層１２０がシリコンゲルマニウム（ＳｉＧｅ）を含むということは、カバー半導体層１２０を構成する元素がシリコンとゲルマニウムであることを意味し、カバー半導体層１２０内に含まれるシリコンとゲルマニウムのそれぞれの含量は異なる。例えば、カバー半導体層１２０内に含まれるシリコン及びゲルマニウムの間の化学量論比は、０％よりも大きく、１００％よりも小さく、例えば、１０％、２０％、３０％、４０％、５０％、６０％、７０％、８０％、または９０％であり、カバー半導体層１２０の厚さ方向を通じて一定であるか、または、カバー半導体層１２０の厚さ方向で異なりうる。

【0027】

例示的な実施形態において、カバー半導体層１２０は、ソース／ドレイン領域ＳＤ上にエピタキシャル成長工程を遂行することにより、形成される。例示的な実施形態において、ソース／ドレイン領域ＳＤは、シリコンであり、ゲルマニウムを含まず、カバー半導体層１２０は、シリコン及びゲルマニウムを含み、例えば、ＳｉＧｅの異種（ｈｅｔｅｒｏｇｅｎｅｒｏｕｓ）エピタキシャル層である。ゲートスタックＧＳの両側壁上にインナースペーサ１４２が形成された状態で、ゲートスタックＧＳ及びインナースペーサ１４２によってカバーされない第２活性領域ＡＣ２の部分の上面をシード層として使用してカバー半導体層１２０が形成される。これにより、カバー半導体層１２０は、インナースペーサ１４２の外側壁と接触し、素子分離膜１１２上に配置されない。例示的な実施形態において、カバー半導体層１２０は、垂直方向Ｚに沿って１００Å以下の第１厚さｔ１を有する。

【0028】

ゲートスタックＧＳとスペーサ１４０は、保護層１４６によってカバーされ、保護層１４６上に第１層間絶縁膜１４８が配置されてゲートスタックＧＳとスペーサ１４０との側壁をカバーする。

【0029】

例示的な実施形態において、カバー半導体層１２０がインナースペーサ１４２の外側壁と接触し、カバー半導体層１２０の上面上にアウタースペーサ１４４の底面が配置される。例えば、アウタースペーサ１４４の底面がインナースペーサ１４２の底面よりも高いレベルに配置され、カバー半導体層１２０の一部がアウタースペーサ１４４と垂直にオーバーラップするように配置される。カバー半導体層１２０の上面は、保護層１４６及び第１層間絶縁膜１４８によってカバーされる。

【0030】

周辺回路領域ＰＣＡにおいて、第１層間絶縁膜１４８、保護層１４６、及びカバー半導体層１２０を貫通するコンタクトホールＣＴＨ１内にコンタクトＣＴ１が配置される。コンタクトＣＴ１は、導電バリア１５２及びコンタクト導電層１５４を含む。例示的な実施形態において、導電バリア１５２は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、チタンシリコン窒化物（ＴｉＳｉＮ）、チタンシリサイド（ＴｉＳｉ）、及びタングステンシリサイド（ＷＳｉ）のうちの少なくとも１つを含む。コンタクト導電層１５４は、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、それらのシリサイド、または、それらの合金のうちの少なくとも１つを含む。

【0031】

コンタクトＣＴ１の底部ＣＴ＿Ｂは、ソース／ドレイン領域ＳＤと接触し、コンタクトＣＴ１の底部の側壁は、カバー半導体層１２０によってカバーされる。コンタクトＣＴ１の底面は、カバー半導体層１２０の底面よりもさらに低いレベルに配置される。

【0032】

図２に示すように、ゲートコンタクトＣＴ２は、ゲートスタックＧＳに連結されるように配置され、例えば、ゲートコンタクトＣＴ２は、保護層１４６、第１層間絶縁膜１４８、及びゲートキャッピング層１３６を貫通して第３ゲート電極１３４Ｃの上面に電気的に連結される。第１層間絶縁膜１４８上には、第２層間絶縁膜１６０が配置され、第２層間絶縁膜１６０を貫通してコンタクトＣＴ１に連結される上部コンタクト１６２が配置される。

【0033】

上述した例示的な実施形態によれば、ソース／ドレイン領域ＳＤ上に配置されるシリコンゲルマニウムを含むカバー半導体層１２０は、単結晶シリコンのようなシリコンと比べて、キャリア拡散度（例えば、カバー半導体層１２０内に含まれたホウ素（Ｂ）のような不純物の拡散度（ｄｉｆｆｕｓｉｖｉｔｙ））が小さいので、カバー半導体層１２０Ａ内のさらに増加したキャリア濃度によってオーミックコンタクト特性が向上してコンタクトＣＴ１の抵抗が減少する。これは、速度及び／またはパワーのような電気的性能を向上させる。

【0034】

一部実施形態において、周辺回路トランジスタＰＴＲは、ＰＭＯＳトランジスタを含む。他の一部実施形態において、周辺回路トランジスタＰＴＲは、ＮＭＯＳトランジスタを含む。一部実施形態において、周辺回路トランジスタＰＴＲは、薄膜ゲートトランジスタであり、他の実施形態において、周辺回路トランジスタＰＴＲは、厚膜ゲートトランジスタであってもよい。

【0035】

図４は、例示的な実施形態による集積回路装置１００Ａを示す断面図である。

【0036】

図４を参照すれば、カバー半導体層１２０Ａは、ソース／ドレイン領域ＳＤの上面上に配置され、アウタースペーサ１４４の外側壁と接触する。インナースペーサ１４２の底面及びアウタースペーサ１４４の底面は、基板１１０（例えば、ソース／ドレイン領域ＳＤ）の上面と接触し、カバー半導体層１２０Ａは、ゲートスタックＧＳ及びスペーサ１４０と垂直にオーバーラップしないように配置される。カバー半導体層１２０Ａは、インナースペーサ１４２と接触しない。

【0037】

例示的な実施形態において、ゲートスタックＧＳの両側壁上にインナースペーサ１４２及びアウタースペーサ１４４が形成された状態で、第２活性領域ＡＣ２の露出された上面上にエピタキシャル成長工程によってカバー半導体層１２０Ａが形成される。

【0038】

コンタクトＣＴ１は、第１層間絶縁膜１４８、保護層１４６、及びカバー半導体層１２０Ａを貫通してソース／ドレイン領域ＳＤの上面上に置かれる。ソース／ドレイン領域ＳＤ上に配置されるシリコンゲルマニウムを含むカバー半導体層１２０Ａは、単結晶シリコンのようなシリコンと比べて、キャリア拡散度（例えば、カバー半導体層１２０Ａ内に含まれるホウ素（Ｂ）のような不純物の拡散度）が小さいので、カバー半導体層１２０Ａ内のさらに増加したキャリア濃度によってオーミックコンタクト特性が向上してコンタクトＣＴ１の抵抗が減少する。

【0039】

図５は、例示的な実施形態による集積回路装置１００Ｂを示す断面図である。

【0040】

図５を参照すれば、コンタクトホールＣＴＨ１の底部には、金属シリサイド層１５６が配置され、金属シリサイド層１５６は、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、及びタンタルシリサイドのうちの少なくとも１つを含む。コンタクトホールＣＴＨ１の底部に金属シリサイド層１５６が配置されることにより、ソース／ドレイン領域ＳＤとコンタクトＣＴ１との接触抵抗が減少する。

【0041】

図６は、例示的な実施形態による集積回路装置２００を示す断面図である。

【0042】

図６を参照すれば、コンタクトホールＣＴＨ１は、第１層間絶縁膜１４８及び保護層１４６を貫通し、コンタクトホールＣＴＨ１の底部にカバー半導体層２２０の上面が露出される。コンタクトＣＴ１Ａの底面は、カバー半導体層２２０の上面と接触する。コンタクトＣＴ１Ａの底面は、カバー半導体層２２０の上面よりも低く、ソース／ドレイン領域ＳＤの上面よりも高いレベルに配置される。コンタクトＣＴ１Ａは、ソース／ドレイン領域ＳＤと直接接触せず、ソース／ドレイン領域ＳＤから垂直方向Ｚに離隔されて配置される。

【0043】

例示的な実施形態において、カバー半導体層２２０は、垂直方向Ｚに５０～３００Åの厚さを有する。一部実施形態において、カバー半導体層２２０内に含まれるゲルマニウムの濃度は、垂直方向Ｚに一定であるか、または異なっている。カバー半導体層２２０は、スペーサ１４０の少なくとも一部と接触し、例えば、カバー半導体層２２０は、インナースペーサ１４２の外側壁と接触し、アウタースペーサ１４４の底面がカバー半導体層２２０の上面上に載置される。

【0044】

例示的な実施形態において、カバー半導体層２２０は、ソース／ドレイン領域ＳＤ上にエピタキシャル成長工程を遂行することにより、形成される。ゲートスタックＧＳの両側壁上にインナースペーサ１４２が形成された状態で、ゲートスタックＧＳ及びインナースペーサ１４２によってカバーされない第２活性領域ＡＣ２の部分の上面をシード層として使用してカバー半導体層２２０が形成される。これにより、カバー半導体層２２０は、インナースペーサ１４２の外側壁と接触し、素子分離膜１１２上に配置されない。

【0045】

上述した例示的な実施形態によれば、ソース／ドレイン領域ＳＤ上に配置されるシリコンゲルマニウムを含むカバー半導体層２２０は、シリコンと比べてキャリア拡散度（例えば、カバー半導体層２２０内に含まれるホウ素（Ｂ）のような不純物の拡散度）が小さいので、コンタクトＣＴ１Ａの底部ＣＴ＿Ｂがカバー半導体層２２０によって取り囲まれることにより、コンタクトＣＴ１Ａの抵抗が減少する。

【0046】

図７は、例示的な実施形態による集積回路装置２００Ａを示す断面図である。

【0047】

図７を参照すれば、カバー半導体層２２０Ａは、ソース／ドレイン領域ＳＤの上面上に配置され、アウタースペーサ１４４の外側壁と接触する。インナースペーサ１４２の底面及びアウタースペーサ１４４の底面は、基板１１０（例えば、ソース／ドレイン領域ＳＤ）の上面と接触し、カバー半導体層２２０Ａは、ゲートスタックＧＳ及びスペーサ１４０と垂直にオーバーラップしないように配置される。カバー半導体層２２０Ａは、インナースペーサ１４２と接触しない。

【0048】

例示的な実施形態において、ゲートスタックＧＳの両側壁上にインナースペーサ１４２及びアウタースペーサ１４４が形成された状態で、第２活性領域ＡＣ２の露出された上面上にエピタキシャル成長工程によってカバー半導体層２２０Ａが形成される。

【0049】

コンタクトＣＴ１Ａは、第１層間絶縁膜１４８及び保護層１４６を貫通してカバー半導体層２２０Ａ上面上に載置される。ソース／ドレイン領域ＳＤ上に配置されるシリコンゲルマニウムを含むカバー半導体層２２０Ａは、シリコンと比べてキャリア拡散度（例えば、カバー半導体層２２０Ａ内に含まれるホウ素（Ｂ）のような不純物の拡散度）が小さいので、コンタクトＣＴ１Ａの底部ＣＴ＿Ｂがカバー半導体層２２０Ａによって取り囲まれることにより、コンタクトＣＴ１Ａの抵抗が減少する。

【0050】

図８は、例示的な実施形態による集積回路装置３００を示す断面図である。

【0051】

図８を参照すれば、ゲートスタックＧＳと基板１１０との間にチャネル層３１０が介在し、チャネル層３１０上にゲート絶縁層１３２が配置される。チャネル層３１０は、シリコンゲルマニウムを含む。チャネル層３１０は、チャネル層３１０下の基板１１０部分と共に周辺回路トランジスタＰＴＲのチャネル領域として作用する。

【0052】

例示的な実施形態において、チャネル層３１０は、カバー半導体層３２０と一体に連結される。チャネル層３１０は、カバー半導体層３２０の垂直方向Ｚに沿った第１厚さｔ１よりもさらに厚い第２厚さｔ２を有する。チャネル層３１０の底面がカバー半導体層３２０の底面と同一レベルに配置され、チャネル層３１０の上面がカバー半導体層３２０の上面よりも高いレベルに配置される。例示的な実施形態において、カバー半導体層３２０の上面上にインナースペーサ１４２の底面及びアウタースペーサ１４４の底面が置かれる。

【0053】

例示的な実施形態において、基板１１０の第２活性領域ＡＣ２上にチャネル層３１０（図２０参照）を形成し、チャネル層３１０上にゲートスタックＧＳをパターニングする工程において、ゲートスタックＧＳの外側の（平面的にゲートスタックＧＳを取り囲む）チャネル層３１０部分が残留してカバー半導体層３２０が形成される。

【0054】

図８には、チャネル層３１０の両側壁にインナースペーサ１４２が配置される場合を例示的に図示したが、他の実施形態において、チャネル層３１０の上面上にインナースペーサ１４２が配置され、チャネル層３１０の両側壁にアウタースペーサ１４４が配置されうる。

【0055】

コンタクトＣＴ１は、第１層間絶縁膜１４８、保護層１４６、及びカバー半導体層３２０を貫通してソース／ドレイン領域ＳＤの上面上に置かれる。ソース／ドレイン領域ＳＤ上に配置されるシリコンゲルマニウムを含むカバー半導体層３２０は、シリコンと比べてキャリア拡散度（例えば、カバー半導体層３２０内に含まれるホウ素（Ｂ）のような不純物の拡散度）が小さいので、コンタクトＣＴ１の底部ＣＴ＿Ｂの側壁がカバー半導体層３２０によって取り囲まれることにより、コンタクトＣＴ１の抵抗が減少する。これは、速度及び／またはパワーのような電気的性能を向上させる。

【0056】

図９は、例示的な実施形態による集積回路装置３００Ａを示す断面図である。

【0057】

図９を参照すれば、チャネル層３１０Ａは、カバー半導体層３２０Ａと一体に連結される。チャネル層３１０Ａは、カバー半導体層３２０Ａの垂直方向Ｚに沿った第１厚さｔ１と実質的に同じ第２厚さｔ２を有する。例えば、チャネル層３１０Ａの底面がカバー半導体層３２０の底面と同一レベルに配置され、チャネル層３１０Ａの上面がカバー半導体層３２０Ａの上面と同一レベルに配置される。

【0058】

例示的な実施形態において、インナースペーサ１４２は、ゲートスタックＧＳの両側壁上からカバー半導体層３２０Ａの上面上に延び、素子分離膜１１２の上面上に延びる。インナースペーサ１４２は、ゲートスタックＧＳの両側壁上でゲートキャッピング層１３６の上面上に延びる。

【0059】

例示的な実施形態において、基板１１０の第２活性領域ＡＣ２上にチャネル層３１０（図２０参照）を形成し、チャネル層３１０上にゲートスタックＧＳをパターニングする工程で、ゲートスタックＧＳの外側の（平面的にゲートスタックＧＳを取り囲む）チャネル層３１０部分が残留してカバー半導体層３２０Ａが形成される。この際、カバー半導体層３２０Ａが上記パターニング工程でほとんどエッチングされず、カバー半導体層３２０Ａがチャネル層３１０Ａと実質的に同じ厚さで残留する。

【0060】

図１０は、例示的な実施形態による集積回路装置３００Ｂを示す断面図である。

【0061】

図１０を参照すれば、チャネル層３１０は、カバー半導体層３２０と一体に連結される。チャネル層３１０は、カバー半導体層３２０の垂直方向Ｚに沿った第１厚さｔ１よりもさらに厚い第２厚さｔ２を有する。チャネル層３１０の底面がカバー半導体層３２０の底面と同一レベルに配置され、チャネル層３１０の上面がカバー半導体層３２０の上面よりも高いレベルに配置される。例示的な実施形態において、カバー半導体層３２０の上面上にインナースペーサ１４２の底面及びアウタースペーサ１４４の底面が置かれる。

【0062】

コンタクトＣＴ１Ａは、第１層間絶縁膜１４８及び保護層１４６を貫通してカバー半導体層３２０の上面上に載置される。ソース／ドレイン領域ＳＤ上に配置されるシリコンゲルマニウムを含むカバー半導体層３２０は、シリコンと比べてキャリア拡散度（例えば、カバー半導体層３２０内に含まれるホウ素（Ｂ）のような不純物の拡散度）が小さいので、コンタクトＣＴ１Ａの底部ＣＴ＿Ｂがカバー半導体層３２０によって取り囲まれることにより、コンタクトＣＴ１Ａの抵抗が減少する。これは速度及び／またはパワーのような電気的性能を向上させる。

【0063】

図１１は、例示的な実施形態による集積回路装置３００Ｃを示す断面図である。

【0064】

図１１を参照すれば、チャネル層３１０Ａは、カバー半導体層３２０Ａと一体に連結され、チャネル層３１０Ａは、カバー半導体層３２０Ａの垂直方向Ｚに沿った第１厚さｔ１と実質的に同じ第２厚さｔ２を有する。

【0065】

コンタクトＣＴ１Ａは、第１層間絶縁膜１４８及び保護層１４６を貫通してカバー半導体層３２０Ａの上面上に載置される。ソース／ドレイン領域ＳＤ上に配置されるシリコンゲルマニウムを含むカバー半導体層３２０Ａは、シリコンと比べてキャリア拡散度（例えば、カバー半導体層３２０Ａ内に含まれるホウ素（Ｂ）のような不純物の拡散度）が小さいので、コンタクトＣＴ１Ａの底部ＣＴ＿Ｂがカバー半導体層３２０Ａによって取り囲まれることにより、コンタクトＣＴ１Ａの抵抗が減少する。

【0066】

図１２は、例示的な実施形態による集積回路装置４００を示す断面図である。

【0067】

図１２を参照すれば、周辺回路トランジスタＰＴＲは、リセスタイプのトランジスタを含む。例えば、基板１１０内部に延びるゲートトレンチＧＳＴが形成され、ゲートスタックＧＳＡがゲートトレンチＧＳＴ内に配置される。図１２に示すように、ゲートスタックＧＳＡは、ゲートトレンチＧＳＴの内壁上に配置されるゲート絶縁層４３２、ゲート絶縁層４３２上でゲートトレンチＧＳＴの下側を満たすゲート電極４３４、及びゲート絶縁層４３２上でゲートトレンチＧＳＴの上側を満たすゲートキャッピング層４３６を含む。

【0068】

ゲートトレンチＧＳＴの両側に位置した基板１１０の上側には、ソース／ドレイン領域ＳＤが配置される。ソース／ドレイン領域ＳＤ上には、カバー半導体層４２０が配置される。カバー半導体層４２０は、ゲートトレンチＧＳＴが配置された領域を除いて第２活性領域ＡＣ２の上面全体上に形成される。例示的な実施形態において、カバー半導体層４２０は、シリコンゲルマニウムを含み、ソース／ドレイン領域ＳＤは、不純物がドーピングされたシリコンを含む。

【0069】

例示的な実施形態において、第２活性領域ＡＣ２のゲートトレンチＧＳＴ内にゲートスタックＧＳＡを形成した後、カバー半導体層４２０が第２活性領域ＡＣ２の露出された上面上にエピタキシャル成長工程によって形成される。他の実施形態において、第２活性領域ＡＣ２の全体上面上にカバー半導体層４２０がまず形成され、以後カバー半導体層４２０及び基板１１０の一部を除去してゲートトレンチＧＳＴを形成してゲートトレンチＧＳＴ内にゲートスタックＧＳＡを形成する。

【0070】

保護層１４６は、ゲートスタックＧＳＡ及びカバー半導体層４２０上にコンフォーマルに配置され、第１層間絶縁膜１４８は、保護層１４６上でゲートスタックＧＳＡ及びカバー半導体層４２０をカバーする。コンタクトＣＴ１は、第１層間絶縁膜１４８、保護層１４６、及びカバー半導体層４２０を貫通してソース／ドレイン領域ＳＤと電気的に連結される。例えば、コンタクトＣＴ１の底部ＣＴ＿Ｂの側壁がカバー半導体層４２０によって取り囲まれ、コンタクトＣＴ１の底面は、カバー半導体層４２０の底面よりも低いレベルに配置される。他の実施形態において、図１２に図示されたものと異なって、コンタクトＣＴ１は、第１層間絶縁膜１４８及び保護層１４６を貫通してカバー半導体層４２０の上面と接触するように配置され、例えば、コンタクトＣＴ１の底面がカバー半導体層４２０の底面よりも高く、カバー半導体層４２０の上面よりも低いレベルに配置されうる。

【0071】

図１２では、ゲートスタックＧＳが基板１１０内部に延びるゲートトレンチＧＳＴ内に配置されるリセスタイプの周辺回路トランジスタＰＴＲについて説明したが、他の実施形態で周辺回路トランジスタＰＴＲは、ＦｉｎＦＥＴトランジスタの形態に具現されうる。そのような場合、例えば、基板１１０上に垂直方向Ｚに突出するフィン型活性領域が提供され、ゲートスタックＧＳＡがフィン型活性領域上にフィン型活性領域と交差する方向に配置され、ゲートスタックＧＳＡ両側のフィン型活性領域上にソース／ドレイン領域ＳＤ及びカバー半導体層４２０が配置される。

【0072】

図１３は、例示的な実施形態による集積回路装置のコンタクト抵抗を示すグラフである。

【0073】

図１３には、実施形態ＥＸ１による集積回路装置のシミュレーションされたコンタクト抵抗が、比較例ＣＯ１による集積回路装置のシミュレーションされたコンタクト抵抗と共に図示される。実施形態ＥＸ１は、図３を参照して説明した集積回路装置１００と同じ構造を有し、比較例ＣＯ１は、カバー半導体層１２０が省略されたことを除いては、実施形態ＥＸ１と類似した構造を有する。図１３に示すように、実施形態ＥＸ１は、比較例ＣＯ１に比べて、約２０％減少したコンタクト抵抗を示す。これは、シリコンゲルマニウムを含むカバー半導体層１２０（図３参照）がソース／ドレイン領域ＳＤ（図３参照）に比べて、キャリアの拡散度（例えば、ホウ素（Ｂ）のような不純物の拡散度）が減少し、これにより、カバー半導体層１２０内のさらに増加したキャリア濃度によってオーミックコンタクト特性が向上して減少したコンタクト抵抗が得られることが推測される。

【0074】

図１４～図１９は、例示的な実施形態による集積回路装置１００の製造方法を示す断面図である。

【0075】

図１４を参照すれば、基板１１０のセルアレイ領域ＭＣＡ（図２参照）及び周辺回路領域ＰＣＡに複数の素子分離トレンチ１１２Ｔを形成し、セルアレイ領域ＭＣＡ及び周辺回路領域ＰＣＡに複数の素子分離トレンチ１１２Ｔを満たす素子分離膜１１２を形成する。素子分離膜１１２の形成によって基板１１０のセルアレイ領域ＭＣＡに複数の第１活性領域ＡＣ１（図２参照）を定義し、周辺回路領域ＰＣＡに第２活性領域ＡＣ２を定義する。

【0076】

例示的な実施形態において、素子分離膜１１２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの組み合わせを使用して形成される。一部例示において、素子分離膜１１２は、シリコン酸化物層とシリコン窒化物層の二重層構造からなるが、それに限定されるものではない。

【0077】

図示されていないが、セルアレイ領域ＭＣＡから、基板１１０の一部を除去してワードライントレンチを形成し、ワードライントレンチ内にワードラインＷＬを形成する。

【0078】

次いで、周辺回路領域ＰＣＡで基板１１０上にゲート絶縁層１３２を形成する。例示的な実施形態において、ゲート絶縁層１３２は、第２活性領域ＡＣ２の露出された表面上に形成され、素子分離膜１１２上に形成されない。他の実施形態において、ゲート絶縁層１３２は、第２活性領域ＡＣ２の露出された表面及び素子分離膜１１２の上面上に形成されうる。

【0079】

図１５を参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＰＣＡで基板１１０上にそれぞれビットラインＢＬ（図２参照）及びゲートスタックＧＳを形成する。

【0080】

例示的な実施形態において、ゲートスタックＧＳは、第２活性領域ＡＣ２上に順次に配置されたゲート絶縁層１３２、第１ゲート電極１３４Ａ、第２ゲート電極１３４Ｂ、第３ゲート電極１３４Ｃ、及びゲートキャッピング層１３６を含む。

【0081】

例示的な実施形態において、基板１１０上に第１ゲート電極層、第２ゲート電極層、及び第３ゲート電極層、及びゲートキャッピング物質層を順次に形成した後、第１ゲート電極層、第２ゲート電極層、及び第３ゲート電極層、及びゲートキャッピング物質層をパターニングして周辺回路領域ＰＣＡ上にゲートスタックＧＳを形成し、セルアレイ領域ＭＣＡ上にビットラインＢＬを形成する。例えば、上記パターニング工程でゲート絶縁層１３２もパターニングされて第２活性領域ＡＣ２の表面の一部がゲート絶縁層１３２によってカバーされずに露出される。他の実施形態において、セルアレイ領域ＭＣＡ上にビットラインＢＬを形成し、引き続き、周辺回路領域ＰＣＡ上にゲートスタックＧＳを形成する。

【0082】

以後、ゲートスタックＧＳをコンフォーマルにカバーするインナースペーサ層１４２Ｌを形成する。インナースペーサ層１４２Ｌは、第１絶縁物質を使用して形成され、第１絶縁物質は、シリコン窒化物を含む。

【0083】

図１６を参照すれば、インナースペーサ層１４２Ｌ上に異方性エッチング工程を遂行してゲートスタックＧＳの両側壁上にインナースペーサ１４２を形成する。異方性エッチング工程によってゲートスタックＧＳ及びインナースペーサ１４２によってカバーされない第２活性領域ＡＣ２の上面部分が再び露出される。

【0084】

例示的な実施形態において、インナースペーサ１４２を形成した後、第２活性領域ＡＣ２内にイオン注入工程によって不純物を注入してソース／ドレイン領域ＳＤを形成する。他の実施形態において、インナースペーサ１４２の形成前に第２活性領域ＡＣ２内にイオン注入工程によって不純物を注入してソース／ドレイン領域ＳＤを形成する。

【0085】

以後、ゲートスタックＧＳ及びインナースペーサ１４２によってカバーされない第２活性領域ＡＣ２の上面上にカバー半導体層１２０を形成する。

【0086】

例示的な実施形態において、カバー半導体層１２０は、シリコンゲルマニウムを含み、エピタキシャル成長工程によって形成される。エピタキシャル成長工程は、ＶＰＥ（ｖａｐｏｒ－ｐｈａｓｅ ｅｐｉｔａｘｙ）、ＵＨＶ－ＣＶＤ（ｕｌｔｒａ－ｈｉｇｈ ｖａｃｕｕｍ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）のようなＣＶＤ工程、分子ビームエピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）、またはそれらの組み合わせである。エピタキシャル成長工程において、カバー半導体層１２０の形成に必要な前駆体として液体または気体の前駆体を使用することができる。

【0087】

例示的な実施形態において、カバー半導体層１２０は、第２活性領域ＡＣ２の露出上面をシード層として形成され、これにより、素子分離膜１１２の上面上には、カバー半導体層１２０が形成されない。カバー半導体層１２０は、インナースペーサ１４２の外側壁と接触し、ゲートスタックＧＳ及びインナースペーサ１４２によってカバーされない第２活性領域ＡＣ２の上面全体をカバーするように形成される。

【0088】

例示的な実施形態において、カバー半導体層１２０は、約１００Å以下の第１厚さｔ１を有するように形成される。

【0089】

図１７を参照すれば、基板１１０上にゲートスタックＧＳとインナースペーサ１４２とをカバーするアウタースペーサ層（図示省略）を形成し、アウタースペーサ層に異方性エッチング工程を遂行してゲートスタックＧＳの両側壁上にアウタースペーサ１４４を形成する。

【0090】

アウタースペーサ１４４は、第２絶縁物質を含み、第２絶縁物質は、シリコン酸化物を含みうるが、それに限定されるものではない。アウタースペーサ１４４の底面はカバー半導体層１２０の上面（例えば、ゲートスタックＧＳと隣接して配置されるカバー半導体層１２０の一部の上面）上に配置される。

【0091】

以後、ゲートスタックＧＳ、インナースペーサ１４２、及びアウタースペーサ１４４をコンフォーマルにカバーする保護層１４６を形成する。保護層１４６は、カバー半導体層１２０の上面をカバーする。

【0092】

図１８を参照すれば、保護層１４６上に第１層間絶縁膜１４８を形成する。第１層間絶縁膜１４８は、ゲートスタックＧＳを完全にカバーするのに十分な高さに形成される。

【0093】

以後、第１層間絶縁膜１４８上にマスクパターン（図示省略）を形成し、マスクパターンをエッチングマスクとして使用して第１層間絶縁膜１４８、保護層１４６、及びカバー半導体層１２０の一部を除去してコンタクトホールＣＴＨ１を形成する。コンタクトホールＣＴＨ１は、カバー半導体層１２０を貫通し、コンタクトホールＣＴＨ１の底部には、ソース／ドレイン領域ＳＤの上面が露出される。

【0094】

図１９を参照すれば、コンタクトホールＣＴＨ１の内壁上に導電バリア１５２及びコンタクト導電層１５４を含むコンタクトＣＴ１を形成する。

【0095】

例示的な実施形態において、導電バリア１５２は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、チタンシリコン窒化物（ＴｉＳｉＮ）、チタンシリサイド（ＴｉＳｉ）、及びタングステンシリサイド（ＷＳｉ）のうちの少なくとも１つを含む。コンタクト導電層１５４は、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、それらのシリサイド、または、それらの合金のうちの少なくとも１つを含む。

【0096】

以後、図３を再び参照すれば、第１層間絶縁膜１４８及びコンタクトＣＴ１上に第２層間絶縁膜１６０を形成し、第２層間絶縁膜１６０を貫通してコンタクトＣＴ１に電気的に連結される上部コンタクト１６２を形成する。

【0097】

上述した方法を遂行して集積回路装置１００が完成される。

【0098】

例示的な実施形態による製造方法によれば、第２活性領域ＡＣ２の上面上にシリコンゲルマニウムを含むカバー半導体層１２０を形成し、カバー半導体層１２０とコンタクトＣＴ１の間のオミック抵抗特性が向上し、これにより、周辺回路トランジスタＰＴＲのコンタクト抵抗が減少する。

【0099】

一方、他の実施形態において、アウタースペーサ１４４を形成する段階以後にカバー半導体層１２０Ａが形成される。そのような場合、カバー半導体層１２０Ａは、アウタースペーサ１４４の外側壁と接触するように形成され、図４を参照して説明した集積回路装置１００Ａが製造される。

【0100】

他の実施形態において、コンタクトホールＣＴＨ１内壁上に導電バリア１５２を形成する前に、コンタクトホールＣＴＨ１底部に露出されたソース／ドレイン領域ＳＤの表面上に金属シリサイド層１５６（図５参照）をさらに形成する。そのような場合、図５を参照して説明した集積回路装置１００Ｂが製造される。

【0101】

他の実施形態において、カバー半導体層２２０は、相対的に厚い第１厚さｔ１を有するように形成され、コンタクトホールＣＴＨ１を形成するためのエッチング工程でカバー半導体層２２０を完全に貫通しない深さを有するようにコンタクトホールＣＴＨ１が形成される。そのような場合、コンタクトＣＴ１Ａの底面がカバー半導体層２２０の上面と接触するように形成され、図６及び図７を参照して説明した集積回路装置２００、２００Ａが製造される。

【0102】

図２０及び図２１は、例示的な実施形態による集積回路装置３００の製造方法を示す断面図である。

【0103】

図２０を参照すれば、基板１１０上にチャネル層３１０が形成される。例えば、チャネル層３１０は、エピタキシャル成長工程によって形成され、シリコンゲルマニウムを含む。チャネル層３１０は、第２活性領域ＡＣ２の露出された上面上で第２厚さｔ２を有するように形成され、素子分離膜１１２の上面上には形成されない。

【0104】

図２１を参照すれば、チャネル層３１０上にゲートスタックＧＳを形成する。例示的な実施形態において、ゲートスタックＧＳを形成するために、チャネル層３１０上にゲート絶縁層１３２、第１ゲート電極層、第２ゲート電極層、及び第３ゲート電極層、及びゲートキャッピング物質層を順次に形成した後、ゲート絶縁層１３２、第１ゲート電極層、第２ゲート電極層、及び第３ゲート電極層、及びゲートキャッピング物質層をパターニングする。

【0105】

上記パターニング工程において、ゲートスタックＧＳによってカバーされないチャネル層３１０部分が残留する。ここで、ゲートスタックＧＳによってカバーされないチャネル層３１０部分は、カバー半導体層３２０と称される。例えば、パターニング工程においてゲートスタックＧＳによってカバーされないチャネル層３１０部分の一部厚さが除去され、これにより、カバー半導体層３２０は、チャネル層３１０の第２厚さｔ２よりも薄い第１厚さｔ１を有する。

【0106】

以後、ゲートスタックＧＳの両側壁上にインナースペーサ１４２及びアウタースペーサ１４４が順次に形成される。

【0107】

以後、図１８及び図１９を参照して説明した工程を遂行して集積回路装置３００が完成する。

【0108】

一方、他の実施形態において、ゲートスタックＧＳを形成するためのパターニング工程でゲートスタックＧＳによってカバーされないチャネル層３１０Ａ部分がほとんど除去されない。そのような場合、チャネル層３１０Ａとカバー半導体層３２０Ａとが実質的に同じ厚さを有するように形成され、図９を参照して説明した集積回路装置３００Ａが完成する。

【0109】

上述したように図面と明細書で例示的な実施形態が開示された。本明細書において特定の用語を使用して実施形態を説明したが、これは、単に本開示の技術的思想を説明するための目的で使用されたものであり、意味限定や本発明の範囲を限定するために使用されたものではない。したがって、本技術分野の通常の知識を有するものであれば、それらから多様な変形及び均等な他の実施形態が可能であることを理解するであろう。したがって、本発明の技術範囲は、本発明の技術的思想によって決定されねばならない。

【符号の説明】

【0110】

１００、１００Ａ、１００Ｂ、２００、２００Ａ、３００、３００Ａ、３００Ｂ、３００Ｃ、４００ 集積回路装置
１１０ 基板
１１２ 素子分離膜
１１２Ｔ 素子分離用トレンチ
１２０、１２０Ａ、２２０、２２０Ａ、３２０、３２０Ａ、４２０ カバー半導体層
１３２、４３２ ゲート絶縁層
１３４Ａ 第１ゲート電極
１３４Ｂ 第２ゲート電極
１３４Ｃ 第３ゲート電極
１３６、４３６ ゲートキャッピング層
１４０ スペーサ
１４２ インナースペーサ
１４４ アウタースペーサ
１４６ 保護層
１４８ 第１層間絶縁膜
１５２ 導電バリア
１５４ コンタクト導電層
１５６ 金属シリサイド層
１６０ 第２層間絶縁膜
１６２ 上部コンタクト
３１０、３１０Ａ チャネル層
４３４ ゲート電極
ＡＣ１ 第１活性領域
ＡＣ２ 第２活性領域
ＢＣ 埋込みコンタクト
ＢＬ ビットライン
ＣＡＰ セルキャパシタ
ＣＴ１ コンタクト
ＣＴＨ１ コンタクトホール
ＣＴＲ セルトランジスタ
Ｄ１ 対角線方向
ＤＣ ダイレクトコンタクト
ＧＳ、ＧＳＡ ゲートスタック
ＧＳＴ ゲートトレンチ
ＬＰ ランディングパッド
ＭＣＡ セルアレイ領域
ＰＣＡ 周辺回路領域
ＰＴＲ 周辺回路トランジスタ
ＳＤ ソース／ドレイン領域
ＷＬ ワードライン
Ｘ 第１水平方向
Ｙ 第２水平方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】