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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024116524
(43)【公開日】2024-08-28
(54)【発明の名称】光検出装置及び測距装置
(51)【国際特許分類】
G01S 7/4861 20200101AFI20240821BHJP
H01L 31/107 20060101ALI20240821BHJP
【ＦＩ】
G01S7/4861
H01L31/10 B
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023022198
(22)【出願日】2023-02-16
(71)【出願人】
【識別番号】319006047
【氏名又は名称】シャープセミコンダクターイノベーション株式会社
(74)【代理人】
【識別番号】110002848
【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所
(72)【発明者】
【氏名】佐藤 秀樹
(72)【発明者】
【氏名】井上 高広
(72)【発明者】
【氏名】清水 隆行
(72)【発明者】
【氏名】池田 徹朗
(72)【発明者】
【氏名】アハマド シャヒール ビン アハマド ノール
【テーマコード（参考）】
5F149
5F849
5J084
【Ｆターム（参考）】
5F149AA07
5F149BB07
5F149EA13
5F149XB38
5F849AA07
5F849BB07
5F849EA13
5F849XB38
5J084AA05
5J084AB07
5J084AB17
5J084AC07
5J084AC08
5J084AD01
5J084BA04
5J084BA38
5J084BA40
5J084BB02
5J084BB20
5J084CA03
5J084CA45
5J084CA52
5J084CA53
5J084CA60
5J084CA64
(57)【要約】
【課題】なだれ降伏によるデッドタイムの長期化を抑制できる光検出装置及び測距装置を提供すること。
【解決手段】一態様に係る光検出装置は、一端が第１ノードに接続されたＳＰＡＤと、一端が第１ノードに接続された抵抗成分と、一端が第１ノードに接続されたスイッチ素子と、スイッチ素子を制御して第１ノードを放電または充電する制御回路とを備える。制御回路は、第１ノードの電位が第１電位から第２電位に変化した際において、第２電位に変化してから第１期間の経過後に、第２期間が経過するか、第２期間の間に第１ノードの電位が第１電位に戻るまでの期間、スイッチ素子をオン状態とし、第１ノードの電位が第１電位に戻ることなく第２期間が経過した場合には、スイッチ素子をオフ状態とし、オフ状態としてから第３期間の経過後に再度オン状態とする。
【選択図】図３
【解決手段】一態様に係る光検出装置は、一端が第１ノードに接続されたＳＰＡＤと、一端が第１ノードに接続された抵抗成分と、一端が第１ノードに接続されたスイッチ素子と、スイッチ素子を制御して第１ノードを放電または充電する制御回路とを備える。制御回路は、第１ノードの電位が第１電位から第２電位に変化した際において、第２電位に変化してから第１期間の経過後に、第２期間が経過するか、第２期間の間に第１ノードの電位が第１電位に戻るまでの期間、スイッチ素子をオン状態とし、第１ノードの電位が第１電位に戻ることなく第２期間が経過した場合には、スイッチ素子をオフ状態とし、オフ状態としてから第３期間の経過後に再度オン状態とする。
【選択図】図３
【特許請求の範囲】
【請求項1】
一端が第１ノードに接続されたＳＰＡＤ（Single Photon Avalanche Diode）と、
一端が前記第１ノードに接続された抵抗成分と、
一端が前記第１ノードに接続されたスイッチ素子と、
前記スイッチ素子を制御して前記第１ノードを放電または充電する制御回路と
を具備し、前記制御回路は、
前記第１ノードの電位が第１電位から第２電位に変化した際において、前記第２電位に変化してから第１期間の経過後に、第２期間が経過するか、前記第２期間の間に前記第１ノードの電位が前記第１電位に戻るまでの期間、前記スイッチ素子をオン状態とし、
前記第１ノードの電位が前記第１電位に戻ることなく前記第２期間が経過した場合には、前記スイッチ素子をオフ状態とし、前記スイッチ素子をオフ状態としてから第３期間の経過後に、前記スイッチ素子を再度オン状態とする、光検出装置。
一端が前記第１ノードに接続された抵抗成分と、
一端が前記第１ノードに接続されたスイッチ素子と、
前記スイッチ素子を制御して前記第１ノードを放電または充電する制御回路と
を具備し、前記制御回路は、
前記第１ノードの電位が第１電位から第２電位に変化した際において、前記第２電位に変化してから第１期間の経過後に、第２期間が経過するか、前記第２期間の間に前記第１ノードの電位が前記第１電位に戻るまでの期間、前記スイッチ素子をオン状態とし、
前記第１ノードの電位が前記第１電位に戻ることなく前記第２期間が経過した場合には、前記スイッチ素子をオフ状態とし、前記スイッチ素子をオフ状態としてから第３期間の経過後に、前記スイッチ素子を再度オン状態とする、光検出装置。
【請求項2】
前記制御回路は、
前記第１ノードの電位に基づく信号を遅延させる第１遅延回路と、
前記第１遅延回路の出力に基づいて、前記第１ノードを放電または充電するか否かを判定する判定回路と、
前記判定回路の出力に基づいて、前記第２期間、前記スイッチ素子をオン状態とさせ得るパルス信号を生成する第１パルス制御回路と、
前記第１ノードの電位が前記第２電位から前記第１電位に変化した際に前記パルス信号を無効化する第２パルス制御回路と、
前記第１ノードの電位が前記第１電位に達することなく前記第２期間が経過した場合に、前記判定回路に対して、再度、前記第１ノードを放電または充電するよう判定させる第３パルス制御回路と
を備える、請求項１記載の光検出装置。
前記第１ノードの電位に基づく信号を遅延させる第１遅延回路と、
前記第１遅延回路の出力に基づいて、前記第１ノードを放電または充電するか否かを判定する判定回路と、
前記判定回路の出力に基づいて、前記第２期間、前記スイッチ素子をオン状態とさせ得るパルス信号を生成する第１パルス制御回路と、
前記第１ノードの電位が前記第２電位から前記第１電位に変化した際に前記パルス信号を無効化する第２パルス制御回路と、
前記第１ノードの電位が前記第１電位に達することなく前記第２期間が経過した場合に、前記判定回路に対して、再度、前記第１ノードを放電または充電するよう判定させる第３パルス制御回路と
を備える、請求項１記載の光検出装置。
【請求項3】
前記第１パルス制御回路は、
前記判定回路の出力信号を遅延させる第２遅延回路と、
前記第２遅延回路への入力信号と、前記第２遅延回路の出力信号とに基づいて、前記第２期間の間有効化された前記パルス信号を生成するパルス生成回路と
を備える、請求項２記載の光検出装置。
前記判定回路の出力信号を遅延させる第２遅延回路と、
前記第２遅延回路への入力信号と、前記第２遅延回路の出力信号とに基づいて、前記第２期間の間有効化された前記パルス信号を生成するパルス生成回路と
を備える、請求項２記載の光検出装置。
【請求項4】
前記第２パルス制御回路は、前記第１パルス制御回路から出力された前記パルス信号を受信し、前記第１ノードの電位に基づく信号に基づいて、前記パルス信号を無効化する、請求項３記載の光検出装置。
【請求項5】
前記第３パルス制御回路は、前記第２遅延回路に基づく信号と、前記第２パルス制御回路の出力信号とに基づいて、前記第１ノードを放電または充電させるか否かを判断するための信号を生成する、請求項４記載の光検出装置。
【請求項6】
前記第１遅延回路の出力信号の論理レベルの遷移速度は、
前記第１遅延回路の入力信号が第１論理レベルから、前記第１論理レベルと異なる第２論理レベルに遷移する場合と、前記第２論理レベルから前記第１論理レベルに遷移する場合とで異なる、請求項２記載の光検出装置。
前記第１遅延回路の入力信号が第１論理レベルから、前記第１論理レベルと異なる第２論理レベルに遷移する場合と、前記第２論理レベルから前記第１論理レベルに遷移する場合とで異なる、請求項２記載の光検出装置。
【請求項7】
前記第１ノードの電位は、前記ＳＰＡＤの降伏現象により流れる電流に基づく電圧降下により、前記第１電位から前記第２電位に上昇または下降し、
前記第２期間の間に前記ＳＰＡＤの降伏現象が再度発生した場合、前記第１ノードの電位が前記第１電位に達することなく、前記第２期間が経過する、請求項１記載の光検出装置。
前記第２期間の間に前記ＳＰＡＤの降伏現象が再度発生した場合、前記第１ノードの電位が前記第１電位に達することなく、前記第２期間が経過する、請求項１記載の光検出装置。
【請求項8】
前記ＳＰＡＤの前記一端はアノードであり、カソードが高電圧ノードに接続され、
前記抵抗成分は、前記一端がドレインであり、ソースが低電圧ノードに接続されたｎチャネルの第１ＭＯＳトランジスタであり、
前記スイッチ素子は、前記一端がドレインであり、ソースが前記低電圧ノードに接続され、ゲートが前記制御回路によって制御され、前記第１ＭＯＳトランジスタよりもオン抵抗の小さいｎチャネルの第２ＭＯＳトランジスタであり、
前記抵抗成分におけるソース・ドレイン間の抵抗値は、前記スイッチ素子におけるソース・ドレイン間の抵抗値よりも大きく、
前記制御回路は、論理“Ｈｉｇｈ”レベルのパルス信号を出力して前記第２ＭＯＳトランジスタをオン状態とすることにより、前記ＳＰＡＤにおける降伏現象により前記第１ノードに充電された電荷を前記低電圧ノードに放電する、請求項１記載の光検出装置。
前記抵抗成分は、前記一端がドレインであり、ソースが低電圧ノードに接続されたｎチャネルの第１ＭＯＳトランジスタであり、
前記スイッチ素子は、前記一端がドレインであり、ソースが前記低電圧ノードに接続され、ゲートが前記制御回路によって制御され、前記第１ＭＯＳトランジスタよりもオン抵抗の小さいｎチャネルの第２ＭＯＳトランジスタであり、
前記抵抗成分におけるソース・ドレイン間の抵抗値は、前記スイッチ素子におけるソース・ドレイン間の抵抗値よりも大きく、
前記制御回路は、論理“Ｈｉｇｈ”レベルのパルス信号を出力して前記第２ＭＯＳトランジスタをオン状態とすることにより、前記ＳＰＡＤにおける降伏現象により前記第１ノードに充電された電荷を前記低電圧ノードに放電する、請求項１記載の光検出装置。
【請求項9】
前記ＳＰＡＤの前記一端はカソードであり、アノードが低電圧ノードに接続され、
前記抵抗成分は、前記一端がドレインであり、ソースが高電圧ノードに接続されたｐチャネルの第１ＭＯＳトランジスタであり、
前記スイッチ素子は、前記一端がドレインであり、ソースが前記高電圧ノードに接続され、ゲートが前記制御回路によって制御され、前記第１ＭＯＳトランジスタよりもオン抵抗の小さいｐチャネルの第２ＭＯＳトランジスタであり、
前記抵抗成分におけるソース・ドレイン間の抵抗値は、前記スイッチ素子におけるソース・ドレイン間の抵抗値よりも大きく、
前記制御回路は、論理“Ｌｏｗ”レベルのパルス信号を出力して前記第２ＭＯＳトランジスタをオン状態とすることにより、前記ＳＰＡＤにおける降伏現象により放電された前記第１ノードを前記高電圧ノードから充電する、請求項１記載の光検出装置。
前記抵抗成分は、前記一端がドレインであり、ソースが高電圧ノードに接続されたｐチャネルの第１ＭＯＳトランジスタであり、
前記スイッチ素子は、前記一端がドレインであり、ソースが前記高電圧ノードに接続され、ゲートが前記制御回路によって制御され、前記第１ＭＯＳトランジスタよりもオン抵抗の小さいｐチャネルの第２ＭＯＳトランジスタであり、
前記抵抗成分におけるソース・ドレイン間の抵抗値は、前記スイッチ素子におけるソース・ドレイン間の抵抗値よりも大きく、
前記制御回路は、論理“Ｌｏｗ”レベルのパルス信号を出力して前記第２ＭＯＳトランジスタをオン状態とすることにより、前記ＳＰＡＤにおける降伏現象により放電された前記第１ノードを前記高電圧ノードから充電する、請求項１記載の光検出装置。
【請求項10】
所定の時間間隔でパルス光を検知対象物に照射する発光素子と、
前記発光素子から照射された前記パルス光の前記検知対象物における反射光を受光する光検出装置と、
前記発光素子において前記パルス光が照射されたタイミングと、前記光検出装置において前記反射光が受光されたタイミングとに基づいて前記検知対象物までの距離を演算する距離演算回路と
を具備し、前記光検出装置は、
一端が第１ノードに接続され、前記反射光を受光するＳＰＡＤ（Single Photon Avalanche Diode）と、
一端が前記第１ノードに接続された抵抗成分と、
一端が前記第１ノードに接続されたスイッチ素子と、
前記スイッチ素子を制御して前記第１ノードを放電または充電する制御回路と
を備え、前記制御回路は、
前記第１ノードの電位が第１電位から第２電位に変化した際において、前記第２電位に変化してから第１期間の経過後に、第２期間が経過するか、前記第２期間の間に前記第１ノードの電位が前記第１電位に戻るまでの期間、前記スイッチ素子をオン状態とし、
前記第１ノードの電位が前記第１電位に戻ることなく前記第２期間が経過した場合には、前記スイッチ素子をオフ状態とし、前記スイッチ素子をオフ状態としてから第３期間の経過後に、前記スイッチ素子を再度オン状態とする、測距装置。
前記発光素子から照射された前記パルス光の前記検知対象物における反射光を受光する光検出装置と、
前記発光素子において前記パルス光が照射されたタイミングと、前記光検出装置において前記反射光が受光されたタイミングとに基づいて前記検知対象物までの距離を演算する距離演算回路と
を具備し、前記光検出装置は、
一端が第１ノードに接続され、前記反射光を受光するＳＰＡＤ（Single Photon Avalanche Diode）と、
一端が前記第１ノードに接続された抵抗成分と、
一端が前記第１ノードに接続されたスイッチ素子と、
前記スイッチ素子を制御して前記第１ノードを放電または充電する制御回路と
を備え、前記制御回路は、
前記第１ノードの電位が第１電位から第２電位に変化した際において、前記第２電位に変化してから第１期間の経過後に、第２期間が経過するか、前記第２期間の間に前記第１ノードの電位が前記第１電位に戻るまでの期間、前記スイッチ素子をオン状態とし、
前記第１ノードの電位が前記第１電位に戻ることなく前記第２期間が経過した場合には、前記スイッチ素子をオフ状態とし、前記スイッチ素子をオフ状態としてから第３期間の経過後に、前記スイッチ素子を再度オン状態とする、測距装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、光検出装置及び測距装置に関する。
【背景技術】
【0002】
近年、測距装置としてＴｏＦ（Time of Flight）センサが用いられてきている。このような測距装置によれば、発光部から発せられた光が検知対象物で反射され、この反射光が受光部で検出されるまでの時間により、検知対象物までの距離を算出できる。
【0003】
上記受光部において光を検出する素子として、近年では、単一光子アバランシェダイオード（ＳＰＡＤ：Single Photon Avalanche Diode）の採用が進められている。特許文献１には、ＳＰＡＤのなだれ降伏中に電子が高い準位にトラップされ、この電子が遅れてなだれ降伏を発生させるアフターパルスに起因したデッドタイム（dead time）の長期化を抑制する方法が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０１９／０８７７８３号
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＳＰＡＤを用いた受光部では、なだれ降伏が収まった後に、なだれ降伏により例えば充電されたノードを放電して、ＳＰＡＤの両端に高い逆電圧を印加して、次の光の入射に備える必要があり、放電が完了するまでの期間がデッドタイムとなる。放電の際に低い抵抗のスイッチを用いることで放電完了期間を短縮することが可能であるが、この放電中に、例えば外乱光やノイズによりなだれ降伏が再び発生する場合、なだれ降伏による電流とスイッチに流れる電流とでバランスが取れた平衡状態が発生し、ノードの電圧が固定化され、デッドタイムが更に長くなる場合がある。そして、特許文献１記載の方法は、かかる問題を解決するものではない。
【0006】
本開示は、上述の問題に鑑みなされたものであり、本開示の目的は、なだれ降伏によるデッドタイムの長期化を抑制できる光検出装置及び測距装置を提供することにある。
【課題を解決するための手段】
【0007】
本開示の一態様に係る光検出装置は、一端が第１ノードに接続されたＳＰＡＤ（Single Photon Avalanche Diode）と、一端が第１ノードに接続された抵抗成分と、一端が第１ノードに接続されたスイッチ素子と、スイッチ素子を制御して第１ノードを放電または充電する制御回路とを備え、制御回路は、第１ノードの電位が第１電位から第２電位に変化した際において、第２電位に変化してから第１期間の経過後に、第２期間が経過するか、第２期間の間に第１ノードの電位が第１電位に戻るまでの期間、スイッチ素子をオン状態とし、第１ノードの電位が第１電位に戻ることなく第２期間が経過した場合には、スイッチ素子をオフ状態とし、スイッチ素子をオフ状態としてから第３期間の経過後に、スイッチ素子を再度オン状態とする。
【0008】
本開示の一態様に係る測距装置は、所定の時間間隔でパルス光を検知対象物に照射する発光素子と、発光素子から照射されたパルス光の検知対象物における反射光を受光する光検出装置と、発光素子においてパルス光が照射されたタイミングと、光検出装置において反射光が受光されたタイミングとに基づいて検知対象物までの距離を演算する距離演算回路とを備え、光検出装置は、一端が第１ノードに接続され、反射光を受光するＳＰＡＤ（Single Photon Avalanche Diode）と、一端が第１ノードに接続された抵抗成分と、一端が第１ノードに接続されたスイッチ素子と、スイッチ素子を制御して第１ノードを放電または充電する制御回路とを備え、制御回路は、第１ノードの電位が第１電位から第２電位に変化した際において、第２電位に変化してから第１期間の経過後に、第２期間が経過するか、第２期間の間に第１ノードの電位が第１電位に戻るまでの期間、スイッチ素子をオン状態とし、第１ノードの電位が第１電位に戻ることなく第２期間が経過した場合には、スイッチ素子をオフ状態とし、スイッチ素子をオフ状態としてから第３期間の経過後に、スイッチ素子を再度オン状態とする。
【図面の簡単な説明】
【0009】
【図1】一実施形態に係る測距装置の構成を示す断面図である。
【図2】一実施形態に係る測距装置の機能ブロック図である。
【図3】一実施形態に係る光検出装置の回路図である。
【図4】一実施形態に係る遅延回路の回路図である。
【図5】一実施形態に係る光検出装置の動作時における各ノードのタイミングチャートである。
【図6】一実施形態に係る光検出装置の動作時における各ノードのタイミングチャートである。
【図7】一実施形態の第１変形例に係る測距装置の構成を示す断面図である。
【図8】一実施形態の第１変形例に係る測距装置の機能ブロック図である。
【図9】一実施形態の第２変形例に係る光検出装置の回路図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【0011】
この発明の一実施形態に係る光検出装置及び測距装置について説明する。以下では、測距装置としてＴｏＦセンサを例に挙げて説明する。また本実施形態では、ＴｏＦセンサにおいて検知対象物からの反射光を受光するＳＰＡＤ及びＳＰＡＤの動作を制御する制御回路を含む光検出装置を中心に説明する。
【0012】
図１は、本実施形態に係る測距装置１の構成を示す概略断面図である。図１に示すように測距装置１は、筐体１０、発光素子２０、受光用ＩＣ（Integrated Circuit）３０、光学フィルタ４０、及び集光レンズ５０を備えている。
【0013】
筐体１０は、発光素子２０、受光用ＩＣ３０、及び光学フィルタ４０を、その内部に保持し、外部からの衝撃や汚れ等から保護する。筐体１０の内部には、発光素子２０、受光用ＩＣ３０、及び光学フィルタ４０が実装されるための空洞１１が設けられると共に、検知対象物２へ光を照射するための開口部１２と、検知対象物２からの反射光を受光するための開口部１３が設けられている。
【0014】
発光素子２０は、筐体１０の内部に実装されている。発光素子２０は、例えば垂直共振器型面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）である。したがって、発光素子２０は、その上方に開口部１２が位置するように配置される。そして発光素子２０は、例えば所定の時間間隔で、パルス光を検知対象物２に照射する。
【0015】
受光用ＩＣ３０は、発光素子２０と同様に、筐体１０内部に実装されている。受光用ＩＣは、内部に光検出装置６０を備えている。光検出装置６０は、複数のＳＰＡＤを備えており、発光素子２０から照射されたパルス光の検知対象物２における反射光を、このＳＰＡＤにより受光する。したがって、光検出装置６０は、受光用ＩＣ３０内において、開口部１３の直下に位置するように設けられている。光検出装置６０の構成及び動作の詳細については後述する。なお、筐体１０の空洞１１内において、発光素子２０と光検出装置６０との間には、両者を隔離するようにして遮光壁１４が設けられている。この遮光壁１４により、発光素子２０の出力するパルス光が空洞１１内の空間を介して光検出装置６０で受光されることを抑制できる。
【0016】
光学フィルタ４０は、受光用ＩＣ３０上に設けられ、光検出装置６０の上面を被覆している。より具体的には、ＳＰＡＤにより反射光を受光する面を覆うようにして設けられる。光学フィルタ４０により、例えば特定の波長帯域の反射光のみを光検出装置６０に検出させることなどが可能となる。もちろん、光学フィルタ４０が設けられない場合であってもよいし、光学フィルタ４０はＳＰＡＤを保護する保護フィルタとして機能する場合であってもよい。
【0017】
集光レンズ５０は、開口部１３上に設けられる。そして、検知対象物２からの反射光を集光して、これを光検出装置６０に入射する。
【0018】
上記の構成において、発光素子２０から出力された光が、検知対象物２で反射されて光検出装置６０で検出されるまでの時間を求めることにより、検知対象物２までの距離を求めることができる。次に、このような動作を行うための測距装置１の機能ブロック構成について図２を用いて説明する。図２は測距装置１のブロック図である。
【0019】
図２に示すように測距装置１は、光検出装置６０、発光素子２０、駆動回路２１、タイミング生成回路２２、時間／デジタル変換回路（ＴＤＣ：Time to digital Convertor）３１、加減算回路３２、及び距離演算回路３３を備えている。
【0020】
タイミング生成回路２２は、例えば外部から入力されるクロック信号に基づいて、所定の間隔でパルス信号を生成し、これを駆動回路２１に出力する。
【0021】
駆動回路２１は、発光素子２０を駆動して、前述のパルス光を発光させる。より具体的には、タイミング生成回路２２から受信したパルス信号のタイミングに基づいて発光素子２０を発光させる。また駆動回路２１は、発光素子２０を駆動したタイミングと同期したタイミングでパルス信号を生成してＴＤＣ３１に出力する。
【0022】
光検出装置６０は、前述の通りＳＰＡＤにおいて、検知対象物２からの反射光を受信する。そして光検出装置６０は、反射光を受光したタイミングと同期したタイミングでパルス信号を生成してＴＤＣ３１に出力する。
【0023】
ＴＤＣ３１は、駆動回路２１から受信するパルス信号のタイミング（つまり発光素子２０の発光タイミング）と、光検出装置６０から受信するパルス信号のタイミング（つまりＳＰＡＤの受光タイミング）をデジタル値に変換する。ＴＤＣ３１は、カウンタ回路３４及び２つのフリップフロップ３５、３６を備えている。
【0024】
カウンタ回路３４は、一定の周波数のクロック信号を外部から受信する。そしてカウンタ回路３４は、このクロック信号を基準にしてデジタル値を出力する。例えばカウンタ回路３４は、１６進数により“０ｘ０”～“０ｘＦ”のデジタル値を出力する。デジタル値が“０ｘＦ”に達した際には、“０ｘ０”に戻る。
【0025】
フリップフロップ３５は、例えばＤ－Ｆ／Ｆであり、カウンタ回路３４の出力するデジタル値と、駆動回路２１の出力するパルス信号とを受信し、パルス信号を受信したタイミングにおけるデジタル値を保持して、加減算回路３２に出力する。フリップフロップ３６も例えばＤ－Ｆ／Ｆであり、カウンタ回路３４の出力するデジタル値と、光検出装置６０の出力するパルス信号とを受信し、パルス信号を受信したタイミングにおけるデジタル値を保持して、加減算回路３２に出力する。
【0026】
加減算回路３２は、フリップフロップ３５、３６から出力されたデジタル値の差分bin_retを算出し、距離演算回路３３に出力する。
【0027】
距離演算回路３３は、加減算回路３２から受信した差分bin_retと、当該差分を受信した回数との関係から、検知対象物２までの距離を演算する。本方法は、従来から知られた方法を用いることができる。
【0028】
次に、上記光検出装置６０の詳細について説明する。図３は、本実施形態に係る光検出装置６０の回路図である。図３に示すように、光検出装置６０は、ＳＰＡＤ６１、ｎチャネルＭＯＳトランジスタ６２、６３、ＮＡＮＤゲート６４、インバータ６５、及び制御回路６６を備えている。
【0029】
ＳＰＡＤ６１は、一端（本例ではアノード）が第１ノードＳ１（以下、単にノードＳ１と呼ぶ）に接続され、他端が高電圧ノードに接続されている。高電圧ノードの電位は、ＳＰＡＤ６１のブレイクダウン電圧ＶＢＤとオーバー電圧ＶＥＸとの和であり、オーバー電圧ＶＥＸは、ＮＡＮＤゲート６４のノードＳ１の入力判定電圧以上の電圧とする。そしてＳＰＡＤ６１は、アノードとカソードとの間に（ＶＢＤ＋ＶＥＸ）の電圧が印加されている際に、例えば検知対象物２からの反射光を受光することによりなだれ降伏（なだれ増倍）を起こし、カソードからアノードに電流を流す。
【0030】
ｎチャネルＭＯＳトランジスタ６２は、一端（本例ではドレイン）がノードＳ１に接続され、他端（本例ではソース）が低電圧ノード（本例では接地電位）に接続され、ゲートには電圧ＶＧが印加されている。測距装置１の動作時には、電圧ＶＧは論理“Ｈ”レベルとされてＭＯＳトランジスタ６２はオン状態とされ。したがって、ＭＯＳトランジスタ６２は実質的に抵抗成分として機能する。
【0031】
ｎチャネルＭＯＳトランジスタ６３は、一端（本例ではドレイン）がノードＳ１に接続され、他端（本例ではソース）が低電圧ノード（本例では接地電位）に接続され、ゲートには制御回路６６から与えられる信号Ｓ８が入力される。そしてＭＯＳトランジスタ６３は、ノードＳ８が論理“Ｈ”レベルの際にオン状態とされる。したがって、ＭＯＳトランジスタ６３は実質的にスイッチとして機能する。なお、ＭＯＳトランジスタ６３の、少なくとも線形領域及び飽和領域におけるソース・ドレイン間の抵抗値は、ＭＯＳトランジスタ６２のソース・ドレイン間の抵抗値よりも小さい。
【0032】
ＮＡＮＤゲート６４は、ノードＳ１における信号と、信号ＥＮとの否定論理積演算を行い、演算結果をノードＳ２に出力する。測距装置１の動作時には、信号ＥＮは論理“Ｈ”レベルとされいる。したがってＮＡＮＤゲート６４は、ノードＳ１が論理“Ｈ”レベルの際には論理“Ｌ”レベルを出力し、ノードＳ１が論理“Ｌ”レベルの際には論理“Ｈ”レベルを出力する。
【0033】
インバータ６５は、ノードＳ２の論理レベルを反転させて、その結果を図２で説明したＴＤＣ３１のフリップフロップ３５に出力する。
【0034】
制御回路６６は、ノードＳ２の論理レベルに応じてＭＯＳトランジスタ６３を制御して、ノードＳ１を放電する。より具体的には、制御回路６６は、ノードＳ１の電位が第１電位（本例ではゼロＶ）から第２電位（本例では電圧Ｖ１＝論理“Ｈ”レベルに対応する電位）に上昇した際において、第２電位に変化してから第１期間Δｔ１の経過後に、第２期間Δｔ２が経過するか、第２期間Δｔ２の間にノードＳ１の電位が第１電位に戻るまでの期間、ＭＯＳトランジスタ６３をオン状態とし、ノードＳ１の電位が第１電位に戻ることなく第２期間Δｔ２が経過した場合には、ＭＯＳトランジスタ６３をオフ状態とし、ＭＯＳトランジスタ６３をオフ状態としてから第３期間の経過後に、ＭＯＳトランジスタ６３を再度オン状態とする。
【0035】
より詳細には、制御回路６６は、遅延回路６７、６８、ＮＯＲゲート６９、７０、７１、インバータ７２、及びＮＡＮＤゲート７３を備えている。遅延回路（第１遅延回路）６７は、ノードＳ２の信号を第１期間Δｔ１だけ遅延させ、遅延させた信号をノードＳ３に出力する。ＮＯＲゲート６９は、ノードＳ３の信号と、ＮＯＲゲート７１の出力信号が与えられるノードＳ９の信号との否定論理和演算を行い、演算結果をノードＳ４に出力する。遅延回路（第２遅延回路）６８は、ノードＳ４の信号を第２期間Δｔ２だけ遅延させ、遅延させた信号をノードＳ５に出力する。インバータ７２は、ノードＳ５の論理レベルを反転させて、その結果をノードＳ６に出力する。ＮＡＮＤゲート７３は、ノードＳ２の信号とノードＳ６の信号との否定論理積演算を行い、演算結果をノードＳ７に出力する。ＮＯＲゲート７０は、ノードＳ２の信号とノードＳ７の信号との否定論理和演算を行い、演算結果をノードＳ８に出力する。すなわち、ＮＯＲゲート７０の演算結果により、ＭＯＳトランジスタ６３が制御される。ＮＯＲゲート７１は、ノードＳ６の信号とノードＳ８の信号との否定論理和演算を行い、演算結果をノードＳ９に出力する。
【0036】
上記構成において、ＮＯＲゲート６９は、遅延回路６７の出力とＮＯＲゲート７１の出力とに基づいて、ノードＳ１を放電するか否かを判定する判定回路として機能する。
【0037】
また遅延回路６８、インバータ７２、及びＮＡＮＤゲート７３は、上記判定回路の出力に基づいて、第２期間Δｔ２の間、ＭＯＳトランジスタ６３をオン状態とさせ得るパルス信号を生成する第１パルス制御回路として機能する。より具体的には、インバータ７２とＮＡＮＤゲート７３が、遅延回路６８への入力信号と、遅延回路６８の出力信号とに基づいて、第２期間Δｔ２の間有効化されたパルス信号をノードＳ７に生成するパルス生成回路とて機能する。
【0038】
ＮＯＲゲート７０は、ノードＳ１の電位が第２電位から第１電位に低下した際にパルス信号を無効化する第２パルス制御回路とて機能する。より具体的には、第２パルス制御回路は、上記第１パルス制御回路からノードＳ７出力されたパルス信号を受信し、ノードＳ１の電位に基づく信号（すなわちノードＳ２の信号）に基づいてパルス信号を無効化する。より具体的には、ノードＳ１が十分に放電されれば、その時点以降はＭＯＳトランジスタ６３をオン状態にしておく必要がないので、第１パルス制御回路からのパルス信号を無効化して、ノードＳ８を“Ｌ”レベルとする。
【0039】
ＮＯＲゲート７１は、ノードＳ１の電位が第１電位に達することなく第２期間Δｔ２が経過した場合に、上記判定回路に対して、再度、ノードＳ１を放電するよう判定させる第３パルス制御回路として機能する。より具体的には、第３パルス制御回路は、遅延回路６８に基づく信号（すなわちノードＳ６の信号）と、第２パルス制御回路の出力信号（すなわちノードＳ８の信号）とに基づいて、第１ノードを放電させるよう判定するための信号を生成してノードＳ９に出力する。
【0040】
図４は、上記遅延回路６７の回路図である。図示するように遅延回路６７は、バッファ８０及びＯＲゲート８１～８３を備えている。バッファ８０は、ノードＳ２の信号を波形整形する。ＯＲゲート８１は、ノードＳ２の信号と、バッファ８０の出力信号との論理和演算を行う。ＯＲゲート８２は、ノードＳ２の信号と、ＯＲゲート８１の出力信号との論理和演算を行う。ＯＲゲート８３は、ノードＳ２の信号と、ＯＲゲート８２の出力信号との論理和演算を行う。そしてＯＲゲート８３の演算結果がノードＳ３に出力される。
【0041】
上記構成の遅延回路６７によれば、出力信号の論理レベルの遷移速度は、入力信号が第１論理レベル（“Ｈ”または“Ｌ”）から、第１論理レベルと異なる第２論理レベル（“Ｌ”または“Ｈ”）に遷移する場合と、第２論理レベル（“Ｌ”または“Ｈ”）から前記第１論理レベル（“Ｈ”または“Ｌ”）に遷移する場合とで異なる。本例の場合には、入力信号が論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、ＮＯＲゲート８３の出力が即座に論理“Ｈ”レベルに遷移する。逆に、入力信号が論理“Ｈ”レベルから論理“Ｌ”レベルに遷移した場合には、論理“Ｌ”レベルの入力信号がバッファ８０及びＮＯＲゲート８１及び８２を通過してＮＯＲゲート８３に達した時点で、ＮＯＲゲート８３の出力が論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する。このように、図４の構成では、論理“Ｈ”レベルから論理“Ｌ”レベルへの遷移速度は遅く、論理“Ｌ”レベルから論理“Ｈ”レベルへの遷移速度は速い。
【0042】
なお、遅延回路６８は遅延回路６７と異なり、入力信号が論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する場合でも逆の場合でも、入力信号を期間Δｔ２だけ遅延させる。
【0043】
次に、上記光検出装置６０の動作について、図５のタイミングチャートを用いて説明する。図５は、ＳＰＡＤ６１の受光パルス（すなわち、検知対象物２から受信した光）、ＳＰＡＤ６１におけるなだれ増幅の状態（図中における縦線がなだれ降伏が発生したことを示す）、及びノードＳ１乃至Ｓ９の信号のタイミングチャートであり、ノードＳ１の放電中になだれ降伏が生じない場合について示している。
【0044】
図示するように、時刻ｔ１においてＳＰＡＤ６１が検知対象物２からの反射光を受光パルスとして受信し、これにより時刻ｔ２においてＳＰＡＤ６１でなだれ増幅が発生する。すると、ＳＰＡＤ６１からＭＯＳトランジスタ６２に向かって電流が流れ、時刻ｔ２とほぼ同時にノードＳ１の電位がＭＯＳトランジスタ６２における電圧降下により電圧ＶＥＸまで上昇する。ノードＳ１の電位が上昇することにより、ＳＰＡＤ６１のアノード・カソード間の電位差がＶＢＤまで小さくなり、なだれ増幅はすぐに停止する。また、ノードＳ１の電位が上昇して論理“Ｈ”レベルとなることにより、時刻ｔ３においてＮＡＮＤゲート６４の出力、すなわちノードＳ２は論理“Ｌ”レベルに遷移する。
【0045】
ノードＳ２の信号は制御回路６６に入力され、遅延回路６７において期間Δｔ１だけ遅延され、時刻ｔ４においてノードＳ３が論理“Ｌ”レベルに遷移する。ノードＳ３が“Ｌ”レベルに遷移したことにより、時刻ｔ５においてノードＮＯＲゲート６９の演算結果、すなわちノードＳ４が論理“Ｈ”レベルに遷移する。ノードＳ４の信号は遅延回路６８にも入力されるが、遅延回路６８及びインバータ７２を介することなくＮＡＮＤゲート７３にも入力される。その結果、時刻ｔ６においてＮＡＮＤゲート７３の演算結果、すなわちノードＳ７は、論理“Ｌ”レベルに遷移する。ノードＳ７が論理“Ｌ”レベルに遷移したことにより、時刻ｔ７において、ＮＯＲゲート７０の演算結果、すなわちノードＳ８は論理“Ｈ”レベルとされる。これにより、ＭＯＳトランジスタ６３がオン状態とされ、ノードＳ１はＭＯＳトランジスタ６３によって放電され、ノードＳ１の電位は急速に低下する。
【0046】
そして、時刻ｔ８においてノードＳ１が論理“Ｌ”レベルの閾値まで低下すると、ノードＳ２が論理“Ｈ”レベルに遷移する。ノードＳ２が論理“Ｈ”レベルに遷移したことにより、時刻ｔ９においてＮＯＲゲート７０の演算結果、すなわちノードＳ８は論理“Ｌ”レベルとなる。これにより、ＭＯＳトランジスタ６３はオフ状態となる。この時点において、ノードＳ１は約ゼロＶとなり、ＳＰＡＤ６１のアノード・カソード間の電位差は（ＶＢＤ＋ＶＥＸ）に復帰し、再びＳＰＡＤ６１は、受光することによりなだれ降伏を生じることが可能な状態となる。
【0047】
更に、ノードＳ２が論理“Ｌ”レベルに遷移することにより、時刻ｔ９においてノードＳ３が論理“Ｈ”レベルに遷移する。前述の通り、遅延回路６７は、入力信号が“Ｌ”レベルから“Ｈ”レベルに遷移する際には、ほとんど信号を遅延させない。ノードＳ３が論理“Ｈ”レベルに遷移することにより、時刻ｔ１０においてＮＯＲゲート６９の演算結果が論理“Ｌ”レベルとなり、ノードＳ４も論理“Ｌ”レベルとなる。
【0048】
また、遅延回路６８は、ノードＳ４が論理“Ｈ”レベルに遷移した時刻ｔ５から期間Δｔ２だけ遅れた時刻ｔ９においてノードＳ５を論理“Ｈ”レベルとし、またインバータ７２によりノードＳ６が時刻ｔ１０において論理“Ｌ”レベルとされる。この結果、時刻ｔ１１においてＮＯＲゲート７１の演算結果、すなわちノードＳ９が論理“Ｈ”レベルとされる。その後は時刻ｔ１２において、ノードＳ５がノードＳ４から期間Δｔ２だけ遅れて論理“Ｌ”レベルとされ、これにより時刻ｔ１４においてノードＳ９が論理“Ｌ”レベルとされる。
【0049】
次に、図５を用いて説明した光検出装置６０の動作において、ノードＳ１をＭＯＳトランジスタ６３により放電中にＳＰＡＤ６１でなだれ降伏が生じた場合について、図６のタイミングチャートを用いて説明する。図６は図５と同様に、ＳＰＡＤ６１の受光パルス、ＳＰＡＤ６１におけるなだれ増幅の状態、及びノードＳ１乃至Ｓ９の信号のタイミングチャートである。
【0050】
図示するように、時刻ｔ１～ｔ７までの動作は図５で説明した通りである。時刻ｔ７においてノードＳ８が論理“Ｈ”レベルとされることで、前述したようにＭＯＳトランジスタ６３がオン状態とされ、ノードＳ１の電位が急速に低下する。しかし、ノードＳ１の電位が十分に下がりきらずにＳＰＡＤ６１のアノード・カソード間に（ＶＢＤ＋低下分の電圧に相当する電位差）が生じている状態で、光子がＳＰＡＤ６１に入射してなだれ降伏が生じる場合がある。図６の例では、ノードＳ１の放電中である時刻ｔ８でなだれ降伏が発生し、ノードＳ１は再び論理“Ｈ”レベル（ＶＥＸ）に戻る。このように、ＳＰＡＤのアノード・カソード間の電位差が十分に下がりきっていない状態では、電位差が（ＶＢＤ＋ＶＥＸ）の場合に比べてＳＰＡＤの感度は低下するが、感度が全く無くなるわけではなく、場合によっては入射した光子に反応してなだれ降伏を生じさせる場合がある。
【0051】
また図５の場合と同様に、時刻ｔ９においてノードＳ５は論理“Ｈ”レベルに遷移し、時刻ｔ１０においてノードＳ６も論理“Ｌ”レベルに遷移し、時刻ｔ１１においてノードノードＳ７は論理“Ｈ”レベルとされる。
【0052】
しかし、時刻ｔ１２においても、ノードＳ１は論理“Ｈ”レベルを維持している。したがって、ノードＳ８は図５の場合と異なり、遅延回路６８によって決定される期間Δｔ２だけ論理“Ｈ”レベルを維持し、時刻ｔ１２において論理“Ｌ”レベルに遷移する。すなわち、ＭＯＳトランジスタ６３は、時刻ｔ７～ｔ１２の期間（Δｔ２）だけ、オン状態とされ、その後、ノードＳ１は十分に放電されていないが、一時的にオフ状態とされる。
【0053】
そして時刻ｔ１３においてＮＯＲゲート７１の演算結果、すなわちノードＳ９が論理“Ｈ”レベルに遷移し、時刻ｔ１４においてノードＳ４が論理“Ｌ”レベルに遷移する。またノードＳ５は、時刻ｔ１４から期間Δｔ２経過後の時刻ｔ１５で論理“Ｌ”に遷移する。そして、時刻ｔ１６においてノードＳ６が論理“Ｈ”レベルに遷移し、ノードＳ８は論理“Ｌ”レベルであるから、時刻ｔ１７においてノードＳ９は論理“Ｌ”レベルに遷移する。ノードＳ９が論理“Ｌ”レベルに遷移したことにより、ＮＯＲゲート６９の演算結果、すなわちノードＳ４は時刻ｔ１８において“Ｈ”レベルに遷移する。そして、時刻ｔ１９においてノードＳ７が“Ｌ”レベルに遷移し、時刻ｔ２０においてノードＳ８が“Ｈ”レベルに遷移する。この結果、再度、ＭＯＳトランジスタ６３がオン状態とされ、ノードＳ１が放電される。
【0054】
その後の動作は、図５における時刻ｔ７以降と同じである。図６の例では、時刻ｔ２０から開始される放電によりノードＳ１が“Ｌ”レベル、すなわちゼロＶまで低下する場合を例に示している。なお、当該放電動作中に、時刻ｔ８と同様にＳＰＡＤ６１でなだれ降伏が発生してノードＳ１の電位が上昇した場合には、ノードＳ８は時刻ｔ７～ｔ１２と同様に、時刻ｔ２０から期間Δｔ２だけ論理“Ｈ”レベルとされ、その後、論理“Ｌ”レベルとされた後、再度論理“Ｈ”レベルとされる。
【0055】
上記のように、本実施形態に係る光検出装置６０であると、アノードが第１ノードＳ１に接続されたＳＰＡＤ６１と、ドレインが第１ノードＳ１に接続され、抵抗成分として機能するＭＯＳトランジスタ６２と、ドレインが第１ノードＳ１に接続され、スイッチ素子として機能するＭＯＳトランジスタ６３と、ＭＯＳトランジスタ６３を制御して第１ノードＳ１を放電する制御回路６６とを備えている。そして制御回路６６は、第１ノードＳ１の電位が第１電位（例えばゼロＶ、論理“Ｌ”レベル）から第２電位Ｖ１（例えば論理“Ｈ”レベル）に上昇した際において、第２電位に変化してから第１期間Δｔ１の経過後に、第２期間Δｔ２が経過するか、第２期間Δｔ２の間に第１ノードＳ１の電位が第１電位に戻るまでの期間、ＭＯＳトランジスタ６３をオン状態とする。そして、第１ノードＳ１の電位が第１電位に戻ることなく第２期間が経過した場合、例えば放電中にＳＰＡＤ６１が再度なだれ降伏を生じた場合など）には、ＭＯＳトランジスタ６３をオフ状態とし、オフ状態としてから第３期間（図６における時刻ｔ１２～ｔ２０）の経過後に、ＭＯＳトランジスタ６３を再度オン状態とする。本構成により、図６で説明したように、時刻ｔ７から開始されたノードＳ１の放電動作中にＳＰＡＤ６１でなだれ降伏が起きた場合であっても、ＳＰＡＤ６１のデッドタイムを低減できる。
【0056】
図３に示す本実施形態に係る光検出装置６０において、ＭＯＳトランジスタ６２は抵抗値の高いｎＭＯＳスイッチである。高い逆電圧（ＶＢＤ＋ＶＥＸ）が印加されている状態のＳＰＡＤ６１に光が入射すると、なだれ増倍が生じて（アバランシェ動作）、ＳＰＡＤ６１からＭＯＳトランジスタ６２に電流が流れる。ＭＯＳトランジスタ６２に電流が流れると、ＭＯＳトランジスタ６２のソース・ドレイン間における電圧降下により、ＳＰＡＤ６１のアノード・カソード間電圧が低下し電圧ＶＢＤ程度となり（クエンチ動作）、なだれ増倍は停止する。この際、ＭＯＳトランジスタ６２に加えてＭＯＳトランジスタ６３を用いることで、ノードＳ１を高速に放電することができる。その結果、ＳＰＡＤ６１のアノード・カソード間電圧を（ＶＢＤ＋ＶＥＸ）として、受光パルスに対応可能な状態にＳＰＡＤ６１を速やかに戻すことができる。
【0057】
しかし、単純にＭＯＳトランジスタ６３を追加した場合、２つのＭＯＳトランジスタ６２、６３でノードＳ１を放電中になだれ増倍が発生すると、ＳＰＡＤ６１のカソードから流れる電流は、ＭＯＳトランジスタ６２、６３の両方に流れる。そして、ＳＰＡＤ６１に流れる電流と、ＭＯＳトランジスタ６２、６３とに流れる電流とでバランスが取れた状態が発生し、ノードＳ１の電荷が速やかに放電されず、ノードＳ１が論理“Ｈ”レベルとなる状態が維持される場合がある。このような現象が発生した場合であっても、バランスのとれた平衡状態は、不安定である為、一定の期間の後には均衡が崩れ、放電が完了して、ＳＰＡＤ６１は受光パルスに対する感度を取り戻す。しかし、受光パルスに対応できないデッドタイムが長期間となり得る。
【0058】
すなわち、バランスが取れた状態（すなわち、なだれ電流＝ＭＯＳトランジスタ６２、６３による放電電流）では、ノードＳ１の電位は低下しない。しかし、安定した平衡状態ではないため、当該状態が崩れてノードＳ１の電位が変動すると、（なだれ電流≠ＭＯＳトランジスタ６２、６３による放電電流）となり、ノードＳ１が０Ｖとなるもう１つの安定点（すなわち、なだれ電流は流れず、ＳＰＡＤ間に電圧が印加されている状態）に向かう。
【0059】
この点、本実施形態に係る構成によれば、ＭＯＳトランジスタ６３をパルス駆動させる。ＭＯＳトランジスタ６３を制御するパルス信号の有効期間（本例では“Ｈ”レベル期間）は、遅延回路６８における遅延時間に応じて決定され、１回のパルスでノードＳ１を十分に放電できる、すなわちノードＳ１を論理“Ｌ”レベルとできる期間とされる。そして、ノードＳ２を介してノードＳ１の電位を監視し、ノードＳ１の電位が十分に低下した時点で、ＮＯＲゲート７０がパルスを無効化（本例では“Ｌ”レベル）する。これにより、ノードＳ１の放電期間を最小限とし、デッドタイムを短縮できる。
【0060】
更に本実施形態によれば、１回のパルスでノードＳ１を十分に放電できなかった場合、例えば放電中になだれ増倍が発生した場合には、２回目のパルスを発生させる。この際、１回目のパルスと２回目のパルスとの間に所定の期間を設け、この期間において、ＭＯＳトランジスタ６３を用いることなくＭＯＳトランジスタ６２によりクエンチ動作を行う。これによりＳＰＡＤ６１とＭＯＳトランジスタ６２、６３とに流れる電流とでバランスが取れた平衡状態になった場合においても、ＭＯＳトランジスタ６２のみを用いることで均衡が崩れ、切り替え直後において、なだれ降伏による電流の方がＭＯＳトランジスタ６２による放電電流よりも大きくなることから、ノードＳ１の電位は上昇し、ＳＰＡＤ６１のアノード・カソード間電圧はＶＢＤまで低下し、ＳＰＡＤ６１によるなだれ降伏による電流が止まる。その後、改めてパルス信号を発生させてＭＯＳトランジスタ６３をオン状態とし、ノードＳ１を放電する。これにより、放電中に再度なだれ増倍が生じても、長時間“Ｈ”レベル状態になることを抑制し、デッドタイムを短縮できる。
【0061】
また本実施形態によれば、遅延時間Δｔ１を、ＳＰＡＤ受光パルス幅Δｔｐよりも大きくする。これにより、放電中になだれ増倍がおきる可能性を低下させることができる。すなわち、なだれ増倍は、当然ながら受光パルス期間Δｔｐにおいて発生しやすい。しかし、図５及び図６に示すように、ＳＰＡＤ６１に検知対象物２からの反射光が入射される受光パルス期間よりも遅延時間Δｔ１を大きくすることで、受光パルス期間と放電期間とがオーバーラップすることを避け、これにより放電中になだれ増倍が発生することを抑制できる。もちろん、なだれ増倍は、検知対象物２からの反射光を受光していなくても、外乱光やＳＰＡＤノイズにより発生する場合がある。このような場合には、上記説明したように、ＭＯＳトランジスタ６３を駆動するパルス信号を、“Ｈ”レベル、“Ｌ”レベル、“Ｈ”レベルと順次設定することで、デッドタイムの長期化は抑制される。
【0062】
上記のように、本実施形態によれば、ＳＰＡＤにおいてクエンチ動作により放電されるノードを、パルス駆動される低抵抗のスイッチ素子を用いて高速に低電位とすることができる。また、放電中になだれ増倍が発生して当該ノードの電位が上昇した際には、スイッチ素子をオフさせ、高抵抗のスイッチ素子（抵抗成分）を用いてクエンチ動作を行い、その後、低抵抗のスイッチ素子を用いて上記ノードを高速に放電する。これにより、ＳＰＡＤ６１のデッドタイムを短縮し、測距装置１の性能を高めることができる。
【0063】
なお、上記実施形態は唯一の実施形態ではなく、種々の変形が可能である。例えば、図１及び図２で説明した測距装置１では、駆動回路２１からのパルス信号と光検出装置６０からのパルス信号とに基づいて距離演算回路３３が検知対象物２までの距離を計測する場合を例に説明した。しかし、基準パルスを生成する光検出装置を設ける場合であってもよい。図７は、このような場合の測距装置１の断面図であり、上記実施形態で説明した図１に対応する。
【0064】
図示するように、本変形例に係る測距装置１は、図１を用いて説明した構成において、光検出装置９０及び光学フィルタ４１を更に備えている。光検出装置９０は受光用ＩＣ内部において、遮光壁１４を挟んで光検出装置６０と相対するように設けられる。光検出装置９０の構成及び動作は、上記実施形態で説明した光検出装置６０と同様である。そして光学フィルタ４１は、光検出装置９０の上面、具体的には光検出装置９０のＳＰＡＤの受光面を被覆するように配置される。そして、発光素子２０から出力された光が、筐体１０の空洞１１における上面を反射する等して、光検出装置９０に入射する。
【0065】
図８は、本変形例に係る測距装置１のブロック図であり、上記実施形態で説明した図２に対応する。図示するように、本変形例に係る測距装置１は、図２を用いて説明した構成において、上記説明した光検出装置９０、加減算回路３７、及びＴＤＣ３１内に設けられたフリップフロップ３８を更に備えている。
【0066】
光検出装置９０は、前述の通りＳＰＡＤにおいて、筐体１０内部の反射光を受光したタイミングと同期したタイミングでパルス信号をＴＤＣ３１に出力する。ＴＤＣ３１のフリップフロップ３８は、例えばＤ－Ｆ／Ｆであり、カウンタ回路３４の出力するデジタル値と、光検出装置９０の出力するパルス信号とを受信し、パルス信号を受信したタイミングにおけるデジタル値を保持して、加減算回路３７に出力する。加減算回路３７は、フリップフロップ３５、３８から出力されたデジタル値の差分bin_refを算出し、距離演算回路３３に出力する。そして距離演算回路３３は、加減算回路３２の出力する差分bin_retと、加減算回路３７の出力する差分bin_refとに基づいて、検知対象物２までの距離を算出する。
【0067】
すなわち、差分bin_ref及びbin_retを下記の通りである。
・差分bin_ref＝（基準光受光タイミング）－（ＶＣＳＥＬ発光タイミング）
・差分bin_ret＝（反射光受光タイミング）－（ＶＣＳＥＬ発光タイミング）
そして距離演算回路３３は、それぞれのヒストグラムを生成し、それぞれのヒストグラムの重心の差を検知対象物２までの距離として算出する。詳細な算出方法については、従来から知られた方法を用いることができる。
・差分bin_ref＝（基準光受光タイミング）－（ＶＣＳＥＬ発光タイミング）
・差分bin_ret＝（反射光受光タイミング）－（ＶＣＳＥＬ発光タイミング）
そして距離演算回路３３は、それぞれのヒストグラムを生成し、それぞれのヒストグラムの重心の差を検知対象物２までの距離として算出する。詳細な算出方法については、従来から知られた方法を用いることができる。
【0068】
本構成によれば、光検出装置９０において受光した光を基準としている。そのため、発光素子２０の発光遅延変動や、クロストーク光の影響を低減することができ、より精密な距離測定が可能となる。
【0069】
図９は、別の変形例に係る光検出装置６０の回路図である。上記実施形態では、図３で説明したようにＳＰＡＤ６１のカソードが高電圧ノードに接続され、ＭＯＳトランジスタ６２、６３としてｎチャネル型が用いられる場合を例に説明した。しかし、必ずしも図３の構成に限らず、図９のような構成であってもよい。
【0070】
図示するように、本変形例に係る光検出装置６０は、ＳＰＡＤ６１、インバータ６５、ｐチャネルＭＯＳトランジスタ７４、７５、ＡＮＤゲート７６、及び制御回路６６を備えている。すなわち、上記説明した図３において、ｎチャネルＭＯＳトランジスタ６２、６３を、ｐチャネルＭＯＳトランジスタ７４，７５に置き換えたものに相当する。
【0071】
ＳＰＡＤ６１は、カソードがノードＳ１に接続され、アノードが低電圧ノード（例えば接地ノード）に接続されている。
【0072】
ｐチャネルＭＯＳトランジスタ７４は、ドレインがノードＳ１に接続され、ソースが高電圧ノードに接続され、ゲートには電圧ＶＧが印加されている。測距装置１の動作時には、電圧ＶＧは論理“Ｌ”レベルとされてＭＯＳトランジスタ７４はオン状態とされる。したがって、ＭＯＳトランジスタ７４は実質的に抵抗成分として機能する。また、高電圧ノードの電位は、上記実施形態と同様に、ＳＰＡＤ６１のブレイクダウン電圧ＶＢＤとオーバー電圧ＶＥＸの和である。そしてＳＰＡＤ６１は、アノードとカソードとの間に（ＶＢＤ＋ＶＥＸ）の電圧が印加されている際に、例えば検知対象物２からの反射光を受光することによりなだれ降伏を起こし、カソードからアノードに電流を流す。
【0073】
ｐチャネルＭＯＳトランジスタ７５は、ドレインがノードＳ１に接続され、ソースが上記高電圧ノードに接続され、ゲートには制御回路６６から与えられる信号Ｓ８が入力される。そしてＭＯＳトランジスタ７５は、ノードＳ８が論理“Ｌ”レベルの際にオン状態とされ。したがって、ＭＯＳトランジスタ７５は実質的にスイッチ素子として機能し、ノードＳ１を充電する。なお、ＭＯＳトランジスタ７５の、少なくとも線形領域及び飽和領域におけるソース・ドレイン間の抵抗値は、ＭＯＳトランジスタ７４のソース・ドレイン間の抵抗値よりも小さい。
【0074】
ＡＮＤゲート７６は、ノードＳ１における信号と、信号ＥＮとの論理積演算を行い、演算結果をノードＳ２に出力する。測距装置１の動作時には、信号ＥＮは論理“Ｈ”レベルとされいる。したがってＡＮＤゲート７６は、ノードＳ１が論理“Ｈ”レベルの際には論理“Ｈ”レベルを出力し、ノードＳ１が論理“Ｌ”レベルの際には論理“Ｌ”レベルを出力する。なお、ＡＮＤゲート７６はＮＡＮＤゲートに置き換えてもよく、ノードＳ２を介してノードＳ１の電位を制御回路６６に伝えられる構成であれば限定されない。
【0075】
制御回路６６は、ノードＳ２の論理レベルに応じてＭＯＳトランジスタ７５を制御して、ノードＳ１を充電する。すなわち制御回路６６は、ノードＳ１の電位が第１電位（本例では（ＶＢＤ＋ＶＥＸ））から第２電位（本例では電圧Ｖ１＝論理“Ｌ”レベルに対応する電位）に低下した際において、第２電位に変化してから第１期間Δｔ１の経過後に、第２期間Δ２が経過するか、第２期間Δｔ２の間にノードＳ１の電位が第１電位に戻るまでの期間、ＭＯＳトランジスタ７５をオン状態とし、ノードＳ１の電位が第１電位に戻ることなく第２期間Δｔ２が経過した場合には、ＭＯＳトランジスタ７５をオフ状態とし、ＭＯＳトランジスタ７５をオフ状態としてから第３期間の経過後に、ＭＯＳトランジスタ７５を再度オン状態とする。すなわち、ノードＳ１及びＳ８の論理関係（“Ｈ”レベルまたは“Ｌ”レベル）が逆である以外は、上記実施形態で説明した制御回路６６と同様である。
【0076】
より具体的には、制御回路６６は、ＭＯＳトランジスタ７５をパルス駆動させる。ＭＯＳトランジスタ７５を制御するパルス信号の有効期間（本例では“Ｌ”レベル期間）は、１回のパルスでノードＳ１を十分に充電できる、すなわちノードＳ１を論理“Ｈ”レベルとできる期間とされる。そして、ノードＳ２を介してノードＳ１の電位を監視し、ノードＳ１の電位が十分に上昇した時点で、パルスが無効化（本例では“Ｈ”レベル）される。これにより、ノードＳ１の充電期間を最小限とし、デッドタイムを短縮できる。
【0077】
更に本実施形態によれば、１回のパルスでノードＳ１を十分に充電できなかった場合、例えば充電中になだれ増倍が発生した場合には、２回目のパルスを発生させる。この際、１回目のパルスと２回目のパルスとの間に所定の期間を設け、この期間において、ＭＯＳトランジスタ７５を用いることなくＭＯＳトランジスタ７４によりクエンチ動作を行う。これによりＳＰＡＤ６１とＭＯＳトランジスタ７４、７５とに流れる電流とでバランスが取れた平衡状態になった場合においても、ＭＯＳトランジスタ７４のみを用いることで均衡が崩れ、切り替え直後において、なだれ降伏による電流の方がＭＯＳトランジスタ７４による充電電流よりも大きくなることから、ノードＳ１の電位は低下し、ＳＰＡＤ６１のアノード・カソード間電圧はＶＢＤまで低下し、ＳＰＡＤ６１によるなだれ降伏による電流が止まる。その後、改めてパルス信号を発生させてＭＯＳトランジスタ７５をオン状態とし、ノードＳ１を充電する。これにより、充電中に再度なだれ増倍が生じることを抑制し、デッドタイムを短縮できる。
【0078】
なお、図８で説明した構成の場合には、２つの光検出装置６０、９０は互いに同じ回路構成であることが望ましい。すなわち、２つの光検出装置６０、９０の両方が図３に示す構成であるか、または２つの光検出装置６０、９０の両方が図９に示す構成であることが望ましい。
【0079】
また、上記実施形態及び変形例で説明した回路構成は一例に過ぎず、種々の変形が可能である。特に制御回路６６は、ＭＯＳトランジスタ６３、７５を上記説明したように適切に制御できる構成であればよく、例えばプロセッサなどソフトウェアにより制御する場合であってもよい。
【0080】
更に測距装置１では、ＳＰＡＤ６１が例えばマトリクス状に複数配置されることが通常である。このような場合に、ＳＰＡＤ６１の数が十分に多かったとしても、外乱光などによりデッドタイムにあるＳＰＡＤ６１が増えてしまうと、測距装置１としての感度が低下してしまう。したがってこのような用途において本実施形態は特に有効である。また、明るい環境下で使用されるアプリケーションの場合には、ノードＳ１の充放電中になだれ増倍が生じる可能性が高く、このようなアプリケーションにも効果的である。上記実施形態に係る測距装置１は、例えばスマートフォンや自動掃除機などに適用することもできる。例えばスマートフォンに適用する場合には、測距装置１によりユーザとの距離を計測し、例えばユーザが通話のためにスマートフォンを耳に当てる際に、ユーザとの距離が一定以下になったことを検出して、ディスプレイ表示やタッチパネル機能を無効化することができる。また自動掃除機に適用する場合には、壁や家具などの障害物を検知するために用いることができる。
【0081】
上記では、本発明の実施形態を説明したが、上述した形態に限定されるものではなく、適宜変形可能である。そして上記の構成は、実質的に類似の構成、類似の作用効果を奏する構成または類似の目的を達成できる構成で置き換えることができる。
【符号の説明】
【0082】
１…測距装置、２…検知対象物、１０…筐体、１１…空洞、１２、１３…開口部、１４…遮光壁、２０…発光素子、２１…駆動回路、２２…タイミング生成回路、３０…受光用ＩＣ、３１…時間／デジタル変換回路、３２…加減算回路、３３…距離演算回路、３４…カウンタ回路、３５、３６、３８…フリップフロップ、４０、４１…光学フィルタ、５０…集光レンズ、６０、９０…光検出装置、６１…ＳＰＡＤ、６２、６３、７４、７５…ＭＯＳトランジスタ、６４、７３…ＮＡＮＤゲート、６５…インバータ、６６…制御回路、６７、６８…遅延回路、６９、７０、７１…ＮＯＲゲート、７６…ＡＮＤゲート、８０…バッファ、８１、８２、８３…ＯＲゲート
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】