特開 2024-116689 複合電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024116689

(43)【公開日】2024-08-28

(54)【発明の名称】複合電子部品

(51)【国際特許分類】

   H05K 3/46 20060101AFI20240821BHJP

【ＦＩ】

H05K3/46 Q

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023022439

(22)【出願日】2023-02-16

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】露谷 和俊

(72)【発明者】

【氏名】阿部 敏之

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA12

5E316AA15

5E316AA32

5E316AA35

5E316AA43

5E316DD25

5E316FF15

5E316FF45

5E316GG15

5E316GG16

5E316GG17

5E316GG22

5E316GG27

5E316HH07

5E316JJ11

5E316JJ28

(57)【要約】

【課題】絶縁層に電子部品が埋め込まれた構造を有する複合電子部品において、最表面に設けられる絶縁膜を用いて、導体パターンの信頼性を改善する。
【解決手段】ＥＳＤ保護部品２が埋め込まれた絶縁層１２と、絶縁層１２に積層された配線構造体及びその表面Ｓ２を覆うソルダーレジスト３２とを備える。ソルダーレジスト３２は、導体パターン５５の上面の一部の領域Ａ１を除く外周領域Ａ２を覆うとともに、導体パターン５５の下面の外周領域Ａ４と表面Ｓ２との間に設けられた隙間Ｂに埋め込まれている。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１の絶縁層と、
前記第１の絶縁層に埋め込まれた電子部品と、
互いに反対側に位置する第１及び第２の表面を有し、前記第１の表面と前記第１の絶縁層が向かい合うよう、前記第１の絶縁層に積層された配線構造体と、
前記第２の表面を覆う第２の絶縁層と、
を備え、
前記配線構造体は、前記第２の表面に設けられた導体パターンを有し、
前記第２の絶縁層は、前記導体パターンの上面の一部を除く外周領域を覆うとともに、前記導体パターンの下面の外周領域と前記第２の表面との間に設けられた隙間に埋め込まれている、
複合電子部品。

【請求項2】

前記第２の絶縁層はソルダーレジストである、請求項１に記載の複合電子部品。

【請求項3】

前記第２の絶縁層で覆われる前記導体パターンの前記上面の前記外周領域の幅は、前記第２の絶縁層で覆われる前記導体パターンの前記下面の前記外周領域の幅よりも大きい、請求項１に記載の複合電子部品。

【請求項4】

前記配線構造体を構成する第３の絶縁層の熱膨張係数は、前記第１の絶縁層の熱膨張係数よりも小さい、請求項１に記載の複合電子部品。

【請求項5】

前記配線構造体は、前記導体パターンを有する第１の導体層と、前記第１の導体層と前記第１の絶縁層の間に位置する少なくとも一つの第２の導体層とを含み、
前記第１の導体層のパターン厚みは、前記第２の導体層のパターン厚みよりも大きい、請求項１に記載の複合電子部品。

【請求項6】

互いに反対側に位置する第３及び第４の表面を有する第４の絶縁層をさらに備え、
前記第１の絶縁層は、前記第３の表面と前記第１の絶縁層が向かい合うよう、前記配線構造体と前記第４の絶縁層の間に積層され、
前記第４の表面には、第３の導体層が形成され、
前記第２の表面と接する前記第１の導体層の表面粗さは、前記第４の表面と接する前記第３の導体層の表面粗さよりも小さい、請求項５に記載の複合電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は複合電子部品に関し、特に、電子部品が埋め込まれた絶縁層と、絶縁層を覆う配線構造体とを備える複合電子部品に関する。

【背景技術】

【0002】

特許文献１には、絶縁層に電子部品が埋め込まれた構造を有するプリント配線板が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－２２６０１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載のプリント配線板の最表面は、ソルダーレジストなどの絶縁膜で覆われている。

【0005】

本開示においては、絶縁層に電子部品が埋め込まれた構造を有する複合電子部品において、最表面に設けられる絶縁層を用いて、導体パターンの信頼性を改善可能な技術について説明される。

【課題を解決するための手段】

【0006】

本開示の一側面による複合電子部品は、第１の絶縁層と、第１の絶縁層に埋め込まれた電子部品と、互いに反対側に位置する第１及び第２の表面を有し、第１の表面と第１の絶縁層が向かい合うよう、第１の絶縁層に積層された配線構造体と、第２の表面を覆う第２の絶縁層とを備え、配線構造体は、第２の表面に設けられた導体パターンを有し、第２の絶縁層は、導体パターンの上面の一部を除く外周領域を覆うとともに、導体パターンの下面の外周領域と第２の表面との間に設けられた隙間に埋め込まれている。

【発明の効果】

【0007】

本開示によれば、絶縁層に電子部品が埋め込まれた構造を有する複合電子部品において、最表面に設けられる絶縁層を用いて、導体パターンの信頼性を改善することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示に係る技術の一実施形態による複合電子部品１の外観を示す略斜視図である。

【図2】図２は、複合電子部品１の略断面図である。

【図3】図３は、図２に示す領域Ａの拡大図である。

【図4】図４は、複合電子部品１の略分解斜視図である。

【図5】図５は、導体層Ｃ４に設けられた導体パターンの形状を示す略平面図である。

【図6】図６は、導体層Ｃ３に設けられた導体パターンの形状を示す略平面図である。

【図7】図７は、導体層Ｃ２に設けられた導体パターンの形状を示す略平面図である。

【図8】図８は、ＥＳＤ保護部品２が埋め込まれた層の略平面図である。

【図9】図９は、導体層Ｃ１に設けられた導体パターンの形状を示す略平面図である。

【図10】図１０は、導体層Ｃ０に設けられた導体パターンの形状を示す略平面図である。

【図11】図１１は、複合電子部品１の等価回路図である。

【図12】図１２は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図13】図１３は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図14】図１４は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図15】図１５は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図16】図１６は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図17】図１７は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図18】図１８は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図19】図１９は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図20】図２０は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図21】図２１は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図22】図２２は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図23】図２３は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図24】図２４は、複合電子部品１の変形例の略断面図である。

【図25】図２５（ａ），（ｂ）は、図２４に示す領域Ａの拡大図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照しながら、本開示に係る技術の実施形態について詳細に説明する。

【0010】

図１は、本開示に係る技術の一実施形態による複合電子部品１の外観を示す略斜視図である。

【0011】

本実施形態による複合電子部品１は表面実装型のチップ部品であり、図１に示すように、素体１０と、素体１０の表面にアレイ状に配列された複数の外部端子とを備えている。複数の外部端子は、８つの信号端子２０～２７及び２つのグランド端子２８，２９からなる。なお、複合電子部品１においては、信号端子２０～２７及びグランド端子２８，２９を設けずに、後述する導体パターン５０～５９の一部が外部端子として用いられてもよい。

【0012】

図２は、複合電子部品１の略断面図である。

【0013】

図２に示すように、素体１０は、樹脂などからなる絶縁層１１～１４がこの順に積層された構造を有している。このうち、絶縁層１１は絶縁層１２の一方の表面１２ａ側に設けられ、絶縁層１３，１４は絶縁層１２の他方の表面１２ｂ側に設けられている。絶縁層１２の一方の表面１２ａと絶縁層１１の間には、導体層Ｃ１が形成される。絶縁層１１の表面には、導体層Ｃ０が形成される。導体層Ｃ０はソルダーレジスト３１によって覆われる。絶縁層１１及びその両面に配置された導体層Ｃ０，Ｃ１は、第１の配線構造体を構成する。第１の配線構造体は、絶縁層１１の上面によって構成される表面Ｓ３と、絶縁層１１の下面によって構成される表面Ｓ４を有しており、表面Ｓ３が絶縁層１２の表面１２ａと向かい合うよう、絶縁層１２に積層されている。導体層Ｃ０，Ｃ１は、それぞれ絶縁層１１，１２に埋め込まれている。これにより、導体層Ｃ０が絶縁層１１の表面から突出するように設けられている場合と比べて、第１の配線構造体の最表面の平坦性が高められることから、ソルダーレジスト３１の厚さを薄くしても、十分な絶縁特性を確保することが可能となる。図２に示す例では、第１の配線構造体に１層の絶縁層１１が含まれているが、第１の配線構造体に含まれる絶縁層の層数については特に限定されない。また、絶縁層１１としては、ガラスクロスなどの芯材に樹脂を含浸させた材料からなるコア材を用いることにより、剛性が高められるとともに、熱膨張係数を抑えることが可能となる。

【0014】

絶縁層１２の他方の表面１２ｂと絶縁層１３の間には、導体層Ｃ２が形成される。導体層Ｃ２は絶縁層１３によって覆われる。絶縁層１３の表面には、導体層Ｃ３が形成される。導体層Ｃ３は絶縁層１４によって覆われる。絶縁層１４の表面には、導体層Ｃ４が形成される。導体層Ｃ４はソルダーレジスト３２によって覆われる。絶縁層１３，１４及びこれらの両面に配置された導体層Ｃ２～Ｃ４は、第２の配線構造体を構成する。第２の配線構造体は、絶縁層１３の下面によって構成される表面Ｓ１と、絶縁層１４の上面によって構成される表面Ｓ２を有しており、表面Ｓ１が絶縁層１２の表面１２ｂと向かい合うよう、絶縁層１２に積層されている。導体層Ｃ２，Ｃ３は、それぞれ絶縁層１３，１４に埋め込まれている。これに対し、導体層Ｃ４は、絶縁層１４の表面から突出している。図２に示す例では、第２の配線構造体に２層の絶縁層１３，１４が含まれているが、第２の配線構造体に含まれる絶縁層の層数については特に限定されない。また、絶縁層１３，１４としては、ガラスクロスなどの芯材に樹脂を含浸させた材料からなるコア材を用いることにより、剛性が高められるとともに、熱膨張係数を抑えることが可能となる。

【0015】

絶縁層１１～１４は、いずれも表裏に導体層が存在する層間膜であるのに対し、ソルダーレジスト３１，３２は配線構造体の最表層を覆う絶縁層である。図２に示す例では、ソルダーレジスト３１は、絶縁層１１の最表層の全面を覆っている。これにより、図２に示す例では、導体層Ｃ０は、露出することなくソルダーレジスト３１で覆われる。これに対し、ソルダーレジスト３２には部分的に開口が設けられており、開口から露出する導体層Ｃ４の一部が外部端子として用いられる。

【0016】

後述する導体パターン５０～５９は導体層Ｃ４に含まれ、導体パターン５０～５９の一部が、外部端子として用いられてもよい。また、図１、図２に示す例のように、信号端子２０～２７及びグランド端子２８，２９が、外部端子として用いられてもよい。なお、信号端子２０～２７及びグランド端子２８，２９は、例えば、ニッケル／金（Ｎｉ／Ａｕ）メッキや、ニッケル／パラジウム／金（Ｎｉ／Ｐａ／Ａｕ）メッキなどにより形成されたメッキ層であってもよく、水溶性プリフラックス（ＯＳＰ）等の表面処理により形成される被膜であってもよく、はんだで形成されたはんだバンプ、銅で形成された銅バンプ、金（Ａｕ）で形成された金バンプであってもよい。なお、信号端子２０～２７及びグランド端子２８，２９の具体的な形状は特に限定されず、材料、形成工程、形成目的に応じて適宜調整されてよい。

【0017】

絶縁層１２は、絶縁層１２Ａ，１２Ｂが積層された構造を有しており、絶縁層１２Ａと絶縁層１２Ｂの間にＥＳＤ保護部品２が埋め込まれている。ＥＳＤ保護部品２は半導体基板によって構成されるため、絶縁層１１～１４とは熱膨張係数が異なっている。しかしながら、本実施形態においては、ＥＳＤ保護部品２が積層方向における略中央部に埋め込まれ、その両側に絶縁層１１，１３，１４が設けられていることから、積層方向における対称性を厚みの調整により調整する自由度が高く、温度変化に起因する複合電子部品１全体の反りが発生しにくい。また、絶縁層１２としては、ＥＳＤ保護部品２の埋め込みを阻害しないよう、ガラスクロスなどの芯材を含まない樹脂材料を用いることが好ましい。

【0018】

図３は、図２に示す領域Ａの拡大図である。

【0019】

図２に示すように、導体層Ｃ４に含まれる導体パターン５５は、絶縁層１４の表面からなる表面Ｓ２に設けられている。導体パターン５５の上面は、ソルダーレジスト３２で覆われることなく信号端子２５が設けられる領域Ａ１と、ソルダーレジスト３２で覆われる外周領域Ａ２を有している。また、導体パターン５５の下面は、表面Ｓ２と接する領域Ａ３と、表面Ｓ２と接することなく隙間Ｂを形成する外周領域Ａ４を有している。なお、領域Ａ１（及びＡ３）の位置、形状、大きさは特に限定されない。領域Ａ１は、例えば、導体パターン５５の中心を含む円形状、楕円状、略矩形状、等に形成されてもよい。領域Ａ１は、例えば、導体パターン５５の中心部を含む領域（中央領域）に形成されていてもよい。領域Ａ１の中心の位置は、例えば、導体パターン５５の中心の位置と重なっていてもよく、異なっていてもよい。また、外周領域Ａ２、Ａ４の形状、大きさは特に限定されない。そして、この隙間Ｂにはソルダーレジスト３２が埋め込まれており、これにより導体パターン５５の外周部が上下からソルダーレジスト３２で挟み込まれた状態となる。その結果、導体パターン５５とソルダーレジスト３２の密着性が高められることから、ソルダーレジスト３２の剥離が生じにくくなる。また、ソルダーレジスト３２によって導体パターン５５が挟みこまれることから、導体パターン５５と、表面Ｓ２との密着性が向上する。このため、ソルダーレジスト３２が存在しない場合に比べて、導体パターン５５において表面Ｓ２と接する面の粗化量を低減することが可能となり、電気抵抗を低減することができる。

【0020】

ここで、ソルダーレジスト３２で覆われる導体パターン５５の上面の外周領域Ａ２の幅Ｗ２は、ソルダーレジスト３２で覆われる導体パターン５５の下面の外周領域Ａ４の幅Ｗ４よりも大きい。これにより、導体パターン５５と絶縁層１４の表面Ｓ２との密着性を十分に確保することができる。また、外周領域Ａ２を覆うソルダーレジスト３２の端部と外周領域Ａ４を覆うソルダーレジスト３２の端部の平面位置にＷ２－Ｗ４に相当するずれが生じることから、ソルダーレジスト３２を介して導体パターン５５に加わる応力が分散され、導体パターン５５に加わるダメージが低減される。

【0021】

本実施形態においては、絶縁層１２にガラスクロスなどの芯材が含まれていないことから、絶縁層１２の熱膨張係数が大きく、この部分において変形が生じやすい。しかしながら、第１及び第２の配線構造体を構成する絶縁層１１，１３，１４にはガラスクロスなどの芯材が含まれており、絶縁層１２よりも熱膨張係数が小さいことから、絶縁層１２にて生じる変形を絶縁層１１，１３，１４にて抑制することができる。これにより、熱変化に伴って導体パターン５５に加わる応力が低減され、導体パターン５５とソルダーレジスト３２の界面における剥離が生じにくくなる。これに加え、上述の通り、導体パターン５５の外周部が上下からソルダーレジスト３２で挟み込まれていることから、導体パターン５５が絶縁層１４から剥離することを抑制することができる。これにより、導体パターン５５の接続信頼性がより改善される。

【0022】

また、熱変化によって導体パターン５５に加わるダメージをより低減するためには、導体層Ｃ４のパターン厚みを他の導体層Ｃ１～Ｃ３のパターン厚みより大きくしても構わない。図３に示す例では、導体パターン５５の上面の領域Ａ１が外周領域Ａ２よりも窪んだ形状を有している。これは、信号端子２５を形成する前に、前処理として導体パターン５５に対してエッチングを行った結果である。

【0023】

以上、信号端子２５の下地である導体パターン５５に着目して説明したが、他の外部端子の下地についても同様であり、いずれもソルダーレジスト３２で埋め込まれた隙間Ｂを有している。

【0024】

図４は、複合電子部品１の略分解斜視図である。

【0025】

図４に示すように、複合電子部品１にはコイルパターン４１～４８が埋め込まれている。このうち、コイルパターン４１，４２は導体層Ｃ３に配置され、コイルパターン４３，４４は導体層Ｃ２に配置され、コイルパターン４５，４６は導体層Ｃ１に配置され、コイルパターン４７，４８は導体層Ｃ０に配置される。コイルパターン４１，４３は絶縁層１３を介して平面視で互いに重なっており、コイルパターン４２，４４は絶縁層１３を介して平面視で互いに重なっている。また、コイルパターン４５，４７は絶縁層１１を介して平面視で互いに重なっており、コイルパターン４６，４８は絶縁層１１を介して平面視で互いに重なっている。

【0026】

図５～図７、図９及び図１０は、それぞれ導体層Ｃ４、Ｃ３、Ｃ２、Ｃ１及びＣ０に設けられた導体パターンの形状を示す略平面図である。また、図８は、ＥＳＤ保護部品２が埋め込まれた層の略平面図である。

【0027】

図５に示すように、導体層Ｃ４には、導体パターン５０～５９及びグランドパターンＧＰが設けられている。導体パターン５０～５７のうちソルダーレジスト３２から露出する部分は表面処理され、それぞれ信号端子２０～２７として用いられる。導体パターン５８，５９のうちソルダーレジスト３２から露出する部分は表面処理され、それぞれグランド端子２８，２９として用いられる。また、導体パターン５８，５９は、グランドパターンＧＰを介して互いに接続されている。グランドパターンＧＰは直線的に延在する導体パターンであり、その幅は導体パターン５８，５９の幅よりも狭い。このように、グランドパターンＧＰと信号端子２０～２７及び導体パターン５８，５９は、互いに同じ導体層Ｃ４に配置されていることから、グランドパターンＧＰを設けるための専用の導体層を追加する必要はない。

【0028】

図６に示すように、導体層Ｃ３には、コイルパターン４１，４２と導体パターン６０，６１，６３～６６が設けられている。コイルパターン４１の外周端は、ビア導体１０２を介して導体パターン５２に接続されている。コイルパターン４２の外周端は、ビア導体１０７を介して導体パターン５７に接続されている。また、導体パターン６０，６１，６３～６６は、絶縁層１４に設けられたビア導体１００，１０１，１０３～１０６を介して、それぞれ導体パターン５０，５１，５３～５６に接続されている。コイルパターン４１とコイルパターン４２は、ギャップＧ１を介して隣り合っている。導体層Ｃ３においては、ギャップＧ１にグランドパターンなどが設けられておらず、コイルパターン４１とコイルパターン４２は、絶縁層１４を介して直接隣り合っている。

【0029】

図７に示すように、導体層Ｃ２には、コイルパターン４３，４４と導体パターン７０～７６が設けられている。コイルパターン４３の外周端は、ビア導体１１３を介して導体パターン６３に接続されている。コイルパターン４４の外周端は、ビア導体１１６を介して導体パターン６６に接続されている。また、導体パターン７０～７４は、ビア導体１１０，１１１，１１４，１１５，１１８を介して、それぞれ導体パターン６０，６１，６４，６５，６８に接続されている。導体パターン７５，７６は、ビア導体１１２，１１７を介して、それぞれコイルパターン４１，４２の内周端に接続されている。コイルパターン４３とコイルパターン４４は、ギャップＧ１を介して隣り合っている。導体層Ｃ２においては、ギャップＧ１にグランドパターンなどが設けられておらず、コイルパターン４３とコイルパターン４４は、絶縁層１３を介して直接隣り合っている。

【0030】

コイルパターン４１～４４は、いずれも導体パターンが約４ターン巻回された構成を有している。そして、コイルパターン４１とコイルパターン４３は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。同様に、コイルパターン４２とコイルパターン４４は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。さらに、コイルパターン４１とコイルパターン４２のパターン形状は平面視で対称形であり、コイルパターン４３とコイルパターン４４のパターン形状は平面視で対称形である。

【0031】

図８に示すように、ＥＳＤ保護部品２の表面には、端子電極８０～８７が設けられている。端子電極８０～８３は、絶縁層１２に設けられたビア導体１２０～１２３を介して、それぞれ導体パターン７０～７３に接続される。また、端子電極８４～８７は、絶縁層１２に設けられたビア導体１２４～１２７を介して、導体パターン７４に共通に接続される。

【0032】

図９に示すように、導体層Ｃ１には、コイルパターン４５，４６と導体パターン９１，９３，９４，９７が設けられている。コイルパターン４５の外周端は、ビア導体１３０を介して導体パターン７０に接続される。コイルパターン４６の外周端は、ビア導体１３５を介して導体パターン７３に接続される。コイルパターン４５の内周端は、ビア導体１３２を介して導体パターン７５に接続される。コイルパターン４６の内周端は、ビア導体１３６を介して導体パターン７６に接続される。また、導体パターン９１，９４は、ビア導体１３１，１３４を介して、それぞれ導体パターン７１，７２に接続される。さらに、導体パターン９３，９７は、ビア導体１３３，１３７を介して、それぞれコイルパターン４３，４４の内周端に接続される。コイルパターン４５とコイルパターン４６は、ギャップＧ２を介して隣り合っている。導体層Ｃ１においては、ギャップＧ２にグランドパターンなどが設けられておらず、コイルパターン４５とコイルパターン４６は、絶縁層１２を介して直接隣り合っている。

【0033】

図１０に示すように、導体層Ｃ０には、コイルパターン４７，４８が設けられている。コイルパターン４７の外周端及び内周端は、ビア導体１４１，１４３を介して、それぞれ導体パターン９１，９３に接続されている。コイルパターン４８の外周端及び内周端は、ビア導体１４４，１４７を介して、それぞれ導体パターン９４，９７に接続されている。コイルパターン４７とコイルパターン４８は、ギャップＧ２を介して隣り合っている。導体層Ｃ０においては、ギャップＧ２にグランドパターンなどが設けられておらず、コイルパターン４７とコイルパターン４８は、絶縁層１１を介して直接隣り合っている。

【0034】

コイルパターン４５～４８は、いずれも導体パターンが約５ターン巻回された構成を有している。そして、コイルパターン４５とコイルパターン４７は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。同様に、コイルパターン４６とコイルパターン４８は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。さらに、コイルパターン４５とコイルパターン４６のパターン形状は平面視で対称形であり、コイルパターン４７とコイルパターン４８のパターン形状は平面視で対称形である。

【0035】

図１１は、本実施形態による複合電子部品１の等価回路図である。

【0036】

図１１に示すように、本実施形態による複合電子部品１においては、信号端子２０，２２間にコイルパターン４５，４１が直列に接続され、信号端子２１，２３間にコイルパターン４７，４３が直列に接続され、信号端子２４，２６間にコイルパターン４８，４４が直列に接続され、信号端子２５，２７間にコイルパターン４６，４２が直列に接続される。そして、コイルパターン４１，４３が磁気結合することによってコモンモードフィルタＣＭＦ１が構成され、コイルパターン４２，４４が磁気結合することによってコモンモードフィルタＣＭＦ２が構成され、コイルパターン４５，４７が磁気結合することによってコモンモードフィルタＣＭＦ３が構成され、コイルパターン４６，４８が磁気結合することによってコモンモードフィルタＣＭＦ４が構成される。さらに、信号端子２０，２１，２４，２５とグランド端子２８，２９の間には、ＥＳＤ保護部品２に集積された保護素子が挿入される。これにより、本実施形態による複合電子部品１は、ＥＳＤ保護機能付きのコモンモードフィルタのアレイを構成する。グランド端子２９は、グランドパターンＧＰを介してＥＳＤ保護部品２に接続される。

【0037】

このように、基板材料と熱膨張係数が異なる電子部品が内蔵された複合電子部品１においては、外部端子の下地となる導体パターンの外周部が上下からソルダーレジスト３２で挟み込まれていることから、熱膨張係数の大きい絶縁層１２が変形した場合であっても、外部端子の剥離が抑制される。また、ソルダーレジスト３２の剥離も生じにくい。

【0038】

次に、本実施形態による複合電子部品１の製造方法について説明する。

【0039】

図１２～図２３は、本実施形態による複合電子部品１の製造方法を説明するためのプロセス図である。

【0040】

まず、キャリア付き銅箔２００を用意し、その表面にレジストパターン２０１を形成する（図１２）。キャリア付き銅箔２００は、２層の銅箔の間に剥離層が設けられた構造を有している。レジストパターン２０１は、導体層Ｃ０のネガパターンである。この状態で、電解メッキを行い、レジストパターン２０１を除去することによって導体層Ｃ０を形成する（図１３）。次に、導体層Ｃ０が埋め込まれるよう、キャリア付き銅箔２００の表面に絶縁層１１を形成する（図１４）。これにより、導体層Ｃ０に位置する導体パターンは、側面及び上面が絶縁層１１によって覆われた状態となる。

【0041】

なお、導体層Ｃ０を形成する際、絶縁層１１と接する面の表面粗さ（絶縁層によっておおわれる上面の粗さ）が適切に調整されてもよい。例えば、導体層Ｃ０を形成する際の電解メッキの条件を制御することで、表面粗さが調整されてもよく、導体層Ｃ０に対して適切な表面処理（例えば、ブラスト、エッチングなど）を加えることで、表面粗さが調整されてもよい。

【0042】

次に、ビア導体を形成すべき箇所にビア２０２を形成することによって導体層Ｃ０の一部を露出させた後、無電解メッキによって絶縁層１１の表面にシード層２０３を形成する（図１５）。次に、シード層２０３の表面にレジストパターン２０４を形成した後、電解メッキを行うことによって導体層Ｃ１を形成する（図１６）。次に、レジストパターン２０４を除去した後（図１７）、導体層Ｃ１が埋め込まれるよう、絶縁層１１の表面に絶縁層１２Ａを形成し、その表面にＥＳＤ保護部品２を搭載する（図１８）。これにより、導体層Ｃ１に位置する導体パターンは、側面及び上面が絶縁層１２Ａによって覆われた状態となる。次に、ＥＳＤ保護部品２が埋め込まれるよう、絶縁層１２Ａの表面に絶縁層１２Ｂを形成する（図１９）。これにより、ＥＳＤ保護部品２は、絶縁層１２Ａ，１２Ｂからなる絶縁層１２に埋め込まれる。

【0043】

次に、図１５～図１７を用いて説明したプロセスを繰り返すことにより、絶縁層１２の表面に導体層Ｃ２を形成した後、導体層Ｃ２が埋め込まれるよう、絶縁層１２の表面に絶縁層１３を形成する（図２０）。このプロセスを繰り返すことにより、絶縁層１３の表面に導体層Ｃ３を形成した後、導体層Ｃ３が埋め込まれるよう、絶縁層１３の表面に絶縁層１４を形成する（図２１）。次に、絶縁層１４の表面に導体層Ｃ４を形成した後、キャリア付き銅箔２００に設けられた剥離層を介して銅箔の１層を剥離し（図２２）、キャリア付き銅箔２００の残った銅箔をエッチングにより除去する（図２３）。このエッチングにより、導体層Ｃ４の形成に用いたシード層も除去される。この時、電解メッキによって形成された導体層Ｃ４よりも、無電解メッキによって形成されたシード層の方が、エッチングレートが早くなる条件でエッチングを行い、さらにオーバーエッチングすることにより、図３を用いて説明した隙間Ｂを形成する。隙間Ｂの幅Ｗ４は、オーバーエッチング時間によって調整することができる。

【0044】

導体層Ｃ４において絶縁層１４と接する面の表面粗さ（積層方向において導体層Ｃ４の下面の表面粗さ）は、例えば、絶縁層１４の表面粗さを制御する事で調整可能である。絶縁層１４の表面粗さは、例えば、絶縁層１４を形成した後の表面処理（例えば、平滑化、研磨等）等を制御することにより、調整されてよい。なお、導体層Ｃ４については、予め物理的もしくは化学的処理、もしくはその両方により粗化処理を施した銅箔を用いて積層されても良い。

【0045】

また、絶縁層１１の下面（キャリア付き銅箔２００が設けられていた面）の表面粗さは、必要に応じて適宜調整されてよい。係る表面粗さは、例えば、キャリア付き銅箔２００の残った銅箔をエッチング処理や、その後の各種加工（平滑化、研磨）等により適宜調整されてもよい。

【0046】

そして、絶縁層１１，１４の最表面にそれぞれソルダーレジスト３１，３２を形成した後、表面処理により信号端子２１～２７及びグランド端子２８，２９を形成する。この時、隙間Ｂにソルダーレジスト３２が入り込むよう、ソルダーレジスト３２の形成条件を調整する。これにより、本実施形態による複合電子部品１が完成する。

【0047】

このように、本実施形態による複合電子部品１の製造プロセスにおいては、導体層Ｃ４の形成において、電解メッキによって形成された導体層Ｃ４よりも無電解メッキによって形成されたシード層の方が、エッチングレートが早くなる条件でエッチングを行っていることから、導体層Ｃ４の下面の外周領域に隙間Ｂを形成することが可能となる。

【0048】

以上、本開示に係る技術の実施形態について説明したが、本開示に係る技術は、上記の実施形態に限定されることなく、その主旨を逸脱しない範囲で種々の変更が可能であり、それらも本開示に係る技術の範囲内に包含されるものであることはいうまでもない。

【0049】

例えば、上記実施形態では、絶縁層１２にＥＳＤ保護部品２を埋め込んでいるが、絶縁層１２に埋め込む電子部品がこれに限定されるものではない。

【0050】

また、上記説明した実施形態の変形例として、導体層Ｃ０と絶縁層１１とが接する面の表面粗さが、導体層Ｃ４が絶縁層１４と接する面の表面粗さよりも大きくなるように、導体層Ｃ０、導体層Ｃ４、絶縁層１１及び絶縁層１４が形成されてもよい。このように形成された場合、導体層Ｃ０と、絶縁層１１との間の密着強度は、導体層Ｃ４と、導体層１４との間の密着強度よりも強くなる。例えば、ソルダーレジスト３１に開口部を設けて導体層Ｃ０の一部を外部端子として用いるか、またはＣ０と接続される外部端子を設け場合、導体層Ｃ０と、絶縁層１１との間の密着強度が適切であれば、ソルダーレジスト３１により当該外部端子を挟み込む構造が形成されなくてもよい。例えば、複合電子部品１の表裏（積層方向でソルダーレジスト３２が形成される側と、ソルダーレジスト３１が形成される側）の表面粗さが異なる場合、表裏に形成される導体パターンの配線幅、配線間隔等を変えることができる。導体層（あるいは導体層と接する絶縁層）の粗さが低い方が、より細い配線パターンを形成することができる。上記のように構成することで、例えば、導体層Ｃ４に、導体層Ｃ０よりも細い導体パターンを配置しつつ、導体層Ｃ４の剥離を抑制することができる。

【0051】

また、上記説明した実施形態の変形例として、複合電子部品１は、信号端子２０～２７を設けずに、図２４及び図２５（ａ）に示すように、導体パターン５０～５７自体が外部端子として用いられるよう構成されてもよい。この場合、導体パターン（例えば、図２５（ａ）に示す導体パターン５５等）の厚みが適宜調整されてもよい。係る構成の複合電子部品１は、例えば、上記説明した方法と同様の方法で製造することが可能である。導体層Ｃ４を生成する工程の形成条件や、導体層Ｃ４として用いられる銅箔を適宜調整することで、導体パターン５０～５７の厚みは適切に調整可能である。なお、図２５（ａ）に例示する態様においては、領域Ａ１が、導体パターン５５のほぼ中心部を含む中央領域に形成されているが、これに限定されず、領域Ａ１は図２５（ｂ）に例示するように、導体パターン５５の中心部からずれた位置に形成されてもよい。

【0052】

本開示に係る技術には、以下の構成例が含まれるが、これに限定されるものではない。

【0053】

本開示の一側面による複合電子部品は、第１の絶縁層と、第１の絶縁層に埋め込まれた電子部品と、互いに反対側に位置する第１及び第２の表面を有し、第１の表面と第１の絶縁層が向かい合うよう、第１の絶縁層に積層された配線構造体と、第２の表面を覆う第２の絶縁層と、外部端子とを備え、配線構造体は、第２の表面に設けられた導体パターンを有し、第２の絶縁層は、導体パターンの上面の一部を除く外周領域を覆うとともに、導体パターンの下面の外周領域と第２の表面との間に設けられた隙間に埋め込まれている。これによれば、導体パターンの外周部が上下から第２の絶縁層で挟み込まれることから、導体パターンの剥離が抑制される。

【0054】

上記の複合電子部品において、第２の絶縁層はソルダーレジストであっても構わない。これによれば、ソルダーレジストにより、導体パターンの剥離を防止することが可能となる。

【0055】

上記の複合電子部品において、第２の絶縁層で覆われる導体パターンの上面の外周領域の幅は、第２の絶縁層で覆われる導体パターンの下面の外周領域の幅よりも大きくても構わない。これによれば、導体パターンと第２の表面の密着性を高めることができる。

【0056】

上記の複合電子部品において、配線構造体を構成する第３の絶縁層の熱膨張係数は、第１の絶縁層の熱膨張係数よりも小さくても構わない。これによれば、第１の絶縁層の変形を第３の絶縁層によって抑制することができる。

【0057】

上記の複合電子部品において、配線構造体は、導体パターンを有する第１の導体層と、第１の導体層と第１の絶縁層の間に位置する少なくとも一つの第２の導体層とを含み、第１の導体層のパターン厚みは、第２の導体層のパターン厚みよりも大きくても構わない。これによれば、導体パターンに加わるダメージをより低減することが可能となる。

【0058】

上記の複合電子部品は、互いに反対側に位置する第３及び第４の表面を有する第４の絶縁層をさらに備え、第１の絶縁層は、第３の表面と第１の絶縁層が向かい合うよう、配線構造体と第４の絶縁層の間に積層され、第４の表面には第３の導体層が形成され、第１の表面と接する第１の導体層の表面粗さは、第４の表面と接する第３の導体層の表面粗さよりも小さくても構わない。これによれば、第１の導体層の電気抵抗を低減することが可能となる。

【符号の説明】

【0059】

１ 複合電子部品
２ ＥＳＤ保護部品（電子部品）
１０ 素体
１１～１４，１２Ａ，１２Ｂ 絶縁層
１２ａ，１２ｂ 絶縁層の表面
２０～２７ 信号端子
２８，２９ グランド端子
３１，３２ ソルダーレジスト
４１～４８ コイルパターン
５０～５９ 導体パターン
６０，６１，６３～６６，６８ 導体パターン
７０～７６ 導体パターン
８０～８７ 端子電極
９１，９３，９４，９７ 導体パターン
１００～１０７，１１０～１１８，１２０～１２７，１３０～１３７，１４１，１４３，１４４，１４７ ビア導体
２００ キャリア付き銅箔
２０１ レジストパターン
２０２ ビア
２０３ シード層
２０４ レジストパターン
Ａ１，Ａ３ 領域
Ａ２，Ａ４ 外周領域
Ｂ 隙間
Ｃ０～Ｃ４ 導体層
ＣＭＦ１～ＣＭＦ４ コモンモードフィルタ
Ｇ１，Ｇ２ ギャップ
ＧＰ グランドパターン
Ｓ１～Ｓ４ 表面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】