特開 2024-116773 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024116773

(43)【公開日】2024-08-28

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240821BHJP

   H01L 29/861 20060101ALI20240821BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301R

H01L29/91 C

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023022573

(22)【出願日】2023-02-16

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】川端 康平

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA14

5F140AC01

5F140BA01

5F140BH01

5F140BK13

5F140CB07

5F140CB08

5F140CB10

(57)【要約】

【課題】ひとつのウェル領域の内部にＭＯＳトランジスタを複数配置した場合でも、リーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる半導体装置の提供。
【解決手段】半導体装置１０は、Ｎ型半導体基板１０１と、半導体基板１０１の表面に形成された長方形のＰ型ウェル領域１０２と、Ｐ型ウェル領域１０２に接してＰ型ウェル領域１０２以外に形成され、Ｐ型ウェル領域１０２よりも不純物濃度が高いＮ型ウェル領域１０３と、Ｐ型ウェル領域１０２の表面に形成されたＮ型高濃度不純物領域１１１ａ、１１２ｂ、１１３ａ、１１４ｂ、１１５ａ及び１１６ｂとを有し、Ｐ型ウェル領域１０２の短辺が所定の寸法未満のときに、Ｐ型ウェル領域１０２の長辺とＮ型高濃度不純物領域１１１ａ、１１２ｂ、１１３ａ、１１４ｂ、１１５ａ及び１１６ｂの距離を大きくした。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の表面に形成された長方形の第１導電型の第１ウェル領域と、
前記第１ウェル領域に接して前記第１ウェル領域以外の領域に形成され、前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域と、
前記第１ウェル領域の表面に形成された第２導電型の高濃度不純物領域と、
を有し、
前記第１ウェル領域の短辺が所定の寸法未満のときに、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離が大きいことを特徴とする半導体装置。

【請求項2】

前記第１ウェル領域の不純物濃度は、１．１×１０^１６／ｃｍ^３以下であり、前記第２ウェル領域の不純物濃度は、１．２×１０^１６／ｃｍ^３以上である請求項１記載の半導体装置

【請求項3】

前記第１ウェル領域の短辺の寸法が１０ｕｍ以上の場合は、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離が３ｕｍ以上であり、前記第１ウェル領域の短辺の寸法が１０ｕｍ未満の場合、前記第１ウェル領域の短辺の寸法をＷｘ、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離をＳｘとして、
Ｓｘ＝５４４ｅｘｐ（－０．５Ｗｘ）
により算出されるＳｘ以上である請求項１または２記載の半導体装置

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

オペアンプなどの半導体装置は、基準電圧回路やカレントミラー回路などのアナログ回路を備えている。このようなアナログ回路に用いられるＭＯＳトランジスタは、同じ構造及びレイアウトのＭＯＳトランジスタであれば、しきい値電圧、相互コンダクタンス、リーク電流を含むサブスレッショルド特性も同一であることが回路動作上の前提条件となる。

【0003】

カレントミラー回路は、電流供給元のＭＯＳトランジスタと、互いにゲートが接続された電流供給先のＭＯＳトランジスタがペアとなるように構成されている。これらのペアとなるＭＯＳトランジスタ同士の構造及びレイアウトが同じであれば、電流供給元のＭＯＳトランジスタと同一の電流値を電流供給先のＭＯＳトランジスタに流す機能を有している。

【0004】

カレントミラー回路において、ペアとなるＭＯＳトランジスタに特性差が生じると、電流誤差が発生する場合がある。このような場合には、半導体装置の性能が低下し、意図しない誤動作が発生するおそれがある。

【0005】

アナログ回路のペアとなるＭＯＳトランジスタに特性差が生じる要因としては、ＭＯＳトランジスタのリーク電流差がある。

【0006】

このリーク電流差の発生を抑制するために、例えば、特許文献１に記載の発明では、ひとつのウェル領域の内部にはＭＯＳトランジスタをひとつだけ配置している。リーク電流が低いままであれば、個々のＭＯＳトランジスタ同士のリーク電流差はそれほど大きくならないため、アナログ回路の性能は低下しにくくなる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１０－１２９６４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明の一つの側面では、ひとつのウェル領域の内部にＭＯＳトランジスタを複数配置した場合でも、リーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の一実施形態における半導体装置は、
半導体基板と、
前記半導体基板の表面に形成された長方形の第１導電型の第１ウェル領域と、
前記第１ウェル領域に接して前記第１ウェル領域以外の領域に形成され、前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域と、
前記第１ウェル領域の表面に形成された第２導電型の高濃度不純物領域と、
を有し、
前記第１ウェル領域の短辺が所定の寸法未満のときに、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離が大きい。

【発明の効果】

【0010】

本発明の一つの側面によれば、ひとつのウェル領域の内部にＭＯＳトランジスタを複数配置した場合でも、リーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる半導体装置を提供することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、本発明の実施形態におけるＰ型ウェル領域の短辺の寸法が１０ｕｍ未満の場合の半導体装置を示す概略平面図である。

【図2】図２は、図１に示したII－II線の概略断面図である。

【図3】図３は、本発明の実施形態におけるＰ型ウェル領域の短辺の寸法が１０ｕｍ以上の場合の半導体装置を示す概略平面図である。

【図4】図４は、図３に示したIV－IV線の概略断面図である。

【図5】図５は、Ｐ型ウェル領域の長辺からＮ型高濃度不純物領域の距離と、リーク電流の特性を示す説明図である。

【図6】図６は、Ｐ型ウェル領域の短辺の寸法と、１ｎＡのリーク電流が発生するＰ型ウェル領域の長辺からＮ型高濃度不純物領域の距離の関係を表すグラフである。

【発明を実施するための形態】

【0012】

本発明の一実施形態における半導体装置は、以下の知見に基づくものである。

【0013】

半導体装置におけるウェル領域は、半導体基板の表面の所定の範囲に不純物を注入し、熱拡散によって形成される。半導体基板の表面に注入されたウェル領域の不純物は、この熱拡散によって不純物濃度の高い領域から不純物濃度の低い領域へ拡散する。したがって、ウェル領域の不純物は、不純物濃度の高いウェル領域の中央部と、不純物濃度の低いウェル領域端部の濃度差に基づいて拡散し、ウェル領域端部の拡散が促進する。

【0014】

ウェル領域の大きさが一定以上の場合、不純物はウェル領域の中央部から端部へ継続して拡散するが、ウェル領域の大きさが一定未満の場合、ウェル領域端部に供給すべきウェル領域中央部の不純物が枯渇しやすく、ウェル領域の中央部の不純物濃度が低下することになる。この場合、ウェル領域中央部と端部の不純物濃度差が減少し、不純物の拡散量が少なくなる。

【0015】

以上の理由で、一定以下の大きさのウェル領域はサイズ縮小とともにウェル領域の中央部から端部への不純物の拡散量が少なくなり、ウェル領域の端部においてＭＯＳトランジスタのリーク電流が増加しやすくなる。

【0016】

このため、ウェル領域の端部からの距離が異なるＭＯＳトランジスタは、リーク電流差が発生する。

【0017】

半導体装置がデジタル回路であれば、少量のリーク電流差によって性能低下が発生する可能性は低いが、カレントミラー回路などのアナログ回路においてはリーク電流差によって性能低下が発生し、意図しない誤動作が発生するおそれがある。

【0018】

そこで、本発明の一実施形態における半導体装置は、ＭＯＳトランジスタを形成するウェル領域の短辺が所定の寸法未満の場合には、ウェル領域の長辺からＭＯＳトランジスタの高濃度不純物領域を離間する距離を大きくするようにした。

【0019】

これにより、この半導体装置は、ウェル領域の端部の不純物濃度の変動の影響を低減できるため、アナログ回路を形成するＭＯＳトランジスタ同士のリーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる。

【0020】

以下、図面を参照しながら本発明を実施するための実施形態について詳細に説明する。

【0021】

なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

【0022】

また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。

【0023】

さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。

【0024】

図１は、本発明の実施形態におけるＰ型ウェル領域の短辺Ｍ１及びＭ２の寸法Ｗｘ１が１０ｕｍ未満であり、長辺Ｌ１及びＬ２の寸法Ｗｙ１が１０ｕｍ以上の場合の半導体装置を示す概略平面図である。図２は、図１に示したII－II線の概略断面図である。

【0025】

半導体装置１０は、Ｎ型ＭＯＳトランジスタ１１１、１１２、１１３、１１４、１１５及び１１６を用いたアナログ回路を有するものである。アナログ回路としては、例えば、オペアンプ、カレントミラー回路などである。

【0026】

この半導体装置１０は、Ｎ型半導体基板１０１と、Ｐ型ウェル領域１０２と、Ｎ型ウェル領域１０３と、Ｎ型高濃度不純物領域１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、１１３ｂ、１１４ａ、１１４ｂ、１１５ａ、１１５ｂ、１１６ａ及び１１６ｂを備える。

【0027】

Ｎ型半導体基板１０１は、ウエハ状のＮ型シリコン半導体基板である。

【0028】

第１ウェル領域としてのＰ型ウェル領域１０２は、Ｎ型半導体基板１０１の表面における所定の範囲にＰ型不純物を注入して形成されている。Ｐ型ウェル領域１０２の短辺の寸法Ｗｘ１は１０ｕｍ未満であり、長辺の寸法Ｗｙ１は１０ｕｍ以上である。

【0029】

第２ウェル領域としてのＮ型ウェル領域１０３は、Ｎ型半導体基板１０１の表面における所定の範囲にＮ型不純物を注入し、Ｐ型ウェル領域１０２に接して形成されている。Ｎ型ウェル領域１０３は、Ｐ型ウェル領域よりも不純物濃度が高い。

【0030】

Ｎ型ＭＯＳトランジスタ１１１－１１６は、アナログ回路の一部であり、同じ特性になるように、同じチャネル長、同じチャネル幅で設計されている。Ｎ型ＭＯＳトランジスタ１１１－１１６は、図示しない金属配線を介して他のＭＯＳトランジスタなどに接続されている。

【0031】

Ｎ型ＭＯＳトランジスタ１１１－１１６は、Ｐ型ウェル領域１０２の表面及びその近傍に形成されており、第２導電型の高濃度不純物領域としてのＮ型高濃度不純物領域１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、１１３ｂ、１１４ａ、１１４ｂ、１１５ａ、１１５ｂ、１１６ａ及び１１６ｂをそれぞれ備えている。

【0032】

Ｎ型高濃度不純物領域１１１ａ、１１２ｂ、１１３ａ、１１４ｂ、１１５ａ及び１１６ｂは、Ｐ型ウェル領域１０２の長辺Ｌ１及びＬ２からＳｘ１の距離を離間して配置されている。Ｎ型高濃度不純物領域１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１５ａ、１１５ｂ、１１６ａ及び１１６ｂは、Ｐ型ウェル領域１０２の短辺Ｍ１及びＭ２からＳｙ１の距離を離間して配置されている。ここで、Ｓｘ１は、Ｓｙ１よりも大きい。

【0033】

ここで半導体装置１０の製造方法を説明する。
半導体基板１０１表面の所定の範囲に、フォトリソグラフィ技術及びイオン注入法を用いてＰ型不純物を注入する。

【0034】

次に、半導体基板１０１表面の所定の範囲に、フォトリソグラフィ技術及びイオン注入法を用いてＮ型不純物を注入する。

【0035】

次に、半導体基板１０１表面のＰ型及びＮ型不純物を高温熱処理による熱拡散にて所定の深さまで拡散させ、Ｐ型ウェル領域１０２及びＮ型ウェル領域１０３を形成する。

【0036】

その後、Ｐ型ウェル領域１０２の表面のＮ型ＭＯＳトランジスタ１１１、１１２、１１３、１１４、１１５及び１１６を形成しない領域に、素子分離膜を形成する。

【0037】

次に、Ｎ型ＭＯＳトランジスタ１１１、１１２、１１３、１１４、１１５及び１１６を形成する領域に、フォトリソグラフィ技術及びイオン注入法を用いてＮ型不純物を注入して、Ｎ型高濃度不純物領域１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、１１３ｂ、１１４ａ、１１４ｂ、１１５ａ、１１５ｂ、１１６ａ及び１１６ｂを形成する。

【0038】

図３は、本発明の実施形態におけるＰ型ウェル領域の短辺Ｍ３及びＭ４の寸法Ｗｘ２と、長辺Ｌ３及びＬ４の寸法Ｗｙ２がいずれも１０ｕｍ以上の場合の半導体装置を示す概略平面図である。図４は、図３に示したIV－IV線の概略断面図である。

【0039】

半導体装置２０は、半導体装置１０と同様にアナログ回路を有するものである。

【0040】

この半導体装置２０は、Ｎ型半導体基板１０１と、Ｐ型ウェル領域２０２と、Ｎ型ウェル領域２０３と、Ｎ型高濃度不純物領域２１１ａ、２１１ｂ、２１２ａ、２１２ｂ、２１３ａ、２１３ｂ、２１４ａ、２１４ｂ、２１５ａ、２１５ｂ、２１６ａ、２１６ｂ、２１７ａ、２１７ｂ、２１８ａ、２１８ｂ、２１９ａ及び２１９ｂを備える。

【0041】

Ｐ型ウェル領域２０２の短辺の寸法Ｗｘ２と、長辺の寸法Ｗｙ２は１０ｕｍ以上である。

【0042】

Ｎ型高濃度不純物領域２１１ａ、２１３ｂ、２１４ａ、２１６ｂ、２１７ａ及び２１９ｂは、Ｐ型ウェル領域２０２の短辺Ｍ３及びＭ４からＳｘ２の距離を離間して配置されている。ここで、Ｓｘ２は、図１及び図２で示した半導体装置１０のＳｘ１よりも小さい。Ｎ型高濃度不純物領域２１１ａ、２１１ｂ、２１２ａ、２１２ｂ、２１３ａ、２１３ｂ、２１７ａ、２１７ｂ、２１８ａ、２１８ｂ、２１９ａ及び２１９ｂは、Ｐ型ウェル領域２０２の長辺Ｌ３及びＬ４からＳｙ２の距離を離間して配置されている。

【0043】

その他は、図１及び図２と同様である。

【0044】

図５は、図１及び図２に示す半導体装置１０におけるＰ型ウェル領域１０２の長辺Ｌ１からＮ型高濃度不純物領域１１１ａの距離Ｓｘ１と、Ｎ型ＭＯＳトランジスタ１１１のリーク電流の特性を示す説明図である。

【0045】

図５に示すように、Ｐ型ウェル領域１０２の短辺の寸法Ｗｘ１が小さい場合には、１ｎＡのリーク電流が発生するＰ型ウェル領域１０２の長辺からＮ型高濃度不純物領域の距離Ｓｘ１は大きくなる。

【0046】

これは、Ｐ型ウェル領域１０２の短辺の寸法が大きい場合には、リーク電流はＰ型ウェル領域１０２とＮ型高濃度不純物領域１１１ａのＰＮ接合の逆バイアスの降伏によって決まるためである。

【0047】

また、Ｐ型ウェル領域１０２の短辺の寸法が小さい場合には、Ｐ型ウェル領域１０２とＮ型高濃度不純物領域１１１ａの降伏が生じる前に、リーク電流はＮ型高濃度不純物領域１１１ａとＮ型ウェル領域１０３の間に発生するためである。

【0048】

図６は、図１及び図２に示す半導体装置１０おけるＰ型ウェル領域１０２の短辺の寸法Ｗｘ１と、Ｎ型ＭＯＳトランジスタ１１１に１ｎＡのリーク電流が発生するＰ型ウェル領域１０２の長辺Ｌ１からＮ型高濃度不純物領域１１１ａの距離Ｓｘ１との関係を表すグラフである。

【0049】

図６に破線で示したグラフは、リーク電流がＰ型ウェル領域１０２とＮ型高濃度不純物領域１１１ａのＰＮ接合の逆バイアスの降伏によって決まる特性である。図６に実線で示したグラフは、Ｎ型高濃度不純物領域１１１ａと、Ｎ型ウェル領域１０３の間のリーク電流によって決まる特性である。

【0050】

図６のグラフにおいて、Ｐ型ウェル領域１０２の短辺の寸法Ｗｘ１が１０ｕｍ以上では、Ｎ型ＭＯＳトランジスタ１１１に１ｎＡのリーク電流が発生するＰ型ウェル領域１０２の長辺Ｌ１からＮ型高濃度不純物領域１１１ａの距離Ｓｘ１は、３．０ｕｍで一定である。

【0051】

しかし、Ｐ型ウェル領域１０２の短辺の寸法Ｗｘ１が１０ｕｍ未満になると、Ｎ型ＭＯＳトランジスタ１１１に１ｎＡのリーク電流が発生するＰ型ウェル領域１０２の長辺Ｌ１からＮ型高濃度不純物領域１１１ａの距離Ｓｘ１は、３．０ｕｍよりも大きくする必要がある。このときのＰ型ウェル領域１０２の不純物濃度は１．１×１０^１６／ｃｍ^３、Ｎ型ウェル領域１０３の不純物濃度は１．２×１０^１６／ｃｍ^３である。

【0052】

具体的な離間する距離としては、Ｐ型ウェル領域１０２の短辺の寸法Ｗｘ１が９．５ｕｍの場合Ｓｘ１は３．５ｕｍ、Ｐ型ウェル領域１０２の短辺の寸法Ｗｘ１が９．３ｕｍの場合Ｓｘ１は４．１ｕｍである。近似式は、底ｅの指数関数の次式である。
Ｓｘ＝５４４ｅｘｐ（－０．５Ｗｘ）

【0053】

Ｐ型ウェル領域１０２の長辺の寸法Ｗｙ１と、Ｐ型ウェル領域１０２の短辺Ｍ１及びＭ２からＮ型高濃度不純物領域１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１５ａ、１１５ｂ、１１６ａ及び１１６ｂまでの距離Ｓｙ１も同様の関係である。

【0054】

本実施形態では、Ｐ型ウェル領域１０２の短辺の寸法Ｗｘ１が１０ｕｍ未満のときに、Ｐ型ウェル領域１０２の長辺Ｌ１及びＬ２とＮ型高濃度不純物領域１１１ａ、１１２ｂ、１１３ａ、１１４ｂ、１１５ａ及び１１６ｂとの距離を大きくした。このため、アナログ回路を形成するＮ型ＭＯＳトランジスタ１１１－１１６のリーク電流を低減してリーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる。

【0055】

なお、本実施形態ではＮ型半導体基板としたが、これに限ることなく他の半導体基板としてもよい。第１導電型をＰ型及び第２導電型をＮ型としたが、第１導電型をＮ型及び第２導電型をＰ型としてもよい。

【0056】

また、第１ウェル領域に形成する高濃度不純物領域をＮ型ＭＯＳトランジスタとしたが、ダイオードなどとしてもよい。

【符号の説明】

【0057】

１０、２０ 半導体装置
１０１ Ｎ型半導体基板
１０２、２０２ Ｐ型ウェル領域（第１ウェル領域）
１０３、２０３ Ｎ型ウェル領域（第２ウェル領域）
１１１、１１２、１１３、１１４、 Ｎ型ＭＯＳトランジスタ
１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、１１３ｂ、１１４ａ、１１４ｂ Ｎ型高濃度不純物領域
２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、２１９ Ｎ型ＭＯＳトランジスタ
２１１ａ、２１１ｂ、２１２ａ、２１２ｂ、２１３ａ、２１３ｂ、２１４ａ、２１４ｂ、２１５ａ、２１５ｂ、２１６ａ、２１６ｂ、２１７ａ、２１７ｂ、２１８ａ、２１８ｂ、２１９ａ、２１９ｂ Ｎ型高濃度不純物領域
Ｌ１、Ｌ２、Ｌ３、Ｌ４ Ｐ型ウェル領域の長辺
Ｍ１、Ｍ２、Ｍ３、Ｍ４ Ｐ型ウェル領域の短辺
Ｗｘ１、Ｗｘ２ Ｐ型ウェル領域の短辺の寸法
Ｗｙ１、Ｗｙ２ Ｐ型ウェル領域の長辺の寸法
Ｓｘ１、Ｓｘ２ Ｐ型ウェル領域の長辺からＮ型高濃度不純物領域の距離
Ｓｙ１、Ｓｙ２ Ｐ型ウェル領域の短辺からＮ型高濃度不純物領域の距離

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】