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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024116820
(43)【公開日】2024-08-28
(54)【発明の名称】パリティビット生成回路及びバイナリカウンタ
(51)【国際特許分類】
G06F 11/10 20060101AFI20240821BHJP
H03K 21/40 20060101ALI20240821BHJP
【ＦＩ】
G06F11/10 632
H03K21/40 510
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023022630
(22)【出願日】2023-02-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】井置 一哉
(57)【要約】
【課題】小さなサイズでパリティビット生成回路を構成する。
【解決手段】カウントアップ処理又はカウントダウン処理によりカウント値（ＣＶ）を更新するバイナリカウンタ（１）のパリティビットを生成するパリティビット生成回路（６）であって、パリティビットの値（ＰＲＴ）は、カウント値の全ビットの内、１の値を有するビットの総数の偶奇性を表し、カウント値の更新前におけるパリティビットの値と、カウント値の更新前におけるカウント値の各ビットの値と、に基づき、カウント値の更新後におけるパリティビットの値を決定する。
【選択図】図１
【解決手段】カウントアップ処理又はカウントダウン処理によりカウント値（ＣＶ）を更新するバイナリカウンタ（１）のパリティビットを生成するパリティビット生成回路（６）であって、パリティビットの値（ＰＲＴ）は、カウント値の全ビットの内、１の値を有するビットの総数の偶奇性を表し、カウント値の更新前におけるパリティビットの値と、カウント値の更新前におけるカウント値の各ビットの値と、に基づき、カウント値の更新後におけるパリティビットの値を決定する。
【選択図】図１
【特許請求の範囲】
【請求項1】
カウントアップ処理又はカウントダウン処理によりカウント値を更新するバイナリカウンタのパリティビットを生成するパリティビット生成回路であって、前記パリティビットの値は、前記カウント値の全ビットの内、１の値を有するビットの総数の偶奇性を表し、
前記カウント値の更新前における前記パリティビットの値と、
前記カウント値の更新前における前記カウント値の各ビットの値と、に基づき、
前記カウント値の更新後における前記パリティビットの値を決定する
、パリティビット生成回路。
前記カウント値の更新前における前記パリティビットの値と、
前記カウント値の更新前における前記カウント値の各ビットの値と、に基づき、
前記カウント値の更新後における前記パリティビットの値を決定する
、パリティビット生成回路。
【請求項2】
更新前における前記カウント値が所定の第１数値パターンに該当するかの判定及び更新前における前記カウント値が所定の第２数値パターンに該当するかの判定の内、少なくとも一方を行うよう構成された判定回路と、
前記カウント値の更新前における前記パリティビットの値と、前記判定回路の判定結果と、に基づき、前記カウント値の更新後における前記パリティビットの値を決定するよう構成された決定回路と、を備える
、請求項１に記載のパリティビット生成回路。
前記カウント値の更新前における前記パリティビットの値と、前記判定回路の判定結果と、に基づき、前記カウント値の更新後における前記パリティビットの値を決定するよう構成された決定回路と、を備える
、請求項１に記載のパリティビット生成回路。
【請求項3】
更新前における前記カウント値が前記第１数値パターンに該当する場合において前記カウント値が更新されるとき前記偶奇性が変化し、更新前における前記カウント値が前記第２数値パターンに該当する場合において前記カウント値が更新されるとき前記偶奇性は不変である
、請求項２に記載のパリティビット生成回路。
、請求項２に記載のパリティビット生成回路。
【請求項4】
前記パリティビットは第１の値又は第２の値を有し、
前記第１の値を有する前記パリティビットは、前記カウント値の全ビットの内、１の値を有するビットの総数が偶数であることを表し、前記第２の値を有する前記パリティビットは、前記カウント値の全ビットの内、１の値を有するビットの総数が奇数であることを表し、
前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第１の値から前記第２の値に変更し、
前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第２の値から前記第１の値に変更し、
前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第１の値にて維持し、
前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第２の値にて維持する
、請求項３に記載のパリティビット生成回路。
前記第１の値を有する前記パリティビットは、前記カウント値の全ビットの内、１の値を有するビットの総数が偶数であることを表し、前記第２の値を有する前記パリティビットは、前記カウント値の全ビットの内、１の値を有するビットの総数が奇数であることを表し、
前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第１の値から前記第２の値に変更し、
前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第２の値から前記第１の値に変更し、
前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第１の値にて維持し、
前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第２の値にて維持する
、請求項３に記載のパリティビット生成回路。
【請求項5】
前記バイナリカウンタは前記カウントアップ処理により前記カウント値を１ずつ増加させるＮビットのアップカウンタであって、Ｎは２以上の整数を表し、
対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、
前記判定回路は、前記対象ビット列に関して第１条件の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理、及び、前記対象ビット列に関して第２条件の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理の内、少なくとも一方を実行し、
前記対象ビット列において、最下位ビットが０の値を有する場合、前記最下位ビットから連続する偶数個のビットが１の値を有し且つ前記偶数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第１条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが１の値を有し且つ前記奇数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第２条件が成立する
、請求項２～４の何れかに記載のパリティビット生成回路。
対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、
前記判定回路は、前記対象ビット列に関して第１条件の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理、及び、前記対象ビット列に関して第２条件の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理の内、少なくとも一方を実行し、
前記対象ビット列において、最下位ビットが０の値を有する場合、前記最下位ビットから連続する偶数個のビットが１の値を有し且つ前記偶数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第１条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが１の値を有し且つ前記奇数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第２条件が成立する
、請求項２～４の何れかに記載のパリティビット生成回路。
【請求項6】
前記バイナリカウンタは前記カウントダウン処理により前記カウント値を１ずつ減少させるＮビットのダウンカウンタであって、Ｎは２以上の整数を表し、
対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、
前記判定回路は、前記対象ビット列に関して第１条件の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理、及び、前記対象ビット列に関して第２条件の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理の内、少なくとも一方を実行し、
前記対象ビット列において、最下位ビットが１の値を有する場合、前記最下位ビットから連続する偶数個のビットが０の値を有し且つ前記偶数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第１条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが０の値を有し且つ前記奇数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第２条件が成立する
、請求項２～４の何れかに記載のパリティビット生成回路。
対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、
前記判定回路は、前記対象ビット列に関して第１条件の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理、及び、前記対象ビット列に関して第２条件の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理の内、少なくとも一方を実行し、
前記対象ビット列において、最下位ビットが１の値を有する場合、前記最下位ビットから連続する偶数個のビットが０の値を有し且つ前記偶数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第１条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが０の値を有し且つ前記奇数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第２条件が成立する
、請求項２～４の何れかに記載のパリティビット生成回路。
【請求項7】
前記バイナリカウンタは前記カウントアップ処理及び前記カウントダウン処理を選択的に実行するＮビットのアップダウンカウンタであって、Ｎは２以上の整数を表し、前記バイナリカウンタは第１モードにて前記カウントアップ処理により前記カウント値を１ずつ増加させる一方、第２モードにて前記カウントダウン処理により前記カウント値を１ずつ減少させ、
対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、
前記第１モードにおいて、前記判定回路は、前記対象ビット列に関して第１条件の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理、及び、前記対象ビット列に関して第２条件の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理の内、少なくとも一方を実行し、
前記対象ビット列において、最下位ビットが０の値を有する場合、前記最下位ビットから連続する偶数個のビットが１の値を有し且つ前記偶数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第１条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが１の値を有し且つ前記奇数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第２条件が成立する
、請求項２～４の何れかに記載のパリティビット生成回路。
対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、
前記第１モードにおいて、前記判定回路は、前記対象ビット列に関して第１条件の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理、及び、前記対象ビット列に関して第２条件の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理の内、少なくとも一方を実行し、
前記対象ビット列において、最下位ビットが０の値を有する場合、前記最下位ビットから連続する偶数個のビットが１の値を有し且つ前記偶数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第１条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが１の値を有し且つ前記奇数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第２条件が成立する
、請求項２～４の何れかに記載のパリティビット生成回路。
【請求項8】
前記第２モードにおいて、前記判定回路は、前記対象ビット列に関して第３条件の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第３判定処理、及び、前記対象ビット列に関して第４条件の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第４判定処理の内、少なくとも一方を実行し、
前記対象ビット列において、前記最下位ビットが１の値を有する場合、前記最下位ビットから連続する偶数個のビットが０の値を有し且つ０の値を持つ前記偶数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第３条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが０の値を有し且つ０の値を持つ前記奇数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第４条件が成立する
、請求項７に記載のパリティビット生成回路。
前記対象ビット列において、前記最下位ビットが１の値を有する場合、前記最下位ビットから連続する偶数個のビットが０の値を有し且つ０の値を持つ前記偶数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第３条件が成立し、
前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが０の値を有し且つ０の値を持つ前記奇数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第４条件が成立する
、請求項７に記載のパリティビット生成回路。
【請求項9】
請求項１～４の何れかに記載のパリティビット生成回路と、
入力信号に同期して前記カウント値を更新するカウント回路と、を備える
、バイナリカウンタ。
入力信号に同期して前記カウント値を更新するカウント回路と、を備える
、バイナリカウンタ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、パリティビット生成回路及びバイナリカウンタに関する。
【背景技術】
【0002】
バイナリカウンタにおいてエラー検出等のためにパリティビットが生成されることがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１１－０３１０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
パリティビットを生成するための回路は、なるだけ小さなサイズで形成されるべきである。
【0005】
本開示は、小さなサイズでパリティビットを生成可能なパリティビット生成回路及びバイナリカウンタを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係るパリティビット生成回路は、カウントアップ処理又はカウントダウン処理によりカウント値を更新するバイナリカウンタのパリティビットを生成するパリティビット生成回路であって、前記パリティビットの値は、前記カウント値の全ビットの内、１の値を有するビットの総数の偶奇性を表し、前記カウント値の更新前における前記パリティビットの値と、前記カウント値の更新前における前記カウント値の各ビットの値と、に基づき、前記カウント値の更新後における前記パリティビットの値を決定する。
【発明の効果】
【0007】
本開示によれば、小さなサイズでパリティビットを生成可能なパリティビット生成回路及びバイナリカウンタを提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
図１に本開示の実施形態に係るバイナリカウンタ１の全体構成を示す。バイナリカウンタ１を半導体集積回路により形成することができる。バイナリカウンタ１は、パリティ付きバイナリカウンタであり、カウント回路２及びパリティビット生成回路６を備える。カウント回路２は保持回路３及び処理回路４を備える。保持回路３はＮ個のフリップフロップ５を備える。パリティビット生成回路６はパリティ演算回路７及びフリップフロップ８を備える。フリップフロップは、以下、ＦＦと略記され得る。Ｎは２以上の任意の整数を表す。
【0011】
カウント回路２はＮビットの値を計数する。カウント回路２により計数される値をカウント値と称し、記号“ＣＶ”にて表す。カウント値ＣＶはＮビットの値である。故に、カウント値ＣＶは０以上且つ（２Ｎ－１）以下の範囲内の整数値を持つ。
【0012】
図２を参照し、Ｎビット分の記憶回路の記憶値にてカウント値ＣＶが表現される。Ｎビット分の記憶回路はビットｂ［０］～ｂ［Ｎ－１］の記憶回路である。ビットｂ［０］～ｂ［Ｎ－１］の夫々はバイナリ値を記憶する。バイナリ値は０及び１の何れかである。ビットｂ［ｉ］に記憶されるバイナリ値を、単語“Ｄａｔａ”の頭文字“Ｄ”をとり、記号“Ｄ［ｉ］”にて表す。ｉは任意の整数を表す。任意の整数ｉに関し、ビットｂ［ｉ＋１］はビットｂ［ｉ］よりも上位側のビットであるとする。従って、ビットｂ［０］～ｂ［Ｎ－１］の内、ビットｂ［０］が最下位ビットであり、ビットｂ［Ｎ－１］が最上位ビットである。保持回路３内のＮ個のＦＦ５がＮビット分の記憶回路に相当する。
【0013】
図３を参照し、以下では、保持回路３内のＮ個のＦＦ５を互いに区別する場合、当該Ｎ個のＦＦ５を、ＦＦ５［０］～５［Ｎ－１］と称する。ＦＦ５［ｉ］は、バイナリ値Ｄ［ｉ］を記憶及び保持し、保持するバイナリ値Ｄ［ｉ］を出力する。故に、保持回路３からバイナリ値Ｄ［０］～Ｄ［Ｎ－１］が出力される。
【0014】
保持回路３の出力値Ｄ［０］～Ｄ［Ｎ－１］（従ってカウント値ＣＶ）は、所望の外部回路（不図示）に出力されると共に、処理回路４にも出力される。処理回路４は、カウント値ＣＶに基づきカウント値ＣＶに応じた入力値ＩＶを生成する組み合わせ回路である。入力値ＩＶは、カウント値ＣＶと同様、Ｎビットの値であり、詳細には、バイナリ値Ｅ［０］～Ｅ［Ｎ－１］にて表される。バイナリ値Ｅ［０］～Ｅ［Ｎ－１］の内、バイナリ値Ｅ［ｉ＋１］はバイナリ値Ｅ［ｉ］よりも上位側のビットの値である。カウント値ＣＶ及び入力値ＩＶは下記式（１）及び（２）にて表される。
【0015】
【数1】
【0016】
信号ＣＬＫはローレベルの信号レベル及びハイレベルの信号レベルを交互にとる矩形波信号である。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ハイレベルからローレベルへの切り替わりをダウンエッジと称する。アップエッジをライジングエッジに読み替えて良い。ダウンエッジをフォーリングエッジに読み替えて良い。
【0017】
信号ＣＬＫはバイナリカウンタ１に対する入力信号である。バイナリカウンタ１の外部に設けられた信号供給回路（不図示）からバイナリカウンタ１に対して信号ＣＬＫが入力される。カウント回路２は入力信号ＣＬＫに同期してカウント値ＣＶを更新する。ここでは、信号ＣＬＫのアップエッジを契機にカウント値ＣＶが更新されるものとする。変形として、信号ＣＬＫのダウンエッジを契機にカウント値ＣＶが更新されるようにしても良い。ＦＦ５［０］～５［Ｎ－１］に対し、夫々、処理回路４から出力されるバイナリ値Ｅ［０］～Ｅ［Ｎ－１］が入力される。ＦＦ５［０］～５［Ｎ－１］の夫々は、信号ＣＬＫのアップエッジを契機に自身へ入力されるバイナリ値を取り込み、自身の記憶値を取り込んだ値にて更新する。従って、ＦＦ５［ｉ］は信号ＣＬＫのアップエッジを契機に自身へ入力されるバイナリ値Ｅ［ｉ］を取り込み、自身の記憶値Ｄ［ｉ］を取り込んだ値（Ｅ［ｉ］）にて更新する。
【0018】
処理回路４においてカウント値ＣＶを１だけ増加させるカウントアップ処理を行うことができる。この場合、処理回路４は、“ＩＶ＝ＣＶ＋１”が成立するようカウント値ＣＶに基づき入力値ＩＶを生成する。故に、処理回路４にてカウントアップ処理が行われる場合、信号ＣＬＫのアップエッジが生じるごとにカウント値ＣＶが１ずつ増加してゆく。但し、“ＣＶ＝２Ｎ－１”が成立する場合（即ち全ビットｂ［０］～ｂ［Ｎ－１］が１の値を有する場合）、カウントアップ処理に係る処理回路４は、オーバーフロー処理により“ＩＶ＝０”を成立させる入力値ＩＶを生成する（即ち、バイナリ値Ｅ［０］～Ｅ［Ｎ－１］の全てに０を設定する）。故に、処理回路４がカウントアップ処理を行う場合において、“ＣＶ＝２Ｎ－１”が成立する状態にて信号ＣＬＫにアップエッジが生じると、カウント値ＣＶは（２Ｎ－１）からカウント値ＣＶが取り得る最小値（即ち０）に変化する。
【0019】
処理回路４においてカウント値ＣＶを１だけ減少させるカウントダウン処理を行うことができる。この場合、処理回路４は、“ＩＶ＝ＣＶ－１”が成立するようカウント値ＣＶに基づき入力値ＩＶを生成する。故に、処理回路４にてカウントダウン処理が行われる場合、信号ＣＬＫのアップエッジが生じるごとにカウント値ＣＶが１ずつ減少してゆく。但し、“ＣＶ＝０”が成立する場合（即ち全ビットｂ［０］～ｂ［Ｎ－１］が０の値を有する場合）、カウントダウン処理に係る処理回路４は、アンダーフロー処理により“ＩＶ＝２Ｎ－１”を成立させる入力値ＩＶを生成する（即ち、バイナリ値Ｅ［０］～Ｅ［Ｎ－１］の全てに１を設定する）。故に、処理回路４がカウントダウン処理を行う場合において、“ＣＶ＝０”が成立する状態にて信号ＣＬＫにアップエッジが生じると、カウント値ＣＶは０からカウント値ＣＶが取り得る最大値（即ち２Ｎ－１）に変化する。
【0020】
パリティビット生成回路６はバイナリカウンタ１のパリティビットを生成する。パリティビットが表すバイナリ値をパリティ値と称し、記号“ＰＲＴ”にて参照する。バイナリカウンタ１のパリティビットを生成するとは、パリティ値ＰＲＴを導出することに等しい。パリティ値ＰＲＴを用いて保持回路３の記憶内容に関するエラー検出等を行うことができる。
【0021】
パリティビットの値であるパリティ値ＰＲＴは、ビットｂ［０］～ｂ［Ｎ－１］の内、１の値を有するビットの総数の偶奇性を表す。以下、説明の便宜上、ビットｂ［０］～ｂ［Ｎ－１］の内、１の値を有するビットの総数を、対象数と称し、記号“ＴＧ”にて参照する。パリティ値ＰＲＴは対象数ＴＧの偶奇性を表す、即ち、対象数ＴＧが偶数及び奇数の何れであるのかを表す。パリティビット生成回路６は、対象数ＴＧが偶数であるときにはパリティ値ＰＲＴに０を設定し、対象数ＴＧが奇数であるときにはパリティ値ＰＲＴに１を設定する。従って、“０”のパリティ値ＰＲＴは対象数ＴＧが偶数であることを指し示し、“１”のパリティ値ＰＲＴは対象数ＴＧが奇数であることを指し示す。
【0022】
例えば、バイナリ値Ｄ［０］～Ｄ［３］が１であって且つバイナリ値Ｄ［４］～Ｄ［Ｎ－１］が０である場合、“ＴＧ＝４”である。この場合、パリティビット生成回路６はパリティ値ＰＲＴに０を設定する。或いは例えば、バイナリ値Ｄ［０］～Ｄ［３］及びＤ［Ｎ－１］が１であって且つバイナリ値Ｄ［４］～Ｄ［Ｎ－２］が０である場合、“ＴＧ＝５”である。この場合、パリティビット生成回路６はパリティ値ＰＲＴに１を設定する。
【0023】
保持回路３から出力されるバイナリ値Ｄ［０］～Ｄ［Ｎ－１］がパリティ演算回路７に入力される。加えて、パリティビット生成回路６から出力されるパリティ値ＰＲＴがパリティ演算回路７に帰還入力される。パリティ演算回路７は、バイナリ値Ｄ［０］～Ｄ［Ｎ－１］とパリティ値ＰＲＴとに基づき演算値ＮＥＸＴを生成及び出力する。ＦＦ８に対して演算値ＮＥＸＴが入力される。ＦＦ８は信号ＣＬＫのアップエッジを契機に自身への入力値（従って演算値ＮＥＸＴ）を取り込み、自身の記憶値を取り込んだ値にて更新する。ＦＦ８は自身の記憶値をパリティ値ＰＲＴとして出力する。このように、パリティ値ＰＲＴは信号ＣＬＫのアップエッジごとに更新される。演算値ＮＥＸＴは次回の更新にてパリティ値ＰＲＴに代入される値を示す。
【0024】
図４を参照する。時刻ｔ１にて信号ＣＬＫに第ｉ回目のアップエッジが生じ、その後、時刻ｔ２にて信号ＣＬＫに第（ｉ＋１）回目のアップエッジが生じるものとする。時刻ｔ２に注目して、パリティビット生成回路６によるパリティビットの生成方法の概略を説明する。時刻ｔ１及びｔ２の夫々にてカウント値ＣＶは更新され、時刻ｔ１及びｔ２の夫々にてパリティ値ＰＲＴは更新される。但し、パリティ値ＰＲＴは更新前後で変化しないこともある。
【0025】
時刻ｔ１の直後におけるカウント値ＣＶをカウント値ＣＶ＿ｔ１と称し、時刻ｔ２の直後におけるカウント値ＣＶをカウント値ＣＶ＿ｔ２と称する。即ち、時刻ｔ２における信号ＣＬＫのアップエッジを契機にカウント値ＣＶはカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２に更新される。時刻ｔ１の直後におけるパリティ値ＰＲＴをパリティ値ＰＲＴ＿ｔ１と称し、時刻ｔ２の直後におけるパリティ値ＰＲＴをパリティ値ＰＲＴ＿ｔ２と称する。即ち、時刻ｔ２における信号ＣＬＫのアップエッジを契機にパリティ値ＰＲＴはパリティ値ＰＲＴ＿ｔ１からパリティ値ＰＲＴ＿ｔ２に更新される。
【0026】
演算値ＮＥＸＴはカウント値ＣＶ及びパリティ値ＰＲＴの更新に連動して更新される。時刻ｔ１の直後における演算値ＮＥＸＴを演算値ＮＥＸＴ＿ｔ１と称し、時刻ｔ２の直後における演算値ＮＥＸＴを演算値ＮＥＸＴ＿ｔ２と称する。演算値ＮＥＸＴ＿ｔ１は、カウント値ＣＶ＿ｔ１とパリティ値ＰＲＴ＿ｔ１とに基づき決定される演算値ＮＥＸＴである。演算値ＮＥＸＴ＿ｔ２は、カウント値ＣＶ＿ｔ２とパリティ値ＰＲＴ＿ｔ２とに基づき決定される演算値ＮＥＸＴである。
【0027】
即ち、パリティ演算回路７は、時刻ｔ１及びｔ２間の期間において、当該期間におけるカウント値ＣＶ＿ｔ１と当該期間におけるパリティ値ＰＲＴ＿ｔ１とに基づき、演算値ＮＥＸＴ＿ｔ１を導出する。そして、時刻ｔ２における信号ＣＬＫのアップエッジを契機に、ＦＦ８により演算値ＮＥＸＴ＿ｔ１がパリティ値ＰＲＴ＿ｔ２に設定され、以後、信号ＣＬＫに次回のアップエッジが生じるまで“ＰＲＴ＿ｔ２＝ＮＥＸＴ＿ｔ１”となる。
【0028】
以下では、説明の具体化のため、時刻ｔ２におけるカウント値ＣＶの更新に注目する。時刻ｔ２におけるカウント値ＣＶの更新に注目したとき、更新前のカウント値ＣＶはカウント値ＣＶ＿ｔ１であり、更新後のカウント値ＣＶはカウント値ＣＶ＿ｔ２であり、カウント値ＣＶの更新前におけるパリティ値ＰＲＴはパリティ値ＰＲＴ＿ｔ１であり、カウント値ＣＶの更新後におけるパリティ値ＰＲＴはパリティ値ＰＲＴ＿ｔ２である。
【0029】
パリティビット生成回路６は、カウント値ＣＶの更新前におけるパリティ値（即ちＰＲＴ＿ｔ１）と、カウント値ＣＶの更新前におけるビットｂ［０］～ｂ［Ｎ－１］の値（即ちＣＶ＿ｔ１）とに基づき、カウント値ＣＶの更新後におけるパリティ値（即ちＰＲＴ＿ｔ２）を決定する。
【0030】
図５に示す如く、パリティ演算回路７は判定回路１１及び決定回路１２を備える。判定回路１１は、更新前のカウント値ＣＶ（ＣＶ＿ｔ１）に基づき、更新前におけるカウント値ＣＶが所定の第１数値パターン又は所定の第２数値パターンに該当するかを判定する。判定回路１１による判定結果を示す信号は決定回路１２に供給される。決定回路１２は、カウント値ＣＶの更新前におけるパリティ値ＰＲＴ（ＰＲＴ＿ｔ１）と、判定回路１１の判定結果と、に基づき、カウント値ＣＶの更新後におけるパリティ値ＰＲＴ（ＰＲＴ＿ｔ２）を決定し、決定値を演算値ＮＥＸＴ（ＮＥＸＴ＿ｔ１）として出力する。これにより、次回の信号ＣＬＫのアップエッジが生じたとき、決定回路１２による決定値（ＮＥＸＴ＿ｔ１）にてパリティ値ＰＲＴが更新される。つまり、決定回路１２は、カウント値ＣＶが更新されるとき、ＦＦ８と協働して、パリティ値ＰＲＴを自身の決定値（ＮＥＸＴ＿ｔ１）にて更新することができる。ＦＦ８から出力されるパリティ値ＰＲＴは決定回路１２に帰還入力される。
【0031】
第１数値パターンは対象数ＴＧの偶奇性に変化をもたらすパターンであり、第２数値パターンは対象数ＴＧの偶奇性に変化をもたらさないパターンである。即ち、更新前におけるカウント値ＣＶ（ＣＶ＿ｔ１）が第１数値パターンに該当する場合においてカウント値ＣＶが更新されるとき、対象数ＴＧの偶奇性が変化する。一方、更新前におけるカウント値ＣＶ（ＣＶ＿ｔ１）が第２数値パターンに該当する場合においてカウント値ＣＶが更新されるとき、対象数ＴＧの偶奇性は不変である。
【0032】
故に（図６参照）、“ＰＲＴ＿ｔ１＝０”であって且つカウント値ＣＶ＿ｔ１が第１数値パターンに該当する第１ケースにおいて、カウント値ＣＶがカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２へと更新されるとき、決定回路１２は、カウント値ＣＶの更新に伴ってパリティ値ＰＲＴを“０”から“１”に変更する（即ち“ＰＲＴ＿ｔ２＝１”に設定する）。
また、“ＰＲＴ＿ｔ１＝１”であって且つカウント値ＣＶ＿ｔ１が第１数値パターンに該当する第２ケースにおいて、カウント値ＣＶがカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２へと更新されるとき、決定回路１２は、カウント値ＣＶの更新に伴ってパリティ値ＰＲＴを“１”から“０”に変更する（即ち“ＰＲＴ＿ｔ２＝０”に設定する）。
また、“ＰＲＴ＿ｔ１＝０”であって且つカウント値ＣＶ＿ｔ１が第２数値パターンに該当する第３ケースにおいて、カウント値ＣＶがカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２へと更新されるとき、決定回路１２は、カウント値ＣＶの更新前後においてパリティ値ＰＲＴを“０”にて維持する（即ち“ＰＲＴ＿ｔ２＝０”に設定する）。
また、“ＰＲＴ＿ｔ１＝１”であって且つカウント値ＣＶ＿ｔ１が第２数値パターンに該当する第４ケースにおいて、カウント値ＣＶがカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２へと更新されるとき、決定回路１２は、カウント値ＣＶの更新前後においてパリティ値ＰＲＴを“１”にて維持する（即ち“ＰＲＴ＿ｔ２＝１”に設定する）。
また、“ＰＲＴ＿ｔ１＝１”であって且つカウント値ＣＶ＿ｔ１が第１数値パターンに該当する第２ケースにおいて、カウント値ＣＶがカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２へと更新されるとき、決定回路１２は、カウント値ＣＶの更新に伴ってパリティ値ＰＲＴを“１”から“０”に変更する（即ち“ＰＲＴ＿ｔ２＝０”に設定する）。
また、“ＰＲＴ＿ｔ１＝０”であって且つカウント値ＣＶ＿ｔ１が第２数値パターンに該当する第３ケースにおいて、カウント値ＣＶがカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２へと更新されるとき、決定回路１２は、カウント値ＣＶの更新前後においてパリティ値ＰＲＴを“０”にて維持する（即ち“ＰＲＴ＿ｔ２＝０”に設定する）。
また、“ＰＲＴ＿ｔ１＝１”であって且つカウント値ＣＶ＿ｔ１が第２数値パターンに該当する第４ケースにおいて、カウント値ＣＶがカウント値ＣＶ＿ｔ１からカウント値ＣＶ＿ｔ２へと更新されるとき、決定回路１２は、カウント値ＣＶの更新前後においてパリティ値ＰＲＴを“１”にて維持する（即ち“ＰＲＴ＿ｔ２＝１”に設定する）。
【0033】
尚、パリティ値ＰＲＴにおける初期値は、バイナリカウンタ１の初期状態におけるバイナリ値Ｄ［０］～Ｄ［Ｎ－１］に依存して定まる。初期状態におけるバイナリ値Ｄ［０］～Ｄ［Ｎ－１］は定まっているため、初期状態におけるバイナリ値Ｄ［０］～Ｄ［Ｎ－１］に応じてパリティ値ＰＲＴの初期値（即ち初期状態におけるパリティ値ＰＲＴ）を定めれば良い。例えば、バイナリカウンタ１の初期状態においてバイナリ値Ｄ［０］～Ｄ［Ｎ－１］が全て０であれば、バイナリカウンタ１の初期状態でのパリティ値ＰＲＴは“０”の初期値を有する。また例えば、Ｎが偶数である場合、バイナリカウンタ１の初期状態においてバイナリ値Ｄ［０］～Ｄ［Ｎ－１］が全て１であれば、バイナリカウンタ１の初期状態でのパリティ値ＰＲＴは“０”の初期値を有する。或いは例えば、Ｎが奇数である場合、バイナリカウンタ１の初期状態においてバイナリ値Ｄ［０］～Ｄ［Ｎ－１］が全て１であれば、バイナリカウンタ１の初期状態でのパリティ値ＰＲＴは“１”の初期値を有する。
【0034】
以下、バイナリカウンタ１に関する第１～第３実施形態を説明する。上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の第１～第３実施形態に適用される。第１～第３実施形態において、上述の事項と矛盾する事項がある場合には、第１～第３実施形態での記載が優先されて良い。また矛盾無き限り、以下に示す第１～第３実施形態の内、任意の実施形態に記載した事項を、他の任意の実施形態に適用することもできる。
【0035】
＜＜第１実施形態＞＞
第１実施形態を説明する。第１実施形態に係る処理回路４はカウントアップ処理を行う。従って、第１実施形態に係るバイナリカウンタ１は、カウントアップ処理によりカウント値ＣＶを１ずつ増加させるＮビットのアップカウンタである。Ｎビットのアップカウンタにおいて、カウント値ＣＶの更新に伴い、対象数ＴＧ（ビットｂ［０］～ｂ［Ｎ－１］の内、１の値を有するビットの総数）の偶奇性が変化するかには規則がある。
第１実施形態を説明する。第１実施形態に係る処理回路４はカウントアップ処理を行う。従って、第１実施形態に係るバイナリカウンタ１は、カウントアップ処理によりカウント値ＣＶを１ずつ増加させるＮビットのアップカウンタである。Ｎビットのアップカウンタにおいて、カウント値ＣＶの更新に伴い、対象数ＴＧ（ビットｂ［０］～ｂ［Ｎ－１］の内、１の値を有するビットの総数）の偶奇性が変化するかには規則がある。
【0036】
図７を参照し、Ｎビットのアップカウンタにおいて、対象数ＴＧの偶奇性が変化する状況と変化しない状況とを説明する。以下では、カウント値ＣＶを構成するビットｂ［０］～ｂ［Ｎ－１］を総称してビット列と称する（後述の他の実施形態でも同様）。
【0037】
更新前のカウント値ＣＶのビット列において、最下位ビットｂ［０］が０の値を有する場合、最下位ビットｂ［０］から連続する偶数個のビットｂ［０］～ｂ［２ｋＡ＋１］が１の値を有し且つ当該偶数個のビットの直近上位ビットｂ［２ｋＡ＋２］が０の値を有する場合、又は、Ｎが奇数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が１の値を有する場合、所定の条件Ｃｕ１が成立する。それら以外の場合、条件Ｃｕ１は不成立である。条件Ｃｕ１が成立するとき、カウント値ＣＶの更新に伴って対象数ＴＧの偶奇性が変化する。対象数ＴＧの偶奇性の変化では、対象数ＴＧが偶数から奇数に変化する又は奇数から偶数に変化する。尚、ｋＡは“２ｋＡ＋２＜Ｎ”を満たす０以上且つ任意の整数を表す。
【0038】
更新前のカウント値ＣＶのビット列が条件Ｃｕ１を満たすとき、更新前におけるカウント値ＣＶは上述の第１数値パターンに該当する。従って判定回路１１（図５参照）は、更新前のカウント値ＣＶのビット列が条件Ｃｕ１を満たすか否かに基づき、更新前のカウント値ＣＶが第１数値パターンに該当するかを判定できる。判定回路１１は、更新前のカウント値ＣＶのビット列が条件Ｃｕ１を満たすとき、更新前のカウント値ＣＶは第１数値パターンに該当すると判定する。第１数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。
【0039】
例えば、更新前のカウント値ＣＶのビット列において“Ｄ［０］＝０”であれば、カウント値ＣＶの更新により“Ｄ［０］＝１”に変化するので、対象数ＴＧの偶奇性が変化する。
また例えば、更新前のカウント値ＣＶのビット列において“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１）”であるケースは、最下位ビットｂ［０］から連続する偶数個のビット（ｂ［１］及び ｂ［０］）が１の値を有し、且つ、当該偶数個のビットの直近上位ビット（ｂ［２］）が０の値を有するケースである。当該ケースではカウント値ＣＶの更新によりビットｂ［２］～ ｂ［０］における１の数が２つから１つに変化するので、対象数ＴＧの偶奇性が変化する。
また更新前のカウント値ＣＶのビット列においてＮが奇数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が１の値を有する場合、カウント値ＣＶの更新によりオーバーフロー処理を通じて対象数ＴＧが奇数（Ｎ）から偶数（０）に変化するので、対象数ＴＧの偶奇性が変化する。
また例えば、更新前のカウント値ＣＶのビット列において“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１）”であるケースは、最下位ビットｂ［０］から連続する偶数個のビット（ｂ［１］及び ｂ［０］）が１の値を有し、且つ、当該偶数個のビットの直近上位ビット（ｂ［２］）が０の値を有するケースである。当該ケースではカウント値ＣＶの更新によりビットｂ［２］～ ｂ［０］における１の数が２つから１つに変化するので、対象数ＴＧの偶奇性が変化する。
また更新前のカウント値ＣＶのビット列においてＮが奇数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が１の値を有する場合、カウント値ＣＶの更新によりオーバーフロー処理を通じて対象数ＴＧが奇数（Ｎ）から偶数（０）に変化するので、対象数ＴＧの偶奇性が変化する。
【0040】
更新前のカウント値ＣＶのビット列において、最下位ビットｂ［０］から連続する奇数個のビットｂ［０］～ｂ［２ｋＢ］が１の値を有し且つ当該奇数個のビットの直近上位ビットｂ［２ｋＢ＋１］が０の値を有する場合、又は、Ｎが偶数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が１の値を有する場合、所定の条件Ｃｕ２が成立する。それら以外の場合、条件Ｃｕ２は不成立である。条件Ｃｕ２が成立するとき、カウント値ＣＶの更新に伴って対象数ＴＧの偶奇性が変化しない、即ちカウント値ＣＶの更新前後において対象数ＴＧの偶奇性は不変である。尚、ｋＢは“２ｋＢ＋１＜Ｎ”を満たす０以上且つ任意の整数を表す。
【0041】
更新前のカウント値ＣＶのビット列が条件Ｃｕ２を満たすとき、更新前におけるカウント値ＣＶは上述の第２数値パターンに該当する。従って判定回路１１（図５参照）は、更新前のカウント値ＣＶのビット列が条件Ｃｕ２を満たすか否かに基づき、更新前のカウント値ＣＶが第２数値パターンに該当するかを判定できる。判定回路１１は、更新前のカウント値ＣＶのビット列が条件Ｃｕ２を満たすとき、更新前のカウント値ＣＶは第２数値パターンに該当すると判定する。第２数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。
【0042】
例えば、更新前のカウント値ＣＶのビット列において“（Ｄ［３］，Ｄ［２］，Ｄ［１］， ｂ［０］）＝（０，１，１，１）”であるケースは、最下位ビットｂ［０］から連続する奇数個のビット（ｂ［２］～ ｂ［０］）が１の値を有し、且つ、当該奇数個のビットの直近上位ビット（ｂ［３］）が０の値を有するケースである。当該ケースではカウント値ＣＶの更新によりビットｂ［３］～ ｂ［０］における１の数が３つから１つに変化するが、このとき対象数ＴＧの偶奇性は変化しない。
また更新前のカウント値ＣＶのビット列においてＮが偶数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が１の値を有する場合、カウント値ＣＶの更新によりオーバーフロー処理を通じて対象数ＴＧがＮから０に変化するが、Ｎも０も偶数であるので対象数ＴＧの偶奇性は変化しない。
また更新前のカウント値ＣＶのビット列においてＮが偶数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が１の値を有する場合、カウント値ＣＶの更新によりオーバーフロー処理を通じて対象数ＴＧがＮから０に変化するが、Ｎも０も偶数であるので対象数ＴＧの偶奇性は変化しない。
【0043】
第１実施形態は、以下の実施例ＥＸ１＿１～ＥＸ１＿５を含む。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿５に適用される。但し、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿５の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0044】
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。実施例ＥＸ１＿１では、バイナリカウンタ１が８ビットのアップカウンタであることが想定される（即ち“Ｎ＝８”である）。
実施例ＥＸ１＿１を説明する。実施例ＥＸ１＿１では、バイナリカウンタ１が８ビットのアップカウンタであることが想定される（即ち“Ｎ＝８”である）。
【0045】
【0046】
判定回路１１０は要素判定回路１１１ａ～１１１ｉ並びに論理和回路１１２及び１１３を備える。要素判定回路１１１ａ～１１１ｉは、現在のカウント値ＣＶ（Ｄ［０］～Ｄ［Ｎ－１］）に基づき、夫々、信号ａ１～ｉ１を生成及び出力する。現在のカウント値ＣＶは更新前のカウント値ＣＶに相当する。信号ａ１～ｉ１の夫々は０又は１の値を持つ二値信号である（後述の信号Ａ１～Ｇ１も同様）。尚、図８及び後述の他の図において、Ｄ［ｊ：０］は、Ｄ［ｊ］～Ｄ［０］をまとめたｊビット値を表す（ここにおけるｊは１以上の整数）。
【0047】
回路１１１ａは、“Ｄ［０］＝０”であるときに限り“１”の信号ａ１を出力し、それ以外のときに“０”の信号ａ１を出力する。
回路１１１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１）”であるときに限り“１”の信号ｂ１を出力し、それ以外のときに“０”の信号ｂ１を出力する。
回路１１１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１）”であるときに限り“１”の信号ｃ１を出力し、それ以外のときに“０”の信号ｃ１を出力する。
回路１１１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１，１）”であるときに限り“１”の信号ｄ１を出力し、それ以外のときに“０”の信号ｄ１を出力する。
回路１１１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１）”であるときに限り“１”の信号ｂ１を出力し、それ以外のときに“０”の信号ｂ１を出力する。
回路１１１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１）”であるときに限り“１”の信号ｃ１を出力し、それ以外のときに“０”の信号ｃ１を出力する。
回路１１１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１，１）”であるときに限り“１”の信号ｄ１を出力し、それ以外のときに“０”の信号ｄ１を出力する。
【0048】
回路１１１ｅは、“（Ｄ［１］，Ｄ［０］）＝（０，１）であるときに限り“１”の信号ｅ１を出力し、それ以外のときに“０”の信号ｅ１を出力する。
回路１１１ｆは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１）”であるときに限り“１”の信号ｆ１を出力し、それ以外のときに“０”の信号ｆ１を出力する。
回路１１１ｇは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１）”であるときに限り“１”の信号ｇ１を出力し、それ以外のときに“０”の信号ｇ１を出力する。
回路１１１ｈは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１，１，１）”であるときに限り“１”の信号ｈ１を出力し、それ以外のときに“０”の信号ｈ１を出力する。
回路１１１ｉは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，１，１，１，１，１，１）”であるときに限り“１”の信号ｉ１を出力し、それ以外のときに“０”の信号ｉ１を出力する。
回路１１１ｆは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１）”であるときに限り“１”の信号ｆ１を出力し、それ以外のときに“０”の信号ｆ１を出力する。
回路１１１ｇは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１）”であるときに限り“１”の信号ｇ１を出力し、それ以外のときに“０”の信号ｇ１を出力する。
回路１１１ｈは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１，１，１）”であるときに限り“１”の信号ｈ１を出力し、それ以外のときに“０”の信号ｈ１を出力する。
回路１１１ｉは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，１，１，１，１，１，１）”であるときに限り“１”の信号ｉ１を出力し、それ以外のときに“０”の信号ｉ１を出力する。
【0049】
論理和回路１１２は、信号ａ１～ｄ１の論理和信号を信号Ａ１として生成及び出力する。信号ａ１、ｂ１、ｃ１及びｄ１の何れかが“１”の値を有するときにのみ信号Ａ１は“１”の値を持ち、それ以外のときにおいて信号Ａ１は“０”の値を持つ。回路１１１ａ～１１１ｄ及び１１２により、現在のカウント値ＣＶが第１数値パターンに該当するかが判定される。現在のカウント値ＣＶが第１数値パターンに該当する場合にのみ（換言すれば条件Ｃｕ１を満たす場合にのみ）信号Ａ１の値が“１”となる。
【0050】
論理和回路１１３は、信号ｅ１～ｉ１の論理和信号を信号Ｂ１として生成及び出力する。信号ｅ１、ｆ１、ｇ１、ｈ１及びｉ１の何れかが“１”の値を有するときにのみ信号Ｂ１は“１”の値を持ち、それ以外のときにおいて信号Ｂ１は“０”の値を持つ。回路１１１ｅ～１１１ｉ及び１１３により、現在のカウント値ＣＶが第２数値パターンに該当するかが判定される。現在のカウント値ＣＶが第２数値パターンに該当する場合にのみ（換言すれば条件Ｃｕ２を満たす場合にのみ）信号Ｂ１の値が“１”となる。
【0051】
決定回路１２０は回路１２１及び１２２と論理積回路１２３及び１２４と論理和回路１２５を備える。回路１２１は現在のパリティ値ＰＲＴに基づき信号Ｃ１を生成及び出力する。回路１２２は現在のパリティ値ＰＲＴに基づき信号Ｄ１を生成及び出力する。現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。回路１２１は、現在のパリティ値ＰＲＴが“０”であるときに“１”の信号Ｃ１を出力し、現在のパリティ値ＰＲＴが“１”であるときに“０”の信号Ｃ１を出力する。回路１２２は、現在のパリティ値ＰＲＴが“１”であるときに“１”の信号Ｄ１を出力し、現在のパリティ値ＰＲＴが“０”であるときに“０”の信号Ｄ１を出力する。
【0052】
論理積回路１２３は、信号Ａ１及びＣ１の論理積信号を信号Ｅ１として生成及び出力する。信号Ａ１及びＣ１の双方が“１”の値を有するときにのみ信号Ｅ１は“１”の値を持ち、それ以外のときにおいて信号Ｅ１は“０”の値を持つ。論理積回路１２４は、信号Ｂ１及びＤ１の論理積信号を信号Ｆ１として生成及び出力する。信号Ｂ１及びＤ１の双方が“１”の値を有するときにのみ信号Ｆ１は“１”の値を持ち、それ以外のときにおいて信号Ｆ１は“０”の値を持つ。論理和回路１２５は、信号Ｅ１及びＦ１の論理和信号を信号Ｇ１として生成及び出力する。信号Ｅ１及びＦ１の何れかが“１”の値を有するときにのみ信号Ｇ１は“１”の値を持ち、それ以外のときにおいて信号Ｇ１は“０”の値を持つ。実施例ＥＸ１＿１において信号Ｇ１の値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ１の値にて更新される。
【0053】
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿２では、バイナリカウンタ１が７ビットのアップカウンタであることが想定される（即ち“Ｎ＝７”である）。
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿２では、バイナリカウンタ１が７ビットのアップカウンタであることが想定される（即ち“Ｎ＝７”である）。
【0054】
【0055】
判定回路１３０は要素判定回路１３１ａ～１３１ｈ並びに論理和回路１３２及び１３３を備える。要素判定回路１３１ａ～１３１ｈは、現在のカウント値ＣＶ（Ｄ［０］～Ｄ［Ｎ－１］）に基づき、夫々、信号ａ２～ｈ２を生成及び出力する。現在のカウント値ＣＶは更新前のカウント値ＣＶに相当する。信号ａ２～ｈ２の夫々は０又は１の値を持つ二値信号である（後述の信号Ａ２～Ｇ２も同様）。
【0056】
回路１３１ａは、“Ｄ［０］＝０”であるときに限り“１”の信号ａ２を出力し、それ以外のときに“０”の信号ａ２を出力する。
回路１３１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１）”であるときに限り“１”の信号ｂ２を出力し、それ以外のときに“０”の信号ｂ２を出力する。
回路１３１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１）”であるときに限り“１”の信号ｃ２を出力し、それ以外のときに“０”の信号ｃ２を出力する。
回路１３１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１，１）”であるときに限り“１”の信号ｄ２を出力し、それ以外のときに“０”の信号ｄ２を出力する。
回路１３１ｅは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，１，１，１，１，１）”であるときに限り“１”の信号ｅ２を出力し、それ以外のときに“０”の信号ｅ２を出力する。
回路１３１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１）”であるときに限り“１”の信号ｂ２を出力し、それ以外のときに“０”の信号ｂ２を出力する。
回路１３１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１）”であるときに限り“１”の信号ｃ２を出力し、それ以外のときに“０”の信号ｃ２を出力する。
回路１３１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１，１）”であるときに限り“１”の信号ｄ２を出力し、それ以外のときに“０”の信号ｄ２を出力する。
回路１３１ｅは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，１，１，１，１，１）”であるときに限り“１”の信号ｅ２を出力し、それ以外のときに“０”の信号ｅ２を出力する。
【0057】
回路１３１ｆは、“（Ｄ［１］，Ｄ［０］）＝（０，１）”であるときに限り“１”の信号ｆ２を出力し、それ以外のときに“０”の信号ｆ２を出力する。
回路１３１ｇは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１）”であるときに限り“１”の信号ｇ２を出力し、それ以外のときに“０”の信号ｇ２を出力する。
回路１３１ｈは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１）”であるときに限り“１”の信号ｈ２を出力し、それ以外のときに“０”の信号ｈ２を出力する。
回路１３１ｇは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１）”であるときに限り“１”の信号ｇ２を出力し、それ以外のときに“０”の信号ｇ２を出力する。
回路１３１ｈは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１，１，１）”であるときに限り“１”の信号ｈ２を出力し、それ以外のときに“０”の信号ｈ２を出力する。
【0058】
論理和回路１３２は、信号ａ２～ｅ２の論理和信号を信号Ａ２として生成及び出力する。信号ａ２、ｂ２、ｃ２、ｄ２及びｅ２の何れかが“１”の値を有するときにのみ信号Ａ２は“１”の値を持ち、それ以外のときにおいて信号Ａ２は“０”の値を持つ。回路１３１ａ～１３１ｅ及び１３２により、現在のカウント値ＣＶが第１数値パターンに該当するかが判定される。現在のカウント値ＣＶが第１数値パターンに該当する場合にのみ（換言すれば条件Ｃｕ１を満たす場合にのみ）信号Ａ２の値が“１”となる。
【0059】
論理和回路１３３は、信号ｆ２～ｈ２の論理和信号を信号Ｂ２として生成及び出力する。信号ｆ２、ｇ２及びｈ２の何れかが“１”の値を有するときにのみ信号Ｂ２は“１”の値を持ち、それ以外のときにおいて信号Ｂ２は“０”の値を持つ。回路１３１ｆ～１３１ｈ及び１３３により、現在のカウント値ＣＶが第２数値パターンに該当するかが判定される。現在のカウント値ＣＶが第２数値パターンに該当する場合にのみ（換言すれば条件Ｃｕ２を満たす場合にのみ）信号Ｂ２の値が“１”となる。
【0060】
決定回路１４０は回路１４１及び１４２と論理積回路１４３及び１４４と論理和回路１４５を備える。回路１４１は現在のパリティ値ＰＲＴに基づき信号Ｃ２を生成及び出力する。回路１４２は現在のパリティ値ＰＲＴに基づき信号Ｄ２を生成及び出力する。現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。回路１４１は、現在のパリティ値ＰＲＴが“０”であるときに“１”の信号Ｃ２を出力し、現在のパリティ値ＰＲＴが“１”であるときに“０”の信号Ｃ２を出力する。回路１４２は、現在のパリティ値ＰＲＴが“１”であるときに“１”の信号Ｄ２を出力し、現在のパリティ値ＰＲＴが“０”であるときに“０”の信号Ｄ２を出力する。
【0061】
論理積回路１４３は、信号Ａ２及びＣ２の論理積信号を信号Ｅ２として生成及び出力する。信号Ａ２及びＣ２の双方が“１”の値を有するときにのみ信号Ｅ２は“１”の値を持ち、それ以外のときにおいて信号Ｅ２は“０”の値を持つ。論理積回路１４４は、信号Ｂ２及びＤ２の論理積信号を信号Ｆ２として生成及び出力する。信号Ｂ２及びＤ２の双方が“１”の値を有するときにのみ信号Ｆ２は“１”の値を持ち、それ以外のときにおいて信号Ｆ２は“０”の値を持つ。論理和回路１４５は、信号Ｅ２及びＦ２の論理和信号を信号Ｇ２として生成及び出力する。信号Ｅ２及びＦ２の何れかが“１”の値を有するときにのみ信号Ｇ２は“１”の値を持ち、それ以外のときにおいて信号Ｇ２は“０”の値を持つ。実施例ＥＸ１＿２において信号Ｇ２の値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ２の値にて更新される。
【0062】
ここで、参考構成に係るパリティビット生成回路を説明する。参考構成では、複数ビット分のＦＦに対するパリティビットをＸＯＲツリーにて形成する。ＸＯＲは排他的論理和の略称である。８ビット分のＦＦに対するパリティビットをＸＯＲツリーにて形成する際の参考構成を図１０に示す。図１０では、８ビット分のＦＦにてパリティグループが形成される。参考構成により任意のパリティグループに対するパリティビットを生成できるが、ビット数の増大に伴ってＸＯＲの必要数が大きく増える。ＸＯＲの総数の増大によりパリティビット生成回路の回路面積が増大する。パリティビット生成回路の回路面積を極力小さくすることが望まれる。
【0063】
バイナリカウンタ１では、ＸＯＲツリーを要さないため、比較的小さな回路面積にてパリティビットを生成することができる。図１１において、破線波形６１０は、参考構成におけるビット数とパリティビット生成回路の回路面積との関係を表し、実線波形６２０は、第１実施形態のバイナリカウンタ１におけるビット数（Ｎの値）とパリティビット生成回路の回路面積との関係を表す。参考構成との比較において、バイナリカウンタ１によれば、ビット数が増大するほど面積削減効果が大きくなることが分かる。
【0064】
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。実施例ＥＸ１＿１及びＥＸ１＿２に示した構成においては、カウント値ＣＶの更新に際し、更新前のカウント値ＣＶが第１数値パターンに該当するかを判定する処理（以下、判定処理α１と称する）と、更新前のカウント値ＣＶが第２数値パターンに該当するかを判定する処理（以下、判定処理α２と称する）と、を別個に実行する。実施例ＥＸ１＿１に示した構成（図８）においては、判定処理α１による判定結果が信号Ａ１にて示され、判定処理α２による判定結果が信号Ｂ１にて示される。但し、判定処理α１及びα２の内、判定処理α１のみ行うことで演算値ＮＥＸＴ（図１及び図８参照）が導出されるようにしても良い。
実施例ＥＸ１＿３を説明する。実施例ＥＸ１＿１及びＥＸ１＿２に示した構成においては、カウント値ＣＶの更新に際し、更新前のカウント値ＣＶが第１数値パターンに該当するかを判定する処理（以下、判定処理α１と称する）と、更新前のカウント値ＣＶが第２数値パターンに該当するかを判定する処理（以下、判定処理α２と称する）と、を別個に実行する。実施例ＥＸ１＿１に示した構成（図８）においては、判定処理α１による判定結果が信号Ａ１にて示され、判定処理α２による判定結果が信号Ｂ１にて示される。但し、判定処理α１及びα２の内、判定処理α１のみ行うことで演算値ＮＥＸＴ（図１及び図８参照）が導出されるようにしても良い。
【0065】
図１２に実施例ＥＸ１＿３に係る判定回路１１０＿Ａ及び決定回路１２０＿Ａを示す。実施例ＥＸ１＿３では、判定回路１１０＿Ａ及び決定回路１２０＿Ａを図５の判定回路１１及び決定回路１２として用いることができる。図１２の構成は図８の構成を変形したものに相当する。
【0066】
判定回路１１０＿Ａは、図８の判定回路１１０の内、判定処理α１を行う回路のみを有する。即ち、判定回路１１０＿Ａは上述の回路１１１ａ～１１１ｄ及び１１２のみを有する。回路１１１ａ～１１１ｄ及び１１２の動作は実施例ＥＸ１＿１で示した通りである。従って、更新前のカウント値ＣＶに相当する現在のカウント値ＣＶが第１数値パターンに該当する場合にのみ（換言すれば条件Ｃｕ１を満たす場合にのみ）信号Ａ１の値が“１”となる。
【0067】
決定回路１２０＿Ａは否定回路１２６＿Ａ及びセレクタ１２７＿Ａを有する。否定回路１２６＿Ａは、現在のパリティ値ＰＲＴを有する信号Ｈ１＿Ａの反転信号である信号Ｉ１＿Ａを生成及び出力する。現在のパリティ値ＰＲＴが“１”であれば信号Ｉ１＿Ａは“０”の値を有し、現在のパリティ値ＰＲＴが“０”であれば信号Ｉ１＿Ａは“１”の値を有する。上述したように、現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。
【0068】
セレクタ１２７＿Ａは、判定回路１１０＿Ａからの信号Ａ１に応じて信号Ｈ１＿Ａ又はＩ１＿Ａを信号Ｇ１＿Ａとして出力する。具体的には、セレクタ１２７＿Ａは、信号Ａ１が“１”の値を有するときには信号Ｉ１＿Ａを信号Ｇ１＿Ａとして出力し、信号Ａ１が“０”の値を有するときには信号Ｈ１＿Ａを信号Ｇ１＿Ａとして出力する。実施例ＥＸ１＿３において信号Ｇ１＿Ａの値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ１＿Ａの値にて更新される。
【0069】
故に、図１２の構成が採用される場合、更新前のカウント値ＣＶが第１数値パターンに該当するときには（即ち“Ａ１＝１”のときには）信号ＣＬＫのアップエッジを契機にパリティ値ＰＲＴが変化し、更新前のカウント値ＣＶが第１数値パターンに該当しないときには（即ち“Ａ１＝０”のときには）信号ＣＬＫにアップエッジが生じてもパリティ値ＰＲＴは変化しない。更新前のカウント値ＣＶが第１数値パターンに該当しないことは、更新前のカウント値ＣＶが第２数値パターンに該当することを意味するからである。
【0070】
バイナリカウンタ１が８ビットのアップカウンタであることが想定して実施例ＥＸ１＿３に係る構成を説明したが、アップカウンタのビット数が８ビット以外でも実施例ＥＸ１＿３に係る構成を適用可能である。即ち例えば“Ｎ＝７”のアップカウンタを構成する場合、図９の構成を基準に、信号Ａ２を生成するための回路のみを判定回路１３０を設け且つ決定回路１４０にて信号Ａ２と現在のパリティ値ＰＲＴとに基づき演算値ＮＥＸＴが導出されるよう変形すれば良い。図１３の判定回路１３０＿Ａ及び決定回路１４０＿Ａは当該変形後の判定回路１３０及び決定回路１４０であり、決定回路１４０＿Ａから演算値ＮＥＸＴを有する信号Ｇ２＿Ａが出力される。
【0071】
【0072】
図１４に実施例ＥＸ１＿４に係る判定回路１１０＿Ｂ及び決定回路１２０＿Ｂを示す。実施例ＥＸ１＿４では、判定回路１１０＿Ｂ及び決定回路１２０＿Ｂを図５の判定回路１１及び決定回路１２として用いることができる。図１４の構成は図８の構成を変形したものに相当する。
【0073】
判定回路１１０＿Ｂは、図８の判定回路１１０の内、判定処理α２を行う回路のみを有する。即ち、判定回路１１０＿Ｂは上述の回路１１１ｅ～１１１ｉ及び１１３のみを有する。回路１１１ｅ～１１１ｉ及び１１３の動作は実施例ＥＸ１＿１で示した通りである。従って、更新前のカウント値ＣＶに相当する現在のカウント値ＣＶが第２数値パターンに該当する場合にのみ（換言すれば条件Ｃｕ２を満たす場合にのみ）信号Ｂ１の値が“１”となる。
【0074】
決定回路１２０＿Ｂは否定回路１２６＿Ｂ及びセレクタ１２７＿Ｂを有する。否定回路１２６＿Ｂは、現在のパリティ値ＰＲＴを有する信号Ｈ１＿Ｂの反転信号である信号Ｉ１＿Ｂを生成及び出力する。現在のパリティ値ＰＲＴが“１”であれば信号Ｉ１＿Ｂは“０”の値を有し、現在のパリティ値ＰＲＴが“０”であれば信号Ｉ１＿Ｂは“１”の値を有する。上述したように、現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。
【0075】
セレクタ１２７＿Ｂは、判定回路１１０＿Ｂからの信号Ｂ１に応じて信号Ｈ１＿Ｂ又はＩ１＿Ｂを信号Ｇ１＿Ｂとして出力する。具体的には、セレクタ１２７＿Ｂは、信号Ｂ１が“１”の値を有するときには信号Ｈ１＿Ｂを信号Ｇ１＿Ｂとして出力し、信号Ｂ１が“０”の値を有するときには信号Ｉ１＿Ｂを信号Ｇ１＿Ｂとして出力する。実施例ＥＸ１＿４において信号Ｇ１＿Ｂの値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ１＿Ｂの値にて更新される。
【0076】
故に、図１４の構成が採用される場合、更新前のカウント値ＣＶが第２数値パターンに該当するときには（即ち“Ｂ１＝１”のときには）アップエッジが生じてもパリティ値ＰＲＴは変化せず、更新前のカウント値ＣＶが第２数値パターンに該当しないときには（即ち“Ｂ１＝０”のときには）信号ＣＬＫのアップエッジを契機にパリティ値ＰＲＴが変化する。更新前のカウント値ＣＶが第２数値パターンに該当しないことは、更新前のカウント値ＣＶが第１数値パターンに該当することを意味するからである。
【0077】
バイナリカウンタ１が８ビットのアップカウンタであることが想定して実施例ＥＸ１＿４に係る構成を説明したが、アップカウンタのビット数が８ビット以外でも実施例ＥＸ１＿４に係る構成を適用可能である。例えば“Ｎ＝７”のアップカウンタを構成する場合、図９の構成を基準に、信号Ｂ２を生成するための回路のみを判定回路１３０を設け且つ決定回路１４０にて信号Ｂ２と現在のパリティ値ＰＲＴとに基づき演算値ＮＥＸＴが導出されるよう変形すれば良い。図１５の判定回路１３０＿Ｂ及び決定回路１４０＿Ｂは当該変形後の判定回路１３０及び決定回路１４０であり、決定回路１４０＿Ｂから演算値ＮＥＸＴを有する信号Ｇ２＿Ｂが出力される。
【0078】
［実施例ＥＸ１＿５］
実施例ＥＸ１＿５を説明する。第１実施形態における上述の各説明では、カウント値ＣＶが（２Ｎ－１）まで増加可能であって、“ＣＶ＝２Ｎ－１”であるときに信号ＣＬＫにアップエッジが生じるとカウント値ＣＶが規定値の“０”に設定及び更新されることが想定されている。カウント値ＣＶが規定値に設定される処理をリセット処理と称する。実施例ＥＸ１＿５に係るリセット処理において規定値は“０”である。
実施例ＥＸ１＿５を説明する。第１実施形態における上述の各説明では、カウント値ＣＶが（２Ｎ－１）まで増加可能であって、“ＣＶ＝２Ｎ－１”であるときに信号ＣＬＫにアップエッジが生じるとカウント値ＣＶが規定値の“０”に設定及び更新されることが想定されている。カウント値ＣＶが規定値に設定される処理をリセット処理と称する。実施例ＥＸ１＿５に係るリセット処理において規定値は“０”である。
【0079】
設計によっては、カウント値ＣＶが（２Ｎ－１）に達する前にリセット処理を行う場合がある。実施例ＥＸ１＿５では、カウント値ＣＶが（２Ｎ－１）に達する前にリセット処理が行われるものとする。実施例ＥＸ１＿５に係るカウント回路２は、カウント値ＣＶが所定のリセット値ＣＲＳＴ１を有する状態でカウントアップ処理が行われるとき、カウント値ＣＶに規定値（０）を設定するリセット処理を実行する。リセット値ＣＲＳＴ１は（２Ｎ－１）より小さい、即ち、ビットｂ［０］～ｂ［Ｎ－１］が全て１の値を有するときのカウント値ＣＶよりも小さい。
【0080】
具体的には、実施例ＥＸ１＿５に係る処理回路４は、“ＣＶ＝ＣＲＳＴ１”であるときに“ＩＶ＝０”の入力値ＩＶを出力すれば良い。これにより“ＣＶ＝ＣＲＳＴ１”であるときに信号ＣＬＫにアップエッジが生じると、カウント値ＣＶがリセット値ＣＲＳＴ１から規定値（０）に更新される。
【0081】
但し、カウント値ＣＶが（２Ｎ－１）に達する前にリセット処理を行う場合、“ＣＶ＝ＣＲＳＴ１”であるときの対象数ＴＧによっては、回路追加が必要となる。これについて、“Ｎ＝８”である状況を想定し、図８の回路構成を例にとり説明する。
【0082】
まずリセット値ＣＲＳＴ１が２進数表記で“１１０１００１１”であるケースＣＳ１＿３ａを考える。ケースＣＳ１＿３ａでは、カウント値ＣＶが２進数表記で“１１０１００１１”である状態からリセット処理により２進数表記で“００００００００”である状態に更新されるとき、対象数ＴＧの偶奇性が変化する。一方で、“１１０１００１１”のパターンは元々第１数値パターンに該当し、カウント値ＣＶが２進数表記で“１１０１００１１”であるときには、図８の回路１１１ｂが“１”の信号ｂ１を出力する。このため、ケースＣＳ１＿３ａでは、図８の回路に対して特段の変更は不要である。
【0083】
次にリセット値ＣＲＳＴ１が２進数表記で“１１００００１１”であるケースＣＳ１＿３ｂを考える。ケースＣＳ１＿３ｂでは、カウント値ＣＶが２進数表記で“１１００００１１”である状態からリセット処理により２進数表記で“００００００００”である状態に更新されるとき、対象数ＴＧの偶奇性は変化しない。このため、ケースＣＳ１＿３ｂでは、図８の回路１１１ｂを図１６の回路１１１ｂ’へと変形する必要がある。回路１１１ｂ’は、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１）”が成立し且つ“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］）＝（１，１，０，０，０）”が不成立のときに限り“１”の信号ｂ１を出力し、それ以外のときに“０”の信号ｂ１を出力する。加えて、ケースＣＳ１＿３ｂでは、判定回路１１０に対して信号ｊ１を出力する要素判定回路１１１ｊを追加する（図１６参照）。回路１１１ｊは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，０，０，０，０，１，１）”の成立時においてのみ“１”の信号ｊ１を出力し、それ以外では“０”の信号ｊ１を出力する。そして、ケースＣＳ１＿３ｂに係る論理和回路１１３は、図１６に示す如く、信号ｅ１～ｊ１の論理和信号を信号Ｂ１として生成及び出力する。即ち、ケースＣＳ１＿３ｂでは信号ｅ１、ｆ１、ｇ１、ｈ１、ｉ１及びｊ１の何れかが“１”の値を有するときにのみ信号Ｂ１は“１”の値を持ち、それ以外のときにおいて信号Ｂ１は“０”の値を持つ。
【0084】
つまり、ケースＣＳ１＿３ｂでは、最下位ビットｂ［０］から連続する偶数個のビットｂ［１］及び ｂ［０］が１の値を有し、且つ、当該偶数個のビットの直近上位ビットｂ［２］が０の値を有する場合であっても、更新前のカウント値ＣＶがリセット値ＣＲＳＴ１と一致する場合にあっては、更新前のカウント値ＣＶは第１数値パターンに該当しないと判定され且つ第２数値パターンに該当すると判定される。結果、ケースＣＳ１＿３ｂにおいて、カウント値ＣＶが２進数表記で“００００００００”へと更新される直前にて“（Ａ１，Ｂ１，Ｃ１，Ｄ１）＝（０，１，１，０）”となるので、更新前後間においてパリティ値ＰＲＴは変化しない。
【0085】
またリセット値ＣＲＳＴ１が２進数表記で“１１０１０１１１”であるケースＣＳ１＿３ｃを考える。ケースＣＳ１＿３ｃでは、カウント値ＣＶが２進数表記で“１１０１０１１１”である状態からリセット処理により２進数表記で“００００００００”である状態に更新されるとき、対象数ＴＧの偶奇性が変化しない。一方で、“１１０１０１１１”のパターンは元々第２数値パターンに該当し、カウント値ＣＶが２進数表記で“１１０１０１１１”であるときには、図８の回路１１１ｆが“１”の信号ｆ１を出力する。このため、ケースＣＳ１＿３ｃでは、図８の回路に対して特段の変更は不要である。
【0086】
一方、リセット値ＣＲＳＴ１が２進数表記で“１１０００１１１”であるケースＣＳ１＿３ｄを考える。ケースＣＳ１＿３ｄでは、カウント値ＣＶが２進数表記で“１１０００１１１”である状態からリセット処理により２進数表記で“００００００００”である状態に更新されるとき、対象数ＴＧの偶奇性が変化する（奇数から偶数へと変化する）。このため、ケースＣＳ１＿３ｄでは、図８の回路１１１ｆを図１７の回路１１１ｆ’へと変形する必要がある。回路１１１ｆ’は、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，１，１，１）”が成立し且つ“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］）＝（１，１，０，０）が不成立のときに限り“１”の信号ｆ１を出力し、それ以外のときに“０”の信号ｆ１を出力する。加えて、ケースＣＳ１＿３ｄでは、判定回路１１０に対して信号ｋ１を出力する要素判定回路１１１ｋを追加する（図１７参照）。回路１１１ｋは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，０，０，０，１，１，１）”の成立時においてのみ“１”の信号ｋ１を出力し、それ以外では“０”の信号ｋ１を出力する。そして、ケースＣＳ１＿３ｄに係る論理和回路１１２は、図１７に示す如く、信号ａ１～ｄ１及びｋ１の論理和信号を信号Ａ１として生成及び出力する。即ち、ケースＣＳ１＿３ｄでは信号ａ１、ｂ１、ｃ１、ｄ１及びｋ１の何れかが“１”の値を有するときにのみ信号Ａ１は“１”の値を持ち、それ以外のときにおいて信号Ａ１は“０”の値を持つ。
【0087】
つまり、ケースＣＳ１＿３ｄでは、最下位ビットｂ［０］から連続する奇数個のビットｂ［２］～ ｂ［０］が１の値を有し、且つ、当該奇数個のビットの直近上位ビットｂ［３］が０の値を有する場合であっても、更新前のカウント値ＣＶがリセット値ＣＲＳＴ１と一致する場合にあっては、更新前のカウント値ＣＶは第２数値パターンに該当しないと判定され且つ第１数値パターンに該当すると判定される。結果、ケースＣＳ１＿３ｄにおいて、カウント値ＣＶが２進数表記で“００００００００”へと更新される直前にて“（Ａ１，Ｂ１，Ｃ１，Ｄ１）＝（１，０，０，１）”となるので、更新によりパリティ値ＰＲＴは変化する。
【0088】
このように、実施例ＥＸ１＿５に係る判定回路１１は、更新前におけるカウント値ＣＶが第１数値パターン又は第２数値パターンに該当するかを判定するにあたり、必要に応じて、更新前におけるカウント値ＣＶとリセット値ＣＲＳＴ１との関係（一致性）を考慮する。
【0089】
＜＜第２実施形態＞＞
第２実施形態を説明する。第２実施形態に係る処理回路４はカウントダウン処理を行う。従って、第２実施形態に係るバイナリカウンタ１は、カウントダウン処理によりカウント値ＣＶを１ずつ減少させるＮビットのダウンカウンタである。Ｎビットのアップカウンタと同様に、Ｎビットのダウンカウンタにおいて、カウント値ＣＶの更新に伴い、対象数ＴＧ（ビットｂ［０］～ｂ［Ｎ－１］の内、１の値を有するビットの総数）の偶奇性が変化するかには規則がある。アップカウンタでの規則において“１”と“０”の関係を逆転させて考えれば、ダウンカウンタでの規則が得られる。
第２実施形態を説明する。第２実施形態に係る処理回路４はカウントダウン処理を行う。従って、第２実施形態に係るバイナリカウンタ１は、カウントダウン処理によりカウント値ＣＶを１ずつ減少させるＮビットのダウンカウンタである。Ｎビットのアップカウンタと同様に、Ｎビットのダウンカウンタにおいて、カウント値ＣＶの更新に伴い、対象数ＴＧ（ビットｂ［０］～ｂ［Ｎ－１］の内、１の値を有するビットの総数）の偶奇性が変化するかには規則がある。アップカウンタでの規則において“１”と“０”の関係を逆転させて考えれば、ダウンカウンタでの規則が得られる。
【0090】
図１８を参照し、Ｎビットのダウンカウンタにおいて、対象数ＴＧの偶奇性が変化する状況と変化しない状況とを説明する。
【0091】
更新前のカウント値ＣＶのビット列において、最下位ビットｂ［０］が１の値を有する場合、最下位ビットｂ［０］から連続する偶数個のビットｂ［０］～ｂ［２ｋＣ＋１］が０の値を有し且つ当該偶数個のビットの直近上位ビットｂ［２ｋＣ＋２］が１の値を有する場合、又は、Ｎが奇数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が０の値を有する場合、所定の条件Ｃｄ１が成立する。それら以外の場合、条件Ｃｄ１は不成立である。条件Ｃｄ１が成立するとき、カウント値ＣＶの更新に伴って対象数ＴＧの偶奇性が変化する。対象数ＴＧの偶奇性の変化では、対象数ＴＧが偶数から奇数に変化する又は奇数から偶数に変化する。尚、ｋＣは“２ｋＣ＋２＜Ｎ”を満たす０以上且つ任意の整数を表す。
【0092】
更新前のカウント値ＣＶのビット列が条件Ｃｄ１を満たすとき、更新前におけるカウント値ＣＶは上述の第１数値パターンに該当する。従って判定回路１１（図５参照）は、更新前のカウント値ＣＶのビット列が条件Ｃｄ１を満たすか否かに基づき、更新前のカウント値ＣＶが第１数値パターンに該当するかを判定できる。判定回路１１は、更新前のカウント値ＣＶのビット列が条件Ｃｄ１を満たすとき、更新前のカウント値ＣＶは第１数値パターンに該当すると判定する。第１数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。
【0093】
例えば、更新前のカウント値ＣＶのビット列において“Ｄ［０］＝１”であれば、カウント値ＣＶの更新により“ｂ［０］＝０”に変化するので、対象数ＴＧの偶奇性が変化する。
また例えば、更新前のカウント値ＣＶのビット列において“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０）”であるケースは、最下位ビットｂ［０］から連続する偶数個のビット（ｂ［１］及び ｂ［０］）が０の値を有し、且つ、当該偶数個のビットの直近上位ビット（ｂ［２］）が１の値を有するケースである。当該ケースではカウント値ＣＶの更新によりビットｂ［２］～ ｂ［０］における１の数が１つから２つに変化するので、対象数ＴＧの偶奇性が変化する。
また更新前のカウント値ＣＶのビット列においてＮが奇数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が０の値を有する場合、カウント値ＣＶの更新によりアンダーフロー処理を通じて対象数ＴＧが偶数（０）から奇数（Ｎ）に変化するので、対象数ＴＧの偶奇性が変化する。
また例えば、更新前のカウント値ＣＶのビット列において“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０）”であるケースは、最下位ビットｂ［０］から連続する偶数個のビット（ｂ［１］及び ｂ［０］）が０の値を有し、且つ、当該偶数個のビットの直近上位ビット（ｂ［２］）が１の値を有するケースである。当該ケースではカウント値ＣＶの更新によりビットｂ［２］～ ｂ［０］における１の数が１つから２つに変化するので、対象数ＴＧの偶奇性が変化する。
また更新前のカウント値ＣＶのビット列においてＮが奇数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が０の値を有する場合、カウント値ＣＶの更新によりアンダーフロー処理を通じて対象数ＴＧが偶数（０）から奇数（Ｎ）に変化するので、対象数ＴＧの偶奇性が変化する。
【0094】
更新前のカウント値ＣＶのビット列において、最下位ビットｂ［０］から連続する奇数個のビットｂ［０］～ｂ［２ｋＤ］が０の値を有し且つ当該奇数個のビットの直近上位ビットｂ［２ｋＤ＋１］が１の値を有する場合、又は、Ｎが偶数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が０の値を有する場合、所定の条件Ｃｄ２が成立する。それら以外の場合、条件Ｃｄ２は不成立である。条件Ｃｄ２が成立するとき、カウント値ＣＶの更新に伴って対象数ＴＧの偶奇性が変化しない、即ちカウント値ＣＶの更新前後において対象数ＴＧの偶奇性は不変である。尚、ｋＤは“２ｋＤ＋１＜Ｎ”を満たす０以上且つ任意の整数を表す。
【0095】
更新前のカウント値ＣＶのビット列が条件Ｃｄ２を満たすとき、更新前におけるカウント値ＣＶは上述の第２数値パターンに該当する。従って判定回路１１（図５参照）は、更新前のカウント値ＣＶのビット列が条件Ｃｄ２を満たすか否かに基づき、更新前のカウント値ＣＶが第２数値パターンに該当するかを判定できる。判定回路１１は、更新前のカウント値ＣＶのビット列が条件Ｃｄ２を満たすとき、更新前のカウント値ＣＶは第２数値パターンに該当すると判定する。第２数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。
【0096】
例えば、更新前のカウント値ＣＶのビット列において“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０）”であるケースは、最下位ビットｂ［０］から連続する奇数個のビット（ｂ［２］～ ｂ［０］）が０の値を有し、且つ、当該奇数個のビットの直近上位ビット（ｂ［３］）が１の値を有するケースである。当該ケースではカウント値ＣＶの更新によりビットｂ［３］～ ｂ［０］における１の数が１つから３つに変化するが、このとき対象数ＴＧの偶奇性は変化しない。
また更新前のカウント値ＣＶのビット列においてＮが偶数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が０の値を有する場合、カウント値ＣＶの更新によりアンダーフロー処理を通じて対象数ＴＧが０からＮに変化するが、０もＮも偶数であるので対象数ＴＧの偶奇性は変化しない。
また更新前のカウント値ＣＶのビット列においてＮが偶数であって且つ全ビットｂ［０］～ｂ［Ｎ－１］が０の値を有する場合、カウント値ＣＶの更新によりアンダーフロー処理を通じて対象数ＴＧが０からＮに変化するが、０もＮも偶数であるので対象数ＴＧの偶奇性は変化しない。
【0097】
第２実施形態は、以下の実施例ＥＸ２＿１～ＥＸ２＿５を含む。第２実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ２＿１～ＥＸ２＿５に適用される。但し、各実施例において、第２実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ２＿１～ＥＸ２＿５の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0098】
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。実施例ＥＸ２＿１では、バイナリカウンタ１が８ビットのダウンカウンタであることが想定される（即ち“Ｎ＝８”である）。
実施例ＥＸ２＿１を説明する。実施例ＥＸ２＿１では、バイナリカウンタ１が８ビットのダウンカウンタであることが想定される（即ち“Ｎ＝８”である）。
【0099】
【0100】
判定回路２１０は要素判定回路２１１ａ～２１１ｉ並びに論理和回路２１２及び２１３を備える。要素判定回路２１１ａ～２１１ｉは、現在のカウント値ＣＶ（Ｄ［０］～Ｄ［Ｎ－１］）に基づき、夫々、信号ａ３～ｉ３を生成及び出力する。現在のカウント値ＣＶは更新前のカウント値ＣＶに相当する。信号ａ３～ｉ３の夫々は０又は１の値を持つ二値信号である（後述の信号Ａ３～Ｇ３も同様）。
【0101】
回路２１１ａは、“Ｄ［０］＝１”であるときに限り“１”の信号ａ３を出力し、それ以外のときに“０”の信号ａ３を出力する。
回路２１１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０）”であるときに限り“１”の信号ｂ３を出力し、それ以外のときに“０”の信号ｂ３を出力する。
回路２１１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０）”であるときに限り“１”の信号ｃ３を出力し、それ以外のときに“０”の信号ｃ３を出力する。
回路２１１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０，０）”であるときに限り“１”の信号ｄ３を出力し、それ以外のときに“０”の信号ｄ３を出力する。
回路２１１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０）”であるときに限り“１”の信号ｂ３を出力し、それ以外のときに“０”の信号ｂ３を出力する。
回路２１１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０）”であるときに限り“１”の信号ｃ３を出力し、それ以外のときに“０”の信号ｃ３を出力する。
回路２１１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０，０）”であるときに限り“１”の信号ｄ３を出力し、それ以外のときに“０”の信号ｄ３を出力する。
【0102】
回路２１１ｅは、“（Ｄ［１］，Ｄ［０］）＝（１，０）であるときに限り“１”の信号ｅ３を出力し、それ以外のときに“０”の信号ｅ３を出力する。
回路２１１ｆは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０）”であるときに限り“１”の信号ｆ３を出力し、それ以外のときに“０”の信号ｆ３を出力する。
回路２１１ｇは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０）”であるときに限り“１”の信号ｇ３を出力し、それ以外のときに“０”の信号ｇ３を出力する。
回路２１１ｈは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０，０，０）”であるときに限り“１”の信号ｈ３を出力し、それ以外のときに“０”の信号ｈ３を出力する。
回路２１１ｉは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，０，０，０，０，０，０，０）”であるときに限り“１”の信号ｉ３を出力し、それ以外のときに“０”の信号ｉ３を出力する。
回路２１１ｆは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０）”であるときに限り“１”の信号ｆ３を出力し、それ以外のときに“０”の信号ｆ３を出力する。
回路２１１ｇは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０）”であるときに限り“１”の信号ｇ３を出力し、それ以外のときに“０”の信号ｇ３を出力する。
回路２１１ｈは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０，０，０）”であるときに限り“１”の信号ｈ３を出力し、それ以外のときに“０”の信号ｈ３を出力する。
回路２１１ｉは、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，０，０，０，０，０，０，０）”であるときに限り“１”の信号ｉ３を出力し、それ以外のときに“０”の信号ｉ３を出力する。
【0103】
論理和回路２１２は、信号ａ３～ｄ３の論理和信号を信号Ａ３として生成及び出力する。信号ａ３、ｂ３、ｃ３及びｄ３の何れかが“１”の値を有するときにのみ信号Ａ３は“１”の値を持ち、それ以外のときにおいて信号Ａ３は“０”の値を持つ。回路２１１ａ～２１１ｄ及び２１２により、現在のカウント値ＣＶが第１数値パターンに該当するかが判定される。現在のカウント値ＣＶが第１数値パターンに該当する場合にのみ（換言すれば条件Ｃｄ１を満たす場合にのみ）信号Ａ３の値が“１”となる。
【0104】
論理和回路２１３は、信号ｅ３～ｉ３の論理和信号を信号Ｂ３として生成及び出力する。信号ｅ３、ｆ３、ｇ３、ｈ３及びｉ３の何れかが“１”の値を有するときにのみ信号Ｂ３は“１”の値を持ち、それ以外のときにおいて信号Ｂ３は“０”の値を持つ。回路２１１ｅ～２１１ｉ及び２１３により、現在のカウント値ＣＶが第２数値パターンに該当するかが判定される。現在のカウント値ＣＶが第２数値パターンに該当する場合にのみ（換言すれば条件Ｃｄ２を満たす場合にのみ）信号Ｂ３の値が“１”となる。
【0105】
決定回路２２０は回路２２１及び２２２と論理積回路２２３及び２２４と論理和回路２２５を備える。回路２２１は現在のパリティ値ＰＲＴに基づき信号Ｃ３を生成及び出力する。回路２２２は現在のパリティ値ＰＲＴに基づき信号Ｄ３を生成及び出力する。現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。回路２２１は、現在のパリティ値ＰＲＴが“０”であるときに“１”の信号Ｃ３を出力し、現在のパリティ値ＰＲＴが“１”であるときに“０”の信号Ｃ３を出力する。回路２２２は、現在のパリティ値ＰＲＴが“１”であるときに“１”の信号Ｄ３を出力し、現在のパリティ値ＰＲＴが“０”であるときに“０”の信号Ｄ３を出力する。
【0106】
論理積回路２２３は、信号Ａ３及びＣ３の論理積信号を信号Ｅ３として生成及び出力する。信号Ａ３及びＣ３の双方が“１”の値を有するときにのみ信号Ｅ３は“１”の値を持ち、それ以外のときにおいて信号Ｅ３は“０”の値を持つ。論理積回路２２４は、信号Ｂ３及びＤ３の論理積信号を信号Ｆ３として生成及び出力する。信号Ｂ３及びＤ３の双方が“１”の値を有するときにのみ信号Ｆ３は“１”の値を持ち、それ以外のときにおいて信号Ｆ３は“０”の値を持つ。論理和回路２２５は、信号Ｅ３及びＦ３の論理和信号を信号Ｇ３として生成及び出力する。信号Ｅ３及びＦ３の何れかが“１”の値を有するときにのみ信号Ｇ３は“１”の値を持ち、それ以外のときにおいて信号Ｇ３は“０”の値を持つ。実施例ＥＸ２＿１において信号Ｇ３の値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ３の値にて更新される。
【0107】
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。実施例ＥＸ２＿２では、バイナリカウンタ１が７ビットのダウンカウンタであることが想定される（即ち“Ｎ＝７”である）。
実施例ＥＸ２＿２を説明する。実施例ＥＸ２＿２では、バイナリカウンタ１が７ビットのダウンカウンタであることが想定される（即ち“Ｎ＝７”である）。
【0108】
【0109】
判定回路２３０は要素判定回路２３１ａ～２３１ｈ並びに論理和回路２３２及び２３３を備える。要素判定回路２３１ａ～２３１ｈは、現在のカウント値ＣＶ（Ｄ［０］～Ｄ［Ｎ－１］）に基づき、夫々、信号ａ４～ｈ４を生成及び出力する。現在のカウント値ＣＶは更新前のカウント値ＣＶに相当する。信号ａ４～ｈ４の夫々は０又は１の値を持つ二値信号である（後述の信号Ａ４～Ｇ４も同様）。
【0110】
回路２３１ａは、“Ｄ［０］＝１”であるときに限り“１”の信号ａ４を出力し、それ以外のときに“０”の信号ａ４を出力する。
回路２３１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０）”であるときに限り“１”の信号ｂ４を出力し、それ以外のときに“０”の信号ｂ４を出力する。
回路２３１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０）”であるときに限り“１”の信号ｃ４を出力し、それ以外のときに“０”の信号ｃ４を出力する。
回路２３１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０，０）”であるときに限り“１”の信号ｄ４を出力し、それ以外のときに“０”の信号ｄ４を出力する。
回路２３１ｅは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，０，０，０，０，０，０）”であるときに限り“１”の信号ｅ４を出力し、それ以外のときに“０”の信号ｅ４を出力する。
回路２３１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０）”であるときに限り“１”の信号ｂ４を出力し、それ以外のときに“０”の信号ｂ４を出力する。
回路２３１ｃは、“（Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０）”であるときに限り“１”の信号ｃ４を出力し、それ以外のときに“０”の信号ｃ４を出力する。
回路２３１ｄは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０，０）”であるときに限り“１”の信号ｄ４を出力し、それ以外のときに“０”の信号ｄ４を出力する。
回路２３１ｅは、“（Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（０，０，０，０，０，０，０）”であるときに限り“１”の信号ｅ４を出力し、それ以外のときに“０”の信号ｅ４を出力する。
【0111】
回路２３１ｆは、“（Ｄ［１］，Ｄ［０］）＝（１，０）”であるときに限り“１”の信号ｆ４を出力し、それ以外のときに“０”の信号ｆ４を出力する。
回路２３１ｇは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０）”であるときに限り“１”の信号ｇ４を出力し、それ以外のときに“０”の信号ｇ４を出力する。
回路２３１ｈは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０）”であるときに限り“１”の信号ｈ４を出力し、それ以外のときに“０”の信号ｈ４を出力する。
回路２３１ｇは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０）”であるときに限り“１”の信号ｇ４を出力し、それ以外のときに“０”の信号ｇ４を出力する。
回路２３１ｈは、“（Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０，０，０）”であるときに限り“１”の信号ｈ４を出力し、それ以外のときに“０”の信号ｈ４を出力する。
【0112】
論理和回路２３２は、信号ａ４～ｅ４の論理和信号を信号Ａ４として生成及び出力する。信号ａ４、ｂ４、ｃ４、ｄ４及びｅ４の何れかが“１”の値を有するときにのみ信号Ａ４は“１”の値を持ち、それ以外のときにおいて信号Ａ４は“０”の値を持つ。回路２３１ａ～２３１ｅ及び２３２により、現在のカウント値ＣＶが第１数値パターンに該当するかが判定される。現在のカウント値ＣＶが第１数値パターンに該当する場合にのみ（換言すれば条件Ｃｄ１を満たす場合にのみ）信号Ａ４の値が“１”となる。
【0113】
論理和回路２３３は、信号ｆ４～ｈ４の論理和信号を信号Ｂ４として生成及び出力する。信号ｆ４、ｇ４及びｈ４の何れかが“１”の値を有するときにのみ信号Ｂ４は“１”の値を持ち、それ以外のときにおいて信号Ｂ４は“０”の値を持つ。回路２３１ｆ～２３１ｈ及び２３３により、現在のカウント値ＣＶが第２数値パターンに該当するかが判定される。現在のカウント値ＣＶが第２数値パターンに該当する場合にのみ（換言すれば条件Ｃｄ２を満たす場合にのみ）信号Ｂ４の値が“１”となる。
【0114】
決定回路２４０は回路２４１及び２４２と論理積回路２４３及び２４４と論理和回路２４５を備える。回路２４１は現在のパリティ値ＰＲＴに基づき信号Ｃ４を生成及び出力する。回路２４２は現在のパリティ値ＰＲＴに基づき信号Ｄ４を生成及び出力する。現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。回路２４１は、現在のパリティ値ＰＲＴが“０”であるときに“１”の信号Ｃ４を出力し、現在のパリティ値ＰＲＴが“１”であるときに“０”の信号Ｃ４を出力する。回路２４２は、現在のパリティ値ＰＲＴが“１”であるときに“１”の信号Ｄ４を出力し、現在のパリティ値ＰＲＴが“０”であるときに“０”の信号Ｄ４を出力する。
【0115】
論理積回路２４３は、信号Ａ４及びＣ４の論理積信号を信号Ｅ４として生成及び出力する。信号Ａ４及びＣ４の双方が“１”の値を有するときにのみ信号Ｅ４は“１”の値を持ち、それ以外のときにおいて信号Ｅ４は“０”の値を持つ。論理積回路２４４は、信号Ｂ４及びＤ４の論理積信号を信号Ｆ４として生成及び出力する。信号Ｂ４及びＤ４の双方が“１”の値を有するときにのみ信号Ｆ４は“１”の値を持ち、それ以外のときにおいて信号Ｆ４は“０”の値を持つ。論理和回路２４５は、信号Ｅ４及びＦ４の論理和信号を信号Ｇ４として生成及び出力する。信号Ｅ４及びＦ４の何れかが“１”の値を有するときにのみ信号Ｇ４は“１”の値を持ち、それ以外のときにおいて信号Ｇ４は“０”の値を持つ。実施例ＥＸ２＿２において信号Ｇ４の値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ４の値にて更新される。
【0116】
［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。実施例ＥＸ２＿１及びＥＸ２＿２に示した構成においては、カウント値ＣＶの更新に際し、更新前のカウント値ＣＶが第１数値パターンに該当するかを判定する処理（以下、判定処理β１と称する）と、更新前のカウント値ＣＶが第２数値パターンに該当するかを判定する処理（以下、判定処理β２と称する）と、を別個に実行する。実施例ＥＸ２＿１に示した構成（図１９）においては、判定処理β１による判定結果が信号Ａ３にて示され、判定処理β２による判定結果が信号Ｂ３にて示される。但し、判定処理β１及びβ２の内、判定処理β１のみ行うことで演算値ＮＥＸＴ（図１及び図１９参照）が導出されるようにしても良い。
実施例ＥＸ２＿３を説明する。実施例ＥＸ２＿１及びＥＸ２＿２に示した構成においては、カウント値ＣＶの更新に際し、更新前のカウント値ＣＶが第１数値パターンに該当するかを判定する処理（以下、判定処理β１と称する）と、更新前のカウント値ＣＶが第２数値パターンに該当するかを判定する処理（以下、判定処理β２と称する）と、を別個に実行する。実施例ＥＸ２＿１に示した構成（図１９）においては、判定処理β１による判定結果が信号Ａ３にて示され、判定処理β２による判定結果が信号Ｂ３にて示される。但し、判定処理β１及びβ２の内、判定処理β１のみ行うことで演算値ＮＥＸＴ（図１及び図１９参照）が導出されるようにしても良い。
【0117】
図２１に実施例ＥＸ２＿３に係る判定回路２１０＿Ａ及び決定回路２２０＿Ａを示す。実施例ＥＸ２＿３では、判定回路２１０＿Ａ及び決定回路２２０＿Ａを図５の判定回路１１及び決定回路１２として用いることができる。図２１の構成は図１９の構成を変形したものに相当する。
【0118】
判定回路２１０＿Ａは、図１９の判定回路２１０の内、判定処理β１を行う回路のみを有する。即ち、判定回路２１０＿Ａは上述の回路２１１ａ～２１１ｄ及び２１２のみを有する。回路２１１ａ～２１１ｄ及び２１２の動作は実施例ＥＸ２＿１で示した通りである。従って、更新前のカウント値ＣＶに相当する現在のカウント値ＣＶが第１数値パターンに該当する場合にのみ（換言すれば条件Ｃｄ１を満たす場合にのみ）信号Ａ３の値が“１”となる。
【0119】
決定回路２２０＿Ａは否定回路２２６＿Ａ及びセレクタ２２７＿Ａを有する。否定回路２２６＿Ａは、現在のパリティ値ＰＲＴを有する信号Ｈ３＿Ａの反転信号である信号Ｉ３＿Ａを生成及び出力する。現在のパリティ値ＰＲＴが“１”であれば信号Ｉ３＿Ａは“０”の値を有し、現在のパリティ値ＰＲＴが“０”であれば信号Ｉ３＿Ａは“１”の値を有する。上述したように、現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。
【0120】
セレクタ２２７＿Ａは、判定回路２１０＿Ａからの信号Ａ３に応じて信号Ｈ３＿Ａ又はＩ３＿Ａを信号Ｇ３＿Ａとして出力する。具体的には、セレクタ２２７＿Ａは、信号Ａ３が“１”の値を有するときには信号Ｉ３＿Ａを信号Ｇ３＿Ａとして出力し、信号Ａ３が“０”の値を有するときには信号Ｈ３＿Ａを信号Ｇ３＿Ａとして出力する。実施例ＥＸ２＿３において信号Ｇ３＿Ａの値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ３＿Ａの値にて更新される。
【0121】
故に、図２１の構成が採用される場合、更新前のカウント値ＣＶが第１数値パターンに該当するときには（即ち“Ａ３＝１”のときには）信号ＣＬＫのアップエッジを契機にパリティ値ＰＲＴが変化し、更新前のカウント値ＣＶが第１数値パターンに該当しないときには（即ち“Ａ３＝０”のときには）信号ＣＬＫにアップエッジが生じてもパリティ値ＰＲＴは変化しない。更新前のカウント値ＣＶが第１数値パターンに該当しないことは、更新前のカウント値ＣＶが第２数値パターンに該当することを意味するからである。
【0122】
バイナリカウンタ１が８ビットのダウンカウンタであることが想定して実施例ＥＸ２＿３に係る構成を説明したが、ダウンカウンタのビット数が８ビット以外でも実施例ＥＸ２＿３に係る構成を適用可能である。即ち例えば“Ｎ＝７”のダウンカウンタを構成する場合、図２０の構成を基準に、信号Ａ４を生成するための回路のみを判定回路２３０を設け且つ決定回路２４０にて信号Ａ４と現在のパリティ値ＰＲＴとに基づき演算値ＮＥＸＴが導出されるよう変形すれば良い。図２２の判定回路２３０＿Ａ及び決定回路２４０＿Ａは当該変形後の判定回路２３０及び決定回路２４０であり、決定回路２４０＿Ａから演算値ＮＥＸＴを有する信号Ｇ４＿Ａが出力される。
【0123】
【0124】
図２３に実施例ＥＸ２＿４に係る判定回路２１０＿Ｂ及び決定回路２２０＿Ｂを示す。実施例ＥＸ２＿４では、判定回路２１０＿Ｂ及び決定回路２２０＿Ｂを図５の判定回路１１及び決定回路１２として用いることができる。図２３の構成は図１９の構成を変形したものに相当する。
【0125】
判定回路２１０＿Ｂは、図１９の判定回路２１０の内、判定処理β２を行う回路のみを有する。即ち、判定回路２１０＿Ｂは上述の回路２１１ｅ～２１１ｉ及び２１３のみを有する。回路２１１ｅ～２１１ｉ及び２１３の動作は実施例ＥＸ２＿１で示した通りである。従って、更新前のカウント値ＣＶに相当する現在のカウント値ＣＶが第２数値パターンに該当する場合にのみ（換言すれば条件Ｃｄ２を満たす場合にのみ）信号Ｂ３の値が“１”となる。
【0126】
決定回路２２０＿Ｂは否定回路２２６＿Ｂ及びセレクタ２２７＿Ｂを有する。否定回路２２６＿Ｂは、現在のパリティ値ＰＲＴを有する信号Ｈ３＿Ｂの反転信号である信号Ｉ３＿Ｂを生成及び出力する。現在のパリティ値ＰＲＴが“１”であれば信号Ｉ３＿Ｂは“０”の値を有し、現在のパリティ値ＰＲＴが“０”であれば信号Ｉ３＿Ｂは“１”の値を有する。上述したように、現在のパリティ値ＰＲＴはカウント値ＣＶの更新前におけるパリティ値ＰＲＴに相当する。
【0127】
セレクタ２２７＿Ｂは、判定回路２１０＿Ｂからの信号Ｂ３に応じて信号Ｈ３＿Ｂ又はＩ３＿Ｂを信号Ｇ３＿Ｂとして出力する。具体的には、セレクタ２２７＿Ｂは、信号Ｂ３が“１”の値を有するときには信号Ｈ３＿Ｂを信号Ｇ３＿Ｂとして出力し、信号Ｂ３が“０”の値を有するときには信号Ｉ３＿Ｂを信号Ｇ３＿Ｂとして出力する。実施例ＥＸ２＿４において信号Ｇ３＿Ｂの値が演算値ＮＥＸＴである。即ち、次回に信号ＣＬＫにアップエッジが生じたとき、パリティ値ＰＲＴは信号Ｇ３＿Ｂの値にて更新される。
【0128】
故に、図２３の構成が採用される場合、更新前のカウント値ＣＶが第２数値パターンに該当するときには（即ち“Ｂ３＝１”のときには）アップエッジが生じてもパリティ値ＰＲＴは変化せず、更新前のカウント値ＣＶが第２数値パターンに該当しないときには（即ち“Ｂ３＝０”のときには）信号ＣＬＫのアップエッジを契機にパリティ値ＰＲＴが変化する。更新前のカウント値ＣＶが第２数値パターンに該当しないことは、更新前のカウント値ＣＶが第１数値パターンに該当することを意味するからである。
【0129】
バイナリカウンタ１が８ビットのダウンカウンタであることが想定して実施例ＥＸ２＿４に係る構成を説明したが、ダウンカウンタのビット数が８ビット以外でも実施例ＥＸ２＿４に係る構成を適用可能である。例えば“Ｎ＝７”のダウンカウンタを構成する場合、図２０の構成を基準に、信号Ｂ４を生成するための回路のみを判定回路２３０を設け且つ決定回路２４０にて信号Ｂ４と現在のパリティ値ＰＲＴとに基づき演算値ＮＥＸＴが導出されるよう変形すれば良い。図２４の判定回路２３０＿Ｂ及び決定回路２４０＿Ｂは当該変形後の判定回路２３０及び決定回路２４０であり、決定回路２４０＿Ｂから演算値ＮＥＸＴを有する信号Ｇ４＿Ｂが出力される。
【0130】
［実施例ＥＸ２＿５］
実施例ＥＸ２＿５を説明する。第２実施形態における上述の各説明では、カウント値ＣＶが０まで減少可能であって、“ＣＶ＝０”であるときに信号ＣＬＫにアップエッジが生じるとカウント値ＣＶが規定値の“２Ｎ－１”に設定及び更新されることが想定されている。カウント値ＣＶが規定値に設定される処理をリセット処理と称する。実施例ＥＸ２＿５に係るリセット処理において規定値は“２Ｎ－１”である。
実施例ＥＸ２＿５を説明する。第２実施形態における上述の各説明では、カウント値ＣＶが０まで減少可能であって、“ＣＶ＝０”であるときに信号ＣＬＫにアップエッジが生じるとカウント値ＣＶが規定値の“２Ｎ－１”に設定及び更新されることが想定されている。カウント値ＣＶが規定値に設定される処理をリセット処理と称する。実施例ＥＸ２＿５に係るリセット処理において規定値は“２Ｎ－１”である。
【0131】
設計によっては、カウント値ＣＶが０に達する前にリセット処理を行う場合がある。実施例ＥＸ２＿５では、カウント値ＣＶが０に達する前にリセット処理が行われるものとする。実施例ＥＸ２＿５に係るカウント回路２は、カウント値ＣＶが所定のリセット値ＣＲＳＴ２を有する状態でカウントダウン処理が行われるとき、カウント値ＣＶに規定値（２Ｎ－１）を設定するリセット処理を実行する。リセット値ＣＲＳＴ２は０より大きい、即ち、ビットｂ［０］～ｂ［Ｎ－１］が全て０の値を有するときのカウント値ＣＶよりも大きい。
【0132】
具体的には、実施例ＥＸ２＿５に係る処理回路４は、“ＣＶ＝ＣＲＳＴ２”であるときに“ＩＶ＝２Ｎ－１”の入力値ＩＶを出力すれば良い。これにより“ＣＶ＝ＣＲＳＴ２”であるときに信号ＣＬＫにアップエッジが生じると、カウント値ＣＶがリセット値ＣＲＳＴ２から規定値（２Ｎ－１）に更新される。
【0133】
但し、カウント値ＣＶが０に達する前にリセット処理を行う場合、“ＣＶ＝ＣＲＳＴ２”であるときの対象数ＴＧによっては、回路追加が必要となる。必要な回路の追加方法は実施例ＥＸ１＿５と同様であるため、図示を省略する。
【0134】
例えば、“Ｎ＝８”である場合において、リセット値ＣＲＳＴ２が２進数表記で“１１０１０１００”であるケースＣＳ２＿３ｂを考える。ケースＣＳ２＿３ｂでは、カウント値ＣＶが２進数表記で“１１０１０１００”である状態からリセット処理により２進数表記で“１１１１１１１１”である状態に更新されるとき、対象数ＴＧの偶奇性は変化しない。故にケースＣＳ２＿３ｂに係る回路２１１ｂは、“（Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０）”が成立し且つ“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］）＝（１，１，０，１，０）”が不成立のときに限り“１”の信号ｂ３を出力し、それ以外のときに“０”の信号ｂ３を出力するよう、変形される（図１９参照）。更に、ケースＣＳ２＿３ｂでは、信号ｅ３～ｉ３の何れかが“１”の値を有するときだけではなく、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，０，１，０，１，０，０）”の成立時にも信号Ｂ３に“１”持たせる回路が判定回路２１０に追加される。結果、ケースＣＳ２＿３ｂでは、“１１０１０１００”のカウント値ＣＶは第１数値パターンに該当しない（条件Ｃｄ１を成立させない）と判定され且つ第２数値パターンに該当する（条件Ｃｄ２を成立させる）と判定される。そうすると、ケースＣＳ２＿３ｂにおいて、カウント値ＣＶが２進数表記で“１１０１０１００”から“１１１１１１１１”へと更新される直前にて“（Ａ３，Ｂ３，Ｃ３，Ｄ３）＝（０，１，１，０）”となるので、更新前後間においてパリティ値ＰＲＴは変化しない。
【0135】
また例えば、“Ｎ＝８”である場合において、リセット値ＣＲＳＴ２が２進数表記で“１１００１０００”であるケースＣＳ２＿３ｄを考える。ケースＣＳ２＿３ｄでは、カウント値ＣＶが２進数表記で“１１００１０００”である状態からリセット処理により２進数表記で“１１１１１１１１”である状態に更新されるとき、対象数ＴＧの偶奇性が変化する（奇数から偶数へと変化する）。故にケースＣＳ２＿３ｄに係る回路２１１ｆは、“（Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，０，０，０）”が成立し且つ“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］）＝（１，１，０，０）が不成立のときに限り“１”の信号ｆ３を出力し、それ以外のときに“０”の信号ｆ３を出力するよう、変形される（図１９参照）。更に、ケースＣＳ２＿３ｄでは、信号ａ３～ｄ３の何れかが“１”の値を有するときだけではなく、“（Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］）＝（１，１，０，０，１，０，０，０）”の成立時にも信号Ａ３に“１”持たせる回路が判定回路２１０に追加される。結果、ケースＣＳ２＿３ｄでは、“１１００１０００”のカウント値ＣＶは第２数値パターンに該当しない（条件Ｃｄ２を成立させない）と判定され且つ第１数値パターンに該当する（条件Ｃｄ１を成立させる）と判定される。そうすると、ケースＣＳ２＿３ｄにおいて、カウント値ＣＶが２進数表記で“１１００１０００”から“１１１１１１１１”へと更新される直前にて“（Ａ３，Ｂ３，Ｃ３，Ｄ３）＝（１，０，０，１）”となるので、更新によりパリティ値ＰＲＴは変化する。
【0136】
このように、実施例ＥＸ２＿５に係る判定回路１１は、更新前におけるカウント値ＣＶが第１数値パターン又は第２数値パターンに該当するかを判定するにあたり、必要に応じて、更新前におけるカウント値ＣＶとリセット値ＣＲＳＴ２との関係（一致性）を考慮する。
【0137】
＜＜第３実施形態＞＞
第３実施形態を説明する。第３実施形態に係るバイナリカウンタ１はＮビットのアップダウンカウンタである。第３実施形態に係る処理回路４はカウントアップ処理又はカウントダウン処理を選択的に実行する。第３実施形態に係るバイナリカウンタ１は、カウントアップモード及びカウントダウンモードの何れかの動作モードにて動作する。バイナリカウンタ１に供給されるモード指定信号に基づき動作モードが決定されても良いし、バイナリカウンタ１に設けられるメモリ内のモード指定データに基づき動作モードが決定されても良い。
第３実施形態を説明する。第３実施形態に係るバイナリカウンタ１はＮビットのアップダウンカウンタである。第３実施形態に係る処理回路４はカウントアップ処理又はカウントダウン処理を選択的に実行する。第３実施形態に係るバイナリカウンタ１は、カウントアップモード及びカウントダウンモードの何れかの動作モードにて動作する。バイナリカウンタ１に供給されるモード指定信号に基づき動作モードが決定されても良いし、バイナリカウンタ１に設けられるメモリ内のモード指定データに基づき動作モードが決定されても良い。
【0138】
カウントアップモードにおけるバイナリカウンタ１は、カウントアップ処理によりカウント値ＣＶを１ずつ増加させるＮビットのアップカウンタとして動作する。カウントダウンモードにおけるバイナリカウンタ１は、カウントダウン処理によりカウント値ＣＶを１ずつ減少させるＮビットのダウンカウンタとして動作する。
【0139】
カウントアップモードにおけるカウント回路２の動作は第１実施形態におけるそれと同じである。従って、カウントアップモードにおいて処理回路４はカウントアップ処理を行う。カウントアップモードにおいて、処理回路４は、“ＩＶ＝ＣＶ＋１”が成立するようカウント値ＣＶに基づき入力値ＩＶを生成する。故に、カウントアップモードでは信号ＣＬＫのアップエッジが生じるごとにカウント値ＣＶが１ずつ増加してゆく。但し、カウントアップモードにおける処理回路４は、“ＣＶ＝２Ｎ－１”が成立するときには、オーバーフロー処理により“ＩＶ＝０”を成立させる入力値ＩＶを生成する（即ち、バイナリ値Ｅ［０］～Ｅ［Ｎ－１］の全てに０を設定する）。故に、カウントアップモードにおいて、“ＣＶ＝２Ｎ－１”が成立する状態にて信号ＣＬＫにアップエッジが生じると、カウント値ＣＶは（２Ｎ－１）からカウント値ＣＶが取り得る最小値（即ち０）に変化する。
【0140】
カウントダウンモードにおけるカウント回路２の動作は第２実施形態におけるそれと同じである。従って、カウントダウンモードにおいて処理回路４はカウントダウン処理を行う。カウントダウンモードにおいて、処理回路４は、“ＩＶ＝ＣＶ－１”が成立するようカウント値ＣＶに基づき入力値ＩＶを生成する。故に、カウントダウンモードでは信号ＣＬＫのアップエッジが生じるごとにカウント値ＣＶが１ずつ減少してゆく。但し、カウントダウンモードにおける処理回路４は、“ＣＶ＝０”が成立するときには、アンダーフロー処理により“ＩＶ＝２Ｎ－１”を成立させる入力値ＩＶを生成する（即ち、バイナリ値Ｅ［０］～Ｅ［Ｎ－１］の全てに１を設定する）。故に、カウントダウンモードにおいて、“ＣＶ＝０”が成立する状態にて信号ＣＬＫにアップエッジが生じると、カウント値ＣＶは０からカウント値ＣＶが取り得る最大値（即ち２Ｎ－１）に変化する。
【0141】
カウントアップモードにおけるパリティビット生成回路６の動作は第１実施形態におけるそれと同じである。カウントダウンモードにおけるパリティビット生成回路６の動作は第２実施形態におけるそれと同じである。実際には例えば、第１実施形態におけるパリティ演算回路７及び第２実施形態におけるパリティ演算回路７を第１及び第２パリティ演算回路としてパリティビット生成回路６に設けておき、カウントアップモードにおいては第１パリティ演算回路を用いて、カウントダウンモードにおいては第２パリティ演算回路を用いて、パリティ値ＰＲＴを導出すれば良い。第３実施形態における面積削減効果は第１又は第２実施形態のそれより小さいものの、ビット数の増大につれて面積削減効果が顕著となる。
【0142】
カウントアップモードにおいて、第３実施形態に係る判定回路１１は、更新前のカウント値ＣＶのビット列が上述の条件Ｃｕ１（図７参照）を満たすか否かに基づき更新前のカウント値ＣＶが第１数値パターンに該当するかを判定でき、条件Ｃｕ１の成立時に更新前のカウント値ＣＶが第１数値パターンに該当すると判定すれば良い。第１数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。カウントアップモードにおいて、第３実施形態に係る判定回路１１は、更新前のカウント値ＣＶのビット列が上述の条件Ｃｕ２（図７参照）を満たすか否かに基づき更新前のカウント値ＣＶが第２数値パターンに該当するかを判定でき、条件Ｃｕ２の成立時に更新前のカウント値ＣＶが第２数値パターンに該当すると判定すれば良い。第２数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。
【0143】
同様に、カウントダウンモードにおいて、第３実施形態に係る判定回路１１は、更新前のカウント値ＣＶのビット列が上述の条件Ｃｄ１（図１８参照）を満たすか否かに基づき更新前のカウント値ＣＶが第１数値パターンに該当するかを判定でき、条件Ｃｄ１の成立時に更新前のカウント値ＣＶが第１数値パターンに該当すると判定すれば良い。第１数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。カウントダウンモードにおいて、第３実施形態に係る判定回路１１は、更新前のカウント値ＣＶのビット列が上述の条件Ｃｄ２（図１８参照）を満たすか否かに基づき更新前のカウント値ＣＶが第２数値パターンに該当するかを判定でき、条件Ｃｄ２の成立時に更新前のカウント値ＣＶが第２数値パターンに該当すると判定すれば良い。第２数値パターンの該当時におけるパリティ値ＰＲＴの更新方法は上述した通りである（図６参照）。
【0144】
第３実施形態は、以下の実施例ＥＸ３＿１～ＥＸ３＿５を含む。第３実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ３＿１～ＥＸ３＿５に適用される。但し、各実施例において、第３実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ３＿１～ＥＸ３＿５の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0145】
［実施例ＥＸ３＿１］
実施例ＥＸ３＿１を説明する。実施例ＥＸ３＿１では、バイナリカウンタ１が８ビットのアップダウンカウンタであることが想定される（即ち“Ｎ＝８”である）。実施例ＥＸ１＿１及びＥＸ２＿１の組み合わせにより、８ビットのアップダウンカウンタ用のパリティビット生成回路６を構成できる。
実施例ＥＸ３＿１を説明する。実施例ＥＸ３＿１では、バイナリカウンタ１が８ビットのアップダウンカウンタであることが想定される（即ち“Ｎ＝８”である）。実施例ＥＸ１＿１及びＥＸ２＿１の組み合わせにより、８ビットのアップダウンカウンタ用のパリティビット生成回路６を構成できる。
【0146】
図２５に実施例ＥＸ３＿１に係るパリティビット生成回路６の構成を示す。実施例ＥＸ３＿１に係るパリティビット生成回路６は、実施例ＥＸ１＿１における判定回路１１０及び決定回路１２０（図８参照）と、実施例ＥＸ２＿１における判定回路２１０及び決定回路２２０（図１９参照）と、セレクタ３３０と、ＦＦ８と、を備える。実施例ＥＸ３＿１では、判定回路１１０及び２１０により判定回路１１が構成され、決定回路１２０及び２２０により決定回路１２が構成される（図５も参照）。
【0147】
セレクタ３３０は、モード選択信号ＭＯＤＥに応じて、決定回路１２０から供給される信号Ｇ１の値又は決定回路２２０から供給される信号Ｇ３の値を演算値ＮＥＸＴとして出力する。モード選択信号ＭＯＤＥはバイナリカウンタ１の動作モードを表す信号である。バイナリカウンタ１の動作モードがカウントアップモードに設定されているとき、セレクタ３３０は信号Ｇ１の値を演算値ＮＥＸＴとして出力する。バイナリカウンタ１の動作モードがカウントダウンモードに設定されているとき、セレクタ３３０は信号Ｇ３の値を演算値ＮＥＸＴとして出力する。ＦＦ８に対してセレクタ３３０からの演算値ＮＥＸＴが入力される。ＦＦ８は信号ＣＬＫのアップエッジを契機に自身への入力値（従って演算値ＮＥＸＴ）を取り込み、自身の記憶値を取り込んだ値にて更新する。ＦＦ８は自身の記憶値をパリティ値ＰＲＴとして出力する。ＦＦ８から出力されるパリティ値ＰＲＴは決定回路１２０及び２２０に帰還入力される。
【0148】
これにより、カウントアップモードでは実施例ＥＸ１＿１と同じ動作にてパリティ値ＰＲＴが導出され、カウントダウンモードでは実施例ＥＸ２＿１と同じ動作にてパリティ値ＰＲＴが導出される。
【0149】
［実施例ＥＸ３＿２］
実施例ＥＸ３＿２を説明する。実施例ＥＸ３＿２では、バイナリカウンタ１が７ビットのアップダウンカウンタであることが想定される（即ち“Ｎ＝７”である）。実施例ＥＸ１＿２及びＥＸ２＿２の組み合わせにより、７ビットのアップダウンカウンタ用のパリティビット生成回路６を構成できる。
実施例ＥＸ３＿２を説明する。実施例ＥＸ３＿２では、バイナリカウンタ１が７ビットのアップダウンカウンタであることが想定される（即ち“Ｎ＝７”である）。実施例ＥＸ１＿２及びＥＸ２＿２の組み合わせにより、７ビットのアップダウンカウンタ用のパリティビット生成回路６を構成できる。
【0150】
図２６に実施例ＥＸ３＿２に係るパリティビット生成回路６の構成を示す。実施例ＥＸ３＿２に係るパリティビット生成回路６は、実施例ＥＸ１＿２における判定回路１３０及び決定回路１４０（図９参照）と、実施例ＥＸ２＿２における判定回路２３０及び決定回路２４０（図２０参照）と、セレクタ３５０と、ＦＦ８と、を備える。実施例ＥＸ３＿２では、判定回路１３０及び２３０により判定回路１１が構成され、決定回路１４０及び２４０により決定回路１２が構成される（図５も参照）。
【0151】
セレクタ３５０は、モード選択信号ＭＯＤＥに応じて、決定回路１４０から供給される信号Ｇ２の値又は決定回路２４０から供給される信号Ｇ４の値を演算値ＮＥＸＴとして出力する。モード選択信号ＭＯＤＥはバイナリカウンタ１の動作モードを表す信号である。バイナリカウンタ１の動作モードがカウントアップモードに設定されているとき、セレクタ３５０は信号Ｇ２の値を演算値ＮＥＸＴとして出力する。バイナリカウンタ１の動作モードがカウントダウンモードに設定されているとき、セレクタ３５０は信号Ｇ４の値を演算値ＮＥＸＴとして出力する。ＦＦ８に対してセレクタ３５０からの演算値ＮＥＸＴが入力される。ＦＦ８は信号ＣＬＫのアップエッジを契機に自身への入力値（従って演算値ＮＥＸＴ）を取り込み、自身の記憶値を取り込んだ値にて更新する。ＦＦ８は自身の記憶値をパリティ値ＰＲＴとして出力する。ＦＦ８から出力されるパリティ値ＰＲＴは決定回路１４０及び２４０に帰還入力される。
【0152】
これにより、カウントアップモードでは実施例ＥＸ１＿２と同じ動作にてパリティ値ＰＲＴが導出され、カウントダウンモードでは実施例ＥＸ２＿２と同じ動作にてパリティ値ＰＲＴが導出される。
【0153】
［実施例ＥＸ３＿３］
実施例ＥＸ３＿３を説明する。アップダウンカウンタに対しても実施例ＥＸ１＿３又はＥＸ２＿３に示した構成を採用できる。即ちアップダウンカウンタにおいて、カウントアップモードでは上述の判定処理α１及びα２の内、判定処理α１のみを行い、カウントダウンモードでは上述の判定処理β１及びβ２の内、判定処理β１のみを行うようにしても良い。
実施例ＥＸ３＿３を説明する。アップダウンカウンタに対しても実施例ＥＸ１＿３又はＥＸ２＿３に示した構成を採用できる。即ちアップダウンカウンタにおいて、カウントアップモードでは上述の判定処理α１及びα２の内、判定処理α１のみを行い、カウントダウンモードでは上述の判定処理β１及びβ２の内、判定処理β１のみを行うようにしても良い。
【0154】
従って、“Ｎ＝８”が想定された図２５の構成において、判定回路１１０及び決定回路１２０として図１２の判定回路１１０＿Ａ及び決定回路１２０＿Ａを用い、決定回路１２０＿Ａの出力信号Ｇ１＿Ａを信号Ｇ１としてセレクタ３３０に供給して良い。また図２５の構成において、判定回路２１０及び決定回路２２０として図２１の判定回路２１０＿Ａ及び決定回路２２０＿Ａを用い、決定回路２２０＿Ａの出力信号Ｇ３＿Ａを信号Ｇ３としてセレクタ３３０に供給して良い。
【0155】
同様に、“Ｎ＝７”が想定された図２６の構成において、判定回路１３０及び決定回路１４０として図１３の判定回路１３０＿Ａ及び決定回路１４０＿Ａを用い、決定回路１４０＿Ａの出力信号Ｇ２＿Ａを信号Ｇ２としてセレクタ３５０に供給して良い。また図２６の構成において、判定回路２３０及び決定回路２４０として図２２の判定回路２３０＿Ａ及び決定回路２４０＿Ａを用い、決定回路２４０＿Ａの出力信号Ｇ４＿Ａを信号Ｇ４としてセレクタ３５０に供給して良い。
【0156】
［実施例ＥＸ３＿４］
実施例ＥＸ３＿４を説明する。アップダウンカウンタに対しても実施例ＥＸ１＿４又はＥＸ２＿４に示した構成を採用できる。即ちアップダウンカウンタにおいて、カウントアップモードでは上述の判定処理α１及びα２の内、判定処理α２のみを行い、カウントダウンモードでは上述の判定処理β１及びβ２の内、判定処理β２のみを行うようにしても良い。
実施例ＥＸ３＿４を説明する。アップダウンカウンタに対しても実施例ＥＸ１＿４又はＥＸ２＿４に示した構成を採用できる。即ちアップダウンカウンタにおいて、カウントアップモードでは上述の判定処理α１及びα２の内、判定処理α２のみを行い、カウントダウンモードでは上述の判定処理β１及びβ２の内、判定処理β２のみを行うようにしても良い。
【0157】
従って、“Ｎ＝８”が想定された図２５の構成において、判定回路１１０及び決定回路１２０として図１４の判定回路１１０＿Ｂ及び決定回路１２０＿Ｂを用い、決定回路１２０＿Ｂの出力信号Ｇ１＿Ｂを信号Ｇ１としてセレクタ３３０に供給して良い。また図２５の構成において、判定回路２１０及び決定回路２２０として図２３の判定回路２１０＿Ｂ及び決定回路２２０＿Ｂを用い、決定回路２２０＿Ｂの出力信号Ｇ３＿Ｂを信号Ｇ３としてセレクタ３３０に供給して良い。
【0158】
同様に、“Ｎ＝７”が想定された図２６の構成において、判定回路１３０及び決定回路１４０として図１５の判定回路１３０＿Ｂ及び決定回路１４０＿Ｂを用い、決定回路１４０＿Ｂの出力信号Ｇ２＿Ｂを信号Ｇ２としてセレクタ３５０に供給して良い。また図２６の構成において、判定回路２３０及び決定回路２４０として図２４の判定回路２３０＿Ｂ及び決定回路２４０＿Ｂを用い、決定回路２４０＿Ｂの出力信号Ｇ４＿Ｂを信号Ｇ４としてセレクタ３５０に供給して良い。
【0159】
［実施例ＥＸ３＿５］
実施例ＥＸ３＿５を説明する。アップダウンカウンタに対しても実施例ＥＸ１＿５又はＥＸ２＿５に示したリセット処理を適用できる。バイナリカウンタ１がカウントアップモードで動作するときにおいてリセット処理が実行されるのであれば、実施例ＥＸ１＿５に示した方法に従ってパリティ値ＰＲＴを生成するための回路を適宜変形すれば良い。バイナリカウンタ１がカウントダウンモードで動作するときにおいてリセット処理が実行されるのであれば、実施例ＥＸ２＿５に示した方法に従ってパリティ値ＰＲＴを生成するための回路を適宜変形すれば良い。
実施例ＥＸ３＿５を説明する。アップダウンカウンタに対しても実施例ＥＸ１＿５又はＥＸ２＿５に示したリセット処理を適用できる。バイナリカウンタ１がカウントアップモードで動作するときにおいてリセット処理が実行されるのであれば、実施例ＥＸ１＿５に示した方法に従ってパリティ値ＰＲＴを生成するための回路を適宜変形すれば良い。バイナリカウンタ１がカウントダウンモードで動作するときにおいてリセット処理が実行されるのであれば、実施例ＥＸ２＿５に示した方法に従ってパリティ値ＰＲＴを生成するための回路を適宜変形すれば良い。
【0160】
＜＜変形等＞＞
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
【0161】
本開示において、パリティビットが有するパリティ値ＰＲＴは“０”又は“１”の値を有する。上述の各実施形態では、“０”のパリティ値ＰＲＴを対象数ＴＧが偶数であることに対応付け且つ“１”のパリティ値ＰＲＴを対象数ＴＧが奇数であることに対応付けているが、それらの関係は逆であっても良い。即ち、“０”のパリティ値ＰＲＴは対象数ＴＧが奇数であることを指し示し、且つ、“１”のパリティ値ＰＲＴは対象数ＴＧが偶数であることを指し示すようにしても良い。
【0162】
カウントアップ処理にてカウント値ＣＶを１ずつ増大させる構成を上述したが、カウントアップ処理にてカウント値ＣＶをｍずつ増大させる構成に対して本開示に係る技術を適用しても良い。同様に、カウントダウン処理にてカウント値ＣＶを１ずつ減少させる構成を上述したが、カウントダウン処理にてカウント値ＣＶをｍずつ減少させる構成に対して本開示に係る技術を適用しても良い。ｍは２以上の任意の整数を表す。
【0163】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0164】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0165】
本開示の一側面に係るパリティビット生成回路は、カウントアップ処理又はカウントダウン処理によりカウント値（ＣＶ）を更新するバイナリカウンタ（１）のパリティビットを生成するパリティビット生成回路（６）であって、前記パリティビットの値（ＰＲＴ）は、前記カウント値の全ビットの内、１の値を有するビットの総数の偶奇性を表し、前記カウント値の更新前における前記パリティビットの値と、前記カウント値の更新前における前記カウント値の各ビットの値と、に基づき、前記カウント値の更新後における前記パリティビットの値を決定する構成（第１の構成）である。
【0166】
これにより、小さなサイズでバイナリカウンタのパリティビットを生成することができる。
【0167】
上記第１の構成に係るパリティビット生成回路において、更新前における前記カウント値が所定の第１数値パターンに該当するかの判定及び更新前における前記カウント値が所定の第２数値パターンに該当するかの判定の内、少なくとも一方を行うよう構成された判定回路（１１）と、前記カウント値の更新前における前記パリティビットの値と、前記判定回路の判定結果と、に基づき、前記カウント値の更新後における前記パリティビットの値を決定するよう構成された決定回路（１２）と、を備える構成（第２の構成）であっても良い。
【0168】
上記第２の構成に係るパリティビット生成回路において、更新前における前記カウント値が前記第１数値パターンに該当する場合において前記カウント値が更新されるとき前記偶奇性が変化し、更新前における前記カウント値が前記第２数値パターンに該当する場合において前記カウント値が更新されるとき前記偶奇性は不変である構成（第３の構成）であっても良い。
【0169】
上記第３の構成に係るパリティビット生成回路において、前記パリティビットは第１の値（例えば“０”）又は第２の値（例えば“１”）を有し、前記第１の値を有する前記パリティビットは、前記カウント値の全ビットの内、１の値を有するビットの総数が偶数であることを表し、前記第２の値を有する前記パリティビットは、前記カウント値の全ビットの内、１の値を有するビットの総数が奇数であることを表し、
図６の第１ケース：前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第１の値から前記第２の値に変更し、
図６の第２ケース：前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第２の値から前記第１の値に変更し、
図６の第３ケース：前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第１の値にて維持し、
図６の第４ケース：前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第２の値にて維持する構成（第４の構成）であっても良い。
尚、第１の値に対して“０”が対応付けられ且つ第２の値に対して“１”が対応付けられても良いし、第１の値に対して“１”が対応付けられ且つ第２の値に対して“０”が対応付けられても良い。
図６の第１ケース：前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第１の値から前記第２の値に変更し、
図６の第２ケース：前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第１数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新に伴って前記パリティビットの値を前記第２の値から前記第１の値に変更し、
図６の第３ケース：前記カウント値の更新前における前記パリティビットが前記第１の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第１の値にて維持し、
図６の第４ケース：前記カウント値の更新前における前記パリティビットが前記第２の値を有し且つ更新前における前記カウント値が前記第２数値パターンに該当する場合において、前記カウント値の更新が行われるとき、前記決定回路は、前記カウント値の更新前後において前記パリティビットの値を前記第２の値にて維持する構成（第４の構成）であっても良い。
尚、第１の値に対して“０”が対応付けられ且つ第２の値に対して“１”が対応付けられても良いし、第１の値に対して“１”が対応付けられ且つ第２の値に対して“０”が対応付けられても良い。
【0170】
上記第２～第４の構成の何れかに係るパリティビット生成回路において、前記バイナリカウンタは前記カウントアップ処理により前記カウント値を１ずつ増加させるＮビットのアップカウンタであって、Ｎは２以上の整数を表し、対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、前記判定回路は、前記対象ビット列に関して第１条件（Ｃｕ１）の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理（α１）、及び、前記対象ビット列に関して第２条件（Ｃｕ２）の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理（α２）の内、少なくとも一方を実行し、前記対象ビット列において、最下位ビットが０の値を有する場合、前記最下位ビットから連続する偶数個のビットが１の値を有し且つ前記偶数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第１条件が成立し、前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが１の値を有し且つ前記奇数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第２条件が成立する構成（第５の構成）であっても良い。
【0171】
上記第２～第４の構成の何れかに係るパリティビット生成回路において、前記バイナリカウンタは前記カウントダウン処理により前記カウント値を１ずつ減少させるＮビットのダウンカウンタであって、Ｎは２以上の整数を表し、対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、前記判定回路は、前記対象ビット列に関して第１条件（Ｃｄ１）の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理（β１）、及び、前記対象ビット列に関して第２条件（Ｃｄ２）の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理（β２）の内、少なくとも一方を実行し、前記対象ビット列において、最下位ビットが１の値を有する場合、前記最下位ビットから連続する偶数個のビットが０の値を有し且つ前記偶数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第１条件が成立し、前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが０の値を有し且つ前記奇数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第２条件が成立する構成（第６の構成）であっても良い。
【0172】
上記第２～第４の構成の何れかに係るパリティビット生成回路において、前記バイナリカウンタは前記カウントアップ処理及び前記カウントダウン処理を選択的に実行するＮビットのアップダウンカウンタであって、Ｎは２以上の整数を表し、前記バイナリカウンタは第１モード（カウントアップモード）にて前記カウントアップ処理により前記カウント値を１ずつ増加させる一方、第２モード（カウントダウンモード）にて前記カウントダウン処理により前記カウント値を１ずつ減少させ、対象ビット列は、前記カウント値の更新前における前記カウント値のビット列であり、前記第１モードにおいて、前記判定回路は、前記対象ビット列に関して第１条件（Ｃｕ１）の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第１判定処理（α１）、及び、前記対象ビット列に関して第２条件（Ｃｕ２）の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第２判定処理（α２）の内、少なくとも一方を実行し、前記対象ビット列において、最下位ビットが０の値を有する場合、前記最下位ビットから連続する偶数個のビットが１の値を有し且つ前記偶数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第１条件が成立し、前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが１の値を有し且つ前記奇数個のビットの直近上位ビットが０の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが１の値を有する場合、前記第２条件が成立する構成（第７の構成）であっても良い。
【0173】
上記第７の構成に係るパリティビット生成回路において、前記第２モードにおいて、前記判定回路は、前記対象ビット列に関して第３条件（Ｃｄ１）の成否に基づき、更新前における前記カウント値が前記第１数値パターンに該当するかを判定する第３判定処理（β１）、及び、前記対象ビット列に関して第４条件（Ｃｄ２）の成否に基づき、更新前における前記カウント値が前記第２数値パターンに該当するかを判定する第４判定処理（β２）の内、少なくとも一方を実行し、前記対象ビット列において、前記最下位ビットが１の値を有する場合、前記最下位ビットから連続する偶数個のビットが０の値を有し且つ０の値を持つ前記偶数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが奇数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第３条件が成立し、前記対象ビット列において、前記最下位ビットから連続する奇数個のビットが０の値を有し且つ０の値を持つ前記奇数個のビットの直近上位ビットが１の値を有する場合、又は、Ｎが偶数であって且つ前記対象ビット列の全ビットが０の値を有する場合、前記第４条件が成立する構成（第８の構成）であっても良い。
【0174】
本開示の一側面に係るバイナリカウンタは、上記第１～第８の構成の何れかに係るパリティビット生成回路と、入力信号に同期して前記カウント値を更新するカウント回路と、を備える構成（第９の構成）である。
【符号の説明】
【0175】
１ バイナリカウンタ
２ カウント回路
３ 保持回路
４ 処理回路
５、５［０］～５［Ｎ－１］、８ ＦＦ（フリップフロップ）
６ パリティビット生成回路
７ パリティ演算回路
ＣＶ カウント値
ＩＶ 入力値
ＰＲＴ パリティ値
ｂ［０］～ｂ［Ｎ－１］ ビット
１１ 判定回路
１２ 決定回路
１１０、１３０、１１０＿Ａ、１３０＿Ａ、１１０＿Ｂ、１３０＿Ｂ 判定回路
１２０、１４０、１２０＿Ａ、１４０＿Ａ、１２０＿Ｂ、１４０＿Ｂ 決定回路
１１１ａ～１１１ｋ、１３１ａ～１３１ｈ 要素判定回路
１１２、１１３、１２５、１３２、１３３、１４５ 論理和回路
１２１、１２２、１４１、１４２ 回路
１２３、１２４、１４３、１４４ 論理積回路
１２６＿Ａ １２６＿Ｂ 否定回路
１２７＿Ａ １２７＿Ｂ セレクタ
２１０、２３０、２１０＿Ａ、２３０＿Ａ、２１０＿Ｂ、２３０＿Ｂ 判定回路
２２０、２４０、２２０＿Ａ、２４０＿Ａ、２２０＿Ｂ、２４０＿Ｂ 決定回路
２１１ａ～２１１ｉ、２３１ａ～２３１ｈ 要素判定回路
２１２、２１３、２２５、２３２、２３３、２４５ 論理和回路
２２１、２２２、２４１、２４２ 回路
２２３、２２４、２４３、２４４ 論理積回路
２２６＿Ａ ２２６＿Ｂ 否定回路
２２７＿Ａ ２２７＿Ｂ セレクタ
３３０、３５０ セレクタ
２ カウント回路
３ 保持回路
４ 処理回路
５、５［０］～５［Ｎ－１］、８ ＦＦ（フリップフロップ）
６ パリティビット生成回路
７ パリティ演算回路
ＣＶ カウント値
ＩＶ 入力値
ＰＲＴ パリティ値
ｂ［０］～ｂ［Ｎ－１］ ビット
１１ 判定回路
１２ 決定回路
１１０、１３０、１１０＿Ａ、１３０＿Ａ、１１０＿Ｂ、１３０＿Ｂ 判定回路
１２０、１４０、１２０＿Ａ、１４０＿Ａ、１２０＿Ｂ、１４０＿Ｂ 決定回路
１１１ａ～１１１ｋ、１３１ａ～１３１ｈ 要素判定回路
１１２、１１３、１２５、１３２、１３３、１４５ 論理和回路
１２１、１２２、１４１、１４２ 回路
１２３、１２４、１４３、１４４ 論理積回路
１２６＿Ａ １２６＿Ｂ 否定回路
１２７＿Ａ １２７＿Ｂ セレクタ
２１０、２３０、２１０＿Ａ、２３０＿Ａ、２１０＿Ｂ、２３０＿Ｂ 判定回路
２２０、２４０、２２０＿Ａ、２４０＿Ａ、２２０＿Ｂ、２４０＿Ｂ 決定回路
２１１ａ～２１１ｉ、２３１ａ～２３１ｈ 要素判定回路
２１２、２１３、２２５、２３２、２３３、２４５ 論理和回路
２２１、２２２、２４１、２４２ 回路
２２３、２２４、２４３、２４４ 論理積回路
２２６＿Ａ ２２６＿Ｂ 否定回路
２２７＿Ａ ２２７＿Ｂ セレクタ
３３０、３５０ セレクタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】