特開 2024-116829 駆動回路、信号伝達装置、電子機器、車両

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024116829

(43)【公開日】2024-08-28

(54)【発明の名称】駆動回路、信号伝達装置、電子機器、車両

(51)【国際特許分類】

   H03K 17/0812 20060101AFI20240821BHJP

   H01L 21/822 20060101ALI20240821BHJP

   H01L 21/8234 20060101ALI20240821BHJP

   H03K 17/689 20060101ALI20240821BHJP

   H03K 17/14 20060101ALI20240821BHJP

   H03K 17/08 20060101ALN20240821BHJP

   H03K 17/16 20060101ALN20240821BHJP

【ＦＩ】

H03K17/0812

H01L27/04 L

H01L27/04 U

H01L27/04 A

H01L27/04 H

H01L27/06 102A

H01L27/088 J

H03K17/689

H03K17/14

H03K17/08 Z

H03K17/16 Z

H03K17/16 F

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023022640

(22)【出願日】2023-02-16

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】三島 光紀

【テーマコード（参考）】

5F038

5F048

5J055

【Ｆターム（参考）】

5F038AZ04

5F038BH09

5F038BH10

5F038BH15

5F038CA10

5F038CA18

5F038CD02

5F038CD05

5F038CD10

5F038EZ02

5F038EZ07

5F048AA05

5F048AA07

5F048AB10

5F048AC01

5F048AC10

5F048BA01

5F048BA14

5F048BA15

5F048BF02

5F048BF07

5F048BF12

5F048CC18

5J055AX12

5J055AX34

5J055BX16

5J055CX24

5J055CX28

5J055DX09

5J055EX07

5J055EY01

5J055EY05

5J055EY07

5J055EY10

5J055EY12

5J055EY21

5J055EZ10

5J055GX01

5J055GX05

5J055GX07

5J055GX08

5J055GX09

(57)【要約】

【課題】スイッチ素子の駆動時に電圧サージ抑制と損失低減を両立する。
【解決手段】駆動回路４１０は、基準電圧ＶＥＥ２の印加端とスイッチ素子ＴＲ１の制御端との間にそれぞれ並列に接続されるトランジスタ４１３Ｆ及び４１３Ｓと、スイッチ素子ＴＲ１のオフ遷移期間の途中でトランジスタ４１３Ｆ及び４１３Ｓのうち少なくとも一つをオフ状態とする区間を設けるようにトランジスタ４１３Ｆ及び４１３Ｓをそれぞれ制御するように構成されるロジック４１１と、を備える。
【選択図】図１３

【特許請求の範囲】

【請求項1】

電源電圧又は基準電圧の印加端とスイッチ素子の制御端との間にそれぞれ並列に接続される複数のトランジスタと、
前記スイッチ素子のオン遷移期間又はオフ遷移期間の途中で前記複数のトランジスタのうち少なくとも一つをオフ状態とする区間を設けるように前記複数のトランジスタをそれぞれ制御するように構成されるロジックと、
を備える駆動回路。

【請求項2】

前記ロジックは、前記オン遷移期間又は前記オフ遷移期間において、所定の第１時間に亘って前記複数のトランジスタをいずれもオン状態としてから、所定の第２時間に亘って前記複数のトランジスタのうち少なくとも一つをオフ状態とし、その後に前記複数のトランジスタの全てを再びオン状態とする、請求項１に記載の駆動回路。

【請求項3】

前記第１時間及び前記第２時間は、少なくとも一方が前記スイッチ素子の温度情報に応じて可変制御される、請求項２に記載の駆動回路。

【請求項4】

前記スイッチ素子の制御端に接続されるように構成された複数の外部端子を備え、
前記複数のトランジスタは、それぞれ、前記電源電圧又は前記基準電圧の印加端と前記複数の外部端子との間に接続される、請求項１に記載の駆動回路。

【請求項5】

前記複数のトランジスタは、前記電源電圧の印加端と前記複数の外部端子との間にそれぞれ接続される複数の上側トランジスタと、前記基準電圧の印加端と前記複数の外部端子との間にそれぞれ接続される複数の下側トランジスタと、を含む、請求項４に記載の駆動回路。

【請求項6】

前記複数の外部端子は、複数の上側出力端子と、複数の下側出力端子と、を含み、
前記複数のトランジスタは、前記電源電圧の印加端と前記複数の上側出力端子との間にそれぞれ接続される複数の上側トランジスタと、前記基準電圧の印加端と前記複数の下側出力端子との間にそれぞれ接続される複数の下側トランジスタと、を含む、請求項４に記載の駆動回路。

【請求項7】

スイッチ素子を駆動するように構成されたドライバと、
前記スイッチ素子の温度情報に応じて前記ドライバのスルーレートを切り替えるように構成されたロジックと、
を備える、駆動回路。

【請求項8】

入力パルス信号から送信パルス信号を生成するように構成された第１チップと、
受信パルス信号から前記スイッチ素子を駆動するための出力パルス信号を生成するように構成された第２チップと、
前記第１チップと前記第２チップとの間を絶縁しつつ前記送信パルス信号を前記受信パルス信号として伝達するように構成された第３チップと、
を単一のパッケージに封止して成り、
請求項１～７のいずれか一項に記載の駆動回路は、前記第２チップに集積化される、信号伝達装置。

【請求項9】

請求項８に記載の信号伝達装置と、
前記駆動回路により駆動されるように構成された前記スイッチ素子と、
を備える、電子機器。

【請求項10】

請求項９に記載の電子機器を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、駆動回路、信号伝達装置、電子機器、及び、車両に関する。

【背景技術】

【0002】

従来、一次回路系と二次回路系との間を電気的に絶縁しつつ、一次回路系と二次回路系との間で信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置及びモータ駆動装置など）に用いられている。

【0003】

上記に関連する従来技術の一例としては、特許文献１及び２を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第６７５５７３４号明細書

【特許文献2】米国特許第９６０１９８５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、二次回路系におけるスイッチ素子の駆動制御については、さらなる改善（電圧サージ抑制と損失低減の両立）の余地があった。

【課題を解決するための手段】

【0006】

例えば、本明細書中に開示されている駆動回路は、電源電圧又は基準電圧の印加端とスイッチ素子の制御端との間にそれぞれ並列に接続される複数のトランジスタと、前記スイッチ素子のオン遷移期間又はオフ遷移期間の途中で前記複数のトランジスタのうち少なくとも一つをオフ状態とする区間を設けるように前記複数のトランジスタをそれぞれ制御するように構成されるロジックと、を備える。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、スイッチ素子の駆動時に電圧サージ抑制と損失低減を両立することのできる駆動回路、並びに、これを用いた信号伝達装置、電子機器及び車両を提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、信号伝達装置の基本構成を示す図である。

【図2】図２は、トランスチップの基本構造を示す図である。

【図3】図３は、２チャンネル型のトランスチップとして用いられる半導体装置の斜視図である。

【図4】図４は、図３に示す半導体装置の平面図である。

【図5】図５は、図３の半導体装置において低電位コイルが形成された層を示す平面図である。

【図6】図６は、図３の半導体装置において高電位コイルが形成された層を示す平面図である。

【図7】図７は、図６に示すVIII-VIII線に沿う断面図である。

【図8】図８は、図７に示す領域XIIIの拡大図（分離構造）を示す図である。

【図9】図９は、トランスチップのレイアウト例を模式的に示す図である。

【図10】図１０は、信号伝達装置の第１実施形態を示す図である。

【図11】図１１は、第１実施形態におけるゲート抵抗切替動作の第１例（低温時）を示す図である。

【図12】図１２は、第１実施形態におけるゲート抵抗切替動作の第２例（高温時）を示す図である。

【図13】図１３は、信号伝達装置の第２実施形態を示す図である。

【図14】図１４は、第２実施形態におけるゲート抵抗切替動作の一例を示す図である。

【図15】図１５は、車両の外観を示す図である。

【発明を実施するための形態】

【0010】

＜信号伝達装置（基本構成）＞
図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。

【0011】

コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。

【0012】

パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。

【0013】

バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。

【0014】

バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。

【0015】

ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。

【0016】

バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。

【0017】

バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。

【0018】

パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。

【0019】

ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。

【0020】

トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。

【0021】

より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。

【0022】

このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。

【0023】

なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。

【0024】

このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。

【0025】

なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

【0026】

＜トランスチップ（基本構造）＞
次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。

【0027】

一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。

【0028】

一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。

【0029】

内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。

【0030】

二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。

【0031】

二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。

【0032】

＜トランスチップ（２チャンネル型）＞
図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。

【0033】

図３～図７を参照して、半導体装置５は、直方体形状の半導体チップ４１を含む。半導体チップ４１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。

【0034】

ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。

【0035】

半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。

【0036】

半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、並びに、第１主面４２及び第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。

【0037】

チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。

【0038】

半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。

【0039】

絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。

【0040】

絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。

【0041】

複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。

【0042】

第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。

【0043】

絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。

【0044】

半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。

【0045】

複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。

【0046】

図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。

【0047】

低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。

【0048】

低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。

【0049】

低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。

【0050】

第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。

【0051】

第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。

【0052】

低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

【0053】

高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。

【0054】

第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。

【0055】

第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。

【0056】

第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。

【0057】

第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。

【0058】

高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。

【0059】

図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。

【0060】

複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

【0061】

複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。

【0062】

第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。

【0063】

第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。

【0064】

第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。

【0065】

複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

【0066】

複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。

【0067】

複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。

【0068】

複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。

【0069】

第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。

【0070】

第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。

【0071】

第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。

【0072】

図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。

【0073】

第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。

【0074】

第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。

【0075】

複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。

【0076】

第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。

【0077】

貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

【0078】

貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。

【0079】

貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。

【0080】

第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。

【0081】

複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。

【0082】

なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。

【0083】

低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。

【0084】

引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。

【0085】

第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。

【0086】

複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。

【0087】

図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。

【0088】

第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。

【0089】

高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。

【0090】

複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。

【0091】

図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。

【0092】

図６及び図７を参照して、半導体装置５は、平面視において変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に埋設されたダミーパターン８５を含む。

【0093】

ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。

【0094】

絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。

【0095】

この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。

【0096】

絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。

【0097】

ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。

【0098】

浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。

【0099】

絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。

【0100】

浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。

【0101】

図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。

【0102】

第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。

【0103】

第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。

【0104】

受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar Junction Transistor］、ＭＩＳＦＥＴ［Metal Insulator Semiconductor Field Effect Transistor］、ＩＧＢＴ［Insulated Gate Bipolar Junction Transistor］およびＪＦＥＴ［Junction Field Effect Transistor］のうちの少なくとも１つを含んでいてもよい。

【0105】

図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。

【0106】

デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。

【0107】

シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。

【0108】

シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。

【0109】

シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。

【0110】

このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。

【0111】

シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。

【0112】

複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。

【0113】

複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。

【0114】

複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。

【0115】

シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。

【0116】

図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。

【0117】

フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local oxidation of silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。

【0118】

分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。

【0119】

分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。

【0120】

外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。

【0121】

本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。

【0122】

図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。

【0123】

無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped silicate glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。

【0124】

第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。

【0125】

第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron doped phosphor silicate glass）およびＰＳＧ（phosphorus silicate glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。

【0126】

無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。

【0127】

半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。

【0128】

有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。

【0129】

有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。

【0130】

第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。

【0131】

第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。

【0132】

本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。

【0133】

つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。

【0134】

また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。

【0135】

また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。

【0136】

また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。

【0137】

＜トランス配列＞
図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。

【0138】

トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。

【0139】

また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。

【0140】

なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。

【0141】

すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。

【0142】

また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。

【0143】

ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３及びｃ４、並びに、パッドｄ３及びｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。

【0144】

上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。

【0145】

従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。

【0146】

なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。

【0147】

具体的に述べると、パッドａ１及びｂ１、パッドａ２及びｂ２、パッドａ３及びｂ３、並びに、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１及びｄ１、並びに、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。

【0148】

一方、パッドａ５及びｂ５、パッドａ６及びｂ６、パッドａ７及びｂ７、並びに、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３及びｄ３、並びに、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。

【0149】

ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。

【0150】

このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。

【0151】

なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。

【0152】

また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。

【0153】

また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。

【0154】

もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。

【0155】

＜信号伝達装置（第１実施形態）＞
図１０は、信号伝達装置４００及びこれが搭載される電子機器Ａの第１実施形態を示す図である。本図下段で示されるように、本実施形態の電子機器Ａは、直流電源ＰＷと、上側スイッチ素子ＴＲＨ及び下側スイッチ素子ＴＲＬ（例えばＩＧＢＴ）と、上側ゲートドライバＧＤＨ及び下側ゲートドライバＧＤＬと、負荷ＺＬと、を備える。

【0156】

上側スイッチ素子ＴＲＨのコレクタは、直流電源ＰＷの正極に接続される。上側スイッチ素子ＴＲＨのエミッタと下側スイッチ素子ＴＲＬのコレクタは、いずれも負荷ＺＬに接続される。下側スイッチ素子ＴＲＬのエミッタは、直流電源ＰＷの負極に接続される。このように、上側スイッチ素子ＴＲＨ及び下側スイッチ素子ＴＲＬは、負荷ＺＬを駆動するためのハーフブリッジ出力段ＨＢを形成している。なお、ハーフブリッジ出力段ＨＢと直流電源ＰＷとの間を結ぶ配線には、一般に、寄生インダクタンスＬｓが付随する。

【0157】

上側ゲートドライバＧＤＨは、上側スイッチ素子ＴＲＨのゲートを駆動する。下側ゲートドライバＧＤＬは、下側スイッチ素子ＴＲＬのゲートを駆動する。本図上段で示されるように、上側ゲートドライバＧＤＨは、信号伝達装置４００と、これに外付けされる種々のディスクリート部品（抵抗Ｒ１１～Ｒ１４及びダイオードＤ１１～Ｄ１４）を含む。

【0158】

信号伝達装置４００は、入出力間を絶縁しつつ入力パルス信号ＩＮに応じた出力パルス信号ＯＵＴを生成して上側スイッチ素子ＴＲＨを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。特に、信号伝達装置４００は、上側スイッチ素子ＴＲＨを駆動するための手段として駆動回路４１０を備える。

【0159】

なお、本図では明示されていないが、信号伝達装置４００は、先出の信号伝達装置２００（図１）と同じく、入力パルス信号ＩＮから送信パルス信号を生成する第１チップ（＝先出のコントローラチップ２１０に相当）と、受信パルス信号から出力パルス信号ＯＵＴを生成する第２チップ（＝先出のドライバチップ２２０に相当）と、第１チップと第２チップとの間を絶縁しつつ送信パルス信号を受信パルス信号として伝達する第３チップ（＝先出のトランスチップ２３０に相当）と、を単一のパッケージに封止して成るものであってもよい。その場合、駆動回路４１０は、第２チップに集積化されてもよい。

【0160】

また、信号伝達装置４００は、装置外部との電気的な接続を確立する手段として、外部端子４２０Ｆ及び４２０Ｓを備える。

【0161】

外部端子４２０Ｆは、ダイオードＤ１１のアノードとダイオードＤ１２のカソードに接続される。ダイオードＤ１１のカソードは、抵抗Ｒ１１の第１端に接続される。ダイオードＤ１２のアノードは、抵抗Ｒ１２の第１端に接続される。抵抗Ｒ１１及びＲ１２それぞれの第２端は、いずれも上側スイッチ素子ＴＲＨのゲート（＝出力パルス信号ＯＵＴの印加端）に接続される。

【0162】

外部端子４２０Ｓは、ダイオードＤ１３のアノードとダイオードＤ１４のカソードに接続される。ダイオードＤ１３のカソードは、抵抗Ｒ１３の第１端に接続される。ダイオードＤ１４のアノードは、抵抗Ｒ１４の第１端に接続される。抵抗Ｒ１３及びＲ１４それぞれの第２端は、いずれも上側スイッチ素子ＴＲＨのゲート（＝出力パルス信号ＯＵＴの印加端）に接続される。

【0163】

このように、駆動回路４１０は、上側スイッチ素子ＴＲＨのゲートに接続される複数の外部端子４２０Ｆ及び４２０Ｓを備える。

【0164】

なお、抵抗Ｒ１３及びＲ１４は、それぞれ、抵抗Ｒ１１及びＲ１２よりも高い抵抗値を持つ素子であってもよい。

【0165】

引き続き、図１０を参照しながら、信号伝達装置４００（特に駆動回路４１０）の内部構成について説明する。駆動回路４１０は、ロジック４１１とドライバ４１９を含む。

【0166】

ロジック４１１は、入力パルス信号ＩＮ（より正確には、コントローラチップから絶縁伝達される受信パルス信号）に応じて、トランジスタ４１２Ｆ及び４１２Ｓそれぞれのゲート信号ＧＨＦ及びＧＨＳ、並びに、トランジスタ４１３Ｆ及び４１３Ｓそれぞれのゲート信号ＧＬＦ及びＧＬＳを生成する。

【0167】

また、ロジック４１１は、上側スイッチ素子ＴＲＨの温度情報ＴＥＭＰに応じてドライバ４１９のスルーレートを切り替える機能も備えている。なお、温度情報ＴＥＭＰは、例えば、上側スイッチ素子ＴＲＨに内蔵される温度検出素子で生成されてもよい。

【0168】

ドライバ４１９は、ロジック４１１からの指示に応じて出力パルス信号ＯＵＴを生成することにより、上側スイッチ素子ＴＲＨを駆動する。本図に即して述べると、ドライバ４１９は、トランジスタ４１２Ｆ及び４１２Ｓ（例えばＰＭＯＳＦＥＴ）と、トランジスタ４１３Ｆ及び４１３Ｓ（例えばＮＭＯＳＦＥＴ）と、を含む。

【0169】

トランジスタ４１２Ｆ及び４１３Ｆは、それぞれ、第１ハーフブリッジ出力段４１９Ｆを形成する上側スイッチ素子及び下側スイッチ素子である。トランジスタ４１２Ｆのソースは、電源電圧ＶＣＣ２の印加端に接続される。トランジスタ４１２Ｆ及び４１３Ｆそれぞれのドレインは、いずれも外部端子４２０Ｆに接続される。トランジスタ４１３Ｆのソースは、負電源電圧ＶＥＥ２（＝基準電圧に相当）の印加端に接続されている。

【0170】

トランジスタ４１２Ｆのゲートは、ゲート信号ＧＨＦの印加端に接続される。トランジスタ４１２Ｆは、ゲート信号ＧＨＦがローレベルであるときにオン状態となる。一方、トランジスタ４１２Ｆは、ゲート信号ＧＨＦがハイレベルであるときにオフ状態となる。

【0171】

トランジスタ４１３Ｆのゲートは、ゲート信号ＧＬＦの印加端に接続される。トランジスタ４１３Ｆは、ゲート信号ＧＬＦがハイレベルであるときにオン状態となる。一方、トランジスタ４１３Ｆは、ゲート信号ＧＬＦがローレベルであるときにオフ状態となる。

【0172】

トランジスタ４１２Ｓ及び４１３Ｓは、それぞれ、第２ハーフブリッジ出力段４１９Ｓを形成する上側スイッチ素子及び下側スイッチ素子である。トランジスタ４１２Ｓのソースは、電源電圧ＶＣＣ２の印加端に接続される。トランジスタ４１２Ｓ及び４１３Ｓそれぞれのドレインは、いずれも外部端子４２０Ｓに接続される。トランジスタ４１３Ｓのソースは、負電源電圧ＶＥＥ２の印加端に接続されている。

【0173】

トランジスタ４１２Ｓのゲートは、ゲート信号ＧＨＳの印加端に接続される。トランジスタ４１２Ｓは、ゲート信号ＧＨＳがローレベルであるときにオン状態となる。一方、トランジスタ４１２Ｓは、ゲート信号ＧＨＳがハイレベルであるときにオフ状態となる。

【0174】

トランジスタ４１３Ｓのゲートは、ゲート信号ＧＬＳの印加端に接続される。トランジスタ４１３Ｓは、ゲート信号ＧＬＳがハイレベルであるときにオン状態となる。一方、トランジスタ４１３Ｓは、ゲート信号ＧＬＳがローレベルであるときにオフ状態となる。

【0175】

このように、ドライバ４１９は、電源電圧ＶＣＣ２の印加端と外部端子４２０Ｆ及び４２０Ｓとの間にそれぞれ接続されるトランジスタ４１２Ｆ及び４１２Ｓ（＝複数の上側トランジスタに相当）と、負電源電圧ＶＥＥ２の印加端と外部端子４２０Ｆ及び４２０Ｓとの間にそれぞれ接続されるトランジスタ４１３Ｆ及び４１３Ｓ（＝複数の下側トランジスタに相当）と、を含む。

【0176】

なお、本図では明示されていないが、下側ゲートドライバＧＤＬは、上側ゲートドライバＧＤＨと同じ構成であってもよい。

【0177】

図１１は、第１実施形態におけるゲート抵抗切替動作の第１例（低温時）を示す図である。本図の上段には、スイッチ素子ＴＲ１（＝上側スイッチ素子ＴＲＨ及び下側スイッチ素子ＴＲＬのいずれと理解されてもよい）のゲート・エミッタ間電圧ＶＧＥが描写されている。また、本図の下段には、コレクタ電流Ｉｃ（破線）及びコレクタ・エミッタ間電圧ＶＣＥ（実線）が描写されている。

【0178】

本図の左側で示されるように、スイッチ素子ＴＲ１のオフ遷移期間において、スイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥが急峻に立ち下げられると、コレクタ電流Ｉｃの変化速度（ｄｉ／ｄｔ）が大きくなる。その結果、スイッチ素子ＴＲ１のコレクタ・エミッタ間に生じる電圧サージが高くなる。ところで、スイッチ素子ＴＲ１が低温であるほど、コレクタ・エミッタ間電圧ＶＣＥの耐圧（一点鎖線）が低下する。そのため、スイッチ素子ＴＲ１のコレクタ・エミッタ間電圧ＶＣＥが耐圧を超えてしまい、スイッチ素子ＴＲ１が破壊されるおそれがある。

【0179】

そこで、ロジック４１１は、スイッチ素子ＴＲ１の温度情報ＴＥＭＰに応じてドライバ４１９のスルーレートを切り替える。例えば、スイッチ素子ＴＲ１が低温である（＝閾値よりも低い）と判定されるときには、スイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥの傾きを小さくするように、ドライバ４１９のスルーレートが切り替えられる。

【0180】

上記のスルーレート切替制御によれば、本図の右側で示されるように、コレクタ電流Ｉｃの変化速度（ｄｉ／ｄｔ）が小さくなる。その結果、スイッチ素子ＴＲ１のコレクタ・エミッタ間に生じる電圧サージが低くなる。従って、スイッチ素子ＴＲ１のコレクタ・エミッタ間電圧ＶＣＥが耐圧を超え難くなり、スイッチ素子ＴＲ１が破壊され難くなる。

【0181】

なお、ゲート・エミッタ間電圧ＶＧＥの傾きを小さくする場合、ロジック４１１は、第２ハーフブリッジ出力段４１９Ｓを用いて出力パルス信号ＯＵＴを駆動してもよい。例えば、スイッチ素子ＴＲ１をオフ状態とする場合、ロジック４１１は、トランジスタ４１３Ｓをオン状態（ＧＬＳ＝Ｈ）とし、その余のトランジスタ４１２Ｓ、４１２Ｆ及び４１３Ｆをいずれもオフ状態（ＧＨＳ＝ＧＨＦ＝Ｈ、ＧＬＦ＝Ｌ）とすればよい。その結果、出力パルス信号ＯＵＴのフォール時におけるスルーレートは、抵抗Ｒ１４に応じて決まる。抵抗Ｒ１４は、抵抗Ｒ１２よりも高い抵抗値を持つ。従って、スイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥは、緩やかに低下する。

【0182】

図１２は、第１実施形態におけるゲート抵抗切替動作の第２例（高温時）を示す図である。先出の図１１と同様、本図の上段には、スイッチ素子ＴＲ１（＝上側スイッチ素子ＴＲＨ及び下側スイッチ素子ＴＲＬのいずれと理解されてもよい）のゲート・エミッタ間電圧ＶＧＥが描写されている。また、本図の下段には、コレクタ電流Ｉｃ（破線）及びコレクタ・エミッタ間電圧ＶＣＥ（実線）が描写されている。

【0183】

本図の左側で示されるように、スイッチ素子ＴＲ１のオフ遷移期間において、仮にスイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥが緩慢に立ち下げられると、コレクタ電流Ｉｃの変化速度（ｄｉ／ｄｔ）が小さくなる。その結果、スイッチ素子ＴＲ１のスイッチング損失が大きくなる。

【0184】

そこで、ロジック４１１は、スイッチ素子ＴＲ１の温度情報ＴＥＭＰに応じてドライバ４１９のスルーレートを切り替える。例えば、スイッチ素子ＴＲ１が高温である（＝閾値よりも高い）と判定されるときには、スイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥの傾きを大きくするように、ドライバ４１９のスルーレートが切り替えられる。

【0185】

上記のスルーレート切替制御によれば、本図の右側で示されるように、コレクタ電流Ｉｃの変化速度（ｄｉ／ｄｔ）が大きくなる。その結果、スイッチ素子ＴＲ１のコレクタ・エミッタ間電圧ＶＣＥが急峻に立ち上がるので、スイッチ素子ＴＲ１のスイッチング損失が抑制され得る。ところで、スイッチ素子ＴＲ１が高温であるほど、コレクタ・エミッタ間電圧ＶＣＥの耐圧（一点鎖線）が上昇する。従って、スイッチ素子ＴＲ１のコレクタ・エミッタ間電圧ＶＣＥが耐圧を超えてしまう懸念は小さいと考えられる。

【0186】

なお、ゲート・エミッタ間電圧ＶＧＥの傾きを大きくする場合、ロジック４１１は、第１ハーフブリッジ出力段４１９Ｆを用いて出力パルス信号ＯＵＴを駆動してもよい。例えば、スイッチ素子ＴＲ１をオフ状態とする場合、ロジック４１１は、トランジスタ４１３Ｆをオン状態（ＧＬＦ＝Ｈ）とし、その余のトランジスタ４１２Ｆ、４１２Ｓ及び４１３Ｓをいずれもオフ状態（ＧＨＦ＝ＧＨＳ＝Ｈ、ＧＬＳ＝Ｌ）とすればよい。その結果、出力パルス信号ＯＵＴのフォール時におけるスルーレートは、抵抗Ｒ１２に応じて決まる。抵抗Ｒ１２は、抵抗Ｒ１４よりも低い抵抗値を持つ。従って、スイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥは、急峻に低下する。

【0187】

このように、スイッチ素子ＴＲ１の温度情報ＴＥＭＰに応じてドライバ４１９のスルーレートを切り替える構成であれば、低温時には電圧サージ抑制を優先してスルーレートを下げ、高温時には損失低減を優先してスルーレートを上げることができる。従って、電圧サージ抑制と損失低減を両立することが可能となる。特に、ゲート基板及びパワーモジュールを設計する上で、電圧サージ抑制と損失低減は、それが全てと言ってもよいほど重要な特性である。

【0188】

＜信号伝達装置（第２実施形態）＞
図１３は、信号伝達装置４００の第２実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１０）を基本としつつ、いくつかの変更が加えられている。

【0189】

本図に即して述べると、本実施形態の信号伝達装置４００は、種々のディスクリート部品（スイッチ素子ＴＲ１、抵抗Ｒ０Ｆ及びＲ０Ｓ、抵抗Ｒ１Ｆ及びＲ１Ｓ、抵抗Ｒ３、センス抵抗Ｒｓ、並びに、キャパシタＣ１）とともに電子機器Ａに搭載される。

【0190】

また、信号伝達装置４００は、装置外部との電気的な接続を確立する手段として、外部端子４２１、外部端子４２２Ｆ及び４２２Ｓ、外部端子４２３、外部端子４２４Ｆ及び４２４Ｓ、外部端子４２６、並びに、外部端子４２７を備える。外部端子４２１は、二次側電源端子（ＶＣＣ２ピン）である。外部端子４２２Ｆは、第１上側出力端子（ＯＵＴＨ＿Ｆピン）である。外部端子４２２Ｓは、第２上側出力端子（ＯＵＴＨ＿Ｓピン）である。外部端子４２３は、負電源端子（ＶＥＥ２ピン）である。外部端子４２４Ｆは、第１下側出力端子（ＯＵＴＬ＿Ｆピン）である。外部端子４２４Ｓは、第２下側出力端子（ＯＵＴＬ＿Ｓピン）である。外部端子４２６は、電流検出端子（ＩＳＥＮＳＥピン）である。外部端子４２７は、二次側接地端子（ＧＮＤ２ピン）である。

【0191】

外部端子４２１は、電源電圧ＶＣＣ２の印加端とキャパシタＣ１の第１端にそれぞれ接続される。キャパシタＣ１の第２端は、基準電位端（例えばノードＨＶＤＣ－）に接続される。外部端子４２２Ｆは、抵抗Ｒ０Ｆの第１端に接続される。外部端子４２２Ｓは、抵抗Ｒ０Ｓの第１端に接続される。外部端子４２３は、負電源電圧ＶＥＥ２の印加端に接続される。外部端子４２４Ｆは、抵抗Ｒ１Ｆの第１端に接続される。外部端子４２４Ｓは、抵抗Ｒ１Ｓの第１端に接続される。抵抗Ｒ０Ｓ及びＲ１Ｓは、それぞれ、抵抗Ｒ０ＦおよびＲ１Ｆよりも高い抵抗値を持つとよい。外部端子４２６は、抵抗Ｒ３の第１端に接続される。外部端子４２７は、ノードＨＶＤＣ－に接続される。

【0192】

このように、第２実施形態（図１３）では、先出の第１実施形態（図１０）と比べて、スイッチ素子ＴＲ１のゲートに接続される外部端子が４本（＝外部端子４２２Ｆ及び４２２Ｓ、並びに、外部端子４２４Ｆ及び４２４Ｓ）に増設されている。本構成によれば、外付けのダイオードＤ１１～Ｄ１４が不要となる。

【0193】

スイッチ素子ＴＲ１は、ノードＨＶＤＣ＋とノードＨＶＤＣ－との間を導通／遮断するパワートランジスタである。例えば、スイッチ素子ＴＲ１は、ハーフブリッジ出力段又はフルブリッジ出力段の上側スイッチ素子及び下側スイッチ素子であってもよい。ハーフブリッジ出力段又はフルブリッジ出力段は、モータドライバなどの負荷駆動手段として用いられてもよいし、或いは、インバータなどの電力変換手段として用いられてもよい。すなわち、スイッチ素子ＴＲ１は、先出の上側スイッチ素子ＴＲＨ又は下側スイッチ素子ＴＲＬとして理解され得る。

【0194】

また、本図で示されるように、スイッチ素子ＴＲ１は、ＩＧＢＴであってもよい。その場合、スイッチ素子ＴＲ１のコレクタは、ノードＨＶＤＣ＋に接続される。スイッチ素子ＴＲ１の第１エミッタは、ノードＨＶＤＣ－に接続される。スイッチ素子ＴＲ１の第２エミッタ（いわゆるエミッタセンス）は、センス抵抗Ｒｓの第１端と抵抗Ｒ３の第２端に接続される。センス抵抗Ｒｓの第２端は、ノードＨＶＤＣ－に接続される。なお、スイッチ素子ＴＲ１には、コレクタをカソードとして第１エミッタをアノードとするボディダイオードが付随する。スイッチ素子ＴＲ１のゲートは、抵抗Ｒ０Ｆ及びＲ０Ｓ並びに抵抗Ｒ１Ｆ及びＲ１Ｓそれぞれの第２端（＝出力パルス信号ＯＵＴの印加端）に接続される。

【0195】

また、スイッチ素子ＴＲ１は、ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］などに置換されてもよい。その場合、上記説明における「コレクタ」が「ドレイン」と読み替えられ、「第１エミッタ」が「ソース」と読み替えられる。

【0196】

引き続き、図１３を参照しながら、信号伝達装置４００（特に駆動回路４１０）の内部構成について説明する。駆動回路４１０は、ロジック４１１と、短絡検出回路４１６（例えばコンパレータ）と、ドライバ４１９と、を含む。

【0197】

ロジック４１１は、入力パルス信号ＩＮ（より正確には、コントローラチップから絶縁伝達される受信パルス信号）に応じて、トランジスタ４１２Ｆ及び４１２Ｓそれぞれのゲート信号ＧＨＦ及びＧＨＳ、並びに、トランジスタ４１３Ｆ及び４１３Ｓそれぞれのゲート信号ＧＬＦ及びＧＬＳを生成する。

【0198】

また、ロジック４１１は、スイッチ素子ＴＲ１のオン遷移期間及びオフ遷移期間の少なくとも一方において、ドライバ４１９のスルーレートを切り替える機能も備えている。

【0199】

ドライバ４１９は、ロジック４１１からの指示に応じて出力パルス信号ＯＵＴを生成することにより、スイッチ素子ＴＲ１を駆動する。本図に即して述べると、ドライバ４１９は、トランジスタ４１２Ｆ及び４１２Ｓ（例えばＰＭＯＳＦＥＴ）と、トランジスタ４１３Ｆ及び４１３Ｓ（例えばＮＭＯＳＦＥＴ）と、を含む。

【0200】

トランジスタ４１２Ｆ及び４１２Ｓそれぞれのソースは、いずれも外部端子４２１（＝電源電圧ＶＣＣ２の印加端）に接続される。トランジスタ４１２Ｆのドレインは、外部端子４２２Ｆに接続される。トランジスタ４１２Ｓのドレインは、外部端子４２２Ｓに接続される。トランジスタ４１３Ｆ及び４１３Ｓそれぞれのソースは、いずれも負電源電圧ＶＥＥ２の印加端に接続される。トランジスタ４１３Ｆのドレインは、外部端子４２４Ｆに接続される。トランジスタ４１３Ｓのドレインは、外部端子４２４Ｓに接続される。

【0201】

トランジスタ４１２Ｆのゲートは、ゲート信号ＧＨＦの印加端に接続される。トランジスタ４１２Ｆは、ゲート信号ＧＨＦがローレベルであるときにオン状態となる。一方、トランジスタ４１２Ｆは、ゲート信号ＧＨＦがハイレベルであるときにオフ状態となる。

【0202】

トランジスタ４１２Ｓのゲートは、ゲート信号ＧＨＳの印加端に接続される。トランジスタ４１２Ｓは、ゲート信号ＧＨＳがローレベルであるときにオン状態となる。一方、トランジスタ４１２Ｓは、ゲート信号ＧＨＳがハイレベルであるときにオフ状態となる。

【0203】

トランジスタ４１３Ｆのゲートは、ゲート信号ＧＬＦの印加端に接続される。トランジスタ４１３Ｆは、ゲート信号ＧＬＦがハイレベルであるときにオン状態となる。一方、トランジスタ４１３Ｆは、ゲート信号ＧＬＦがローレベルであるときにオフ状態となる。

【0204】

トランジスタ４１３Ｓのゲートは、ゲート信号ＧＬＳの印加端に接続される。トランジスタ４１３Ｓは、ゲート信号ＧＬＳがハイレベルであるときにオン状態となる。一方、トランジスタ４１３Ｓは、ゲート信号ＧＬＳがローレベルであるときにオフ状態となる。

【0205】

このように、ドライバ４１９は、電源電圧ＶＣＣ２の印加端と外部端子４２２Ｆ及び４２２Ｓとの間にそれぞれ接続されるトランジスタ４１２Ｆ及び４１２Ｓ（＝複数の上側トランジスタに相当）と、負電源電圧ＶＥＥ２の印加端と外部端子４２４Ｆ及び４２４Ｓとの間にそれぞれ接続されるトランジスタ４１３Ｆ及び４１３Ｓ（＝複数の下側トランジスタに相当）と、を含む。

【0206】

短絡検出回路４１６は、センス電圧Ｖｓを監視することにより、負荷の短絡状態を検出して短絡検出信号ＳＣＰを生成する。本図に即して述べると、短絡検出回路４１６は、外部端子４２６に印加されるセンス電圧Ｖｓと所定の閾値電圧Ｖｔｈ１とを比較して短絡検出信号ＳＣＰを生成する。

【0207】

センス電圧Ｖｓは、スイッチ素子ＴＲ１の第２エミッタ（＝エミッタセンス）に流れるセンス電流Ｉｓをセンス抵抗ＲｓでＩ／Ｖ変換することにより得られる電圧信号（＝Ｉｓ×Ｒｓ）である。ここで、センス電流Ｉｓは、スイッチ素子ＴＲ１の第１エミッタに流れる出力電流Ｉｅに比例する。従って、センス電圧Ｖｓは、スイッチ素子ＴＲ１に流れる出力電流Ｉｅに応じたセンス信号に相当する。すなわち、センス電圧Ｖｓは、出力電流Ｉｅが大きいほど高くなり、出力電流Ｉｅが小さいほど低くなる。

【0208】

負荷の正常状態（＝短絡が生じていない状態）では、スイッチ素子ＴＲ１に過大な短絡電流が流れないので、センス電流Ｉｓも想定の範囲に収まる電流値となる。このとき、センス電圧Ｖｓは、閾値電圧Ｖｔｈ１よりも低くなるように設計されている。従って、短絡検出信号ＳＣＰは、異常未検出時の論理レベル（例えばローレベル）となる。

【0209】

一方、負荷の短絡状態では、スイッチ素子ＴＲ１に過大な短絡電流が流れるので、センス電流Ｉｓが想定の範囲を超えて増大する。このとき、センス電圧Ｖｓは、閾値電圧Ｖｔｈ１よりも高くなる。従って、短絡検出信号ＳＣＰは、異常検出時の論理レベル（例えばハイレベルとなる。

【0210】

このように、短絡検出回路４１６では、負荷の短絡検出方式として、いわゆるエミッタセンス方式が採用されている。エミッタセンス方式であれば、センス電圧Ｖｓを監視することにより、スイッチ素子ＴＲ１に過大な短絡電流が流れているか否か、すなわち、負荷が短絡状態であるか否かを検出することができる。

【0211】

図１４は、第２実施形態におけるゲート抵抗切替動作の一例を示す図である。なお、本図では、上から順に、外部端子４２４Ｆ及び４２４Ｓ（ＯＵＴＬ＿Ｆピン及びＯＵＴＬ＿Ｓピン）それぞれのノード電圧、スイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥ、並びに、スイッチ素子ＴＲ１のコレクタ電流Ｉｃ（破線）及びコレクタ・エミッタ間電圧ＶＣＥ（実線）が描写されている。

【0212】

本図の左側で示されるように、スイッチ素子ＴＲ１のオフ遷移期間において、トランジスタ４１３Ｆ及び４１３Ｓがいずれもオン状態とされる場合を考える。この場合、外部端子４２４Ｆ及び４２４Ｓ（ＯＵＴＬ＿Ｆピン及びＯＵＴＬ＿Ｓピン）それぞれのノード電圧がいずれも負電源電圧ＶＥＥ２まで低下する。従って、スイッチ素子ＴＲのゲート・エミッタ間電圧ＶＧＥが急峻に立ち下げられる。

【0213】

先にも述べた通り、スイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥが急峻に立ち下げられると、コレクタ電流Ｉｃの変化速度（ｄｉ／ｄｔ）が大きくなる。その結果、スイッチ素子ＴＲ１のコレクタ・エミッタ間に生じる電圧サージが高くなる。そのため、スイッチ素子ＴＲ１のコレクタ・エミッタ間電圧ＶＣＥが耐圧を超えてしまい、スイッチ素子ＴＲ１が破壊されるおそれがある。

【0214】

そこで、ロジック４１１は、スイッチ素子ＴＲ１のオフ遷移期間の途中で、トランジスタ４１３Ｆ及び４１３Ｓのうち少なくとも一つ（例えばトランジスタ４１３Ｓ）をオフ状態とする区間を設ける。

【0215】

本図に即して述べると、ロジック４１１は、スイッチ素子ＴＲ１のオフ遷移期間において、まず、所定の第１時間Ｔ１に亘ってトランジスタ４１３Ｆ及び４１３Ｓをいずれもオン状態とする。第１時間Ｔ１が経過すると、ロジック４１１は、所定の第２時間Ｔ２に亘ってトランジスタ４１３Ｆ及び４１３Ｓのうち少なくとも一つ（例えばトランジスタ４１３Ｓ）をオフ状態とする。その後、第２時間Ｔ２が経過すると、ロジック４１１は、トランジスタ４１３Ｆ及び４１３Ｓの全てを再びオン状態とする。

【0216】

上記の第１時間Ｔ１が経過するまでの間、出力パルス信号ＯＵＴのフォール時におけるスルーレートは、抵抗Ｒ１Ｆ及びＲ１Ｓの合成抵抗値（＝Ｒ１Ｆ×Ｒ１Ｓ／（Ｒ１Ｆ＋Ｒ１Ｓ））に応じた第１設定値ＳＲ１（＝高スルーレート）に設定される。その結果、ゲート・エミッタ間電圧ＶＧＥは、後出の第２時間Ｔ２と比べて急峻に低下していく。

【0217】

一方、第１時間Ｔ１が経過してから第２時間Ｔ２が経過するまでの間、出力パルス信号ＯＵＴのフォール時におけるスルーレートは、抵抗Ｒ１Ｆのみに応じた第２設定値ＳＲ２（＝低スルーレート）に設定される。その結果、ゲート・エミッタ間電圧ＶＧＥは、先出の第１時間Ｔ１と比べて緩慢に低下していく。

【0218】

すなわち、本実施形態の信号伝達装置４００（特に駆動回路４１０）では、スイッチ素子ＴＲ１のオフ遷移期間において、２段階のスルーレート切替制御が実施される。

【0219】

第１段階（Ｔ１）では、比較的大きいスルーレート（ＳＲ１）でスイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥが引き下げられる。従って、スイッチ素子ＴＲ１のコレクタ・エミッタ間電圧ＶＣＥが急峻に立ち上げられる。その結果、スイッチ素子ＴＲ１のスイッチング損失が抑制され得る。

【0220】

第２段階（Ｔ２）では、比較的小さいスルーレート（ＳＲ２）でスイッチ素子ＴＲ１のゲート・エミッタ間電圧ＶＧＥが引き下げられる。その結果、スイッチ素子ＴＲ１が緩やかにターンオフされるので、過大な電圧サージ（＝ｄｉ／ｄｔによる電圧の跳ね上がり）が抑制される。

【0221】

このように、２段階のスルーレート切替制御によれば、電圧サージ抑制と損失低減の両立が実現され得る。

【0222】

なお、第１時間Ｔ１及び第２時間Ｔ２は、タイマを用いて任意に設定されてもよい。また、スルーレートの第１設定値ＳＲ１及び第２設定値ＳＲ２は、それぞれ、外付けの抵抗Ｒ１及びＲ２により任意に調整され得る。

【0223】

また、第１時間Ｔ１及び第２時間Ｔ２は、少なくとも一方がスイッチ素子ＴＲ１の温度情報ＴＥＭＰに応じて可変制御されてもよい。例えば、スイッチ素子ＴＲ１の低温時にはスイッチ素子ＴＲ１のコレクタ・エミッタ間の耐圧が低下する。これを鑑みると、ロジック４１１は、例えば、スイッチ素子ＴＲ１が低温であるほど、第１時間Ｔ１を短縮して第２時間Ｔ２を延長してもよい。

【0224】

また、第２実施形態で説明した２段階のスルーレート切替制御は、第１実施形態（図１０）の回路構成であっても採用され得る。

【0225】

図１０を参照して簡単に説明する。例えば、スイッチ素子ＴＲ１のオフ遷移期間には、まず、所定の第１時間Ｔ１に亘ってトランジスタ４１３Ｆ及び４１３Ｓがいずれもオン状態とされてもよい。このとき、出力パルス信号ＯＵＴのフォール時におけるスルーレートは、抵抗Ｒ１２及びＲ１４の合成抵抗値（＝Ｒ１２×Ｒ１４／（Ｒ１２＋Ｒ１４））に応じた第１設定値ＳＲ１（＝高スルーレート）に設定される。

【0226】

その後、第２時間Ｔ２には、トランジスタ４１３Ｓがオフ状態とされてもよい。このとき、出力パルス信号ＯＵＴのフォール時におけるスルーレートは、抵抗Ｒ１２のみに応じた第２設定値ＳＲ２（＝低スルーレート）に設定される。

【0227】

このように、第１実施形態の回路構成において、第１ハーフブリッジ出力段４１９Ｆ及び第２ハーフブリッジ出力段４１９Ｓは、必ずしも排他的に駆動されなくてもよい。

【0228】

また、上記一連の説明では、スイッチ素子ＴＲ１のオフ遷移期間に着目して説明を行ったが、スイッチ素子ＴＲ１のオン遷移期間についても同様のスルーレート切替制御が可能であることは言うまでもない。

【0229】

＜車両への適用＞
図１５は、車両の外観を示す図である。本構成例の車両Ｂは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。

【0230】

車両Ｂには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

【0231】

なお、先に説明した信号伝達装置２００又は４００は、車両Ｂに搭載される電子機器のいずれにも組み込むことが可能である。

【0232】

＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0233】

例えば、本明細書中に開示されている駆動回路は、電源電圧又は基準電圧の印加端とスイッチ素子の制御端との間にそれぞれ並列に接続される複数のトランジスタと、前記スイッチ素子のオン遷移期間又はオフ遷移期間の途中で前記複数のトランジスタのうち少なくとも一つをオフ状態とする区間を設けるように前記複数のトランジスタをそれぞれ制御するように構成されるロジックと、を備える構成（第１の構成）とされている。

【0234】

なお、上記第１の構成による駆動回路において、前記ロジックは、前記オン遷移期間又は前記オフ遷移期間において、所定の第１時間に亘って前記複数のトランジスタをいずれもオン状態としてから、所定の第２時間に亘って前記複数のトランジスタのうち少なくとも一つをオフ状態とし、その後に前記複数のトランジスタの全てを再びオン状態とする構成（第２の構成）とされてもよい。

【0235】

また、上記第２の構成による駆動回路において、前記第１時間及び前記第２時間は、少なくとも一方が前記スイッチ素子の温度情報に応じて可変制御される構成（第３の構成）とされてもよい。

【0236】

また、上記第１～第３いずれかの構成による駆動回路は、前記スイッチ素子の制御端に接続されるように構成された複数の外部端子を備え、前記複数のトランジスタは、それぞれ、前記電源電圧又は前記基準電圧の印加端と前記複数の外部端子との間に接続される構成（第４の構成）とされてもよい。

【0237】

また、上記第４の構成による駆動回路において、前記複数のトランジスタは、前記電源電圧の印加端と前記複数の外部端子との間にそれぞれ接続される複数の上側トランジスタと、前記基準電圧の印加端と前記複数の外部端子との間にそれぞれ接続される複数の下側トランジスタと、を含む構成（第５の構成）とされてもよい。

【0238】

また、上記第４の構成による駆動回路において、前記複数の外部端子は、複数の上側出力端子と、複数の下側出力端子とを含み、前記複数のトランジスタは、前記電源電圧の印加端と前記複数の上側出力端子との間にそれぞれ接続される複数の上側トランジスタと、前記基準電圧の印加端と前記複数の下側出力端子との間にそれぞれ接続される複数の下側トランジスタと、を含む構成（第６の構成）とされてもよい。

【0239】

また、例えば、本明細書中に開示されている駆動回路は、スイッチ素子を駆動するように構成されたドライバと、前記スイッチ素子の温度情報に応じて前記ドライバのスルーレートを切り替えるように構成されたロジックを備える構成（第７の構成）とされている。

【0240】

また、例えば、本明細書中に開示されている信号伝達装置は、入力パルス信号から送信パルス信号を生成するように構成された第１チップと、受信パルス信号から前記スイッチ素子を駆動するための出力パルス信号を生成するように構成された第２チップと、前記第１チップと前記第２チップとの間を絶縁しつつ前記送信パルス信号を前記受信パルス信号として伝達するように構成された第３チップと、を単一のパッケージに封止して成り、上記第１～第７いずれかの構成による駆動回路は、前記第２チップに集積化される構成（第８の構成）とされている。

【0241】

また、例えば、本明細書中に開示されている電子機器は、上記第８の構成による信号伝達装置と、前記駆動回路により駆動されるように構成された前記スイッチ素子と、を備える構成（第９の構成）とされている。

【0242】

また、例えば、本明細書中に開示されている車両は、上記第９の構成による電子機器を備える構成（第１０の構成）とされている。

【0243】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0244】

５ 半導体装置
１１、１１Ａ～１１Ｆ 低電位端子
１２、１２Ａ～１２Ｆ 高電位端子
２１、２１Ａ～２１Ｄ 変圧器（トランス）
２２ 低電位コイル（一次側コイル）
２３ 高電位コイル（二次側コイル）
２４ 第１内側末端
２５ 第１外側末端
２６ 第１螺旋部
２７ 第２内側末端
２８ 第２外側末端
２９ 第２螺旋部
３１ 第１低電位配線
３２ 第２低電位配線
３３ 第１高電位配線
３４ 第２高電位配線
４１ 半導体チップ
４２ 第１主面
４３ 第２主面
４４Ａ～４４Ｄ チップ側壁
４５ 第１機能デバイス
５１ 絶縁層
５２ 絶縁主面
５３Ａ～５３Ｄ 絶縁側壁
５５ 最下絶縁層
５６ 最上絶縁層
５７ 層間絶縁層
５８ 第１絶縁層
５９ 第２絶縁層
６０ 第２機能デバイス
６１ シール導体
６２ デバイス領域
６３ 外側領域
６４ シールプラグ導体
６５ シールビア導体
６６ 第１内側領域
６７ 第２内側領域
７１ 貫通配線
７２ 低電位接続配線
７３ 引き出し配線
７４ 第１接続プラグ電極
７５ 第２接続プラグ電極
７６ パッドプラグ電極
７７ 基板プラグ電極
７８ 第１電極層
７９ 第２電極層
８０ 配線プラグ電極
８１ 高電位接続配線
８２ パッドプラグ電極
８５ ダミーパターン
８６ 高電位ダミーパターン
８７ 第１高電位ダミーパターン
８８ 第２高電位ダミーパターン
８９ 第１領域
９０ 第２領域
９１ 第３領域
９２ 第１接続部
９３ 第１パターン
９４ 第２パターン
９５ 第３パターン
９６ 第１外周ライン
９７ 第２外周ライン
９８ 第１中間ライン
９９ 第１接続ライン
１００ スリット
１３０ 分離構造
１４０ 無機絶縁層
１４１ 第１無機絶縁層
１４２ 第２無機絶縁層
１４３ 低電位パッド開口
１４４ 高電位パッド開口
１４５ 有機絶縁層
１４６ 第１部分
１４７ 第２部分
１４８ 低電位端子開口
１４９ 高電位端子開口
２００ 信号伝達装置
２００ｐ 一次回路系
２００ｓ 二次回路系
２１０ コントローラチップ（第１チップ）
２１１ パルス送信回路（パルスジェネレータ）
２１２、２１３ バッファ
２２０ ドライバチップ（第２チップ）
２２１、２２２ バッファ
２２３ パルス受信回路（ＲＳフリップフロップ）
２２４ ドライバ
２３０ トランスチップ（第３チップ）
２３０ａ 第１配線層（下層）
２３０ｂ 第２配線層（上層）
２３１、２３２ トランス
２３１ｐ、２３２ｐ 一次側コイル
２３１ｓ、２３２ｓ 二次側コイル
３００ トランスチップ
３０１ 第１トランス
３０２ 第２トランス
３０３ 第３トランス
３０４ 第４トランス
３０５ 第１ガードリング
３０６ 第２ガードリング
４００ 信号伝達装置
４１０ 駆動回路
４１１ ロジック
４１２Ｆ、４１２Ｓ トランジスタ（ＰＭＯＳＦＥＴ）
４１３Ｆ、４１３Ｓ トランジスタ（ＮＭＯＳＦＥＴ）
４１６ 短絡検出回路（コンパレータ）
４１９ ドライバ
４１９Ｆ 第１ハーフブリッジ出力段
４１９Ｓ 第２ハーフブリッジ出力段
４２０～４２４、４２６、４２７ 外部端子
ａ１～ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１～ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１～ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１～ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ａ 電子機器
Ｂ 車両
Ｃ１ キャパシタ
Ｄ１１～Ｄ１４ ダイオード
ＧＤＨ 上側ゲートドライバ
ＧＤＬ 下側ゲートドライバ
ＨＢ ハーフブリッジ出力段
ＨＶＤＣ＋、ＨＶＤＣ－ ノード
Ｌ１ｐ、Ｌ２ｐ 一次側コイル
Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ 二次側コイル
Ｌｓ 寄生インダクタンス
ＰＷ 直流電源
Ｒ０Ｆ／Ｓ、Ｒ１Ｆ／Ｓ、Ｒ３、Ｒ１１～Ｒ１４ 抵抗
Ｒｓ センス抵抗
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６ 外部端子
ＴＲ１ スイッチ素子（パワートランジスタ）
ＴＲＨ 上側スイッチ素子（パワートランジスタ）
ＴＲＬ 下側スイッチ素子（パワートランジスタ）
Ｘ 第１方向
Ｘ２１、Ｘ２２、Ｘ２３ 内部端子
Ｙ 第２方向
Ｙ２１、Ｙ２２、Ｙ２３ 配線
Ｚ 法線方向
Ｚ２１、Ｚ２２、Ｚ２３ ビア
ＺＬ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】