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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024116848
(43)【公開日】2024-08-28
(54)【発明の名称】メモリシステム及び電源制御回路
(51)【国際特許分類】
G11C 5/14 20060101AFI20240821BHJP
H02M 3/00 20060101ALI20240821BHJP
【ＦＩ】
G11C5/14 320
H02M3/00 B
G11C5/14 100
G11C5/14 500
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023022669
(22)【出願日】2023-02-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】日部 雄太
(72)【発明者】
【氏名】鎌田 大輝
(72)【発明者】
【氏名】熊谷 建吾
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS01
5H730BB82
5H730XC00
(57)【要約】
【課題】消費電力を抑制しつつ適時に電源オフ状態にさせる。
【解決手段】一実施形態のメモリシステムは、メモリコントローラと、不揮発性メモリと、主電源から電力を供給されるように構成された電源制御回路と、を備える。電源制御回路は、バックアップ電源と、主電源又はバックアップ電源から供給される電力に基づいて、メモリコントローラに電力を供給するように構成された第１コンバータと、主電源又はバックアップ電源から供給される電力に基づいて、不揮発性メモリに電力を供給するように構成された第２コンバータと、主電源及びバックアップ電源からの電力の供給が停止された後、バックアップ電源に残留する電力に基づいて、第２コンバータに残留する電力を放電するように構成された放電回路と、を含む。
【選択図】図２
【解決手段】一実施形態のメモリシステムは、メモリコントローラと、不揮発性メモリと、主電源から電力を供給されるように構成された電源制御回路と、を備える。電源制御回路は、バックアップ電源と、主電源又はバックアップ電源から供給される電力に基づいて、メモリコントローラに電力を供給するように構成された第１コンバータと、主電源又はバックアップ電源から供給される電力に基づいて、不揮発性メモリに電力を供給するように構成された第２コンバータと、主電源及びバックアップ電源からの電力の供給が停止された後、バックアップ電源に残留する電力に基づいて、第２コンバータに残留する電力を放電するように構成された放電回路と、を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
メモリコントローラと、
不揮発性メモリと、
主電源から電力を供給されるように構成された電源制御回路と、を備え、
前記電源制御回路は、
バックアップ電源と、
前記主電源又は前記バックアップ電源から供給される電力に基づいて、前記メモリコントローラに電力を供給するように構成された第１コンバータと、
前記主電源又は前記バックアップ電源から供給される電力に基づいて、前記不揮発性メモリに電力を供給するように構成された第２コンバータと、
前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記第２コンバータに残留する電力を放電するように構成された放電回路と、
を含む、メモリシステム。
不揮発性メモリと、
主電源から電力を供給されるように構成された電源制御回路と、を備え、
前記電源制御回路は、
バックアップ電源と、
前記主電源又は前記バックアップ電源から供給される電力に基づいて、前記メモリコントローラに電力を供給するように構成された第１コンバータと、
前記主電源又は前記バックアップ電源から供給される電力に基づいて、前記不揮発性メモリに電力を供給するように構成された第２コンバータと、
前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記第２コンバータに残留する電力を放電するように構成された放電回路と、
を含む、メモリシステム。
【請求項2】
前記放電回路は、
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記第１コンバータと前記不揮発性メモリとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
を含む、請求項１記載のメモリシステム。
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記第１コンバータと前記不揮発性メモリとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
を含む、請求項１記載のメモリシステム。
【請求項3】
前記第１抵抗の抵抗値は、１０ｋΩ以上１００ｋΩ以下である、
請求項２記載のメモリシステム。
請求項２記載のメモリシステム。
【請求項4】
前記第２抵抗の抵抗値は、１００Ω以上１ｋΩ以下である、
請求項２記載のメモリシステム。
請求項２記載のメモリシステム。
【請求項5】
前記放電回路は、前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記第１コンバータに残留する電力を更に放電するように構成される、
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項6】
前記放電回路は、
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記第１コンバータと前記不揮発性メモリとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
前記第２コンバータと前記メモリコントローラとの間に接続された第１端を有する第３抵抗と、
前記第３抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第３トランジスタと、
を含む、請求項５記載のメモリシステム。
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記第１コンバータと前記不揮発性メモリとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
前記第２コンバータと前記メモリコントローラとの間に接続された第１端を有する第３抵抗と、
前記第３抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第３トランジスタと、
を含む、請求項５記載のメモリシステム。
【請求項7】
前記主電源又は前記バックアップ電源から供給される電力に基づいて、前記第１コンバータ及び前記第２コンバータに電力を供給するように構成された制御回路を更に備え、
前記放電回路は、前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記制御回路に残留する電力を更に放電するように構成される、
請求項１記載のメモリシステム。
前記放電回路は、前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記制御回路に残留する電力を更に放電するように構成される、
請求項１記載のメモリシステム。
【請求項8】
前記放電回路は、
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記第１コンバータと前記不揮発性メモリとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
前記制御回路と前記第１コンバータ及び前記第２コンバータとの間に接続された第１端を有する第４抵抗と、
前記第４抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第４トランジスタと、
を含む、請求項７記載のメモリシステム。
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記第１コンバータと前記不揮発性メモリとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
前記制御回路と前記第１コンバータ及び前記第２コンバータとの間に接続された第１端を有する第４抵抗と、
前記第４抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第４トランジスタと、
を含む、請求項７記載のメモリシステム。
【請求項9】
バックアップ電源と、
外部の主電源又は前記バックアップ電源から供給される電力に基づいて、外部のデバイスに電力を供給するように構成されたコンバータと、
前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記コンバータに残留する電力を放電するように構成された放電回路と、
を含む、電源制御回路。
外部の主電源又は前記バックアップ電源から供給される電力に基づいて、外部のデバイスに電力を供給するように構成されたコンバータと、
前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記コンバータに残留する電力を放電するように構成された放電回路と、
を含む、電源制御回路。
【請求項10】
前記放電回路は、
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記コンバータと前記デバイスとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
を含む、請求項９記載の電源制御回路。
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記コンバータと前記デバイスとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
を含む、請求項９記載の電源制御回路。
【請求項11】
前記主電源又は前記バックアップ電源から供給される電力に基づいて、前記コンバータに電力を供給するように構成された制御回路を更に備え、
前記放電回路は、前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記制御回路に残留する電力を更に放電するように構成される、
請求項９記載の電源制御回路。
前記放電回路は、前記主電源及び前記バックアップ電源からの電力の供給が停止された後、前記バックアップ電源に残留する電力に基づいて、前記制御回路に残留する電力を更に放電するように構成される、
請求項９記載の電源制御回路。
【請求項12】
前記放電回路は、
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記コンバータと前記デバイスとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
前記制御回路と前記コンバータとの間に接続された第１端を有する第４抵抗と、
前記第４抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第４トランジスタと、
を含む、請求項１１記載の電源制御回路。
前記バックアップ電源に接続された第１端を有する第１抵抗と、
前記第１抵抗に直列接続される第１トランジスタと、
前記コンバータと前記デバイスとの間に接続された第１端を有する第２抵抗と、
前記第２抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第２トランジスタと、
前記制御回路と前記コンバータとの間に接続された第１端を有する第４抵抗と、
前記第４抵抗に直列接続され、前記第１抵抗と前記第１トランジスタとの間に接続される制御端を有する第４トランジスタと、
を含む、請求項１１記載の電源制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステム及び電源制御回路に関する。
【背景技術】
【0002】
不揮発性メモリと、メモリコントローラと、電源制御回路と、を備えるメモリシステムが知られている。不揮発性メモリは、データを不揮発に記憶する。メモリコントローラは、不揮発性メモリを制御する。電源制御回路は、不揮発性メモリ及びメモリコントローラに電力を供給する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第８２３３３４６号明細書
【特許文献2】米国特許第９８１９２２３号明細書
【特許文献3】米国特許第１１３０２４０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
消費電力を抑制しつつ、適時に電源オフ状態にさせるメモリシステム及び電源制御回路を提供する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、メモリコントローラと、不揮発性メモリと、主電源から電力を供給されるように構成された電源制御回路と、を備える。上記電源制御回路は、バックアップ電源と、上記主電源又は上記バックアップ電源から供給される電力に基づいて、上記メモリコントローラに電力を供給するように構成された第１コンバータと、上記主電源又は上記バックアップ電源から供給される電力に基づいて、上記不揮発性メモリに電力を供給するように構成された第２コンバータと、上記主電源及び上記バックアップ電源からの電力の供給が停止された後、上記バックアップ電源に残留する電力に基づいて、上記第２コンバータに残留する電力を放電するように構成された放電回路と、を含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図2】第１実施形態に係る放電回路の構成の一例を示す回路図。
【図3】第１実施形態に係る放電回路における放電動作が実行される前の状態の一例を示す図。
【図4】第１実施形態に係る放電回路における放電動作が実行される状態の一例を示す図。
【図5】第１実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図。
【図6】第２実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図7】第２実施形態に係る放電回路の構成の一例を示す回路図。
【図8】第２実施形態に係る放電回路における放電動作が実行される前の状態の一例を示す図。
【図9】第２実施形態に係る放電回路における放電動作が実行される状態の一例を示す図。
【図10】第２実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図。
【図11】第３実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図12】第３実施形態に係る放電回路の構成の一例を示す回路図。
【図13】第３実施形態に係る放電回路における放電動作が実行される前の状態の一例を示す図。
【図14】第３実施形態に係る放電回路における放電動作が実行される状態の一例を示す図。
【図15】第３実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図。
【発明を実施するための形態】
【0007】
以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を特定するものではない。実施形態は、種々の変更を加えることができる。
【0008】
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
図１は、第１実施形態に係る情報処理システムの構成の一例を示すブロック図である。情報処理システム１は、ホスト２及びメモリシステム３を含む。ホスト２及びメモリシステム３は、ホストバスＨＢを介して接続される。ホストバスＨＢは、例えば、ＳＡＴＡ（Serial advanced technology attachment）、又はＰＣＩｅＴＭ（PCI express）等に準拠したバスである。
１．１ 構成
１．１．１ 情報処理システム
図１は、第１実施形態に係る情報処理システムの構成の一例を示すブロック図である。情報処理システム１は、ホスト２及びメモリシステム３を含む。ホスト２及びメモリシステム３は、ホストバスＨＢを介して接続される。ホストバスＨＢは、例えば、ＳＡＴＡ（Serial advanced technology attachment）、又はＰＣＩｅＴＭ（PCI express）等に準拠したバスである。
【0009】
ホスト２は、パーソナルコンピュータ、携帯情報端末、またはサーバ等の電子機器である。ホスト２は、主電源４を含む。主電源４は、電源線ＬＩＮを介して電力をメモリシステム３に供給する。
【0010】
メモリシステム３は、メモリカード、またはＳＳＤ（Solid State Drive）等の記憶媒体である。メモリシステム３は、メモリコントローラ１０、不揮発性メモリ２０、及び電源制御回路３０を含む。メモリコントローラ１０、不揮発性メモリ２０、及び電源制御回路３０は、同一の基板上に設けられる。メモリコントローラ１０及び不揮発性メモリ２０は、メモリバスＭＢを介して接続される。メモリバスＭＢは、例えば、ＳＤＲ（Single data rate）インタフェース、トグルＤＤＲ（Double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）等に準拠したバスである。
【0011】
メモリコントローラ１０は、ＳｏＣ（System-on-a-Chip）のようなＩＣ（Integrated Circuit）チップである。メモリコントローラ１０は、受信した要求に基づいて不揮発性メモリ２０を制御する。
【0012】
不揮発性メモリ２０は、例えば、ＮＡＮＤ型フラッシュメモリである。不揮発性メモリ２０は、不揮発にデータを記憶する。
【0013】
電源制御回路３０は、メモリコントローラ１０及び不揮発性メモリ２０に電力を供給するように構成されたＩＣチップである。
【0014】
１．１．２ 電源制御回路
次に、電源制御回路３０の内部構成について、引き続き図１を用いて説明する。電源制御回路３０は、バックアップ電源３１、制御回路３２、コンバータ３３、コンバータ３４、及び放電回路３５を備える。
次に、電源制御回路３０の内部構成について、引き続き図１を用いて説明する。電源制御回路３０は、バックアップ電源３１、制御回路３２、コンバータ３３、コンバータ３４、及び放電回路３５を備える。
【0015】
バックアップ電源３１は、例えば、電池及び／又はキャパシタである。バックアップ電源３１は、電源線ＬＰＬＰを介して電力を制御回路３２に供給する。
【0016】
制御回路３２は、電源制御回路３０を制御する回路である。制御回路３２は、主電源４から電力が供給される場合、主電源４から供給される電力を用いて、バックアップ電源３１を充電すると共に、電源線ＬＢを介してコンバータ３３及びコンバータ３４に電力を供給する。制御回路３２は、主電源４から電力が供給されない場合、バックアップ電源３１に充電された電力を用いて、電源線ＬＢを介してコンバータ３３及びコンバータ３４に電力を供給する。
【0017】
コンバータ３３は、ＤＣ／ＤＣコンバータである。コンバータ３３は、制御回路３２から供給される電力を用いて、電源線ＬＯＵＴ１を介してメモリコントローラ１０に電力を供給する。
【0018】
コンバータ３４は、ＤＣ／ＤＣコンバータである。コンバータ３４は、制御回路３２から供給される電力を用いて、電源線ＬＯＵＴ２を介して不揮発性メモリ２０に電力を供給する。
【0019】
放電回路３５は、放電動作を実行するように構成された回路である。第１実施形態における放電動作は、コンバータ３４に残留する電力を、電源線ＬＯＵＴ２を介して放電する動作である。放電回路３５は、バックアップ電源３１から供給される電力を用いて、駆動される。
【0020】
１．１．３ 放電回路
図２は、第１実施形態に係る放電回路の構成の一例を示す回路図である。放電回路３５は、抵抗Ｒ１、抵抗Ｒ２、トランジスタＴＲ１、及びトランジスタＴＲ２を含む。
図２は、第１実施形態に係る放電回路の構成の一例を示す回路図である。放電回路３５は、抵抗Ｒ１、抵抗Ｒ２、トランジスタＴＲ１、及びトランジスタＴＲ２を含む。
【0021】
抵抗Ｒ１は、例えば、１０ｋΩ以上１００ｋΩ以下の値を有する抵抗である。抵抗Ｒ１は、電源線ＬＰＬＰに接続される第１端と、ノードＮ１に接続される第２端とを有する。
【0022】
トランジスタＴＲ１は、例えば、Ｎ型の電界効果トランジスタである。トランジスタＴＲ１は、ノードＮ１に接続される第１端と、電圧ＶＳＳに接地される第２端と、信号ＰＧが印加される制御端とを有する。電圧ＶＳＳは、例えば、０Ｖである。信号ＰＧは、制御回路３２によって生成される。
【0023】
抵抗Ｒ２は、例えば、１００Ω程度（１００Ω以上１ｋΩ以下）の値を有する抵抗である。抵抗Ｒ２は、電源線ＬＯＵＴ２に接続される第１端と、トランジスタＴＲ２の第１端に接続される第２端とを有する。
【0024】
トランジスタＴＲ２は、例えば、Ｎ型の電界効果トランジスタである。トランジスタＴＲ２は、第１端と、電圧ＶＳＳに接地される第２端と、ノードＮ１に接続される制御端とを有する。
【0025】
【0026】
放電動作が実行される前の期間において、制御回路３２は、“Ｈ”レベルの信号ＰＧを生成する。“Ｈ”レベルの信号ＰＧにより、トランジスタＴＲ１は、オン状態となる。これに伴い、抵抗Ｒ１及びトランジスタＴＲ１を介して、電流Ｉ１が流れる。電流Ｉ１が流れる場合、ノードＮ１における電圧は、電源線ＬＰＬＰの電圧から、トランジスタＴＲ２をオフ状態にさせる程度に低下する。このため、トランジスタＴＲ２がオフ状態であるので、抵抗Ｒ２及びトランジスタＴＲ２には、電流が流れない。なお、電流Ｉ１によって抵抗Ｒ１及びトランジスタＴＲ１で消費される電力は、無視できる程度に小さい。
【0027】
【0028】
放電動作が実行される期間において、制御回路３２は、“Ｌ”レベルの信号ＰＧを生成する。“Ｌ”レベルの信号ＰＧにより、トランジスタＴＲ１は、オフ状態となる。これにより、抵抗Ｒ１及びトランジスタＴＲ１には、電流Ｉ１が流れない。電流Ｉ１が流れない場合、ノードＮ１における電圧は、電源線ＬＰＬＰの電圧と同程度となる。電源線ＬＰＬＰの電圧は、トランジスタＴＲ２をオン状態にする。これに伴い、抵抗Ｒ２及びトランジスタＴＲ２を介して、電流Ｉ２が流れる。このため、コンバータ３４に残留する電力が、電源線ＬＯＵＴ２を介して、抵抗Ｒ２及びトランジスタＴＲ２で消費される。
【0029】
１．２．２ 電源オフ動作
図５は、第１実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図である。電源オフ動作とは、メモリシステム３を電源オン状態から電源オフ状態へと遷移させる動作である。図５では、メモリシステム３が電源オン状態から電源オフ状態へと遷移する期間における電源線ＬＩＮ、ＬＰＬＰ、ＬＢ、ＬＯＵＴ１、及びＬＯＵＴ２の電圧、並びに信号ＰＧのレベルの波形の一例が示される。図５に示される波形図の縦軸は、電圧を意味する。図５に示される波形図の横軸は、時間を意味する。
図５は、第１実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図である。電源オフ動作とは、メモリシステム３を電源オン状態から電源オフ状態へと遷移させる動作である。図５では、メモリシステム３が電源オン状態から電源オフ状態へと遷移する期間における電源線ＬＩＮ、ＬＰＬＰ、ＬＢ、ＬＯＵＴ１、及びＬＯＵＴ２の電圧、並びに信号ＰＧのレベルの波形の一例が示される。図５に示される波形図の縦軸は、電圧を意味する。図５に示される波形図の横軸は、時間を意味する。
【0030】
メモリシステム３が電源オン状態から電源オフ状態へと遷移する期間は、時刻Ｔ１、Ｔ２、及びＴ３を含む。時刻Ｔ１は、制御回路３２への電力供給元が主電源４からバックアップ電源３１に切り替わる時刻である。時刻Ｔ２は、バックアップ電源３１から制御回路３２への電力供給が停止される時刻である。時刻Ｔ３は、放電動作が開始する時刻である。
【0031】
時刻Ｔ１に至るまで、主電源４は、制御回路３２に電力を供給する。制御回路３２は、主電源４から供給される電力に基づき、バックアップ電源３１を充電しつつ、コンバータ３３及びコンバータ３４に電力を供給する。これに伴い、電源線ＬＩＮには、電圧ＶＩＮが印加される。電源線ＬＰＬＰには、電圧ＶＰＬＰ＿ＯＮが印加される。電源線ＬＢには、電圧ＶＢ＿ＯＮが印加される。電圧ＶＩＮは、例えば、１２Ｖである。電圧ＶＰＬＰ＿ＯＮは、例えば、２８Ｖである。電圧ＶＢ＿ＯＮは、例えば、１２Ｖである。また、制御回路３２は、“Ｈ”レベルの信号ＰＧによってコンバータ３３及びコンバータ３４をオン状態にする。コンバータ３３は、制御回路３２から供給される電力を用いて、メモリコントローラ１０に電力を供給する。コンバータ３４は、制御回路３２から供給される電力を用いて、不揮発性メモリ２０に電力を供給する。これに伴い、電源線ＬＯＵＴ１には、電圧ＶＯＵＴ１＿ＯＮが印加される。電源線ＬＯＵＴ２には、電圧ＶＯＵＴ２＿ＯＮが印加される。電圧ＶＯＵＴ１＿ＯＮは、例えば、０．８Ｖである。電圧ＶＯＵＴ２＿ＯＮは、例えば、２．６Ｖである。
【0032】
時刻Ｔ１において、主電源４は、制御回路３２への電力の供給を停止する。これに伴い、電源線ＬＩＮには、電圧ＶＳＳが印加される。
【0033】
時刻Ｔ１から時刻Ｔ２の間、バックアップ電源３１は、制御回路３２に電力を供給する。制御回路３２は、バックアップ電源３１から供給される電力を用いて、コンバータ３３及びコンバータ３４に電力を供給する。これに伴い、電源線ＬＰＬＰの電圧は、バックアップ電源３１に充電された電力の消費に応じて、電圧ＶＰＬＰ＿ＯＮから電圧ＶＰＬＰ＿ＯＦＦに低下する。電源線ＬＢの電圧は、電圧ＶＢ＿ＯＮを維持する。電圧ＶＰＬＰ＿ＯＦＦは、例えば、６Ｖである。
【0034】
時刻Ｔ２において、電源線ＬＰＬＰの電圧が電圧ＶＰＬＰ＿ＯＦＦに達したことに応じて、制御回路３２は、コンバータ３３及びコンバータ３４への電力の供給を停止する。これに伴い、電源線ＬＢの電圧は、電圧ＶＢ＿ＯＦＦに速やかに低下する。電圧ＶＢ＿ＯＦＦは、例えば、３Ｖである。時刻Ｔ２以降、電源線ＬＢの電圧は、電圧ＶＢ＿ＯＦＦから電圧ＶＳＳの間に維持される。
【0035】
時刻Ｔ３において、制御回路３２は、“Ｌ”レベルの信号ＰＧによってコンバータ３３及びコンバータ３４をオフ状態にする。放電回路３５は、電源線ＬＯＵＴ２に放電経路を形成する。これに伴い、電源線ＬＯＵＴ２の電圧は、電圧ＶＳＳに速やかに低下する。電源線ＬＯＵＴ１の電圧は、電圧ＶＯＵＴ１＿ＯＦＦに速やかに低下する。電圧ＶＯＵＴ１＿ＯＦＦは、例えば、０．５Ｖである。時刻Ｔ３以降、電源線ＬＯＵＴ１の電圧は、電圧ＶＯＵＴ１＿ＯＦＦから電圧ＶＳＳの間に維持される。
【0036】
１．３ 第１実施形態に係る効果
第１実施形態によれば、放電回路３５は、主電源４からの電力の供給が停止された後、バックアップ電源３１に残留する電力を用いて、コンバータ３４に残留する電力を放電するように構成される。これにより、電源オフ動作の後、コンバータ３４に残留する電力に起因して不揮発性メモリ２０が電源オン状態を維持することを回避できる。このため、電源オン動作の際に、電源オン状態が維持されている不揮発性メモリ２０と、電源オフ状態のメモリコントローラ１０との間の通信にエラーが発生することを抑制できる。
第１実施形態によれば、放電回路３５は、主電源４からの電力の供給が停止された後、バックアップ電源３１に残留する電力を用いて、コンバータ３４に残留する電力を放電するように構成される。これにより、電源オフ動作の後、コンバータ３４に残留する電力に起因して不揮発性メモリ２０が電源オン状態を維持することを回避できる。このため、電源オン動作の際に、電源オン状態が維持されている不揮発性メモリ２０と、電源オフ状態のメモリコントローラ１０との間の通信にエラーが発生することを抑制できる。
【0037】
また、第１実施形態によれば、放電回路３５は、２個の抵抗と、２個のトランジスタにより構成される。これにより、放電回路３５は、リレー等を用いた複雑な回路構成を有する放電回路よりも、製造コストを抑制できる。
【0038】
また、第１実施形態によれば、抵抗Ｒ１は、高抵抗となるように設計される。これにより、抵抗Ｒ１で消費される電力を無視できる程度に小さくすることができる。このため、電源制御回路３０で消費される電力を抑制できる。
【0039】
また、第１実施形態によれば、抵抗Ｒ２は、低抵抗となるように設計される。これにより、コンバータ３４に残留する電力を速やかに放電できる。
【0040】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態では、電源線ＬＯＵＴ２に加えて、電源線ＬＯＵＴ１にも放電経路が形成される点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態では、電源線ＬＯＵＴ２に加えて、電源線ＬＯＵＴ１にも放電経路が形成される点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。
【0041】
【0042】
第２実施形態に係る情報処理システム１は、ホスト２及びメモリシステム３を含む。第２実施形態に係るメモリシステム３は、メモリコントローラ１０、不揮発性メモリ２０、及び電源制御回路３０を含む。第２実施形態に係る電源制御回路３０は、バックアップ電源３１、制御回路３２、コンバータ３３、コンバータ３４、及び放電回路３５Ａを備える。ホスト２、メモリコントローラ１０、不揮発性メモリ２０、バックアップ電源３１、制御回路３２、コンバータ３３、及びコンバータ３４の構成は、第１実施形態と同等である。
【0043】
放電回路３５Ａは、放電動作を実行するように構成された回路である。第２実施形態における放電動作は、電源線ＬＯＵＴ１を介してコンバータ３３に残留する電力を放電すると共に、電源線ＬＯＵＴ２を介してコンバータ３４に残留する電力を放電する動作である。放電回路３５Ａは、バックアップ電源３１から供給される電力に基づき、駆動される。
【0044】
２．２ 放電回路
図７は、第２実施形態に係る放電回路の構成の一例を示す回路図である。図７は、第１実施形態における図２に対応する。放電回路３５Ａは、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、トランジスタＴＲ１、トランジスタＴＲ２、及びトランジスタＴＲ３を含む。抵抗Ｒ１、抵抗Ｒ２、トランジスタＴＲ１、及びトランジスタＴＲ２の構成は、第１実施形態と同等である。
図７は、第２実施形態に係る放電回路の構成の一例を示す回路図である。図７は、第１実施形態における図２に対応する。放電回路３５Ａは、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、トランジスタＴＲ１、トランジスタＴＲ２、及びトランジスタＴＲ３を含む。抵抗Ｒ１、抵抗Ｒ２、トランジスタＴＲ１、及びトランジスタＴＲ２の構成は、第１実施形態と同等である。
【0045】
抵抗Ｒ３は、例えば、抵抗Ｒ２と同程度の値を有する低抵抗である。抵抗Ｒ３は、電源線ＬＯＵＴ１に接続される第１端と、トランジスタＴＲ３の第１端に接続される第２端とを有する。
【0046】
トランジスタＴＲ３は、例えば、Ｎ型の電界効果トランジスタである。トランジスタＴＲ３は、第１端と、電圧ＶＳＳに接地される第２端と、ノードＮ１に接続される制御端とを有する。
【0047】
２．３ 放電動作
図８は、第２実施形態に係る放電回路における放電動作が実行される前の状態の一例を示す図である。
図８は、第２実施形態に係る放電回路における放電動作が実行される前の状態の一例を示す図である。
【0048】
放電動作が実行される前の期間において、制御回路３２は、“Ｈ”レベルの信号ＰＧを生成する。“Ｈ”レベルの信号ＰＧにより、トランジスタＴＲ１は、オン状態となる。これに伴い、抵抗Ｒ１及びトランジスタＴＲ１を介して、電流Ｉ１が流れる。電流Ｉ１が流れる場合、ノードＮ１における電圧は、電源線ＬＰＬＰの電圧から、トランジスタＴＲ２及びトランジスタＴＲ３をオフ状態にさせる程度に低下する。このため、トランジスタＴＲ２及びトランジスタＴＲ３がオフ状態であるので、抵抗Ｒ２、トランジスタＴＲ２、抵抗Ｒ３、及びトランジスタＴＲ３には、電流が流れない。
【0049】
【0050】
放電動作が実行される期間において、制御回路３２は、“Ｌ”レベルの信号ＰＧを生成する。“Ｌ”レベルの信号ＰＧにより、トランジスタＴＲ１は、オフ状態となる。これにより、抵抗Ｒ１及びトランジスタＴＲ１には、電流Ｉ１が流れない。電流Ｉ１が流れない場合、ノードＮ１における電圧は、電源線ＬＰＬＰの電圧と同程度となる。電源線ＬＰＬＰの電圧は、トランジスタＴＲ２及びトランジスタＴＲ３をオン状態にする。これに伴い、抵抗Ｒ２及びトランジスタＴＲ２を介して電流Ｉ２が流れると共に、抵抗Ｒ３及びトランジスタＴＲ３を介して電流Ｉ３が流れる。このため、コンバータ３３に残留する電力が電源線ＬＯＵＴ１を介して抵抗Ｒ３及びトランジスタＴＲ３で消費されると共に、コンバータ３４に残留する電力が電源線ＬＯＵＴ２を介して抵抗Ｒ２及びトランジスタＴＲ２で消費される。
【0051】
２．４ 電源オフ動作
図１０は、第２実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図である。図１０に示される波形図の縦軸は、電圧を意味する。図１０に示される波形図の横軸は、時間を意味する。図１０は、第１実施形態における図５に対応する。
図１０は、第２実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図である。図１０に示される波形図の縦軸は、電圧を意味する。図１０に示される波形図の横軸は、時間を意味する。図１０は、第１実施形態における図５に対応する。
【0052】
時刻Ｔ３に至るまでの第２実施形態に係る電源オフ動作は、第１実施形態に係る電源オフ動作と同等である。
【0053】
時刻Ｔ３において、制御回路３２は、“Ｌ”レベルの信号ＰＧによってコンバータ３３及びコンバータ３４をオフ状態にする。放電回路３５は、電源線ＬＯＵＴ１及び電源線ＬＯＵＴ２に放電経路を形成する。これに伴い、電源線ＬＯＵＴ１及び電源線ＬＯＵＴ２の電圧は、電圧ＶＳＳに速やかに低下する。
【0054】
２．５ 第２実施形態に係る効果
放電回路３５Ａは、主電源４及びバックアップ電源３１からの電力の供給が停止された後、バックアップ電源３１に残留する電力を用いて、コンバータ３３に残留する電力を放電するように構成される。これにより、電源オフ動作の後、コンバータ３３に残留する電力に起因してメモリコントローラ１０が電源オン状態を維持することを回避できる。このため、電源オン動作の際に通信エラーが発生する可能性を更に抑制できる。
放電回路３５Ａは、主電源４及びバックアップ電源３１からの電力の供給が停止された後、バックアップ電源３１に残留する電力を用いて、コンバータ３３に残留する電力を放電するように構成される。これにより、電源オフ動作の後、コンバータ３３に残留する電力に起因してメモリコントローラ１０が電源オン状態を維持することを回避できる。このため、電源オン動作の際に通信エラーが発生する可能性を更に抑制できる。
【0055】
また、第２実施形態によれば、放電回路３５Ａは、３個の抵抗と、３個のトランジスタにより構成される。これにより、放電回路３５Ａは、リレー等を用いた複雑な回路構成を有する放電回路よりも、製造コストを抑制できる。
【0056】
また、第２実施形態によれば、抵抗Ｒ３は、低抵抗となるように設計される。これによりコンバータ３３に残留する電力を速やかに放電できる。
【0057】
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態では、電源線ＬＯＵＴ２に加えて、電源線ＬＢにも放電経路が形成される点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態では、電源線ＬＯＵＴ２に加えて、電源線ＬＢにも放電経路が形成される点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。
【0058】
【0059】
第３実施形態に係る情報処理システム１は、ホスト２及びメモリシステム３を含む。第３実施形態に係るメモリシステム３は、メモリコントローラ１０、不揮発性メモリ２０、及び電源制御回路３０を含む。第３実施形態に係る電源制御回路３０は、バックアップ電源３１、制御回路３２、コンバータ３３、コンバータ３４、及び放電回路３５Ｂを備える。ホスト２、メモリコントローラ１０、不揮発性メモリ２０、バックアップ電源３１、制御回路３２、コンバータ３３、及びコンバータ３４の構成は、第１実施形態と同等である。
【0060】
放電回路３５Ｂは、放電動作を実行するように構成された回路である。第３実施形態における放電動作は、電源線ＬＢを介して制御回路３２に残留する電力を放電すると共に、電源線ＬＯＵＴ２を介してコンバータ３４に残留する電力を放電する動作である。放電回路３５Ｂは、バックアップ電源３１から供給される電力に基づき、駆動される。
【0061】
３．２ 放電回路
図１２は、第３実施形態に係る放電回路の構成の一例を示す回路図である。図１２は、第１実施形態における図２に対応する。放電回路３５Ｂは、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ４、トランジスタＴＲ１、トランジスタＴＲ２、及びトランジスタＴＲ４を含む。抵抗Ｒ１、抵抗Ｒ２、トランジスタＴＲ１、及びトランジスタＴＲ２の構成は、第１実施形態と同等である。
図１２は、第３実施形態に係る放電回路の構成の一例を示す回路図である。図１２は、第１実施形態における図２に対応する。放電回路３５Ｂは、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ４、トランジスタＴＲ１、トランジスタＴＲ２、及びトランジスタＴＲ４を含む。抵抗Ｒ１、抵抗Ｒ２、トランジスタＴＲ１、及びトランジスタＴＲ２の構成は、第１実施形態と同等である。
【0062】
抵抗Ｒ４は、例えば、抵抗Ｒ２と同程度の値を有する低抵抗である。抵抗Ｒ４は、電源線ＬＢに接続される第１端と、トランジスタＴＲ４の第１端に接続される第２端とを有する。
【0063】
トランジスタＴＲ４は、例えば、Ｎ型の電界効果トランジスタである。トランジスタＴＲ４は、第１端と、電圧ＶＳＳに接地される第２端と、ノードＮ１に接続される制御端とを有する。
【0064】
３．３ 放電動作
図１３は、第３実施形態に係る放電回路における放電動作が実行される前の状態の一例を示す図である。
図１３は、第３実施形態に係る放電回路における放電動作が実行される前の状態の一例を示す図である。
【0065】
放電動作が実行される前の期間において、制御回路３２は、“Ｈ”レベルの信号ＰＧを生成する。“Ｈ”レベルの信号ＰＧにより、トランジスタＴＲ１は、オン状態となる。これに伴い、抵抗Ｒ１及びトランジスタＴＲ１を介して、電流Ｉ１が流れる。電流Ｉ１が流れる場合、ノードＮ１における電圧は、電源線ＬＰＬＰの電圧から、トランジスタＴＲ２及びトランジスタＴＲ４をオフ状態にさせる程度に低下する。このため、トランジスタＴＲ２及びトランジスタＴＲ４がオフ状態であるので、抵抗Ｒ２、トランジスタＴＲ２、抵抗Ｒ４、及びトランジスタＴＲ４には、電流が流れない。
【0066】
【0067】
放電動作が実行される期間において、制御回路３２は、“Ｌ”レベルの信号ＰＧを生成する。“Ｌ”レベルの信号ＰＧにより、トランジスタＴＲ１は、オフ状態となる。これにより、抵抗Ｒ１及びトランジスタＴＲ１には、電流Ｉ１が流れない。
電流Ｉ１が流れない場合、ノードＮ１における電圧は、電源線ＬＰＬＰの電圧と同程度となる。電源線ＬＰＬＰの電圧は、トランジスタＴＲ２及びトランジスタＴＲ４をオン状態にする。これに伴い、抵抗Ｒ２及びトランジスタＴＲ２を介して電流Ｉ２が流れると共に、抵抗Ｒ４及びトランジスタＴＲ４を介して電流Ｉ４が流れる。このため、制御回路３２に残留する電力が電源線ＬＢを介して抵抗Ｒ４及びトランジスタＴＲ４で消費されると共に、コンバータ３４に残留する電力が電源線ＬＯＵＴ２を介して抵抗Ｒ３及びトランジスタＴＲ３で消費される。
電流Ｉ１が流れない場合、ノードＮ１における電圧は、電源線ＬＰＬＰの電圧と同程度となる。電源線ＬＰＬＰの電圧は、トランジスタＴＲ２及びトランジスタＴＲ４をオン状態にする。これに伴い、抵抗Ｒ２及びトランジスタＴＲ２を介して電流Ｉ２が流れると共に、抵抗Ｒ４及びトランジスタＴＲ４を介して電流Ｉ４が流れる。このため、制御回路３２に残留する電力が電源線ＬＢを介して抵抗Ｒ４及びトランジスタＴＲ４で消費されると共に、コンバータ３４に残留する電力が電源線ＬＯＵＴ２を介して抵抗Ｒ３及びトランジスタＴＲ３で消費される。
【0068】
３．４ 電源オフ動作
図１５は、第３実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図である。図１５に示される波形図の縦軸は、電圧を意味する。図１５に示される波形図の横軸は、時間を意味する。図１５は、第１実施形態における図５に対応する。
図１５は、第３実施形態に係る電源制御回路における電源オフ動作の一例を示す波形図である。図１５に示される波形図の縦軸は、電圧を意味する。図１５に示される波形図の横軸は、時間を意味する。図１５は、第１実施形態における図５に対応する。
【0069】
時刻Ｔ３に至るまでの第３実施形態に係る電源オフ動作は、第１実施形態に係る電源オフ動作と同等である。
【0070】
時刻Ｔ３において、制御回路３２は、“Ｌ”レベルの信号ＰＧによってコンバータ３３及びコンバータ３４をオフ状態にする。放電回路３５は、電源線ＬＢ及び電源線ＬＯＵＴ２に放電経路を形成する。これに伴い、電源線ＬＢ及び電源線ＬＯＵＴ２の電圧は、電圧ＶＳＳに速やかに低下する。電源線ＬＯＵＴ１の電圧は、電圧ＶＯＵＴ１＿ＯＦＦに速やかに低下する。時刻Ｔ３以降、電源線ＬＯＵＴ１の電圧は、電圧ＶＯＵＴ１＿ＯＦＦから電圧ＶＳＳの間に維持される。
【0071】
３．４ 第３実施形態に係る効果
放電回路３５Ｂは、主電源４及びバックアップ電源３１からの電力の供給が停止された後、バックアップ電源３１に残留する電力を用いて、制御回路３２に残留する電力を放電するように構成される。これにより、電源オフ動作の後、制御回路３２に残留する電力に起因してコンバータ３３及びコンバータ３４が電源オン状態を維持することを回避できる。このため、電源オン動作の際に通信エラーが発生する可能性を更に抑制できる。
放電回路３５Ｂは、主電源４及びバックアップ電源３１からの電力の供給が停止された後、バックアップ電源３１に残留する電力を用いて、制御回路３２に残留する電力を放電するように構成される。これにより、電源オフ動作の後、制御回路３２に残留する電力に起因してコンバータ３３及びコンバータ３４が電源オン状態を維持することを回避できる。このため、電源オン動作の際に通信エラーが発生する可能性を更に抑制できる。
【0072】
また、第３実施形態によれば、放電回路３５Ｂは、３個の抵抗と、３個のトランジスタにより構成される。これにより、放電回路３５Ｂは、リレー等を用いた複雑な回路構成を有する放電回路よりも、製造コストを抑制できる。
【0073】
また、第３実施形態によれば、抵抗Ｒ４は、低抵抗となるように設計される。これにより制御回路３２に残留する電力を速やかに放電できる。
【0074】
実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【0075】
１…情報処理システム
２…ホスト
３…メモリシステム
４…主電源
１０…メモリコントローラ
２０…不揮発性メモリ
３０…電源制御回路
３１…バックアップ電源
３２…制御回路
３３，３４…コンバータ
３５，３５Ａ，３５Ｂ…放電回路
ＨＢ…ホストバス
ＭＢ…メモリバス
ＬＩＮ，ＬＰＬＰ，ＬＢ，ＬＯＵＴ１，ＬＯＵＴ２…電源線
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４…トランジスタ
ＰＧ…信号
２…ホスト
３…メモリシステム
４…主電源
１０…メモリコントローラ
２０…不揮発性メモリ
３０…電源制御回路
３１…バックアップ電源
３２…制御回路
３３，３４…コンバータ
３５，３５Ａ，３５Ｂ…放電回路
ＨＢ…ホストバス
ＭＢ…メモリバス
ＬＩＮ，ＬＰＬＰ，ＬＢ，ＬＯＵＴ１，ＬＯＵＴ２…電源線
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４…トランジスタ
ＰＧ…信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
