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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024116852
(43)【公開日】2024-08-28
(54)【発明の名称】不揮発性メモリ及びメモリシステム
(51)【国際特許分類】
G06F 11/10 20060101AFI20240821BHJP
【ＦＩ】
G06F11/10 648
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023022673
(22)【出願日】2023-02-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】本間 充祥
(57)【要約】
【課題】不揮発性メモリからメモリコントローラに出力されるデータ量の増加を抑制する。
【解決手段】一実施形態のメモリシステムは、各々が第１ビット及び第２ビットを記憶するように構成された複数のメモリセルと、制御回路と、を備える。制御回路は、各々が第１ビットに対応する第１データ、第１部分データ、及び第２部分データを複数のメモリセルから読み出し、各々が第２ビットに対応する第２データ、第３部分データ、及び第４部分データを複数のメモリセルから読み出し、第１部分データ及び第３部分データの論理和演算に基づいて第１圧縮データを生成し、第２部分データ及び第４部分データの論理和演算に基づいて第２圧縮データを生成し、第１データ、第２データ、第１圧縮データ、及び第２圧縮データを外部のメモリコントローラに送信するように構成される。
【選択図】図１０
【解決手段】一実施形態のメモリシステムは、各々が第１ビット及び第２ビットを記憶するように構成された複数のメモリセルと、制御回路と、を備える。制御回路は、各々が第１ビットに対応する第１データ、第１部分データ、及び第２部分データを複数のメモリセルから読み出し、各々が第２ビットに対応する第２データ、第３部分データ、及び第４部分データを複数のメモリセルから読み出し、第１部分データ及び第３部分データの論理和演算に基づいて第１圧縮データを生成し、第２部分データ及び第４部分データの論理和演算に基づいて第２圧縮データを生成し、第１データ、第２データ、第１圧縮データ、及び第２圧縮データを外部のメモリコントローラに送信するように構成される。
【選択図】図１０
【特許請求の範囲】
【請求項1】
各々が第１ビット及び第２ビットを記憶するように構成された複数のメモリセルと、
制御回路と、
を備え、
制御回路は、
各々が前記第１ビットに対応する第１ハードビットデータ、第１部分ソフトビットデータ、及び第２部分ソフトビットデータを前記複数のメモリセルから読み出し、
各々が前記第２ビットに対応する第２ハードビットデータ、第３部分ソフトビットデータ、及び第４部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ及び前記第３部分ソフトビットデータの論理和演算に基づいて第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ及び前記第４部分ソフトビットデータの論理和演算に基づいて第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを外部のメモリコントローラに送信する
ように構成された、
不揮発性メモリ。
制御回路と、
を備え、
制御回路は、
各々が前記第１ビットに対応する第１ハードビットデータ、第１部分ソフトビットデータ、及び第２部分ソフトビットデータを前記複数のメモリセルから読み出し、
各々が前記第２ビットに対応する第２ハードビットデータ、第３部分ソフトビットデータ、及び第４部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ及び前記第３部分ソフトビットデータの論理和演算に基づいて第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ及び前記第４部分ソフトビットデータの論理和演算に基づいて第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを外部のメモリコントローラに送信する
ように構成された、
不揮発性メモリ。
【請求項2】
前記制御回路は、前記メモリコントローラからのコマンドに応じて前記第１ハードビットデータ、前記第２ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを送信するように構成された、
請求項１記載の不揮発性メモリ。
請求項１記載の不揮発性メモリ。
【請求項3】
前記コマンドに応じて前記メモリコントローラに送信される圧縮ソフトビットデータのサイズは、前記複数のメモリセルに記憶されるビット数に依らない、
請求項２記載の不揮発性メモリ。
請求項２記載の不揮発性メモリ。
【請求項4】
前記コマンドに応じて前記メモリコントローラに送信されるハードビットデータのサイズは、前記複数のメモリセルに記憶されるビット数に相関する、
請求項２記載の不揮発性メモリ。
請求項２記載の不揮発性メモリ。
【請求項5】
前記複数のメモリセルは、第３ビットを更に記憶するように構成され、
前記制御回路は、
各々が前記第３ビットに対応する第３ハードビットデータ、第５部分ソフトビットデータ、及び第６部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ、前記第３部分ソフトビットデータ、及び前記第５部分ソフトビットデータの論理和演算に基づいて前記第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ、前記第４部分ソフトビットデータ、及び前記第６部分ソフトビットデータの論理和演算に基づいて前記第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第３ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを前記メモリコントローラに送信する
ように構成された、
請求項１記載の不揮発性メモリ。
前記制御回路は、
各々が前記第３ビットに対応する第３ハードビットデータ、第５部分ソフトビットデータ、及び第６部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ、前記第３部分ソフトビットデータ、及び前記第５部分ソフトビットデータの論理和演算に基づいて前記第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ、前記第４部分ソフトビットデータ、及び前記第６部分ソフトビットデータの論理和演算に基づいて前記第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第３ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを前記メモリコントローラに送信する
ように構成された、
請求項１記載の不揮発性メモリ。
【請求項6】
前記複数のメモリセルは、第４ビットを更に記憶するように構成され、
前記制御回路は、
各々が前記第４ビットに対応する第４ハードビットデータ、第７部分ソフトビットデータ、及び第８部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ、前記第３部分ソフトビットデータ、前記第５部分ソフトビットデータ、及び前記第７部分ソフトビットデータの論理和演算に基づいて前記第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ、前記第４部分ソフトビットデータ、前記第６部分ソフトビットデータ、及び前記第８部分ソフトビットデータの論理和演算に基づいて前記第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第３ハードビットデータ、前記第４ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを前記メモリコントローラに送信する
ように構成された、
請求項５記載の不揮発性メモリ。
前記制御回路は、
各々が前記第４ビットに対応する第４ハードビットデータ、第７部分ソフトビットデータ、及び第８部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ、前記第３部分ソフトビットデータ、前記第５部分ソフトビットデータ、及び前記第７部分ソフトビットデータの論理和演算に基づいて前記第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ、前記第４部分ソフトビットデータ、前記第６部分ソフトビットデータ、及び前記第８部分ソフトビットデータの論理和演算に基づいて前記第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第３ハードビットデータ、前記第４ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを前記メモリコントローラに送信する
ように構成された、
請求項５記載の不揮発性メモリ。
【請求項7】
前記制御回路は、
第１電圧を用いた第１読み出し処理に基づいて、前記第１ハードビットデータ、第１データ、及び第２データを前記複数のメモリセルから読み出し、
前記第１ハードビットデータ及び前記第１データに基づいて前記第１部分ソフトビットデータを生成し、
前記第１ハードビットデータ及び前記第２データに基づいて前記第２部分ソフトビットデータを生成する
ように構成され、
前記第１ハードビットデータに対応するセンス期間は、前記第１データに対応するセンス期間より長く、前記第２データに対応するセンス期間より短い、
請求項１記載の不揮発性メモリ。
第１電圧を用いた第１読み出し処理に基づいて、前記第１ハードビットデータ、第１データ、及び第２データを前記複数のメモリセルから読み出し、
前記第１ハードビットデータ及び前記第１データに基づいて前記第１部分ソフトビットデータを生成し、
前記第１ハードビットデータ及び前記第２データに基づいて前記第２部分ソフトビットデータを生成する
ように構成され、
前記第１ハードビットデータに対応するセンス期間は、前記第１データに対応するセンス期間より長く、前記第２データに対応するセンス期間より短い、
請求項１記載の不揮発性メモリ。
【請求項8】
前記制御回路は、
第２電圧を用いた第２読み出し処理、及び第３電圧を用いた第３読み出し処理に基づいて、前記第２ハードビットデータ、第３データ、及び第４データを前記複数のメモリセルから読み出し、
前記第２ハードビットデータ及び前記第３データに基づいて前記第３部分ソフトビットデータを生成し、
前記第２ハードビットデータ及び前記第４データに基づいて前記第４部分ソフトビットデータを生成する
ように構成され、
前記第２ハードビットデータに対応するセンス期間は、前記第３データに対応するセンス期間より長く、前記第４データに対応するセンス期間より短い、
請求項７記載の不揮発性メモリ。
第２電圧を用いた第２読み出し処理、及び第３電圧を用いた第３読み出し処理に基づいて、前記第２ハードビットデータ、第３データ、及び第４データを前記複数のメモリセルから読み出し、
前記第２ハードビットデータ及び前記第３データに基づいて前記第３部分ソフトビットデータを生成し、
前記第２ハードビットデータ及び前記第４データに基づいて前記第４部分ソフトビットデータを生成する
ように構成され、
前記第２ハードビットデータに対応するセンス期間は、前記第３データに対応するセンス期間より長く、前記第４データに対応するセンス期間より短い、
請求項７記載の不揮発性メモリ。
【請求項9】
前記制御回路は、前記第１読み出し処理を、前記第２読み出し処理と前記第３読み出し処理との間で実行するように構成された、
請求項８記載の不揮発性メモリ。
請求項８記載の不揮発性メモリ。
【請求項10】
前記制御回路は、前記第２読み出し処理及び前記第３読み出し処理を、前記第１読み出し処理に対して連続して実行するように構成された、
請求項８記載の不揮発性メモリ。
請求項８記載の不揮発性メモリ。
【請求項11】
各々が第１ビット及び第２ビットを記憶するように構成された複数のメモリセルを含む不揮発性メモリと、
前記不揮発性メモリに第１動作を実行させるメモリコントローラと、
を備え、
前記不揮発性メモリは、前記第１動作において、
各々が前記第１ビットに対応する第１ハードビットデータ、第１部分ソフトビットデータ、及び第２部分ソフトビットデータを前記複数のメモリセルから読み出し、
各々が前記第２ビットに対応する第２ハードビットデータ、第３部分ソフトビットデータ、及び第４部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ及び前記第３部分ソフトビットデータの論理和演算に基づいて第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ及び前記第４部分ソフトビットデータの論理和演算に基づいて第２圧縮ソフトビットデータを生成する
ように構成され、
前記メモリコントローラは、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータに基づき、第１ソフトビットデータ及び第２ソフトビットデータを復元する
ように構成された、
メモリシステム。
前記不揮発性メモリに第１動作を実行させるメモリコントローラと、
を備え、
前記不揮発性メモリは、前記第１動作において、
各々が前記第１ビットに対応する第１ハードビットデータ、第１部分ソフトビットデータ、及び第２部分ソフトビットデータを前記複数のメモリセルから読み出し、
各々が前記第２ビットに対応する第２ハードビットデータ、第３部分ソフトビットデータ、及び第４部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ及び前記第３部分ソフトビットデータの論理和演算に基づいて第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ及び前記第４部分ソフトビットデータの論理和演算に基づいて第２圧縮ソフトビットデータを生成する
ように構成され、
前記メモリコントローラは、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータに基づき、第１ソフトビットデータ及び第２ソフトビットデータを復元する
ように構成された、
メモリシステム。
【請求項12】
前記メモリコントローラは、前記第１ソフトビットデータ及び前記第２ソフトビットデータに基づいて軟判定復号処理を実行するように構成された、
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項13】
前記第１ソフトビットデータは、前記第１部分ソフトビットデータ及び前記第２部分ソフトビットデータの論理和演算に対応し、
前記第２ソフトビットデータは、前記第３部分ソフトビットデータ及び前記第４部分ソフトビットデータの論理和演算に対応する、
請求項１１記載のメモリシステム。
前記第２ソフトビットデータは、前記第３部分ソフトビットデータ及び前記第４部分ソフトビットデータの論理和演算に対応する、
請求項１１記載のメモリシステム。
【請求項14】
前記不揮発性メモリは、前記メモリコントローラからのコマンドに応じて、前記第１動作を実行するように構成された、
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項15】
前記コマンドに応じて前記メモリコントローラに送信される圧縮ソフトビットデータのサイズは、前記複数のメモリセルに記憶されるビット数に依らない、
請求項１４記載のメモリシステム。
請求項１４記載のメモリシステム。
【請求項16】
前記コマンドに応じて前記メモリコントローラに送信されるハードビットデータのサイズは、前記複数のメモリセルに記憶されるビット数に相関する、
請求項１４記載のメモリシステム。
請求項１４記載のメモリシステム。
【請求項17】
前記不揮発性メモリは、前記第１動作において、
第１電圧を用いた第１読み出し処理に基づいて、前記第１ハードビットデータ、第１データ、及び第２データを前記複数のメモリセルから読み出し、
前記第１ハードビットデータ及び前記第１データに基づいて前記第１部分ソフトビットデータを生成し、
前記第１ハードビットデータ及び前記第２データに基づいて前記第２部分ソフトビットデータを生成する
ように構成され、
前記第１ハードビットデータに対応するセンス期間は、前記第１データに対応するセンス期間より長く、前記第２データに対応するセンス期間より短い、
請求項１１記載のメモリシステム。
第１電圧を用いた第１読み出し処理に基づいて、前記第１ハードビットデータ、第１データ、及び第２データを前記複数のメモリセルから読み出し、
前記第１ハードビットデータ及び前記第１データに基づいて前記第１部分ソフトビットデータを生成し、
前記第１ハードビットデータ及び前記第２データに基づいて前記第２部分ソフトビットデータを生成する
ように構成され、
前記第１ハードビットデータに対応するセンス期間は、前記第１データに対応するセンス期間より長く、前記第２データに対応するセンス期間より短い、
請求項１１記載のメモリシステム。
【請求項18】
前記不揮発性メモリは、前記第１動作において、
第２電圧を用いた第２読み出し処理、及び第３電圧を用いた第３読み出し処理に基づいて、前記第２ハードビットデータ、第３データ、及び第４データを前記複数のメモリセルから読み出し、
前記第２ハードビットデータ及び前記第３データに基づいて前記第３部分ソフトビットデータを生成し、
前記第２ハードビットデータ及び前記第４データに基づいて前記第４部分ソフトビットデータを生成する
ように構成され、
前記第２ハードビットデータに対応するセンス期間は、前記第３データに対応するセンス期間より長く、前記第４データに対応するセンス期間より短い、
請求項１７記載のメモリシステム。
第２電圧を用いた第２読み出し処理、及び第３電圧を用いた第３読み出し処理に基づいて、前記第２ハードビットデータ、第３データ、及び第４データを前記複数のメモリセルから読み出し、
前記第２ハードビットデータ及び前記第３データに基づいて前記第３部分ソフトビットデータを生成し、
前記第２ハードビットデータ及び前記第４データに基づいて前記第４部分ソフトビットデータを生成する
ように構成され、
前記第２ハードビットデータに対応するセンス期間は、前記第３データに対応するセンス期間より長く、前記第４データに対応するセンス期間より短い、
請求項１７記載のメモリシステム。
【請求項19】
前記不揮発性メモリは、前記第１読み出し処理を、前記第２読み出し処理と前記第３読み出し処理との間で実行するように構成された、
請求項１８記載のメモリシステム。
請求項１８記載のメモリシステム。
【請求項20】
前記不揮発性メモリは、前記第２読み出し処理及び前記第３読み出し処理を、前記第１読み出し処理に対して連続して実行するように構成された、
請求項１８記載のメモリシステム。
請求項１８記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、不揮発性メモリ及びメモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、不揮発性メモリから読み出されるデータに含まれるエラーを訂正する機能を有する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０１１６０５３号明細書
【特許文献2】米国特許出願公開第２０２２／０１２９１６３号明細書
【特許文献3】米国特許第１０４７４５２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
不揮発性メモリからメモリコントローラに出力されるデータ量の増加を抑制する。
【課題を解決するための手段】
【0005】
実施形態の不揮発性メモリは、各々が第１ビット及び第２ビットを記憶するように構成された複数のメモリセルと、制御回路と、を備える。上記制御回路は、各々が上記第１ビットに対応する第１ハードビットデータ、第１部分ソフトビットデータ、及び第２部分ソフトビットデータを上記複数のメモリセルから読み出し、各々が上記第２ビットに対応する第２ハードビットデータ、第３部分ソフトビットデータ、及び第４部分ソフトビットデータを上記複数のメモリセルから読み出し、上記第１部分ソフトビットデータ及び上記第３部分ソフトビットデータの論理和演算に基づいて第１圧縮ソフトビットデータを生成し、上記第２部分ソフトビットデータ及び上記第４部分ソフトビットデータの論理和演算に基づいて第２圧縮ソフトビットデータを生成し、上記第１ハードビットデータ、上記第２ハードビットデータ、上記第１圧縮ソフトビットデータ、及び上記第２圧縮ソフトビットデータを外部のメモリコントローラに送信するように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図2】第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図。
【図3】第１実施形態に係る不揮発性メモリの構成の一例を示す回路図。
【図4】第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布と記憶されるデータの一例を示す図。
【図5】第１実施形態に係るセンスアンプモジュールの構成の一例を示すブロック図。
【図6】第１実施形態に係るセンス回路の構成の一例を示す回路図。
【図7】第１実施形態に係るＥＣＣ回路の構成の一例を示すブロック図。
【図8】第１実施形態に係るＳＢ復元回路の構成の一例を示すブロック図。
【図9】第１実施形態に係るメモリシステムにおけるハードビット及びソフトビットの定義の一例を示す図。
【図10】第１実施形態に係るメモリシステムにおける部分ソフトビットデータ、圧縮ソフトビットデータ、及びソフトビットデータの関係の一例を示す図。
【図11】第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すフローチャート。
【図12】第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンス。
【図13】第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
【図14】第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
【図15】第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
【図16】第２実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンス。
【図17】第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
【図18】第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
【図19】第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
【図20】第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
【図21】変形例に係るＳＢ復元回路の構成の一例を示すブロック図。
【図22】変形例に係るメモリシステムにおける部分ソフトビットデータ、圧縮ソフトビットデータ、及びソフトビットデータの関係の一例を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【0008】
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【0009】
【0010】
ホスト２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
【0011】
メモリシステム３は、ホスト２に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、又はＳＳＤ（Solid State Drive）である。メモリシステム３は、ホスト２からの要求に応じてデータの書き込み処理、読み出し処理、消去処理を実行する。メモリシステム３は、内部処理として書き込み処理、読み出し処理、及び消去処理を実行してもよい。内部処理とは、ホスト２からの要求に依ることなくメモリシステム３内で実行される処理である。
【0012】
１．１．２ メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
第１実施形態に係るメモリシステムの内部構成について説明する。
【0013】
メモリシステム３は、不揮発性メモリ１０及びメモリコントローラ２０を含む。
【0014】
不揮発性メモリ１０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ１０は、不揮発にデータを記憶する。
【0015】
メモリコントローラ２０は、例えばＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２０は、ホスト２からの要求に基づいて、不揮発性メモリ１０を制御する。
【0016】
具体的には、例えば、メモリコントローラ２０は、ホスト２からの書き込み要求に基づいて、書き込みデータを不揮発性メモリ１０に書き込む。また、メモリコントローラ２０は、ホスト２からの読み出し要求に基づいて、読み出しデータを不揮発性メモリ１０から読み出す。そして、メモリコントローラ２０は、読み出しデータに基づくデータをホスト２に送信する。
【0017】
１．１．３ メモリコントローラ
次に、引き続き図１を参照して、メモリコントローラ２０の内部構成について説明する。メモリコントローラ２０は、制御回路２１、バッファメモリ２２、ホストインタフェース回路２３（ホストＩ／Ｆ）、メモリインタフェース回路２４（メモリＩ／Ｆ）、及びＥＣＣ回路２５を含む。以下に説明されるメモリコントローラ２０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
次に、引き続き図１を参照して、メモリコントローラ２０の内部構成について説明する。メモリコントローラ２０は、制御回路２１、バッファメモリ２２、ホストインタフェース回路２３（ホストＩ／Ｆ）、メモリインタフェース回路２４（メモリＩ／Ｆ）、及びＥＣＣ回路２５を含む。以下に説明されるメモリコントローラ２０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
【0018】
制御回路２１は、メモリコントローラ２０の全体を制御する回路である。制御回路２１は、例えば、ＣＰＵ（central processing unit）のようなプロセッサ、及びＲＯＭ（read only memory）を含む。
【0019】
バッファメモリ２２は、例えば、ＳＲＡＭ（static random access memory）である。バッファメモリ２２は、ホスト２と不揮発性メモリ１０との間でデータをバッファリングする。例えば、バッファメモリ２２は、書き込みデータ、及び読み出しデータを一時的に記憶する。
【0020】
ホストインタフェース回路２３は、メモリコントローラ２０とホスト２との間の通信を司る。ホストインタフェース回路２３は、ホストバスを介してホスト２と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（serial attached SCSI(small computer system interface)）、ＳＡＴＡ（serial ATA(advanced technology attachment)）、又はＰＣＩｅＴＭ（peripheral component interconnect express）に準拠したバスである。
【0021】
メモリインタフェース回路２４は、不揮発性メモリ１０とメモリコントローラ２０との間の通信を司る。メモリインタフェース回路２４は、メモリバスＢＵＳを介して不揮発性メモリ１０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠したバスである。
【0022】
ＥＣＣ回路２５は、不揮発性メモリ１０に記憶されるデータに関する誤り検出処理及び誤り訂正処理を行う。すなわちデータの書き込み処理時には、ＥＣＣ回路２５は、書き込みデータに誤り訂正符号を付与する。符号化方式は、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（Reed-Solomon）符号、ＬＤＰＣ（Low-Density Parity-Check）符号等が挙げられる。また、データの読み出し処理時には、ＥＣＣ回路２５は、読み出しデータを復号し、エラービットの有無を検出する。そしてエラービットが検出された際には、ＥＣＣ回路２５は、エラービットのカラムアドレス（エラー位置）を特定し、誤り訂正する。ＥＣＣ回路２５の構成については後述する。
【0023】
１．１．４ 不揮発性メモリ
次に、第１実施形態に係る不揮発性メモリの内部構成について説明する。図２は、第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図である。
次に、第１実施形態に係る不揮発性メモリの内部構成について説明する。図２は、第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図である。
【0024】
不揮発性メモリ１０は、入出力回路１１、ロジック制御回路１２、レジスタ１３、シーケンサ１４、電圧生成回路１５、ドライバセット１６、メモリセルアレイ１７、ロウデコーダ１８、及びセンスアンプモジュール１９を備える。
【0025】
入出力回路１１及びロジック制御回路１２は、メモリコントローラ２０との間で、メモリバスＢＵＳを介して各種信号を送受信する。入出力回路１１が送受信する信号は、例えば、信号ＤＱ＜０＞、ＤＱ＜１＞、…、及びＤＱ＜７＞（信号ＤＱ＜７：０＞）、並びにＤＱＳ及びＤＱＳｎを含む。ロジック制御回路１２が送受信する信号は、例えば、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ及びＲＥｎ、ＷＰｎ、並びにＲＢｎを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
【0026】
信号ＤＱ＜７：０＞は、８ビットの信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ１０とメモリコントローラ２０との間で送受信されるデータＤＡＴの実体である。以下では、メモリコントローラ２０から不揮発性メモリ１０に送信される信号ＤＱ＜７：０＞は、入力信号ＤＱ＜７：０＞と呼ぶ。不揮発性メモリ１０からメモリコントローラ２０に送信される信号ＤＱ＜７：０＞は、出力信号ＤＱ＜７：０＞と呼ぶ。入力信号ＤＱ＜７：０＞には、例えば、書き込みデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤが含まれる。出力信号ＤＱ＜７：０＞には、例えば、読み出しデータＤＡＴ、及びステータスＳＴＳが含まれる。
【0027】
信号ＤＱＳ及びＤＱＳｎは、ストローブ信号である。信号ＤＱＳｎは、信号ＤＱＳの反転信号である。
【0028】
信号ＣＥｎは、不揮発性メモリ１０をイネーブルにするための信号である。
【0029】
信号ＣＬＥ及びＡＬＥは、入力信号ＤＱ＜７：０＞がそれぞれコマンドＣＭＤ及びアドレスＡＤＤであることを不揮発性メモリ１０に通知する信号である。
【0030】
信号ＷＥｎは、入力信号ＤＱ＜７：０＞を不揮発性メモリ１０に取り込ませるための信号である。
【0031】
信号ＲＥ及びＲＥｎは、不揮発性メモリ１０から出力信号ＤＱ＜７：０＞を読み出すための信号である。
【0032】
信号ＷＰｎは、書き込み処理及び消去動作の禁止を不揮発性メモリ１０に指示するための信号である。
【0033】
信号ＲＢｎは、不揮発性メモリ１０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ１０がメモリコントローラ２０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ１０がメモリコントローラ２０からの命令を受信出来ない状態である。信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。
【0034】
入出力回路１１は、入力信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤ、並びに書き込みデータＤＡＴを、それぞれレジスタ１３及びセンスアンプモジュール１９に送信する。入出力回路１１は、出力信号ＤＱ＜７：０＞内のステータスＳＴＳ、及び読み出しデータＤＡＴを、それぞれレジスタ１３及びセンスアンプモジュール１９から受信する。
【0035】
ロジック制御回路１２は、メモリコントローラ２０から信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ及びＲＥｎ、並びにＷＰｎを受信する。ロジック制御回路１２は、信号ＲＢｎをメモリコントローラ２０に送信する。
【0036】
レジスタ１３は、アドレスＡＤＤ、コマンドＣＭＤ、及びステータスＳＴＳを記憶する。アドレスＡＤＤは、例えば、カラムアドレス、ブロックアドレス、及びページアドレスを含む。
【0037】
シーケンサ１４は、レジスタ１３に記憶されたコマンドＣＭＤに基づき、不揮発性メモリ１０全体の動作を制御する。
【0038】
電圧生成回路１５は、書き込み処理、読み出し処理、及び消去動作等で使用される電圧を生成する。
【0039】
ドライバセット１６は、電圧生成回路１５によって生成された電圧を、メモリセルアレイ１７、ロウデコーダ１８、及びセンスアンプモジュール１９に供給する。
【0040】
メモリセルアレイ１７は、複数のブロックＢＬＫ、複数のビット線、及び複数のワード線を含む。図２の例では、メモリセルアレイ１７が４個のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を含む場合が示される。ブロックＢＬＫは、例えば、消去動作におけるデータＤＡＴの消去単位である。各ブロックＢＬＫは、複数のメモリセルトランジスタを含む。各メモリセルトランジスタは、ビット線及びワード線の組に関連付けられる。
【0041】
ロウデコーダ１８は、レジスタ１３内のブロックアドレスに基づいて、ブロックＢＬＫ０～ＢＬＫ３のいずれかを選択する。ロウデコーダ１８は、レジスタ１３内のページアドレスに基づいて、選択されたブロックＢＬＫにおけるワード線を更に選択する。
【0042】
センスアンプモジュール１９は、レジスタ１３内のカラムアドレスに基づいて、ビット線を選択する。センスアンプモジュール１９は、書き込み処理において、選択されたビット線を介して、書き込みデータＤＡＴをメモリセルアレイ１７に転送する。センスアンプモジュール１９は、読み出し処理において、選択されたビット線を介して、メモリセルトランジスタの閾値電圧をセンスする。そして、センスアンプモジュール１９は、センス結果に基づいて、読み出しデータＤＡＴを生成する。
【0043】
１．１．５ メモリセルアレイ
次に、第１実施形態に係るメモリセルアレイの構成について説明する。図３は、第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図３では、メモリセルアレイ１７に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図３に示すように、ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含む。
次に、第１実施形態に係るメモリセルアレイの構成について説明する。図３は、第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図３では、メモリセルアレイ１７に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図３に示すように、ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含む。
【0044】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｎ（ｎは２以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含む。各メモリセルトランジスタＭＴは、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0045】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ８は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ８の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0046】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
【0047】
ビット線ＢＬ０～ＢＬｎには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0048】
１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0049】
なお、実施形態に係る不揮発性メモリ１０が備えるメモリセルアレイ１７の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
【0050】
以下では、１個のメモリセルトランジスタＭＴが３ビットデータを記憶することができる場合について説明する。メモリセルトランジスタＭＴに３ビットのデータを記憶させる書き込みモードは、ＴＬＣ（Triple Level Cell）モードとも呼ばれる。ＴＬＣモードによって書き込まれたメモリセルトランジスタが記憶する３ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、中位ビット（Ｍｉｄｄｌｅ）、及び上位（Ｕｐｐｅｒ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合、中位ビットの集合、及び上位ビットの集合を、ぞれぞれ“下位ページ”、“中位ページ”、及び“上位ページ”と呼ぶ。
【0051】
図４は、第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布と記憶されるデータの一例を示す図である。メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、その閾値電圧の分布は８個に分けられる。この８個の閾値電圧分布を、閾値電圧が低いものから順に“Ｓ０”状態（ステート）、“Ｓ１”状態、“Ｓ２”状態、“Ｓ３”状態、“Ｓ４”状態、“Ｓ５”状態、“Ｓ６”状態、及び“Ｓ７”状態と呼ぶ。
【0052】
また、図４に示す電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、及びＶ７はそれぞれ、読み出し処理の際に隣り合う２個の状態を区別するために用いられる。電圧ＶＲＥＡＤは、読み出し処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜ＶＲＥＡＤである。
【0053】
上述した閾値電圧分布のうち“Ｓ０”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｓ０”状態における閾値電圧は、電圧Ｖ１未満である。“Ｓ１”状態における閾値電圧は、電圧Ｖ１以上且つ電圧Ｖ２未満である。“Ｓ２”状態における閾値電圧は、電圧Ｖ２以上且つ電圧Ｖ３未満である。“Ｓ３”状態における閾値電圧は、電圧Ｖ３以上且つ電圧Ｖ４未満である。“Ｓ４”状態における閾値電圧は、電圧Ｖ４以上且つ電圧Ｖ５未満である。“Ｓ５”状態における閾値電圧は、電圧Ｖ５以上且つ電圧Ｖ６未満である。“Ｓ６”状態における閾値電圧は、電圧Ｖ６以上且つ電圧Ｖ７未満である。“Ｓ７”状態における閾値電圧は、電圧Ｖ７以上且つ電圧ＶＲＥＡＤ未満である。
【0054】
上述した８個の閾値電圧分布は、下位ビット、中位ビット、及び上位ビットを含む３ビット（３ページ）データを書き込むことで形成される。そして８個の閾値電圧分布が、それぞれ異なる３ビットのデータに対応する。以下では、各状態に含まれるメモリセルトランジスタＭＴに対して、“上位ビット／中位ビット／下位ビット”に以下に示すようにデータを割り付けるものとする。
【0055】
“Ｓ０”状態に含まれるメモリセルトランジスタＭＴは、“１１１”データを記憶する。“Ｓ１”状態に含まれるメモリセルトランジスタＭＴは、“０１１”データを記憶する。“Ｓ２”状態に含まれるメモリセルトランジスタＭＴは、“００１”データを記憶する。“Ｓ３”状態に含まれるメモリセルトランジスタＭＴは、“０００”データを記憶する。“Ｓ４”状態に含まれるメモリセルトランジスタＭＴは、“０１０”データを記憶する。“Ｓ５”状態に含まれるメモリセルトランジスタＭＴは、“１１０”データを記憶する。“Ｓ６”状態に含まれるメモリセルトランジスタＭＴは、“１００”データを記憶する。“Ｓ７”状態に含まれるメモリセルトランジスタＭＴは、“１０１”データを記憶する。なお、上述したデータの割り付け（コーディング）は一例であり、他のコーディングが適用されてもよい。
【0056】
下位ページの読み出し処理は、読み出し処理Ｒ１及びＲ５を含む。読み出し処理Ｒ１には、“Ｓ０”状態と“Ｓ１”状態とを区別する電圧Ｖ１が読み出し電圧として用いられる。読み出し処理Ｒ５には、“Ｓ４”状態と“Ｓ５”状態とを区別する電圧Ｖ５が読み出し電圧として用いられる。
【0057】
中位ページの読み出し処理は、読み出し処理Ｒ２、Ｒ４、及びＲ６を含む。読み出し処理Ｒ２には、“Ｓ１”状態と“Ｓ２”状態とを区別する電圧Ｖ２が読み出し電圧として用られる。読み出し処理Ｒ４には、“Ｓ３”状態と“Ｓ４”状態とを区別する電圧Ｖ４が読み出し電圧として用られる。読み出し処理Ｒ６には、“Ｓ５”状態と“Ｓ６”状態とを区別する電圧Ｖ６が読み出し電圧として用られる。
【0058】
上位ページの読み出し処理は、読み出し処理Ｒ３及びＲ７を含む。読み出し処理Ｒ３には、“Ｓ２”状態と“Ｓ３”状態とを区別する電圧Ｖ３が読み出し電圧として用いられる。読み出し処理Ｒ７には、“Ｓ６”状態と“Ｓ７”状態とを区別する電圧Ｖ７が読み出し電圧として用いられる。
【0059】
１．１．６ センスアンプモジュール
次に、第１実施形態に係るセンスアンプモジュールの構成について説明する。図５は、第１実施形態に係るセンスアンプモジュールの一例を示すブロック図である。図５に示されるように、センスアンプモジュール１９は、センスアンプ１９－１、データレジスタ１９－２、及びカラムデコーダ１９－３を含む。
次に、第１実施形態に係るセンスアンプモジュールの構成について説明する。図５は、第１実施形態に係るセンスアンプモジュールの一例を示すブロック図である。図５に示されるように、センスアンプモジュール１９は、センスアンプ１９－１、データレジスタ１９－２、及びカラムデコーダ１９－３を含む。
【0060】
センスアンプ１９－１は、ビット線ＢＬ毎に設けられた複数のセンスアンプユニットＳＡＵを含む。そして、データレジスタ１９－２は、センスアンプユニットＳＡＵ毎に設けられた複数のラッチ回路ＸＤＬを含む。
【0061】
センスアンプユニットＳＡＵは、例えば、センス回路ＳＡ、演算部ＯＰ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬを含む。センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、バスＬＢＵＳを介して、対応するラッチ回路ＸＤＬに共通に接続されている。換言すれば、ラッチ回路ＸＤＬ、センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、バスＬＢＵＳを介して互いにデータを送受信可能なように接続されている。
【0062】
センス回路ＳＡは、読み出し処理時には、対応するビット線ＢＬを介してメモリセルトランジスタＭＴの閾値電圧をセンスすることにより、当該メモリセルトランジスタＭＴに記憶されるデータが“０”であるか“１”であるかを判定する。センス回路ＳＡは、書き込み処理時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
【0063】
演算部ＯＰは、ラッチ回路ＸＤＬ、ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬに記憶されたデータを用いて各種論理演算を行う。なお、センスアンプ１９－１は、演算部ＯＰの代わりに各種論理演算を行う演算回路を別に含んでいてもよい。
【0064】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、読み出しデータＤＡＴ又は書き込みデータＤＡＴを一時的に記憶する。例えば、読み出し処理の場合、読み出しデータＤＡＴが、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかに記憶される。また、例えば、書き込み処理の場合、ラッチ回路ＸＤＬの書き込みデータＤＡＴが、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかに記憶される。
【0065】
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵとカラムデコーダ１９－３との間のキャッシュメモリとして使用される。より具体的には、カラムデコーダ１９－３から受信した書き込みデータＤＡＴは、ラッチ回路ＸＤＬを介してラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬ、あるいはセンス回路ＳＡに送信される。また、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬ、あるいはセンス回路ＳＡに記憶されている読み出しデータＤＡＴは、ラッチ回路ＸＤＬを介してカラムデコーダ１９－３に送信される。
【0066】
カラムデコーダ１９－３は、複数のバスＸＢＵＳを介して、対応する複数のラッチ回路ＸＤＬと接続される。カラムデコーダ１９－３は、書き込み処理時には、入出力回路１１から書き込みデータＤＡＴを受信する。そして、カラムデコーダ１９－３は、カラムアドレスに対応するラッチ回路ＸＤＬに書き込みデータＤＡＴを送信する。また、カラムデコーダ１９－３は、読み出し処理時には、カラムアドレスに対応するラッチ回路ＸＤＬから読み出しデータＤＡＴを受信する。そして、カラムデコーダ１９－３は、入出力回路１１に読み出しデータＤＡＴを送信する。
【0067】
１．１．７ センス回路
次に、第１実施形態に係るセンス回路の構成について説明する。図６は、第１実施形態に係るセンス回路の一例を示す回路図である。図６に示されるように、センス回路は、９個のトランジスタＴ１～Ｔ８、並びにキャパシタＣＰを含む。トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ８は、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８は、トランジスタＴ１～Ｔ７よりも高耐圧なＮ型のＭＯＳトランジスタである。
次に、第１実施形態に係るセンス回路の構成について説明する。図６は、第１実施形態に係るセンス回路の一例を示す回路図である。図６に示されるように、センス回路は、９個のトランジスタＴ１～Ｔ８、並びにキャパシタＣＰを含む。トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ８は、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８は、トランジスタＴ１～Ｔ７よりも高耐圧なＮ型のＭＯＳトランジスタである。
【0068】
トランジスタＴ０の第１端には、電源電圧ＶＤＤが供給される。トランジスタＴ０の第２端は、ノードＮＤ１に接続される。トランジスタＴ０の制御端には、ノードＳＩＮＶに接続される。
【0069】
トランジスタＴ１の第１端は、ノードＮＤ１に接続される。トランジスタＴ１の第２端は、ノードＮＤ２に接続される。トランジスタＴ１の制御端は、ノードＢＬＸに接続される。
【0070】
トランジスタＴ２の第１端は、ノードＮＤ１に接続される。トランジスタＴ２の第２端は、ノードＳＥＮに接続される。トランジスタＴ２の制御端は、ノードＨＬＬに接続される。
【0071】
トランジスタＴ３の第１端は、ノードＳＥＮに接続される。トランジスタＴ３の第２端は、ノードＮＤ２に接続される。トランジスタＴ３の制御端は、ノードＸＸＬに接続される。
【0072】
トランジスタＴ４の第１端は、ノードＮＤ２に接続される。トランジスタＴ４の第２端は、トランジスタＴ８の第１端に接続される。トランジスタＴ８の第２端は、ビット線ＢＬに接続される。トランジスタＴ４の制御端は、ノードＢＬＣに接続される。トランジスタＴ８の制御端は、ノードＢＬＳに接続される。
【0073】
トランジスタＴ５の第１端は、ノードＮＤ２に接続される。トランジスタＴ５の第２端は、ノードＳＲＣに接続される。トランジスタＴ５の制御端は、ノードＳＩＮＶに接続される。
【0074】
トランジスタＴ６の第１端は、接地される。トランジスタＴ６の第２端は、トランジスタＴ７の第１端に接続される。トランジスタＴ７の第２端は、バスＬＢＵＳに接続される。トランジスタＴ６の制御端は、ノードＳＥＮに接続される。トランジスタＴ７の制御端は、ノードＳＴＢに接続される。
【0075】
キャパシタＣＰの第１端は、ノードＳＥＮに接続される。キャパシタのＣＰの第２端には、クロック信号ＣＬＫが供給される。
【0076】
以上のような構成により、センス回路ＳＡは、読み出し処理時に、メモリセルトランジスタＭＴに記憶されるデータを、ノードＳＥＮの電圧に基づいて判定することができる。判定の結果、ノードＳＥＮに読み出されたデータは、バスＬＢＵＳを介してラッチ回路ＳＤＬ等に転送される。
【0077】
１．１．８ ＥＣＣ回路
次に、ＥＣＣ回路２５の構成について説明する。図７は、第１実施形態に係るＥＣＣ回路の構成の一例を示すブロック図である。ＥＣＣ回路２５は、符号化回路３１、硬判定復号回路３２、軟判定復号回路３３、及びＳＢ復元回路３４を含む。
次に、ＥＣＣ回路２５の構成について説明する。図７は、第１実施形態に係るＥＣＣ回路の構成の一例を示すブロック図である。ＥＣＣ回路２５は、符号化回路３１、硬判定復号回路３２、軟判定復号回路３３、及びＳＢ復元回路３４を含む。
【0078】
符号化回路３１は、データの符号化処理を行う回路である。符号化処理において、符号化回路３１は、誤り訂正符号を生成し、書き込みデータに付与する。
【0079】
硬判定復号回路３２は、硬判定復号処理を行う回路である。硬判定復号処理は、不揮発性メモリ１０から読み出される読み出しデータのうち、複数ページのハードビットデータを用いて行う誤り検出処理及び誤り訂正処理である。ハードビットデータについては、後述する。
【0080】
軟判定復号回路３３は、軟判定復号処理を行う回路である。軟判定復号処理は、不揮発性メモリ１０から読み出される読み出しデータのうち、複数ページのハードビットデータ及びソフトビットデータを用いて行う誤り検出処理及び誤り訂正処理である。ソフトビットデータについては、後述する。軟判定復号処理に際して、軟判定復号回路３３は、対数尤度比（ＬＬＲ：Log-Likelihood Ratio）テーブルを用いる。ＬＬＲテーブルは、ソフトビットデータと対数尤度比との対応関係を示すテーブルである。ＬＬＲテーブルは、対数尤度比値（ＬＬＲ値）を含む。ＬＬＲ値は、データが“０”である時の尤度と“１”である時の尤度とを対数比で表現した情報である。ＬＬＲ値は、ある読み出し電圧により読み出されたデータの信頼度（尤もらしさ）を示す。
【0081】
ＳＢ復元回路３４は、ソフトビットデータを復元する回路である。本実施形態に係る不揮発性メモリ１０は、軟判定復号処理に際して、メモリコントローラ２０に２ページの圧縮ソフトビットデータを送信する。２ページ分の圧縮ソフトビットデータには、複数ページ分のソフトビットデータが圧縮されている。圧縮ソフトビットデータについては後述する。ＳＢ復元回路３４は、複数ページのハードビットデータと２ページの圧縮ソフトビットデータとを用いて、複数のソフトビットデータを復元する。
【0082】
具体的には、或るセルユニットＣＵにＴＬＣモードで書き込まれたデータに対して軟判定復号処理を行う場合、不揮発性メモリ１０は、当該セルユニットＣＵから複数回の読み出し処理を実行する。これにより、不揮発性メモリ１０は、３ページのハードビットデータと、２ページの圧縮ソフトビットデータを生成する。ＳＢ復元回路３４は、不揮発性メモリ１０によって生成された３ページのハードビットデータ及び２ページの圧縮ソフトビットデータから、３ページのソフトビットデータを復元する。
【0083】
図８は、第１実施形態に係るＳＢ復元回路の構成の一例を示すブロック図である。図８では、ＴＬＣモードで書き込まれたデータに対する軟判定復号処理に対応するＳＢ復元回路３４の例が示される。図８に示されるように、ＳＢ復元回路３４は、デマルチプレクサ（ＤＥＭＵＸ：De-Multiplexer）４１、５個のバッファ４２～４６、及びＳＢデコーダ４７を含む。
【0084】
ＤＥＭＵＸ４１は、接続回路である。ＤＥＭＵＸ４１は、制御回路２１からの切替信号に基づいて、入力端子と、バッファ４２～４６にそれぞれ接続された４個の出力端子のいずれかと、を電気的に接続する。
【0085】
バッファ４２は、下位ページに対応するハードビットデータＨＢ＿Ｌを一時的に記憶するバッファである。バッファ４２は、ＤＥＭＵＸ４１から、ハードビットデータＨＢ＿Ｌを受信する。バッファ４２は、例えば、ｍビット（ｍはｎ以下の整数）のデータ長のハードビットデータＨＢ＿Ｌを記憶する。なお、バッファ４２が記憶可能なデータ長は、一括して誤り検出処理及び誤り訂正処理されるデータ長（ＥＣＣフレーム）と同じであってもよいし、異なっていてもよい。
【0086】
バッファ４３は、中位ページに対応するハードビットデータＨＢ＿Ｍを一時的に記憶するバッファである。バッファ４３は、ＤＥＭＵＸ４１から、ハードビットデータＨＢ＿Ｍを受信する。例えば、バッファ４３は、バッファ４２と同様に、ｍビットのデータ長のハードビットデータＨＢ＿Ｍを記憶する。
【0087】
バッファ４４は、上位ページに対応するハードビットデータＨＢ＿Ｕを一時的に記憶するバッファである。バッファ４４は、ＤＥＭＵＸ４１から、ハードビットデータＨＢ＿Ｕを受信する。例えば、バッファ４４は、バッファ４２と同様に、ｍビットのデータ長のハードビットデータＨＢ＿Ｕを記憶する。
【0088】
バッファ４５は、２ページの圧縮ソフトビットデータＳＢのうちの１ページの圧縮ソフトビットデータＳＢ－ＯＲを一時的に記憶するバッファである。バッファ４５は、ＤＥＭＵＸ４１から、圧縮ソフトビットデータＳＢ－ＯＲを受信する。例えば、バッファ４５は、バッファ４２と同様に、例えば、ｍビットのデータ長の圧縮ソフトビットデータＳＢ－ＯＲを記憶する。圧縮ソフトビットデータＳＢ－ＯＲの詳細については、後述する。
【0089】
バッファ４６は、２ページの圧縮ソフトビットデータＳＢのうちの１ページの圧縮ソフトビットデータＳＢ＋ＯＲを一時的に記憶するバッファである。バッファ４６は、ＤＥＭＵＸ４１から、圧縮ソフトビットデータＳＢ＋ＯＲを受信する。例えば、バッファ４６は、バッファ４２と同様に、例えば、ｍビットのデータ長の圧縮ソフトビットデータＳＢ＋ＯＲを記憶する。圧縮ソフトビットデータＳＢ＋ＯＲの詳細については、後述する。
【0090】
ＳＢデコーダ４７は、ソフトビットデータＳＢの復元回路である。ＳＢデコーダ４７は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを受信する。ＳＢデコーダ４７は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づいて、下位ページに対応するソフトビットデータＳＢ＿Ｌ、中位ページに対応するソフトビットデータＳＢ＿Ｍ、及び上位ページに対応するソフトビットデータＳＢ＿Ｕを復元する。例えば、ＳＢデコーダ４７は、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕを軟判定復号回路３３に送信する。
【0091】
１．１．９ ハードビットデータ及びソフトビットデータ
次に、ハードビットデータ及びソフトビットデータの定義について説明する。図９は、第１実施形態に係るハードビットデータ及びソフトビットデータの定義の一例を示す図である。図９では、“Ｓ（ｋ－１）”状態及び“Ｓｋ”状態に属するメモリセルトランジスタＭＴの閾値電圧分布と、ハードビットデータＨＢ及びソフトビットデータＳＢとの関係が示される（１≦ｋ≦７）。
次に、ハードビットデータ及びソフトビットデータの定義について説明する。図９は、第１実施形態に係るハードビットデータ及びソフトビットデータの定義の一例を示す図である。図９では、“Ｓ（ｋ－１）”状態及び“Ｓｋ”状態に属するメモリセルトランジスタＭＴの閾値電圧分布と、ハードビットデータＨＢ及びソフトビットデータＳＢとの関係が示される（１≦ｋ≦７）。
【0092】
データが書き込まれた直後では、“Ｓ（ｋ－１）”状態及び“Ｓｋ”状態にそれぞれ対応する２個の閾値電圧分布は、重なり合わない。このため、これら２個の閾値電圧分布の間に設定された読み出し電圧Ｖｋを用いた読み出し処理Ｒｋによって、“Ｓ（ｋ－１）”状態に属するメモリセルトランジスタＭＴと、“Ｓｋ”状態に属するメモリセルトランジスタＭＴとを区別することができる。
【0093】
しかしながら、リードディスターブ及びデータリテンション等の影響により、これら２個の閾値電圧分布は、重なり得る。この場合、閾値電圧が２個の閾値電圧分布が重なる範囲にあるメモリセルトランジスタＭＴから読み出されるデータは、エラービットとなり得る。より具体的には、例えば、読み出し処理Ｒｋを実行した場合、“Ｓ（ｋ－１）”状態として書き込まれたメモリセルトランジスタＭＴのうち読み出し電圧Ｖｋ以上の閾値電圧を有するメモリセルトランジスタＭＴから読み出されるデータは、“Ｓｋ”状態に属すると誤って判定され得る。また、例えば、読み出し処理Ｒｋを実行した場合、“Ｓｋ”状態として書き込まれたメモリセルトランジスタＭＴのうち電圧Ｖｋ未満の閾値電圧を有するメモリセルトランジスタＭＴから読み出されるデータは、“Ｓ（ｋ－１）”状態に属すると誤って判定され得る。発生したエラービットの数が、ＥＣＣ回路２５の誤り訂正可能なビット数を超えていれば、データを正しく読み出すことが困難となる。
【0094】
そこで、本実施形態では、読み出し電圧Ｖｋを挟む２個の読み出し電圧Ｖｋ－及びＶｋ－を設定する。読み出し電圧Ｖｋ－は、読み出し電圧Ｖｋより低い電圧である。読み出し電圧Ｖｋ＋は、読み出し電圧Ｖｋより高い電圧である。
【0095】
これにより、読み出し処理Ｒｋ、読み出し電圧Ｖｋ－を用いた読み出し処理Ｒｋ－、及び読み出し電圧Ｖｋ＋を用いた読み出し処理Ｒｋ＋に基づいて、閾値電圧が電圧Ｖｋ－未満のメモリセルトランジスタＭＴと、閾値電圧がＶｋ－以上Ｖｋ＋以下のメモリセルトランジスタＭＴと、閾値電圧が電圧Ｖｋ＋以上のメモリセルトランジスタＭＴとを区別することができる。
【0096】
以下では、閾値電圧がＶｋ－以上Ｖｋ以下の電圧範囲にあるメモリセルトランジスタＭＴの状態を“Ｓ（ｋ－１）＋”状態と呼ぶ。閾値電圧がＶｋ以上Ｖｋ＋以下の電圧範囲にあるメモリセルトランジスタＭＴの状態を“Ｓｋ－”状態と呼ぶ。そして、“Ｓｋ”状態のうち“Ｓｋ＋”状態及び“Ｓｋ－”状態を除く状態を“Ｓｋ０”状態は、と呼ぶ。ただし、説明の便宜上、“Ｓ０－”状態及び“Ｓ７＋”状態はそれぞれ“Ｓ００”状態及び“Ｓ７０”状態に含まれるものとする。
【0097】
また、以下では、“Ｓ（ｋ－１）”状態と“Ｓｋ”状態とを区別するデータを、ハードビットデータと呼ぶ。ハードビットデータＨＢにおいて、“Ｓ（ｋ－１）”状態は“１”で表され、“Ｓｋ”状態は“０”で表される。
【0098】
“Ｓ（ｋ－１）０”状態と、“Ｓ（ｋ－１）＋”状態と、“Ｓｋ”状態とを区別するデータを、部分ソフトビットデータＳＢ－と呼ぶ。部分ソフトビットデータＳＢ－において、“Ｓ（ｋ－１）０”状態及び“Ｓｋ”状態は“０”で表され、“Ｓ（ｋ－１）＋”状態は“１”で表される。部分ソフトビットデータＳＢ－は、例えば、読み出し処理Ｒｋの結果と、読み出し処理Ｒｋ－の結果の論理否定と、の論理積によって生成される。
【0099】
“Ｓ（ｋ－１）”状態と、“Ｓｋ－”状態と、“Ｓｋ０”状態とを区別するデータを、部分ソフトビットデータＳＢ＋と呼ぶ。部分ソフトビットデータＳＢ＋において、“Ｓ（ｋ－１）”状態及び“Ｓｋ０”状態は“０”で表され、“Ｓｋ－”状態は“１”で表される。部分ソフトビットデータＳＢ＋は、例えば、読み出し処理Ｒｋの結果の論理否定と、読み出し処理Ｒｋ＋の結果と、の論理積によって生成される。
【0100】
“Ｓ（ｋ－１）０”状態と、“Ｓｋ０”状態と、“Ｓ（ｋ－１）＋”状態及び“Ｓｋ－”状態を含む状態と、を区別するデータを、ソフトビットデータＳＢと呼ぶ。ソフトビットデータＳＢにおいて、“Ｓ（ｋ－１）０”状態及び“Ｓｋ０”状態は“０”で表され、“Ｓ（ｋ－１）＋”状態及び“Ｓｋ－”状態を含む状態は“１”で表される。ソフトビットデータＳＢは、例えば、部分ソフトビットデータＳＢ－と部分ソフトビットデータＳＢ＋との論理和によって生成される。
【0101】
図１０は、第１実施形態に係るメモリシステムにおける部分ソフトビットデータ、圧縮ソフトビットデータ、及びソフトビットデータの関係の一例を示す図である。
【0102】
不揮発性メモリ１０は、上述の定義に基づいて、下位ページに対応するハードビットデータＨＢ＿Ｌ並びに部分ソフトビットデータＳＢ－＿Ｌ及びＳＢ＋＿Ｌ、中位ページに対応するハードビットデータＨＢ＿Ｍ並びに部分ソフトビットデータＳＢ－＿Ｍ及びＳＢ＋＿Ｍ、並びに上位ページに対応するハードビットデータＨＢ＿Ｕ並びに部分ソフトビットデータＳＢ－＿Ｕ及びＳＢ＋＿Ｕを生成する。
【0103】
部分ソフトビットデータＳＢ－＿Ｌは、“Ｓ０＋”状態及び“Ｓ４＋”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ－＿Ｍは、“Ｓ１＋”状態、“Ｓ３＋”状態、及び“Ｓ５＋”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ－＿Ｕは、“Ｓ２＋”状態及び“Ｓ６＋”状態が“１”となり、その他の状態が“０”となる。このように、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、及びＳＢ－＿Ｕは、互いに重複しない状態で“１”となる。
【0104】
不揮発性メモリ１０は、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、及びＳＢ－＿Ｕを論理和演算することにより、圧縮ソフトビットデータＳＢ－ＯＲを生成する。このため、圧縮ソフトビットデータＳＢ－ＯＲは、“Ｓ０＋”状態、“Ｓ１＋”状態、“Ｓ２＋”状態、“Ｓ３＋”状態、“Ｓ４＋”状態、“Ｓ５＋”状態、及び“Ｓ６＋”状態が“１”となり、その他の状態が“０”となる。
【0105】
また、部分ソフトビットデータＳＢ＋＿Ｌは、“Ｓ１－”状態及び“Ｓ５－”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ＋＿Ｍは、“Ｓ２－”状態、“Ｓ４－”状態、及び“Ｓ６－”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ＋＿Ｕは、“Ｓ３－”状態及び“Ｓ７－”状態が“１”となり、その他の状態が“０”となる。このように、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、及びＳＢ＋＿Ｕは、互いに重複しない状態で“１”となる。
【0106】
不揮発性メモリ１０は、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、及びＳＢ＋＿Ｕを論理和演算することにより、圧縮ソフトビットデータＳＢ＋ＯＲを生成する。このため、圧縮ソフトビットデータＳＢ＋ＯＲは、“Ｓ１－”状態、“Ｓ２－”状態、“Ｓ３－”状態、“Ｓ４－”状態、“Ｓ５－”状態、“Ｓ６－”状態、及び“Ｓ７－”状態が“１”となり、その他の状態が“０”となる。
【0107】
不揮発性メモリ１０は、上述の演算処理によって生成された２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲと、３ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕと、をメモリコントローラ２０に出力する。
【0108】
ＳＢデコーダ４７は、２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲと、３ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕと、に基づき３ページのソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕを生成する。
【0109】
下位ページに対応するソフトビットデータＳＢ＿Ｌは、“Ｓ０＋”状態、“Ｓ１－”状態、“Ｓ４＋”状態、及び“Ｓ５－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｌを以下の演算によって生成する。
ＳＢ＿Ｌ＝（Ｌ０｜Ｌ４）＆ＳＢ－ＯＲ）｜（Ｌ１｜Ｌ５）＆ＳＢ＋ＯＲ）
Ｌ０＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ
Ｌ１＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ
Ｌ４＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
Ｌ５＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
ここで、“＆”は論理積記号である。“｜”は論理和記号である。“～”は論理否定記号である。
ＳＢ＿Ｌ＝（Ｌ０｜Ｌ４）＆ＳＢ－ＯＲ）｜（Ｌ１｜Ｌ５）＆ＳＢ＋ＯＲ）
Ｌ０＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ
Ｌ１＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ
Ｌ４＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
Ｌ５＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
ここで、“＆”は論理積記号である。“｜”は論理和記号である。“～”は論理否定記号である。
【0110】
中位ページに対応するソフトビットデータＳＢ＿Ｍは、“Ｓ１＋”状態、“Ｓ２－”状態、“Ｓ３＋”状態、“Ｓ４－”状態、“Ｓ５＋”状態、及び“Ｓ６－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｍを以下の演算によって生成する。
ＳＢ＿Ｍ＝（Ｌ１｜Ｌ３｜Ｌ５）＆ＳＢ－ＯＲ）｜（Ｌ２｜Ｌ４｜Ｌ６）＆ＳＢ＋ＯＲ）
Ｌ２＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ
Ｌ３＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
Ｌ６＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
上位ページに対応するソフトビットデータＳＢ＿Ｕは、“Ｓ２＋”状態、“Ｓ３－”状態、“Ｓ６＋”状態、及び“Ｓ７－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｕを以下の演算によって生成する。
ＳＢ＿Ｕ＝（Ｌ２｜Ｌ６）＆ＳＢ－ＯＲ）｜（Ｌ３｜Ｌ７）＆ＳＢ＋ＯＲ）
Ｌ７＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ
このように、不揮発性メモリ１０は、６ページの部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、ＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、及びＳＢ＋＿Ｕを２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに圧縮する。ＳＢデコーダ４７は、３ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づき、３ページのソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕを復元する。
ＳＢ＿Ｍ＝（Ｌ１｜Ｌ３｜Ｌ５）＆ＳＢ－ＯＲ）｜（Ｌ２｜Ｌ４｜Ｌ６）＆ＳＢ＋ＯＲ）
Ｌ２＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ
Ｌ３＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
Ｌ６＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ
上位ページに対応するソフトビットデータＳＢ＿Ｕは、“Ｓ２＋”状態、“Ｓ３－”状態、“Ｓ６＋”状態、及び“Ｓ７－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｕを以下の演算によって生成する。
ＳＢ＿Ｕ＝（Ｌ２｜Ｌ６）＆ＳＢ－ＯＲ）｜（Ｌ３｜Ｌ７）＆ＳＢ＋ＯＲ）
Ｌ７＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ
このように、不揮発性メモリ１０は、６ページの部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、ＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、及びＳＢ＋＿Ｕを２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに圧縮する。ＳＢデコーダ４７は、３ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づき、３ページのソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕを復元する。
【0111】
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
【0112】
１．２．１ フローチャート
図１１は、第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すフローチャートである。
図１１は、第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すフローチャートである。
【0113】
軟判定復号処理に関する読み出し処理を実行する旨のコマンドを受けると（開始）、不揮発性メモリ１０は、対象のセルユニットＣＵからページデータを読み出す（Ｓ１１）。
【0114】
不揮発性メモリ１０は、Ｓ１１の処理で読み出されたページデータに基づき演算処理を行う（Ｓ１２）。
【0115】
不揮発性メモリ１０は、Ｓ１２の処理によってハードビットデータＨＢが生成されたか否かを判定する（Ｓ１３）。
【0116】
ハードビットデータＨＢが生成された場合（Ｓ１３；ｙｅｓ）、不揮発性メモリ１０は、生成されたハードビットデータＨＢをメモリコントローラ２０に出力する（Ｓ１４）。
【0117】
ハードビットデータＨＢが生成されなかった場合（Ｓ１３；ｎｏ）、又はＳ１４の処理の後、不揮発性メモリ１０は、Ｓ１２の処理によって圧縮ソフトビットデータＳＢ－ＯＲ又はＳＢ＋ＯＲが生成されたか否かを判定する（Ｓ１５）。
【0118】
圧縮ソフトビットデータＳＢ－ＯＲ又はＳＢ＋ＯＲが生成された場合（Ｓ１５；ｙｅｓ）、不揮発性メモリ１０は、生成された圧縮ソフトビットデータＳＢ－ＯＲ又はＳＢ＋ＯＲをメモリコントローラ２０に出力する（Ｓ１６）。
【0119】
圧縮ソフトビットデータＳＢ－ＯＲ又はＳＢ＋ＯＲが生成されなかった場合（Ｓ１５；ｎｏ）、又はＳ１６の処理の後、不揮発性メモリ１０は、全ページ分のハードビットデータＨＢ及び２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが出力されたか否かを判定する（Ｓ１７）。
【0120】
出力されていないハードビットデータＨＢ又は圧縮ソフトビットデータＳＢ－ＯＲ若しくはＳＢ＋ＯＲがある場合（Ｓ１７；ｎｏ）、不揮発性メモリ１０は、対象のセルユニットＣＵからページデータを読み出す（Ｓ１１）。そして、後続するＳ１２～Ｓ１７の処理が実行される。このように、全ての全ページ分のハードビットデータＨＢ及び２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが出力されるまで、Ｓ１１～Ｓ１７の処理が繰り返される。
【0121】
全ページ分のハードビットデータＨＢ及び２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが出力された場合（Ｓ１７；ｙｅｓ）、メモリコントローラ２０は、各ページに対応するソフトビットデータＳＢを復元する（Ｓ１８）。
【0122】
メモリコントローラ２０は、Ｓ１８の処理で復元された各ページに対応するソフトビットデータＳＢを用いて、軟判定復号処理を行う（Ｓ１９）。
【0123】
Ｓ１９の処理の後、軟判定複合処理を含む一連の処理は終了となる（終了）。
【0124】
１．２．２ コマンドシーケンス
図１２は、第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンスである。図１２では、軟判定復号処理を含む一連の処理において不揮発性メモリ１０及びメモリコントローラ２０間で通信される信号ＤＱ及びＲＢｎと、不揮発性メモリ１０内の選択ワード線ＷＬｓｅｌに印加される電圧とが示される。なお、以下の図では、信号ＤＱに含まれるコマンドＣＭＤ、アドレスＡＤＤ、及びデータはそれぞれ、丸、四角、及び六角形として示される。
図１２は、第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンスである。図１２では、軟判定復号処理を含む一連の処理において不揮発性メモリ１０及びメモリコントローラ２０間で通信される信号ＤＱ及びＲＢｎと、不揮発性メモリ１０内の選択ワード線ＷＬｓｅｌに印加される電圧とが示される。なお、以下の図では、信号ＤＱに含まれるコマンドＣＭＤ、アドレスＡＤＤ、及びデータはそれぞれ、丸、四角、及び六角形として示される。
【0125】
メモリコントローラ２０は、コマンド“ＸＸｈ”、コマンド“０１ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３０ｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“ＸＸｈ”は、軟判定復号に関する処理を行う旨を指示するコマンドである。コマンド“０１ｈ”は、下位ページに対応する処理を行う旨を指示するコマンドである。コマンド“００ｈ”は、読み出し処理を行う旨を指示するコマンドである。アドレスＡＤＤは、読み出し処理の対象となるセルユニットＣＵを示すアドレス情報である。コマンド“３０ｈ”は、読み出し処理の開始を指示するコマンドである。
【0126】
コマンド“３０ｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、下位ページに対応する読み出し処理を開始する。具体的には、ロウデコーダ１８は、選択ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを印加した後、読み出し電圧Ｖ５及びＶ１をこの順に印加する。ロウデコーダ１８は、読み出し電圧Ｖ１が印加された後、選択ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを再び印加し、しかる後に電圧ＶＳＳを印加する。
【0127】
読み出し電圧Ｖ５が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ５、Ｒ５－、及びＲ５＋をこの順に行う。センスアンプモジュール１９は、例えば、ノードＳＥＮを充電してからセンスするまでの期間（センス期間）を調整することにより、読み出し処理Ｒ５、Ｒ５－、及びＲ５＋を行う。より具体的には、例えば、読み出し処理Ｒ５－におけるセンス期間は、読み出し処理Ｒ５におけるセンス期間より短い。読み出し処理Ｒ５＋におけるセンス期間は、読み出し処理Ｒ５におけるセンス期間より長い。
【0128】
読み出し電圧Ｖ１が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ１、Ｒ１－、及びＲ１＋をこの順に行う。例えば、読み出し処理Ｒ１－におけるセンス期間は、読み出し処理Ｒ１におけるセンス期間より短い。読み出し処理Ｒ１＋におけるセンス期間は、読み出し処理Ｒ１におけるセンス期間より長い。
【0129】
センスアンプモジュール１９は、各種読み出し処理によって読み出されたデータに基づいて、演算処理を行う。これにより、ハードビットデータＨＢ＿Ｌが生成される。
【0130】
読み出し処理Ｒ１＋が終わると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。
【0131】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“０５ｈ”は、データを出力する旨を指示するコマンドである。アドレスＡＤＤは、出力するデータを指定するアドレス情報である。コマンド“Ｅ０ｈ”は、データ出力の開始を指示するコマンドである。
【0132】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌをメモリコントローラ２０に出力する。
【0133】
ハードビットデータＨＢ＿Ｌを受けると、メモリコントローラ２０は、コマンド“ＸＸｈ”、コマンド“０２ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３０ｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“０２ｈ”は、中位ページに対応する処理を行う旨を指示するコマンドである。
【0134】
コマンド“３０ｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、中位ページに対応する読み出し処理を開始する。具体的には、ロウデコーダ１８は、選択ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを印加した後、読み出し電圧Ｖ６、Ｖ４、及びＶ２をこの順に印加する。ロウデコーダ１８は、読み出し電圧Ｖ２が印加された後、選択ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを再び印加し、しかる後に電圧ＶＳＳを印加する。
【0135】
読み出し電圧Ｖ６が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ６、Ｒ６－、及びＲ６＋をこの順に行う。例えば、読み出し処理Ｒ６－におけるセンス期間は、読み出し処理Ｒ６におけるセンス期間より短い。読み出し処理Ｒ６＋におけるセンス期間は、読み出し処理Ｒ６におけるセンス期間より長い。
【0136】
読み出し電圧Ｖ４が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ４、Ｒ４－、及びＲ４＋をこの順に行う。例えば、読み出し処理Ｒ４－におけるセンス期間は、読み出し処理Ｒ４におけるセンス期間より短い。読み出し処理Ｒ４＋におけるセンス期間は、読み出し処理Ｒ４におけるセンス期間より長い。
【0137】
読み出し電圧Ｖ２が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ２、Ｒ２－、及びＲ２＋をこの順に行う。例えば、読み出し処理Ｒ２－におけるセンス期間は、読み出し処理Ｒ２におけるセンス期間より短い。読み出し処理Ｒ２＋におけるセンス期間は、読み出し処理Ｒ２におけるセンス期間より長い。
【0138】
センスアンプモジュール１９は、各種読み出し処理によって読み出されたデータに基づいて、演算処理を行う。これにより、ハードビットデータＨＢ＿Ｍが生成される。
【0139】
読み出し処理Ｒ２＋が終わると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。
【0140】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。
【0141】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｍをメモリコントローラ２０に出力する。
【0142】
ハードビットデータＨＢ＿Ｍを受けると、メモリコントローラ２０は、コマンド“ＸＸｈ”、コマンド“０３ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３０ｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“０３ｈ”は、上位ページに対応する処理を行う旨を指示するコマンドである。
【0143】
コマンド“３０ｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、上位ページに対応する読み出し処理を開始する。具体的には、ロウデコーダ１８は、選択ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを印加した後、読み出し電圧Ｖ７、及びＶ３をこの順に印加する。ロウデコーダ１８は、読み出し電圧Ｖ３が印加された後、選択ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを再び印加し、しかる後に電圧ＶＳＳを印加する。
【0144】
読み出し電圧Ｖ７が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ７、Ｒ７－、及びＲ７＋をこの順に行う。例えば、読み出し処理Ｒ７－におけるセンス期間は、読み出し処理Ｒ７におけるセンス期間より短い。読み出し処理Ｒ７＋におけるセンス期間は、読み出し処理Ｒ７におけるセンス期間より長い。
【0145】
読み出し電圧Ｖ３が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ３、Ｒ３－、及びＲ３＋をこの順に行う。例えば、読み出し処理Ｒ３－におけるセンス期間は、読み出し処理Ｒ３におけるセンス期間より短い。読み出し処理Ｒ３＋におけるセンス期間は、読み出し処理Ｒ３におけるセンス期間より長い。
【0146】
センスアンプモジュール１９は、各種読み出し処理によって読み出されたデータに基づいて、演算処理を行う。これにより、ハードビットデータＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが生成される。このとき、ハードビットデータＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲはそれぞれ、ラッチ回路ＸＤＬ、ＡＤＬ、及びＢＤＬに記憶される。
【0147】
読み出し処理Ｒ３＋が終わると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。
【0148】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。
【0149】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｕをメモリコントローラ２０に出力する。
【0150】
ハードビットデータＨＢ＿Ｕを受けると、メモリコントローラ２０は、コマンド“ＹＹｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３Ｆｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“ＹＹｈ”、コマンド“００ｈ”、及びアドレスＡＤＤの組は、例えば、ラッチ回路ＡＤＬに記憶される圧縮ソフトビットデータＳＢ－ＯＲをラッチ回路ＸＤＬに転送する旨を指示する。コマンド“３Ｆｈ”は、データ転送の開始を指示するコマンドである。
【0151】
コマンド“３Ｆｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送を開始する。データ転送が終了すると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。
【0152】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。
【0153】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ－ＯＲをメモリコントローラ２０に出力する。
【0154】
圧縮ソフトビットデータＳＢ－ＯＲを受けると、メモリコントローラ２０は、コマンド“ＺＺｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３Ｆｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“ＺＺｈ”、コマンド“００ｈ”、及びアドレスＡＤＤの組は、例えば、ラッチ回路ＢＤＬに記憶される圧縮ソフトビットデータＳＢ＋ＯＲをラッチ回路ＸＤＬに転送する旨を指示する。
【0155】
コマンド“３Ｆｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、ラッチ回路ＢＤＬからラッチ回路ＸＤＬへのデータ転送を開始する。データ転送が終了すると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。
【0156】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。
【0157】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ＋ＯＲをメモリコントローラ２０に出力する。
【0158】
以上により、軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンスが終了する。
【0159】
１．２．３ 演算処理
図１３、図１４、及び図１５は、第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図である。図１３では、ハードビットデータＨＢ＿Ｌが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図１４では、ハードビットデータＨＢ＿Ｌが出力された後、ハードビットデータＨＢ＿Ｍが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図１５では、ハードビットデータＨＢ＿Ｍが出力された後、ハードビットデータＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。
図１３、図１４、及び図１５は、第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図である。図１３では、ハードビットデータＨＢ＿Ｌが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図１４では、ハードビットデータＨＢ＿Ｌが出力された後、ハードビットデータＨＢ＿Ｍが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図１５では、ハードビットデータＨＢ＿Ｍが出力された後、ハードビットデータＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。
【0160】
図１３を参照してハードビットデータＨＢ＿Ｌに関する演算処理について説明する。
【0161】
まず、読み出し処理Ｒ５が実行される。これにより、“Ｓ５”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬ及びＣＤＬに転送される。
【0162】
続いて、読み出し処理Ｒ５－が実行される。これにより、“Ｓ４＋”状態、及び“Ｓ５”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ４＋”状態が“１”となり、他の状態が“０”となる。
【0163】
続いて、読み出し処理Ｒ５＋が実行される。これにより、“Ｓ５０”状態、“Ｓ５＋”状態、“Ｓ６”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ５－”状態が“１”となり、他の状態が“０”となる。
【0164】
続いて、読み出し処理Ｒ１が実行される。これにより、“Ｓ１”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ｜ＣＤＬ）を実行し、ラッチ回路ＣＤＬに記憶させる。これにより、ラッチ回路ＣＤＬには、ハードビットデータＨＢ＿Ｌが記憶される。
【0165】
続いて、読み出し処理Ｒ１－が実行される。これにより、“Ｓ０＋”状態、及び“Ｓ１”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ０＋”状態、及び“Ｓ４＋”状態が“１”となり、他の状態が“０”となる。
【0166】
続いて、読み出し処理Ｒ１＋が実行される。これにより、“Ｓ１０”状態、“Ｓ１＋”状態、及び“Ｓ２”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ１－”状態、及び“Ｓ５－”状態が“１”となり、他の状態が“０”となる。
【0167】
読み出し処理Ｒ１＋が終了すると、ラッチ回路ＣＤＬに記憶されているハードビットデータＨＢ＿Ｌがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌをメモリコントローラ２０に出力できる。なお、ラッチ回路ＡＤＬ及びＢＤＬに記憶されるデータは、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを生成するために、後続する処理において維持される。
【0168】
次に、図１４を参照してハードビットデータＨＢ＿Ｍに関する演算処理について説明する。
【0169】
まず、読み出し処理Ｒ６が実行される。これにより、“Ｓ６”状態及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ）を実行し、ラッチ回路ＣＤＬに記憶させる。これにより、ラッチ回路ＣＤＬには、“Ｓ０”状態～“Ｓ５”状態が“１”となるページデータが記憶される。
【0170】
続いて、読み出し処理Ｒ６－が実行される。これにより、“Ｓ５＋”状態、“Ｓ６”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ０＋”状態、“Ｓ４＋”状態、及び“Ｓ５＋”状態が“１”となり、他の状態が“０”となる。
【0171】
続いて、読み出し処理Ｒ６＋が実行される。これにより、“Ｓ６０”状態、“Ｓ６＋”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ１－”状態、“Ｓ５－”状態、及び“Ｓ６－”状態が“１”となり、他の状態が“０”となる。
【0172】
続いて、読み出し処理Ｒ４が実行される。これにより、“Ｓ４”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（ＳＤＬ＆ＣＤＬ）を実行し、ラッチ回路ＣＤＬに記憶させる。これにより、ラッチ回路ＣＤＬには、“Ｓ４”状態及び“Ｓ５”状態が“１”となるページデータが記憶される。
【0173】
続いて、読み出し処理Ｒ４－が実行される。これにより、“Ｓ３＋”状態、及び“Ｓ４”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ０＋”状態、“Ｓ３＋”状態、“Ｓ４＋”状態、及び“Ｓ５＋”状態が“１”となり、他の状態が“０”となる。
【0174】
続いて、読み出し処理Ｒ４＋が実行される。これにより、“Ｓ４０”状態、“Ｓ４＋”状態、及び“Ｓ５”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ１－”状態、“Ｓ４－”状態、“Ｓ５－”状態、及び“Ｓ６－”状態が“１”となり、他の状態が“０”となる。
【0175】
続いて、読み出し処理Ｒ２が実行される。これにより、“Ｓ２”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ＆ＣＤＬ）を実行し、ラッチ回路ＣＤＬに記憶させる。これにより、ラッチ回路ＣＤＬには、ハードビットデータＨＢ＿Ｍが記憶される。
【0176】
続いて、読み出し処理Ｒ２－が実行される。これにより、“Ｓ１＋”状態、及び“Ｓ２”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ０＋”状態、“Ｓ１＋”状態、“Ｓ３＋”状態、“Ｓ４＋”状態、及び“Ｓ５＋”状態が“１”となり、他の状態が“０”となる。
【0177】
続いて、読み出し処理Ｒ２＋が実行される。これにより、“Ｓ２０”状態、“Ｓ２＋”状態、及び“Ｓ３”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ１－”状態、“Ｓ２－”状態、“Ｓ４－”状態、“Ｓ５－”状態、及び“Ｓ６－”状態が“１”となり、他の状態が“０”となる。
【0178】
読み出し処理Ｒ２＋が終了すると、ラッチ回路ＣＤＬに記憶されているハードビットデータＨＢ＿Ｍがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｍをメモリコントローラ２０に出力できる。なお、ラッチ回路ＡＤＬ及びＢＤＬに記憶されるデータは、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを生成するために、後続する処理において維持される。
【0179】
次に、図１５を参照してハードビットデータＨＢ＿Ｕに関する演算処理について説明する。
【0180】
まず、読み出し処理Ｒ７が実行される。これにより、“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬ及びＣＤＬに転送される。
【0181】
続いて、読み出し処理Ｒ７－が実行される。これにより、“Ｓ６＋”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ０＋”状態、“Ｓ１＋”状態、“Ｓ３＋”状態、“Ｓ４＋”状態、“Ｓ５＋”状態、及び“Ｓ６＋”状態が“１”となり、他の状態が“０”となる。
【0182】
続いて、読み出し処理Ｒ７＋が実行される。これにより、“Ｓ７０”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ１－”状態、“Ｓ２－”状態、“Ｓ４－”状態、“Ｓ５－”状態、“Ｓ６－”状態、及び“Ｓ７－”状態が“１”となり、他の状態が“０”となる。
【0183】
続いて、読み出し処理Ｒ３が実行される。これにより、“Ｓ３”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ｜ＣＤＬ）を実行し、ラッチ回路ＣＤＬに記憶させる。これにより、ラッチ回路ＣＤＬには、ハードビットデータＨＢ＿Ｕが記憶される。
【0184】
続いて、読み出し処理Ｒ３－が実行される。これにより、“Ｓ２＋”状態、及び“Ｓ３”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬには、圧縮ソフトビットデータＳＢ－ＯＲが記憶される。
【0185】
続いて、読み出し処理Ｒ３＋が実行される。これにより、“Ｓ３０”状態、“Ｓ３＋”状態、及び“Ｓ４”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬには、圧縮ソフトビットデータＳＢ＋ＯＲが記憶される。
【0186】
読み出し処理Ｒ３＋が終了すると、ラッチ回路ＣＤＬに記憶されているハードビットデータＨＢ＿Ｕがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｕをメモリコントローラ２０に出力できる。
【0187】
ハードビットデータＨＢ＿Ｕの出力が終了すると、ラッチ回路ＡＤＬに記憶されている圧縮ソフトビットデータＳＢ－ＯＲがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ－ＯＲをメモリコントローラ２０に出力できる。
【0188】
圧縮ソフトビットデータＳＢ－ＯＲの出力が終了すると、ラッチ回路ＢＤＬに記憶されている圧縮ソフトビットデータＳＢ＋ＯＲがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ＋ＯＲをメモリコントローラ２０に出力できる。
【0189】
１．３ 第１実施形態に係る効果
第１実施形態によれば、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ＋＿Ｌ、ＳＢ－＿Ｍ、ＳＢ＋＿Ｍ、ＳＢ－＿Ｕ、及びＳＢ＋＿Ｕを対象のセルユニットＣＵから読み出す。不揮発性メモリ１０は、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、及びＳＢ－＿Ｕの論理和演算に基づいて圧縮ソフトビットデータＳＢ－ＯＲを生成する。不揮発性メモリ１０は、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、及びＳＢ＋＿Ｕの論理和演算に基づいて圧縮ソフトビットデータＳＢ＋ＯＲを生成する。不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲをメモリコントローラ２０に送信する。これにより、軟判定復号処理に際してメモリコントローラ２０に送信されるデータのサイズを、３ページ分のハードビットデータ、及び２ページ分の圧縮ソフトビットデータとすることができる。このため、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕをメモリコントローラ２０に直接送信する場合よりも、送信するデータのサイズを１ページ分少なくすることができる。すなわち、３ページ分のソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕを出力する場合よりも、第１実施形態に基づいて２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを出力する方が、１．５倍のデータ転送速度の向上が見込める。したがって、不揮発性メモリ１０からメモリコントローラ２０に出力されるデータ量の増加を抑制することができる。
第１実施形態によれば、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ＋＿Ｌ、ＳＢ－＿Ｍ、ＳＢ＋＿Ｍ、ＳＢ－＿Ｕ、及びＳＢ＋＿Ｕを対象のセルユニットＣＵから読み出す。不揮発性メモリ１０は、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、及びＳＢ－＿Ｕの論理和演算に基づいて圧縮ソフトビットデータＳＢ－ＯＲを生成する。不揮発性メモリ１０は、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、及びＳＢ＋＿Ｕの論理和演算に基づいて圧縮ソフトビットデータＳＢ＋ＯＲを生成する。不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲをメモリコントローラ２０に送信する。これにより、軟判定復号処理に際してメモリコントローラ２０に送信されるデータのサイズを、３ページ分のハードビットデータ、及び２ページ分の圧縮ソフトビットデータとすることができる。このため、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕをメモリコントローラ２０に直接送信する場合よりも、送信するデータのサイズを１ページ分少なくすることができる。すなわち、３ページ分のソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕを出力する場合よりも、第１実施形態に基づいて２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを出力する方が、１．５倍のデータ転送速度の向上が見込める。したがって、不揮発性メモリ１０からメモリコントローラ２０に出力されるデータ量の増加を抑制することができる。
【0190】
また、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲの生成に際して、読み出し処理をページ毎（page by page）に実行する。具体的には、例えば、中位ページに対応する読み出し処理Ｒ６、Ｒ６－、及びＲ６＋、並びにＲ４、Ｒ４－、及びＲ４＋は、下位ページに対応する読み出し処理Ｒ５、Ｒ５－、及びＲ５＋に対して連続して実行される。このようなページ毎の読み出し処理を実行する場合、図１３～図１５のような演算処理を行うことで、ハードビットデータＨＢを出力しつつ、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを生成することができる。
【0191】
また、ＳＢデコーダ４７は、メモリコントローラ２０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、及びＨＢ＿Ｕ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに対して、図１０を参照して説明した演算処理を実行する。これにより、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、及びＳＢ＿Ｕを復元することができる。このため、軟判定復号回路３３は、軟判定復号処理を実行することができる。
【0192】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、読み出し処理Ｒ１～Ｒ７を読み出し電圧が高い順にシーケンシャルに実行する点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については説明を適宜省略する。
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、読み出し処理Ｒ１～Ｒ７を読み出し電圧が高い順にシーケンシャルに実行する点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については説明を適宜省略する。
【0193】
【0194】
メモリコントローラ２０は、コマンド“ＸＸｈ”、コマンド“５０ｈ”、コマンド“０１ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３０ｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“５０ｈ”及び“０１ｈ”の組は、シーケンシャルに電圧を印加する旨を指示するコマンドである。
【0195】
コマンド“３０ｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、シーケンシャルな読み出し処理を開始する。具体的には、ロウデコーダ１８は、選択ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを印加した後、読み出し電圧Ｖ７、Ｖ６、Ｖ５、Ｖ４、及びＶ３をこの順に印加する。
【0196】
読み出し電圧Ｖ７が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ７、Ｒ７－、及びＲ７＋をこの順に行う。読み出し電圧Ｖ６が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ６、Ｒ６－、及びＲ６＋をこの順に行う。読み出し電圧Ｖ５が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ５、Ｒ５－、及びＲ５＋をこの順に行う。読み出し電圧Ｖ４が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ４、Ｒ４－、及びＲ４＋をこの順に行う。読み出し電圧Ｖ３が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ３、Ｒ３－、及びＲ３＋をこの順に行う。
【0197】
センスアンプモジュール１９は、各種読み出し処理によって読み出されたデータに基づいて、演算処理を行う。これにより、ハードビットデータＨＢ＿Ｕが生成される。
【0198】
読み出し処理Ｒ３＋が終わると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。なお、レディ状態に遷移した後も、選択ワード線ＷＬｓｅｌには、読み出し電圧Ｖ３が引き続き印加されている。
【0199】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。
【0200】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｕをメモリコントローラ２０に出力する。
【0201】
ハードビットデータＨＢ＿Ｕを受けると、メモリコントローラ２０は、コマンド“ＸＸｈ”、コマンド“０２ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３Ｃｈ”をこの順に不揮発性メモリ１０に送信する。コマンド“３Ｃｈ”は、シーケンシャルな読み出し処理を再開する旨を指示するコマンドである。
【0202】
コマンド“３Ｃｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、シーケンシャルな読み出し処理を再開する。具体的には、ロウデコーダ１８は、選択ワード線ＷＬｓｅｌに電圧Ｖ２を印加する。
【0203】
読み出し電圧Ｖ２が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ２、Ｒ２－、及びＲ２＋をこの順に行う。
【0204】
センスアンプモジュール１９は、各種読み出し処理によって読み出されたデータに基づいて、演算処理を行う。これにより、ハードビットデータＨＢ＿Ｍが生成される。
【0205】
読み出し処理Ｒ２＋が終わると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。なお、レディ状態に遷移した後も、選択ワード線ＷＬｓｅｌには、読み出し電圧Ｖ２が引き続き印加されている。
【0206】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。
【0207】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｍをメモリコントローラ２０に出力する。
【0208】
ハードビットデータＨＢ＿Ｍを受けると、メモリコントローラ２０は、コマンド“ＸＸｈ”、コマンド“０１ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３Ｃｈ”をこの順に不揮発性メモリ１０に送信する。
【0209】
コマンド“３Ｃｈ”を受けると、不揮発性メモリ１０は、信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにアサートしてビジー状態に遷移すると共に、シーケンシャルな読み出し処理を再開する。具体的には、ロウデコーダ１８は、選択ワード線ＷＬｓｅｌに電圧Ｖ１を印加する。
【0210】
読み出し電圧Ｖ１が印加されている間に、センスアンプモジュール１９は、読み出し処理Ｒ１、Ｒ１－、及びＲ１＋をこの順に行う。
【0211】
センスアンプモジュール１９は、各種読み出し処理によって読み出されたデータに基づいて、演算処理を行う。これにより、ハードビットデータＨＢ＿Ｌ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが生成される。このとき、ハードビットデータＨＢ＿Ｌ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲはそれぞれ、ラッチ回路ＸＤＬ、ＡＤＬ、及びＢＤＬに記憶される。
【0212】
読み出し処理Ｒ１＋が終わると、不揮発性メモリ１０は、信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにネゲートしてレディ状態に遷移する。
【0213】
“Ｈ”レベルの信号ＲＢｎを受けると、メモリコントローラ２０は、コマンド“０５ｈ”、アドレスＡＤＤ、及びコマンド“Ｅ０ｈ”をこの順に不揮発性メモリ１０に送信する。
【0214】
コマンド“Ｅ０ｈ”を受けると、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌをメモリコントローラ２０に出力する。
【0215】
ハードビットデータＨＢ＿Ｌを受けると、メモリコントローラ２０は、ラッチ回路ＡＤＬに記憶される圧縮ソフトビットデータＳＢ－ＯＲをラッチ回路ＸＤＬに転送させた後にメモリコントローラ２０に出力する。また、メモリコントローラ２０は、ラッチ回路ＢＤＬに記憶される圧縮ソフトビットデータＳＢ＋ＯＲをラッチ回路ＸＤＬに転送させた後にメモリコントローラ２０に出力する。圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲの転送処理及び出力処理は、第１実施形態と同等であるため、説明を省略する。
【0216】
以上により、軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンスが終了する。
【0217】
２．２ 演算処理
図１７、図１８、図１９、及び図２０は、第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図である。図１７及び図１８では、ハードビットデータＨＢ＿Ｕが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図１９では、ハードビットデータＨＢ＿Ｕが出力された後、ハードビットデータＨＢ＿Ｍが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図２０では、ハードビットデータＨＢ＿Ｍが出力された後、ハードビットデータＨＢ＿Ｌ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。
図１７、図１８、図１９、及び図２０は、第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図である。図１７及び図１８では、ハードビットデータＨＢ＿Ｕが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図１９では、ハードビットデータＨＢ＿Ｕが出力された後、ハードビットデータＨＢ＿Ｍが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。図２０では、ハードビットデータＨＢ＿Ｍが出力された後、ハードビットデータＨＢ＿Ｌ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲが生成され、メモリコントローラ２０に出力されるまでの演算処理が示される。
【0218】
【0219】
まず、読み出し処理Ｒ７が実行される。これにより、“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬ及びＸＤＬに転送される。
【0220】
続いて、読み出し処理Ｒ７－が実行される。これにより、“Ｓ６＋”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ６＋”状態が“１”となり、他の状態が“０”となる。
【0221】
続いて、読み出し処理Ｒ７＋が実行される。これにより、“Ｓ７０”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ７－”状態が“１”となり、他の状態が“０”となる。
【0222】
続いて、読み出し処理Ｒ６が実行される。これにより、“Ｓ６”状態及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ）を実行し、ラッチ回路ＴＤＬに記憶させる。これにより、ラッチ回路ＴＤＬに記憶されるページデータは、“Ｓ０”状態～“Ｓ５”状態が“１”となり、他の状態が“０”となる。
【0223】
続いて、読み出し処理Ｒ６－が実行される。これにより、“Ｓ５＋”状態、“Ｓ６”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ５＋”状態、及び“Ｓ６＋”状態が“１”となり、他の状態が“０”となる。
【0224】
続いて、読み出し処理Ｒ６＋が実行される。これにより、“Ｓ６０”状態、“Ｓ６＋”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ６－”状態、及び“Ｓ７－”状態が“１”となり、他の状態が“０”となる。
【0225】
続いて、読み出し処理Ｒ５が実行される。これにより、“Ｓ５”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬ及びＣＤＬに転送される。
【0226】
続いて、読み出し処理Ｒ５－が実行される。これにより、“Ｓ４＋”状態、及び“Ｓ５”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ４＋”状態、“Ｓ５＋”状態、及び“Ｓ６＋”状態が“１”となり、他の状態が“０”となる。
【0227】
続いて、読み出し処理Ｒ５＋が実行される。これにより、“Ｓ５０”状態、“Ｓ５＋”状態、“Ｓ６”状態、及び“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ５－”状態、“Ｓ６－”状態、及び“Ｓ７－”状態が“１”となり、他の状態が“０”となる。
【0228】
続いて、読み出し処理Ｒ４が実行される。これにより、“Ｓ４”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（ＳＤＬ＆ＴＤＬ）を実行し、ラッチ回路ＴＤＬに記憶させる。これにより、ラッチ回路ＴＤＬに記憶されるページデータは、“Ｓ４”状態及び“Ｓ５”状態が“１”となり、他の状態が“０”となる。
【0229】
続いて、読み出し処理Ｒ４－が実行される。これにより、“Ｓ３＋”状態、及び“Ｓ４”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ３＋”状態、“Ｓ４＋”状態、“Ｓ５＋”状態、及び“Ｓ６＋”状態が“１”となり、他の状態が“０”となる。
【0230】
続いて、読み出し処理Ｒ４＋が実行される。これにより、“Ｓ４０”状態、“Ｓ４＋”状態、及び“Ｓ５”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ４－”状態、“Ｓ５－”状態、“Ｓ６－”状態、及び“Ｓ７－”状態が“１”となり、他の状態が“０”となる。
【0231】
続いて、読み出し処理Ｒ３が実行される。これにより、“Ｓ３”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ｜ＸＤＬ）を実行し、ラッチ回路ＸＤＬに記憶させる。これにより、ラッチ回路ＸＤＬには、ハードビットデータＨＢ＿Ｕが記憶される。
【0232】
続いて、読み出し処理Ｒ３－が実行される。これにより、“Ｓ２＋”状態、及び“Ｓ３”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ２＋”状態、“Ｓ３＋”状態、“Ｓ４＋”状態、“Ｓ５＋”状態、及び“Ｓ６＋”状態が“１”となり、他の状態が“０”となる。
【0233】
続いて、読み出し処理Ｒ３＋が実行される。これにより、“Ｓ３０”状態、“Ｓ３＋”状態、及び“Ｓ４”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ３－”状態、“Ｓ４－”状態、“Ｓ５－”状態、“Ｓ６－”状態、及び“Ｓ７－”状態が“１”となり、他の状態が“０”となる。
【0234】
読み出し処理Ｒ３＋が終了すると、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｕをメモリコントローラ２０に出力する。なお、ラッチ回路ＡＤＬ及びＢＤＬに記憶されるデータは、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを生成するために、後続する処理において維持される。
【0235】
次に、図１９を参照してハードビットデータＨＢ＿Ｍに関する演算処理について説明する。
【0236】
まず、読み出し処理Ｒ２が実行される。これにより、“Ｓ２”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ｜ＴＤＬ）を実行し、ラッチ回路ＴＤＬに記憶させる。これにより、ラッチ回路ＴＤＬには、ハードビットデータＨＢ＿Ｍが記憶される。
【0237】
続いて、読み出し処理Ｒ２－が実行される。これにより、“Ｓ１＋”状態、及び“Ｓ２”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬに記憶されるページデータは、“Ｓ１＋”状態、“Ｓ２＋”状態、“Ｓ３＋”状態、“Ｓ４＋”状態、“Ｓ５＋”状態、及び“Ｓ６＋”状態が“１”となり、他の状態が“０”となる。
【0238】
続いて、読み出し処理Ｒ２＋が実行される。これにより、“Ｓ２０”状態、“Ｓ２＋”状態、及び“Ｓ４”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬに記憶されるページデータは、“Ｓ２－”状態、“Ｓ３－”状態、“Ｓ４－”状態、“Ｓ５－”状態、“Ｓ６－”状態、及び“Ｓ７－”状態が“１”となり、他の状態が“０”となる。
【0239】
読み出し処理Ｒ２＋が終了すると、ラッチ回路ＴＤＬに記憶されているハードビットデータＨＢ＿Ｍがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｍをメモリコントローラ２０に出力することができる。なお、ラッチ回路ＡＤＬ及びＢＤＬに記憶されるデータは、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを生成するために、後続する処理において維持される。
【0240】
次に、図２０を参照してハードビットデータＨＢ＿Ｌに関する演算処理について説明する。
【0241】
まず、読み出し処理Ｒ１が実行される。これにより、“Ｓ１”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。当該ページデータは、ラッチ回路ＳＤＬに転送される。演算部ＯＰは、（～ＳＤＬ｜ＣＤＬ）を実行し、ラッチ回路ＣＤＬに記憶させる。これにより、ラッチ回路ＣＤＬには、ハードビットデータＨＢ＿Ｌが記憶される。
【0242】
続いて、読み出し処理Ｒ１－が実行される。これにより、“Ｓ０＋”状態、及び“Ｓ１”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（ＳＥＮ＆～ＳＤＬ｜ＡＤＬ）を実行し、ラッチ回路ＡＤＬに記憶させる。これにより、ラッチ回路ＡＤＬには、圧縮ソフトビットデータＳＢ－ＯＲが記憶される。
【0243】
続いて、読み出し処理Ｒ１＋が実行される。これにより、“Ｓ１０”状態、“Ｓ１＋”状態、及び“Ｓ２”状態～“Ｓ７”状態が“１”となり、他の状態が“０”となるページデータがノードＳＥＮに記憶される。演算部ＯＰは、（～ＳＥＮ＆ＳＤＬ｜ＢＤＬ）を実行し、ラッチ回路ＢＤＬに記憶させる。これにより、ラッチ回路ＢＤＬには、圧縮ソフトビットデータＳＢ＋ＯＲが記憶される。
【0244】
読み出し処理Ｒ１＋が終了すると、ラッチ回路ＣＤＬに記憶されているハードビットデータＨＢ＿Ｌがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌをメモリコントローラ２０に出力できる。
【0245】
ハードビットデータＨＢ＿Ｌの出力が終了すると、ラッチ回路ＡＤＬに記憶されている圧縮ソフトビットデータＳＢ－ＯＲがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ－ＯＲをメモリコントローラ２０に出力できる。
【0246】
圧縮ソフトビットデータＳＢ－ＯＲの出力が終了すると、ラッチ回路ＢＤＬに記憶されている圧縮ソフトビットデータＳＢ＋ＯＲがラッチ回路ＸＤＬに転送される。これにより、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ＋ＯＲをメモリコントローラ２０に出力できる。
【0247】
２．３ 第２実施形態に係る効果
第２実施形態によれば、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲの生成に際して、読み出し処理を読み出し電圧の高い順にシーケンシャルに実行する。具体的には、例えば、下位ページに対応する読み出し処理Ｒ５、Ｒ５－、及びＲ５＋は、中位ページに対応する読み出し処理Ｒ６、Ｒ６－、及びＲ６＋、並びにＲ４、Ｒ４－、及びＲ４＋間で実行される。このようなシーケンシャルな読み出し処理を実行する場合、図１７～図２０のような演算処理を行うことで、ハードビットデータＨＢを出力しつつ、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを生成することができる。
第２実施形態によれば、不揮発性メモリ１０は、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲの生成に際して、読み出し処理を読み出し電圧の高い順にシーケンシャルに実行する。具体的には、例えば、下位ページに対応する読み出し処理Ｒ５、Ｒ５－、及びＲ５＋は、中位ページに対応する読み出し処理Ｒ６、Ｒ６－、及びＲ６＋、並びにＲ４、Ｒ４－、及びＲ４＋間で実行される。このようなシーケンシャルな読み出し処理を実行する場合、図１７～図２０のような演算処理を行うことで、ハードビットデータＨＢを出力しつつ、圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを生成することができる。
【0248】
３． 変形例
上述の第１実施形態及び第２実施形態には、種々の変形を適用することができる。
上述の第１実施形態及び第２実施形態には、種々の変形を適用することができる。
【0249】
上述の第１実施形態及び第２実施形態では、セルユニットＣＵに３ページのデータが記憶される場合について説明したが、これに限られない。例えば、セルユニットＣＵに４ページのデータが記憶される場合でも、２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づく復元処理を実行できる。
【0250】
以下の説明では、第１実施形態及び第２実施形態と異なる構成及び動作について主に説明する。第１実施形態及び第２実施形態と同等の構成及び動作については、説明を適宜省略する。
【0251】
３．１ ＳＢ復元回路
メモリセルトランジスタＭＴに４ビットのデータを記憶させる書き込みモードは、ＱＬＣ（Quadrable Level Cell）モードとも呼ばれる。ＱＬＣモードによって書き込まれたメモリセルトランジスタが記憶する４ビットデータを、下位ビットから順に下位ビット、中位ビット、上位ビット、及びトップ（Ｔｏｐ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合、中位ビットの集合、上位ビットの集合、及びトップビットの集合を、ぞれぞれ“下位ページ”、“中位ページ”、“上位ページ”、及び“トップページ”と呼ぶ。
メモリセルトランジスタＭＴに４ビットのデータを記憶させる書き込みモードは、ＱＬＣ（Quadrable Level Cell）モードとも呼ばれる。ＱＬＣモードによって書き込まれたメモリセルトランジスタが記憶する４ビットデータを、下位ビットから順に下位ビット、中位ビット、上位ビット、及びトップ（Ｔｏｐ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合、中位ビットの集合、上位ビットの集合、及びトップビットの集合を、ぞれぞれ“下位ページ”、“中位ページ”、“上位ページ”、及び“トップページ”と呼ぶ。
【0252】
【0253】
変形例に係るＳＢ復元回路３４Ａは、ＤＥＭＵＸ４１、５個のバッファ４２～４６、及びＳＢデコーダ４７に加えて、バッファ４８を更に含む。
【0254】
ＤＥＭＵＸ４１は、制御回路２１からの切替信号に基づいて、入力端子と、バッファ４２～４６、及び４８にそれぞれ接続された５個の出力端子のいずれかと、を電気的に接続する。
【0255】
バッファ４２は、下位ページに対応するハードビットデータＨＢ＿Ｌを一時的に記憶するバッファである。バッファ４３は、中位ページに対応するハードビットデータＨＢ＿Ｍを一時的に記憶するバッファである。バッファ４４は、上位ページに対応するハードビットデータＨＢ＿Ｕを一時的に記憶するバッファである。バッファ４８は、トップページに対応するハードビットデータＨＢ＿Ｔを一時的に記憶するバッファである。
【0256】
バッファ４５は、圧縮ソフトビットデータＳＢ－ＯＲを一時的に記憶するバッファである。バッファ４６は、圧縮ソフトビットデータＳＢ＋ＯＲを一時的に記憶するバッファである。
【0257】
ＳＢデコーダ４７は、ソフトビットデータＳＢの復元回路である。ＳＢデコーダ４７は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを受信する。ＳＢデコーダ４７は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づいて、下位ページに対応するソフトビットデータＳＢ＿Ｌ、中位ページに対応するソフトビットデータＳＢ＿Ｍ、上位ページに対応するソフトビットデータＳＢ＿Ｕ、及びトップページに対応するソフトビットデータＳＢ＿Ｔを復元する。例えば、ＳＢデコーダ４７は、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔを軟判定復号回路３３に送信する。
【0258】
３．２ ハードビットデータ及びソフトビットデータ
メモリセルトランジスタＭＴが４ビットのデータを記憶する場合、その閾値電圧の分布は１６個に分けられる。この１６個の閾値電圧分布を、閾値電圧が低いものから順に“Ｓ０”状態～“Ｓ１５”状態と呼ぶ。
メモリセルトランジスタＭＴが４ビットのデータを記憶する場合、その閾値電圧の分布は１６個に分けられる。この１６個の閾値電圧分布を、閾値電圧が低いものから順に“Ｓ０”状態～“Ｓ１５”状態と呼ぶ。
【0259】
図２２は、変形例に係るメモリシステムにおける部分ソフトビットデータ、圧縮ソフトビットデータ、及びソフトビットデータの関係の一例を示す図である。図２２は、第１実施形態における図１０に対応する。図２２では“Ｓ０”状態及び“Ｓ１５”状態の各々が更に２個の状態に分類され、“Ｓ１”状態～“Ｓ１４”状態の各々が更に３個の状態に分類される場合が示される。図２２では図示が省略されているが、“Ｓ０”状態内の２個の状態は、低電圧側から“Ｓ００”状態、及び“Ｓ０＋”状態である。“Ｓｊ”状態内の３個の状態は、低電圧側から“Ｓｊ－”状態、“Ｓｊ０”状態、及び“Ｓｊ＋”状態である（１≦ｊ≦１４）。“Ｓ１５”状態内の２個の状態は、低電圧側から“Ｓ１５－”状態、及び“Ｓ１５０”状態である。
【0260】
図２２に示されるように、不揮発性メモリ１０は、下位ページに対応するハードビットデータＨＢ＿Ｌ並びに部分ソフトビットデータＳＢ－＿Ｌ及びＳＢ＋＿Ｌ、中位ページに対応するハードビットデータＨＢ＿Ｍ並びに部分ソフトビットデータＳＢ－＿Ｍ及びＳＢ＋＿Ｍ、上位ページに対応するハードビットデータＨＢ＿Ｕ並びに部分ソフトビットデータＳＢ－＿Ｕ及びＳＢ＋＿Ｕ、並びにトップページに対応するハードビットデータＨＢ＿Ｔ並びに部分ソフトビットデータＳＢ－＿Ｔ及びＳＢ＋＿Ｔを生成する。
【0261】
部分ソフトビットデータＳＢ－＿Ｌは、“Ｓ０＋”状態、“Ｓ２＋”状態、“Ｓ６＋”状態、及び“Ｓ１２＋”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ－＿Ｍは、“Ｓ１＋”状態、“Ｓ７＋”状態、“Ｓ９＋”状態、及び“Ｓ１１＋”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ－＿Ｕは、“Ｓ３＋”状態、“Ｓ５＋”状態、“Ｓ８＋”状態、及び“Ｓ１４＋”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ－＿Ｔは、“Ｓ４＋”状態、“Ｓ１０＋”状態、及び“Ｓ１３＋”状態が“１”となり、その他の状態が“０”となる。このように、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、及びＳＢ－＿Ｔは、互いに重複しない状態で“１”となる。
【0262】
不揮発性メモリ１０は、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、及びＳＢ－＿Ｔを論理和演算することにより、圧縮ソフトビットデータＳＢ－ＯＲを生成する。このため、圧縮ソフトビットデータＳＢ－ＯＲは、“Ｓ０＋”状態、“Ｓ１＋”状態、“Ｓ２＋”状態、“Ｓ３＋”状態、“Ｓ４＋”状態、“Ｓ５＋”状態、“Ｓ６＋”状態、“Ｓ７＋”状態、“Ｓ８＋”状態、“Ｓ９＋”状態、“Ｓ１０＋”状態、“Ｓ１１＋”状態、“Ｓ１２＋”状態、“Ｓ１３＋”状態、及び“Ｓ１４＋”状態が“１”となり、その他の状態が“０”となる。
【0263】
また、部分ソフトビットデータＳＢ＋＿Ｌは、“Ｓ１－”状態、“Ｓ３－”状態、“Ｓ７－”状態、及び“Ｓ１３－”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ＋＿Ｍは、“Ｓ２－”状態、“Ｓ８－”状態、“Ｓ１０－”状態、及び“Ｓ１２－”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ＋＿Ｕは、“Ｓ４－”状態、“Ｓ６－”状態、“Ｓ９－”状態、及び“Ｓ１５－”状態が“１”となり、その他の状態が“０”となる。部分ソフトビットデータＳＢ＋＿Ｔは、“Ｓ５－”状態、“Ｓ１１－”状態、及び“Ｓ１４－”状態が“１”となり、その他の状態が“０”となる。このように、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、ＳＢ＋＿Ｕ、及びＳＢ＋＿Ｔは、互いに重複しない状態で“１”となる。
【0264】
不揮発性メモリ１０は、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、ＳＢ＋＿Ｕ、及びＳＢ＋＿Ｔを論理和演算することにより、圧縮ソフトビットデータＳＢ＋ＯＲを生成する。このため、圧縮ソフトビットデータＳＢ＋ＯＲは、“Ｓ１－”状態、“Ｓ２－”状態、“Ｓ３－”状態、“Ｓ４－”状態、“Ｓ５－”状態、“Ｓ６－”状態、“Ｓ７－”状態、“Ｓ８－”状態、“Ｓ９－”状態、“Ｓ１０－”状態、“Ｓ１１－”状態、“Ｓ１２－”状態、“Ｓ１３－”状態、“Ｓ１４－”状態、及び“Ｓ１５－”状態が“１”となり、その他の状態が“０”となる。
【0265】
不揮発性メモリ１０は、上述の演算処理によって生成された２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲと、４ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔと、をメモリコントローラ２０に出力する。
【0266】
ＳＢデコーダ４７は、２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲと、４ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔと、に基づき４ページのソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔを生成する。
【0267】
下位ページに対応するソフトビットデータＳＢ＿Ｌは、“Ｓ０＋”状態、“Ｓ１－”状態、“Ｓ２＋”状態、“Ｓ３－”状態、“Ｓ６＋”状態、“Ｓ７－”状態、“Ｓ１２＋”状態、及び“Ｓ１３－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｌを以下の演算によって生成する。
ＳＢ＿Ｌ＝（Ｘ０｜Ｘ２｜Ｘ６｜Ｘ１２）＆ＳＢ－ＯＲ）｜（Ｘ１｜Ｘ３｜Ｘ７｜Ｘ１３）＆ＳＢ＋ＯＲ）
Ｘ０＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ１＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ２＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ３＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ６＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ７＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１２＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ１３＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
中位ページに対応するソフトビットデータＳＢ＿Ｍは、“Ｓ１＋”状態、“Ｓ２－”状態、“Ｓ７＋”状態、“Ｓ８－”状態、“Ｓ９＋”状態、“Ｓ１０－”状態、“Ｓ１１＋”状態、及び“Ｓ１２－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｍを以下の演算によって生成する。
ＳＢ＿Ｍ＝（Ｘ１｜Ｘ７｜Ｘ９｜Ｘ１１）＆ＳＢ－ＯＲ）｜（Ｘ２｜Ｘ８｜Ｘ１０｜Ｘ１２）＆ＳＢ＋ＯＲ）
Ｘ８＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ９＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１０＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１１＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
上位ページに対応するソフトビットデータＳＢ＿Ｕは、“Ｓ３＋”状態、“Ｓ４－”状態、“Ｓ５＋”状態、“Ｓ６－”状態、“Ｓ８＋”状態、“Ｓ９－”状態、“Ｓ１４＋”状態、及び“Ｓ１５－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｕを以下の演算によって生成する。
ＳＢ＿Ｕ＝（Ｘ３｜Ｘ５｜Ｘ８｜Ｘ１４）＆ＳＢ－ＯＲ）｜（Ｘ４｜Ｘ６｜Ｘ９｜Ｘ１５）＆ＳＢ＋ＯＲ）
Ｘ４＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ５＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１４＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１５＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
このように、不揮発性メモリ１０は、８ページの部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、ＳＢ－＿Ｔ、ＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、ＳＢ＋＿Ｕ、及びＳＢ＋＿Ｔを２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに圧縮する。ＳＢデコーダ４７は、４ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ及びＨＢ＿Ｔ、並びに２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づき、４ページのソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔを復元する。
ＳＢ＿Ｌ＝（Ｘ０｜Ｘ２｜Ｘ６｜Ｘ１２）＆ＳＢ－ＯＲ）｜（Ｘ１｜Ｘ３｜Ｘ７｜Ｘ１３）＆ＳＢ＋ＯＲ）
Ｘ０＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ１＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ２＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ３＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ６＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ７＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１２＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ１３＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
中位ページに対応するソフトビットデータＳＢ＿Ｍは、“Ｓ１＋”状態、“Ｓ２－”状態、“Ｓ７＋”状態、“Ｓ８－”状態、“Ｓ９＋”状態、“Ｓ１０－”状態、“Ｓ１１＋”状態、及び“Ｓ１２－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｍを以下の演算によって生成する。
ＳＢ＿Ｍ＝（Ｘ１｜Ｘ７｜Ｘ９｜Ｘ１１）＆ＳＢ－ＯＲ）｜（Ｘ２｜Ｘ８｜Ｘ１０｜Ｘ１２）＆ＳＢ＋ＯＲ）
Ｘ８＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ９＝～ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１０＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１１＝～ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
上位ページに対応するソフトビットデータＳＢ＿Ｕは、“Ｓ３＋”状態、“Ｓ４－”状態、“Ｓ５＋”状態、“Ｓ６－”状態、“Ｓ８＋”状態、“Ｓ９－”状態、“Ｓ１４＋”状態、及び“Ｓ１５－”状態が“１”となり、その他の状態が“０”となる。ＳＢデコーダ４７は、例えば、ソフトビットデータＳＢ＿Ｕを以下の演算によって生成する。
ＳＢ＿Ｕ＝（Ｘ３｜Ｘ５｜Ｘ８｜Ｘ１４）＆ＳＢ－ＯＲ）｜（Ｘ４｜Ｘ６｜Ｘ９｜Ｘ１５）＆ＳＢ＋ＯＲ）
Ｘ４＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆ＨＢ＿Ｔ
Ｘ５＝ＨＢ＿Ｌ＆～ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１４＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆～ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
Ｘ１５＝ＨＢ＿Ｌ＆ＨＢ＿Ｍ＆ＨＢ＿Ｕ＆～ＨＢ＿Ｔ
このように、不揮発性メモリ１０は、８ページの部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、ＳＢ－＿Ｔ、ＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、ＳＢ＋＿Ｕ、及びＳＢ＋＿Ｔを２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに圧縮する。ＳＢデコーダ４７は、４ページのハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ及びＨＢ＿Ｔ、並びに２ページの圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づき、４ページのソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔを復元する。
【0268】
３．３ 変形例に係る効果
変形例によれば、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔ、並びに部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ＋＿Ｌ、ＳＢ－＿Ｍ、ＳＢ＋＿Ｍ、ＳＢ－＿Ｕ、ＳＢ＋＿Ｕ、ＳＢ－＿Ｔ、及びＳＢ＋＿Ｔを対象のセルユニットＣＵから読み出す。不揮発性メモリ１０は、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、及びＳＢ－＿Ｔの論理和演算に基づいて圧縮ソフトビットデータＳＢ－ＯＲを生成する。不揮発性メモリ１０は、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、ＳＢ＋＿Ｕ、及びＳＢ＋＿Ｔの論理和演算に基づいて圧縮ソフトビットデータＳＢ＋ＯＲを生成する。不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲをメモリコントローラ２０に送信する。これにより、軟判定復号処理に際してメモリコントローラ２０に送信されるデータのサイズを、４ページ分のハードビットデータ、及び２ページ分の圧縮ソフトビットデータとすることができる。このため、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔをメモリコントローラ２０に直接送信する場合よりも、送信するデータのサイズを２ページ分少なくすることができる。すなわち、４ページ分のソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔを出力する場合よりも、変形例に基づいて２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを出力する方が、２倍のデータ転送速度の向上が見込める。このように、メモリセルトランジスタＭＴに記憶されるビット数の増加に関わらず、圧縮ソフトビットデータのサイズを２ページ分に抑制することができる。したがって、不揮発性メモリ１０からメモリコントローラ２０に出力されるデータ量の増加を抑制することができる。
変形例によれば、不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔ、並びに部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ＋＿Ｌ、ＳＢ－＿Ｍ、ＳＢ＋＿Ｍ、ＳＢ－＿Ｕ、ＳＢ＋＿Ｕ、ＳＢ－＿Ｔ、及びＳＢ＋＿Ｔを対象のセルユニットＣＵから読み出す。不揮発性メモリ１０は、部分ソフトビットデータＳＢ－＿Ｌ、ＳＢ－＿Ｍ、ＳＢ－＿Ｕ、及びＳＢ－＿Ｔの論理和演算に基づいて圧縮ソフトビットデータＳＢ－ＯＲを生成する。不揮発性メモリ１０は、部分ソフトビットデータＳＢ＋＿Ｌ、ＳＢ＋＿Ｍ、ＳＢ＋＿Ｕ、及びＳＢ＋＿Ｔの論理和演算に基づいて圧縮ソフトビットデータＳＢ＋ＯＲを生成する。不揮発性メモリ１０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲをメモリコントローラ２０に送信する。これにより、軟判定復号処理に際してメモリコントローラ２０に送信されるデータのサイズを、４ページ分のハードビットデータ、及び２ページ分の圧縮ソフトビットデータとすることができる。このため、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔをメモリコントローラ２０に直接送信する場合よりも、送信するデータのサイズを２ページ分少なくすることができる。すなわち、４ページ分のソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔを出力する場合よりも、変形例に基づいて２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲを出力する方が、２倍のデータ転送速度の向上が見込める。このように、メモリセルトランジスタＭＴに記憶されるビット数の増加に関わらず、圧縮ソフトビットデータのサイズを２ページ分に抑制することができる。したがって、不揮発性メモリ１０からメモリコントローラ２０に出力されるデータ量の増加を抑制することができる。
【0269】
また、ＳＢデコーダ４７は、メモリコントローラ２０は、ハードビットデータＨＢ＿Ｌ、ＨＢ＿Ｍ、ＨＢ＿Ｕ、及びＨＢ＿Ｔ、並びに圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに対して、図２２を参照して説明した演算処理を実行する。これにより、ソフトビットデータＳＢ＿Ｌ、ＳＢ＿Ｍ、ＳＢ＿Ｕ、及びＳＢ＿Ｔを復元することができる。このため、軟判定復号回路３３は、軟判定復号処理を実行することができる。
【0270】
４． その他
また、上述した第１実施形態、第２実施形態、及び変形例で説明した例に限られず、セルユニットＣＵに５ページ以上のデータが記憶される場合についても、同様に２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づく復元処理を実行可能である。
また、上述した第１実施形態、第２実施形態、及び変形例で説明した例に限られず、セルユニットＣＵに５ページ以上のデータが記憶される場合についても、同様に２ページ分の圧縮ソフトビットデータＳＢ－ＯＲ及びＳＢ＋ＯＲに基づく復元処理を実行可能である。
【0271】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0272】
１…情報処理システム
２…ホスト
３…メモリシステム
１０…不揮発性メモリ
１１…入出力回路
１２…ロジック制御回路
１３…レジスタ
１４…シーケンサ
１５…電圧生成回路
１６…ドライバセット
１７…メモリセルアレイ
１８…ロウデコーダ
１９…センスアンプモジュール
１９－１…センスアンプ
１９－２…データレジスタ
１９－３…カラムデコーダ
２０…メモリコントローラ
２１…制御回路
２２…バッファメモリ
２３…ホストインタフェース回路
２４…メモリインタフェース回路
２５…ＥＣＣ回路
３１…符号化回路
３２…硬判定復号回路
３３…軟判定復号回路
３４…ＳＢ復元回路
４１…ＤＥＭＵＸ
４２，４３，４４，４５，４６，４８…バッファ
４７…ＳＢデコーダ
２…ホスト
３…メモリシステム
１０…不揮発性メモリ
１１…入出力回路
１２…ロジック制御回路
１３…レジスタ
１４…シーケンサ
１５…電圧生成回路
１６…ドライバセット
１７…メモリセルアレイ
１８…ロウデコーダ
１９…センスアンプモジュール
１９－１…センスアンプ
１９－２…データレジスタ
１９－３…カラムデコーダ
２０…メモリコントローラ
２１…制御回路
２２…バッファメモリ
２３…ホストインタフェース回路
２４…メモリインタフェース回路
２５…ＥＣＣ回路
３１…符号化回路
３２…硬判定復号回路
３３…軟判定復号回路
３４…ＳＢ復元回路
４１…ＤＥＭＵＸ
４２，４３，４４，４５，４６，４８…バッファ
４７…ＳＢデコーダ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
