特開 2024-11696 演算処理装置及び演算処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024011696

(43)【公開日】2024-01-25

(54)【発明の名称】演算処理装置及び演算処理方法

(51)【国際特許分類】

   G06F 12/0862 20160101AFI20240118BHJP

   G06F 12/0897 20160101ALI20240118BHJP

【ＦＩ】

G06F12/0862 105

G06F12/0897 100

G06F12/0897 110

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022113918

(22)【出願日】2022-07-15

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】中原 汐

(72)【発明者】

【氏名】吉川 隆英

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205JJ13

5B205MM03

5B205NN42

5B205NN92

5B205QQ02

5B205QQ11

5B205TT02

5B205UU31

5B205VV03

5B205VV04

(57)【要約】

【課題】データ転送を効率化する演算処理装置及び演算処理方法を提供する。
【解決手段】記憶部１３４は、データを格納する。制御部１３１は、演算部又は上位キャッシュからデータアクセス要求を受けて、データアクセス要求の対象データが記憶部１３４に存在する場合に対象データにアクセスし、対象データが記憶部１３４に存在しない場合に対象データを下位キャッシュ又はメインメモリから取得して記憶部１３４に格納する。キャッシュミス情報更新部１３２は、対象データが記憶部１３４に存在しないことを示すキャッシュミスの発生回数を算出する。投機的プリフェッチ部１３３は、発生回数を基に投機的データをメインメモリ又は下位キャッシュから取得して、取得した投機的データを記憶部１３４に格納する。
【選択図】図２

【特許請求の範囲】

【請求項1】

演算部及び１つ又は階層化された複数のキャッシュを有する演算処理装置であって、
前記キャッシュの少なくとも１つは、
データを格納する記憶部と、
前記演算部又は上位キャッシュからデータアクセス要求を受けて、前記データアクセス要求の対象データが前記記憶部に存在する場合に前記対象データにアクセスし、前記対象データが前記記憶部に存在しない場合に前記対象データを下位キャッシュ又はメインメモリから取得して前記記憶部に格納する制御部と、
前記対象データが前記記憶部に存在しないことを示すキャッシュミスの発生回数を算出する情報管理部と、
前記発生回数を基に投機的データを前記メインメモリ又は前記下位キャッシュから取得して、取得した前記投機的データを前記記憶部に格納する投機的プリフェッチ部とを備えた
ことを特徴とする演算処理装置。

【請求項2】

前記情報管理部は、前記発生回数をアドレス範囲毎に算出し、
前記投機的プリフェッチ部は、前記発生回数を基に、前記アドレス範囲のいずれかを選択して、選択した前記アドレス範囲に含まれる前記投機的データを取得する
ことを特徴とする請求項１に記載の演算処理装置。

【請求項3】

前記記憶部は、メイン領域と予備領域とを有し、
前記投機的プリフェッチ部は、前記投機的データを前記予備領域に格納する
ことを特徴とする請求項１に記載の演算処理装置。

【請求項4】

前記予備領域に格納された複数のデータのデータ毎のアクセス頻度を算出し、前記アクセス頻度を基にデータを選択して前記メイン領域に格納するデータモニタ部をさらに備えたことを特徴とする請求項３に記載の演算処理装置。

【請求項5】

前記制御部は、前記対象データが前記記憶部に存在しない場合に前記対象データを前記下位キャッシュ又は前記メインメモリから取得し、前記対象データを格納する空き領域が前記メイン領域に存在しない場合、前記メイン領域から前記予備領域に特定のデータを移動して、前記対象データを前記メイン領域に格納することを特徴とする請求項３に記載の演算処理装置。

【請求項6】

前記投機的プリフェッチ部は、自己が搭載されたキャッシュと前記メインメモリ又は前記下位キャッシュとの間のバスの処理能力に余裕があるか否かを判定し、処理能力に余裕がある場合に、前記投機的データを前記メインメモリ又は前記下位キャッシュから取得して、取得した前記投機的データを前記記憶部に格納することを特徴とする請求項１に記載の演算処理装置。

【請求項7】

前記投機的プリフェッチ部は、前記バスの処理量を表す指標の値を算出して、算出した値と閾値との比較を基に、前記処理能力に余裕があるか否かを判定することを特徴とする請求項６に記載の演算処理装置。

【請求項8】

演算部、メインメモリ及び１つ又は階層化された複数のキャッシュを用いる演算処理方法であって、
前記キャッシュの少なくとも１つに、
前記演算部又は上位キャッシュからデータアクセス要求を受けさせ、
前記データアクセス要求の対象データが当該キャッシュの記憶領域に存在する場合に前記対象データにアクセスさせ、
前記対象データが前記記憶領域に存在しない場合に前記対象データを下位キャッシュ又は前記メインメモリから取得させて前記記憶領域に格納させ、
前記対象データが前記記憶領域に存在しないことを示すキャッシュミスの発生回数を算出させ、
前記発生回数を基に投機的データを前記メインメモリ又は前記下位キャッシュから取得させ、取得した前記投機的データを前記記憶領域に格納させる
ことを特徴とする演算処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算処理装置及び演算処理方法に関する。

【背景技術】

【0002】

近年、プロセッサの動作周波数が飛躍的に向上している。これに対し、メインメモリとして一般的に使用されるＤＲＡＭ（Dynamic Random Access Memory）の動作速度の向上は低調であり、プロセッサの性能を十分に活かすためにデータ転送を効率化するアーキテクチャの技術研究が盛んである。情報処理装置では、一般に、メインメモリよりもデータアクセスが高速なキャッシュメモリをＣＰＵ（Central Processing Unit）に配置する。そして、このキャッシュメモリ上に、最近参照したデータを置くことによって、メインメモリ参照によるレイテンシの低減が図られる。

【0003】

ただし、レイテンシの低減のためのキャッシュメモリの配置が効果的に働くためには、キャッシュメモリ上に参照するデータが格納されていることが条件となる。キャッシュメモリ上に参照するデータが無ければ、メインメモリへのアクセスが発生してしまうため、キャッシュメモリを配置した場合であっても、データ転送速度が演算速度のボトルネックとなる。そこで、プリフェッチなどでデータを効率的にキャッシュメモリに格納することで、データ転送速度の向上が図られている。

【0004】

なお、キャッシュ管理の技術として、キャッシュが連携置換ポリシによって管理されるダイレクトマップ部分とマルチウェイ部分とを含み、マルチウェイ部分をダイレクトマップ部分のためのビクティムキャッシュとして機能させる技術が提案されている。ビクティムキャッシュとは、キャッシュから追い出されたデータを書き込むためのキャッシュである。また、キャッシュから追い出されたエントリをメインメモリに書き戻す前に一時的にライトバッファに保存し、要求されたデータがライトバッファにあれば、そのデータをキャッシュに戻す技術が提案されている。また、条件分岐予測でどの分岐を取るかを予測し、予測に基づいてメモリを検索して予測が正しければ次の命令はすでにフェッチされているが、予測が間違っている場合は、条件分岐が実際に解決されるまで、投機的にフェッチしておく技術が提案されている。また、メモリ内のＷｏｒｋ領域に転送されたデータをキャッシュ内の特定キャッシュ領域へ格納してデータ処理を行い、その後に特定のキャッシュからデータを追い出す動作を繰り返して、局所性の高いデータをキャッシュメモリに残す技術が提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特表２０１８－５１２６５０号公報

【特許文献2】特開平０８－３１４８０２号公報

【特許文献3】米国特許出願公開第２０１８／０３２２０５９号明細書

【特許文献4】特開２０１１－８６１３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、疎行列演算などの不規則アクセスが多い演算では、将来のデータアクセス予測が難しい。例えば、疎行列ベクトル積演算（ＳｐＭＶ：Sparse Matrix-Vector multiplication）におけるベクトルデータなどは、どのデータが将来利用されるかを予測することは非常に困難である。将来のデータアクセス予測に失敗すると、プリフェッチによってデータを効率的にキャッシュメモリに格納することが難しく、データ転送を効率化することは困難となる。また、上述したいずれの技術であっても、不規則アクセスが多い演算において効率的なプリフェッチを実現することは難しく、データ転送を効率化することは困難である。

【0007】

開示の技術は、上記に鑑みてなされたものであって、データ転送を効率化する演算処理装置及び演算処理方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本願の開示する演算処理装置及び演算処理方法の一つの態様において、演算処理装置は、演算部、メインメモリ及び１つ又は階層化された複数のキャッシュを有する。前記キャッシュの少なくとも１つは、以下の各部を備える。記憶部は、データを格納する。制御部は、前記演算部又は上位キャッシュからデータアクセス要求を受けて、前記データアクセス要求の対象データが前記記憶部に存在する場合に前記対象データにアクセスする。また前記制御部は、前記対象データが前記記憶部に存在しない場合に前記対象データを下位キャッシュ又は前記メインメモリから取得して前記記憶部に格納する。情報管理部は、前記対象データが前記記憶部に存在しないことを示すキャッシュミスの発生回数を算出する。投機的プリフェッチ部は、前記発生回数を基に投機的データを前記メインメモリ又は前記下位キャッシュから取得して、取得した前記投機的データを前記記憶部に格納する。

【発明の効果】

【0009】

１つの側面では、本発明は、データ転送を効率化することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、情報処理装置の全体構成を示す概略図である。

【図2】図２は、実施例１に係るＬ１及びＬ２キャッシュのブロック図である。

【図3】図３は、メモリアドレスの一例を示す図である。

【図4】図４は、キャッシュミス情報の一例の図である。

【図5】図５は、実施例１に係る制御部によるデータキャッシュ処理のフローチャートである。

【図6】図６は、キャッシュミス情報更新部によるキャッシュミス情報の更新処理のフローチャートである。

【図7】図７は、投機的プリフェッチ部による投機的プリフェッチ処理のフローチャートである。

【図8】図８は、実施例２に係るＬ２キャッシュのブロック図である。

【図9】図９は、実施例２に係るキャッシュ情報の構成を示す図である。

【図10】図１０は、実施例２に係る制御部によるデータキャッシュ処理のフローチャートである。

【図11】図１１は、データモニタ部によるデータ格納処理のフローチャートである。

【図12】図１２は、ＭＲＡＭをビクティムキャッシュとして用いる場合のデータキャッシュ処理のフローチャートである。

【0011】

以下に、本願の開示する演算処理装置及び演算処理方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する演算処理装置及び演算処理方法が限定されるものではない。

【実施例0012】

図１は、情報処理装置の全体構成を示す概略図である。図１に示すように、情報処理装置１は、演算部１１、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３、Ｌ３キャッシュ１４、メインメモリ１５、補助記憶装置１６、表示装置１７及び入力装置１８を有する。演算部１１は、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３、Ｌ３キャッシュ１４、メインメモリ１５、補助記憶装置１６、表示装置１７及び入力装置１８のそれぞれとバスで接続される。演算部１１、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３及びＬ３キャッシュ１４は、例えば、演算処理装置であるＣＰＵ１０に搭載される。

【0013】

演算部１１は、例えば、ＣＰＵ（Central Processing Unit）コアである。演算部１１は、補助記憶装置１６に格納された各種プログラムなどを読み出してメインメモリ１５に展開して、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３、Ｌ３キャッシュ１４及びメインメモリ１５に格納されたデータを用いて演算を実行する。

【0014】

Ｌ１キャッシュ１２は、動作速度が速く且つＬ２キャッシュ１２及びＬ３キャッシュ１４と比べて容量の小さいキャッシュメモリであり、演算部１１によるデータアクセス時に最初に読み込まれるキャッシュメモリである。Ｌ１キャッシュ１２は、例えば、ＳＲＡＭ（Static Random Access Memory）である。

【0015】

Ｌ２キャッシュ１３は、動作速度が速く且つ一般的にＬ１キャッシュ１２よりも容量の大きいキャッシュメモリであり、演算部１１によるデータアクセス時に、Ｌ１キャッシュ１２でキャッシュミスが発生した場合に次に読み込まれるキャッシュメモリである。Ｌ２キャッシュ１３も、例えば、ＳＲＡＭである。

【0016】

Ｌ３キャッシュ１４は、動作速度が速く且つ一般的にＬ２キャッシュ１３よりも容量の大きいキャッシュメモリであり、演算部１１によるデータアクセス時に、Ｌ２キャッシュ１３でキャッシュミスが発生した場合に次に読み込まれるキャッシュメモリである。Ｌ３キャッシュ１４も、例えば、ＳＲＡＭである。

【0017】

ここで、本実施例では、情報処理装置１が、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３及びＬ３キャッシュ１４という３つのキャッシュメモリを有する場合で説明するが、キャッシュメモリの階層の数はこれに限らない、例えば、情報処理装置１は、Ｌ２キャッシュ１３やＬ３キャッシュ１４を有さなくても良いし、４つ以上の階層を有してもよい。

【0018】

メインメモリ１５は、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３及びＬ３キャッシュ１４に比べて動作速度が遅く且つ大容量の主記憶装置である。メインメモリ１５は、演算部１１が演算に用いるデータが格納される。メインメモリ１５は、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３及びＬ３キャッシュ１４のいずれにもアクセス対象のデータが存在しない場合に演算部１１からのアクセスを受ける。メインメモリ１５は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。

【0019】

補助記憶装置１６は、例えば、ＨＤＤ（Hard Disk Drive）やＳＳＤ（Solid State Drive）などである。補助記憶装置１６には、ＯＳ（Operating System）や演算を行なうための各種プログラムが格納される。

【0020】

表示装置１７は、例えば、モニタやディスプレイなどである。表示装置１７は、演算部１１による演算結果の利用者への提示などを行なう。入力装置１８は、例えば、キーボードやマウスなどである。利用者は、表示装置１７に表示された画面を参照しつつ、入力装置１８を用いて情報処理装置１へのデータや命令の入力を行なう。表示装置１７及び入力装置１８は、１つのハードウェアとして構成されてもよい。

【0021】

図２は、実施例１に係るＬ１～Ｌ２キャッシュのブロック図である。図２では、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３及びＬ３キャッシュ１４の階層構造を分かり易くするため、それぞれが多段で接続されるように示した。実際の接続は、図１に示したように演算部１１から延びるバスにそれぞれが接続してもよい。

【0022】

Ｌ１キャッシュ１２は、制御部１２１及び記憶部１２２を有する。記憶部１２２は、キャッシュされたデータ群であるキャッシュ情報１２３を有する。

【0023】

制御部１２１は、演算部１１からのデータ要求を受信する。そして、制御部１２１は、データ要求で指定されたデータが記憶部１２２に存在するか否かを判定する。記憶部１２２が保持するキャッシュ情報１２３に指定されたデータが存在する場合、制御部１２１は、キャッシュ情報１２３の中から指定されたデータを取り出して演算部１１へ送信して応答を行なう。

【0024】

これに対して、記憶部１２２が保持するキャッシュ情報１２３に指定されたデータが存在しない場合、制御部１２１は、キャッシュミスと判定して、データ要求をＬ２キャッシュ１３へ出力する。その後、Ｌ２キャッシュ１３から要求したデータを受信すると、制御部１２１は、記憶部１２２が保持するキャッシュ情報１２３として受信したデータを格納する。また、キャッシュの方式によっては、Ｌ１キャッシュ１２が、Ｌ２キャッシュ１３から受信したデータを演算部１１へ出力してもよい。

【0025】

次に、Ｌ２キャッシュ１３について説明する。本実施例では、Ｌ２キャッシュ１３は、キャッシュのマッピング方式としてセットアソシアティブ方式を用いて動作する。図３は、メモリアドレスの一例を示す図である。本実施例では、メモリアドレス１０１は、例えば、図３に示すように、タグ、セット、ブロックオフセット及びバイトオフセットを有する。タグとセットとを合わせてブロックアドレスと呼ぶ。ブロックアドレスは、メインメモリ１５におけるどのブロックかを示す情報である。また、セットは、キャッシュにおけるどのセットに格納するかを示すインデックスである。また、ブロックオフセットは、ブロック内のどの部分に要求するデータがあるかを示す情報である。また、バイトオフセットは、１回の読み書きの単位であるワードの中のどの部分に要求するデータがあるかを示す情報である。以下では、あるデータが格納された位置を示すメモリアドレスを、そのデータのメモリアドレスと呼ぶ。

【0026】

ここで、Ｌ２キャッシュ１３のセット数の一例について説明する。Ｌ２キャッシュ１３の記憶部１３４におけるキャッシュ情報１３５を格納する領域の容量は、セット数とウェイ数とブロックサイズとの総積により算出される。例えば、Ｌ２キャッシュ１３には、１６ウェイ、２０４８セット且つブロックサイズが２５６Ｂｙｔｅのものがある。他にも、Ｌ２キャッシュ１３には、１６ウェイ、１０２４セット且つブロックサイズが６４Ｂｙｔｅのものがある。

【0027】

図２に戻って説明を続ける。本実施例に係るＬ２キャッシュ１３は、処理能力に余裕がある場合に、不規則アクセスの多いデータに対して投機的なプリフェッチを行なう。すなわち、Ｌ２キャッシュ１３は、不規則アクセスが多いと判定したデータを、データアクセスを受けない段階で事前にキャッシュ情報１３５として記憶部１３４に格納する。ここで、本実施例では、Ｌ２キャッシュ１３が不規則アクセスに基づく投機的プリフェッチを行う場合で説明したが、これに限らず、Ｌ１キャッシュ１２やＬ３キャッシュ１４といった他のキャッシュメモリが行ってもよい。ただし、Ｌ１キャッシュ１２は、容量の小ささや演算部１１からのアクセス頻度を考えた場合、実施例に係る不規則アクセスに基づく投機的プリフェッチにはあまり適さない。

【0028】

以下に、Ｌ２キャッシュ１３の詳細について説明する。Ｌ２キャッシュ１３は、図２に示すように、制御部１３１、キャッシュミス情報更新部１３２、投機的プリフェッチ部１３３及び記憶部１３４を有する。

【0029】

制御部１３１は、Ｌ１キャッシュ１２からのデータ要求を受信する。そして、制御部１２１は、データ要求で指定されたデータが記憶部１３４に存在するか否かを判定する。記憶部１３４が保持するキャッシュ情報１３５に指定されたデータが存在する場合、制御部１３１は、キャッシュ情報１３５の中から指定されたデータを取り出してＬ１キャッシュ１２及び演算部１１へ送信して応答を行なう。

【0030】

これに対して、記憶部１３４が保持するキャッシュ情報１３５に指定されたデータが存在しない場合、制御部１３１は、キャッシュミスと判定して、データ要求をＬ３キャッシュ１４へ出力する。また、制御部１３１は、指定されたデータのキャッシュミスをキャッシュミス情報更新部１３２に通知する。その後、Ｌ３キャッシュ１４から要求したデータを受信すると、制御部１３１は、記憶部１３４が保持するキャッシュ情報１３５として受信したデータを格納する。また、キャッシュの方式によっては、Ｌ１キャッシュ１２が、Ｌ３キャッシュ１４から受信したデータをＬ１キャッシュ１２へ出力してもよい。

【0031】

キャッシュミス情報１３６は、メモリアドレスに含まれるタグ毎に、キャッシュミスの発生頻度を管理するためのテーブルである。図４は、キャッシュミス情報の一例の図である。キャッシュミス情報１３６は、タグ及び各タグに対応するカウンタの値が登録される。タグは、図３に示すメモリアドレス１０１の上位部分にあたる。また、カウンタは、タグに対応するアドレス範囲で発生したキャッシュミスの数を表す。

【0032】

キャッシュミス情報更新部１３２は、キャッシュ情報１３５の変更に応じて、キャッシュミス情報１３６を更新する。より詳しくは、キャッシュミス情報更新部１３２は、キャッシュミス発生時に、指定されたデータのキャッシュミスの通知を制御部１３１から受ける。次に、キャッシュミス情報更新部１３２は、記憶部１３４に格納されたキャッシュミス情報１３６を参照する。そして、キャッシュミス情報更新部１３２は、キャッシュミス情報１３６に指定されたデータに対応するエントリが存在するか否かを判定する。すなわち、キャッシュミス情報更新部１３２は、指定されたデータのメモリアドレスに含まれるタグを有するエントリがキャッシュミス情報１３６に存在するか否かを判定する。

【0033】

対応するエントリが存在しない場合、キャッシュミス情報更新部１３２は、指定されたデータのメモリアドレスに含まれるタグ有するエントリをキャッシュミス情報１３６に追加する。さらに、キャッシュミス情報更新部１３２は、カウンタをカウンタの初期値に設定する。これに対して、対応するエントリが存在する場合、キャッシュミス情報更新部１３２は、キャッシュミス情報１３６の指定されたデータのメモリアドレスに含まれるタグに対応するカウンタをインクリメントする。すなわち、キャッシュミス情報更新部１３２は、タグ毎にキャッシュミスの発生数を累積していく。キャッシュミス情報１３６を更新した場合、キャッシュミス情報更新部１３２は、キャッシュミス情報１３６の更新を投機的プリフェッチ部１３３へ通知する。

【0034】

ここで、Ｌ２キャッシュ１３は、ストライドプリフェッチなどのハードウェアプリフェッチを実行してもよい。ただし、キャッシュミス情報更新部１３２は、ハードウェアプリフェッチをキャッシュミスと同様には扱わず、ハードウェアプリフェッチが発生した場合でもキャッシュミス情報１３６のカウントをインクリメントしない。

【0035】

また、キャッシュミス情報更新部１３２は、所定の条件が満たされた場合に、キャッシュミス情報１３６のエントリをクリアしてもよい。例えば、特定の処理における一群の演算が終了した場合に、キャッシュミス情報更新部１３２は、キャッシュミス情報１３６のエントリをクリアしてもよい。このキャッシュミス情報更新部１３２が、「情報管理部」の一例にあたる。

【0036】

投機的プリフェッチ部１３３は、Ｌ２キャッシュ１３とＬ３キャッシュ１４との間のバスに余裕が存在するときに、不規則アクセスが多いアドレス範囲からキャッシュしていないデータをプリフェッチする。すなわち、投機的プリフェッチ部１３３は、キャッシュしていないデータを下位メモリであるＬ３キャッシュ１４又はメインメモリ１５から取得してキャッシュ情報１３５として記憶部１３４に格納する。

【0037】

ここで、ハードウェアプリフェッチなどの通常のプリフェッチでは、データのアクセスの規則性を推測してプリフェッチが行われる。すなわち、あるアドレス範囲において推測できる程度の規則性にしたがってデータアクセスが行われていれば、そのアドレス範囲においてキャッシュミスの発生は通常のプリフェッチにより抑えられると考える。このことから、キャッシュミスが頻発している場合、推測できる程度の規則性から外れたデータアクセスが行われていると想定される。すなわち、キャッシュミスの発生数が多いアドレス範囲は、不規則アクセスが多いアドレス範囲と考えることができる。そこで、投機的プリフェッチ部１３３は、キャッシュミス情報１３６においてカウンタの値が大きいアドレス範囲に不規則アクセスの対象となるデータがあると判定し、そのデータをＬ２キャッシュ１３の記憶部１３４に格納する。

【0038】

ただし、キャッシュミス情報１３６においてカウンタ値が全体的に小さい場合、いずれのアドレス範囲においても不規則アクセスが発生していないといえる。そこで、投機的プリフェッチ部１３３は、不規則アクセスの発生を判定するための判定閾値を予め有する。判定閾値は、大きければ不規則アクセスの検出の見逃しが多くなり、小さければ不規則アクセスの誤検出が多くなる。そこで、判定閾値は、情報処理装置１の運用状態に応じて決定されることが好ましい。

【0039】

このように、特定のアドレス範囲に不規則アクセスの対象となるデータが推測し、そのアドレス範囲の中から今後アクセス対象になるかが不確実なデータを選択してプリフェッチすることから、以下では、投機的プリフェッチ部１３３が行なうプリフェッチを投機的プリフェッチと呼ぶ。投機的プリフェッチ部１３３が投機的プリフェッチの対象とするデータが、「投機的データ」の一例にあたる。以下に、投機的プリフェッチ部１３３の動作の詳細について説明する。

【0040】

投機的プリフェッチ部１３３は、キャッシュミス情報１３６の更新通知をキャッシュミス情報更新部１３２から受信する。次に、投機的プリフェッチ部１３３は、データを格納する空き領域が記憶部１３４に存在するか否かを判定する。データを格納する空き領域があれば、投機的プリフェッチ部１３３は空いているウェイが存在するセットを１つ選択する。

【0041】

次に、投機的プリフェッチ部１３３は、キャッシュミス情報１３６を参照する。そして、投機的プリフェッチ部１３３は、キャッシュミス情報１３６に格納されたエントリの中からカウンタ値が大きいものから順にエントリを選択する。

【0042】

次に、投機的プリフェッチ部１３３は、選択したエントリのカウンタ値が判定閾値より大きいか否かを判定する。判定閾値よりもカウンタ値が大きい場合、投機的プリフェッチ部１３３は、選択したセットと選択したエントリとのタグに対応するデータが、記憶部１３４に存在するか否かを判定する。選択したセットとタグに対応するデータが記憶部１３４に既に存在する場合、投機的プリフェッチ部１３３は、次にカウンタ値の大きいエントリをキャッシュミス情報１３６から選択して、同様の処理を繰り返す。

【0043】

これに対して、選択したセットとタグに対応するデータが記憶部１３４に存在しなければ、投機的プリフェッチ部１３３は、Ｌ２キャッシュ１３とＬ３キャッシュ１４との間のバスの処理能力に余裕ができるまで待機する。具体的には、投機的プリフェッチ部１３３は、Ｌ２キャッシュ１３とＬ３キャッシュ１４との間のバスの処理量が予め設定した処理量閾値よりも小さい場合に、処理能力に余裕があると判定する。投機的プリフェッチ部１３３は、例えば、バスの処理量としてバスのビジー率（使用率）、ロードストア比率、Ｌ２キャッシュ１３のキャッシュミス率又はデータ取得に係るレイテンシなどを用いることができる。

【0044】

例えば、ロードストア比率を用いる場合、投機的プリフェッチ部１３３は、実行命令に対するロード命令数及びストア命令数の比率をＬ１キャッシュ１２から取得する。ロード命令及びストア命令の場合データがバスで運ばれるため、その比率が大きい場合に、投機的プリフェッチ部１３３は、バスの処理量が大きいと判定できる。また、Ｌ２キャッシュ１３のキャッシュミスが多い場合、Ｌ２キャッシュ１３がＬ３キャッシュ１４から取得するデータ量が増加する。そこで、Ｌ２キャッシュ１３のキャッシュミスが多い場合に、投機的プリフェッチ部１３３は、バスの処理量が大きいと判定できる。また、データ取得に係るレイテンシは、演算部１１によるＬ１キャッシュ１２からのデータ取得にかかる時間である。データ取得に係るレイテンシはＬ３キャッシュ１４やメインメモリ１５へのアクセスが増えると増加するため、この値が大きい場合に、投機的プリフェッチ部１３３は、バスの処理量が大きいと判定できる。

【0045】

Ｌ２キャッシュ１３とＬ３キャッシュ１４との間のバスの処理能力に余裕ができた後、投機的プリフェッチ部１３３は、選択したセットとタグに対応するデータが待機中に記憶部１３４に格納されていないかを確認する。待機中にデータの格納が行われていなければ、投機的プリフェッチ部１３３は、対応するデータをＬ３キャッシュ１４から取得してＬ２キャッシュ１３の記憶部１３４に格納する。これにより、投機的プリフェッチ部１３３は、投機的プリフェッチ処理を実行する。

【0046】

図５は、実施例１に係る制御部によるデータキャッシュ処理のフローチャートである。次に、図５を参照して、制御部１３１によるデータキャッシュ処理の流れを説明する。ここでは、演算部１１によるデータＡへのアクセスが発生した場合で説明する。

【0047】

制御部１３１は、データＡの送信要求をＬ１キャッシュ１２から受ける（ステップＳ１０１）。

【0048】

次に、制御部１３１は、データＡが記憶部１３４に格納されたキャッシュ情報１３５に存在するか否かを判定する（ステップＳ１０２）。

【0049】

データＡが記憶部１３４に格納されたキャッシュ情報１３５に存在しない場合（ステップＳ１０２：否定）、制御部１３１は、データＡのキャッシュミスをキャッシュミス情報更新部１３２に通知する（ステップＳ１０３）。

【0050】

次に、制御部１３１は、データＡの送信をＬ３キャッシュ１４に要求する（ステップＳ１０４）。ステップＳ１０４は、ステップＳ１０３と同時、もしくは、ステップＳ１０３の前に行ってもよい。

【0051】

その後、制御部１３１は、データＡをＬ３キャッシュ１４から取得する。そして、制御部１３１は、データＡをＳＲＡＭである記憶部１３４にキャッシュ情報１３５として格納する（ステップＳ１０５）。

【0052】

これに対して、データＡが記憶部１３４に格納されたキャッシュ情報１３５に存在する場合（ステップＳ１０２：肯定）、制御部１３１は、記憶部１３４が保持するキャッシュ情報１３５の中からデータＡを取得する。そして、制御部１３１は、データＡをＬ１キャッシュ１２及び演算部１１へ送信する（ステップＳ１０６）。

【0053】

図６は、キャッシュミス情報更新部によるキャッシュミス情報の更新処理のフローチャートである。次に、図６を参照して、キャッシュミス情報更新部１３２によるキャッシュミス情報の更新処理の流れを説明する。

【0054】

キャッシュミス情報更新部１３２は、キャッシュミスの通知を制御部１３１から受信する（ステップＳ２０１）。

【0055】

次に、キャッシュミス情報更新部１３２は、キャッシュミスされたデータに対応するエントリ、すなわち通知で指定されたデータのメモリアドレスに含まれるタグに対応するエントリがキャッシュミス情報１３６に存在するか否かを判定する（ステップＳ２０２）。

【0056】

キャッシュミスされたデータに対応するエントリが存在する場合（ステップＳ２０２：肯定）、キャッシュミス情報更新部１３２は、キャッシュミスされたデータに対応するエントリのカウンタ値をインクリメントする（ステップＳ２０３）。

【0057】

これに対して、キャッシュミスされたデータに対応するエントリが存在しない場合（ステップＳ２０２：否定）、キャッシュミス情報更新部１３２は、キャッシュミスされたデータに対応するエントリをキャッシュミス情報１３６に追加する（ステップＳ２０４）。この際、キャッシュミス情報更新部１３２は、追加したエントリのカウンタ値を初期値に設定する。

【0058】

図７は、投機的プリフェッチ部による投機的プリフェッチ処理のフローチャートである。次に、図７を参照して、投機的プリフェッチ部１３３による投機的プリフェッチ処理の流れを説明する。

【0059】

投機的プリフェッチ部１３３は、キャッシュミス情報１３６の更新通知をキャッシュミス情報更新部１３２から受信する（ステップＳ３０１）。

【0060】

次に、投機的プリフェッチ部１３３は、データを格納する空き領域が記憶部１３４に存在するか否かを判定する（ステップＳ３０２）。データを格納する空き領域が存在しない場合（ステップＳ３０２：否定）、投機的プリフェッチ部１３３は、投機的プリフェッチ処理を終了する。

【0061】

これに対して、データを格納する空き領域が存在する場合（ステップＳ３０２：肯定）、投機的プリフェッチ部１３３は空いているウェイが存在するセットを選択する（ステップＳ３０３）。

【0062】

次に、投機的プリフェッチ部１３３は、キャッシュミス情報１３６を参照する。そして、投機的プリフェッチ部１３３は、キャッシュミス情報１３６に登録されたエントリの中の未選択のエントリのうちカウンタ値が最大のエントリを選択する（ステップＳ３０４）。

【0063】

次に、投機的プリフェッチ部１３３は、選択したエントリのカウンタ値が判定閾値より大きいか否かを判定する（ステップＳ３０５）。選択したエントリのカウンタ値が判定閾値以下の場合（ステップＳ３０５：否定）、投機的プリフェッチ部１３３は、投機的プリフェッチ処理を終了する。

【0064】

これに対して、選択したエントリのカウンタ値が判定閾値よりも大きい場合（ステップＳ３０５：肯定）、投機的プリフェッチ部１３３は、選択したセットとタグに対応するデータが記憶部１３４に存在するか否かを判定する（ステップＳ３０６）。選択したセットとタグに対応するデータが記憶部１３４に既に存在する場合（ステップＳ３０６：肯定）、投機的プリフェッチ部１３３は、ステップＳ３０４へ戻る。

【0065】

これに対して、選択したセットとタグに対応するデータが記憶部１３４に既に存在しない場合（ステップＳ３０６：否定）、投機的プリフェッチ部１３３は、Ｌ２キャッシュ１３とＬ３キャッシュ１４との間のバスの処理能力に余裕ができるまで待機する（ステップＳ３０７）。

【0066】

その後、投機的プリフェッチ部１３３は、選択したセットとタグに対応するデータが記憶部１３４に格納されていないかを再度確認する（ステップＳ３０８）。選択したセットとタグに対応するデータが記憶部１３４に格納されていた場合（ステップＳ３０８：肯定）、投機的プリフェッチ部１３３は、ステップＳ３０４へ戻る。

【0067】

これに対して、選択したセットとタグに対応するデータが記憶部１３４に格納されていない場合（ステップＳ３０８：否定）、投機的プリフェッチ部１３３は、対応するデータをＬ３キャッシュ１４から取得する。そして、投機的プリフェッチ部１３３は、記憶部１３４にキャッシュ情報１３５として格納する（ステップＳ３０９）。

【0068】

以上に説明したように、本実施例に係る情報処理装置のキャッシュは、キャッシュミスの頻度が高いアドレス範囲のデータを投機的にプリフェッチしておく。これにより、不規則なデータアクセスが行われる場合に、データがプリフェッチされている可能性を向上させることができる。したがって、限られたメモリバンド幅を無駄なく使用することが可能となり、データ転送を効率化することができる。

【実施例0069】

図８は、実施例２に係るＬ２キャッシュのブロック図である。図８では、Ｌ１キャッシュ１２の詳細は省略した。本実施例に係るＬ２キャッシュ１３は、ＳＲＡＭ１３７とＳＲＡＭ１３７よりも記憶密度の高いメモリであるＭＲＡＭ１３８の混載メモリである記憶部１３４を有する。記憶部１３４において、ＳＲＡＭ１３７がメイン領域であり、ＭＲＡＭ１３８が予備領域である。そして、Ｌ２キャッシュ１３は、投機的プリフェッチにおいてデータをＭＲＡＭ１３８に格納する。さらに、Ｌ２キャッシュ１３は、ＭＲＡＭ１３８に格納されたデータのうちアクセス頻度の高いデータはＳＲＡＭ１３７に移動する。以下に、本実施例に係るＬ２キャッシュ１３の詳細について説明する。以下の説明では、実施例１と同様の各部の動作については説明を省略する。

【0070】

図８に示すように、本実施例に係るＬ２キャッシュ１３は、実施例１に係る各部に加えてデータモニタ部１４０を有する。さらに、本実施例に係るＬ２キャッシュ１３は、記憶部１３４をＳＲＡＭ１３７とＭＲＡＭ（Magnetoresistive Random Access Memory）１３８との混載メモリである。ＭＲＡＭ１３８は、ＳＲＡＭ１３７よりも記憶密度が高いメモリである。

【0071】

ＳＲＡＭ１３７は、キャッシュ情報１３５を格納する。ＳＲＡＭ１３７は、一般的なキャッシュメモリと同様のフィールド及び機能を有する。

【0072】

ＭＲＡＭ１３８は、補助キャッシュ情報１３９及びキャッシュミス情報１３６を格納する。補助キャッシュ情報１３９は、投機的プリフェッチ部１３３が行う投機的プリフェッチにより記憶部１３４に格納されたデータ群である。

【0073】

図９は、実施例２に係るキャッシュ情報の構成を示す図である。記憶部１３４は、ＳＲＡＭ１３７に格納されたキャッシュ情報１３５及びＭＲＡＭ１３８に格納された補助キャッシュ情報１３９をまとめて、全体を１つのメモリアレイ２００として保持する。例えば、図９に示す例では、記憶部１３４は、４ウェイアソシアティブのメモリアレイ２００として保持する。ＭＲＡＭ１３８が有する補助キャッシュ情報１３９には、図９でReference Countとして示した各データの参照回数を表す参照カウンタがブロック毎に登録される。参照カウンタは、２ビット程度のカウンタである。

【0074】

制御部１３１は、データの送信要求をＬ１キャッシュ１２から受ける。そして、制御部１３１は、送信要求で指定されたデータが記憶部１３４に格納されているか否かを判定する。この場合、制御部１３１は、図９に示すキャッシュ情報１３５及び補助キャッシュ情報１３９をまとめたメモリアレイ２００を対象としてデータを検索する。すなわち、制御部１３１は、キャッシュ情報１３５又は補助キャッシュ情報１３９に存在するか否かを判定する。指定されたデータが記憶部１３４に格納されている場合、制御部１３１は、記憶部１３４が保持するキャッシュ情報１３５又は補助キャッシュ情報１３９の中から指定されたデータを取得する。その後、制御部１３１は、取得したデータをＬ１キャッシュ１２及び演算部１１へ送信する。

【0075】

さらに、制御部１３１は、キャッシュヒットしたデータの格納場所がＭＲＡＭ１３８か否かを判定する。取得したデータの格納場所がＭＲＡＭ１３８でない場合、制御部１３１は、キャッシュヒットしたデータをＳＲＡＭ１３７に格納したままの状態としてデータキャッシュ処理を終了する。これに対して、キャッシュヒットしたデータの格納場所がＭＲＡＭ１３８の場合、制御部１３１は、キャッシュヒットしたデータへのアクセスをデータモニタ部１４０に通知する。

【0076】

投機的プリフェッチ部１３３は、キャッシュミスの通知をキャッシュミス情報更新部１３２から受ける。そして、投機的プリフェッチ部１３３は、キャッシュミス情報１３６におけるカウンタ値を用いて不規則アクセスのデータが格納されたアドレス範囲を特定する。その後、投機的プリフェッチ部１３３は、特定したアドレス範囲のデータをＬ３キャッシュ１４から取得する。

【0077】

ここで、投機的プリフェッチの対象のデータは、ハードウェアプリフェッチなど他のプリフェッチされたデータを含む記憶部１３４に格納された他のデータよりもアクセスされる可能性が低い。そこで、投機的プリフェッチの対象のデータは、比較的動作速度が遅いメモリに格納してもデータ転送速度への影響は小さい。また、投機的プリフェッチの対象のデータは、より多く保持することでアクセスされる可能性を向上させることができ、投機的プリフェッチの効果を大きくすることができる。ただし、投機的プリフェッチにより得られたデータに対するアクセス頻度が高い場合には、そのデータは動作速度がなるべく速いメモリに格納されることが好ましい。

【0078】

そこで、投機的プリフェッチ部１３３は、取得したデータを記憶部１３４のＭＲＡＭ１３８が保持する補助キャッシュ情報１３９として格納する。すなわち、投機的プリフェッチ部１３３は、投機的プリフェッチの対象のデータをＭＲＡＭ１３８に格納して投機的プリフェッチを行なう。

【0079】

データモニタ部１４０は、ＭＲＡＭ１３８に格納されたデータのアクセス頻度に応じてデータをＳＲＡＭ１３７に移動する。以下にデータモニタ部１４０の詳細について説明する。

【0080】

データモニタ部１４０は、ＭＲＡＭ１３８からＳＲＡＭ１３７への移動の判定のための移動閾値を有する。データモニタ部１４０は、キャッシュヒットしたデータへのアクセスの通知を制御部１３１から受ける。そして、データモニタ部１４０は、補助キャッシュ情報１３９におけるキャッシュヒットしたデータの参照カウンタをインクリメントする。ここで、データモニタ部１４０は、書込速度が特に遅い場合は、書き込みによるデータアクセスの場合のインクリメント量が読み出しによるデータアクセスの場合のインクリメント量より大きくするようにインクリメント量を変えてもよい。

【0081】

次に、データモニタ部１４０は、キャッシュヒットしたデータの参照カウンタが移動閾値を超えたか否かを判定する。キャッシュヒットしたデータの参照カウンタが移動閾値を超えた場合、データモニタ部１４０は、キャッシュヒットしたデータを格納するための空き領域がＳＲＡＭ１３７に存在するか否かを判定する。

【0082】

キャッシュヒットしたデータを格納するための空き領域がＳＲＡＭ１３７に存在する場合、データモニタ部１４０は、キャッシュヒットしたデータをＭＲＡＭ１３８からＳＲＡＭ１３７へ移動する。

【0083】

これに対して、キャッシュヒットしたデータを格納するための空き領域がＳＲＡＭ１３７に存在しなければ、データモニタ部１４０は、ＳＲＡＭ１３７に格納されたデータの中からキャッシュヒットしたデータを格納するための空き領域を確保するためのリプレイスデータを選択する。データモニタ部１４０は、例えば、疑似ＬＲＵ（Least Recently Used）などの一般的に用いられる手法でリプレイスデータの選択を行なう。そして、データモニタ部１４０は、キャッシュヒットしたデータをＭＲＡＭ１３８からＳＲＡＭ１３７に移動する。また、データモニタ部１４０は、選択したリプレイスデータをＳＲＡＭ１３７からＭＲＡＭ１３８に移動する。

【0084】

図１０は、実施例２に係る制御部によるデータキャッシュ処理のフローチャートである。次に、図１０を参照して、本実施例に係る制御部１３１によるデータキャッシュ処理の流れを説明する。ここでは、演算部１１によるデータＡへのアクセスが発生した場合で説明する。

【0085】

制御部１３１は、データＡの送信要求をＬ１キャッシュ１２から受ける（ステップＳ４０１）。

【0086】

次に、制御部１３１は、データＡが記憶部１３４に格納されたキャッシュ情報１３５又は補助キャッシュ情報１３９のいずれかに存在するか否かを判定する（ステップＳ４０２）。

【0087】

データＡが記憶部１３４に格納されたキャッシュ情報１３５及び補助キャッシュ情報１３９のいずれにも存在しない場合（ステップＳ４０２：否定）、制御部１３１は、データＡのキャッシュミスをキャッシュミス情報更新部１３２に通知する（ステップＳ４０３）。

【0088】

次に、制御部１３１は、データＡの送信をＬ３キャッシュ１４に要求する（ステップＳ４０４）。

【0089】

その後、制御部１３１は、データＡをＬ３キャッシュ１４から取得する。そして、制御部１３１は、データＡをＳＲＡＭ１３７にキャッシュ情報１３５として格納する（ステップＳ４０５）。

【0090】

これに対して、データＡが記憶部１３４に格納されたキャッシュ情報１３５又は補助キャッシュ情報１３９のいずれかに存在する場合（ステップＳ４０２：肯定）、制御部１３１は、記憶部１３４が保持するキャッシュ情報１３５又はキャッシュ補助情報１３９の中からデータＡを取得する。そして、制御部１３１は、データＡをＬ１キャッシュ１２及び演算部１１へ送信する（ステップＳ４０６）。

【0091】

その後、制御部１３１は、データＡの格納場所がＭＲＡＭ１３８か否かを判定する（ステップＳ４０７）。データＡの格納場所がＭＲＡＭ１３８でない場合（ステップＳ４０７：否定）、制御部１３１は、データＡをそのままの状態としてデータキャッシュ処理を終了する。

【0092】

これに対して、データＡの格納場所がＭＲＡＭ１３８の場合（ステップＳ４０７：肯定）、制御部１３１は、データＡへのアクセスをデータモニタ部１４０に通知する（ステップＳ４０８）。その後、制御部１３１は、データキャッシュ処理を終了する。

【0093】

ここで、本実施例に係る投機的プリフェッチ部１３３による投機的プリフェッチの流れは、図７に示したフローと同様の処理である。ただし、本実施例に係る投機的プリフェッチ部１３３、ステップＳ３０９において、データをＭＲＡＭ１３８に格納する。

【0094】

図１１は、データモニタ部によるデータ格納処理のフローチャートである。次に、図１１を参照して、データモニタ部１４０によるデータキャッシュ格納処理の流れを説明する。ここでは、制御部１３１によるデータＡへのアクセスが発生した場合で説明する。

【0095】

データモニタ部１４０は、キャッシュヒットしたデータＡへのアクセスの通知を制御部１３１から受ける（ステップＳ５０１）。

【0096】

次に、データモニタ部１４０は、補助キャッシュ情報１３９におけるデータＡの参照カウンタをインクリメントする（ステップＳ５０２）。

【0097】

次に、データモニタ部１４０は、データＡの参照カウンタが移動閾値より大きいか否かを判定する（ステップＳ５０３）。データＡの参照カウンタが移動閾値以下の場合（ステップＳ５０３：否定）、データモニタ部１４０は、データの格納処理を終了する。

【0098】

これに対して、データＡの参照カウンタが移動閾値より大きい場合（ステップＳ５０３：肯定）、データモニタ部１４０は、データＡを格納するための空き領域がＳＲＡＭ１３７に存在するか否かを判定する（ステップＳ５０４）。

【0099】

データＡを格納するための空き領域がＳＲＡＭ１３７に存在する場合（ステップＳ５０４：肯定）、データモニタ部１４０は、データＡをＭＲＡＭ１３８からＳＲＡＭ１３７へ移動してＳＲＡＭ１３７に格納する（ステップＳ５０５）。その後、データモニタ部１４０は、データの格納処理を終了する。

【0100】

これに対して、データＡを格納するための空き領域がＳＲＡＭ１３７に存在しない場合（ステップＳ５０４：否定）、データモニタ部１４０は、ＳＲＡＭ１３７に格納されたデータの中からリプレイスデータを選択する（ステップＳ５０６）。ここでは、データモニタ部１４０が、リプレイスデータとしてデータＢを選択した場合で説明する。

【0101】

次に、データモニタ部１４０は、データＡをＭＲＡＭ１３８からＳＲＡＭ１３７に移動してＳＲＡＭ１３７に格納する。また、データモニタ部１４０は、データＢをＳＲＡＭ１３７からＭＲＡＭ１３８に移動してＭＲＡＭ１３８に格納する（ステップＳ５０７）。その後、データモニタ部１４０は、データの格納処理を終了する。

【0102】

以上に説明したように、本実施例に係るＬ２キャッシュは、ＳＲＡＭとＳＲＡＭよりも記憶密度の高いメモリとの混載メモリであり、投機的プリフェッチの対象のデータをＳＲＡＭよりも記憶密度の高いメモリに格納する。また、本実施例に係るＬ２キャッシュは、ＭＲＡＭに格納したデータのアクセス頻度が高い場合には、そのデータをＳＲＡＭに移動する。このように、Ｌ２キャッシュに格納されたデータのうちアクセスの可能性が低い投機的プリフェッチによるデータを記憶密度の高いＭＲＡＭに格納することで、データの転送速度の低下を抑えつつ、投機的プリフェッチによるデータをより多く保持することができる。これにより、投機的プリフェッチによるキャッシュヒット率を向上させることができ、投機的プリフェッチの効果を大きくすることができる。

【0103】

（変形例）
実施例２におけるＭＲＡＭ１３８は、Ｌ２キャッシュ１３内でのビクティムキャッシュとして用いることも可能である。以下で、ＭＲＡＭ１３８をビクティムキャッシュとして用いる場合の動作について説明する。

【0104】

図１２は、ＭＲＡＭをビクティムキャッシュとして用いる場合のデータキャッシュ処理のフローチャートである。図１２を参照して、ＭＲＡＭ１３８をビクティムキャッシュとして用いる場合のデータキャッシュ処理を説明する。ここでは、演算部１１がデータＡへのアクセスを要求し、且つ、データＡがＬ２キャッシュ１３に存在しない場合で説明する。

【0105】

制御部１３１は、データＡの取得要求をＬ１キャッシュ１２から受けて、データＡが記憶部１３４のキャッシュ情報１３５及び補助キャッシュ情報１３９のいずれかとして格納されているか否かを判定する。この場合、データＡは記憶部１３４に格納されておらず、制御部１３１はデータＡを検出できないため、データＡのキャッシュミスが発生する（ステップＳ６０１）。

【0106】

次に、制御部１３１は、データＡの送信をＬ３キャッシュ１４に要求する（ステップＳ６０２）。

【0107】

次に、制御部１３１は、ＳＲＡＭ１３７にデータＡを格納する空き領域が存在するか否かを判定する（ステップＳ６０３）。データＡを格納する空き領域が存在する場合（ステップＳ６０３：肯定）、制御部１３１は、ステップＳ６０８へ進む。

【0108】

これに対して、データＡを格納する空き領域が存在しない場合（ステップＳ６０３：否定）、制御部１３１は、データＡを格納する空き領域を確保するために、ＳＲＡＭ１３７のキャッシュ情報１３５の中から削除するデータＢを選択する（ステップＳ６０４）。

【0109】

次に、制御部１３１は、ＭＲＡＭ１３８にデータＢを格納する空き領域が存在するか否かを判定する（ステップＳ６０５）。データＢを格納する空き領域が存在する場合（ステップＳ６０５：肯定）、制御部１３１は、ステップＳ６０７へ進む。

【0110】

これに対して、データＢを格納する空き領域が存在しない場合（ステップＳ６０５：否定）、制御部１３１は、データＢを格納する空き領域を確保するために、ＭＲＡＭ１３８の補助キャッシュ情報１３９から削除するデータを選択する。そして、制御部１３１は、選択したデータをＭＲＡＭ１３８の補助キャッシュ情報１３９から削除する（ステップＳ６０６）。その後、制御部１３１は、ステップＳ６０７へ進む。

【0111】

次に、制御部１３１は、データＢをＭＲＡＭ１３８に格納する（ステップＳ６０７）。

【0112】

その後、制御部１３１は、データＡをＬ３キャッシュ１４から取得する。そして、制御部１３１は、データＡをＳＲＡＭ１３７に格納する（ステップＳ６０８）。

【0113】

以上に説明したように、Ｌ２キャッシュ内のＭＲＡＭは、Ｌ２キャッシュ内でのビクティムキャッシュとして使用することも可能である。これにより、Ｌ２キャッシュ内のＭＲＡＭをより効率的に使用することが可能となる。