特開 2024-117327 増幅回路、電力増幅回路、および、バイアス生成回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024117327

(43)【公開日】2024-08-29

(54)【発明の名称】増幅回路、電力増幅回路、および、バイアス生成回路

(51)【国際特許分類】

   H03F 1/52 20060101AFI20240822BHJP

   H03F 3/24 20060101ALI20240822BHJP

   H03F 1/22 20060101ALI20240822BHJP

【ＦＩ】

H03F1/52 220

H03F3/24

H03F1/22

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2023023365

(22)【出願日】2023-02-17

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】田部井 慎

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA13

5J500AA14

5J500AA41

5J500AC57

5J500AC81

5J500AC92

5J500AF01

5J500AF10

5J500AH02

5J500AH10

5J500AH24

5J500AH25

5J500AH29

5J500AH33

5J500AK01

5J500AK11

5J500AK12

5J500AK17

5J500AK21

5J500AK29

5J500AM08

5J500AM17

5J500AS14

5J500AT01

5J500LV08

5J500WU08

(57)【要約】

【課題】増幅回路において、電源電圧が変動する場合においてもトランジスタの耐圧を超えないゲートバイアスを与える。
【解決手段】増幅回路は、増幅すべき信号が入力される入力端子と、入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴおよび第３ＦＥＴと、電源に最も近い側に位置する第３ＦＥＴと負荷との間に設けられて、増幅された信号を出力する出力端子と、第２ＦＥＴおよび第３ＦＥＴのゲートに与えるバイアスおよびを生成するための分圧抵抗回路と、分圧抵抗回路から第２ＦＥＴのゲートに与えるバイアスが所定の基準電圧を超えた時に、第３ＦＥＴのゲートに与えるバイアスをクランプするクランプ回路と、を有し、第１ＦＥＴから第３ＦＥＴは縦積み接続されている。
【選択図】図１４

【特許請求の範囲】

【請求項1】

増幅すべき信号が入力される入力端子と、
前記入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、
前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴおよび第３ＦＥＴと、
前記第２ＦＥＴおよび前記第３ＦＥＴのうち、前記電源に近い側に位置する第３ＦＥＴと負荷との間に設けられて、増幅された信号を出力する出力端子と、
前記第２ＦＥＴおよび前記第３ＦＥＴの各ゲートに与えるバイアスを生成するための分圧抵抗回路と、
前記分圧抵抗回路から前記第２ＦＥＴのゲートに与えるバイアスが所定の基準電圧を超えた時に、前記第３ＦＥＴのゲートに与えるバイアスをクランプするクランプ回路と、
を有し、
前記第１ＦＥＴ、前記第２ＦＥＴおよび前記第３ＦＥＴが縦積み接続される増幅回路。

【請求項2】

前記分圧抵抗回路は、第１抵抗と、第２抵抗と、第３抵抗と、を含み、
前記第１抵抗は、基準電位に最も近い位置に設けられ、
前記第２抵抗は、前記第１抵抗より前記電源に近い側に設けられ、
前記第３抵抗は、前記第２抵抗より前記電源に近い側に設けられ、
前記第１抵抗の抵抗値および前記第２抵抗の抵抗値は、前記第３抵抗の抵抗値より大きい請求項１に記載の増幅回路。

【請求項3】

前記第１抵抗の抵抗値は、前記第２抵抗の抵抗値より大きい請求項２に記載の増幅回路。

【請求項4】

前記クランプ回路は、
前記分圧抵抗回路から前記第２ＦＥＴのゲートに与えるバイアスの電圧値を、前記基準電圧と比較する比較回路と、
前記比較回路の出力に基づいてオン状態になるスイッチング素子と、
を含み、
前記スイッチング素子がオン状態になっている時に、前記第３ＦＥＴのゲートに与えるバイアスを低減する
請求項１から請求項３のいずれか１つに記載の増幅回路。

【請求項5】

前記比較回路は、
前記分圧抵抗回路から前記第２ＦＥＴのゲートに与えるバイアスの電圧値が前記基準電圧を超えているときに、前記スイッチング素子をオン状態にするための電圧を前記スイッチング素子に与え、
前記スイッチング素子がオン状態になっている時に、前記分圧抵抗回路から前記第３ＦＥＴのゲートに向かう経路上のノードから電流を引き抜くことによって、前記第３ＦＥＴのゲートに与えるバイアスを低減する
請求項４に記載の増幅回路。

【請求項6】

前記スイッチング素子は、Ｎチャネル型またはＰチャネル型のＭＯＳＦＥＴである請求項４に記載の増幅回路。

【請求項7】

バンドギャップリファレンス電圧を生成する基準電圧生成回路と、前記基準電圧生成回路が生成するバンドギャップリファレンス電圧に基づいて一定の電圧値を生成する定電圧生成回路と、をさらに含み、
前記定電圧生成回路によって生成される、一定の電圧値を前記基準電圧とする請求項４に記載の増幅回路。

【請求項8】

ダイオード接続され、かつ、前記分圧抵抗回路と基準電位との間に設けられたＦＥＴをさらに含む請求項１から請求項３のいずれか１つに記載の増幅回路。

【請求項9】

一定電流を出力する定電流源と、前記第１ＦＥＴとともにカレントミラー回路を形成するレプリカＦＥＴと、をさらに含み、
前記カレントミラー回路によって、前記定電流源が出力する一定電流に対応するバイアスを生成し、前記第１ＦＥＴに与える
請求項１から請求項３のいずれか１つに記載の増幅回路。

【請求項10】

前記分圧抵抗回路は、
第１抵抗と、前記第１抵抗に直列に接続される第２抵抗と、前記第２抵抗に直列に接続される第３抵抗とを含み、
前記第１抵抗側に基準電位が接続され、かつ、前記第３抵抗側に前記電源が接続され、
前記第１抵抗によって生成される電圧を、前記第２ＦＥＴのゲートに与えるバイアスとし、
前記第２抵抗によって生成される電圧を、前記第３ＦＥＴのゲートに与えるバイアスとする
請求項１から請求項３のいずれか１つに記載の増幅回路。

【請求項11】

前記第３ＦＥＴと負荷との間に設けられた第４ＦＥＴと、
前記第３抵抗と前記電源との間に設けられた第４の抵抗と、
をさらに含み、前記第３抵抗によって生成される電圧を、前記第４ＦＥＴのゲートに与えるバイアスとする
請求項１０に記載の増幅回路。

【請求項12】

前記電源の電圧値は変動する、請求項１から請求項３のいずれか１つに記載の増幅回路。

【請求項13】

隣り合うドレインとソースとが接続された複数のＦＥＴを含み、直列接続された複数の抵抗の分圧によって生成される各電圧をバイアスとし、前記各バイアスを、前記複数のＦＥＴの各ゲートに与え、１つの前記バイアスが所定の基準電圧を超えた時に、他の前記バイアスをクランプするようにした増幅回路。

【請求項14】

請求項１から請求項３のいずれか１つに記載の増幅回路をドライバ段増幅回路とし、前記ドライバ段増幅回路の出力を入力とするパワー段増幅回路をさらに含む、電力増幅回路。

【請求項15】

前記パワー段増幅回路はバイポーラトランジスタによって構成される請求項１４に記載の電力増幅回路。

【請求項16】

直列接続された少なくとも３段の抵抗からなり、抵抗分圧によって各段からバイアスを生成する分圧抵抗回路と、
ある段において生成される前記バイアスが所定の基準電圧を超えた時、その段よりも電源に近い他の段の前記バイアスをクランプするクランプ回路と、
を有し、
隣り合うドレインとソースとが接続されている複数のＦＥＴの各ゲートに、前記バイアスを与える、
バイアス生成回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、増幅回路、電力増幅回路、および、バイアス生成回路に関する。

【背景技術】

【0002】

増幅素子であるトランジスタを縦積みに接続した増幅回路が知られている（例えば、特許文献１）。特許文献１の増幅回路においては、電源と基準電位との間に、複数段のトランジスタを設けている。また、複数段のトランジスタのうち、接地電位に最も近いトランジスタのベースに、増幅すべき信号が入力されている。そして、複数段のトランジスタのうち、電源に最も近いトランジスタと電源との間に負荷が接続されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平８－０９７６４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、通信装置においては、電源電圧が一定ではなく、変動する場合がある。例えば、移動通信装置の出力電力、すなわちパワーモードに応じて電源電圧が変動する場合がある。そのような場合において、上述した特許文献１の増幅回路を採用すると、以下のような問題が生じる。すなわち、高い電源電圧に合わせてトランジスタのゲートバイアスを設定すると、電源電圧が下がった時にゲート電圧が高すぎてトランジスタの耐圧を超えることがある。一方、低い電源電圧に合わせてトランジスタのゲートバイアスを設定すると、電源電圧が高くなった時にゲート電圧が低すぎてトランジスタの耐圧を超えることがある。

【0005】

本発明は、上記に鑑みてなされたものであって、その目的は、電源電圧が変動する場合においてもトランジスタの耐圧を超えないゲートバイアスを与えることができる増幅回路、電力増幅回路、および、バイアス生成回路を提供することである。

【課題を解決するための手段】

【0006】

上述した課題を解決し、目的を達成するために、本開示のある態様による増幅回路は、増幅すべき信号が入力される入力端子と、前記入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴおよび第３ＦＥＴと、前記第２ＦＥＴおよび前記第３ＦＥＴのうち、前記電源に近い側に位置する第３ＦＥＴと負荷との間に設けられて、増幅された信号を出力する出力端子と、前記第２ＦＥＴおよび前記第３ＦＥＴの各ゲートに与えるバイアスを生成するための分圧抵抗回路と、前記分圧抵抗回路から前記第２ＦＥＴのゲートに与えるバイアスが所定の基準電圧を超えた時に、前記第３ＦＥＴのゲートに与えるバイアスをクランプするクランプ回路と、を有し、前記第１ＦＥＴ、前記第２ＦＥＴおよび前記第３ＦＥＴが縦積み接続される。

【0007】

また、本開示の他の態様による増幅回路は、隣り合うドレインとソースとが接続された複数のＦＥＴを含み、直列接続された複数の抵抗の分圧によって生成される各電圧をバイアスとし、前記各バイアスを、前記複数のＦＥＴの各ゲートに与え、１つの前記バイアスが所定の基準電圧を超えた時に、他の前記バイアスをクランプするようにした増幅回路である。

【0008】

また、本開示の電力増幅回路は、上記のいずれか１つの増幅回路をドライバ段増幅回路とし、前記ドライバ段増幅回路の出力を入力とするパワー段増幅回路をさらに含む。

【0009】

また、本開示のバイアス生成回路は、直列接続された少なくとも３段の抵抗からなり、抵抗分圧によって各段からバイアスを生成する分圧抵抗回路と、ある段において生成される前記バイアスが所定の基準電圧を超えた時、その段よりも電源に近い他の段の前記バイアスをクランプするクランプ回路と、を有し、隣り合うドレインとソースとが接続されている複数のＦＥＴの各ゲートに、前記バイアスを与える。

【発明の効果】

【0010】

本開示によれば、電源電圧が変動する場合においてもトランジスタの耐圧を超えないゲートバイアスを与えることができる。

【図面の簡単な説明】

【0011】

【図1】図１は、バイポーラトランジスタを用いて電力増幅器を作成する場合を説明する図である。

【図2】図２は、電界効果トランジスタを用いて電力増幅器を作成する場合を説明する図である。

【図3】図３は、複数のＦＥＴによる縦積み接続の例を示す図である。

【図4】図４は、電源電圧が一定の場合の増幅器の構成例を示す図である。

【図5】図５は、電源電圧が変動する場合の増幅器の構成例を示す図である。

【図6】図６は、縦積み接続されたＦＥＴにおいて電源電圧が比較的高い場合の各段のドレイン－ソース間電圧Ｖｄｓの状態を示す図である。

【図7】図７は、縦積み接続されたＦＥＴにおいて電源電圧が比較的低い場合の各段のドレイン－ソース間電圧の状態を示す図である。

【図8】図８は、第１比較例による増幅回路を示す回路図である。

【図9】図９は、図８に示す増幅回路の動作例を示す図である。

【図10】図１０は、図８に示す増幅回路の動作例を示す図である。

【図11】図１１は、第２比較例による増幅回路を示す回路図である。

【図12】図１２は、図１１に示す増幅回路の動作例を示す図である。

【図13】図１３は、図１１に示す増幅回路の動作例を示す図である。

【図14】図１４は、第１実施形態による増幅回路を示す回路図である。

【図15】図１５は、図１４に示す増幅回路の動作例を示す図である。

【図16】図１６は、図１４に示す増幅回路の動作例を示す図である。

【図17】図１７は、図１４に示す増幅回路の動作例を示す図である。

【図18】図１８は、第２実施形態による増幅回路を示す回路図である。

【図19】図１９は、第３実施形態による増幅回路を示す回路図である。

【図20】図２０は、第４実施形態による増幅回路を示す回路図である。

【図21】図２１は、ドライバ段をＳｉ、パワー段をＧａＡｓで構成したＨｙｂｒｉｄ増幅回路の例を示す回路図である。

【発明を実施するための形態】

【0012】

以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態の説明において、他の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略又は省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。なお、以下に記載した構成は適宜組み合わせることが可能である。また、発明の要旨を逸脱しない範囲で構成の省略、置換又は変更を行うことができる。

【0013】

以下、実施形態の理解を容易にするために、比較例について先に説明する。

【0014】

（比較例）
図１は、バイポーラトランジスタを用いて電力増幅器を作成する場合を説明する図である。図２は、電界効果トランジスタを用いて電力増幅器を作成する場合を説明する図である。

【0015】

図１は、ＧａＡｓによるバイポーラトランジスタＴｒを用いて電力増幅器、すなわちパワーアンプ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ、以下ＰＡと呼ぶことがある）を作成する場合を示す。バイポーラトランジスタＴｒは、ベースに与えられる電流によって制御される、電流制御型の素子である。

【0016】

図２は、電界効果トランジスタ、すなわちＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、ＦＥＴと呼ぶ）を示す。ＦＥＴは、ゲートに与えられる電圧によって制御される、電圧制御型の素子である。ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＰＡで使用するＦＥＴについては、ＦＥＴの性能（カットオフ周波数ｆｔや相互コンダクタンスｇｍなど）を改善するため微細化プロセスを使用している。このため、ＳＯＩ ＣＭＯＳ ＰＡで使用するＦＥＴについては、ＧａＡｓによるバイポーラトランジスタＴｒに比べて、耐圧が低くなっている。

【0017】

ここで、電源Ｖｄｄと基準電位との間に、複数のＦＥＴを縦積みに接続する構成（以下、縦積み接続と呼ぶ）が考えられる。図３は、複数のＦＥＴによる縦積み接続の例を示す図である。図３は、５つのＦＥＴによる、５段縦積み接続の例を示す。図３において、ＦＥＴ１１、１２、１３、１４および１５は、基準電位と電源Ｖｄｄとの間に縦積み接続される。基準電位は、例えば、接地電位である。図３に示す縦積み接続においては、連続して接続されるＦＥＴについて、隣り合うドレインとソースとが接続されている。ただし、本明細書では、基準電位と電源Ｖｄｄとの間に設けられているＦＥＴのうち、連続して接続されていない場合も縦積み接続と呼ぶことがある。例えば、ＦＥＴ１２とＦＥＴ１４に着目すると、それらの間にＦＥＴ１３が存在するので、ＦＥＴ１２とＦＥＴ１４とは接続されていない。このように直接接続されていない場合についても、縦積み接続に含まれる。以降の説明においても同様である。

【0018】

ＦＥＴ１１、１２、１３、１４、１５の各ゲートには、抵抗３１、３２、３３、３４、３５が接続される。また、ＦＥＴ１１、１２、１３、１４、１５の各ゲートと基準電位との間には、キャパシタ４１、４２、４３、４４、４５が設けられる。ＦＥＴ１１のゲートは、キャパシタ４１を介して入力端子ＲＦｉｎに接続される。ＦＥＴ１５と電源Ｖｄｄとの間には、チョークコイルＬが接続される。ＦＥＴ１５とチョークコイルＬとの間には、整合回路ＭＮを介して出力端子ＲＦｏｕｔが接続される。出力端子ＲＦｏｕｔには、負荷ＲＬが接続される。なお、ＦＥＴ１５のドレインからみると、負荷ＲＬに、チョークコイルＬおよび整合回路ＭＮを含めた部分が、負荷インピーダンスとしてみえる。

【0019】

ここで、ＦＥＴ１１のソース－ドレイン間電圧を電圧Ｖｄｓ１、ＦＥＴ１２のソース－ドレイン間電圧を電圧Ｖｄｓ２、ＦＥＴ１３のソース－ドレイン間電圧を電圧Ｖｄｓ３、ＦＥＴ１４のソース－ドレイン間電圧を電圧Ｖｄｓ４、ＦＥＴ１５のソース－ドレイン間電圧を電圧Ｖｄｓ５、とする。各ＦＥＴ１１、１２、１３、１４、１５が破壊されないためには、電源Ｖｄｄの最大値において、各電圧Ｖｄｓ１、Ｖｄｓ２、Ｖｄｓ３、Ｖｄｓ４、Ｖｄｓ５が耐圧以下の電圧値になる必要がある。したがって、各ソース－ドレイン間電圧が耐圧を超えないように、各ゲートに与えるバイアスｖｇ１、ｖｇ２、ｖｇ３、ｖｇ４およびｖｇ５の電圧値を制御する必要がある。

【0020】

電源Ｖｄｄの電圧値が固定である場合と、変動する場合とが考えられる。図４は、電源電圧が一定の場合の増幅器の構成例を示す図である。図４に示すように、ＬＤＯ（Ｌｏｗ Ｄｒｏｐｏｕｔ）レギュレータによって生成した電源電圧ＶｃｃをＰＡに入力する。ＰＡは、入力信号Ｓ１を増幅し、出力信号Ｓ２として出力する。ＰＡは、出力電力Ｖ１１によらず、電源電圧Ｖ１０は一定である。

【0021】

一方、例えば、セルラー（Ｃｅｌｌｕｌａｒ）電話網の通信装置に用いられる増幅器の電源については、消費電力を削減するため、パワーモードによって電源電圧が変動する。図５は、電源電圧が変動する場合の増幅器の構成例を示す図である。パワーモードが変わった場合には、変動させた電源電圧ＶｃｃをＰＡに入力する。出力電力Ｖ２１によって電源電圧Ｖ２０を変動させる必要がある。例えば、ＤＣＤＣコンバータによって電圧値を変えた電源電圧ＶｃｃをＰＡに入力する。

【0022】

パワーモードに応じて電源電圧を変動させる場合、ＦＥＴの耐圧を超えないように制御する必要がある。図３に示すように、ＦＥＴを縦積み接続することによって、各段にかかる電圧を耐圧以下に抑えることができる。高い電源電圧に合わせてトランジスタのゲートバイアスを設定すると、電源電圧が下がった時にゲート電圧が高すぎてトランジスタの耐圧を超えることがある。一方、低い電源電圧に合わせてトランジスタのゲートバイアスを設定すると、電源電圧が高くなった時にゲート電圧が低すぎてトランジスタの耐圧を超えることがある。トランジスタの耐圧を超えないようにするには、電源Ｖｄｄの電圧に追従してゲートバイアスを制御する必要がある。

【0023】

図６は、縦積み接続されたＦＥＴにおいて電源Ｖｄｄの電圧が比較的高い場合の各段のドレイン－ソース間電圧Ｖｄｓの状態を示す図である。図６の場合、例えば、電源電圧値が最大値である。図６の場合、ＦＥＴの各段に、電圧Ｖｄｓが均等に分配される状態になる。すなわち、ＦＥＴの各段において、電圧Ｖｄｓが大きいことを示す「Ｖｄｓ大」である。

【0024】

図７は、縦積み接続されたＦＥＴにおいて電源Ｖｄｄの電圧が比較的低い場合の各段のドレイン－ソース間電圧Ｖｄｓの状態を示す図である。図７の場合、例えば、電源電圧値が最大値よりも低い値である。図７の場合、基準電位に最も近い、ＦＥＴ１１の電圧Ｖｄｓ１について、電圧Ｖｄｓが大きいことを示す「Ｖｄｓ大」とする。また、基準電位に２番目に近いＦＥＴ１２の電圧Ｖｄｓ２について、電圧Ｖｄｓが中程度であることを示す「Ｖｄｓ中」とする。その他のＦＥＴ１３、１４、１５の電圧Ｖｄｓ３、Ｖｄｓ４、Ｖｄｓ５について、電圧Ｖｄｓが低いことを示す「Ｖｄｓ小」とする。電源Ｖｄｄの電圧に追従してゲートバイアスを制御しようとする場合には、図６および図７に示すように、ゲートバイアスを制御する必要がある。

【0025】

（第１比較例）
図８は、第１比較例による増幅回路１００を示す回路図である。図８において、本例の増幅回路１００は、ＦＥＴ１１、１２、１３、１４、１５と、抵抗２１、２２、２３、２４、２５と、抵抗３１、３２、３３、３４、３５と、キャパシタ４１、４２、４３、４４、４５と、ＦＥＴ１６と、を含む。

【0026】

ＦＥＴ１１、１２、１３、１４、１５は、基準電位と電源Ｖｄｄとの間に設けられる。ＦＥＴ１１、１２、１３、１４、１５は、縦積み接続される。すなわち、ＦＥＴ１１のドレインが基準電位に接続され、ＦＥＴ１１のソースがＦＥＴ１２のドレインに接続される。ＦＥＴ１２のソースは、ＦＥＴ１３のドレインに接続される。ＦＥＴ１３のソースは、ＦＥＴ１４のドレインに接続される。ＦＥＴ１４のソースは、ＦＥＴ１５のドレインに接続される。ＦＥＴ１５のソースは、チョークコイルＬを介して電源Ｖｄｄに接続される。ＦＥＴ１５のソースとチョークコイルＬとの間には、整合回路ＭＮを介して出力端子ＲＦｏｕｔが接続される。本稿において、ＦＥＴ１１を第１ＦＥＴと、ＦＥＴ１２を第２ＦＥＴと、ＦＥＴ１３を第３ＦＥＴと、ＦＥＴ１４を第４ＦＥＴと、ＦＥＴ１５を第５ＦＥＴと、それぞれ呼ぶことがある。

【0027】

電源Ｖｄｄは可変電源であり、その電圧値は固定値ではなく、変動する。縦積み接続されるＦＥＴ１１からＦＥＴ１５のうち、電源Ｖｄｄに最も近いＦＥＴ１５の電源Ｖｄｄ側には電源Ｖｄｄとの間にチョークコイルＬが接続される。チョークコイルＬとＦＥＴ１５との間には整合回路ＭＮを介して出力端子ＲＦｏｕｔが接続される。出力端子ＲＦｏｕｔには、負荷ＲＬが接続される。

【0028】

抵抗３１およびキャパシタ４１は、ＦＥＴ１１に対応して設けられる。ＦＥＴ１１のゲートには、抵抗３１の一端、キャパシタ４１の一端、がそれぞれ接続される。キャパシタ４１の他端は、入力端子ＲＦｉｎが接続される。入力端子ＲＦｉｎには、増幅すべき信号が入力される。

【0029】

抵抗３２およびキャパシタ４２は、ＦＥＴ１２に対応して設けられる。ＦＥＴ１２のゲートには、抵抗３２の一端、キャパシタ４２の一端、がそれぞれ接続される。キャパシタ４２の他端は、基準電位に接続される。

【0030】

抵抗３３およびキャパシタ４３は、ＦＥＴ１３に対応して設けられる。ＦＥＴ１３のゲートには、抵抗３３の一端、キャパシタ４３の一端、がそれぞれ接続される。キャパシタ４３の他端は、基準電位に接続される。

【0031】

抵抗３４およびキャパシタ４４は、ＦＥＴ１４に対応して設けられる。ＦＥＴ１４のゲートには、抵抗３４の一端、キャパシタ４４の一端、がそれぞれ接続される。キャパシタ４４の他端は、基準電位に接続される。

【0032】

抵抗３５およびキャパシタ４５は、ＦＥＴ１５に対応して設けられる。ＦＥＴ１５のゲートには、抵抗３５の一端、キャパシタ４５の一端、がそれぞれ接続される。キャパシタ４５の他端は、基準電位に接続される。

【0033】

ＦＥＴ１６は、そのドレインとゲートとが接続され、いわゆるダイオード接続になっている。ＦＥＴ１６は、抵抗２１と基準電位との間に、設けられる。

【0034】

抵抗２１、２２、２３、２４、２５は、電源Ｖｄｄと基準電位との間に直列に接続された、ラダー抵抗である。抵抗２１、２２、２３、２４、２５は、分圧抵抗回路２０となる。各抵抗２１、２２、２３、２４、２５を、同じラダー抵抗によって実現することにより、抵抗同士のペア性のズレなどによる各段のゲートバイアスの逆転などを防ぐことができる。ここで、「同じラダー抵抗」とは、製造プロセスや材料が同じであるラダー抵抗を指す。

【0035】

抵抗２１の一端は、ＦＥＴ１６のドレインおよびゲートに接続される。抵抗２１の一端は、ＦＥＴ１６によるダイオードを介して基準電位に接続される。ＦＥＴ１６は、分圧抵抗回路２０の基準電位側に接続されている。このため、ＦＥＴ１６は、分圧抵抗回路２０と基準電位との間に、設けられる。

【0036】

分圧抵抗回路２０において、抵抗２１と抵抗２２とは直列に接続される。抵抗２１と抵抗２２との接続点は、抵抗３２の他端に接続される。抵抗２１と抵抗２２との接続点の電圧は、バイアスｖｇ２としてＦＥＴ１２のゲートに与えられる。抵抗２２と抵抗２３とは直列に接続される。抵抗２２と抵抗２３との接続点は、抵抗３３の他端に接続される。抵抗２２と抵抗２３との接続点の電圧は、バイアスｖｇ３としてＦＥＴ１３のゲートに与えられる。抵抗２３と抵抗２４とは直列に接続される。抵抗２３と抵抗２４との接続点は、抵抗３４の他端に接続される。抵抗２３と抵抗２４との接続点の電圧は、バイアスｖｇ４としてＦＥＴ１４のゲートに与えられる。抵抗２４と抵抗２５とは直列に接続される。抵抗２４と抵抗２５との接続点は、抵抗３５の他端に接続される。抵抗２４と抵抗２５との接続点の電圧は、バイアスｖｇ５としてＦＥＴ１５のゲートに与えられる。

【0037】

また、図８において、本例の増幅回路１００は、ＦＥＴ１７と、定電流源６０と、を含む。定電流源６０は、一定電流を出力する。定電流源６０の出力側には、ＦＥＴ１７が接続される。ＦＥＴ１７は、そのドレインとゲートとが接続され、いわゆるダイオード接続になっている。ＦＥＴ１７には、抵抗３１の他端が接続される。ＦＥＴ１７は、第１ＦＥＴ１１とともにカレントミラー回路を形成するレプリカ（ｒｅｐｌｉｃａ）トランジスタである。ＦＥＴ１およびＦＥＴ１７によるカレントミラー回路によって、定電流源６０から出力される一定電流に比例した電流がＦＥＴ１のドレイン－ソース間に流れる。

【0038】

（第１比較例の動作）
図８に示す増幅回路１００において、ＦＥＴ１２からＦＥＴ１５の各ゲートには、分圧抵抗回路２０の抵抗分圧によって生成されるバイアスが与えられる。増幅回路１００は、入力端子ＲＦｉｎに入力される高周波信号を増幅する。増幅回路１００は、増幅した信号を出力端子ＲＦｏｕｔから出力する。

【0039】

ここで、図９および図１０は、図８に示す増幅回路１００の動作例を示す図である。図９は、増幅回路１００の各ＦＥＴのゲートに与えるバイアスのシミュレーション結果を示す図である。図９において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はＦＥＴのゲートに与えられるバイアス（すなわち、ゲートバイアス）の電圧ｖｇの電圧値［Ｖ］である。図９は、電源Ｖｄｄの電圧値の変化に対する、各バイアスの電圧値の変化を示す。以下、ゲートバイアスを、「バイアス」と略称することがある。

【0040】

図９において、電源Ｖｄｄの電圧値が変動すると、バイアスｖｇ２～ｖｇ５の各電圧値が変動する。バイアスｖｇ１の電圧値は、一定である。図９中の矢印ＹＪで示すように、電源Ｖｄｄの電圧値が低下した時、特にバイアスｖｇ２、ｖｇ３といった低い電位側（基準電位に近い側）の電圧値が下がりすぎてしまう。

【0041】

図１０は、ドレイン－ゲート間電位差のシミュレーション結果を示す図である。図１０において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はドレイン－ゲート間の電圧値Ｖｄｇ［Ｖ］である。図１０中の往復矢印は各ＦＥＴの未破壊領域Ａ１である。未破壊領域は、その領域内での動作であれば、ＦＥＴが破壊に至らない領域である。図１０に示すように、バイアスｖｇ１～ｖｇ５は、すべて、未破壊領域Ａ１内の電圧値になっている。

【0042】

（第２比較例）
図１１は、第２比較例による増幅回路１０１を示す回路図である。図１１において、本例の増幅回路１０１は、図８を参照して説明した増幅回路１００とは異なり、可変電源である電源Ｖｄｄの他に、固定電源を用いてバイアスを生成する。例えば、移動通信装置のバッテリの出力である電源Ｖｂａｔを用いる。縦積み接続される、ＦＥＴ１１、１２、１３、１４、１５に与えられる電源Ｖｄｄは図８の場合と同様に、変動する可変電源である。図１１において、増幅回路１０１のその他の構成は、図８を参照して説明した増幅回路１００と同様である。

【0043】

第２比較例による増幅回路１０１において、電源Ｖｄｄの高い電圧値に合わせてゲートバイアスを設定すると、電源Ｖｄｄの電圧が下がった時にゲート電位が高すぎて未破壊領域を超えてしまうことがある。また、電源Ｖｄｄの低い電圧値に合わせてゲートバイアスを設定すると、電源Ｖｄｄの電圧が高くなった時にゲート電位が低すぎて未破壊領域を超えてしまうことがある。

【0044】

（第２比較例の動作）
図１２および図１３は、図１１に示す増幅回路１０１の動作例を示す図である。図１２は、増幅回路１０１の各ＦＥＴのゲートに与えるバイアスのシミュレーション結果を示す図である。図１２において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はＦＥＴのゲートに与えられるバイアス（すなわち、ゲートバイアス）の電圧ｖｇの電圧値［Ｖ］である。図１２は、電源Ｖｄｄの電圧値の変化に対する、各バイアスの電圧値の変化を示す。図１２に示すように、電源Ｖｄｄの電圧値が変化しても、バイアスｖｇ１～ｖｇ５はそれぞれ一定の電圧値である。

【0045】

図１３は、ドレイン－ゲート間電位差のシミュレーション結果を示す図である。図１３において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はドレイン－ゲート間の電圧値Ｖｄｇ［Ｖ］である。図１３に示すように、電源Ｖｄｄの高い電圧値に合わせてゲートバイアスを設定すると、電源Ｖｄｄの電圧が下がった時にゲート電位が高すぎて未破壊領域Ａ１を超えてしまうことがある。本例では、バイアスｖｇ１、ｖｇ２に対応する電圧値Ｖｄｇ１、Ｖｄｇ２については、未破壊領域Ａ１内の電圧値である。これに対し、バイアスｖｇ３、ｖｇ４、ｖｇ５に対応する電圧値Ｖｄｇ３、Ｖｄｇ４、Ｖｄｇ５については、未破壊領域Ａ１の範囲を超えて低下する。このとき、電圧値Ｖｄｇ３、Ｖｄｇ４、Ｖｄｇ５と電圧値Ｖｄｇ５との差が大きくなり、耐圧を超えて、ＦＥＴ１３、１４、１５が破壊に至る可能性がある。

【0046】

（本開示による増幅回路の要点）
上記の問題を解決するには、電源Ｖｄｄの変動に追従してゲートバイアスを制御することが考えられる。すなわち、電源Ｖｄｄの電圧が高い時には、ＦＥＴのドレイン－ソース間電圧Ｖｄｓが均等に分配されるようにバイアスを設定する。また、電源Ｖｄｄの電圧が低い時には、縦積み接続の下段のＦＥＴ１、ＦＥＴ２に対応する電圧値Ｖｄｇ１、Ｖｄｇ２を大きく確保しつつ、縦積み接続の上段のＦＥＴ３、ＦＥＴ４、ＦＥＴ５に対応する電圧値Ｖｄｓ３、Ｖｄｇ４、Ｖｄｇ５が比較的小さくなるようにバイアスを設定する。

【0047】

本開示の増幅回路においては、可変電源である電源Ｖｄｄをラダー抵抗による分圧抵抗回路２０で分圧する。分圧抵抗回路２０においては、バイアスｖｇ２やｖｇ３といった低い電位側も分圧比を小さくする。例えば、バイアスｖｇ２を（１／５）×Ｖｄｄに分圧した場合は電源Ｖｄｄ＝５［Ｖ］の時にバイアスｖｇ２＝１［Ｖ］になる。分圧比を下げて（１／２）Ｖｄｄにした場合は、電源Ｖｄｄ＝５［Ｖ］の時にｖｇ２＝２．５［Ｖ］になる。このように分圧比を下げることで、電源Ｖｄｄが変動して電圧値が下がった時も、バイアスｖｇ２やｖｇ３といった電圧が下がりすぎないようにする。ただし、単純に分圧比を下げてしまうと、電源Ｖｄｄの電圧値が高い時にバイアスが高くなりすぎてしまう。そこで、クランプ回路を設けることにより、電源Ｖｄｄの電圧値が高い時にはバイアスｖｇ３の電圧を所望の電位でクランプさせる。そして、より高い電圧が必要になるバイアスｖｇ４やｖｇ５については、さらに高い電圧とする構成とした。

【0048】

本開示の増幅回路によれば、以下の効果が得られる。
（１）電源Ｖｄｄの広い電圧範囲で最適なバイアスを実現でき、ＦＥＴの破壊対策と特性の維持とを実現できる。また、電源Ｖｄｄの電圧値の制御の自由度が高く、電源Ｖｄｄの電圧値を変動させることによる効果を得やすい。
（２）増幅回路の構成がシンプルになり、実装面積の増加を最小限に抑えることができる。
（３）バイアスｖｇ２からｖｇ５までを、同じラダー抵抗によって作成することにより、ペア性のズレなどによる各段のゲートバイアスの逆転などを防ぐことができる。
（４）高周波特性に対し重要である、縦積み接続の下段のＦＥＴのドレイン－ソース間電圧Ｖｄｓを高精度に決めることができる。

【0049】

ところで、ＰＡの特性を確保するためには、電源Ｖｄｄの電圧が低い時もドレイン－ソース間電圧Ｖｄｓ１およびＶｄｓ２はできるだけ高い電圧値を確保することが好ましい。そのため、電源Ｖｄｄの電圧値が低い時はどうしても縦積み接続のＰＡの上段側のバイアスが低下するようなバイアスになる。縦積み接続されたＰＡでは低電圧動作時に上段側のドレイン－ソース間電圧Ｖｄｓが低下して線形領域動作となる。このため、オン抵抗の影響が見えるようになり、出力が出にくくなるデメリットがある。

【0050】

そこで、本開示では、分圧抵抗回路の各段の分圧比を等分ではなく、異なる値に設定する。具体的には、縦積み接続の下段側のバイアスｖｇ２やｖｇ３の抵抗分圧比を上げ、電源Ｖｄｄの電圧が低い時にも電位が下がりにくくし、電源Ｖｄｄの電圧が高い時には上がりすぎないようにクランプさせる。バイアスｖｇ４やｖｇ５といった高電位が必要なバイアスについてはさらに電源Ｖｄｄに追従してバイアスが上がる構成とした。すなわち、バイアスｖｇ２の電圧をクランプ回路５０でモニタし、バイアスｖｇ３についてクランプをかける。こうすることにより、１個のクランプ回路５０で特性に重要な最下段のＦＥＴ１１のドレイン－ソース間電圧Ｖｄｓ１と、その１つ上の段のＦＥＴ１２のドレイン－ソース間電圧Ｖｄｓ２とを細かく制御できる。また、バイアスｖｇ４、ｖｇ５に関してはクランプ回路５０が動作した後も、電源Ｖｄｄに追従して電圧が上がり、電源Ｖｄｄが最大電圧値になった時にも耐圧の条件を満たすようにバイアスの電圧値を制御できる。

【0051】

（第１実施形態）
次に、実施形態について説明する。

【0052】

（構成）
図１４は、第１実施形態による増幅回路１００ａを示す回路図である。図１４において、増幅回路１００ａは、図８を参照して説明した増幅回路１００に、クランプ回路５０を追加した構成である。クランプ回路５０および分圧抵抗回路２０は、後述するバイアス生成回路２５０ａに含まれる。

【0053】

（クランプ回路）
図１４に示すように、本実施形態のクランプ回路５０は、比較回路５１と、トランジスタ５２と、基準電圧Ｖｒｅｆと、有する。比較回路５１は、例えば、オペアンプによって実現できる。比較回路５１は、正入力端子（＋）と負入力端子（－）とを有する。比較回路５１の負入力端子には、所定の基準電圧Ｖｒｅｆが入力される。比較回路５１の正入力端子には、ノードＮ１の電圧値が入力される。ノードＮ１は、本例では、抵抗２１と抵抗２２との接続点Ｎ２１と同電位の点である。ノードＮ１の電位は、バイアスｖｇ２である。

【0054】

トランジスタ５２は、本例では、Ｎ型ＭＯＳトランジスタである。比較回路５１の出力端子は、トランジスタ５２のゲートに接続される。トランジスタ５２のソースは基準電位に接続される。トランジスタ５２のドレインは、ノードＮ２に接続される。ノードＮ２は、本例では、抵抗２２と抵抗２３との接続点Ｎ２２と同電位の点である。ノードＮ２の電位は、バイアスｖｇ３である。

【0055】

トランジスタ５２は、比較回路５１の出力に基づいてオン状態になるスイッチング素子である。比較回路５１は、分圧抵抗回路２０からＦＥＴ１２のゲートに与えるバイアスｖｇ２の電圧値を、基準電圧Ｖｒｅｆと比較する。比較回路５１は、バイアスｖｇ２の電圧値が基準電圧Ｖｒｅｆを超えているときに、トランジスタ５２をオン状態にするための電圧をトランジスタ５２のゲートに与える。

【0056】

クランプ回路５０において、比較回路５１の正入力端子に入力される、ノードＮ１の電位、すなわちバイアスｖｇ２の電圧値が基準電圧Ｖｒｅｆを超えていない時、比較回路５１の出力は低レベルである。このとき、トランジスタ５２はオフ状態である。

【0057】

一方、ノードＮ１の電位、すなわちバイアスｖｇ２の電圧値が基準電圧Ｖｒｅｆを超えると、比較回路５１の出力が高レベルになる。これにより、トランジスタ５２はオン状態になる。トランジスタ５２がオン状態になると、トランジスタ５２に電流が流れ、ノードＮ２の電位が低下する。つまり、分圧抵抗回路２０からＦＥＴ１３のゲートに向かう経路上のノードＮ２から電流を引き抜く（ｄｒａｗ）ことにより、ノードＮ２の電位が低下する。ノードＮ２の電位が低下すると、ノードＮ１の電位も低下し、トランジスタ５２の電流が減少し、ノードＮ１の電位と基準電圧Ｖｒｅｆとが等しくなるようにフィードバックがかかる。したがって、バイアスｖｇ３の電圧値は、バイアスｖｇ２が基準電圧Ｖｒｅｆを超えないようにクランプされる。

【0058】

以上のように、クランプ回路５０は、抵抗２１と抵抗２２との接続点Ｎ２１と同じ電位のノードＮ１の電圧を入力とする。そして、クランプ回路５０は、抵抗２２と抵抗２３との接続点Ｎ２２と同じ電位のノードＮ２の電圧をクランプする。

【0059】

つまり、増幅回路１００ａは、増幅すべき信号が入力される入力端子ＲＦｉｎと、入力端子ＲＦｉｎに入力される信号が印加されるゲートを有する第１ＦＥＴ１１と、第１ＦＥＴ１１とともに、電源Ｖｄｄと基準電位との間に縦積み接続された第２ＦＥＴ１２および第３ＦＥＴ１３と、第２ＦＥＴ１２および第３ＦＥＴ１３のうち、電源Ｖｄｄに近い側に位置する第３ＦＥＴ１３と電源Ｖｄｄとの間に設けられて、増幅された信号を出力する出力端子ＲＦｏｕｔと、第２ＦＥＴ１２および第３ＦＥＴ１３のゲートに与えるバイアスｖｇ２およびｖｇ３を生成するための分圧抵抗回路２０と、を有する。さらに、増幅回路１００ａは、分圧抵抗回路２０から第２ＦＥＴ１２のゲートに与えるバイアスｖｇ２が所定の基準電圧を超えた時に、第３ＦＥＴ１３のゲートに与えるバイアスｖｇ３をクランプするクランプ回路５０を有する。なお、増幅回路１００ａにおいては、電源Ｖｄｄと基準電位との間に、第１ＦＥＴ１１とともに、第２ＦＥＴ１２、第３ＦＥＴ１３、第４ＦＥＴ１４および第５ＦＥＴ１５が、縦積み接続される。

【0060】

クランプ回路５０を設けることにより、バイアスｖｇ２、ｖｇ３の抵抗分圧比を上げ（分圧の比率を上げ）、変動する電源Ｖｄｄの電圧値が低い時にも電位が下がりにくくし、変動する電源Ｖｄｄの電圧値が高い電圧の時には上がりすぎないようにクランプさせる。言い換えれば、クランプ回路５０は、抵抗分圧比を上げることによって電源Ｖｄｄの電圧値が低いときに下がりにくくしたバイアスｖｇ２、ｖｇ３の電位を、電源Ｖｄｄの電圧値が高い電圧の時には上がりすぎないように制御している。

【0061】

（各段のバイアスの電圧値）
バイアスｖｇ４、ｖｇ５といった高電位が必要なバイアスについては、クランプ回路５０を設けないことにより、さらに電源Ｖｄｄに追従して電圧値が上がる構成とする。

【0062】

ここで、基準電圧Ｖｒｅｆの値をＶｃｌａｍｐ、電源Ｖｄｄの電圧値をｖｄｄ、ダイオード接続によるＦＥＴ１６に対応する電圧をＶｔ、とする。バイアスｖｇ２、ｖｇ３、ｖｇ４、ｖｇ５の電圧値は、以下の式（１）から式（８）によって表すことができる。

【0063】

すなわち、ｖｇ２≦Ｖｃｌａｍｐの時、
ｖｇ２＝Ｖｔ＋（Ｖｄｄ－Ｖｔ）／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×Ｒ１…（１）
ｖｇ３＝Ｖｔ＋（Ｖｄｄ－Ｖｔ）／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×（Ｒ１＋Ｒ２）…（２）
ｖｇ４＝Ｖｔ＋（Ｖｄｄ－Ｖｔ）／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×（Ｒ１＋Ｒ２＋Ｒ３）…（３）
ｖｇ５＝Ｖｔ＋（Ｖｄｄ－Ｖｔ）／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）…（４）
である。

【0064】

また、ｖｇ２＞Ｖｃｌａｍｐの時、
ｖｇ２＝Ｖｃｌａｍｐ…（５）
ｖｇ３＝Ｖｃｌａｍｐ＋（Ｖｃｌａｍｐ－Ｖｔ）／Ｒ１×Ｒ２…（６）
ｖｇ４＝ｖｇ３＋（Ｖｄｄ－ｖｇ３）／（Ｒ５＋Ｒ４＋Ｒ３）×Ｒ３…（７）
ｖｇ５＝ｖｇ３＋（Ｖｄｄ－ｖｇ３）／（Ｒ５＋Ｒ４＋Ｒ３）×（Ｒ３＋Ｒ４）…（８）
である。

【0065】

ここで、分圧抵抗回路２０は、第１抵抗である抵抗２１、第２抵抗である抵抗２２、第３抵抗である抵抗２３と、を含む。抵抗２１は、基準電位に最も近い位置に設けられる。抵抗２２は、抵抗２１より電源Ｖｄｄに近い側に設けられる。抵抗２３は、抵抗２２より電源Ｖｄｄに近い側に設けられる。抵抗２１の抵抗値および抵抗２２の抵抗値は、抵抗２３の抵抗値より大きいことが好ましい。また、抵抗２１の抵抗値は、抵抗２２の抵抗値より大きいことが好ましい。このように各抵抗の抵抗値を設定しておくことにより、電源Ｖｄｄの電圧値が変動する場合においても、より確実に、ＦＥＴの耐圧を超えないバイアスを、ＦＥＴのゲートに与えることができる。なお、５段縦積み接続の場合、抵抗２２の抵抗値は、抵抗２３、２４および２５の各抵抗値より大きく、かつ、抵抗２１の抵抗値は抵抗２２の抵抗値より大きいことが好ましい。４段縦積み接続の場合、抵抗２２の抵抗値は、抵抗２３および２４の各抵抗値より大きく、かつ、抵抗２１の抵抗値は抵抗２２の抵抗値より大きいことが好ましい。

【0066】

（動作）
図１５、図１６および図１７は、図１４に示す増幅回路１００ａの動作例を示す図である。図１５は、増幅回路１００の各ＦＥＴのゲートに与えるバイアスのシミュレーション結果を示す図である。図１５において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はＦＥＴのゲートに与えられるバイアス（すなわち、ゲートバイアス）の電圧ｖｇの値［Ｖ］である。図１５は、電源Ｖｄｄの電圧値の変化に対する、各バイアスの電圧値の変化を示す。

【0067】

図１５に示すように、電源Ｖｄｄの電圧値が１［Ｖ］から上昇すると、その変化にしたがって、バイアスｖｇ１～ｖｇ５も変化する。ただし、バイアスｖｇ２、ｖｇ３については、電源Ｖｄｄの電圧値が３［Ｖ］の時にクランプされ、電源Ｖｄｄの電圧値が３［Ｖ］以上の領域では一定の電圧値になる。つまり、バイアスｖｇ３に加え、バイアスｖｇ２も一緒にクランプされる。その原理は、次のようになる。すなわち、バイアスｖｇ３の電位を、抵抗２２、抵抗２１およびＦＥＴ１６によって分圧して、抵抗２１と抵抗２２との接続点で取り出した電圧がバイアスｖｇ２になるので、バイアスｖｇ３がクランプされていれば、バイアスｖｇ２も同様にクランプされるからである。図１５に示すように、本例では、バイアスｖｇ２については、約１．７［Ｖ］を超えることはない。また、バイアスｖｇ３については、約２．６［Ｖ］を超えることはない。

【0068】

ところで、増幅器の特性を決めるのに最も影響するのは、ＦＥＴ４１である。このＦＥＴ４１のドレイン電圧は、隣接するＦＥＴ４２のバイアスｖｇ２によって決まる。このため、クランプ回路５０に入力するバイアス、すなわちクランプ回路５０によってモニタするバイアスをＦＥＴ４２のバイアスｖｇ２とした場合には、増幅回路１００ａをより高精度に駆動できる。

【0069】

図１６は、ドレイン－ゲート間電位差のシミュレーション結果を示す図である。図１６において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はドレイン－ゲート間の電圧Ｖｄｇの値［Ｖ］である。図１６に示すように、電源Ｖｄｄの電圧値が１［Ｖ］から上昇すると、その変化にしたがって、各バイアスｖｇ１～ｖｇ５に対応する電圧Ｖｄｇの値も変化する。バイアスｖｇ２、ｖｇ３に対応する電圧Ｖｄｇについては、電源Ｖｄｄの電圧値が３［Ｖ］の時にクランプされ、電源Ｖｄｄの電圧値が３［Ｖ］以上の領域では一定の電圧値になる。バイアスｖｇ１～ｖｇ５に対応する、いずれの電圧Ｖｄｇについても、未破壊領域Ａ１を超えることはない。

【0070】

図１７は、ドレイン－ソース間電位差のシミュレーション結果を示す図である。図１７において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はドレイン－ソース間の電圧Ｖｄｓの値［Ｖ］である。図１７に示すように、電源Ｖｄｄの電圧値が１［Ｖ］から上昇すると、その変化にしたがって、各バイアスｖｇ１～ｖｇ５に対応する電圧Ｖｄｓの値も変化する。バイアスｖｇ２、ｖｇ３に対応する電圧Ｖｄｓについては、電源Ｖｄｄの電圧値が３［Ｖ］の時にクランプされ、電源Ｖｄｄの電圧値が３［Ｖ］以上の領域では一定の電圧値になる。バイアスｖｇ１～ｖｇ５に対応する、いずれの電圧Ｖｄｓについても、未破壊領域Ａ１を超えることはない。

【0071】

ところで、後述する第２実施形態とは異なり、本実施形態ではＦＥＴ１６を設けている。ＦＥＴ１６を設けることにより、次のような効果が得られる。すなわち、ＦＥＴ４２からＦＥＴ４５の閾値が製造プロセスのばらつきや温度変化により変動した場合に、ＦＥＴ１６を設けておくことによって、その閾値の変動と同じだけ各バイアス（ｖｇ２、ｖｇ３、ｖｇ４、ｖｇ５）も変動する。これにより、閾値の変動を相殺し、各ＦＥＴのドレイン電圧の変動による影響を抑制できるという効果が得られる。

【0072】

（効果）
以上説明したように、本実施形態による増幅回路１００ａは、電源Ｖｄｄの電圧値が低い時には、最適に近いバイアスをゲートに与えることができ、かつ、電源Ｖｄｄの電圧値が高い時には、耐圧の条件を満たすことができるバイアスをゲートに与えることができる。すなわち、図１６および図１７を参照して説明したように、ドレイン－ゲート間の電圧Ｖｄｇ、ドレイン－ソース間の電圧Ｖｄｓを、未破壊領域Ａ１内に調整できる。

【0073】

（第２実施形態）
次に、第２実施形態について説明する。

【0074】

（構成）
図１８は、第２実施形態による増幅回路１００ｂを示す回路図である。図１８に示す増幅回路１００ｂは、図１４に示す増幅回路１００ａとは異なり、分圧抵抗回路２０と基準電位との間のＦＥＴ１６（図１４を参照）が省略されている。このため、分圧抵抗回路２０の抵抗２１の一端が基準電位に直接接続される。分圧抵抗回路２０が生成する各バイアスは、ｖｇ２、ｖｇ３、ｖｇ４、ｖｇ５の電圧値は、以下の式（９）から式（１６）によって表すことができる。

【0075】

すなわち、ｖｇ２≦Ｖｃｌａｍｐの時、
ｖｇ２＝Ｖｄｄ／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×Ｒ１…（９）
ｖｇ３＝Ｖｄｄ／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×（Ｒ１＋Ｒ２）…（１０）
ｖｇ４＝Ｖｄｄ／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×（Ｒ１＋Ｒ２＋Ｒ３）…（１１）
ｖｇ５＝Ｖｄｄ／（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２＋Ｒ１）×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）…（１２）
である。

【0076】

また、ｖｇ２＞Ｖｃｌａｍｐの時、
ｖｇ２＝Ｖｃｌａｍｐ…（１３）
ｖｇ３＝Ｖｃｌａｍｐ＋Ｖｃｌａｍｐ／Ｒ１×Ｒ２…（１４）
ｖｇ４＝ｖｇ３＋（Ｖｄｄ－ｖｇ３）／（Ｒ５＋Ｒ４＋Ｒ３）×Ｒ３…（１５）
ｖｇ５＝ｖｇ３＋（Ｖｄｄ－ｖｇ３）／（Ｒ５＋Ｒ４＋Ｒ３）×（Ｒ３＋Ｒ４）…（１６）
である。

【0077】

（動作）
図１８に示す増幅回路１００ｂにおいても、クランプ回路５０が設けられている。このため、増幅回路１００ｂの動作は、図１５から図１７を参照して説明した動作と同様である。

【0078】

（効果）
第２実施形態による増幅回路１００ｂによれば、電源Ｖｄｄの電圧値が低い時には、最適に近いバイアスをゲートに与えることができ、かつ、電源Ｖｄｄの電圧値が高い時には、耐圧の条件を満たすことができるバイアスをゲートに与えることができる。また、増幅回路１００ｂは、分圧抵抗回路２０と基準電位との間のＦＥＴ１６（図１４を参照）を有していない。このため、増幅回路１００ｂの実装に必要な面積を低減できる。

【0079】

（第３実施形態）
次に、第３実施形態について説明する。

【0080】

（構成）
図１９は、第３実施形態による増幅回路１００ｃを示す回路図である。図１９に示すように、第３実施形態による増幅回路１００ｃは、クランプ回路５０ａを含む。すなわち、増幅回路１００ｃは、増幅回路１００ａおよび１００ｂにおいて用いるクランプ回路５０の代わりに、クランプ回路５０ａを用いる。

【0081】

クランプ回路５０ａは、比較回路５１の出力側に設けられるトランジスタ５２ａがＰ型ＭＯＳトランジスタである。つまり、クランプ回路５０ａにおいては、Ｎ型ＭＯＳトランジスタではなく、Ｐ型ＭＯＳトランジスタであるトランジスタ５２ａを用いる。ＰＭＯＳトランジスタを用いるため、比較回路５１の正入力端子に基準電圧Ｖｒｅｆが入力される。

【0082】

（動作）
比較回路５１の負入力端子に入力される、ノードＮ１の電圧値、すなわちバイアスｖｇ２の電圧値が基準電圧Ｖｒｅｆを超えていない時、比較回路５１の出力は高レベルである。このとき、トランジスタ５２ａはオフ状態である。

【0083】

ノードＮ１の電圧値、すなわちバイアスｖｇ２の電圧値が基準電圧Ｖｒｅｆを超えると、比較回路５１の出力が低レベルになる。これにより、トランジスタ５２ａはオン状態になる。トランジスタ５２ａがオン状態になると、トランジスタ５２ａに電流が流れ、ノードＮ２の電位が低下する。つまり、ノードＮ２から電流を引き抜くことにより、ノードＮ２の電位が低下する。ノードＮ２の電位が低下すると、ノードＮ１の電位も低下し、トランジスタ５２aの電流が減少し、ノードＮ１の電位と基準電圧Ｖｒｅｆの電位とが等しくなるようにフィードバックがかかる。すなわち、バイアスｖｇ３の電圧値は、バイアスｖｇ２が基準電圧Ｖｒｅｆを超えないようにクランプされる。

【0084】

（効果）
第３実施形態による増幅回路１００ｃによれば、電源Ｖｄｄの電圧値が低い時には、最適に近いバイアスをゲートに与えることができ、かつ、電源Ｖｄｄの電圧値が高い時には、耐圧の条件を満たすことができるバイアスをゲートに与えることができる。また、クランプ回路５０ａにＰ型ＭＯＳトランジスタであるトランジスタを用いても、Ｎ型ＭＯＳトランジスタを用いた場合と同じ効果が得られる。

【0085】

（第４実施形態）
次に、第４実施形態について説明する。

【0086】

（構成）
図２０は、第４実施形態による増幅回路１００ｄを示す回路図である。図２０において、増幅回路１００ｄは、クランプ回路５０ｂにおいて用いる基準電圧、すなわちクランプ電圧を生成するクランプ電圧生成回路７０を有する。

【0087】

クランプ電圧生成回路７０は、バンドギャップリファレンス回路（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ；ＢＧＲ）７１と、オペアンプ７２、抵抗７３および７４による非反転増幅回路と、抵抗７５、７６およびＦＥＴ７７による分圧抵抗回路と、を有する。バンドギャップリファレンス回路７１は、電源電圧、温度などに依存しない基準電圧（つまり、バンドギャップリファレンス電圧）を生成する、基準電圧生成回路である。ＦＥＴ７７は、そのドレインとゲートとが接続され、いわゆるダイオード接続になっている。抵抗７３、７４の抵抗値の比、および、抵抗７５、７６の抵抗値の比を調整することにより、所望の基準電圧を生成することができる。生成される基準電圧は、クランプ回路５０ｂの比較回路５１の負入力端子に入力される。

【0088】

クランプ電圧生成回路７０は、バンドギャップリファレンス電圧を生成する基準電圧生成回路と、基準電圧生成回路が生成するバンドギャップリファレンス電圧に基づいて一定の電圧値を生成する。そして、この一定の電圧値を、比較回路５１の基準電圧とする。

【0089】

（動作）
図２０に示す増幅回路１００ｄにおいても、増幅回路１００ａと同様に、図１５に示すように、バイアスｖｇ２、ｖｇ３については、電源Ｖｄｄが所定電圧値の時にクランプされ、所定電圧値以上の領域では一定の電圧値になる。また、図１６および図１７に示すように、バイアスｖｇ２、ｖｇ３に対応する電圧Ｖｄｇ、電圧Ｖｄｓは、未破壊領域Ａ１を超えることはない。
（効果）
図２０に示す増幅回路１００ｄにおいても、電源Ｖｄｄの電圧値が低い時には、最適に近いバイアスをゲートに与えることができ、かつ、電源Ｖｄｄの電圧値が高い時には、耐圧の条件を満たすことができるバイアスをゲートに与えることができる。すなわち、図１６および図１７を参照して説明したように、ドレイン－ゲート間の電圧Ｖｄｇ、ドレイン－ソース間の電圧Ｖｄｓを、未破壊領域Ａ１内に調整できる。

【0090】

上述したように、第１実施形態から第４の実施形態の増幅回路は、いずれも、直列接続された複数の抵抗によって分圧し、各抵抗によって生成される各電圧をバイアスｖｇ２、ｖｇ３とし、各バイアスｖｇ２、ｖｇ３を、縦積み接続された複数のＦＥＴの各ゲートに与え、１つのバイアスｖｇ２が所定の基準電圧を超えた時に、他のバイアスｖｇ３をクランプするようにした増幅回路である。

【0091】

（変形例）
第１実施形態から第４実施形態において、ＦＥＴの縦積み接続の段数を５段としているが、縦積み接続の段数はこれに限定されず、３段以上であればよい。すなわち、ＦＥＴが少なくとも３段に縦積み接続されていればよい。より多くの段数の縦積み接続を有していてもよい。

【0092】

第１実施形態から第４実施形態においては、クランプ回路５０によってバイアスｖｇ２の電圧をモニタし、バイアスｖｇ３をクランプしている。しかしながら、これらに限定されず、他のバイアスをモニタし、さらに他のバイアスをクランプしてもよい。

【0093】

上記は電源Ｖｄｄの電圧値が変動する場合について説明したが、電源Ｖｄｄの電圧値が変動せずに固定値であっても本開示による増幅回路を用いることができる。もっとも、電源Ｖｄｄの電圧値が変動する場合に用いることにより、本開示による増幅回路をより有効に用いることができる。

【0094】

（バイアス生成回路）
第１実施形態から第４実施形態においては、バイアス生成回路を用いている。図１４に戻り、増幅回路１００ａは、バイアス生成回路２５０ａを含む。

【0095】

バイアス生成回路２５０ａは、直列接続された少なくとも３段の抵抗２１、２２、２３…からなり、抵抗分圧によって各段からバイアスｖｇ２、ｖｇ３…を生成する分圧抵抗回路２０と、ある段において生成されるバイアスｖｇ２が所定の基準電圧を超えた時、その段よりも電源Ｖｄｄに近い他の段のバイアスｖｇ３をクランプするクランプ回路５０と、を有する。そして、バイアス生成回路２５０ａは、縦積み接続されたＦＥＴ１２、１３…の各ゲートに、バイアスｖｇ２、ｖｇ３…を与える。バイアス生成回路２５０ａは、電源電圧が変動する場合においてもＦＥＴの耐圧を超えないバイアスを与えることができる。

【0096】

同様に、図１８に示すように、第２実施形態の増幅回路１００ｂは、バイアス生成回路２５０ｂを含む。バイアス生成回路２５０ｂは、分圧抵抗回路２０と、クランプ回路５０と、を有する。

【0097】

図１９に示すように、第３実施形態の増幅回路１００ｃは、バイアス生成回路２５０ｃを有する。バイアス生成回路２５０ｃは、分圧抵抗回路２０と、クランプ回路５０ａと、を有する。

【0098】

図２０に示すように、第４実施形態の増幅回路１００ｄの増幅回路１００ｄは、バイアス生成回路２５０ｄを有する。バイアス生成回路２５０ｄは、分圧抵抗回路２０と、クランプ回路５０ｂと、を有する。

【0099】

（電力増幅回路）
ところで、上述した増幅回路をドライバ段の増幅回路とし、その出力を入力とするパワー段の増幅回路を追加することにより、通信装置において利用できる電力増幅回路を実現できる。

【0100】

（構成）
図２１は、電力増幅回路１０００の構成例を示す図である。図２１において、電力増幅回路１０００は、入力端子Ｐｉｎと、入力整合回路（Ｍａｔｃｈｉｎｇ Ｎｅｔｗｏｒｋ；ＭＮ）３００と、ドライバ段の増幅回路１００ａと、段間整合回路（ＭＮ）４００と、パワー段の増幅回路２００と、出力整合回路（ＭＮ）５００と、出力端子Ｐｏｕｔとを備える。本例の電力増幅回路１０００は、２つの基板８００および基板９００によって実現される。

【0101】

本例において、入力整合回路３００と増幅回路１００ａとは、同じ基板８００に形成される。基板８００は、例えば、Ｓｉ基板である。ドライバ段の増幅回路１００ａは、上述したように、縦積み接続されたＦＥＴによって形成することが好ましい。

【0102】

また、本例において、段間整合回路４００、パワー段の増幅回路２００、および、出力整合回路５００は、同じ基板９００に形成される。基板９００は、例えば、ＧａＡｓ基板である。パワー段の増幅回路２００は、バイポーラトランジスタによって形成することが好ましい。パワー段の増幅回路２００は、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いて形成することができる。なお、段間整合回路４００、および、出力整合回路５００は、基板８００、または、基板９００が実装されるモジュール基板に、形成、或いは、実装されてもよい。

【0103】

上記のように、電力増幅回路１０００は、増幅回路１００ａをドライバ段の増幅回路とし、このドライバ段の増幅回路１００ａの出力を入力とするパワー段の増幅回路２００をさらに有する。図２１に示す電力増幅回路１０００は、第１実施形態による増幅回路１００ａを用いている。なお、図２１において、ドライバ段の増幅回路１００ａの代わりに、増幅回路１００ｂ、１００ｃ、１００ｄのいずれか１つを用いてもよい。

【0104】

（動作）
電力増幅回路１０００は、入力端子Ｐｉｎに入力される信号をドライバ段の増幅回路１００ａにおいて増幅し、さらにパワー段の増幅回路２００において増幅する。増幅回路２００によって増幅された信号は、出力端子Ｐｏｕｔから出力される。

【0105】

（効果）
上述したように、必要とする出力電力が比較的少ない初段の増幅回路１００ａをＦＥＴで形成することにより、バイポーラトランジスタを用いて形成する場合に比べて、増幅回路の製造コストを削減することができる。また、必要な出力電力が比較的多い後段の増幅回路２００をＨＢＴで形成することにより、回路の小型化と良好なゲイン特性とを両立させることができる。

【0106】

請求項の記載に関して、本開示は以下の態様をとりうる。
＜１＞
増幅すべき信号が入力される入力端子と、
前記入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、
前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴおよび第３ＦＥＴと、
前記第２ＦＥＴおよび前記第３ＦＥＴのうち、前記電源に近い側に位置する第３ＦＥＴと負荷との間に設けられて、増幅された信号を出力する出力端子と、
前記第２ＦＥＴおよび前記第３ＦＥＴの各ゲートに与えるバイアスを生成するための分圧抵抗回路と、
前記分圧抵抗回路から前記第２ＦＥＴのゲートに与えるバイアスが所定の基準電圧を超えた時に、前記第３ＦＥＴのゲートに与えるバイアスをクランプするクランプ回路と、
を有し、
前記第１ＦＥＴ、前記第２ＦＥＴおよび前記第３ＦＥＴが縦積み接続される増幅回路。
＜２＞
前記分圧抵抗回路は、第１抵抗と、第２抵抗と、第３抵抗と、を含み、
前記第１抵抗は、基準電位に最も近い位置に設けられ、
前記第２抵抗は、前記第１抵抗より前記電源に近い側に設けられ、
前記第３抵抗は、前記第２抵抗より前記電源に近い側に設けられ、
前記第１抵抗の抵抗値および前記第２抵抗の抵抗値は、前記第３抵抗の抵抗値より大きい＜１＞に記載の増幅回路。
＜３＞
前記第１抵抗の抵抗値は、前記第２抵抗の抵抗値より大きい＜２＞に記載の増幅回路。
＜４＞
前記クランプ回路は、
前記分圧抵抗回路から前記第２ＦＥＴのゲートに与えるバイアスの電圧値を、前記基準電圧と比較する比較回路と、
前記比較回路の出力に基づいてオン状態になるスイッチング素子と、
を含み、
前記スイッチング素子がオン状態になっている時に、前記第３ＦＥＴのゲートに与えるバイアスを低減する
＜１＞から＜３＞のいずれか１つに記載の増幅回路。
＜５＞
前記比較回路は、
前記分圧抵抗回路から前記第２ＦＥＴのゲートに与えるバイアスの電圧値が前記基準電圧を超えているときに、前記スイッチング素子をオン状態にするための電圧を前記スイッチング素子に与え、
前記スイッチング素子がオン状態になっている時に、前記分圧抵抗回路から前記第３ＦＥＴのゲートに向かう経路上のノードから電流を引き抜くことによって、前記第３ＦＥＴのゲートに与えるバイアスを低減する
＜４＞に記載の増幅回路。
＜６＞
前記スイッチング素子は、Ｎチャネル型またはＰチャネル型のＭＯＳＦＥＴである＜４＞または＜５＞に記載の増幅回路。
＜７＞
バンドギャップリファレンス電圧を生成する基準電圧生成回路と、前記基準電圧生成回路が生成するバンドギャップリファレンス電圧に基づいて一定の電圧値を生成する定電圧生成回路と、をさらに含み、
前記定電圧生成回路によって生成される、一定の電圧値を前記基準電圧とする＜４＞または＜５＞に記載の増幅回路。
＜８＞
ダイオード接続され、かつ、前記分圧抵抗回路と基準電位との間に設けられたＦＥＴをさらに含む＜１＞から＜５＞のいずれか１つに記載の増幅回路。
＜９＞
一定電流を出力する定電流源と、前記第１ＦＥＴとともにカレントミラー回路を形成するレプリカＦＥＴと、をさらに含み、
前記カレントミラー回路によって、前記定電流源が出力する一定電流に対応するバイアスを生成し、前記第１ＦＥＴに与える
＜１＞から＜６＞のいずれか１つに記載の増幅回路。
＜１０＞
前記分圧抵抗回路は、
第１抵抗と、前記第１抵抗に直列に接続される第２抵抗と、前記第２抵抗に直列に接続される第３抵抗とを含み、
前記第１抵抗側に基準電位が接続され、かつ、前記第３抵抗側に前記電源が接続され、
前記第１抵抗によって生成される電圧を、前記第２ＦＥＴのゲートに与えるバイアスとし、
前記第２抵抗によって生成される電圧を、前記第３ＦＥＴのゲートに与えるバイアスとする
＜１＞から＜９＞のいずれか１つに記載の増幅回路。
＜１１＞
前記第３ＦＥＴと負荷との間に設けられた第４ＦＥＴと、
前記第３抵抗と前記電源との間に設けられた第４の抵抗と、
をさらに含み、前記第３抵抗によって生成される電圧を、前記第４ＦＥＴのゲートに与えるバイアスとする
＜１０＞に記載の増幅回路。
＜１２＞
前記電源の電圧値は変動する、＜１＞から＜１１＞のいずれか１つに記載の増幅回路。
＜１３＞
隣り合うドレインとソースとが接続された複数のＦＥＴを含み、直列接続された複数の抵抗の分圧によって生成される各電圧をバイアスとし、前記各バイアスを、前記複数のＦＥＴの各ゲートに与え、１つの前記バイアスが所定の基準電圧を超えた時に、他の前記バイアスをクランプするようにした増幅回路。
＜１４＞
＜１＞から＜１３＞のいずれか１つに記載の増幅回路をドライバ段増幅回路とし、前記ドライバ段増幅回路の出力を入力とするパワー段増幅回路をさらに含む、電力増幅回路。
＜１５＞
前記パワー段増幅回路はバイポーラトランジスタによって構成される＜１４＞に記載の電力増幅回路。
＜１６＞
直列接続された少なくとも３段の抵抗からなり、抵抗分圧によって各段からバイアスを生成する分圧抵抗回路と、
ある段において生成される前記バイアスが所定の基準電圧を超えた時、その段よりも電源に近い他の段の前記バイアスをクランプするクランプ回路と、
を有し、
隣り合うドレインとソースとが接続されている複数のＦＥＴの各ゲートに、前記バイアスを与える、
バイアス生成回路。

【符号の説明】

【0107】

１１～１７ ＦＥＴ
２０ 分圧抵抗回路
２１～２５、３１～３５ 抵抗
４１～４５ キャパシタ
５０、５０ａ、５０ｂ クランプ回路
５１ 比較回路
５２、５２ａ トランジスタ
６０ 定電流源
７０ クランプ電圧生成回路
１００、１００ａ～１００ｄ、１０１、２００ 増幅回路
２５０ａ～２５０ｄ バイアス生成回路
３００ 入力整合回路
４００ 段間整合回路
５００ 出力整合回路
８００、９００ 基板
１０００ 電力増幅回路
Ｌ チョークコイル
ＭＮ 整合回路
Ｖｄｄ 電源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】