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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024117353
(43)【公開日】2024-08-29
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20240822BHJP
H01L 29/06 20060101ALI20240822BHJP
H01L 29/78 20060101ALI20240822BHJP
H01L 29/12 20060101ALI20240822BHJP
H01L 29/861 20060101ALI20240822BHJP
H01L 21/329 20060101ALI20240822BHJP
H01L 21/336 20060101ALI20240822BHJP
【ＦＩ】
H01L29/78 613Z
H01L29/06 301D
H01L29/78 653C
H01L29/78 652H
H01L29/78 652T
H01L29/91 F
H01L29/91 D
H01L29/91 B
H01L29/78 626C
H01L29/78 626A
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023023407
(22)【出願日】2023-02-17
(71)【出願人】
【識別番号】000003997
【氏名又は名称】日産自動車株式会社
(71)【出願人】
【識別番号】507308902
【氏名又は名称】ルノー エス．ア．エス．
【氏名又は名称原語表記】ＲＥＮＡＵＬＴ Ｓ．Ａ．Ｓ．
【住所又は居所原語表記】１２２－１２２ ｂｉｓ， ａｖｅｎｕｅ ｄｕ Ｇｅｎｅｒａｌ Ｌｅｃｌｅｒｃ， ９２１００ Ｂｏｕｌｏｇｎｅ－Ｂｉｌｌａｎｃｏｕｒｔ， Ｆｒａｎｃｅ
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】丸井 俊治
(72)【発明者】
【氏名】沼倉 啓一郎
(72)【発明者】
【氏名】倪 威
(72)【発明者】
【氏名】岩▲崎▼ 裕一
(72)【発明者】
【氏名】矢野 新也
(72)【発明者】
【氏名】松尾 健志
【テーマコード（参考）】
5F110
【Ｆターム（参考）】
5F110AA01
5F110BB12
5F110CC09
5F110CC10
5F110DD01
5F110EE09
5F110EE45
5F110FF02
5F110FF03
5F110FF23
5F110FF27
5F110GG02
5F110HJ01
5F110HJ13
5F110HK04
5F110HK22
5F110HK32
5F110HK33
5F110HM12
5F110QQ04
5F110QQ05
(57)【要約】
【課題】チャネルが形成されるウェル領域の抵抗率を低下させて、内蔵ダイオードの順方向電流を増加させることのできる半導体装置を提供する。
【解決手段】半導体装置１００は、基板１と、基板１の主面上に形成された第１導電型ドリフト領域７と、基板１の主面上に形成され、第１導電型ドリフト領域７と接した第２導電型ウェル領域５と、基板１の主面上に形成され、第１導電型ドリフト領域７内に形成された第２導電型コラム領域１１とを有し、第２導電型ウェル領域５の活性化率を、第２導電型コラム領域１１の活性化率よりも高くする。
【選択図】図１
【解決手段】半導体装置１００は、基板１と、基板１の主面上に形成された第１導電型ドリフト領域７と、基板１の主面上に形成され、第１導電型ドリフト領域７と接した第２導電型ウェル領域５と、基板１の主面上に形成され、第１導電型ドリフト領域７内に形成された第２導電型コラム領域１１とを有し、第２導電型ウェル領域５の活性化率を、第２導電型コラム領域１１の活性化率よりも高くする。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板の主面上に形成された第１導電型ドリフト領域と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域と接した第２導電型ウェル領域と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域内に形成された第２導電型コラム領域とを有し、
前記第２導電型ウェル領域の活性化率を、前記第２導電型コラム領域の活性化率よりも高くした半導体装置。
前記基板の主面上に形成された第１導電型ドリフト領域と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域と接した第２導電型ウェル領域と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域内に形成された第２導電型コラム領域とを有し、
前記第２導電型ウェル領域の活性化率を、前記第２導電型コラム領域の活性化率よりも高くした半導体装置。
【請求項2】
前記第２導電型ウェル領域の炭素濃度を、前記第２導電型コラム領域の炭素濃度よりも高くした請求項１に記載の半導体装置。
【請求項3】
前記基板の主面上に形成され、前記第２導電型ウェル領域と電気的に接続された第１電極と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第２電極と
をさらに有する請求項１または２に記載の半導体装置。
前記基板の主面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第２電極と
をさらに有する請求項１または２に記載の半導体装置。
【請求項4】
前記基板は、半絶縁性または絶縁性の基板である請求項３に記載の半導体装置。
【請求項5】
前記基板の主面上に形成され、前記第２導電型ウェル領域と電気的に接続された第１電極と、
前記基板の主面と対向する面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第２電極と
をさらに有する請求項１または２に記載の半導体装置。
前記基板の主面と対向する面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第２電極と
をさらに有する請求項１または２に記載の半導体装置。
【請求項6】
前記基板は、導電性の基板である請求項５に記載の半導体装置。
【請求項7】
前記基板の主面上に形成され、前記第２導電型ウェル領域と電気的に接続された第１導電型ソース領域と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第１導電型ドレイン領域と、
前記第１導電型ソース領域と電気的に接続された第１電極と、
前記第１導電型ドレイン領域と電気的に接続された第２電極と、
前記第１導電型ソース領域と前記第２導電型ウェル領域と前記第１導電型ドリフト領域と前記第２導電型コラム領域と絶縁膜を介して接する第３電極と
をさらに有する請求項１または２に記載の半導体装置。
前記基板の主面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第１導電型ドレイン領域と、
前記第１導電型ソース領域と電気的に接続された第１電極と、
前記第１導電型ドレイン領域と電気的に接続された第２電極と、
前記第１導電型ソース領域と前記第２導電型ウェル領域と前記第１導電型ドリフト領域と前記第２導電型コラム領域と絶縁膜を介して接する第３電極と
をさらに有する請求項１または２に記載の半導体装置。
【請求項8】
前記基板の主面上に形成され、前記第２導電型ウェル領域と電気的に接続された第２導電型アノード領域と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第１導電型カソード領域と、
前記第２導電型アノード領域と電気的に接続された第４電極と、
前記第１導電型カソード領域と電気的に接続された第５電極と
をさらに有する請求項１または２に記載の半導体装置。
前記基板の主面上に形成され、前記第１導電型ドリフト領域と電気的に接続された第１導電型カソード領域と、
前記第２導電型アノード領域と電気的に接続された第４電極と、
前記第１導電型カソード領域と電気的に接続された第５電極と
をさらに有する請求項１または２に記載の半導体装置。
【請求項9】
前記第２導電型ウェル領域及び前記第２導電型アノード領域よりも炭素濃度が低い低炭素領域を、前記第２導電型コラム領域が前記第２導電型ウェル領域及び前記第２導電型アノード領域と接する部分に形成する請求項８に記載の半導体装置。
【請求項10】
前記第２導電型ウェル領域と前記第１導電型ドリフト領域は、ワイドバンドギャップ半導体からなる請求項１または２に記載の半導体装置。
【請求項11】
前記基板と前記第１導電型ドリフト領域と前記第２導電型ウェル領域は、同一の材料からなる請求項１または２に記載の半導体装置。
【請求項12】
前記基板は、炭化珪素からなる請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来では、ゲート絶縁膜への高電界の印加を抑制することを目的としたスイッチング素子が特許文献１に開示されている。特許文献１に開示されたスイッチング素子では、ドリフト領域内に炭素濃度の高い高濃度炭素含有領域を設けることによって、ゲート電極の近傍のドリフト領域内に空乏層を広げてゲート絶縁膜に加わる電界を緩和していた。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－１２５７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上述した従来のスイッチング素子では、高濃度炭素含有領域をドリフト領域内に設けているので、ドリフト領域内に抵抗率の低い領域を形成することはできるが、チャネルが形成される領域に抵抗率の低い領域を形成することはできなかった。したがって、従来のスイッチング素子では、チャネルが形成される領域の抵抗率を低下させて、内蔵ダイオードの順方向電流を増加させることができないという問題点があった。
【0005】
そこで、本発明は、上記課題に鑑みて成されたものであり、チャネルが形成される領域の抵抗率を低下させて、内蔵ダイオードの順方向電流を増加させることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様に係る半導体装置は、基板と、基板の主面上に形成された第１導電型ドリフト領域と、第１導電型ドリフト領域と接した第２導電型ウェル領域と、第１導電型ドリフト領域内に形成された第２導電型コラム領域とを有する。そして、第２導電型ウェル領域の活性化率を、第２導電型コラム領域の活性化率よりも高くする。
【発明の効果】
【0007】
本発明によれば、チャネルが形成される領域の抵抗率を低下させて、内蔵ダイオードの順方向電流を増加させることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【0010】
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
【0011】
［第１実施形態］
［半導体装置の構造］
図１は、本実施形態に係る半導体装置の構造を示す図である。図１に示すように、本実施形態に係る半導体装置１００はＮ型ＭＯＳＦＥＴであり、トレンチゲート構造横型ＭＯＳデバイスである。この半導体装置１００は、基板１と、第１導電型のソース領域３と、第２導電型のウェル領域５と、第１導電型のドリフト領域７と、第１導電型のドレイン領域９と、第２導電型のコラム領域１１とを有する。また、半導体装置１００は、ソース領域３に接合されたソース電極（第１電極）１３と、ドレイン領域９に接合されたドレイン電極（第２電極）１５と、ウェル領域５とその周囲の領域にゲート絶縁膜１７を介して埋め込まれたゲート電極（第３電極）１９を有する。
［半導体装置の構造］
図１は、本実施形態に係る半導体装置の構造を示す図である。図１に示すように、本実施形態に係る半導体装置１００はＮ型ＭＯＳＦＥＴであり、トレンチゲート構造横型ＭＯＳデバイスである。この半導体装置１００は、基板１と、第１導電型のソース領域３と、第２導電型のウェル領域５と、第１導電型のドリフト領域７と、第１導電型のドレイン領域９と、第２導電型のコラム領域１１とを有する。また、半導体装置１００は、ソース領域３に接合されたソース電極（第１電極）１３と、ドレイン領域９に接合されたドレイン電極（第２電極）１５と、ウェル領域５とその周囲の領域にゲート絶縁膜１７を介して埋め込まれたゲート電極（第３電極）１９を有する。
【0012】
尚、第１導電型と第２導電型は互いに異なる導電型である。すなわち、第１導電型がＰ型であれば、第２導電型はＮ型であり、第１導電型がＮ型であれば、第２導電型はＰ型である。本実施形態では、第１導電型がＮ型、第２導電型がＰ型の場合について説明する。
【0013】
基板１は、絶縁性半導体基板である。これにより、同一の基板１に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。ここで、絶縁性基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。ただし、基板１は、半絶縁性半導体基板であってもよい。
【0014】
例えば、基板１に絶縁性を有する炭化珪素基板（ＳｉＣ基板）を用いることができる。ＳｉＣはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を得やすく、耐圧の高い半導体装置を実現できる。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１として用いることができる。基板１にＳｉＣ基板を用いることにより、基板１の絶縁性を高くすることができる。
【0015】
また、基板１は、ＳｉＣ基板に限らず、バンドギャップの広い半導体材料からなる半導体基板を使用してもよい。バンドギャップの広い半導体材料には、例えばＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮなどが挙げられる。
【0016】
ソース領域３は、基板１の主面上に形成され、ウェル領域５と電気的に接続されている。ソース領域３のＮ型の不純物濃度はドリフト領域７よりも高濃度であり、例えば、１×１０１８／ｃｍ３～１×１０２１／ｃｍ３程度である。ソース領域３の表面にはソース電極１３が電気的に接続されている。また、ソース領域３は、ゲート絶縁膜１７を介してゲート電極１９に接している。
【0017】
ウェル領域５は、基板１の主面上に形成され、ソース領域３と電気的に接続され、ドリフト領域７と接している。ウェル領域５のＰ型の不純物濃度は、例えば、１×１０１５／ｃｍ３～１×１０１９／ｃｍ３程度である。ウェル領域５の一部にはゲート電極１９が形成され、ゲート絶縁膜１７を介してゲート電極１９に接している。尚、低いオン抵抗と高い絶縁破壊電界を両立させることができるので、ウェル領域５はワイドバンドギャップ半導体で形成することが好ましい。また、基板１とウェル領域５を同一の材料から形成すれば、異なる材料を用いた場合に生じる格子不整合等の性能劣化を防止することができる。
【0018】
また、ウェル領域５は、炭素濃度がコラム領域１１よりも高くなっている。ウェル領域５には炭素が注入されているのに対して、コラム領域１１には炭素が注入されていないので、ウェル領域５の炭素濃度はコラム領域１１よりも高くなっている。そして、このようにウェル領域５に炭素を注入したことにより、ＳｉＣ中の炭素欠陥が、注入された炭素で埋められるので、Ｐ型不純物がＳｉサイトに入りやすくなり、Ｐ型不純物の活性化率が向上する。したがって、炭素が注入されているウェル領域５の活性化率は、炭素が注入されていないコラム領域１１の活性化率よりも高くなっている。
【0019】
ドリフト領域７は、基板１の主面上に形成され、ウェル領域５と接し、ドレイン領域９と電気的に接続されている。ドリフト領域７のＮ型の不純物濃度は、例えば、１×１０１５／ｃｍ３～１×１０１９／ｃｍ３程度である。ドリフト領域７内の一部にはコラム領域１１が形成されており、ドリフト領域７はコラム領域１１と接するとともに、ゲート絶縁膜１７を介してゲート電極１９にも接している。尚、低いオン抵抗と高い絶縁破壊電界を両立させることができるので、ドリフト領域７はワイドバンドギャップ半導体で形成することが好ましい。また、基板１とドリフト領域７を同一の材料から形成すれば、異なる材料を用いた場合に生じる格子不整合等の性能劣化を防止することができる。
【0020】
ドレイン領域９は、基板１の主面上に形成され、ドリフト領域７と電気的に接続されている。ドレイン領域９のＮ型の不純物濃度はドリフト領域７よりも高濃度であり、例えば、１×１０１８／ｃｍ３～１×１０２１／ｃｍ３程度である。また、ドレイン領域９の表面には、ドレイン電極１５が電気的に接続されている。
【0021】
コラム領域１１は、基板１の主面上に形成され、ドリフト領域７内の一部に形成され、ドリフト領域７と接し、かつゲート電極１９とゲート絶縁膜１７を介して接している。コラム領域１１は、基板１にイオン注入によってＰ型の不純物を添加することによって形成される。このようにコラム領域１１を形成したことにより、スーパージャンクション構造になり、高耐圧、かつ低オン抵抗の特性を得ることができる。
【0022】
また、コラム領域１１は、炭素濃度がウェル領域５よりも低くなっている。ウェル領域５には炭素が注入されているのに対して、コラム領域１１には炭素が注入されていないので、コラム領域１１の炭素濃度はウェル領域５よりも低くなっている。そのため、コラム領域１１の活性化率は、ウェル領域５の活性化率よりも低くなっている。
【0023】
ソース電極１３は、基板１の主面上に形成され、ソース領域３の表面に接合され、ソース領域３及びウェル領域５と電気的に接続されている。
【0024】
ドレイン電極１５は、基板１の主面上に形成され、ドレイン領域９の表面に接合され、ドリフト領域７及びドレイン領域９と電気的に接続されている。
【0025】
ゲート電極１９は、ソース領域３とウェル領域５とドリフト領域７とコラム領域１１とゲート絶縁膜１７を介して接するように形成されている。ゲート電極１９は、ソース領域３とウェル領域５とドリフト領域７とコラム領域１１に接するようにゲート溝を形成し、ゲート溝の内面にゲート絶縁膜１７を形成した後に、ポリシリコンを堆積させて形成される。
【0026】
［半導体装置の動作］
次に、本実施形態に係る半導体装置１００における基本的な動作の一例を説明する。
次に、本実施形態に係る半導体装置１００における基本的な動作の一例を説明する。
【0027】
図１に示す構成の半導体装置１００は、ソース電極１３の電位を基準として、ドレイン電極１５に正の電位を印加した状態で、ゲート電極１９の電位を制御することによって、トランジスタとして機能する。すなわち、ゲート電極１９とソース電極１３の間の電圧を所定の閾値電圧以上にすると、ゲート電極１９の側面のＰ型ウェル領域５のチャネル部に反転層が形成されてオン状態となり、ドレイン電極１５からソース電極１３へ電流が流れる。
【0028】
一方、ゲート電極１９とソース電極１３の間の電圧を所定の閾値電圧より低くすると、反転層が消滅してオフ状態となり、ドレイン電極１５からソース電極１３への電流が遮断される。理想的には、Ｐ型コラム領域１１とＮ型ドリフト領域７がピンチオフ状態になることで、Ｐ型コラム領域１１とＮ型ドリフト領域７の電界分布は均一な長方形の分布となる。これにより、最大電界が大きく低下して耐圧が向上する。
【0029】
次に、本実施形態に係る半導体装置１００の効果について説明する。本実施形態に係る半導体装置１００では、ウェル領域５に炭素が注入されているのに対して、コラム領域１１には炭素が注入されていない。そのため、ウェル領域５の炭素濃度はコラム領域１１よりも高くなっている。このようにウェル領域５に炭素を注入することによって、ＳｉＣ中の炭素欠陥が、注入された炭素によって埋められ、アルミニウム（Ａｌ）やボロン（Ｂ）のようなＰ型不純物が炭素欠陥に入ることを防いでいる。その結果、Ｐ型不純物はＳｉサイトに入りやすくなり、Ｐ型不純物の活性化率を向上させることができる。したがって、チャネルが形成されるウェル領域５の抵抗率を低下させることができるので、内蔵ダイオードのオン抵抗が低減して順方向電流を増加させることができる。
【0030】
一方、コラム領域１１には炭素が注入されていないので、コラム領域１１の炭素濃度はウェル領域５よりも低くなっている。したがって、コラム領域１１の抵抗率はウェル領域５のように低くならず高いままとなっているので、内蔵ダイオードのターンオフ時にドリフト領域７からの残留ホールの引き抜きを抑制し、逆回復電流を低減することができる。特に、Ｎ型のドリフト領域７から残留ホールを引き抜く経路は、Ｐ型のコラム領域１１になるので、コラム領域１１の抵抗率を高いままにしておくことによって、逆回復電流を低減することができる。同様に、Ｐ型のコラム領域１１の不純物濃度を、Ｎ型のドリフト領域７よりも低くしておけば、コラム領域１１の抵抗率がドリフト領域７よりも高くなり、逆回復電流を低減することができる。
【0031】
【0032】
まず、不純物が添加されていない基板１を用意する。次に、図２Ａに示すように、基板１上に形成したマスク材５１をパターニングして、ウェル領域５を形成する領域を露出させる。そして、マスク材５１をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入を行ってウェル領域５を形成する。この後、マスク材５１をそのまま利用して炭素（Ｃ）を基板１に注入して、ウェル領域５の炭素濃度を通常のＳｉＣ基板の炭素濃度よりも高くする。ただし、Ｐ型の不純物と炭素原子は同時に注入してもよいし、炭素原子を先に注入してもよい。
【0033】
一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いることができる。マスク材をエッチングした後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材５１がパターニングされる。
【0034】
次に、図２Ｂに示すように、基板１及びウェル領域５の上に形成されたマスク材５３をパターニングして、コラム領域１１を形成する領域を露出させる。そして、マスク材５３をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入を行ってコラム領域１１を形成する。
【0035】
次に、図２Ｃに示すように、基板１、ウェル領域５及びコラム領域１１の上に形成されたマスク材５５をパターニングして、ドリフト領域７を形成する領域を露出させる。そして、マスク材５５をマスクとして基板１にＮ型の不純物を選択的に添加するイオン注入を行ってドリフト領域７を形成する。
【0036】
次に、図２Ｄに示すように、基板１、ウェル領域５、コラム領域１１及びドリフト領域７の上に形成されたマスク材５７をパターニングして、ソース領域３及びドレイン領域９を形成する領域を露出させる。そして、マスク材５７をマスクとして基板１にＮ型の不純物を選択的に添加するイオン注入を行って、高濃度のソース領域３及びドレイン領域９を形成する。
【0037】
尚、本実施形態におけるＮ型の不純物としては、例えば、窒素（Ｎ）を用いることができ、Ｐ型の不純物としては、例えば、アルミニウム（Ａｌ）やボロン（Ｂ）を用いることができる。また、基板の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じることを抑制することができる。
【0038】
このとき、Ｎ型ドリフト領域７とＰ型コラム領域１１の不純物の濃度は、１×１０１５／ｃｍ３～１×１０１９／ｃｍ３が好適である。また、Ｎ型ドリフト領域７のドナー濃度とＰ型コラム領域１１のアクセプタ濃度の組み合わせは、以下の式（１）の関係が成立することが好適な条件となる。式（１）において、Ｎ型ドリフト領域７のドナー濃度がＮｄ、Ｐ型コラム領域１１のアクセプタ濃度がＮａ、Ｎ型ドリフト領域７の幅がＷｎ、Ｐ型コラム領域１１の幅がＷｐである。
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ ・・・（１）
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ ・・・（１）
【0039】
さらに、上述の各工程においてイオン注入した不純物は、熱処理することで活性化させることができる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。
【0040】
次に、図２Ｅに示すように、パターニングしたマスク材（図示せず）をマスクとして、ドライエッチングまたはウェットエッチングを行う。これにより、ソース領域３の一部、ウェル領域５の一部、ドリフト領域７の一部、及びコラム領域１１の一部を選択的にエッチングして、ゲート電極１９を埋め込むゲート溝５９を形成する。この結果、ゲート溝５９は、ソース領域３、ウェル領域５、ドリフト領域７及びコラム領域１１に接する位置に形成される。
【0041】
次に、図２Ｆに示すように、ゲート溝５９の内部にゲート絶縁膜１７及びゲート電極１９を形成する。ゲート電極１９は、ゲート絶縁膜１７を介して、ソース領域３、ウェル領域５、コラム領域１１、及びドリフト領域７のそれぞれと接するように形成される。
【0042】
ゲート絶縁膜１７は、ゲート溝５９の内壁面に形成され、例えば、熱酸化法、又は堆積法を用いて形成することができる。一例として、熱酸化法の場合、基板を酸素雰囲気下で１１００℃程度に加熱することで、基板が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ただし、シリコン酸化膜ではなく、シリコンの窒化膜でもよいし、シリコン酸化膜とシリコン窒化膜の積層であってもよい。シリコン窒化膜の場合の等方性エッチングは、１６０℃の熱燐酸による洗浄でエッチングすることができる。
【0043】
ゲート絶縁膜１７を形成した後、ウェル領域５とゲート絶縁膜１７との界面における界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏなどの雰囲気下で１０００℃程度のアニールを行ってもよい。また、直接ＮＯ又はＮ２Ｏ雰囲気下での熱酸化も可能である。その場合の温度は１１００℃～１４００℃が好適である。ゲート絶縁膜１７の厚さは数十ｎｍ程度である。
【0044】
ゲート電極１９は、ゲート絶縁膜１７の形成されたゲート溝５９の内部に堆積するように形成される。ゲート電極１９の材料は、例えば、ポリシリコン膜を用いることができる。本実施形態では、ゲート電極１９にポリシリコン膜を用いる場合を説明する。
【0045】
ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲート溝５９の幅の２分の１よりも大きな値にして、ゲート溝５９をポリシリコン膜で埋める。ゲート溝５９の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲート溝５９をポリシリコン膜によって埋めることができる。例えば、ゲート溝５９の幅が２μｍの場合は、膜厚が１μｍよりも大きくなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ３）中で９５０℃のアニール処理することで、Ｎ型のポリシリコン膜が形成され、ゲート電極１９に導電性を付与する。
【0046】
ポリシリコン膜は、エッチングなどにより平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲート溝５９の内部にポリシリコン膜が残るように設定する。例えば、幅が２μｍのゲート溝５９についてポリシリコン膜を１．５μｍの厚さに堆積した場合、ポリシリコン膜のエッチング量を１．５μｍにする。しかし、エッチングの制御において、１．５μｍのエッチング量について数％のオーバーエッチングでも問題はない。尚、ここでは、Ｎ型のポリシリコンを用いて説明したが、Ｐ型のポリシリコンでもよい。また、他の半導体材料でもよいし、メタル材料などの導電性のある材料でもよい。例えば、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌなどでもよい。
【0047】
次に、図２Ｆに示すように、ソース領域３及びウェル領域５上に配置されるようにゲート配線６１を形成し、ゲート電極１９同士を電気的に接続する。ゲート配線６１は、ゲート電極１９と同じポリシリコン、又は金属を用いることができる。
【0048】
次に、図２Ｇに示すように、層間絶縁膜６３を形成する。層間絶縁膜６３は、例えば、シリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。また、層間絶縁膜６３にシリコン窒化膜を用いてもよい。
【0049】
その後、パターニングしたフォトレジスト膜（図示せず）をマスクにして層間絶縁膜６３を選択的にエッチングし、ソース領域３の上面が露出するようにソース電極コンタクトホール６５を形成する。同様に、ドレイン領域９の上面が露出するようにドレイン電極コンタクトホール６７を形成する。エッチング方法としては、例えば、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。
【0050】
次に、図２Ｈに示すように、コンタクトホール６５、６７を埋め込むように成膜した電極膜をパターニングしてソース電極１３及びドレイン電極１５を形成する。ソース電極１３及びドレイン電極１５の材料には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属配線に用いる金属材料を好適に用いることができる。また、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層膜をソース電極１３及びドレイン電極１５に用いてもよい。ソース電極１３及びドレイン電極１５の形成は、スパッタ法や電子ビーム（ＥＢ）蒸着法などにより全面に金属材料を堆積した後、金属材料をエッチングして形成する。また、メッキプロセスによってコンタクトホールを金属材料で埋め込んで、ソース電極１３及びドレイン電極１５を形成してもよい。こうして、ソース電極１３及びドレイン電極１５が形成されると、本実施形態に係る半導体装置１００が完成する。
【0051】
［変形例］
上述した実施形態では、半導体装置１００が横型デバイスの場合について説明したが、縦型デバイスとして形成することも可能である。図３に示すように、縦型デバイスの場合の半導体装置１１０は、第１導電型のソース領域３と、第２導電型のウェル領域５と、第１導電型のドリフト領域７と、第１導電型のドレイン領域９と、第２導電型のコラム領域１１とを有する。また、半導体装置１１０は、ソース領域３に接合されたソース電極（第１電極）１３と、ドレイン領域９に接合されたドレイン電極（第２電極）１５と、ウェル領域５とその周囲の領域にゲート絶縁膜１７を介して埋め込まれたゲート電極（第３電極）１９を有する。
上述した実施形態では、半導体装置１００が横型デバイスの場合について説明したが、縦型デバイスとして形成することも可能である。図３に示すように、縦型デバイスの場合の半導体装置１１０は、第１導電型のソース領域３と、第２導電型のウェル領域５と、第１導電型のドリフト領域７と、第１導電型のドレイン領域９と、第２導電型のコラム領域１１とを有する。また、半導体装置１１０は、ソース領域３に接合されたソース電極（第１電極）１３と、ドレイン領域９に接合されたドレイン電極（第２電極）１５と、ウェル領域５とその周囲の領域にゲート絶縁膜１７を介して埋め込まれたゲート電極（第３電極）１９を有する。
【0052】
半導体装置１１０では、導電性の基板１内に、ソース領域３とウェル領域５とドリフト領域７とドレイン領域９とコラム領域１１が形成されている。
【0053】
ソース電極１３は、基板１の主面上に形成され、ソース領域３及びウェル領域５と電気的に接続されている。
【0054】
ドレイン電極１５は、基板１の主面と対向する面上に形成され、ドリフト領域７及びドレイン領域９と電気的に接続されている。
【0055】
ゲート電極１９は、ソース領域３とウェル領域５とドリフト領域７とコラム領域１１にゲート絶縁膜１７を介して接するように形成されている。
【0056】
［第１実施形態の効果］
以上、詳細に説明したように、本実施形態に係る半導体装置１００は、基板１と、基板１の主面上に形成されたドリフト領域７と、ドリフト領域７と接したウェル領域５と、ドリフト領域７内に形成されたコラム領域１１とを有する。そして、ウェル領域５の活性化率を、コラム領域１１の活性化率よりも高くしている。これにより、チャネルが形成されるウェル領域５の抵抗率を低下させることができるので、内蔵ダイオードのオン抵抗が低下して順方向電流を増加させることができる。また、コラム領域１１の抵抗率はウェル領域５のように低くならず高いままとなっているので、内蔵ダイオードのターンオフ時にドリフト領域７からの残留ホールの引き抜きを抑制し、逆回復電流を低減することができる。
以上、詳細に説明したように、本実施形態に係る半導体装置１００は、基板１と、基板１の主面上に形成されたドリフト領域７と、ドリフト領域７と接したウェル領域５と、ドリフト領域７内に形成されたコラム領域１１とを有する。そして、ウェル領域５の活性化率を、コラム領域１１の活性化率よりも高くしている。これにより、チャネルが形成されるウェル領域５の抵抗率を低下させることができるので、内蔵ダイオードのオン抵抗が低下して順方向電流を増加させることができる。また、コラム領域１１の抵抗率はウェル領域５のように低くならず高いままとなっているので、内蔵ダイオードのターンオフ時にドリフト領域７からの残留ホールの引き抜きを抑制し、逆回復電流を低減することができる。
【0057】
また、本実施形態に係る半導体装置１００は、ウェル領域５の炭素濃度を、コラム領域１１の炭素濃度よりも高くしている。これにより、ウェル領域５のＰ型不純物の活性化率を向上させることができるので、チャネルが形成されるウェル領域５の抵抗率を低下させることができる。したがって、内蔵ダイオードのオン抵抗が低減して順方向電流を増加させることができる。
【0058】
さらに、本実施形態に係る半導体装置１００は、基板１の主面上に形成され、ウェル領域５と電気的に接続されたソース電極１３と、基板１の主面上に形成され、ドリフト領域７と電気的に接続されたドレイン電極１５とを有する。これにより、半導体装置１００を、半導体基板上に横型のデバイスとして形成できるので、チップ内の素子集積度を向上させることができる。
【0059】
また、本実施形態に係る半導体装置１００では、基板１が半絶縁性または絶縁性の基板である。これにより、半導体装置１００を横型デバイスとして容易に作成することができ、同一の基板１に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。
【0060】
さらに、本実施形態に係る半導体装置１１０は、基板１の主面上に形成され、ウェル領域５と電気的に接続されたソース電極１３と、基板１の主面と対向する面上に形成され、ドリフト領域７と電気的に接続されたドレイン電極１５とを有する。これにより、半導体装置１１０を縦型のデバイスとして形成できるので、大電流のデバイスを得ることができる。
【0061】
また、本実施形態に係る半導体装置１１０では、基板１が導電性の基板である。これにより、縦型のデバイスを容易に形成することができる。
【0062】
さらに、本実施形態に係る半導体装置１００は、ウェル領域５と電気的に接続されたソース領域３と、ドリフト領域７と電気的に接続されたドレイン領域９とを有する。そして、ソース領域３と電気的に接続されたソース電極１３と、ドレイン領域９と電気的に接続されたドレイン電極１５と、ソース領域３とウェル領域５とドリフト領域７とコラム領域１１とゲート絶縁膜１７を介して接するゲート電極１９とをさらに有する。これにより、半導体装置１００をトランジスタとして動作させることができ、内蔵ダイオードのオン抵抗が低下して順方向電流を増加させたトランジスタを得ることができる。
【0063】
また、本実施形態に係る半導体装置１００では、ウェル領域５とドリフト領域７がワイドバンドギャップ半導体から形成されている。これにより、低いオン抵抗と高い絶縁破壊電界を両立させることができる。
【0064】
さらに、本実施形態に係る半導体装置１００では、基板１とウェル領域５とドリフト領域７が同一の材料から形成されている。これにより、異なる材料を用いた場合に生じる格子不整合等の性能劣化を防止することができる。
【0065】
また、本実施形態に係る半導体装置１００では、基板１が炭化珪素から形成されている。これにより、高い放熱性と高耐圧低オン抵抗の特性を得ることができる。
【0066】
［第２実施形態］
以下、本発明を適用した第２実施形態について図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
以下、本発明を適用した第２実施形態について図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
【0067】
［半導体装置の構造］
図４は、本実施形態に係る半導体装置の構造を示す図である。図４に示すように、本実施形態では、半導体装置１２０をダイオードとして形成したことが第１実施形態と相違している。この半導体装置１２０は、基板１と、第２導電型のウェル領域５と、第１導電型のドリフト領域７と、第２導電型のアノード領域２１と、第１導電型のカソード領域２３と、第２導電型のコラム領域１１とを有する。また、半導体装置１２０は、アノード領域２１に接合されたアノード電極（第４電極）２５と、カソード領域２３に接合されたカソード電極（第５電極）２７を有する。
図４は、本実施形態に係る半導体装置の構造を示す図である。図４に示すように、本実施形態では、半導体装置１２０をダイオードとして形成したことが第１実施形態と相違している。この半導体装置１２０は、基板１と、第２導電型のウェル領域５と、第１導電型のドリフト領域７と、第２導電型のアノード領域２１と、第１導電型のカソード領域２３と、第２導電型のコラム領域１１とを有する。また、半導体装置１２０は、アノード領域２１に接合されたアノード電極（第４電極）２５と、カソード領域２３に接合されたカソード電極（第５電極）２７を有する。
【0068】
尚、本実施形態では、第１導電型がＮ型、第２導電型がＰ型の場合について説明する。また、基板１と、ウェル領域５と、ドリフト領域７と、コラム領域１１は、第１実施形態と同様の構造となるので、詳細な説明は省略する。
【0069】
アノード領域２１は、基板１の主面上に形成され、ウェル領域５と電気的に接続され、ウェル領域５内に形成されている。アノード領域２１のＰ型の不純物濃度はウェル領域５よりも高濃度であり、ウェル領域５と同様に炭素が注入されている。アノード領域２１の表面にはアノード電極２５が電気的に接続されている。アノード領域２１は、アノード電極２５とウェル領域５との間のコンタクト抵抗を下げるために、高濃度の不純物領域としてウェル領域５の表面に設けられたものである。
【0070】
カソード領域２３は、基板１の主面上に形成され、ドリフト領域７と電気的に接続されている。カソード領域２３のＮ型の不純物濃度はドリフト領域７よりも高濃度であり、例えば、１×１０１８／ｃｍ３～１×１０２１／ｃｍ３程度である。また、カソード領域２３の表面には、カソード電極２７が電気的に接続されている。
【0071】
アノード電極２５は、基板１の主面上においてアノード領域２１の表面に接合され、アノード領域２１及びウェル領域５と電気的に接続されている。
【0072】
カソード電極２７は、基板１の主面上においてカソード領域２３の表面に接合され、ドリフト領域７及びカソード領域２３と電気的に接続されている。
【0073】
［半導体装置の動作］
次に、本実施形態に係る半導体装置１２０における基本的な動作の一例を説明する。
次に、本実施形態に係る半導体装置１２０における基本的な動作の一例を説明する。
【0074】
図４に示す構成の半導体装置１２０は、アノード電極２５の電位を基準電位として、カソード電極２７に低い電圧（順方向電圧）を印加すると、ウェル領域５とドリフト領域７の間のバリア高さが低くなる。これにより、ドリフト領域７からウェル領域５へ電子が流れ込むようになり、カソード電極２７からアノード電極２５へ電流（順方向電流）が流れる。
【0075】
一方、アノード電極２５の電位を基準電位として、カソード電極２７に高い電圧（逆方向電圧）を印加すると、ウェル領域５とドリフト領域７の間のバリア高さが高くなる。これにより、ドリフト領域７からウェル領域５へ電子が流れなくなる。このとき、ウェル領域５からドリフト領域７の内部へ空乏層が広がり、コラム領域１１とドリフト領域７の界面からも空乏層が広がる。そして、所定値以上まで逆方向電圧が大きくなると、コラム領域１１及びドリフト領域７がともに完全に空乏した状態（ピンチオフ状態）となる。尚、本実施形態に係る半導体装置１２０の効果は、第１実施形態と同様なので、詳細な説明は省略する。
【0076】
［半導体装置の製造方法］
次に、図５Ａ～図５Ｅを参照して、本実施形態に係る半導体装置１２０の製造方法の一例を説明する。ただし、第１実施形態で説明した製造方法と相違する工程のみを説明し、第１実施形態と同一の工程については詳細な説明を省略する。
次に、図５Ａ～図５Ｅを参照して、本実施形態に係る半導体装置１２０の製造方法の一例を説明する。ただし、第１実施形態で説明した製造方法と相違する工程のみを説明し、第１実施形態と同一の工程については詳細な説明を省略する。
【0077】
【0078】
次に、図５Ｂに示すように、基板１、ウェル領域５、コラム領域１１及びドリフト領域７の上に形成されたマスク材７１をパターニングして、カソード領域２３を形成する領域を露出させる。そして、マスク材７１をマスクとして基板１にＮ型の不純物を選択的に添加するイオン注入を行って、高濃度のカソード領域２３を形成する。
【0079】
次に、図５Ｃに示すように、基板１、ウェル領域５、ドリフト領域７、コラム領域１１及びカソード領域２３の上に形成されたマスク材７３をパターニングして、アノード領域２１を形成する領域を露出させる。そして、マスク材７３をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入を行って、高濃度のアノード領域２１を形成する。
【0080】
次に、図５Ｄに示すように、層間絶縁膜６３を形成する。層間絶縁膜６３は、例えば、シリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。また、層間絶縁膜６３にシリコン窒化膜を用いてもよい。
【0081】
その後、パターニングしたフォトレジスト膜（図示せず）をマスクにして層間絶縁膜６３を選択的にエッチングし、アノード領域２１の上面が露出するようにアノード電極コンタクトホール７５を形成する。同様に、カソード領域２３の上面が露出するようにカソード電極コンタクトホール７７を形成する。エッチング方法としては、例えば、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。
【0082】
次に、図５Ｅに示すように、コンタクトホール７５、７７を埋め込むように成膜した電極膜をパターニングしてアノード電極２５及びカソード電極２７を形成する。こうして、アノード電極２５及びカソード電極２７が形成されると、本実施形態に係る半導体装置１２０が完成する。
【0083】
［第２実施形態の効果］
以上、詳細に説明したように、本実施形態に係る半導体装置１２０は、ウェル領域５と電気的に接続されたアノード領域２１と、ドリフト領域７と電気的に接続されたカソード領域２３とを有する。そして、アノード領域２１と電気的に接続されたアノード電極２５と、カソード領域２３と電気的に接続されたカソード電極２７とをさらに有する。これにより、半導体装置１２０をダイオードとして動作させることができ、オン抵抗が低下して順方向電流を増加させたダイオードを得ることができる。
以上、詳細に説明したように、本実施形態に係る半導体装置１２０は、ウェル領域５と電気的に接続されたアノード領域２１と、ドリフト領域７と電気的に接続されたカソード領域２３とを有する。そして、アノード領域２１と電気的に接続されたアノード電極２５と、カソード領域２３と電気的に接続されたカソード電極２７とをさらに有する。これにより、半導体装置１２０をダイオードとして動作させることができ、オン抵抗が低下して順方向電流を増加させたダイオードを得ることができる。
【0084】
［第３実施形態］
以下、本発明を適用した第３実施形態について図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
以下、本発明を適用した第３実施形態について図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
【0085】
［半導体装置の構造］
図６は、本実施形態に係る半導体装置の構造を示す図である。図６に示すように、本実施形態に係る半導体装置１３０では、ウェル領域５及びアノード領域２１よりも炭素濃度が低い低炭素領域３１を、コラム領域１１がウェル領域５及びアノード領域２１と接する部分に形成したことが第２実施形態と相違している。
図６は、本実施形態に係る半導体装置の構造を示す図である。図６に示すように、本実施形態に係る半導体装置１３０では、ウェル領域５及びアノード領域２１よりも炭素濃度が低い低炭素領域３１を、コラム領域１１がウェル領域５及びアノード領域２１と接する部分に形成したことが第２実施形態と相違している。
【0086】
低炭素領域３１は、基板１の主面上に形成され、ウェル領域５及びアノード領域２１内にコラム領域１１と接するように形成されている。そして、低炭素領域３１は、アノード領域２１の表面から基板１の深さまで形成されている。
【0087】
低炭素領域３１は、炭素が注入されていないので、ウェル領域５及びアノード領域２１よりも炭素濃度が低くなっている。これにより、低炭素領域３１の抵抗率を、ウェル領域５及びアノード領域２１よりも高くすることができる。低炭素領域３１を形成する方法としては、ウェル領域５に炭素を注入する工程において、ウェル領域５の一部にマスク材を形成しておき、炭素が注入されないようにすることで、低炭素領域３１を形成することができる。
【0088】
また、低炭素領域３１は、アノード領域２１のＰ型の不純物濃度よりも低くなるように形成してもよい。この場合には、ウェル領域５に不純物を添加してアノード領域２１を形成する工程において、ウェル領域５の一部にマスク材を形成しておき、不純物が添加されないようにすれば、低炭素領域３１の不純物濃度をアノード領域２１よりも低くすることができる。これにより、低炭素領域３１の抵抗率を、アノード領域２１よりも高くすることができる。
【0089】
［第３実施形態の効果］
以上、詳細に説明したように、本実施形態に係る半導体装置１３０では、ウェル領域５及びアノード領域２１よりも炭素濃度が低い低炭素領域３１を、コラム領域１１がウェル領域５及びアノード領域２１と接する部分に形成する。これにより、コラム領域１１に接する低炭素領域３１の低効率を高くできるので、ターンオフ時にドリフト領域７からの残留ホールの引き抜きを抑制し、逆回復電流をさらに低減することができる。
以上、詳細に説明したように、本実施形態に係る半導体装置１３０では、ウェル領域５及びアノード領域２１よりも炭素濃度が低い低炭素領域３１を、コラム領域１１がウェル領域５及びアノード領域２１と接する部分に形成する。これにより、コラム領域１１に接する低炭素領域３１の低効率を高くできるので、ターンオフ時にドリフト領域７からの残留ホールの引き抜きを抑制し、逆回復電流をさらに低減することができる。
【0090】
なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは勿論である。
【符号の説明】
【0091】
１ 基板
３ ソース領域
５ ウェル領域
７ ドリフト領域
９ ドレイン領域
１１ コラム領域
１３ ソース電極
１５ ドレイン電極
１７ ゲート絶縁膜
１９ ゲート電極
２１ アノード領域
２３ カソード領域
２５ アノード電極
２７ カソード電極
３１ 低炭素領域
５１、５３、５５、５７、７１、７３ マスク材
５９ ゲート溝
６１ ゲート配線
６３ 層間絶縁膜
６５ ソース電極コンタクトホール
６７ ドレイン電極コンタクトホール
７５ アノード電極コンタクトホール
７７ カソード電極コンタクトホール
１００、１１０、１２０、１３０ 半導体装置
３ ソース領域
５ ウェル領域
７ ドリフト領域
９ ドレイン領域
１１ コラム領域
１３ ソース電極
１５ ドレイン電極
１７ ゲート絶縁膜
１９ ゲート電極
２１ アノード領域
２３ カソード領域
２５ アノード電極
２７ カソード電極
３１ 低炭素領域
５１、５３、５５、５７、７１、７３ マスク材
５９ ゲート溝
６１ ゲート配線
６３ 層間絶縁膜
６５ ソース電極コンタクトホール
６７ ドレイン電極コンタクトホール
７５ アノード電極コンタクトホール
７７ カソード電極コンタクトホール
１００、１１０、１２０、１３０ 半導体装置
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6】