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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024117383
(43)【公開日】2024-08-29
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240822BHJP
H01L 21/76 20060101ALI20240822BHJP
【ＦＩ】
H01L29/78 657F
H01L29/78 657G
H01L29/78 656A
H01L29/78 652Q
H01L29/78 656C
H01L29/78 652S
H01L29/78 652R
H01L29/78 652N
H01L29/78 653C
H01L29/78 652K
H01L29/78 652M
H01L29/78 652F
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023023451
(22)【出願日】2023-02-17
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】大隅 悠史
(72)【発明者】
【氏名】福田 泰詔
(57)【要約】
【課題】耐圧の低下を抑制しつつ、精度よく電流を監視することができる半導体装置を提供する。
【解決手段】メイントランジスタ８と、モニタトランジスタ１１と、隣り合うトレンチ構造６１に挟まれたゲートスペースに選択的に形成された一対の分離部１６１とを含み、ボディ領域は、一対の分離部１６１に挟まれたモニタボディ領域１６４と、分離部１６１を隔ててモニタボディ領域１６４の反対側のメインボディ領域１６３とに分離されており、トレンチ構造６１は、第１方向Ｘにおいてモニタボディ領域１６４およびメインボディ領域１６３に隣接する第１ゲート構造１６７と、分離部１６１に隣接する第２ゲート構造１６８とを含み、第１ゲート構造１６７はマルチ電極構造であり、第２ゲート構造１６８はシングル電極構造である、半導体装置を提供する。
【選択図】図２８
【解決手段】メイントランジスタ８と、モニタトランジスタ１１と、隣り合うトレンチ構造６１に挟まれたゲートスペースに選択的に形成された一対の分離部１６１とを含み、ボディ領域は、一対の分離部１６１に挟まれたモニタボディ領域１６４と、分離部１６１を隔ててモニタボディ領域１６４の反対側のメインボディ領域１６３とに分離されており、トレンチ構造６１は、第１方向Ｘにおいてモニタボディ領域１６４およびメインボディ領域１６３に隣接する第１ゲート構造１６７と、分離部１６１に隣接する第２ゲート構造１６８とを含み、第１ゲート構造１６７はマルチ電極構造であり、第２ゲート構造１６８はシングル電極構造である、半導体装置を提供する。
【選択図】図２８
【特許請求の範囲】
【請求項1】
第１デバイス領域が区画された第１主面を有する半導体チップと、
前記第１デバイス領域の表層部に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域を貫通して前記第１半導体領域に至るように形成され、第１方向に沿って延びる複数のトレンチゲート構造と、
前記トレンチゲート構造の制御により、出力電流を前記ボディ領域に生成するメイントランジスタと、
前記トレンチゲート構造の制御により、前記出力電流に対応したモニタ電流を前記ボディ領域に生成するモニタトランジスタと、
隣り合う前記トレンチゲート構造に挟まれたゲートスペースに選択的に形成された第１導電型の不純物領域からなり、前記第１方向において離れている一対の分離部とを含み、
前記ボディ領域は、前記一対の分離部により、前記一対の分離部に挟まれた前記モニタトランジスタ用のモニタボディ領域と、前記分離部を隔てて前記モニタボディ領域の反対側の前記メイントランジスタ用のメインボディ領域とに分離されており、
前記トレンチゲート構造は、前記第１方向に交差する第２方向において、前記モニタボディ領域および前記メインボディ領域に隣接する第１ゲート構造と、前記分離部に隣接する第２ゲート構造とを含み、
前記第１ゲート構造は、絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ内に埋設された上電極および下電極を含み、前記上電極が前記出力電流を制御するマルチ電極構造であり、
前記第２ゲート構造は、前記ゲートトレンチの底部から上部まで、前記下電極に導通する単一電極が埋設されたシングル電極構造である、半導体装置。
前記第１デバイス領域の表層部に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域を貫通して前記第１半導体領域に至るように形成され、第１方向に沿って延びる複数のトレンチゲート構造と、
前記トレンチゲート構造の制御により、出力電流を前記ボディ領域に生成するメイントランジスタと、
前記トレンチゲート構造の制御により、前記出力電流に対応したモニタ電流を前記ボディ領域に生成するモニタトランジスタと、
隣り合う前記トレンチゲート構造に挟まれたゲートスペースに選択的に形成された第１導電型の不純物領域からなり、前記第１方向において離れている一対の分離部とを含み、
前記ボディ領域は、前記一対の分離部により、前記一対の分離部に挟まれた前記モニタトランジスタ用のモニタボディ領域と、前記分離部を隔てて前記モニタボディ領域の反対側の前記メイントランジスタ用のメインボディ領域とに分離されており、
前記トレンチゲート構造は、前記第１方向に交差する第２方向において、前記モニタボディ領域および前記メインボディ領域に隣接する第１ゲート構造と、前記分離部に隣接する第２ゲート構造とを含み、
前記第１ゲート構造は、絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ内に埋設された上電極および下電極を含み、前記上電極が前記出力電流を制御するマルチ電極構造であり、
前記第２ゲート構造は、前記ゲートトレンチの底部から上部まで、前記下電極に導通する単一電極が埋設されたシングル電極構造である、半導体装置。
【請求項2】
前記第１主面を被覆する層間絶縁層と、
前記層間絶縁層内に形成され、前記第１方向において前記分離部を横切っており、前記メインボディ領域側の前記第１ゲート構造の前記上電極と、前記モニタボディ領域側の前記第１ゲート構造の前記上電極とを接続するブリッジゲート配線層とを含む、請求項１に記載の半導体装置。
前記層間絶縁層内に形成され、前記第１方向において前記分離部を横切っており、前記メインボディ領域側の前記第１ゲート構造の前記上電極と、前記モニタボディ領域側の前記第１ゲート構造の前記上電極とを接続するブリッジゲート配線層とを含む、請求項１に記載の半導体装置。
【請求項3】
前記層間絶縁層内に形成され、前記メインボディ領域に接続されたメインソース配線層、および前記モニタボディ領域に接続されたモニタソース配線層とを含み、
前記メインソース配線層および前記モニタソース配線層は、前記分離部の上方に、前記ブリッジゲート配線層用の配線層形成領域を区画している、請求項２に記載の半導体装置。
前記メインソース配線層および前記モニタソース配線層は、前記分離部の上方に、前記ブリッジゲート配線層用の配線層形成領域を区画している、請求項２に記載の半導体装置。
【請求項4】
前記第１ゲート構造は、前記モニタボディ領域および前記メインボディ領域の少なくとも一方と前記分離部との境界部を横切り、前記境界部の近傍にもさらに形成されており、
前記境界部に対して前記分離部側の前記上電極は、前記境界部に対して前記モニタボディ領域および前記メインボディ領域の少なくとも一方側の前記上電極よりも薄く形成されている、請求項１～３のいずれか一項に記載の半導体装置。
前記境界部に対して前記分離部側の前記上電極は、前記境界部に対して前記モニタボディ領域および前記メインボディ領域の少なくとも一方側の前記上電極よりも薄く形成されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記第１ゲート構造の前記上電極は、前記第１方向において、前記モニタボディ領域および前記メインボディ領域の少なくとも一方から前記分離部に向かうにしたがって連続的に薄くなる、請求項４に記載の半導体装置。
【請求項6】
前記第１ゲート構造は、前記上電極と前記ボディ領域との間に形成された上絶縁膜と、前記下電極と前記第１半導体領域との間に形成された下絶縁膜とを含み、
前記第２ゲート構造は、前記単一電極と前記ボディ領域および前記第１半導体領域との間に形成された内壁絶縁膜とを含み、
前記下絶縁膜および前記内壁絶縁膜は、前記上絶縁膜の厚さを超える厚さを有している、請求項１～３のいずれか一項に記載の半導体装置。
前記第２ゲート構造は、前記単一電極と前記ボディ領域および前記第１半導体領域との間に形成された内壁絶縁膜とを含み、
前記下絶縁膜および前記内壁絶縁膜は、前記上絶縁膜の厚さを超える厚さを有している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項7】
前記内壁絶縁膜において、前記ゲートトレンチの側壁上部を被覆する部分の厚さは、前記ゲートトレンチの底壁を被覆する部分の厚さを超えている、請求項６に記載の半導体装置。
【請求項8】
前記第１主面に形成され、前記一対の分離部を選択的に被覆するフィールド絶縁膜を含む、請求項６に記載の半導体装置。
【請求項9】
前記フィールド絶縁膜および前記内壁絶縁膜は、前記ゲートスペースを形成するメサ部の頂部の角部を被覆する一体的な耐圧絶縁膜を形成している、請求項８に記載の半導体装置。
【請求項10】
前記分離部は、前記第１半導体領域の一部により形成されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項11】
前記分離部は、前記第１半導体領域よりも高い第１導電型不純物濃度を有する高濃度領域を含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項12】
前記分離部は、前記ボディ領域に接する前記第１半導体領域の一部により形成されたベース領域と、前記ベース領域に選択的に形成され、前記ベース領域を介して前記ボディ領域から離れており、前記ベース領域よりも高い第１導電型不純物濃度を有する高濃度領域とを含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項13】
前記分離部は、前記第１半導体領域よりも高い第１導電型不純物濃度を有する高濃度領域により形成され、前記第１方向および前記第２方向の少なくとも一方において前記ボディ領域に接している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項14】
前記第１主面において前記第１デバイス領域を区画するトレンチ分離構造をさらに含み、
前記トレンチ分離構造は、分離トレンチの底部から上部まで単一分離電極が埋設されたシングル電極構造である、請求項１～３のいずれか一項に記載の半導体装置。
前記トレンチ分離構造は、分離トレンチの底部から上部まで単一分離電極が埋設されたシングル電極構造である、請求項１～３のいずれか一項に記載の半導体装置。
【請求項15】
前記メイントランジスタは、前記出力電流の一部として第１系統電流を生成する第１系統トランジスタ、および、前記第１系統トランジスタから独立した前記出力電流の一部として第２系統電流を生成する第２系統トランジスタを含み、
前記モニタトランジスタは、前記第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタ、および、前記第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタを含む、請求項１～３のいずれか一項に記載の半導体装置。
前記モニタトランジスタは、前記第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタ、および、前記第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタを含む、請求項１～３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
たとえば、特許文献１は、半導体層と、電気的に独立した複数の制御信号が個別的に入力されるように半導体層に電気的に独立して形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗とは異なるように個別的にオンオフ制御される絶縁ゲート型の複数のトランジスタとを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－９７６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態は、耐圧の低下を抑制しつつ、精度よく電流を監視することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本開示の一実施形態に係る半導体装置は、第１デバイス領域が区画された第１主面を有する半導体チップと、前記第１デバイス領域の表層部に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表層部に形成された第２導電型のボディ領域と、前記ボディ領域を貫通して前記第１半導体領域に至るように形成され、第１方向に沿って延びる複数のトレンチゲート構造と、前記トレンチゲート構造の制御により、出力電流を前記ボディ領域に生成するメイントランジスタと、前記トレンチゲート構造の制御により、前記出力電流に対応したモニタ電流を前記ボディ領域に生成するモニタトランジスタと、隣り合う前記トレンチゲート構造に挟まれたゲートスペースに選択的に形成された第１導電型の不純物領域からなり、前記第１方向において離れている一対の分離部とを含み、前記ボディ領域は、前記一対の分離部により、前記一対の分離部に挟まれた前記モニタトランジスタ用のモニタボディ領域と、前記分離部を隔てて前記モニタボディ領域の反対側の前記メイントランジスタ用のメインボディ領域とに分離されており、前記トレンチゲート構造は、前記第１方向に交差する第２方向において、前記モニタボディ領域および前記メインボディ領域に隣接する第１ゲート構造と、前記分離部に隣接する第２ゲート構造とを含み、前記第１ゲート構造は、絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ内に埋設された上電極および下電極を含み、前記上電極が前記出力電流を制御するマルチ電極構造であり、前記第２ゲート構造は、前記ゲートトレンチの底部から上部まで、前記下電極に導通する単一電極が埋設されたシングル電極構造である。
【発明の効果】
【0006】
本開示の一実施形態に係る半導体装置によれば、耐圧の低下を抑制しつつ、精度よく電流を監視することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造に同一の参照符号が付され、重複する説明は省略または簡略化される。
【0009】
図１は、第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ２内のレイアウト例を示す平面図である。図４は、図１に示す半導体装置１の電気的構造例を示すブロック回路図である。図５は、図４に示すメイントランジスタ８およびモニタトランジスタ１１の等価回路図である。図６は、図５に示すメイントランジスタ８およびモニタトランジスタ１１の更なる等価回路図である。図４では、出力端に誘導性負荷Ｌが外部接続された例が示されている。
【0010】
図１および図２を参照して、半導体装置１は、この形態（this embodiment）では、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、Ｓｉ（シリコン）を含むチップからなる。半導体チップ２は、Ｓｉ単結晶またはＳｉＣ単結晶を含むチップからなっていてもよい。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
【0011】
第１主面３は、機能デバイスが形成されたデバイス面である。第２主面４は、実装面であり、研削痕を有する研削面からなっていてもよい。第１～第４側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
【0012】
図３を参照して、半導体装置１は、第１主面３に設けられた第１デバイス領域６を含む。第１デバイス領域６は、外部に出力される出力信号が生成される出力領域である。第１デバイス領域６は、この形態では、第１主面３において第１側面５Ａ側の領域に区画されている。第１デバイス領域６は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。第１デバイス領域６の配置および平面形状は任意であり、特定の形態に限定されない。
【0013】
半導体装置１は、第１主面３において第１デバイス領域６とは異なる領域に設けられた第２デバイス領域７を含む。第２デバイス領域７は、外部からの電気信号が入力される入力領域である。第２デバイス領域７は、この形態では、第１デバイス領域６に対して第２側面５Ｂ側の領域に区画されている。第２デバイス領域７は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。第２デバイス領域７の配置および平面形状は任意であり、特定の形態に限定されない。
【0014】
第２デバイス領域７は、第１デバイス領域６の平面積以下の平面積を有していることが好ましい。第２デバイス領域７は、第１デバイス領域６に対して０．１以上１以下の面積比で形成されていることが好ましい。面積比は、第１デバイス領域６の平面積に対する第２デバイス領域７の平面積の比である。面積比は、１未満であることが好ましい。むろん、第１デバイス領域６の平面積を超える平面積を有する第２デバイス領域７が採用されてもよい。
【0015】
図４を参照して、半導体装置１は、第１デバイス領域６に形成されたｎ系統（ｎ≧２）の絶縁ゲート型のメイントランジスタ８を含む。メイントランジスタ８は、「ゲート分割トランジスタ」、「パワートランジスタ」または「パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）」と称されてもよい。メイントランジスタ８は、ｎ個の第１ゲートＦＧ、１つの第１ドレインＦＤおよび１つの第１ソースＦＳを含む。第１ゲートＦＧ、第１ドレインＦＤおよび第１ソースＦＳは、それぞれ、「メインゲート」、「メインドレイン」および「メインソース」と称されてもよい。
【0016】
ｎ個の第１ゲートＦＧには、同一のまたは異なるｎ個のゲート信号Ｇ（ゲート電圧）が任意のタイミングで入力される。各ゲート信号Ｇは、メイントランジスタ８の一部をオン状態に制御するオン信号、および、メイントランジスタ８の一部をオフ状態に制御するオフ信号を含む。メイントランジスタ８は、ｎ個のゲート信号Ｇに応答して単一の出力電流ＩＯ（出力信号）を生成し、第１ドレインＦＤおよび第１ソースＦＳから出力する。つまり、メイントランジスタ８は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流ＩＯは、具体的には、第１ドレインＦＤおよび第１ソースＦＳの間を流れるドレイン・ソース電流である。出力電流ＩＯは、第１デバイス領域６外に出力される。
【0017】
図５を参照して、メイントランジスタ８は、ｎ個の系統トランジスタ９を含む。ｎ個の系統トランジスタ９は、単一の第１デバイス領域６に集約して形成され、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。ｎ個の系統トランジスタ９は、具体的には、ｎ個のゲート信号Ｇが個別入力されるように互いに並列接続され、１つの系統並列回路（＝メイントランジスタ８）を構成している。つまり、ｎ系統のメイントランジスタ８は、オン状態の系統トランジスタ９およびオフ状態の系統トランジスタ９が任意のタイミングで併存するように構成されている。
【0018】
ｎ個の系統トランジスタ９は、第２ゲートＳＧ、第２ドレインＳＤおよび第２ソースＳＳをそれぞれ含む。第２ゲートＳＧ、第２ドレインＳＤおよび第２ソースＳＳは、それぞれ、「システムゲート」、「システムドレイン」および「システムソース」と称されてもよい。ｎ個の第２ゲートＳＧは、一対一の対応関係でｎ個の第１ゲートＦＧにそれぞれ接続されている。ｎ個の第２ドレインＳＤは、１つの第１ドレインＦＤにそれぞれ接続されている。ｎ個の第２ソースＳＳは、１つの第１ソースＦＳにそれぞれ接続されている。
【0019】
つまり、ｎ個の系統トランジスタ９のｎ個の第２ゲートＳＧ、ｎ個の第２ドレインＳＤおよびｎ個の第２ソースＳＳは、メイントランジスタ８のｎ個の第１ゲートＦＧ、１個の第１ドレインＦＤおよび１個の第１ソースＦＳをそれぞれ構成している。ｎ個の第１ゲートＦＧは、実質的にはｎ個の第２ゲートＳＧからなる。
【0020】
ｎ個の系統トランジスタ９は、対応するゲート信号Ｇに応答して系統電流ＩＳをそれぞれ生成し、当該系統電流ＩＳを第１ドレインＦＤおよび第１ソースＦＳからそれぞれ出力する。ｎ個の系統電流ＩＳは、具体的には、ｎ個の系統トランジスタ９の第２ドレインＳＤおよび第２ソースＳＳの間を流れるドレイン・ソース電流である。ｎ個の系統電流ＩＳは、互いに異なる値であってもよいし、互いに等しい値であってもよい。ｎ個の系統電流ＩＳは、第１ドレインＦＤおよび第１ソースＦＳの間で加算される。これにより、ｎ個の系統電流ＩＳの加算値からなる単一の出力電流ＩＯが生成される。
【0021】
図６を参照して、ｎ個の系統トランジスタ９は、個別制御対象として系統化（グループ化）された単一のまたは複数の単位トランジスタ１０をそれぞれ含む。複数の単位トランジスタ１０は、この形態では、トレンチゲート型からそれぞれなる。ｎ個の系統トランジスタ９は、具体的には、単一のまたは複数の単位トランジスタ１０によって構成された単位並列回路をそれぞれ有している。
【0022】
系統トランジスタ９が単一の単位トランジスタ１０からなる場合も、ここに言う「単位並列回路」に含まれる。各系統トランジスタ９に含まれる単位トランジスタ１０の個数は任意であるが、少なくとも１つの系統トランジスタ９は複数の単位トランジスタ１０を含むことが好ましい。ｎ個の系統トランジスタ９は、同一個数のまたは異なる個数の単位トランジスタ１０によって構成されていてもよい。
【0023】
各単位トランジスタ１０は、第３ゲートＴＧ、第３ドレインＴＤおよび第３ソースＴＳを含む。第３ゲートＴＧ、第３ドレインＴＤおよび第３ソースＴＳは、それぞれ、「ユニットゲート」、「ユニットドレイン」および「ユニットソース」と称されてもよい。各系統トランジスタ９において、単一のまたは複数の単位トランジスタ１０の全ての第３ゲートＴＧは第２ゲートＳＧに電気的に接続され、全ての第３ドレインＴＤは第２ドレインＳＤに電気的に接続され、全ての第３ソースＴＳは第２ソースＳＳに電気的に接続されている。つまり、系統化された単一のまたは複数の単位トランジスタ１０の第３ゲートＴＧ、第３ドレインＴＤおよび第３ソースＴＳは、各系統トランジスタ９の第２ゲートＳＧ、第２ドレインＳＤおよび第２ソースＳＳをそれぞれ構成している。
【0024】
各系統トランジスタ９の電気的特性は、達成すべきメイントランジスタ８の電気的仕様に応じて調整される。メイントランジスタ８の電気的仕様としては、チャネル利用率、オン抵抗、スイッチング波形等が例示される。以下、この明細書に係る「ほぼ等しい」の文言は、測定対象の数値が比較対象の数値と完全に一致している場合を含む他、測定対象の数値が比較対象の数値の０．９倍以上１．１倍以下の範囲に収まっている場合も含む。
【0025】
ｎ個の系統トランジスタ９は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。ｎ個の系統トランジスタ９は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、ｎ個の系統トランジスタ９は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。
【0026】
複数の単位トランジスタ１０は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。複数の単位トランジスタ１０は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、複数の単位トランジスタ１０は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。各系統トランジスタ９の電気的特性は、複数の単位トランジスタ１０の個数、ゲート閾値電圧、チャネル面積等を調整することによって精密に調整される。
【0027】
図４を参照して、半導体装置１は、第１デバイス領域６に形成されたｍ系統（ｍ≧１）の絶縁ゲート型のモニタトランジスタ１１を含む。つまり、モニタトランジスタ１１は、メイントランジスタ８と共に単一の第１デバイス領域６に集約して形成されている。モニタトランジスタ１１は、この形態では、第１デバイス領域６の周縁から間隔を空けて第１デバイス領域６の内方部に形成され、メイントランジスタ８に隣り合って配置されている。モニタトランジスタ１１は、この形態では、メイントランジスタ８によって取り囲まれた領域に形成されている。
【0028】
モニタトランジスタ１１は、少なくとも１つの系統トランジスタ９に並列接続され、少なくとも１つの系統電流ＩＳを監視するように構成されていてもよい。モニタトランジスタ１１は、複数の系統トランジスタ９に並列接続され、複数の系統電流ＩＳを監視するように構成されたｍ系統（ｍ≧２）のモニタトランジスタ１１からなることが好ましい。
【0029】
モニタトランジスタ１１は、この形態では、ｎ個の系統トランジスタ９に並列接続され、ｎ個の系統電流ＩＳを監視するように構成されたｎ系統（ｍ＝ｎ）のモニタトランジスタ１１からなる。以下では、必要に応じて、「ｍ系統」または「ｍ個」が「ｎ系統」または「ｍ系統」に置き換えられて、モニタトランジスタ１１の構成が説明される。
【0030】
モニタトランジスタ１１は、この形態では、ｎ個の第１モニタゲートＦＭＧ、１つの第１モニタドレインＦＭＤおよび１つの第１モニタソースＦＭＳを含む。第１モニタゲートＦＭＧ、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳは、それぞれ、「メインモニタゲート」「メインモニタドレイン」および「メインモニタソース」と称されてもよい。
【0031】
ｎ個の第１モニタゲートＦＭＧは、ｎ個のモニタゲート信号ＭＧがそれぞれ個別的に入力されるように構成されている。第１モニタドレインＦＭＤは、第１ドレインＦＤに電気的に接続されている。第１モニタソースＦＭＳは、第１ソースＦＳから電気的に分離されている。ｎ個の第１モニタゲートＦＭＧには、同一のまたは異なるｎ個のモニタゲート信号ＭＧ（モニタゲート電圧）が任意のタイミングで入力される。各モニタゲート信号ＭＧは、モニタトランジスタ１１の一部をオン状態に制御するオン信号、および、モニタトランジスタ１１の一部をオフ状態に制御するオフ信号を含む。
【0032】
モニタトランジスタ１１は、この形態では、ｎ個のモニタゲート信号ＭＧに応答してｎ個の系統電流ＩＳ（出力電流ＩＯ）を監視する単一の出力モニタ電流ＩＯＭ（出力モニタ信号）を生成し、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳから出力する。つまり、モニタトランジスタ１１は、この形態では、マルチ入力シングル出力型のスイッチングデバイスからなる。出力モニタ電流ＩＯＭは、具体的には、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳの間を流れるドレイン・ソース電流である。
【0033】
ｎ個の第１モニタゲートＦＭＧは、この形態では、一対一の対応関係で対応するｎ個の第１ゲートＦＧにそれぞれ電気的に接続されている。したがって、ｎ個の第１モニタゲートＦＭＧは、ゲート信号Ｇからなるモニタゲート信号ＭＧがそれぞれ個別的に入力されるように構成されている。つまり、モニタトランジスタ１１はｎ個の系統トランジスタ９と同じタイミングでオンオフ制御され、出力電流ＩＯの増減に連動して増減する出力モニタ電流ＩＯＭを生成する。出力モニタ電流ＩＯＭは、出力電流ＩＯの電流経路から電気的に独立した電流経路に出力される。出力モニタ電流ＩＯＭは、出力電流ＩＯから電気的に独立して第１デバイス領域６外に出力される。
【0034】
出力モニタ電流ＩＯＭは、出力電流ＩＯ以下（ＩＯＭ≦ＩＯ）である。出力モニタ電流ＩＯＭは、出力電流ＩＯ未満（ＩＯＭ＜ＩＯ）であることが好ましい。出力モニタ電流ＩＯＭは、出力電流ＩＯに比例していることが好ましい。出力電流ＩＯに対する出力モニタ電流ＩＯＭの電流比ＩＯＭ／ＩＯは任意である。電流比ＩＯＭ／ＩＯは、１／１００００以上１以下（好ましくは１未満）であってもよい。
【0035】
図５を参照して、モニタトランジスタ１１は、ｍ個（この形態ではｎ個）の系統モニタトランジスタ１２を含む。モニタトランジスタ１１の系統数は、系統モニタトランジスタ１２の個数によって調整される。つまり、ｍ系統（ｍ≧１）のモニタトランジスタ１１が少なくとも１つの系統電流ＩＳを監視する場合、少なくとも１つの系統モニタトランジスタ１２が少なくとも１つの系統トランジスタ９に電気的に接続（具体的には並列接続）される。また、ｍ系統（ｍ≧２）のモニタトランジスタ１１が複数の系統電流ＩＳを監視する場合、複数の系統モニタトランジスタ１２が複数の系統トランジスタ９に電気的に接続される。この形態では、ｎ個の系統モニタトランジスタ１２がｎ個の系統トランジスタ９に電気的に接続されている。
【0036】
ｎ個の系統モニタトランジスタ１２は、単一の第１デバイス領域６に集約して形成され、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。ｎ個の系統モニタトランジスタ１２は、具体的には、ｎ個のモニタゲート信号ＭＧが個別入力されるように互いに並列接続され、１つの系統モニタ並列回路（＝モニタトランジスタ１１）を構成している。つまり、モニタトランジスタ１１は、オン状態の系統モニタトランジスタ１２およびオフ状態の系統モニタトランジスタ１２が任意のタイミングで併存するように構成されている。
【0037】
ｎ個の系統モニタトランジスタ１２は、第２モニタゲートＳＭＧ、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳをそれぞれ含む。第２モニタゲートＳＭＧ、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳは、それぞれ、「システムモニタゲート」、「システムモニタドレイン」および「システムモニタソース」と称されてもよい。ｎ個の第２モニタゲートＳＭＧは、一対一の対応関係でｎ個の第１モニタゲートＦＭＧにそれぞれ接続されている。ｎ個の第２モニタドレインＳＭＤは、１つの第１モニタドレインＦＭＤにそれぞれ接続されている。ｎ個の第２モニタソースＳＭＳは、１つの第１モニタソースＦＭＳにそれぞれ接続されている。
【0038】
ｎ個の系統モニタトランジスタ１２のｎ個の第２モニタゲートＳＭＧ、ｎ個の第２モニタドレインＳＭＤおよびｎ個の第２モニタソースＳＭＳは、モニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧ、１個の第１モニタドレインＦＭＤおよび１個の第１モニタソースＦＭＳをそれぞれ構成している。ｎ個の第１モニタゲートＦＭＧは、実質的にはｎ個の第２モニタゲートＳＭＧからなる。
【0039】
ｎ個の第２モニタゲートＳＭＧには、同一のまたは異なるｎ個のモニタゲート信号ＭＧが任意のタイミングで入力される。ｎ個の系統モニタトランジスタ１２は、対応するモニタゲート信号ＭＧに応答して、対応する系統トランジスタ９の系統電流ＩＳを監視する系統モニタ電流ＩＳＭ（系統モニタ信号）をそれぞれ生成し、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳからそれぞれ出力する。
【0040】
各系統モニタ電流ＩＳＭは、具体的には、各系統モニタトランジスタ１２の第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳの間を流れるドレイン・ソース電流である。ｎ個の系統モニタ電流ＩＳＭは、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳの間で加算される。これにより、ｎ個の系統モニタ電流ＩＳＭの加算値からなる単一の出力モニタ電流ＩＯＭが生成される。
【0041】
ｎ個の系統モニタトランジスタ１２は、この形態では、対応する系統トランジスタ９に一対一の対応関係で電気的に接続され、対応する系統トランジスタ９と連動して制御されるようにそれぞれ構成されている。ｎ個の系統モニタトランジスタ１２は、具体的には、系統電流ＩＳの電流経路から電気的に独立した電流経路に系統モニタ電流ＩＳＭが出力されるように対応する系統トランジスタ９にそれぞれ並列接続されている。ｎ個の第２モニタゲートＳＭＧは、一対一の対応関係で対応する第１ゲートＦＧにそれぞれ電気的に接続されている。第２モニタドレインＳＭＤは、第１ドレインＦＤに電気的に接続されている。第２モニタソースＳＭＳは、第１ソースＦＳから電気的に分離されている。
【0042】
つまり、この形態では、ゲート信号Ｇからなるモニタゲート信号ＭＧが、ｎ個の第２モニタゲートＳＭＧにそれぞれ入力される。これにより、ｎ個の系統モニタトランジスタ１２は、対応する系統トランジスタ９と同じタイミングでオンオフ制御され、対応する系統電流ＩＳの増減に連動して増減する系統モニタ電流ＩＳＭをそれぞれ生成する。系統モニタ電流ＩＳＭは、系統電流ＩＳから電気的に独立して、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳから取り出される。
【0043】
各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳ以下（ＩＳＭ≦ＩＳ）である。各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳ未満（ＩＳＭ＜ＩＳ）であることが好ましい。各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳに比例していることが好ましい。系統電流ＩＳに対する系統モニタ電流ＩＳＭの電流比ＩＳＭ／ＩＳは任意である。電流比ＩＳＭ／ＩＳは、１／１００００以上１以下（好ましくは１未満）であってもよい。
【0044】
図６を参照して、ｎ個の系統モニタトランジスタ１２は、個別制御対象として系統化（グループ化）された単一のまたは複数の単位モニタトランジスタ１３をそれぞれ含む。複数の単位モニタトランジスタ１３は、この形態では、トレンチゲート型からそれぞれなる。ｎ個の系統モニタトランジスタ１２は、具体的には、単一のまたは複数の単位モニタトランジスタ１３によって構成された単位モニタ並列回路をそれぞれ有している。
【0045】
系統モニタトランジスタ１２が単一の単位モニタトランジスタ１３からなる場合も、ここに言う「単位モニタ並列回路」に含まれる。各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３の個数は任意である。ｎ個の系統モニタトランジスタ１２は、同一個数のまたは異なる個数の単位モニタトランジスタ１３によって構成されていてもよい。各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３の個数は、対応する系統トランジスタ９に含まれる単位トランジスタ１０の個数未満であることが好ましい。この場合、系統電流ＩＳ以下の系統モニタ電流ＩＳＭを容易に生成できる。
【0046】
各単位モニタトランジスタ１３は、第３モニタゲートＴＭＧ、第３モニタドレインＴＭＤおよび第３モニタソースＴＭＳを含む。第３モニタゲートＴＭＧ、第３モニタドレインＴＭＤおよび第３モニタソースＴＭＳは、それぞれ、「ユニットモニタゲート」、「ユニットモニタドレイン」および「ユニットモニタソース」と称されてもよい。各系統モニタトランジスタ１２において、単一のまたは複数の単位モニタトランジスタ１３の全ての第３モニタゲートＴＭＧは第２モニタゲートＳＭＧに電気的に接続され、全ての第３モニタドレインＴＭＤは第２モニタドレインＳＭＤに電気的に接続され、全ての第３モニタソースＴＭＳは第２モニタソースＳＭＳに電気的に接続されている。
【0047】
つまり、系統化された単一のまたは複数の単位モニタトランジスタ１３の第３モニタゲートＴＭＧ、第３モニタドレインＴＭＤおよび第３モニタソースＴＭＳは、各系統モニタトランジスタ１２の第２モニタゲートＳＭＧ、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳをそれぞれ構成している。
【0048】
ｎ個の系統モニタトランジスタ１２の電気的特性は、達成すべきモニタトランジスタ１１の電気的仕様に応じて調整される。モニタトランジスタ１１の電気的仕様としては、チャネル利用率、オン抵抗、スイッチング波形等が例示される。ｎ個の系統モニタトランジスタ１２は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。ｎ個の系統モニタトランジスタ１２は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。
【0049】
つまり、ｎ個の系統モニタトランジスタ１２は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。ｎ個の系統モニタトランジスタ１２のゲート閾値電圧、チャネル面積、オン抵抗特性等は、対応する系統トランジスタ９のゲート閾値電圧、チャネル面積、オン抵抗特性等とほぼ等しくてもよいし、異なっていてもよい。
【0050】
複数の単位モニタトランジスタ１３は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。複数の単位モニタトランジスタ１３は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、複数の単位モニタトランジスタ１３は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。
【0051】
各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３のゲート閾値電圧、チャネル面積、オン抵抗特性等は、対応する系統トランジスタ９に含まれる単位トランジスタ１０のゲート閾値電圧、チャネル面積、オン抵抗特性等とほぼ等しくてもよいし、異なっていてもよい。各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３のチャネル面積は、対応する系統トランジスタ９に含まれる単位トランジスタ１０のチャネル面積未満であることが好ましい。各系統モニタトランジスタ１２の電気的特性は、複数の単位モニタトランジスタ１３の個数、ゲート閾値電圧、チャネル面積等を調整することによって精密に調整される。
【0052】
図３および図４を参照して、半導体装置１は、第２デバイス領域７に形成された制御回路の一例としてのコントロールＩＣ１４（Control Integrated Circuit）を含む。コントロールＩＣ１４は、メイントランジスタ８およびモニタトランジスタ１１と共にＩＰＤ（Intelligent Power Device）を構成している。ＩＰＤは、「ＩＰＭ（Intelligent Power Module）」と称されてもよい。
【0053】
コントロールＩＣ１４は、外部から入力された電気信号に応答して種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、ゲート制御回路１５、アクティブクランプ回路１６および過電流保護回路１７を含む。過電流保護回路１７は、「ＯＣＰ（Over Current Protection）回路」と称されてもよい。図示は省略されるが、コントロールＩＣ１４は、メイントランジスタ８、モニタトランジスタ１１、機能回路等の異常（たとえば過電圧や過熱等）を検出する複数種の異常検出回路を含んでいてもよい。ゲート制御回路１５は、メイントランジスタ８の第１ゲートＦＧおよびモニタトランジスタ１１の第１モニタゲートＦＭＧに電気的に接続され、外部からの電気信号に応答してメイントランジスタ８およびモニタトランジスタ１１を駆動制御する。
【0054】
ゲート制御回路１５は、具体的には、メイントランジスタ８のｎ個の第１ゲートＦＧ（ｎ個の系統トランジスタ９の第２ゲートＳＧ）に電気的に接続され、ｎ個の第１ゲートＦＧ（ｎ個の系統トランジスタ９）を個別制御するように構成されている。ゲート制御回路１５は、さらに、モニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧ（ｎ個の第２モニタゲートＳＭＧ）に電気的に接続され、ｎ個の第１モニタゲートＦＭＧ（ｎ個の系統モニタトランジスタ１２）を個別制御するように構成されている。モニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧ（ｎ個の第２モニタゲートＳＭＧ）は、この形態では、対応する第１ゲートＦＧにそれぞれ電気的に接続されている。したがって、ゲート制御回路１５は、ｎ個の第１ゲートＦＧと連動するようにｎ個の第１モニタゲートＦＭＧを個別制御する。
【0055】
アクティブクランプ回路１６は、メイントランジスタ８およびゲート制御回路１５に電気的に接続されている。アクティブクランプ回路１６は、誘導性負荷Ｌに蓄積されたエネルギに起因してメイントランジスタ８に逆起電力が入力された際に出力電圧ＶＯを制限（クランプ）することによって、逆起電力からメイントランジスタ８を保護するように構成されている。つまり、アクティブクランプ回路１６は、逆起電力の入力時にメイントランジスタ８をアクティブクランプ動作させることにより、逆起電力が消費されるまで出力電圧ＶＯを制限する。
【0056】
アクティブクランプ回路１６は、具体的には、メイントランジスタ８の一部（全部ではない）の第１ゲートＦＧおよび第１ドレインＦＤに電気的に接続されている。アクティブクランプ回路１６は、アクティブクランプ動作時に、一部の系統トランジスタ９をオン状態に制御し、他の系統トランジスタ９をオフ状態に制御する。つまり、アクティブクランプ回路１６は、アクティブクランプ動作時にメイントランジスタ８のオン抵抗を引き上げ、メイントランジスタ８を逆起電力から保護する。
【0057】
アクティブクランプ回路１６は、さらに、モニタトランジスタ１１およびゲート制御回路１５に電気的に接続されている。アクティブクランプ回路１６は、誘導性負荷Ｌに蓄積されたエネルギに起因してモニタトランジスタ１１に逆起電力が入力された際に出力電圧ＶＯを制限（クランプ）することによって、逆起電力からモニタトランジスタ１１を保護するように構成されている。つまり、アクティブクランプ回路１６は、逆起電力の入力時にモニタトランジスタ１１をアクティブクランプ動作させることにより、逆起電力が消費されるまで出力電圧ＶＯを制限する。
【0058】
アクティブクランプ回路１６は、具体的には、モニタトランジスタ１１の一部（全部ではない）の第１モニタゲートＦＭＧおよび第１モニタドレインＦＭＤに電気的に接続されている。アクティブクランプ回路１６は、アクティブクランプ動作時に、一部の系統モニタトランジスタ１２をオン状態に制御し、他の系統モニタトランジスタ１２をオフ状態に制御する。
【0059】
アクティブクランプ回路１６は、具体的には、アクティブクランプ動作時にｎ系統のメイントランジスタ８のオンオフに連動するようにｎ系統のモニタトランジスタ１１をオンオフ制御する。アクティブクランプ回路１６は、さらに具体的には、アクティブクランプ動作時に、オン状態の系統トランジスタ９に対応した系統モニタトランジスタ１２をオン状態に制御し、オフ状態の系統トランジスタ９に対応した系統モニタトランジスタ１２をオフ状態に制御する。
【0060】
つまり、アクティブクランプ回路１６は、アクティブクランプ動作時にモニタトランジスタ１１のオン抵抗を引き上げ、モニタトランジスタ１１を逆起電力から保護する。アクティブクランプ回路１６は、メイントランジスタ８の第１ソースＦＳが所定の電圧（たとえば所定の負電圧）以下になったとき、ｎ個の系統トランジスタ９をオンオフ制御し、ｎ個の系統モニタトランジスタ１２をオンオフ制御するように構成されていてもよい。
【0061】
過電流保護回路１７は、モニタトランジスタ１１およびゲート制御回路１５に電気的に接続されている。過電流保護回路１７は、モニタトランジスタ１１の第１モニタソースＦＭＳに電気的に接続され、出力モニタ電流ＩＯＭの一部または全部（この形態では全部）を取得するように構成されている。過電流保護回路１７は、出力モニタ電流ＩＯＭに応じてゲート制御回路１５で生成されるゲート信号Ｇを制御し、出力電流ＩＯを所定値以下に制限することによって、過電流からメイントランジスタ８を保護するように構成されている。
【0062】
過電流保護回路１７は、複数の系統モニタ電流ＩＳＭのうちの少なくとも１つを取得するように構成されていてもよい。出力モニタ電流ＩＯＭ（複数の系統モニタ電流ＩＳＭ）のうち過電流保護回路１７に入力される電流は、コントロールＩＣ１４の回路構成に応じて出力モニタ電流ＩＯＭ（複数の系統モニタ電流ＩＳＭ）の分流および非分流によって調節される。過電流保護回路１７は、出力モニタ電流ＩＯＭによって出力電流ＩＯを間接的に監視する。
【0063】
過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値を超えた場合に過電流検出信号ＳＯＤを生成し、ゲート制御回路１５に過電流検出信号ＳＯＤを出力するように構成されていてもよい。過電流検出信号ＳＯＤは、ゲート制御回路１５において生成されるｎ個のゲート信号Ｇの一部または全部を所定値以下（たとえばオフ）に制限するための信号である。ゲート制御回路１５は、過電流検出信号ＳＯＤに応答してｎ個のゲート信号Ｇの一部または全部を制限し、メイントランジスタ８を流れる過電流を抑制する。過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値以下になると過電流検出信号ＳＯＤの生成を停止し、ゲート制御回路１５（メイントランジスタ８）を通常制御に移行させる。
【0064】
過電流保護回路１７の前記構成（動作）は、一例に過ぎない。過電流保護回路１７は、種々の電流電圧特性および種々の動作方式を有することができる。過電流保護回路１７は、定電流電圧垂下型特性、フォールドバック電流制限特性および定電力制御電圧垂下型特性のうちの少なくとも１つの電流電圧特性を含む回路構成を有していてもよい。過電流保護回路１７は、自動復帰型またはラッチ型（自動復帰しないシャットダウン型）の動作方式を含む回路構成を有していてもよい。
【0065】
図２を参照して、半導体装置１は、第１主面３を被覆する層間絶縁層１９を含む。層間絶縁層１９は、第１デバイス領域６および第２デバイス領域７を一括して被覆している。層間絶縁層１９は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含む。各配線層は、純Ａｌ層（純度が９９％以上のＡｌ層）、Ｃｕ層（純度が９９％以上のＣｕ層）、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
【0066】
図２～図６を参照して、半導体装置１は、第１主面３の上（anywhere above）に配置された制御配線の一例としてのｎ個のメインゲート配線２０を含む。ｎ個のメインゲート配線２０は、層間絶縁層１９内に選択的に引き回されたｎ個の配線層からなる。ｎ個のメインゲート配線２０は、第１デバイス領域６において互いに電気的に独立した状態でメイントランジスタ８のｎ個の第１ゲートＦＧに一対一の対応関係で電気的に接続されている。ｎ個のメインゲート配線２０は、第２デバイス領域７においてコントロールＩＣ１４（ゲート制御回路１５）にそれぞれ電気的に接続されている。ｎ個のメインゲート配線２０は、コントロールＩＣ１４（ゲート制御回路１５）によって生成されたｎ個のゲート信号Ｇをメイントランジスタ８のｎ個の第１ゲートＦＧに個別的に伝達する。
【0067】
ｎ個のメインゲート配線２０は、複数の単位トランジスタ１０からなる集合体の中から個別制御対象として系統化すべき１つまたは複数の単位トランジスタ１０の第３ゲートＴＧにそれぞれ電気的に接続されている。ｎ個のメインゲート配線２０は、個別制御対象として系統化すべき１つの単位トランジスタ１０に電気的に接続された１つまたは複数のメインゲート配線２０を含んでいてもよい。また、ｎ個のメインゲート配線２０は、個別制御対象として系統化すべき複数の単位トランジスタ１０を並列接続させる１つまたは複数のメインゲート配線２０を含んでいてもよい。
【0068】
半導体装置１は、第１主面３の上（anywhere above）に配置されたモニタ制御配線の一例としてのｎ個のモニタゲート配線２１を含む。ｎ個のモニタゲート配線２１は、層間絶縁層１９内に選択的に引き回されたｎ個の配線層からなる。ｎ個のモニタゲート配線２１は、第１デバイス領域６において互いに電気的に独立した状態でモニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧに一対一の対応関係で電気的に接続されている。ｎ個のモニタゲート配線２１は、第２デバイス領域７においてコントロールＩＣ１４（ゲート制御回路１５）にそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、コントロールＩＣ１４（ゲート制御回路１５）によって生成されたｎ個のモニタゲート信号ＭＧをモニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧに個別的に伝達する。
【0069】
ｎ個のモニタゲート配線２１は、複数の単位モニタトランジスタ１３からなる集合体の中から個別制御対象として系統化すべき１つまたは複数の単位モニタトランジスタ１３の第３モニタゲートＴＭＧにそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、個別制御対象として系統化すべき１つの単位モニタトランジスタ１３に電気的に接続された１つまたは複数のモニタゲート配線２１を含んでいてもよい。また、ｎ個のモニタゲート配線２１は、個別制御対象として系統化すべき複数の単位モニタトランジスタ１３を並列接続させる１つまたは複数のモニタゲート配線２１を含んでいてもよい。
【0070】
ｎ個のモニタゲート配線２１は、この形態では、対応するメインゲート配線２０に一対一の対応関係でそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、対応するメインゲート配線２０と一体的にそれぞれ形成されていてもよい。ｎ個のモニタゲート配線２１は、対応するメインゲート配線２０を介してコントロールＩＣ１４（ゲート制御回路１５）にそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、コントロールＩＣ１４（ゲート制御回路１５）によって生成されたｎ個のゲート信号Ｇ（ｎ個のモニタゲート信号ＭＧ）をモニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧに個別的に伝達する。
【0071】
図１および図２を参照して、半導体装置１は、複数の端子電極２２～２７を含む。図１では、複数の端子電極２２～２７がハッチングによって示されている。複数の端子電極２２～２７の個数、配置および平面形状は、メイントランジスタ８の仕様やコントロールＩＣ１４の仕様に応じて任意の形態に調整され、図１および図２に示される形態に限定されない。複数の端子電極２２～２７は、この形態では、ドレイン端子２２（電源端子ＶＢＢ）、ソース端子２３（出力端子ＯＵＴ）、入力端子２４、グランド端子２５、イネーブル端子２６およびセンス端子２７を含む。
【0072】
ドレイン端子２２は、メイントランジスタ８の第１ドレインＦＤ、モニタトランジスタ１１の第１モニタドレインＦＭＤ、および、コントロールＩＣ１４に電気的に接続されている。ドレイン端子２２は、メイントランジスタ８の第１ドレインＦＤ、モニタトランジスタ１１の第１モニタドレインＦＭＤ、コントロールＩＣ１４等の各種回路に電源電圧ＶＢを伝達する。ソース端子２３は、メイントランジスタ８の第１ソースＦＳ、および、コントロールＩＣ１４に電気的に接続されている。ソース端子２３は、メイントランジスタ８によって生成された出力電流ＩＯを外部に伝達する。
【0073】
入力端子２４は、コントロールＩＣ１４を駆動する入力電圧を伝達する。グランド端子２５は、グランド電圧ＧＮＤを伝達する。イネーブル端子２６は、コントロールＩＣ１４の一部または全部の機能を有効または無効にするための電気信号を伝達する。センス端子２７は、メイントランジスタ８、モニタトランジスタ１１、コントロールＩＣ１４等の異常を検出するための電気信号を伝達する。
【0074】
ドレイン端子２２は、半導体チップ２の第２主面４を直接被覆し、第２主面４に電気的に接続されている。ドレイン端子２２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子２２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
【0075】
ソース端子２３、入力端子２４、グランド端子２５、イネーブル端子２６およびセンス端子２７は、層間絶縁層１９の上に配置されている。ソース端子２３は、第１主面３において第１デバイス領域６の上（above）に形成されている。入力端子２４、グランド端子２５、イネーブル端子２６およびセンス端子２７は、第１主面３において第１デバイス領域６外の領域（具体的には第２デバイス領域７）の上（above）にそれぞれ配置されている。端子電極２３～２７は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。端子電極２３～２７の外面には、めっき層がそれぞれ形成されていてもよい。めっき層は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも１種を含んでいてもよい。
【0076】
図７Ａ～図７Ｃは、図５にそれぞれ対応し、メイントランジスタ８およびモニタトランジスタ１１の動作例を説明するための回路図である。図７Ａを参照して、ｎ個のメインゲート配線２０の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力される。このような制御は、メイントランジスタ８のオフ動作時に適用される。これにより、メイントランジスタ８では、全ての系統トランジスタ９がオフ状態になる結果、メイントランジスタ８がオフ状態になる。モニタトランジスタ１１では、ｎ個の系統トランジスタ９に連動してｎ個の系統モニタトランジスタ１２がオフ状態になる。これにより、モニタトランジスタ１１がメイントランジスタ８に連動してオフ状態になる。
【0077】
図７Ｂを参照して、ｎ個のメインゲート配線２０の全てにゲート閾値電圧以上のゲート信号Ｇ（つまりオン信号）が入力される。このような制御は、メイントランジスタ８の通常動作時に適用される。これにより、ｎ個の系統トランジスタ９がオン状態になる結果、メイントランジスタ８がオン状態になる。メイントランジスタ８は、ｎ個の系統トランジスタ９によって生成されたｎ個の系統電流ＩＳを含む出力電流ＩＯを生成する。この場合、メイントランジスタ８のチャネル利用率が相対的に増加し、オン抵抗が相対的に減少する。
【0078】
モニタトランジスタ１１では、ｎ個の系統トランジスタ９に連動してｎ個の系統モニタトランジスタ１２がオン状態になる。これにより、モニタトランジスタ１１が、メイントランジスタ８に連動してオン状態になる。モニタトランジスタ１１は、ｎ個の系統モニタトランジスタ１２によって生成されたｎ個の系統モニタ電流ＩＳＭを含み、出力電流ＩＯを監視する出力モニタ電流ＩＯＭを生成する。この場合、モニタトランジスタ１１のチャネル利用率が相対的に増加し、オン抵抗が相対的に減少する。
【0079】
図７Ｃを参照して、ｘ個（１≦ｘ＜ｎ）のメインゲート配線２０にゲート閾値電圧以上のゲート信号Ｇ（つまりオン信号）が入力され、（ｎ－ｘ）個のメインゲート配線２０にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力される。このような制御は、メイントランジスタ８のアクティブクランプ動作時に適用される。これにより、ｘ個の系統トランジスタ９がオン状態になり、（ｎ－ｘ）個の系統トランジスタ９がオフ状態になる結果、メイントランジスタ８が一部の電流経路が導通し、一部の電流経路が遮断された状態でオン状態になる。
【0080】
メイントランジスタ８は、ｘ個の系統トランジスタ９によって生成されたｘ個の系統電流ＩＳを含む出力電流ＩＯを生成する。換言すると、メイントランジスタ８は、０Ａを超える絶対値からなるｘ個の系統電流ＩＳ、および、０Ａからなる（ｎ－ｘ）個の系統電流ＩＳを含む出力電流ＩＯを生成する。この場合、メイントランジスタ８のチャネル利用率が相対的に減少し、オン抵抗が相対的に増加する。
【0081】
モニタトランジスタ１１では、ｘ個の系統トランジスタ９に連動してｘ個の系統モニタトランジスタ１２がオン状態になり、（ｎ－ｘ）個の系統トランジスタ９に連動して（ｎ－ｘ）個の系統モニタトランジスタ１２がオフ状態になる。これにより、モニタトランジスタ１１が、メイントランジスタ８に連動して一部の電流経路が導通し、一部の電流経路が遮断された状態でオン状態になる。
【0082】
モニタトランジスタ１１は、ｘ個の系統モニタトランジスタ１２によって生成されたｘ個の系統モニタ電流ＩＳＭを含み、出力電流ＩＯを監視する出力モニタ電流ＩＯＭを生成する。換言すると、モニタトランジスタ１１は、０Ａを超える絶対値からなるｘ個の系統モニタ電流ＩＳＭ、および、０Ａからなる（ｎ－ｘ）個の系統モニタ電流ＩＳＭを含む出力モニタ電流ＩＯＭを生成する。この場合、モニタトランジスタ１１のチャネル利用率が相対的に減少し、オン抵抗が相対的に増加する。
【0083】
図７Ａ～図７Ｃにおいて、モニタトランジスタ１１によって生成された出力モニタ電流ＩＯＭの一部または全部（この形態では全部）は、過電流保護回路１７に入力される（図４参照）。過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値を超えた場合に過電流検出信号ＳＯＤを生成し、ゲート制御回路１５に過電流検出信号ＳＯＤを出力する。ゲート制御回路１５は、過電流検出信号ＳＯＤに応答してｎ個のゲート信号Ｇの一部または全部を制限し、ｎ個の系統トランジスタ９で生成されるｎ個の系統電流ＩＳの一部または全部を制限する。過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値以下になると過電流検出信号ＳＯＤの生成を停止し、ゲート制御回路１５（メイントランジスタ８）を通常制御に移行させる。
【0084】
このように、半導体装置１では、ｎ系統のメイントランジスタ８が、ｎ個の系統トランジスタ９の個別制御によってオン抵抗（チャネル利用率）が変化するように構成されている。メイントランジスタ８は、具体的には、ｎ個の系統トランジスタ９の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される。メイントランジスタ８は、さらに具体的には、ｎ個の系統トランジスタ９の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御される。
【0085】
一方、モニタトランジスタ１１は、ｍ個（この形態ではｍ＝ｎ）の系統モニタトランジスタ１２の個別制御によってオン抵抗（チャネル利用率）が変化するように構成されている。モニタトランジスタ１１は、具体的には、メイントランジスタ８に連動してオン抵抗が変化するように構成されている。モニタトランジスタ１１は、具体的には、メイントランジスタ８に連動してアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される。モニタトランジスタ１１は、さらに具体的には、メイントランジスタ８に連動してアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御される。
【0086】
図８は、図１に示す半導体装置１の電気的構造の構成例（＝２系統のメイントランジスタ８および２系統のモニタトランジスタ１１が適用された構成例）を示すブロック回路図である。図９は、図８に示すブロック回路図の構成例を示す回路図である。図８および図９は、コントロールＩＣ１４の要部を示す回路図でもある。図８および図９には、誘導性負荷Ｌがソース端子２３に接続された例が示されている。
【0087】
半導体装置１は、２系統（ｎ＝２）のメイントランジスタ８、２系統（ｍ＝ｎ＝２）のモニタトランジスタ１１、２個（ｎ＝２）のメインゲート配線２０、２個（ｍ＝ｎ＝２）のモニタゲート配線２１、ゲート制御回路１５、アクティブクランプ回路１６および過電流保護回路１７を含む。
【0088】
２系統のメイントランジスタ８は、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂを含む。２個の第２ゲートＳＧは、２個の第１ゲートＦＧを構成している。２個の第２ドレインＳＤは、ドレイン端子２２にそれぞれ電気的に接続されている。２個の第２ソースＳＳは、ソース端子２３にそれぞれ電気的に接続されている。
【0089】
第１系統トランジスタ９Ａは第１系統電流ＩＳ１を生成し、第２系統トランジスタ９Ｂは第２系統電流ＩＳ２を生成する。２系統のメイントランジスタ８は、第１系統電流ＩＳ１および第２系統電流ＩＳ２を含む出力電流ＩＯを生成する。第２系統電流ＩＳ２は、前述の説明からも明らかなように第１系統電流ＩＳ１と異なっていてもよいし、第１系統電流ＩＳ１と等しくてもよい。以下では、第１系統電流ＩＳ１および第２系統電流ＩＳ２が区別されずに単に系統電流ＩＳと記載される。
【0090】
２系統のメイントランジスタ８は、第１動作モード、第２動作モードおよび第３動作モードで制御される。第１動作モードでは、第１～第２系統トランジスタ９Ａ～９Ｂが同時にオフ状態に制御される。第２動作モードでは、第１～第２系統トランジスタ９Ａ～９Ｂが同時にオン状態に制御される。第３動作モードでは、第１～第２系統トランジスタ９Ａ～９Ｂのいずれか一方のみがオン状態に制御される。第３動作モードでは、この形態では、第１系統トランジスタ９Ａがオン状態に制御され、第２系統トランジスタ９Ｂがオフ状態に制御される。
【0091】
２系統のモニタトランジスタ１１は、第１系統モニタトランジスタ１２Ａおよび第２系統モニタトランジスタ１２Ｂを含む。２個の第２モニタゲートＳＭＧは、２個の第１モニタゲートＦＭＧを構成している。２個の第２モニタドレインＳＭＤは、ドレイン端子２２にそれぞれ電気的に接続されている。２個の第２モニタソースＳＭＳは、ソース端子２３（第１～第２系統トランジスタ９Ａ～９Ｂの第２ソースＳＳ）から電気的に分離されている。
【0092】
第１系統モニタトランジスタ１２Ａは第１系統モニタ電流ＩＳＭ１を生成し、第２系統モニタトランジスタ１２Ｂは第２系統モニタ電流ＩＳＭ２を生成する。２系統のモニタトランジスタ１１は、第１系統モニタ電流ＩＳＭ１および第２系統モニタ電流ＩＳＭ２を含む出力モニタ電流ＩＯＭを生成する。第２系統モニタ電流ＩＳＭ２は、前述の説明からも明らかなように第１系統モニタ電流ＩＳＭ１異なっていてもよいし、第１系統モニタ電流ＩＳＭ１と等しくてもよい。以下では、第１系統モニタ電流ＩＳＭ１および第２系統モニタ電流ＩＳＭ２が、区別されずに単に系統モニタ電流ＩＳＭと記載される。
【0093】
２系統のモニタトランジスタ１１は、第１動作モード、第２動作モードおよび第３動作モードで制御される。第１動作モードでは、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂが同時にオフ状態に制御される。第２動作モードでは、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂが同時にオン状態に制御される。第３動作モードでは、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂのいずれか一方のみがオン状態に制御される。第３動作モードでは、この形態では、第１系統モニタトランジスタ１２Ａがオン状態に制御され、第２系統モニタトランジスタ１２Ｂがオフ状態に制御される。モニタトランジスタ１１の第１～第３動作モードは、この形態では、メイントランジスタ８の第１～第３動作モードに連動して実行される。
【0094】
２個のメインゲート配線２０は、第１メインゲート配線２０Ａおよび第２メインゲート配線２０Ｂを含む。第１メインゲート配線２０Ａは、第１系統トランジスタ９Ａの第２ゲートＳＧに電気的に接続されている。第２メインゲート配線２０Ｂは、第２系統トランジスタ９Ｂの第２ゲートＳＧに電気的に接続されている。
【0095】
２個のモニタゲート配線２１は、第１モニタゲート配線２１Ａおよび第２モニタゲート配線２１Ｂを含む。第１モニタゲート配線２１Ａは、第１メインゲート配線２０Ａおよび第１系統モニタトランジスタ１２Ａの第２モニタゲートＳＭＧに電気的に接続されている。第２モニタゲート配線２１Ｂは、第２メインゲート配線２０Ｂおよび第２系統モニタトランジスタ１２Ｂの第２モニタゲートＳＭＧに電気的に接続されている。
【0096】
以下の説明において「第１メインゲート配線２０Ａに電気的に接続された状態」は、「第１系統トランジスタ９Ａの第２ゲートＳＧに電気的に接続された状態」および「第１系統モニタトランジスタ１２Ａの第２モニタゲートＳＭＧに電気的に接続された状態」を含む。また、「第２メインゲート配線２０Ｂに電気的に接続された状態」は、「第２系統トランジスタ９Ｂの第２ゲートＳＧに電気的に接続された状態」および「第２系統モニタトランジスタ１２Ｂの第２モニタゲートＳＭＧに電気的に接続された状態」を含む。
【0097】
ゲート制御回路１５は、第１～第２メインゲート配線２０Ａ～２０Ｂに電気的に接続されている。ゲート制御回路１５は、イネーブル信号ＥＮに応答して、第１～第２ゲート信号Ｇ１～Ｇ２を生成し、第１～第２ゲート信号Ｇ１～Ｇ２を第１～第２メインゲート配線２０Ａ～２０Ｂに個別的に出力する。第１～第２系統モニタトランジスタ１２Ａ～１２Ｂに入力される第１～第２モニタゲート信号ＭＧ１～ＭＧ２は、第１～第２ゲート信号Ｇ１～Ｇ２からそれぞれなる。
【0098】
ゲート制御回路１５は、具体的には、イネーブル信号ＥＮがハイレベル（ＥＮ＝Ｈ）となるイネーブル状態において、第１～第２系統トランジスタ９Ａ～９Ｂの双方および第１～第２系統モニタトランジスタ１２Ａ～１２Ｂの双方をオン状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成する。ゲート制御回路１５は、イネーブル信号ＥＮがローレベル（ＥＮ＝Ｌ）となるディセーブル状態において、第１～第２系統トランジスタ９Ａ～９Ｂの双方および第１～第２系統モニタトランジスタ１２Ａ～１２Ｂの双方をオフ状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成する。
【0099】
ゲート制御回路１５は、この形態では、第１電流源３１、第２電流源３２、第３電流源３３、第４電流源３４、コントローラ３５およびｎチャネル型のドライブＭＩＳＦＥＴ３６を含む。具体的な図示は省略されるが、第１電流源３１、第２電流源３２、第３電流源３３、第４電流源３４、コントローラ３５およびドライブＭＩＳＦＥＴ３６は、第２デバイス領域７にそれぞれ形成されている。
【0100】
第１電流源３１は、第１ソース電流ＩＨ１を生成する。第１電流源３１は、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端および第１メインゲート配線２０Ａに電気的に接続されている。第２電流源３２は、第２ソース電流ＩＨ２を生成する。第２電流源３２は、昇圧電圧ＶＧの印加端および第２メインゲート配線２０Ｂに電気的に接続されている。第３電流源３３は、第１シンク電流ＩＬ１を生成する。第３電流源３３は、第１メインゲート配線２０Ａおよびソース端子２３に電気的に接続されている。第４電流源３４は、第２シンク電流ＩＬ２を生成する。第４電流源３４は、第２メインゲート配線２０Ｂおよびソース端子２３に電気的に接続されている。
【0101】
コントローラ３５は、第１～第４電流源３１～３４に電気的に接続されている。コントローラ３５は、イネーブル状態（ＥＮ＝Ｈ）において、第１～第２電流源３１～３２をオン状態に制御する一方、第３～第４電流源３３～３４をオフ状態に制御する。これにより、第１ソース電流ＩＨ１が第１メインゲート配線２０Ａに出力され、第２ソース電流ＩＨ２が第２メインゲート配線２０Ｂに出力される。コントローラ３５は、ディセーブル状態（ＥＮ＝Ｌ）において、第１～第２電流源３１～３２をオフ状態に制御する一方、第３～第４電流源３３～３４をオン状態に制御する。これにより、第１シンク電流ＩＬ１が第１メインゲート配線２０Ａから引き抜かれ、第２シンク電流ＩＬ２が第２メインゲート配線２０Ｂから引き抜かれる。
【0102】
ドライブＭＩＳＦＥＴ３６は、第２メインゲート配線２０Ｂおよびソース端子２３に電気的に接続されている。ドライブＭＩＳＦＥＴ３６は、ドレイン、ソース、ゲートおよびバックゲートを含む。ドライブＭＩＳＦＥＴ３６のドレインは、第２メインゲート配線２０Ｂに電気的に接続されている。ドライブＭＩＳＦＥＴ３６のソースは、ソース端子２３に電気的に接続されている。ドライブＭＩＳＦＥＴ３６のバックゲートは、ソース端子２３に電気的に接続されている。
【0103】
アクティブクランプ回路１６は、第１系統トランジスタ９Ａのドレイン・ゲート間に接続されている。また、アクティブクランプ回路１６は、第１系統モニタトランジスタ１２Ａのドレイン・ゲート間に接続されている。アクティブクランプ回路１６は、メイントランジスタ８の第１ソースＦＳ（ソース端子２３）が負電圧になったとき、ゲート制御回路１５と協働して第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａの双方をオン状態に制御し、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方をオフ状態に制御するように構成されている。
【0104】
アクティブクランプ回路１６は、具体的には、ゲート制御回路１５に電気的に接続された内部ノード電圧Ｖｘを有している。アクティブクランプ回路１６は、内部ノード電圧Ｖｘを介してゲート制御回路１５を制御することによって、第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａの双方をオン状態に制御する一方、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方をオフ状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成させる。
【0105】
アクティブクランプ回路１６は、さらに具体的には、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、メイントランジスタ８がアクティブクランプ動作に移行する前に、内部ノード電圧Ｖｘを介してゲート制御回路１５を制御することによって、第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａの双方をオン状態に制御する一方、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方をオフ状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成させる。
【0106】
メイントランジスタ８がアクティブクランプ動作に移行する前とは、具体的には、出力電圧ＶＯがクランプされる前である。第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方は、第２ゲート信号Ｇ２が出力電圧ＶＯに固定されることによってオフ状態に制御される。つまり、第２系統トランジスタ９Ｂのゲート・ソース間がショートされ、第２系統モニタトランジスタ１２Ｂのゲート・ソース間がショートされる。
【0107】
アクティブクランプ回路１６は、メイントランジスタ８のドレイン・ソース電圧（＝ＶＢＢ－ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ以下に制限する。第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂは、この形態では、アクティブクランプ動作に寄与しない。したがって、アクティブクランプ回路１６は、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂに接続されていない。
【0108】
アクティブクランプ回路１６は、この形態では、ツェナダイオード列３７、ダイオード列３８、および、ｎチャネル型のクランプＭＩＳＦＥＴ３９を含む。具体的な図示は省略されるが、ツェナダイオード列３７、ダイオード列３８およびクランプＭＩＳＦＥＴ３９は、第２デバイス領域７にそれぞれ形成されている。
【0109】
ツェナダイオード列３７は、順方向直列接続された複数（たとえば８個）のツェナダイオードを含む直列回路からなる。ツェナダイオードの個数は任意であり、１個であってもよい。ツェナダイオード列３７は、カソードおよびアノードを含む。ツェナダイオード列３７のカソードは、ドレイン端子２２、および、第１～第２系統トランジスタ９Ａ～９Ｂの第２ドレインＳＤに電気的に接続されている。
【0110】
ダイオード列３８は、順方向直列接続された複数（たとえば３個）のｐｎ接合ダイオードを含む直列回路からなる。ｐｎ接合ダイオードの個数は任意であり、１個であってもよい。ダイオード列３８は、カソードおよびアノードを含む。ダイオード列３８のアノードは、ツェナダイオード列３７のアノードに逆バイアス接続されている。
【0111】
クランプＭＩＳＦＥＴ３９は、ドレイン、ソース、ゲートおよびバックゲートを含む。クランプＭＩＳＦＥＴ３９のドレインは、ドレイン端子２２、および、第１～第２系統トランジスタ９Ａ～９Ｂの第２ドレインＳＤに電気的に接続されている。クランプＭＩＳＦＥＴ３９のソースは、第１メインゲート配線２０Ａに電気的に接続されている。クランプＭＩＳＦＥＴ３９のゲートは、ダイオード列３８のカソードに電気的に接続されている。クランプＭＩＳＦＥＴ３９のバックゲートは、ソース端子２３に電気的に接続されている。
【0112】
アクティブクランプ回路１６の内部ノード電圧Ｖｘは、ドライブＭＩＳＦＥＴ３６のゲートに電気的に接続されている。アクティブクランプ回路１６は、内部ノード電圧Ｖｘに応じてドライブＭＩＳＦＥＴ３６をオン状態またはオフ状態に制御する。内部ノード電圧Ｖｘは、アクティブクランプ回路１６内の任意の電圧であってもよい。内部ノード電圧Ｖｘは、クランプＭＩＳＦＥＴ３９のゲート電圧であってもよいし、ダイオード列３８のいずれか１つのｐｎ接合ダイオードのアノード電圧であってもよい。
【0113】
図１０は、図３に示す領域Xの拡大図であって、図８に示すメイントランジスタ８およびモニタトランジスタ１１のレイアウト例を示す平面図である。図１１は、図１０に示す領域XIの拡大図である。図１２は、図１０に示す領域XIIの拡大図である。図１３は、図１１に示すXIII-XIII線に沿う断面図である。図１４は、図１１に示すXIV-XIV線に沿う断面図である。図１５は、図１１に示すXV-XV線に沿う断面図である。図１６は、図１１に示すXVI-XVI線に沿う断面図である。
【0114】
図１０～図１６を参照して、半導体装置１は、半導体チップ２の第２主面４の表層部に形成されたｎ型（第１導電型）の第１半導体領域５１を含む。第１半導体領域５１は、メイントランジスタ８の第１ドレインＦＤおよびモニタトランジスタ１１の第１モニタドレインＦＭＤを形成している。第１半導体領域５１は、「ドレイン領域」と称されてもよい。第１半導体領域５１は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
【0115】
第１半導体領域５１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１半導体領域５１の厚さは、１０μｍ以上４５０μｍ以下であってもよい。第１半導体領域５１の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。第１半導体領域５１は、この形態では、ｎ型の半導体基板（Ｓｉ基板）によって形成されている。
【0116】
半導体装置１は、半導体チップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域５２を含む。第２半導体領域５２は、第１半導体領域５１と共にメイントランジスタ８の第１ドレインＦＤおよびモニタトランジスタ１１の第１モニタドレインＦＭＤを形成している。第２半導体領域５２は、「ドリフト領域」と称されてもよい。第２半導体領域５２は、第１半導体領域５１に電気的に接続されるように第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
【0117】
第２半導体領域５２は、第１半導体領域５１のｎ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体領域５２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。第２半導体領域５２は、第１半導体領域５１の厚さ未満の厚さを有している。第２半導体領域５２の厚さは、１μｍ以上２５μｍ以下であってもよい。第２半導体領域５２の厚さは、５μｍ以上１５μｍ以下であることが好ましい。第２半導体領域５２は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0118】
半導体装置１は、第１主面３において第１デバイス領域６を区画する領域分離構造の一例としてのトレンチ分離構造５３（trench separation structure）を含む。トレンチ分離構造５３は、「ＤＴＩ（deep trench isolation）構造」と称されてもよい。トレンチ分離構造５３は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１デバイス領域６を区画している。
【0119】
トレンチ分離構造５３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角環状に形成され、四角形状の第１デバイス領域６を区画している。トレンチ分離構造５３の平面形状は任意であり、多角環状に形成されていてもよい。第１デバイス領域６は、トレンチ分離構造５３の平面形状に応じて多角形状に区画されていてもよい。
【0120】
トレンチ分離構造５３は、分離幅ＷＩおよび分離深さＤＩを有している。分離幅ＷＩは、平面視においてトレンチ分離構造５３が延びる方向に直交する方向の幅である。分離幅ＷＩは、０．５μｍ以上２．５μｍ以下であってもよい。分離幅ＷＩは、１．２μｍ以上２μｍ以下であることが好ましい。分離深さＤＩは、１μｍ以上１０μｍ以下であってもよい。分離深さＤＩは、２μｍ以上６μｍ以下であることが好ましい。
【0121】
トレンチ分離構造５３のアスペクト比ＤＩ／ＷＩは、１を超えて５以下であってもよい。アスペクト比ＤＩ／ＷＩは、分離幅ＷＩに対する分離深さＤＩの比である。アスペクト比ＤＩ／ＷＩは、２以上であることが好ましい。トレンチ分離構造５３の底壁は、第２半導体領域５２の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。
【0122】
トレンチ分離構造５３は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（湾曲状）に接続する角部を有している。この形態では、トレンチ分離構造５３の四隅が、円弧状に形成されている。つまり、第１デバイス領域６は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。トレンチ分離構造５３の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
【0123】
トレンチ分離構造５３は、分離トレンチ５４、分離絶縁膜５５（分離絶縁体）、分離電極５６、分離キャップ絶縁膜５７を含むシングル電極構造を有している。分離トレンチ５４は、第１主面３から第２主面４に向けて掘り下がっている。分離トレンチ５４は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
【0124】
分離トレンチ５４は、側壁および底壁を含む。分離トレンチ５４の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。分離トレンチ５４は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。分離トレンチ５４の底壁角部は、湾曲状に形成されていることが好ましい。分離トレンチ５４の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
【0125】
分離絶縁膜５５は、分離トレンチ５４の壁面に形成されている。分離絶縁膜５５は、具体的には、分離トレンチ５４の壁面の全域に膜状に形成され、分離トレンチ５４内においてリセス空間を区画している。分離絶縁膜５５は、酸化シリコン膜を含むことが好ましい。分離絶縁膜５５は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0126】
分離絶縁膜５５は、分離厚さＴＩを有している。分離厚さＴＩは、分離トレンチ５４の壁面の法線方向に沿う厚さである。分離厚さＴＩは、０．１μｍ以上１μｍ以下であってもよい。分離厚さＴＩは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。分離絶縁膜５５において、分離トレンチ５４の底壁を被覆する部分の厚さは、分離トレンチ５４の側壁を被覆する部分の厚さ未満であってもよい。
【0127】
分離電極５６は、分離絶縁膜５５を挟んで分離トレンチ５４に一体物（integrated member）として埋設されている。分離電極５６は、この形態では、導電性ポリシリコンを含む。分離電極５６には、ソース電位が印加される。分離電極５６は、分離トレンチ５４から露出する電極面（分離電極面）を有している。分離電極５６の電極面は、分離トレンチ５４の底壁に向けて湾曲状に窪んでいてもよい。分離電極５６の電極面は、分離トレンチ５４の深さ方向に関して、第１主面３から分離トレンチ５４の底壁に０Å以上２０００Å未満の間隔を空けていることが好ましい。分離電極５６の電極面は、第１主面３から分離トレンチ５４の底壁に１０００Å未満の間隔を空けていることが特に好ましい。
【0128】
なお、図１３～図１６では、分離電極５６の電極面の全体が第１主面３よりも下方に位置しているが、分離電極５６の電極面は、第１主面３よりも上方に位置する部分を有していてもよい。たとえば、分離電極５６が第１主面３よりも上方に延びる突出部を有しており、当該突出部に前述の湾曲状に窪んだ電極面を有していてよい。
【0129】
分離キャップ絶縁膜５７は、分離トレンチ５４内において分離電極５６の電極面を膜状に被覆している。分離キャップ絶縁膜５７は、分離電極５６が他の電極と短絡することを抑制する。分離キャップ絶縁膜５７は、分離絶縁膜５５に連なっている。分離キャップ絶縁膜５７は、酸化シリコン膜を含むことが好ましい。分離キャップ絶縁膜５７は、分離電極５６の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、分離キャップ絶縁膜５７はポリシリコンの酸化物を含み、分離絶縁膜５５はシリコン単結晶の酸化物を含むことが好ましい。
【0130】
半導体装置１は、第１デバイス領域６において第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域５８を含む。ボディ領域５８のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ボディ領域５８は、第１デバイス領域６において第１主面３の表層部の全域に形成され、トレンチ分離構造５３の側壁に接している。ボディ領域５８は、トレンチ分離構造５３の底壁に対して第１主面３側の領域に形成されている。ボディ領域５８は、トレンチ分離構造５３の中間部に対して第１主面３側の領域に形成されていることが好ましい。
【0131】
半導体装置１は、第１デバイス領域６において第１主面３に形成された２系統（ｎ＝２）のメイントランジスタ８を含む。メイントランジスタ８は、平面視においてトレンチ分離構造５３から間隔を空けて第１主面３に形成されている。メイントランジスタ８は、第１デバイス領域６の第１主面３に集約して形成された複数の単位トランジスタ１０を含む。
【0132】
単位トランジスタ１０の個数は任意である。図１０では、４４個の単位トランジスタ１０が形成された例が示されている。単位トランジスタ１０の個数は、偶数個であることが好ましい。複数の単位トランジスタ１０は、平面視において第１方向Ｘに一列に並んで配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の単位トランジスタ１０は、平面視において第２方向Ｙに延びるストライプ状に形成されている。
【0133】
複数の単位トランジスタ１０は、具体的には、単位セル６０によってそれぞれ構成されている。各単位セル６０は、１つのトレンチ構造６１、および、当該トレンチ構造６１によって制御されるチャネルセル６２を含む。トレンチ構造６１は、「ゲート構造」または「トレンチゲート構造」と称されてもよい。各トレンチ構造６１は、各単位トランジスタ１０の第３ゲートＴＧを構成している。チャネルセル６２は、電流経路の開閉がトレンチ構造６１によって制御される領域である。単位セル６０は、この形態では、１つのトレンチ構造６１の両サイドに形成された一対のチャネルセル６２を含む。
【0134】
複数のトレンチ構造６１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチ構造６１は、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数のトレンチ構造６１は、長手方向（第２方向Ｙ）に関して、一方側の第１端部６３および他方側の第２端部６４をそれぞれ有している。
【0135】
各トレンチ構造６１は、トレンチ幅Ｗおよびトレンチ深さＤを有している。トレンチ幅Ｗは、トレンチ構造６１が延びる方向に直交する方向（第１方向Ｘ）の幅である。トレンチ幅Ｗは、トレンチ分離構造５３の分離幅ＷＩ未満（Ｗ＜ＷＩ）であることが好ましい。トレンチ幅Ｗは、０．５μｍ以上２μｍ以下であってもよい。トレンチ幅Ｗは、０．５μｍ以上１．５μｍ以下であることが好ましい。むろん、トレンチ幅Ｗは、分離幅ＷＩとほぼ等しくてもよい（Ｗ≒ＷＩ）。
【0136】
トレンチ深さＤは、トレンチ分離構造５３の分離深さＤＩ未満（Ｄ＜ＤＩ）であることが好ましい。トレンチ深さＤは、１μｍ以上１０μｍ以下であってもよい。トレンチ深さＤは、２μｍ以上６μｍ以下であることが好ましい。むろん、トレンチ深さＤは、分離深さＤＩとほぼ等しくてもよい（Ｄ≒ＤＩ）。トレンチ構造６１のアスペクト比Ｄ／Ｗは、１を超えて５以下であってもよい。アスペクト比Ｄ／Ｗは、トレンチ幅Ｗに対するトレンチ深さＤの比である。アスペクト比Ｄ／Ｗは、２以上であることが特に好ましい。トレンチ構造６１の底壁は、第２半導体領域５２の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。
【0137】
複数のトレンチ構造６１は、第１方向Ｘにトレンチ間隔ＩＴを空けて配列されている。トレンチ間隔ＩＴは、複数のトレンチ構造６１から拡がる空乏層が、複数のトレンチ構造６１の底壁よりも下方で一体化する値に設定されることが好ましい。トレンチ間隔ＩＴは、トレンチ幅Ｗの０．２５倍以上、かつ、トレンチ幅Ｗの１．５倍以下であってもよい。トレンチ間隔ＩＴは、トレンチ幅Ｗ以下（ＩＴ≦Ｗ）であることが好ましい。トレンチ間隔ＩＴは、０．５μｍ以上２μｍ以下であってもよい。
【0138】
以下、１つのトレンチ構造６１の構成が説明される。トレンチ構造６１は、トレンチ７１、上絶縁膜７２、下絶縁膜７３、上電極７４、下電極７５および中間絶縁膜７６を含むマルチ電極構造を有している。トレンチ７１は、「ゲートトレンチ」と称されてもよい。トレンチ構造６１は、埋設絶縁体を挟んでトレンチ７１に埋設された埋設電極（ゲート電極）を含む。埋設絶縁体は、上絶縁膜７２、下絶縁膜７３および中間絶縁膜７６によって構成されている。埋設電極は、上電極７４および下電極７５によって構成されている。
【0139】
トレンチ７１は、第１主面３から第２主面４に向けて掘り下がっている。トレンチ７１は、ボディ領域５８を貫通し、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。トレンチ７１は、側壁および底壁を含む。トレンチ７１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。トレンチ７１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。トレンチ７１の底壁角部は、湾曲状に形成されていることが好ましい。トレンチ７１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
【0140】
上絶縁膜７２は、トレンチ７１の上壁面を被覆している。上絶縁膜７２は、具体的には、ボディ領域５８の底部に対してトレンチ７１の開口側の領域に位置する上壁面を被覆している。上絶縁膜７２は、第２半導体領域５２およびボディ領域５８の境界を横切っている。上絶縁膜７２は、ボディ領域５８を被覆する部分、および、第２半導体領域５２を被覆する部分を有している。ボディ領域５８に対する上絶縁膜７２の被覆面積は、第２半導体領域５２に対する上絶縁膜７２の被覆面積よりも大きい。上絶縁膜７２は、酸化シリコン膜を含むことが好ましい。上絶縁膜７２は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。上絶縁膜７２は、ゲート絶縁膜として形成されている。
【0141】
上絶縁膜７２は、第１厚さＴ１を有している。第１厚さＴ１は、トレンチ７１の壁面の法線方向に沿う厚さである。第１厚さＴ１は、分離絶縁膜５５の分離厚さＴＩ未満（Ｔ１＜ＴＩ）である。第１厚さＴ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
【0142】
下絶縁膜７３は、トレンチ７１の下壁面を被覆している。下絶縁膜７３は、具体的には、ボディ領域５８の底部に対してトレンチ７１の底壁側の領域に位置する下壁面を被覆している。下絶縁膜７３は、トレンチ７１の底壁側の領域においてリセス空間を区画している。下絶縁膜７３は、第２半導体領域５２に接している。下絶縁膜７３は、酸化シリコン膜を含むことが好ましい。下絶縁膜７３は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0143】
下絶縁膜７３は、第２厚さＴ２を有している。第２厚さＴ２は、トレンチ７１の壁面の法線方向に沿う厚さである。第２厚さＴ２は、上絶縁膜７２の第１厚さＴ１を超えている（Ｔ１＜Ｔ２）。第２厚さＴ２は、分離絶縁膜５５の分離厚さＴＩとほぼ等しくてもよい（Ｔ２≒ＴＩ）。第２厚さＴ２は、０．１μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。下絶縁膜７３において、トレンチ７１の底壁を被覆する部分の厚さは、トレンチ７１の側壁を被覆する部分の厚さ未満であってもよい。
【0144】
上電極７４は、上絶縁膜７２を挟んでトレンチ７１内の上側（開口側）に埋設されている。上電極７４は、平面視において第２方向Ｙに延びる帯状に埋設されている。上電極７４は、上絶縁膜７２を挟んでボディ領域５８および第２半導体領域５２に対向している。ボディ領域５８に対する上電極７４の対向面積は、第２半導体領域５２に対する上電極７４の対向面積よりも大きい。上電極７４は、導電性ポリシリコンを含む。上電極７４は、ゲート電極として形成されている。上電極７４には、ゲート信号Ｇが入力される。
【0145】
上電極７４は、トレンチ７１から露出する電極面（埋設電極面）を有している。上電極７４の電極面は、トレンチ７１の底壁に向けて湾曲状に窪んでいてもよい。上電極７４の電極面は、トレンチ７１の深さ方向に関して、分離電極５６の電極面の深さ位置よりもトレンチ７１の底壁側に位置していることが好ましい。上電極７４の電極面は、トレンチ７１の深さ方向に関して、第１主面３からトレンチ７１の底壁に２０００Å以上の間隔を空けていることが好ましい。上電極７４の電極面は、第１主面３からトレンチ７１の底壁に２５００Å以上４５００Å以下の間隔を空けていることが特に好ましい。
【0146】
下電極７５は、下絶縁膜７３を挟んでトレンチ７１内の下側（底壁側）に埋設されている。下電極７５は、平面視において第２方向Ｙに延びる帯状に埋設されている。下電極７５は、トレンチ７１の深さ方向に関して上電極７４の厚さ（長さ）を超える厚さ（長さ）を有している。下電極７５は、下絶縁膜７３を挟んで第２半導体領域５２に対向している。下電極７５は、下絶縁膜７３から第１主面３側に突出した上端部を有している。下電極７５の上端部は、上電極７４の底部に咬合し、第１主面３に沿う横方向に上電極７４の底部を挟んで上絶縁膜７２に対向している。
【0147】
下電極７５は、導電性ポリシリコンを含む。下電極７５は、この形態では、ゲート電極として形成されている。下電極７５は、上電極７４と同電位に固定されている。なお、下電極７５は、ソース電位であってもよい。つまり、同一のゲート信号Ｇが、上電極７４と同時に下電極７５に印加される。これにより、上電極７４および下電極７５の間の電圧降下を抑制できるから、上電極７４および下電極７５の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域５２）のオン抵抗を削減できる。
【0148】
中間絶縁膜７６は、上電極７４および下電極７５の間に介在し、上電極７４および下電極７５を電気的に絶縁させている。中間絶縁膜７６は、具体的には、上電極７４および下電極７５の間の領域において下絶縁膜７３から露出する下電極７５を被覆している。中間絶縁膜７６は、上絶縁膜７２および下絶縁膜７３に連なっている。中間絶縁膜７６は、酸化シリコン膜を含むことが好ましい。中間絶縁膜７６は、下電極７５の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0149】
中間絶縁膜７６は、法線方向Ｚに関して中間厚さＴＭを有している。中間厚さＴＭは、下絶縁膜７３の第２厚さＴ２未満（ＴＭ＜Ｔ２）である。中間厚さＴＭは、０．０１μｍ以上０．０５μｍ以下であってもよい。中間厚さＴＭは、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
【0150】
一対のチャネルセル６２は、各トレンチ構造６１の両サイドにおいて、第２方向Ｙに延びる帯状にそれぞれ形成されている。一対のチャネルセル６２は、第２方向Ｙに関してトレンチ構造６１の長さ未満の長さを有している。一対のチャネルセル６２の全域は、上絶縁膜７２を挟んで上電極７４に対向している。一対のチャネルセル６２は、トレンチ間隔ＩＴを１／２倍した値に相当するチャネル幅をそれぞれ有している。
【0151】
一対のチャネルセル６２は、ボディ領域５８の表層部に形成された少なくとも１つのｎ型のソース領域７７を含む。一対のチャネルセル６２に含まれるソース領域７７の個数は任意である。一対のチャネルセル６２は、この形態では、複数のソース領域７７をそれぞれ含む。各単位セル６０に含まれる全てのソース領域７７は、各単位トランジスタ１０の第３ソースＴＳを形成している。
【0152】
ソース領域７７のｎ型不純物濃度は、第２半導体領域５２のｎ型不純物濃度を超えている。ソース領域７７のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。複数のソース領域７７は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、上絶縁膜７２を挟んで上電極７４に対向している。複数のソース領域７７は、各チャネルセル６２において第２方向Ｙに間隔を空けて配列されている。つまり、複数のソース領域７７は、対応するトレンチ構造６１の両サイドにおいて当該トレンチ構造６１に沿って間隔を空けて配列されている。
【0153】
一対のチャネルセル６２は、ボディ領域５８の表層部においてソース領域７７とは異なる領域に形成された少なくとも１つのｐ型のコンタクト領域７８を含む。一対のチャネルセル６２に含まれるコンタクト領域７８の個数は任意である。一対のチャネルセル６２は、この形態では、複数のコンタクト領域７８をそれぞれ含む。コンタクト領域７８のｐ型不純物濃度は、ボディ領域５８のｐ型不純物濃度を超えている。コンタクト領域７８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0154】
複数のコンタクト領域７８は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、上絶縁膜７２を挟んで上電極７４に対向している。複数のコンタクト領域７８は、１つのソース領域７７を挟み込む態様で、第２方向Ｙに複数のソース領域７７と交互に形成されている。つまり、複数のコンタクト領域７８は、対応するトレンチ構造６１の両サイドにおいて当該トレンチ構造６１に沿って間隔を空けて配列されている。
【0155】
一対のチャネルセル６２は、ボディ領域５８内において複数のソース領域７７および第２半導体領域５２の間に形成される複数のチャネル領域７９を含む。一対のチャネルセル６２における複数のチャネル領域７９のオンオフは、１つのトレンチ構造６１によって制御される。一対のチャネルセル６２に含まれる複数のチャネル領域７９は、単位トランジスタ１０の１つのチャネルを形成している。これにより、１つの単位セル６０が、１つの単位トランジスタ１０として機能している。
【0156】
第１デバイス領域６内において第１方向Ｘの両サイドに配置された２つの単位セル６０は、この形態では、トレンチ分離構造５３側のチャネルセル６２においてソース領域７７を含まない。このような構造によれば、トレンチ構造６１およびトレンチ分離構造５３の間におけるリーク電流を抑制できる。両サイドに配置された２つの単位セル６０は、この形態では、トレンチ分離構造５３側のチャネルセル６２においてコンタクト領域７８（以下、「最外のコンタクト領域７８」という。）のみを含む。最外のコンタクト領域７８は、トレンチ分離構造５３からトレンチ構造６１側に間隔を空けて形成され、対応するトレンチ構造６１の側壁に接続されている。最外のコンタクト領域７８は、対応するトレンチ構造６１の側壁に沿って延びる帯状に形成されていてもよい。
【0157】
メイントランジスタ８は、第１デバイス領域６に集約して形成された２個（ｎ＝２）の系統トランジスタ９を含む。２個の系統トランジスタ９は、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂを含む。第１系統トランジスタ９Ａは、複数の単位トランジスタ１０から個別制御対象として選択的に系統化された複数（この形態では２２個）の第１単位トランジスタ１０Ａを含む。
【0158】
第２系統トランジスタ９Ｂは、第１単位トランジスタ１０Ａを除く複数の単位トランジスタ１０から個別制御対象として選択的に系統化された複数（この形態では２２個）の第２単位トランジスタ１０Ｂを含む。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数と異なっていてもよい。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数と等しいことが好ましい。
【0159】
以下、第１単位トランジスタ１０Ａの「単位セル６０」、「トレンチ構造６１」、「チャネルセル６２」、「トレンチ７１」、「上絶縁膜７２」、「下絶縁膜７３」、「上電極７４」、「下電極７５」、「中間絶縁膜７６」、「ソース領域７７」、「コンタクト領域７８」および「チャネル領域７９」は、「第１単位セル６０Ａ」、「第１トレンチ構造６１Ａ」、「第１チャネルセル６２Ａ」、「第１トレンチ７１Ａ」、「第１上絶縁膜７２Ａ」、「第１下絶縁膜７３Ａ」、「第１上電極７４Ａ」、「第１下電極７５Ａ」、「第１中間絶縁膜７６Ａ」、「第１ソース領域７７Ａ」、「第１コンタクト領域７８Ａ」および「第１チャネル領域７９Ａ」とそれぞれ称される。第１上電極７４Ａおよび第１下電極７５Ａには、第１ゲート信号Ｇ１が入力される。
【0160】
以下、第２単位トランジスタ１０Ｂの「単位セル６０」、「トレンチ構造６１」、「チャネルセル６２」、「トレンチ７１」、「上絶縁膜７２」、「下絶縁膜７３」、「上電極７４」、「下電極７５」、「中間絶縁膜７６」、「ソース領域７７」、「コンタクト領域７８」および「チャネル領域７９」は、「第２単位セル６０Ｂ」、「第２トレンチ構造６１Ｂ」、「第２チャネルセル６２Ｂ」、「第２トレンチ７１Ｂ」、「第２上絶縁膜７２Ｂ」、「第２下絶縁膜７３Ｂ」、「第２上電極７４Ｂ」、「第２下電極７５Ｂ」、「第２中間絶縁膜７６Ｂ」、「第２ソース領域７７Ｂ」、「第２コンタクト領域７８Ｂ」および「第２チャネル領域７９Ｂ」とそれぞれ称される。第２上電極７４Ｂおよび第２下電極７５Ｂには、第１ゲート信号Ｇ１から電気的に独立した第２ゲート信号Ｇ２が入力される。
【0161】
第１系統トランジスタ９Ａは、少なくとも１つの第１複合セル８１を含む。第１複合セル８１の個数は任意であり、第１デバイス領域６のサイズ（単位トランジスタ１０の総数）に応じて調整される。第１系統トランジスタ９Ａは、この形態では、複数（この形態では１１個）の第１複合セル８１を含む。複数の第１複合セル８１は、平面視において第１主面３に隣り合って配列されたα（α≧２）個の第１単位トランジスタ１０Ａ（第１単位セル６０Ａ）によってそれぞれ構成されている。複数の第１複合セル８１は、平面視において第１方向Ｘに間隔を空けて配列されている。
【0162】
第２系統トランジスタ９Ｂは、少なくとも１つの第２複合セル８２を含む。第２複合セル８２の個数は任意であり、第１デバイス領域６のサイズ（単位トランジスタ１０の総数）に応じて調整される。第２複合セル８２の個数は、第１複合セル８１の個数と異なっていてもよい。第２複合セル８２の個数は、第１複合セル８１の個数と等しいことが好ましい。第２系統トランジスタ９Ｂは、この形態では、複数（この形態では１１個）の第２複合セル８２を含む。複数の第２複合セル８２は、平面視において第１主面３に隣り合って配列されたβ（β≧２）個の第２単位トランジスタ１０Ｂ（第２単位セル６０Ｂ）によってそれぞれ構成されている。
【0163】
複数の第２複合セル８２は、平面視において複数の第１複合セル８１に隣り合ってそれぞれ配置されている。複数の第２複合セル８２は、具体的には、平面視において近接する複数の第１複合セル８１の間の領域にそれぞれ配置されている。複数の第２複合セル８２は、さらに具体的には、平面視において１つの第１複合セル８１を挟み込む態様で、第１方向Ｘに沿って複数の第１複合セル８１と交互に配列されている。
【0164】
１つの第１複合セル８１に含まれる第１単位トランジスタ１０Ａの個数を１個（α＝１）とし、１つの第２複合セル８２に含まれる第２単位トランジスタ１０Ｂの個数を１個（β＝１）としてもよい。つまり、複数の第２単位トランジスタ１０Ｂは、平面視において１つの単位トランジスタ１０を挟み込む態様で、複数の第１単位トランジスタ１０Ａと交互に配列されていてもよい。
【0165】
ただし、この場合、複数の第１単位トランジスタ１０Ａおよび複数の第２単位トランジスタ１０Ｂの対向数が増加する。その結果、プロセス誤差等に起因して、近接する第１単位トランジスタ１０Ａおよび第２単位トランジスタ１０Ｂの間における短絡リスクが増加する。ここでいう「短絡」とは、第１単位トランジスタ１０Ａの第１トレンチ構造６１Ａ（第３ゲートＴＧ）および第２単位トランジスタ１０Ｂの第２トレンチ構造６１Ｂ（第３ゲートＴＧ）の間の短絡のことをいう（図６の回路図も併せて参照）。
【0166】
たとえば、１つの第１単位トランジスタ１０Ａが近接する１つの第２単位トランジスタ１０Ｂに短絡した場合、全ての第１単位トランジスタ１０Ａが全ての第２単位トランジスタ１０Ｂに短絡される。つまり、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂが１つの系統トランジスタ９として機能する結果、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂは、２系統のメイントランジスタ８を構成しない（図６の回路図も併せて参照）。
【0167】
したがって、１つの第１複合セル８１に含まれる第１単位トランジスタ１０Ａの個数は２個以上（α≧２）であることが好ましく、１つの第２複合セル８２に含まれる第２単位トランジスタ１０Ｂの個数は２個以上（β≧２）であることが好ましい。この構造によれば、複数の第１単位トランジスタ１０Ａおよび複数の第２単位トランジスタ１０Ｂの対向数を削減できる。その結果、近接する第１単位トランジスタ１０Ａおよび第２単位トランジスタ１０Ｂの間における短絡リスクを低減できる。
【0168】
この場合、第１系統トランジスタ９Ａに係る第１上電極７４Ａの電極面は、第１トレンチ７１Ａの深さ方向に関して、第１主面３から第１トレンチ７１Ａの底壁に２０００Å以上（好ましくは２５００Å以上４５００Å以下）の間隔を空けていることが好ましい。第１上電極７４Ａの電極面の深さ位置は、第１単位トランジスタ１０Ａのゲート閾値電圧の特性が低下しない深さ位置に調整される。
【0169】
同様に、第２系統トランジスタ９Ｂに係る第２上電極７４Ｂの電極面は、第２トレンチ７１Ｂの深さ方向に関して、第１主面３から第２トレンチ７１Ｂの底壁に２０００Å以上（好ましくは２５００Å以上４５００Å以下）の間隔を空けていることが好ましい。第２上電極７４Ｂの電極面の深さ位置は、第２単位トランジスタ１０Ｂのゲート閾値電圧の特性が低下しない深さ位置に調整される。
【0170】
これらの構造によれば、第１上電極７４Ａを第２上電極７４Ｂから適切に分離して第１トレンチ７１Ａに埋設でき、第２上電極７４Ｂを第１上電極７４Ａから適切に分離して第２トレンチ７１Ｂに埋設できる。これにより、第１上電極７４Ａおよび第２上電極７４Ｂの短絡リスクを適切に低減できる。また、第１ソース領域７７Ａ（第１チャネル領域７９Ａ）を第１上電極７４Ａに適切に対向させることができ、第２ソース領域７７Ｂ（第２チャネル領域７９Ｂ）を第２上電極７４Ｂに適切に対向させることができる。
【0171】
第１単位トランジスタ１０Ａ（具体的には第１チャネル領域７９Ａ）は、第１デバイス領域６において発熱源となる。したがって、第１単位トランジスタ１０Ａの個数は１つの第１複合セル８１の発熱量を規定し、複数の第１複合セル８１の配置は第１デバイス領域６での発熱箇所を規定する。すなわち、１つの第１複合セル８１を構成する第１単位トランジスタ１０Ａの個数を増加させると１つの第１複合セル８１内での発熱量が増加する。また、複数の第１複合セル８１を隣り合わせで配置した場合、第１デバイス領域６の発熱箇所が局所的になる。
【0172】
したがって、第１単位トランジスタ１０Ａの個数は、４個以下（α≦４）であることが好ましい。この構造によれば、１つの第１複合セル８１における局所的な温度上昇を抑制できる。前記短絡リスクおよび前記発熱量を鑑みると、第１単位トランジスタ１０Ａの個数は、２個（α＝２）であることが特に好ましい。複数の第１複合セル８１は、第１デバイス領域６の一端部および他端部の間の領域に等間隔に配列されていることが好ましい。この構造によれば、第１デバイス領域６において複数の第１複合セル８１に起因する発熱箇所を間引くことができ、第１デバイス領域６における局所的な温度上昇を抑制できる。
【0173】
各第１複合セル８１において、一方の第１トレンチ構造６１Ａ側に配列された複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）は、第１方向Ｘに他方の第１トレンチ構造６１Ａ側に配列された複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）の間の領域に対向していることが好ましい。この構造によれば、各第１複合セル８１における発熱起点を間引くことができる。これにより、各第１複合セル８１における局所的な温度上昇を抑制できる。
【0174】
この場合、各第１単位セル６０Ａにおいて、一方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａは、対応する第１トレンチ構造６１Ａを挟んで他方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａに対向していることが好ましい。各第１複合セル８１において、一対の第１トレンチ構造６１Ａの間の領域に形成された複数の第１チャネル領域７９Ａは、平面視において第２方向Ｙに互いにずれて配列されていることが好ましい。むろん、各第１単位セル６０Ａにおいて、一方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａは、対応する第１トレンチ構造６１Ａを挟んで他方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａの間の領域に対向していてもよい。
【0175】
各第１単位セル６０Ａにおいて、一方の第１チャネルセル６２Ａに形成された複数の第１コンタクト領域７８Ａは、対応する第１トレンチ構造６１Ａを挟んで他方の第１チャネルセル６２Ａに形成された複数の第１コンタクト領域７８Ａに対向していてもよい。各第１複合セル８１において、一方の第１トレンチ構造６１Ａ側に配列された複数の第１コンタクト領域７８Ａは、第１方向Ｘに他方の第１トレンチ構造６１Ａ側に配列された複数の第１コンタクト領域７８Ａの間の領域に対向していてもよい。
【0176】
各第１複合セル８１において、一対の第１トレンチ構造６１Ａの間の領域に形成された複数の第１コンタクト領域７８Ａは、平面視において第２方向Ｙに互いにずれて配列されていてもよい。また、複数の第１コンタクト領域７８Ａは、平面視において第１方向Ｘに複数の第１ソース領域７７Ａに対向していてもよい。
【0177】
複数の第２複合セル８２は、第１デバイス領域６の一端部および他端部の間の領域に等間隔に配列されていることが好ましい。この構造によれば、第１デバイス領域６において複数の第２複合セル８２に起因する発熱箇所を間引くことができ、第１デバイス領域６における局所的な温度上昇を抑制できる。この場合、少なくとも１つの第２複合セル８２が少なくとも１つの第１複合セル８１に近接配置されていることが好ましい。この構造によれば、互いに近接する第１複合セル８１および第２複合セル８２において、いずれか一方のセルがオン状態であり、他方のセルがオフ状態である状況を作り出すことができる。これにより、第１複合セル８１および第２複合セル８２に起因する局所的な温度上昇を抑制できる。
【0178】
この場合、少なくとも１つの第２複合セル８２は、隣り合う２つの第１複合セル８１の間の領域に配置されていることが好ましい。さらにこの場合、複数の第２複合セル８２が、１つの第１複合セル８１を挟み込む態様で、複数の第１複合セル８１と交互に配列されていることが特に好ましい。これらの構造によれば、近接する２つの第１複合セル８１を第２複合セル８２の分だけ離間させることができる。これにより、複数の第１複合セル８１および複数の第２複合セル８２に起因する発熱箇所を適切に間引くことができ、第１デバイス領域６における局所的な温度上昇を適切に抑制できる。
【0179】
各第２複合セル８２において、一方の第２トレンチ構造６１Ｂ側に配列された複数の第２チャネル領域７９Ｂ（第２ソース領域７７Ｂ）は、第１方向Ｘに他方の第２トレンチ構造６１Ｂ側に配列された複数の第２チャネル領域７９Ｂ（第２ソース領域７７Ｂ）の間の領域に対向していることが好ましい。この構造によれば、各第２複合セル８２における発熱起点を間引くことができる。これにより、各第２複合セル８２における局所的な温度上昇を抑制できる。
【0180】
この場合、各第２単位セル６０Ｂにおいて、一方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂは、対応する第２トレンチ構造６１Ｂを挟んで他方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂに対向していることが好ましい。各第２複合セル８２において、一対の第２トレンチ構造６１Ｂの間の領域に形成された複数の第２チャネル領域７９Ｂは、平面視において第２方向Ｙに互いにずれて配列されていることが好ましい。
【0181】
複数の第２チャネル領域７９Ｂは、各第１トレンチ構造６１Ａおよび各第２トレンチ構造６１Ｂのトレンチ間領域において、複数の第１チャネル領域７９Ａに対して第２方向Ｙにずれて配列されていることが好ましい。つまり、複数の第２チャネル領域７９Ｂは、トレンチ間領域において、第１方向Ｘに複数の第１コンタクト領域７８Ａの間の領域に対向していることが好ましい。これらの構造によれば、トレンチ間領域における発熱起点を間引くことができる。これにより、トレンチ間領域における局所的な温度上昇を抑制できる。
【0182】
各第２単位セル６０Ｂにおいて、一方の第２チャネルセル６２Ｂに形成された複数の第２コンタクト領域７８Ｂは、対応する第２トレンチ構造６１Ｂを挟んで他方の第２チャネルセル６２Ｂに形成された複数の第２コンタクト領域７８Ｂに対向していてもよい。各第２複合セル８２において、一方の第２トレンチ構造６１Ｂ側に配列された複数の第２コンタクト領域７８Ｂは、第１方向Ｘに他方の第２トレンチ構造６１Ｂ側に配列された複数の第２コンタクト領域７８Ｂの間の領域に対向していてもよい。むろん、各第２単位セル６０Ｂにおいて、一方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂは、対応する第２トレンチ構造６１Ｂを挟んで他方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂの間の領域に対向していてもよい。
【0183】
各第２複合セル８２において、一対の第２トレンチ構造６１Ｂの間の領域に形成された複数の第２コンタクト領域７８Ｂは、平面視において第２方向Ｙに互いにずれて配列されていてもよい。複数の第２コンタクト領域７８Ｂは、平面視において第１方向Ｘに複数の第２ソース領域７７Ｂに対向していてもよい。
【0184】
ｎ系統のメイントランジスタ８は、総チャネル割合ＲＴを有している。総チャネル割合ＲＴは、全てのチャネルセル６２の平面積に占める全てのチャネル領域７９の総平面積の割合である。各チャネル領域７９の平面積は、各ソース領域７７の平面積によって定義される。総チャネル割合ＲＴは、０％を超えて１００％未満の範囲で調整される。総チャネル割合ＲＴは、２５％以上７５％以下の範囲で調整されることが好ましい。
【0185】
総チャネル割合ＲＴは、ｎ個の系統トランジスタ９によってｎ個の系統チャネル割合ＲＳに分割される。２系統のメイントランジスタ８の総チャネル割合ＲＴは、第１系統トランジスタ９Ａの第１系統チャネル割合ＲＳＡおよび第２系統トランジスタ９Ｂの第２系統チャネル割合ＲＳＢの加算値（ＲＴ＝ＲＳＡ＋ＲＳＢ）からなる。第１系統チャネル割合ＲＳＡは、全てのチャネルセル６２の総平面積に占める全ての第１チャネル領域７９Ａの総平面積の割合である。第２系統チャネル割合ＲＳＢは、全てのチャネルセル６２の総平面積に占める全ての第２チャネル領域７９Ｂの総平面積の割合である。
【0186】
各第１チャネル領域７９Ａの平面積は各第１ソース領域７７Ａの平面積によって定義され、各第２チャネル領域７９Ｂの平面積は各第２ソース領域７７Ｂの平面積によって定義される。第１系統チャネル割合ＲＳＡは、第１ソース領域７７Ａおよび第１コンタクト領域７８Ａの配列パターンによって調整される。第２系統チャネル割合ＲＳＢは、第２ソース領域７７Ｂおよび第２コンタクト領域７８Ｂの配列パターンによって調整される。
【0187】
第１系統チャネル割合ＲＳＡは、複数の第１複合セル８１によって複数の第１チャネル割合ＲＣＡに分割される。第１チャネル割合ＲＣＡは、各第１複合セル８１において全てのチャネルセル６２の総平面積に占める複数の第１チャネル領域７９Ａの総平面積の割合である。第１系統チャネル割合ＲＳＡは、複数の第１チャネル割合ＲＣＡの加算値からなる。複数の第１複合セル８１は、互いに等しい第１チャネル割合ＲＣＡを有していることが好ましい。各第１単位トランジスタ１０Ａにおいて、複数の第１チャネル領域７９Ａは、単位面積当たりに互いに異なるまたは互いに等しい第１面積で形成されていてもよい。
【0188】
第２系統チャネル割合ＲＳＢは、複数の第２複合セル８２によって複数の第２チャネル割合ＲＣＢに分割される。第２チャネル割合ＲＣＢは、各第２複合セル８２において全てのチャネルセル６２の総平面積に占める複数の第２チャネル領域７９Ｂの総平面積の割合である。複数の第２複合セル８２は、複数の第２チャネル割合ＲＣＢの加算値からなる。複数の第２複合セル８２は、互いに等しい第２チャネル割合ＲＣＢを有していることが好ましい。各第２単位トランジスタ１０Ｂにおいて、複数の第２チャネル領域７９Ｂは、単位面積当たりに互いに異なるまたは互いに等しい第２面積で形成されていてもよい。第２面積は、単位面積当たりに複数の第１チャネル領域７９Ａの第１面積と等しくてもよいし、異なっていてもよい。
【0189】
第２系統チャネル割合ＲＳＢは、第１系統チャネル割合ＲＳＡとほぼ等しくてもよい（ＲＳＡ≒ＲＳＢ）。第２系統チャネル割合ＲＳＢは、第１系統チャネル割合ＲＳＡを超えていてもよい（ＲＳＡ＜ＲＳＢ）。第２系統チャネル割合ＲＳＢは、第１系統チャネル割合ＲＳＡ未満（ＲＳＢ＜ＲＳＡ）であってもよい。以下、図１７～図２０に第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの構成例を示す。
【0190】
図１７は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第１構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが５０％であり、第１系統チャネル割合ＲＳＡが２５％であり、第２系統チャネル割合ＲＳＢが２５％である。
【0191】
図１８は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第２構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが５０％であり、第１系統チャネル割合ＲＳＡが３７．５％であり、第２系統チャネル割合ＲＳＢが１２．５％である。
【0192】
図１９は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第３構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが３３％であり、第１系統チャネル割合ＲＳＡが２４．７％であり、第２系統チャネル割合ＲＳＢが８．３％である。
【0193】
図２０は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第４構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが２５％であり、第１系統チャネル割合ＲＳＡが１８．７％であり、第２系統チャネル割合ＲＳＢが６．３％である。
【0194】
図１０～図１６を再度参照して、メイントランジスタ８は、第１デバイス領域６において第１主面３に形成された複数対（この形態では１１対、計２２個）の第１トレンチ接続構造９０を含む。複数対の第１トレンチ接続構造９０は、第２方向Ｙに関して、対応する１つの第１複合セル８１を挟んで互いに対向する一方側（第１側面５Ａ側）の第１トレンチ接続構造９０および他方側（第２側面５Ｂ側）の第１トレンチ接続構造９０をそれぞれ含む。
【0195】
一方側の第１トレンチ接続構造９０は、平面視において複数（この形態では一対）の第１トレンチ構造６１Ａの第１端部６３同士をアーチ状に接続している。他方側の第１トレンチ接続構造９０は、平面視において複数（この形態では一対）の第１トレンチ構造６１Ａの第２端部６４同士をアーチ状に接続している。一対の第１トレンチ接続構造９０は、１つの第１複合セル８１を構成する複数（この形態では一対）の第１トレンチ構造６１Ａと１つの環状トレンチ構造を構成している。
【0196】
他方側の第１トレンチ接続構造９０は、第１トレンチ構造６１Ａの第２端部６４に接続されている点を除き、一方側の第１トレンチ接続構造９０と同様の構造を有している。以下、１つの一方側の第１トレンチ接続構造９０の構成について説明し、他方側の第１トレンチ接続構造９０の構成についての説明は省略される。
【0197】
一方側の第１トレンチ接続構造９０は、第１方向Ｘに延びる第１部分９０Ａおよび第２方向Ｙに延びる複数（この形態では一対）の第２部分９０Ｂを有している。第１部分９０Ａは、平面視において複数の第１端部６３に対向している。複数の第２部分９０Ｂは、第１部分９０Ａから複数の第１端部６３に向けて延び、当該複数の第１端部６３に接続されている。
【0198】
一方側の第１トレンチ接続構造９０は、接続幅ＷＣおよび接続深さＤＣを有している。接続幅ＷＣは、第１トレンチ接続構造９０が延びる方向に直交する方向の幅である。接続幅ＷＣは、トレンチ構造６１のトレンチ幅Ｗとほぼ等しい（ＷＣ≒Ｗ）ことが好ましい。接続深さＤＣは、トレンチ構造６１のトレンチ深さＤとほぼ等しい（ＤＣ≒Ｄ）ことが好ましい。第１トレンチ接続構造９０のアスペクト比ＤＣ／ＷＣは、トレンチ構造６１のアスペクト比Ｄ／Ｗとほぼ等しい（ＤＣ／ＷＣ≒Ｄ／Ｗ）ことが好ましい。第１トレンチ接続構造９０の底壁は、第２半導体領域５２の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。なお、接続幅ＷＣおよび接続深さＤＣは、後述するプラグ電極１９５のスペースを確保する目的で、それぞれ、トレンチ幅Ｗおよびトレンチ深さＤよりも大きくてもよい。つまり、ＷＣ＞ＷかつＤＣ＞Ｄであってもよい。
【0199】
一方側の第１トレンチ接続構造９０は、第１接続トレンチ９１、第１接続絶縁膜９２、第１接続電極９３および第１キャップ絶縁膜９４を含むシングル電極構造を有している。第１接続トレンチ９１は、平面視において複数の第１トレンチ７１Ａの第１端部６３に連通するようにアーチ状に延び、第１主面３から第２主面４に向けて掘り下がっている。第１接続トレンチ９１は、第１トレンチ接続構造９０の第１部分９０Ａおよび第２部分９０Ｂを区画している。第１接続トレンチ９１は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
【0200】
第１接続トレンチ９１は、側壁および底壁を含む。第１接続トレンチ９１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第１接続トレンチ９１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第１接続トレンチ９１の底壁角部は、湾曲状に形成されていることが好ましい。第１接続トレンチ９１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。第１接続トレンチ９１の側壁および底壁は、第１トレンチ７１Ａの側壁および底壁に滑らかに接続されている。
【0201】
第１接続絶縁膜９２は、第１接続トレンチ９１の壁面に形成されている。第１接続絶縁膜９２は、具体的には、第１接続トレンチ９１の壁面の全域に膜状に形成され、第１接続トレンチ９１内においてリセス空間を区画している。第１接続絶縁膜９２は、第１接続トレンチ９１の第１部分９０Ａにおいて第１方向Ｘに延びている。第１接続絶縁膜９２は、第１接続トレンチ９１の第２部分９０Ｂにおいて第２方向Ｙに延びている。第１接続絶縁膜９２は、第１接続トレンチ９１および第１トレンチ７１Ａの連通部において第１上絶縁膜７２Ａおよび第１下絶縁膜７３Ａに接続されている。第１接続絶縁膜９２は、酸化シリコン膜を含む。第１接続絶縁膜９２は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0202】
第１接続絶縁膜９２は、第３厚さＴ３を有している。第３厚さＴ３は、第１接続トレンチ９１の壁面の法線方向に沿う厚さである。第３厚さＴ３は、第１上絶縁膜７２Ａの第１厚さＴ１を超えている（Ｔ１＜Ｔ３）。第３厚さＴ３は、下絶縁膜７３の第２厚さＴ２とほぼ等しくてもよい（Ｔ２≒Ｔ３）。第３厚さＴ３は、分離絶縁膜５５の分離厚さＴＩとほぼ等しくてもよい（Ｔ３≒ＴＩ）。第３厚さＴ３は、０．１μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。第１接続絶縁膜９２において、第１接続トレンチ９１の底壁を被覆する部分の厚さは、第１接続トレンチ９１の側壁を被覆する部分の厚さ未満であってもよい。
【0203】
第１接続電極９３は、第１接続絶縁膜９２を挟んで第１接続トレンチ９１に一体物として埋設されている。第１接続電極９３は、この形態では、導電性ポリシリコンを含む。第１接続電極９３は、第１接続トレンチ９１の第１部分９０Ａにおいて第１方向Ｘに延びている。第１接続電極９３は、第１接続トレンチ９１の第２部分９０Ｂにおいて第２方向Ｙに延びている。第１接続電極９３は、第１接続トレンチ９１および第１トレンチ７１Ａの連通部において第１下電極７５Ａに接続されている。
【0204】
第１接続電極９３は、第１中間絶縁膜７６Ａを挟んで第１上電極７４Ａから電気的に絶縁されている。つまり、第１接続電極９３は、第１下電極７５Ａにおいて第１接続絶縁膜９２および第１中間絶縁膜７６Ａを挟んで第１トレンチ７１Ａから第１接続トレンチ９１に引き出された引き出し部からなる。第１ゲート信号Ｇ１は、第１接続電極９３を介して第１下電極７５Ａに伝達される。つまり、同一の第１ゲート信号Ｇ１が、第１上電極７４Ａと同時に第１接続電極９３に印加される。
【0205】
第１接続電極９３は、第１接続トレンチ９１から露出する電極面（第１接続電極面）を有している。第１接続電極９３の電極面は、第１接続トレンチ９１の底壁に向けて湾曲状に窪んでいてもよい。第１接続電極９３の電極面は、第１接続トレンチ９１の深さ方向に関して、トレンチ構造６１の上電極７４の電極面の深さ位置よりも第１主面３側に位置（突出）していることが好ましい。第１接続電極９３の電極面は、第１主面３から第１接続トレンチ９１の底壁に０Å以上２０００Å未満の間隔を空けていることが好ましい。第１接続電極９３の電極面は、第１主面３から第１接続トレンチ９１の底壁に１０００Å未満の間隔を空けていることが特に好ましい。
【0206】
なお、図１４および図１５では、第１接続電極９３の電極面の全体が第１主面３よりも下方に位置しているが、第１接続電極９３の電極面は、第１主面３よりも上方に位置する部分を有していてもよい。たとえば、第１接続電極９３が第１主面３よりも上方に延びる突出部を有しており、当該突出部に前述の湾曲状に窪んだ電極面を有していてよい。
【0207】
第１キャップ絶縁膜９４は、第１接続トレンチ９１内において第１接続電極９３の電極面を膜状に被覆している。第１キャップ絶縁膜９４は、第１接続電極９３が他の電極と短絡することを抑制する。第１キャップ絶縁膜９４は、第１接続絶縁膜９２に連なっている。第１キャップ絶縁膜９４は、酸化シリコン膜を含むことが好ましい。第１キャップ絶縁膜９４は、第１接続電極９３の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、第１キャップ絶縁膜９４はポリシリコンの酸化物を含み、第１接続絶縁膜９２はシリコン単結晶の酸化物を含むことが好ましい。
【0208】
メイントランジスタ８は、第１デバイス領域６において第１主面３に形成された複数対（この形態では１１対、計２２個）の第２トレンチ接続構造１００を含む。複数対の第２トレンチ接続構造１００は、第２方向Ｙに関して、対応する１つの第２複合セル８２を挟んで互いに対向する一方側（第１側面５Ａ側）の第２トレンチ接続構造１００および他方側（第２側面５Ｂ側）の第２トレンチ接続構造１００をそれぞれ含む。
【0209】
一方側の第２トレンチ接続構造１００は、平面視において複数（この形態では一対）の第２トレンチ構造６１Ｂの第１端部６３同士をアーチ状に接続している。他方側の第２トレンチ接続構造１００は、平面視において複数（この形態では一対）の第２トレンチ構造６１Ｂの第２端部６４同士をアーチ状に接続している。一対の第２トレンチ接続構造１００は、１つの第２複合セル８２を構成する複数（この形態では一対）の第２トレンチ構造６１Ｂと１つの環状トレンチ構造を構成している。
【0210】
他方側の第２トレンチ接続構造１００は、第２トレンチ構造６１Ｂの第２端部６４に接続されている点を除き、一方側の第２トレンチ接続構造１００と同様の構造を有している。以下、１つの一方側の第２トレンチ接続構造１００の構成について説明し、他方側の第２トレンチ接続構造１００の構成についての説明は省略される。
【0211】
一方側の第２トレンチ接続構造１００は、第１方向Ｘに延びる第１部分１００Ａおよび第２方向Ｙに延びる複数（この形態では一対）の第２部分１００Ｂを有している。第１部分１００Ａは、平面視において複数の第１端部６３に対向している。複数の第２部分１００Ｂは、第１部分１００Ａから複数の第１端部６３に向けて延び、当該複数の第１端部６３に接続されている。一方側の第２トレンチ接続構造１００は、各第１トレンチ接続構造９０と同様に、接続幅ＷＣおよび接続深さＤＣを有している。
【0212】
一方側の第２トレンチ接続構造１００は、第２接続トレンチ１０１、第２接続絶縁膜１０２、第２接続電極１０３および第２キャップ絶縁膜１０４を含むシングル電極構造を有している。第２接続トレンチ１０１は、平面視において一対の第２トレンチ７１Ｂの第１端部６３に連通するようにアーチ状に延び、第１主面３から第２主面４に向けて掘り下がっている。第２接続トレンチ１０１は、第２トレンチ接続構造１００の第１部分１００Ａおよび第２部分１００Ｂを区画している。第２接続トレンチ１０１は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
【0213】
第２接続トレンチ１０１は、側壁および底壁を含む。第２接続トレンチ１０１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第２接続トレンチ１０１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第２接続トレンチ１０１の底壁角部は、湾曲状に形成されていることが好ましい。第２接続トレンチ１０１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。第２接続トレンチ１０１の側壁および底壁は、第２トレンチ７１Ｂの側壁および底壁に滑らかに接続されている。
【0214】
第２接続絶縁膜１０２は、第２接続トレンチ１０１の壁面に形成されている。第２接続絶縁膜１０２は、具体的には、第２接続トレンチ１０１の壁面の全域に膜状に形成され、第２接続トレンチ１０１内においてリセス空間を区画している。第２接続絶縁膜１０２は、第２接続トレンチ１０１の第１部分１００Ａにおいて第１方向Ｘに延びている。第２接続絶縁膜１０２は、第２接続トレンチ１０１の第２部分１００Ｂにおいて第２方向Ｙに延びている。第２接続絶縁膜１０２は、酸化シリコン膜を含む。第２接続絶縁膜１０２は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２接続絶縁膜１０２は、第１接続絶縁膜９２と同様に、第３厚さＴ３を有している。
【0215】
第２接続電極１０３は、第２接続絶縁膜１０２を挟んで第２接続トレンチ１０１に一体物として埋設されている。第２接続電極１０３は、この形態では、導電性ポリシリコンを含む。第２接続電極１０３は、第２接続トレンチ１０１の第１部分１００Ａにおいて第１方向Ｘに延びている。第２接続電極１０３は、第２接続トレンチ１０１の第２部分１００Ｂにおいて第２方向Ｙに延びている。第２接続電極１０３は、第２接続トレンチ１０１および第２トレンチ７１Ｂの連通部において第２下電極７５Ｂに接続されている。
【0216】
第２接続電極１０３は、第２中間絶縁膜７６Ｂを挟んで第２上電極７４Ｂから電気的に絶縁されている。つまり、第２接続電極１０３は、第２下電極７５Ｂにおいて第２接続絶縁膜１０２および第２中間絶縁膜７６Ｂを挟んで第２トレンチ７１Ｂから第２接続トレンチ１０１に引き出された引き出し部からなる。第２ゲート信号Ｇ２は、第２接続電極１０３を介して第２下電極７５Ｂに伝達される。つまり、同一の第２ゲート信号Ｇ２が、第２上電極７４Ｂと同時に第２接続電極１０３に印加される。
【0217】
第２接続電極１０３は、第２接続トレンチ１０１から露出する電極面（第２接続電極面）を有している。第２接続電極１０３の電極面は、第２接続トレンチ１０１の底壁に向けて湾曲状に窪んでいてもよい。第２接続電極１０３の電極面は、第２接続トレンチ１０１の深さ方向に関して、トレンチ構造６１の上電極７４の電極面の深さ位置よりも第１主面３側に位置（突出）していることが好ましい。第２接続電極１０３の電極面は、第１主面３から第２接続トレンチ１０１の底壁に０Å以上２０００Å未満の間隔を空けていることが好ましい。第２接続電極１０３の電極面は、第１主面３から第２接続トレンチ１０１の底壁に１０００Å未満の間隔を空けていることが特に好ましい。
【0218】
第２キャップ絶縁膜１０４は、第２接続トレンチ１０１内において第２接続電極１０３の電極面（第２接続電極面）を膜状に被覆している。第２キャップ絶縁膜１０４は、第２接続電極１０３が他の電極と短絡することを抑制する。第２キャップ絶縁膜１０４は、第２接続絶縁膜１０２に連なっている。第２キャップ絶縁膜１０４は、酸化シリコン膜を含むことが好ましい。第２キャップ絶縁膜１０４は、第２接続電極１０３の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、第２キャップ絶縁膜１０４はポリシリコンの酸化物を含み、第２接続絶縁膜１０２はシリコン単結晶の酸化物を含むことが好ましい。
【0219】
半導体装置１は、層間絶縁層１９内に配置されたメインソース配線１９８を含む。メインソース配線１９８は、ソース端子２３、トレンチ分離構造５３および複数のチャネルセル６２に電気的に接続されている。具体的には、図１３、図１５および図１６を参照して、メインソース配線１９８は、層間絶縁層１９内に配置された複数のプラグ電極１９１を介してトレンチ分離構造５３の分離電極５３に接続されている。図１３を参照して、メインソース配線１９８は、層間絶縁層１９内に配置されたプラグ電極１９３を介してチャネルセル６２のソース領域７７およびコンタクト領域７８に接続されている。
【0220】
半導体装置１は、層間絶縁層１９内に配置された第１メインゲート配線２０Ａを含む。第１メインゲート配線２０Ａは、第１トレンチ構造６１Ａに電気的に接続されている。具体的には、図１５を参照して、第１メインゲート配線２０Ａは、層間絶縁層１９内に配置されたプラグ電極１９２およびプラグ電極１９５を介して、第１トレンチ構造６１Ａの第１上電極７４Ａおよび第１下電極７５Ａにそれぞれ接続されている。
【0221】
半導体装置１は、層間絶縁層１９内に配置された第２メインゲート配線２０Ｂを含む。第２メインゲート配線２０Ｂは、第２トレンチ構造６１Ｂに電気的に接続されている。具体的には、図１６を参照して、第２メインゲート配線２０Ｂは、層間絶縁層１９内に配置されたプラグ電極１９２およびプラグ電極１９５を介して、第２トレンチ構造６１Ｂの第２上電極７４Ｂおよび第２下電極７５Ｂにそれぞれ接続されている。
【0222】
図２１は、メイントランジスタ８とモニタトランジスタ１１とを分離するための分離部１６１の近傍を示す、半導体装置１の断面斜視図である。明瞭化のため、図２１では、モニタトランジスタ１１の領域にクロスハッチングを付している。
【0223】
図２１を参照して、半導体装置１は、第１デバイス領域６の第１主面３に形成されたモニタトランジスタ１１を含む。モニタトランジスタ１１は、第１デバイス領域６の第１主面３においてメイントランジスタ８と集約して形成されている。モニタトランジスタ１１は、トレンチ分離構造５３（図１０を参照）から間隔を空けて第１デバイス領域６の内方部に形成されている。モニタトランジスタ１１は、平面視において複数の単位トランジスタ１０によって第１方向Ｘから挟み込まれるように配置されていることが好ましい。
【0224】
メイントランジスタ８およびモニタトランジスタ１１は、この形態では、前述した同じ構造のチャネルセル６２を有している。たとえば、メイントランジスタ８のチャネルセル６２が「メイン側チャネルセル」と称され、モニタトランジスタ１１のチャネルセル６２が「モニタ側チャネルセル」と称されてもよい。さらに、図２１では省略するが、メイントランジスタ８のソース領域７７およびコンタクト領域７８は、それぞれ、「メイン側ソース領域」および「メイン側コンタクト領域」と称されてもよい。モニタトランジスタ１１のソース領域７７およびコンタクト領域７８は、それぞれ、「モニタ側ソース領域」および「モニタ側コンタクト領域」と称されてもよい。
【0225】
メイントランジスタ８とモニタトランジスタ１１とは、分離部１６１により電気的に分離されている。分離部１６１は、隣り合うトレンチ構造６１に挟まれたゲートスペース１６２に選択的に形成されたｎ型の不純物領域からなる。第２方向Ｙに沿って延びる帯状のゲートスペース１６２の途中部が、ｎ型不純物領域（分離部１６１）により分断されている。これにより、ゲートスペース１６２に形成されたｐ型のボディ領域５８が、メインボディ領域１６３と、モニタボディ領域１６４とに分離されている。メインボディ領域１６３およびモニタボディ領域１６４の表層部にはそれぞれ、前述のソース領域７７およびコンタクト領域７８が形成されているが、図２１では省略している。
【0226】
ここで図１０を参照して、分離部１６１は、第２方向Ｙにおいて離れた一対の分離部１６１を含む。一対の分離部１６１で挟まれたボディ領域５８が、モニタトランジスタ１１用のモニタボディ領域１６４である。各分離部１６１を隔ててモニタボディ領域１６４の反対側のボディ領域５８が、メイントランジスタ８用のメインボディ領域１６３である。
【0227】
図２１を参照して、分離部１６１上には、フィールド絶縁膜１８１が形成されている。フィールド絶縁膜１８１は、分離部１６１を被覆している。フィールド絶縁膜１８１が、ボディ領域５８を被覆する主面絶縁膜１８３よりも厚いので、分離部１６１の上方領域には、法線方向Ｚにおいてボディ領域５８の上方領域に対して選択的に隆起した絶縁構造１６５（この形態では、フィールド絶縁膜１８１）が形成されている。この形態では、絶縁構造１６５は、第２方向Ｙに沿って延びる帯状のゲートスペース１６２において、互いに間隔を空けて一対形成されている。
【0228】
【0229】
図２２は、分離部１６１の近傍の平面構造を示す模式的な平面図であって、図１０の一点鎖線XXIIで囲まれた部分を示している。図２２では、図１０の一対の分離部１６１のうちの一方の分離部１６１の構造が示されているが、他方の分離部１６１の構造も同じ構造である。図２２では、分離部１６１の占有領域が、グレー領域で示されている。
【0230】
図２２を参照して、分離部１６１は、所定の幾何学形状を有する分離パターン１６６の領域内に形成されている。分離パターン１６６は、第１方向Ｙにおいて、複数の単位トランジスタ１０Ａ，１０Ｂに跨って形成されている。たとえば、平面視において、分離パターン１６６が複数の単位トランジスタ１０Ａ，１０Ｂを横切って形成されている。分離パターン１６６の形状は特に制限されず、三角形状、四角形状、円形状等のいずれであってもよい。
【0231】
この形態では、分離パターン１６６は、四角形状の仮想線により形成されている。分離パターン１６６が四角形状であれば、第２方向Ｙにおいてストライプ状に配列された複数の分離部１６１の長さを統一できるので、複数のモニタトランジスタ１１の単位セルの長さを統一することができる。その結果、複数のモニタトランジスタ１１に特性のばらつきが生じることを抑制することができる。四角形状の分離パターン１６６は、第１～第４周縁１６６Ａ～１６６Ｄを有している。第１～第４周縁１６６Ａ～１６６Ｄは、第１周縁１６６Ａ、第２周縁１６６Ｂ、第３周縁１６６Ｃおよび第４周縁１６６Ｄを含む。第１周縁１６６Ａおよび第２周縁１６６Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３周縁１６６Ｃおよび第４周縁１６６Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
【0232】
分離部１６１は、分離パターン１６６で囲まれた領域のゲートスペース１６２に選択的に形成されている。この形態では、一対の第１トレンチ構造６１Ａで挟まれたゲートスペース１６２、および一対の第２トレンチ構造６１Ｂで挟まれたゲートスペース１６２のそれぞれに分離部１６１が形成されている。これにより、モニタトランジスタ１１は、第１系統トランジスタ９Ａ（第１単位トランジスタ１０Ａ）に対応する第１系統モニタトランジスタ１２Ａと、第２系統トランジスタ９Ｂ（第２単位トランジスタ１０Ｂ）に対応する第２系統モニタトランジスタ１２Ｂとを含む。
【0233】
分離部１６１は、第１系統トランジスタ９Ａと第１系統モニタトランジスタ１２Ａとを電気的に分離する第１分離部１６１Ａと、第２系統トランジスタ９Ｂと第２系統モニタトランジスタ１２Ｂとを電気的に分離する第２分離部１６１Ｂとを含んでいてもよい。これにより、第１系統トランジスタ９Ａの第１単位トランジスタ１０Ａの一部が、第１系統モニタトランジスタ１２Ａの第１単位トランジスタ１０Ａとして絶縁分離され、第２系統トランジスタ９Ｂの第２単位トランジスタ１０Ｂの一部が、第２系統モニタトランジスタ１２Ｂの第２単位トランジスタ１０Ｂとして絶縁分離されている。
【0234】
トレンチ構造６１は、第１ゲート構造１６７と、第２ゲート構造１６８とを含む。第１ゲート構造１６７および第２ゲート構造１６８は、それぞれ、図２２の紙面右側に示すように、互いに独立したトレンチ構造６１の所定区間である。第１ゲート構造１６７が、第１方向Ｘにおいてメインボディ領域１６３およびモニタボディ領域１６４に隣接する区間である。第２ゲート構造１６８が、第１方向Ｘにおいて分離部１６１に隣接する区間である。言い換えれば、第１方向Ｘにおいて一対の第１ゲート構造１６７で挟まれた領域が、メインボディ領域１６３またはモニタボディ領域１６４であり、第１方向Ｘにおいて一対の第２ゲート構造１６８で挟まれた領域が、分離部１６１であってもよい。
【0235】
図２３は、分離部１６１の近傍の平面構造を示す模式的な平面図であって、メイントランジスタ８およびモニタトランジスタ１１用の配線層１８５の平面形状を示している。図２４は、図２３の配線層１８５を透視して示す図である。図２４では、配線層１８５で覆われた半導体装置１の内部構造が破線で示されている。図２３および図２４では、分離部１６１の占有領域が、グレー領域で示されている。
【0236】
図２５は、図２４に示すXXV-XXV線に沿う断面図である。図２６は、図２４に示すXXVI-XXVI線に沿う断面図である。図２７は、図２４に示すXXVII-XXVII線に沿う断面図である。図２８は、図２４に示すXXVIII-XXVIII線に沿う断面図である。図２９は、図２４に示すXXIX-XXIX線に沿う断面図である。
【0237】
図２５、図２６および図２９を参照して、分離部１６１は、第２半導体領域５２の一部により形成されている。この形態では、分離部１６１は、ゲートスペース１６２を形成するメサ部１６９において、第２主面４側から第１主面３に向かってボディ領域５８を選択的に貫通している。メサ部１６９は、隣り合うトレンチ構造６１により挟まれて区画された、半導体チップ２のストライプ状の凸構造である。
【0238】
分離部１６１は、たとえば、第２半導体領域５２にイオン注入によりボディ領域５８を形成する際、分離部１６１を形成すべき領域をレジストで被覆することにより形成することができる。レジストで被覆されていた領域が第２半導体領域５２として残るため、当該第２半導体領域５２を分離部１６１として利用することができる。
【0239】
図２９を参照して、たとえば、第２半導体領域５２は、半導体チップ２の全体にわたって形成され、ボディ領域５８の底部よりも第２主面４側のベース領域１７０と、メサ部１６９においてベース領域１７０から第１主面３まで選択的に突出した突出部１７１とを一体的に含んでいてもよい。この場合、第２半導体領域５２の突出部１７１が、分離部１６１であってもよい。
【0240】
図２５～図２８を参照して、第１ゲート構造１６７は、前述のトレンチ７１、上絶縁膜７２、下絶縁膜７３、上電極７４、下電極７５および中間絶縁膜７６を含むマルチ電極構造を有している。メイントランジスタ８側の第１ゲート構造１６７の上電極７４が、出力電流ＩＯを制御する。モニタトランジスタ１１側の第１ゲート構造１６７の上電極７４が、出力モニタ電流ＩＯＭを制御する。
【0241】
図２２～図２４および図２８に示すように、メイントランジスタ８側の第１ゲート構造１６７の上電極７４は、第２ゲート構造１６８の介在により、モニタトランジスタ１１側の第１ゲート構造１６７の上電極７４から電気的に分離されている。
【0242】
第１ゲート構造１６７は、大部分において第１方向Ｘにおいてメインボディ領域１６３およびモニタボディ領域１６４に隣接しているが、部分的に分離部１６１に隣接していてもよい。この形態では、図２２および図２８を参照して、第１ゲート構造１６７は、メインボディ領域１６３およびモニタボディ領域１６４と分離部１６１との境界部１７２を第２方向Ｙに沿って横切り、境界部１７２の近傍にもさらに形成されていてもよい。境界部１７２は、分離パターン１６６の第１周縁１６６Ａおよび第２周縁１６６Ｂから第１方向Ｘ沿って延びる延長部であってもよい。
【0243】
図２８を参照して、第１ゲート構造１６７の上電極７４は、境界部１７２を横切って第２ゲート構造１６８に向かうにしたがって、連続的に減少する厚さを有している。たとえば、上電極７４の底部１７３は、境界部１７２の近傍の端部において、第２ゲート構造１６８に向かって上り傾斜する傾斜部１７４を有していてもよい。傾斜部１７４は、第２主面４側に向かって膨らむ断面円弧状であってもよい。
【0244】
図２８を参照して、この形態では、第１ゲート構造１６７の上電極７４は、境界部１７２に対してメインボディ領域１６３側およびモニタボディ領域１６４側の上電極１７５と、境界部１７２に対して分離部１６１側の上電極１７６とを一体的に含んでいてもよい。分離部１６１側の上電極１７６は、メインボディ領域１６３側およびモニタボディ領域１６４側の上電極１７５よりも薄く形成されている。たとえば、上電極１７５の厚さＴＥ１が５０００Å以上２００００Å以下であることが好ましく、具体的には、１１０００Å程度が好ましい。
【0245】
【0246】
内壁絶縁膜１７７は、トレンチ７１の内壁に形成されている。内壁絶縁膜１７７は、具体的には、トレンチ７１の内壁の全域に膜状に形成され、トレンチ７１内においてリセス空間を区画している。内壁絶縁膜１７７は、酸化シリコン膜を含むことが好ましい。内壁絶縁膜１７７は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0247】
内壁絶縁膜１７７は、図１３～図１６に示す分離絶縁膜５５と同じ厚さＴＩを有している。厚さＴＩは、０．１μｍ以上１μｍ以下であってもよい。厚さＴＩは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。内壁絶縁膜１７７において、トレンチ７１の底壁を被覆する部分の厚さは、トレンチ７１の側壁を被覆する部分の厚さ未満であってもよい。
【0248】
図２５および図２６を参照して、内壁絶縁膜１７７は、第１主面３においてフィールド絶縁膜１８１と一体的に形成されている。これにより、内壁絶縁膜１７７およびフィールド絶縁膜１８１は、メサ部１６９の頂部の角部を被覆する一体的な耐圧絶縁膜を形成している。この形態では、分離部１６１が第１半導体領域５１と同電位に固定され、比較的高電位になる。そのため、分離部１６１が形成されたメサ部１６９の頂部の角部を内壁絶縁膜１７７およびフィールド絶縁膜１８１のような厚い絶縁膜で被覆することにより、耐圧を向上させることができる。
【0249】
単一電極１７８は、内壁絶縁膜１７７を挟んでトレンチ７１に一体物（integrated member）として埋設されている。単一電極１７８は、この形態では、導電性ポリシリコンを含む。単一電極１７８は、トレンチ７１の底部から上部まで埋設されており、トレンチ７１の下部において、第１ゲート構造１６７の下電極７５に導通している。
【0250】
この形態では、図２８に示すように、単一電極１７８は、第２方向Ｙに沿って第１ゲート構造１６７および第２ゲート構造１６８に跨って埋設された下電極７５の一部として形成されていてもよい。たとえば、下電極７５は、第２方向Ｙに沿ってトレンチ７１の全体に埋設されたベース電極部１７９、分離部１６１に隣接する区間において、ベース電極部１７９から第１主面３まで選択的に突出した電極突出部１８０とを一体的に含んでいてもよい。この場合、ベース電極部１７９および電極突出部１８０の一体構造物が、単一電極１７８であってもよい。
【0251】
【0252】
このように、第２ゲート構造１６８が、トレンチ分離構造５３と同じシングル電極構造であるため、トレンチ分離構造５３の形成工程に倣って、第２ゲート構造１６８を安定的に形成することができる。
【0253】
たとえば、第１ゲート構造１６７のマルチ電極構造は、トレンチ７１に満たされたポリシリコンを途中まで掘り下げた後、中間絶縁膜７６および上電極７４を形成することにより得られる。この際、第２ゲート構造１６８がマルチ電極構造であると、第１ゲート構造１６７の上絶縁膜７２の形成前のエッチング時に、レジストと第２ゲート構造１６８の内壁絶縁膜１７７およびフィールド絶縁膜１８１との密着性が低下する場合がある。前述のポリシリコンを掘り下げるエッチングの際に、内壁絶縁膜１７７およびフィールド絶縁膜１８１の表面の状態が変化するためである。その結果、エッチング液が第２ゲート構造１６８のトレンチ７１に浸入し、内壁絶縁膜１７７およびフィールド絶縁膜１８１が部分的に削られる場合がある。
【0254】
これに対し、第２ゲート構造１６８がシングル電極構造であれば、分離パターン１６６周辺で表面状態の変化は起きないため、レジストの密着性の低下を抑制することできる。よって、第２ゲート構造１６８を安定的に形成することができる。
【0255】
図２２を参照して、第１ゲート構造１６７は、境界部１７２の近傍に幅縮小部１８４を有していてもよい。幅縮小部１８４は、平面視において、第２方向Ｙにおける分離パターン１６６の内側に向かって、第１ゲート構造１６７の幅が減少するテーパ形状を有している。幅縮小部１８４により、相対的に広い幅を有する第１ゲート構造１６７の上電極７４から、上電極７４よりも相対的に狭い幅を有する第２ゲート構造１６８の単一電極１７８へ向かって、ゲート電極の幅は連続的に減少する。これにより、第１ゲート構造１６７から第２ゲート構造１６８に向かってゲート電極の幅が段階的に減少する場合に比べて、第１ゲート構造１６７から第２ゲート構造１６８へと緩やかな傾斜面で移行させることができる。その結果、第１ゲート構造１６７と第２ゲート構造１６８との境界部での電界集中を抑制することができる。
【0256】
図２３～図２９を参照して、層間絶縁層１９内には、配線層１８５が形成されている。配線層１８５は、前述のメインソース配線１９８の他に、モニタソース配線１８６と、ブリッジゲート配線１８７とを含んでいてもよい。
【0257】
モニタソース配線１８６は、層間絶縁層１９に埋設されたモニタプラグ電極１８８を介して、モニタトランジスタ１１のソース領域７７およびコンタクト領域７８に接続されている。モニタソース配線１８６は、前述の過電流保護回路１７に電気的に接続されている。
【0258】
図２３および図２４を参照して、メインソース配線１９８およびモニタソース配線１８６は、分離部１６１の上方に、ブリッジゲート配線１８７用の配線層形成領域１９０を区画している。平面視において、分離部１６１は、メインソース配線１９８およびモニタソース配線１８６により四方を取り囲まれている。
【0259】
ブリッジゲート配線１８７は、配線層形成領域１９０に配置されている。ブリッジゲート配線１８７は、第２方向Ｙにおいて分離部１６１を横切り、メインボディ領域１６３側の第１ゲート構造１６７の上電極７４と、モニタボディ領域１６４側の第１ゲート構造１６７の上電極７４とを接続している。
【0260】
図２８を参照して、ブリッジゲート配線１８７は、層間絶縁層１９に埋設されたゲートプラグ電極１８９を介して、各上電極７４に接続されている。ブリッジゲート配線１８７は、分離部１６１の上方領域を横切るように、メイン側のゲートプラグ電極１８９からモニタ側のゲートプラグ電極１８９まで第２方向Ｙに沿って延びている。これにより、第２ゲート構造１６８によりメイン側の上電極７４から電気的に分離されたモニタ側の上電極７４へも、ブリッジゲート配線１８７を介して電圧を印加することができる。
【0261】
ブリッジゲート配線１８７は、この形態では、第１ゲート配線１８７Ａと、第２ゲート配線１８７Ｂとを含む。第１ゲート配線１８７Ａは、第１トレンチ構造６１Ａの上電極７４Ａのメイン側とモニタ側とを接続する。第２ゲート配線１８７Ｂは、第２トレンチ構造６１Ｂの上電極７４Ｂのメイン側とモニタ側とを接続する。
【0262】
第１ゲート配線１８７Ａおよび第２ゲート配線１８７Ｂは、それぞれ、一対の第１トレンチ構造６１Ａおよび一対の第２トレンチ構造６１Ｂに１つずつ独立して形成されている。これにより、第１系統モニタトランジスタ１２Ａおよび第２系統モニタトランジスタ１２Ｂのモニタ電流を互いに独立して制御することができる。
【0263】
【0264】
サンプル１およびサンプル２は、メイントランジスタ８とモニタトランジスタ１１との分離方法が互いに異なっている。サンプル１は、前述と同様に、ｎ型不純物領域からなる分離部１６１によって分離する方式を採用している。サンプル２は、分離部１６１の代わりに、ストライプ状のトレンチ構造６１を横切る梯子状のトレンチを形成することによって分離する方式を採用している。また、サンプル３は、モニタトランジスタ１１に限らず、メイントランジスタ８の電流を監視する素子自体を備えていない半導体装置である。
【0265】
図３０のサンプル１のグラフとサンプル２のグラフとを比較すると、サンプル２に比べてサンプル１の方が、より高い電圧でブレイクダウンしていることが分かる。したがって、前述の分離部１６１によりモニタトランジスタ１１を分離する方式により、耐圧の低下を抑制することができる。また、サンプル２では、サンプル３に比べて耐圧が低下しているが、サンプル１では、サンプル３からの耐圧を抑制でき、サンプル３と同等の耐圧を達成することができる。
【0266】
モニタトランジスタ１１は、メイントランジスタ８と共に単一の第１デバイス領域６に集約して形成されている。これにより、モニタ精度を向上させることができる。たとえば、第１デバイス領域６の外側にメイントランジスタ８から独立した構造を有するモニタトランジスタでは、モニタ精度に影響を与える様々な構造が組み込まれる。これに対し、この形態では、モニタトランジスタ１１と同じトランジスタ構造を採用されているので、モニタ精度を改善することができる。また、第１デバイス領域６の一部を使用するので、素子面積の縮小化に貢献することもできる。
【0267】
【0268】
図３１および図３２では、分離部１６１は、第２半導体領域５２よりも高いｎ型不純物濃度を有する高濃度領域１９９を含む。より具体的には、分離部１６１は、ボディ領域５８に接する第２半導体領域５２の一部により形成されたベース領域２００と、ベース領域２００に選択的に形成された高濃度領域１９９とを含む。高濃度領域１９９は、ボディ領域５８から離れていてもよい。高濃度領域１９９は、たとえば、ベース領域２００をボディ領域５８に形成した後、ベース領域２００にｎ型不純物を選択的に注入することにより形成できる。
【0269】
この形態によれば、メインボディ領域１６３とモニタボディ領域１６４との間に高濃度領域１９９が介在することにより、メインボディ領域１６３とモニタボディ領域１６４との間を、より確実に電気的に分離することができる。これにより、メイントランジスタ８とモニタトランジスタ１１との間に高い耐圧を確保することができる。
【0270】
【0271】
図３３および図３４では、分離部１６１は、分離パターン１６６の内側全体が高濃度領域２０１により形成されている。高濃度領域２０１は、第２半導体領域５２よりも高いｎ型不純物濃度を有する領域である。高濃度領域２０１は、周囲全体にわたってボディ領域５８に接している。
【0272】
高濃度領域２０１は、たとえば、半導体チップ２の第１主面３の全体にボディ領域５８を形成した後、高濃度領域２０１を形成すべき領域のみに開口を有するレジストを介して当該ボディ領域５８にｎ型不純物を選択的に注入することにより形成できる。高濃度領域２０１の濃度がボディ領域５８よりも高いので、アニール処理により、ボディ領域５８のｐ型がｎ型に置き換えられて分離部１６１（高濃度領域２０１）が形成される。
【0273】
この形態によれば、ラフレイヤーとして扱われるボディ領域５８のパターン制御によって分離部１６１が形成されるのではなく、クリティカルレイヤーとして扱われるｎ型不純物領域のパターン制御によって、分離部１６１（高濃度領域２０１）が形成される。そのため、分離部１６１（高濃度領域２０１）のプロセスマージンを向上させることができる。
【0274】
また、メインボディ領域１６３とモニタボディ領域１６４との間に高濃度領域２０１が介在することにより、メインボディ領域１６３とモニタボディ領域１６４との間を、より確実に電気的に分離することができる。これにより、メイントランジスタ８とモニタトランジスタ１１との間に高い耐圧を確保することができる。
【0275】
以上、本開示の実施形態について説明したが、さらに他の形態で実施できる。前述の各実施形態では、２系統のメイントランジスタ８および２系統のモニタトランジスタ１１の具体的な構造について説明した。ｎ系統のメイントランジスタ８が採用される場合、ｎ個の系統トランジスタ９は、少なくとも１つの単位セル６０をそれぞれ含む。また、ｍ系統（ｎ系統）のモニタトランジスタ１１が採用される場合、ｍ個（ｎ個）の系統モニタトランジスタ１２は、少なくとも１つの単位モニタセルをそれぞれ含む。ｎ個の系統トランジスタ９およびｍ個（ｎ個）の系統モニタトランジスタ１２の電気的な接続形態は、複数のメインソース配線１９８、複数のモニタソース配線１８６、複数のメインゲート配線２０等の個数や引き回し態様によって調整される。
【0276】
前述の実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
【0277】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。この明細書および図面の記載から以下に付記する特徴が抽出され得る。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。
【0278】
［付記１－１］
第１デバイス領域（６）が区画された第１主面（３）を有する半導体チップ（２）と、
前記第１デバイス領域（６）の表層部に形成された第１導電型の第１半導体領域（５２）と、
前記第１半導体領域（５２）の表層部に形成された第２導電型のボディ領域（５８）と、
前記ボディ領域（５８）を貫通して前記第１半導体領域（５２）に至るように形成され、第１方向（Ｙ）に沿って延びる複数のトレンチゲート構造（６１）と、
前記トレンチゲート構造（６１）の制御により、出力電流を前記ボディ領域（５８）に生成するメイントランジスタ（８）と、
前記トレンチゲート構造（６１）の制御により、前記出力電流に対応したモニタ電流を前記ボディ領域（５８）に生成するモニタトランジスタ（１１）と、
隣り合う前記トレンチゲート構造（６１）に挟まれたゲートスペース（１６２）に選択的に形成された第１導電型の不純物領域からなり、前記第１方向（Ｙ）において離れている一対の分離部（１６１）とを含み、
前記ボディ領域（５８）は、前記一対の分離部（１６１）により、前記一対の分離部（１６１）に挟まれた前記モニタトランジスタ（１１）用のモニタボディ領域（１６４）と、前記分離部（１６１）を隔てて前記モニタボディ領域（１６４）の反対側の前記メイントランジスタ（８）用のメインボディ領域（１６３）とに分離されており、
前記トレンチゲート構造（６１）は、前記第１方向（Ｙ）に交差する第２方向（Ｘ）において、前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）に隣接する第１ゲート構造（１６７）と、前記分離部（１６１）に隣接する第２ゲート構造（１６８）とを含み、
前記第１ゲート構造（１６７）は、絶縁体（７６）によって上下方向に絶縁分離されるようにゲートトレンチ（７１）内に埋設された上電極（７４）および下電極（７５）を含み、前記上電極（７４）が前記出力電流を制御するマルチ電極構造であり、
前記第２ゲート構造（１６８）は、前記ゲートトレンチ（７１）の底部から上部まで、前記下電極（７５）に導通する単一電極（１７８）が埋設されたシングル電極構造である、半導体装置（１）。
第１デバイス領域（６）が区画された第１主面（３）を有する半導体チップ（２）と、
前記第１デバイス領域（６）の表層部に形成された第１導電型の第１半導体領域（５２）と、
前記第１半導体領域（５２）の表層部に形成された第２導電型のボディ領域（５８）と、
前記ボディ領域（５８）を貫通して前記第１半導体領域（５２）に至るように形成され、第１方向（Ｙ）に沿って延びる複数のトレンチゲート構造（６１）と、
前記トレンチゲート構造（６１）の制御により、出力電流を前記ボディ領域（５８）に生成するメイントランジスタ（８）と、
前記トレンチゲート構造（６１）の制御により、前記出力電流に対応したモニタ電流を前記ボディ領域（５８）に生成するモニタトランジスタ（１１）と、
隣り合う前記トレンチゲート構造（６１）に挟まれたゲートスペース（１６２）に選択的に形成された第１導電型の不純物領域からなり、前記第１方向（Ｙ）において離れている一対の分離部（１６１）とを含み、
前記ボディ領域（５８）は、前記一対の分離部（１６１）により、前記一対の分離部（１６１）に挟まれた前記モニタトランジスタ（１１）用のモニタボディ領域（１６４）と、前記分離部（１６１）を隔てて前記モニタボディ領域（１６４）の反対側の前記メイントランジスタ（８）用のメインボディ領域（１６３）とに分離されており、
前記トレンチゲート構造（６１）は、前記第１方向（Ｙ）に交差する第２方向（Ｘ）において、前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）に隣接する第１ゲート構造（１６７）と、前記分離部（１６１）に隣接する第２ゲート構造（１６８）とを含み、
前記第１ゲート構造（１６７）は、絶縁体（７６）によって上下方向に絶縁分離されるようにゲートトレンチ（７１）内に埋設された上電極（７４）および下電極（７５）を含み、前記上電極（７４）が前記出力電流を制御するマルチ電極構造であり、
前記第２ゲート構造（１６８）は、前記ゲートトレンチ（７１）の底部から上部まで、前記下電極（７５）に導通する単一電極（１７８）が埋設されたシングル電極構造である、半導体装置（１）。
【0279】
［付記１－２］
前記第１主面（３）を被覆する層間絶縁層（１９）と、
前記層間絶縁層（１９）内に形成され、前記第１方向（Ｙ）において前記分離部（１６１）を横切っており、前記メインボディ領域（１６３）側の前記第１ゲート構造（１６７）の前記上電極（７４）と、前記モニタボディ領域（１６４）側の前記第１ゲート構造（１６７）の前記上電極（７４）とを接続するブリッジゲート配線層（１８７）とを含む、付記１－１に記載の半導体装置（１）。
前記第１主面（３）を被覆する層間絶縁層（１９）と、
前記層間絶縁層（１９）内に形成され、前記第１方向（Ｙ）において前記分離部（１６１）を横切っており、前記メインボディ領域（１６３）側の前記第１ゲート構造（１６７）の前記上電極（７４）と、前記モニタボディ領域（１６４）側の前記第１ゲート構造（１６７）の前記上電極（７４）とを接続するブリッジゲート配線層（１８７）とを含む、付記１－１に記載の半導体装置（１）。
【0280】
［付記１－３］
前記層間絶縁層（１９）内に形成され、前記メインボディ領域（１６３）に接続されたメインソース配線層（１９８）、および前記モニタボディ領域（１６４）に接続されたモニタソース配線層（１８６）とを含み、
前記メインソース配線層（１９８）および前記モニタソース配線層（１８６）は、前記分離部（１６１）の上方に、前記ブリッジゲート配線層（１８７）用の配線層形成領域（１９０）を区画している、付記１－２に記載の半導体装置（１）。
前記層間絶縁層（１９）内に形成され、前記メインボディ領域（１６３）に接続されたメインソース配線層（１９８）、および前記モニタボディ領域（１６４）に接続されたモニタソース配線層（１８６）とを含み、
前記メインソース配線層（１９８）および前記モニタソース配線層（１８６）は、前記分離部（１６１）の上方に、前記ブリッジゲート配線層（１８７）用の配線層形成領域（１９０）を区画している、付記１－２に記載の半導体装置（１）。
【0281】
［付記１－４］
前記第１ゲート構造（１６７）は、前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）の少なくとも一方と前記分離部（１６１）との境界部（１７２）を横切り、前記境界部（１７２）の近傍にもさらに形成されており、
前記境界部（１７２）に対して前記分離部（１６１）側の前記上電極（７４）は、前記境界部（１７２）に対して前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）の少なくとも一方側の前記上電極（７４）よりも薄く形成されている、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１）。
前記第１ゲート構造（１６７）は、前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）の少なくとも一方と前記分離部（１６１）との境界部（１７２）を横切り、前記境界部（１７２）の近傍にもさらに形成されており、
前記境界部（１７２）に対して前記分離部（１６１）側の前記上電極（７４）は、前記境界部（１７２）に対して前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）の少なくとも一方側の前記上電極（７４）よりも薄く形成されている、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１）。
【0282】
［付記１－５］
前記第１ゲート構造（１６７）の前記上電極（７４）は、前記第１方向（Ｙ）において、前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）の少なくとも一方から前記分離部（１６１）に向かうにしたがって連続的に薄くなる、付記１－４に記載の半導体装置（１）。
前記第１ゲート構造（１６７）の前記上電極（７４）は、前記第１方向（Ｙ）において、前記モニタボディ領域（１６４）および前記メインボディ領域（１６３）の少なくとも一方から前記分離部（１６１）に向かうにしたがって連続的に薄くなる、付記１－４に記載の半導体装置（１）。
【0283】
［付記１－６］
前記第１ゲート構造（１６７）は、前記上電極（７４）と前記ボディ領域（５８）との間に形成された上絶縁膜（７２）と、前記下電極（７５）と前記第１半導体領域（５２）との間に形成された下絶縁膜（７３）とを含み、
前記第２ゲート構造（１６８）は、前記単一電極（１７８）と前記ボディ領域（５８）および前記第１半導体領域（５２）との間に形成された内壁絶縁膜（１７７）とを含み、
前記下絶縁膜（７３）および前記内壁絶縁膜（１７７）は、前記上絶縁膜（７２）の厚さ（Ｔ１）を超える厚さ（ＴＩ）を有している、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
前記第１ゲート構造（１６７）は、前記上電極（７４）と前記ボディ領域（５８）との間に形成された上絶縁膜（７２）と、前記下電極（７５）と前記第１半導体領域（５２）との間に形成された下絶縁膜（７３）とを含み、
前記第２ゲート構造（１６８）は、前記単一電極（１７８）と前記ボディ領域（５８）および前記第１半導体領域（５２）との間に形成された内壁絶縁膜（１７７）とを含み、
前記下絶縁膜（７３）および前記内壁絶縁膜（１７７）は、前記上絶縁膜（７２）の厚さ（Ｔ１）を超える厚さ（ＴＩ）を有している、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
【0284】
［付記１－７］
前記内壁絶縁膜（１７７）において、前記ゲートトレンチ（７１）の側壁上部を被覆する部分の厚さは、前記ゲートトレンチ（７１）の底壁を被覆する部分の厚さを超えている、付記１－６に記載の半導体装置（１）。
前記内壁絶縁膜（１７７）において、前記ゲートトレンチ（７１）の側壁上部を被覆する部分の厚さは、前記ゲートトレンチ（７１）の底壁を被覆する部分の厚さを超えている、付記１－６に記載の半導体装置（１）。
【0285】
［付記１－８］
前記第１主面（３）に形成され、前記一対の分離部（１６１）を選択的に被覆するフィールド絶縁膜（１８１）を含む、付記１－６または付記１－７に記載の半導体装置（１）。
前記第１主面（３）に形成され、前記一対の分離部（１６１）を選択的に被覆するフィールド絶縁膜（１８１）を含む、付記１－６または付記１－７に記載の半導体装置（１）。
【0286】
［付記１－９］
前記フィールド絶縁膜（１８１）および前記内壁絶縁膜（１７７）は、前記ゲートスペース（１６２）を形成するメサ部（１６９）の頂部の角部を被覆する一体的な耐圧絶縁膜を形成している、付記１－８に記載の半導体装置（１）。
前記フィールド絶縁膜（１８１）および前記内壁絶縁膜（１７７）は、前記ゲートスペース（１６２）を形成するメサ部（１６９）の頂部の角部を被覆する一体的な耐圧絶縁膜を形成している、付記１－８に記載の半導体装置（１）。
【0287】
［付記１－１０］
前記分離部（１６１）は、前記第１半導体領域（５２）の一部により形成されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
前記分離部（１６１）は、前記第１半導体領域（５２）の一部により形成されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
【0288】
［付記１－１１］
前記分離部（１６１）は、前記第１半導体領域（５２）よりも高い第１導電型不純物濃度を有する高濃度領域（１９９，２０１）を含む、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
前記分離部（１６１）は、前記第１半導体領域（５２）よりも高い第１導電型不純物濃度を有する高濃度領域（１９９，２０１）を含む、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
【0289】
［付記１－１２］
前記分離部（１６１）は、前記ボディ領域（５８）に接する前記第１半導体領域（５２）の一部により形成されたベース領域（２００）と、前記ベース領域（２００）に選択的に形成され、前記ベース領域（２００）を介して前記ボディ領域（５８）から離れており、前記ベース領域（２００）よりも高い第１導電型不純物濃度を有する高濃度領域（１９９）とを含む、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
前記分離部（１６１）は、前記ボディ領域（５８）に接する前記第１半導体領域（５２）の一部により形成されたベース領域（２００）と、前記ベース領域（２００）に選択的に形成され、前記ベース領域（２００）を介して前記ボディ領域（５８）から離れており、前記ベース領域（２００）よりも高い第１導電型不純物濃度を有する高濃度領域（１９９）とを含む、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
【0290】
［付記１－１３］
前記分離部（１６１）は、前記第１半導体領域（５２）よりも高い第１導電型不純物濃度を有する高濃度領域（２０１）により形成され、前記第１方向（Ｙ）および前記第２方向（Ｘ）の少なくとも一方において前記ボディ領域（５８）に接している、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
前記分離部（１６１）は、前記第１半導体領域（５２）よりも高い第１導電型不純物濃度を有する高濃度領域（２０１）により形成され、前記第１方向（Ｙ）および前記第２方向（Ｘ）の少なくとも一方において前記ボディ領域（５８）に接している、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
【0291】
［付記１－１４］
前記第１主面（３）において前記第１デバイス領域（６）を区画するトレンチ分離構造（５３）をさらに含み、
前記トレンチ分離構造（５３）は、分離トレンチ（５４）の底部から上部まで単一分離電極（５６）が埋設されたシングル電極構造である、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
前記第１主面（３）において前記第１デバイス領域（６）を区画するトレンチ分離構造（５３）をさらに含み、
前記トレンチ分離構造（５３）は、分離トレンチ（５４）の底部から上部まで単一分離電極（５６）が埋設されたシングル電極構造である、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
【0292】
［付記１－１５］
前記メイントランジスタ（８）は、前記出力電流の一部として第１系統電流を生成する第１系統トランジスタ（９Ａ）、および、前記第１系統トランジスタ（９Ａ）から独立した前記出力電流の一部として第２系統電流を生成する第２系統トランジスタ（９Ｂ）を含み、
前記モニタトランジスタ（１１）は、前記第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタ（１２Ａ）、および、前記第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタ（１２Ｂ）を含む、付記１－１～付記１－１４のいずれか一項に記載の半導体装置（１）。
前記メイントランジスタ（８）は、前記出力電流の一部として第１系統電流を生成する第１系統トランジスタ（９Ａ）、および、前記第１系統トランジスタ（９Ａ）から独立した前記出力電流の一部として第２系統電流を生成する第２系統トランジスタ（９Ｂ）を含み、
前記モニタトランジスタ（１１）は、前記第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタ（１２Ａ）、および、前記第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタ（１２Ｂ）を含む、付記１－１～付記１－１４のいずれか一項に記載の半導体装置（１）。
【符号の説明】
【0293】
１ ：半導体装置
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：第１デバイス領域
７ ：第２デバイス領域
８ ：メイントランジスタ
９ ：系統トランジスタ
９Ａ ：第１系統トランジスタ
９Ｂ ：第２系統トランジスタ
１０ ：単位トランジスタ
１０Ａ ：第１単位トランジスタ
１０Ｂ ：第２単位トランジスタ
１１ ：モニタトランジスタ
１２ ：系統モニタトランジスタ
１２Ａ ：第１系統モニタトランジスタ
１２Ｂ ：第２系統モニタトランジスタ
１３ ：単位モニタトランジスタ
１４ ：コントロールＩＣ
１５ ：ゲート制御回路
１６ ：アクティブクランプ回路
１７ ：過電流保護回路
１８ ：フィールド絶縁膜
１９ ：層間絶縁層
２０ ：メインゲート配線
２０Ａ ：第１メインゲート配線
２０Ｂ ：第２メインゲート配線
２１ ：モニタゲート配線
２１Ａ ：第１モニタゲート配線
２１Ｂ ：第２モニタゲート配線
２２ ：ドレイン端子
２３ ：ソース端子
２４ ：入力端子
２５ ：グランド端子
２６ ：イネーブル端子
２７ ：センス端子
３１ ：第１電流源
３２ ：第２電流源
３３ ：第３電流源
３４ ：第４電流源
３５ ：コントローラ
３７ ：ツェナダイオード列
３８ ：ダイオード列
５１ ：第１半導体領域
５２ ：第２半導体領域
５３ ：トレンチ分離構造
５４ ：分離トレンチ
５５ ：分離絶縁膜
５６ ：分離電極
５７ ：分離キャップ絶縁膜
５８ ：ボディ領域
６０ ：単位セル
６０Ａ ：第１単位セル
６０Ｂ ：第２単位セル
６１ ：トレンチ構造
６１Ａ ：第１トレンチ構造
６１Ｂ ：第２トレンチ構造
６２ ：チャネルセル
６２Ａ ：第１チャネルセル
６２Ｂ ：第２チャネルセル
６３ ：第１端部
６４ ：第２端部
７１ ：トレンチ
７１Ａ ：第１トレンチ
７１Ｂ ：第２トレンチ
７２ ：上絶縁膜
７２Ａ ：第１上絶縁膜
７２Ｂ ：第２上絶縁膜
７３ ：下絶縁膜
７３Ａ ：第１下絶縁膜
７３Ｂ ：第２下絶縁膜
７４ ：上電極
７４Ａ ：第１上電極
７４Ｂ ：第２上電極
７５ ：下電極
７５Ａ ：第１下電極
７５Ｂ ：第２下電極
７６ ：中間絶縁膜
７６Ａ ：第１中間絶縁膜
７６Ｂ ：第２中間絶縁膜
７７ ：ソース領域
７７Ａ ：第１ソース領域
７７Ｂ ：第２ソース領域
７８ ：コンタクト領域
７８Ａ ：第１コンタクト領域
７８Ｂ ：第２コンタクト領域
７９ ：チャネル領域
７９Ａ ：第１チャネル領域
７９Ｂ ：第２チャネル領域
８１ ：第１複合セル
８２ ：第２複合セル
９０ ：第１トレンチ接続構造
９０Ａ ：第１部分
９０Ｂ ：第２部分
９１ ：第１接続トレンチ
９２ ：第１接続絶縁膜
９３ ：第１接続電極
９４ ：第１キャップ絶縁膜
１００ ：第２トレンチ接続構造
１００Ａ ：第１部分
１００Ｂ ：第２部分
１０１ ：第２接続トレンチ
１０２ ：第２接続絶縁膜
１０３ ：第２接続電極
１０４ ：第２キャップ絶縁膜
１６１ ：分離部
１６１Ａ ：第１分離部
１６１Ｂ ：第２分離部
１６２ ：ゲートスペース
１６３ ：メインボディ領域
１６４ ：モニタボディ領域
１６５ ：絶縁構造
１６６ ：分離パターン
１６６Ａ ：第１周縁
１６６Ｂ ：第２周縁
１６６Ｃ ：第３周縁
１６６Ｄ ：第４周縁
１６７ ：第１ゲート構造
１６８ ：第２ゲート構造
１６９ ：メサ部
１７０ ：ベース領域
１７１ ：突出部
１７２ ：境界部
１７３ ：底部
１７４ ：傾斜部
１７５ ：上電極
１７６ ：上電極
１７７ ：内壁絶縁膜
１７８ ：単一電極
１７９ ：ベース電極部
１８０ ：電極突出部
１８１ ：フィールド絶縁膜
１８３ ：主面絶縁膜
１８４ ：幅縮小部
１８５ ：配線層
１８６ ：モニタソース配線
１８７ ：ブリッジゲート配線
１８７Ａ ：第１ゲート配線
１８７Ｂ ：第２ゲート配線
１８８ ：モニタプラグ電極
１８９ ：ゲートプラグ電極
１９０ ：配線層形成領域
１９１ ：プラグ電極
１９２ ：プラグ電極
１９３ ：プラグ電極
１９５ ：プラグ電極
１９８ ：メインソース配線
１９９ ：高濃度領域
２００ ：ベース領域
２０１ ：高濃度領域
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：第１デバイス領域
７ ：第２デバイス領域
８ ：メイントランジスタ
９ ：系統トランジスタ
９Ａ ：第１系統トランジスタ
９Ｂ ：第２系統トランジスタ
１０ ：単位トランジスタ
１０Ａ ：第１単位トランジスタ
１０Ｂ ：第２単位トランジスタ
１１ ：モニタトランジスタ
１２ ：系統モニタトランジスタ
１２Ａ ：第１系統モニタトランジスタ
１２Ｂ ：第２系統モニタトランジスタ
１３ ：単位モニタトランジスタ
１４ ：コントロールＩＣ
１５ ：ゲート制御回路
１６ ：アクティブクランプ回路
１７ ：過電流保護回路
１８ ：フィールド絶縁膜
１９ ：層間絶縁層
２０ ：メインゲート配線
２０Ａ ：第１メインゲート配線
２０Ｂ ：第２メインゲート配線
２１ ：モニタゲート配線
２１Ａ ：第１モニタゲート配線
２１Ｂ ：第２モニタゲート配線
２２ ：ドレイン端子
２３ ：ソース端子
２４ ：入力端子
２５ ：グランド端子
２６ ：イネーブル端子
２７ ：センス端子
３１ ：第１電流源
３２ ：第２電流源
３３ ：第３電流源
３４ ：第４電流源
３５ ：コントローラ
３７ ：ツェナダイオード列
３８ ：ダイオード列
５１ ：第１半導体領域
５２ ：第２半導体領域
５３ ：トレンチ分離構造
５４ ：分離トレンチ
５５ ：分離絶縁膜
５６ ：分離電極
５７ ：分離キャップ絶縁膜
５８ ：ボディ領域
６０ ：単位セル
６０Ａ ：第１単位セル
６０Ｂ ：第２単位セル
６１ ：トレンチ構造
６１Ａ ：第１トレンチ構造
６１Ｂ ：第２トレンチ構造
６２ ：チャネルセル
６２Ａ ：第１チャネルセル
６２Ｂ ：第２チャネルセル
６３ ：第１端部
６４ ：第２端部
７１ ：トレンチ
７１Ａ ：第１トレンチ
７１Ｂ ：第２トレンチ
７２ ：上絶縁膜
７２Ａ ：第１上絶縁膜
７２Ｂ ：第２上絶縁膜
７３ ：下絶縁膜
７３Ａ ：第１下絶縁膜
７３Ｂ ：第２下絶縁膜
７４ ：上電極
７４Ａ ：第１上電極
７４Ｂ ：第２上電極
７５ ：下電極
７５Ａ ：第１下電極
７５Ｂ ：第２下電極
７６ ：中間絶縁膜
７６Ａ ：第１中間絶縁膜
７６Ｂ ：第２中間絶縁膜
７７ ：ソース領域
７７Ａ ：第１ソース領域
７７Ｂ ：第２ソース領域
７８ ：コンタクト領域
７８Ａ ：第１コンタクト領域
７８Ｂ ：第２コンタクト領域
７９ ：チャネル領域
７９Ａ ：第１チャネル領域
７９Ｂ ：第２チャネル領域
８１ ：第１複合セル
８２ ：第２複合セル
９０ ：第１トレンチ接続構造
９０Ａ ：第１部分
９０Ｂ ：第２部分
９１ ：第１接続トレンチ
９２ ：第１接続絶縁膜
９３ ：第１接続電極
９４ ：第１キャップ絶縁膜
１００ ：第２トレンチ接続構造
１００Ａ ：第１部分
１００Ｂ ：第２部分
１０１ ：第２接続トレンチ
１０２ ：第２接続絶縁膜
１０３ ：第２接続電極
１０４ ：第２キャップ絶縁膜
１６１ ：分離部
１６１Ａ ：第１分離部
１６１Ｂ ：第２分離部
１６２ ：ゲートスペース
１６３ ：メインボディ領域
１６４ ：モニタボディ領域
１６５ ：絶縁構造
１６６ ：分離パターン
１６６Ａ ：第１周縁
１６６Ｂ ：第２周縁
１６６Ｃ ：第３周縁
１６６Ｄ ：第４周縁
１６７ ：第１ゲート構造
１６８ ：第２ゲート構造
１６９ ：メサ部
１７０ ：ベース領域
１７１ ：突出部
１７２ ：境界部
１７３ ：底部
１７４ ：傾斜部
１７５ ：上電極
１７６ ：上電極
１７７ ：内壁絶縁膜
１７８ ：単一電極
１７９ ：ベース電極部
１８０ ：電極突出部
１８１ ：フィールド絶縁膜
１８３ ：主面絶縁膜
１８４ ：幅縮小部
１８５ ：配線層
１８６ ：モニタソース配線
１８７ ：ブリッジゲート配線
１８７Ａ ：第１ゲート配線
１８７Ｂ ：第２ゲート配線
１８８ ：モニタプラグ電極
１８９ ：ゲートプラグ電極
１９０ ：配線層形成領域
１９１ ：プラグ電極
１９２ ：プラグ電極
１９３ ：プラグ電極
１９５ ：プラグ電極
１９８ ：メインソース配線
１９９ ：高濃度領域
２００ ：ベース領域
２０１ ：高濃度領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】