特開 2024-117402 半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024117402

(43)【公開日】2024-08-29

(54)【発明の名称】半導体装置とその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240822BHJP

   H01L 21/336 20060101ALI20240822BHJP

【ＦＩ】

H01L29/78 657A

H01L29/78 653C

H01L29/78 652K

H01L29/78 658F

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023023481

(22)【出願日】2023-02-17

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】霜野 貴也

(72)【発明者】

【氏名】岩橋 洋平

(57)【要約】

【課題】 スイッチング素子と温度センスダイオードを有する半導体装置において、好適に層間絶縁層を形成する。
【解決手段】 半導体装置であって、素子領域とセンス領域を有する。素子領域内のゲート型スイッチング素子が、複数のゲートトレンチと、ゲート電極と、ゲート電極の上面を覆っている層間絶縁層を有する。センス領域内の温度センスダイオードが、アノード領域と、カソード領域と、前記アノード領域内に設けられている複数の第１ダミートレンチと、前記各第１ダミートレンチ内に配置されている第１絶縁層と、前記カソード領域内に設けられている複数の第２ダミートレンチと、前記各第２ダミートレンチ内に配置されている第２絶縁層、を有する。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体装置であって、
ゲート型スイッチング素子が設けられた素子領域（２０）と温度センスダイオードが設けられた温度センス領域（４０）を有する半導体基板を有し、
前記ゲート型スイッチング素子が、
前記半導体基板の上面に設けられている複数のゲートトレンチ（２２）と、
前記各ゲートトレンチ内に配置されているゲート電極（２４）と、
前記各ゲートトレンチ内であって各ゲートトレンチの上端よりも下側の範囲内に配置されており、前記ゲート電極の上面を覆っている層間絶縁層（２５）、
を有し、
前記温度センスダイオードが、
ｐ型のアノード領域（５０）と、
前記アノード領域に接するｎ型のカソード領域（６０）と、
前記アノード領域内の前記半導体基板の前記上面に設けられている複数の第１ダミートレンチ（５２）と、
前記各第１ダミートレンチ内であって各第１ダミートレンチの上端よりも下側の範囲内に配置されている第１絶縁層（５５）と、
前記カソード領域内の前記半導体基板の前記上面に設けられている複数の第２ダミートレンチ（６２）と、
前記各第２ダミートレンチ内であって各第２ダミートレンチの上端よりも下側の範囲内に配置されている第２絶縁層（６５）、
を有し、
前記半導体基板の前記上面を覆っている表面絶縁層（１４）と、
前記表面絶縁層に設けられており、前記素子領域の上部に配置されているソースコンタクトホール（２６）と、
前記ソースコンタクトホール内に配置されており、前記各ゲートトレンチ内の前記層間絶縁層と前記半導体基板の前記上面に接しているソース電極（２８）と、
前記表面絶縁層に設けられており、前記アノード領域の上部に配置されているアノードコンタクトホール（５６）と、
前記アノードコンタクトホール内に配置されており、前記各第１ダミートレンチ内の前記第１絶縁層と前記アノード領域に接しているアノード電極（５８）と、
前記表面絶縁層に設けられており、前記カソード領域の上部に配置されているカソードコンタクトホール（６６）と、
前記カソードコンタクトホール内に配置されており、前記各第２ダミートレンチ内の前記第２絶縁層と前記カソード領域に接しているカソード電極（６８）、
をさらに有する、
半導体装置。

【請求項2】

ゲート型スイッチング素子と温度センスダイオードを有する半導体装置の製造方法であって、
半導体基板加工工程、絶縁層形成工程、コンタクトホール形成工程、及び、電極形成工程、を有し、
前記半導体基板加工工程が、
・半導体基板の上面に前記ゲート型スイッチング素子が有する複数のゲートトレンチを形成する工程と、
・前記各ゲートトレンチ内であって各ゲートトレンチの上端よりも下側の範囲内にゲート電極を形成する工程と、
・前記半導体基板に、前記温度センスダイオードが有するｐ型のアノード領域とｎ型のカソード領域を形成する工程と、
・前記アノード領域内の前記半導体基板の前記上面に複数の第１ダミートレンチを形成する工程と、
・前記カソード領域内の前記半導体基板の前記上面に複数の第２ダミートレンチを形成する工程、
を有し、
前記絶縁層形成工程では、前記半導体基板の前記上面を覆う絶縁層を、前記ゲートトレンチ、前記第１ダミートレンチ及び前記第２ダミートレンチが前記絶縁層によって埋め込まれるように形成し、
前記コンタクトホール形成工程は、エッチングによって前記絶縁層にソースコンタクトホール、アノードコンタクトホール及びカソードコンタクトホールを形成する工程であって、以下の条件、すなわち、
・前記ソースコンタクトホール内に複数の前記ゲートトレンチが配置される、
・前記ソースコンタクトホール内に前記半導体基板の前記上面が露出する、
・前記ソースコンタクトホール内の前記各ゲートトレンチ内であって前記各ゲートトレンチの上端よりも下側の範囲内に、前記ゲート電極の上面を覆っている状態で前記絶縁層が残存する、
・前記アノードコンタクトホール内に複数の前記第１ダミートレンチが配置される、
・前記アノードコンタクトホール内に前記半導体基板の前記上面が露出する、
・前記アノードコンタクトホール内の前記各第１ダミートレンチ内であって前記各第１ダミートレンチの上端よりも下側の範囲内に、前記絶縁層が残存する、
・前記カソードコンタクトホール内に複数の前記第２ダミートレンチが配置される、
・前記カソードコンタクトホール内に前記半導体基板の前記上面が露出する、
・前記カソードコンタクトホール内の前記各第２ダミートレンチ内であって前記各第２ダミートレンチの上端よりも下側の範囲内に、前記絶縁層が残存する、
という条件を満たすように前記ソースコンタクトホール、前記アノードコンタクトホール及び前記カソードコンタクトホールを形成する工程であり、
前記電極形成工程では、前記ソースコンタクトホール内に前記各ゲートトレンチ内の前記絶縁層と前記半導体基板の前記上面に接するソース電極を形成し、前記アノードコンタクトホール内に前記各第１ダミートレンチ内の前記絶縁層と前記アノード領域に接するアノード電極を形成し、前記カソードコンタクトホール内に前記各第２ダミートレンチ内の前記絶縁層と前記カソード領域に接するカソード電極を形成する工程する、
製造方法。

【請求項3】

前記第１ダミートレンチの幅及び前記第２ダミートレンチの幅が、前記ゲートトレンチの幅と等しく、
前記第１ダミートレンチのピッチ及び前記第２ダミートレンチのピッチが、前記ゲートトレンチのピッチと等しい、
請求項２に記載の製造方法。

【請求項4】

前記ゲートトレンチと前記第１ダミートレンチと前記第２ダミートレンチを同時に形成する請求項２または３に記載の製造方法。

【請求項5】

前記半導体基板加工工程が、
・前記各第１ダミートレンチ内であって各第１ダミートレンチの上端よりも下側の範囲内に第１ダミー電極を形成する工程、と
・前記各第２ダミートレンチ内であって各第２ダミートレンチの上端よりも下側の範囲内に第２ダミー電極を形成する工程、
をさらに有し、
前記ゲート電極と前記第１ダミー電極と前記第２ダミー電極を同時に形成する、
請求項２または３に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、半導体装置とその製造方法に関する。

【0002】

特許文献１には、トレンチ型のスイッチング素子が開示されている。ゲートトレンチ内には、ゲート電極と層間絶縁層が配置されている。層間絶縁層は、ゲート電極の上面を覆っている。層間絶縁層は、ゲートトレンチの上端よりも下側の範囲内に配置されている。すなわち、層間絶縁層は、半導体基板の上面を覆っていない。半導体基板の上面は、ソース電極によって覆われている。層間絶縁層は、ソース電極とゲート電極の間を絶縁している。このスイッチング素子の製造工程では、ゲートトレンチ内にゲート電極を形成した後に、半導体基板の上面に絶縁層を形成する。次に、絶縁層をエッチングし、半導体基板の上面を露出させる。このとき、ゲートトレンチ内に絶縁層を残存させる。ゲートトレンチ内に残存した絶縁層が層間絶縁層となる。この製造方法によれば、ゲートトレンチ内に層間絶縁層が自己整合的に形成されるので、層間絶縁層の形成位置を制御する必要がない。したがって、ゲートトレンチの間隔を狭くすることができ、スイッチング素子を高集積化することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００５－２０９８０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

スイッチング素子と同じ半導体基板に、温度センスダイオードが形成される場合がある。温度センスダイオードによって、スイッチング素子の温度を検出することができる。以下では、半導体基板のうちでスイッチング素子に対応する領域を素子領域といい、温度センスダイオードに対応する領域を温度センス領域という場合がある。スイッチング素子と温度センスダイオードを有する半導体装置の製造工程において、半導体基板の上面に絶縁層を形成すると、温度センス領域において素子領域よりも絶縁層が厚くなる。その後、絶縁層をエッチングして素子領域と温度センス領域のそれぞれにコンタクトホールを形成する。素子領域では、ゲートトレンチ内に絶縁層（すなわち、層間絶縁層）が残存するようにコンタクトホールを形成する。このように各コンタクトホールを形成すると、温度センス領域内の絶縁層が厚いので、温度センス領域に形成されるコンタクトホール内で半導体基板の上面を露出させることができない場合がある。この場合、温度センス領域にコンタクトする電極を適切に形成できない。また、絶縁層のエッチング時間を長くした場合には、温度センス領域において絶縁層から半導体基板の上面を露出させることができるが、素子領域においてゲートトレンチ内に残存する層間絶縁層の厚さが薄くなる。このため、層間絶縁層の絶縁耐圧が低下する。このため、スイッチング素子と温度センスダイオードを有する半導体装置では、自己整合的に層間絶縁層を形成することが困難である。本明細書では、スイッチング素子と温度センスダイオードを有する半導体装置において、好適に層間絶縁層を形成する技術を提案する。

【課題を解決するための手段】

【0005】

本明細書が開示する半導体装置は、ゲート型スイッチング素子が設けられた素子領域と温度センスダイオードが設けられた温度センス領域を有する半導体基板を有する。前記ゲート型スイッチング素子が、前記半導体基板の上面に設けられている複数のゲートトレンチと、前記各ゲートトレンチ内に配置されているゲート電極と、前記各ゲートトレンチ内であって各ゲートトレンチの上端よりも下側の範囲内に配置されているとともに前記ゲート電極の上面を覆っている層間絶縁層、を有する。前記温度センスダイオードが、ｐ型のアノード領域と、前記アノード領域に接するｎ型のカソード領域と、前記アノード領域内の前記半導体基板の前記上面に設けられている複数の第１ダミートレンチと、前記各第１ダミートレンチ内であって各第１ダミートレンチの上端よりも下側の範囲内に配置されている第１絶縁層と、前記カソード領域内の前記半導体基板の前記上面に設けられている複数の第２ダミートレンチと、前記各第２ダミートレンチ内であって各第２ダミートレンチの上端よりも下側の範囲内に配置されている第２絶縁層、を有する。前記半導体装置は、前記半導体基板の前記上面を覆っている表面絶縁層と、前記表面絶縁層に設けられており、前記素子領域の上部に配置されているソースコンタクトホールと、前記ソースコンタクトホール内に配置されているとともに前記各ゲートトレンチ内の前記層間絶縁層と前記半導体基板の前記上面に接しているソース電極と、前記表面絶縁層に設けられているとともに前記アノード領域の上部に配置されているアノードコンタクトホールと、前記アノードコンタクトホール内に配置されているとともに前記各第１ダミートレンチ内の前記第１絶縁層と前記アノード領域に接しているアノード電極と、前記表面絶縁層に設けられているとともに前記カソード領域の上部に配置されているカソードコンタクトホールと、前記カソードコンタクトホール内に配置されているとともに前記各第２ダミートレンチ内の前記第２絶縁層と前記カソード領域に接しているカソード電極、をさらに有する。

【0006】

半導体基板の上面に絶縁層を形成するときに、トレンチの影響によって絶縁層の厚さが変化することが判明した。すなわち、半導体基板の上面にトレンチが設けられている領域では半導体基板の上面だけでなくトレンチ内にも絶縁層が形成されるので、半導体基板の上面において絶縁層の厚さが薄くなる。これに対し、半導体基板の上面にトレンチが設けられていない領域では、トレンチが設けられている領域よりも、半導体基板の上面において絶縁層の厚さが厚くなる。本明細書が開示する上記の半導体装置では、素子領域にゲートトレンチが設けられている一方で、温度センス領域に第１ダミートレンチと第２ダミートレンチが設けられている。したがって、素子領域と温度センス領域に絶縁層を形成するときに、絶縁層の厚さに差が生じることを抑制できる。したがって、この半導体装置の製造工程においては、好適に層間絶縁層を形成することができる。

【0007】

本明細書は、ゲート型スイッチング素子と温度センスダイオードを有する半導体装置の製造方法を提案する。この製造方法は、半導体基板加工工程、絶縁層形成工程、コンタクトホール形成工程、及び、電極形成工程、を有する。前記半導体基板加工工程が、・半導体基板の上面に前記ゲート型スイッチング素子が有する複数のゲートトレンチを形成する工程と、・前記各ゲートトレンチ内であって各ゲートトレンチの上端よりも下側の範囲内にゲート電極を形成する工程と、・前記半導体基板に、前記温度センスダイオードが有するｐ型のアノード領域とｎ型のカソード領域を形成する工程と、・前記アノード領域内の前記半導体基板の前記上面に複数の第１ダミートレンチを形成する工程と、・前記カソード領域内の前記半導体基板の前記上面に複数の第２ダミートレンチを形成する工程、を有する。前記絶縁層形成工程では、前記半導体基板の前記上面を覆う絶縁層を、前記ゲートトレンチ、前記第１ダミートレンチ及び前記第２ダミートレンチが前記絶縁層によって埋め込まれるように形成する。前記コンタクトホール形成工程は、エッチングによって前記絶縁層にソースコンタクトホール、アノードコンタクトホール及びカソードコンタクトホールを形成する工程であって、以下の条件、すなわち、・前記ソースコンタクトホール内に複数の前記ゲートトレンチが配置される、・前記ソースコンタクトホール内に前記半導体基板の前記上面が露出する、・前記ソースコンタクトホール内の前記各ゲートトレンチ内であって前記各ゲートトレンチの上端よりも下側の範囲内に、前記ゲート電極の上面を覆っている状態で前記絶縁層が残存する、・前記アノードコンタクトホール内に複数の前記第１ダミートレンチが配置される、・前記アノードコンタクトホール内に前記半導体基板の前記上面が露出する、・前記アノードコンタクトホール内の前記各第１ダミートレンチ内であって前記各第１ダミートレンチの上端よりも下側の範囲内に、前記絶縁層が残存する、・前記カソードコンタクトホール内に複数の前記第２ダミートレンチが配置される、・前記カソードコンタクトホール内に前記半導体基板の前記上面が露出する、・前記カソードコンタクトホール内の前記各第２ダミートレンチ内であって前記各第２ダミートレンチの上端よりも下側の範囲内に、前記絶縁層が残存する、という条件を満たすように前記ソースコンタクトホール、前記アノードコンタクトホール及び前記カソードコンタクトホールを形成する工程である。前記電極形成工程では、前記ソースコンタクトホール内に前記各ゲートトレンチ内の前記絶縁層と前記半導体基板の前記上面に接するソース電極を形成し、前記アノードコンタクトホール内に前記各第１ダミートレンチ内の前記絶縁層と前記アノード領域に接するアノード電極を形成し、前記カソードコンタクトホール内に前記各第２ダミートレンチ内の前記絶縁層と前記カソード領域に接するカソード電極を形成する工程する。

【0008】

なお、半導体基板加工工程が有する各工程は、どのような順序で実施されてもよい。また、半導体基板加工工程が有する各工程のうちの２つ以上が同時に実施されてもよい。また、コンタクトホール形成工程では、ソースコンタクトホール、アノードコンタクトホール及びカソードコンタクトホールを同時に形成してもよいし、これらを個別に形成してもよい。また、電極形成工程では、ソース電極、アノード電極及びカソード電極を同時に形成してもよいし、これらを個別に形成してもよい。

【0009】

この製造方法では、半導体基板の上面にゲートトレンチ、第１ダミートレンチ及び第２ダミートレンチが存在する状態で絶縁層を形成するので、素子領域と温度センス領域に絶縁層を形成するときに絶縁層の厚さに差が生じることを抑制できる。したがって、この製造方法によれば、好適に層間絶縁層を形成することができる。

【図面の簡単な説明】

【0010】

【図1】半導体装置の平面図。

【図2】温度センス領域の拡大平面図。

【図3】温度センス領域の断面図（図２のＤ－Ｄ線における断面図）。

【図4】素子領域とアノード領域とカソード領域の断面図（図１、２のＡ－Ａ線、Ｂ－Ｂ線、Ｃ－Ｃ線における断面図）。

【図5】半導体装置の製造方法の説明図。

【図6】半導体装置の製造方法の説明図。

【図7】半導体装置の製造方法の説明図。

【図8】半導体装置の製造方法の説明図。

【図9】半導体装置の製造方法の説明図。

【図10】半導体装置の製造方法の説明図。

【図11】半導体装置の製造方法の説明図。

【図12】比較例の製造方法の説明図。

【図13】比較例の製造方法の説明図。

【図14】第１変形例の温度センス領域の拡大平面図。

【図15】第２変形例の温度センス領域の拡大平面図。

【図16】第３変形例の温度センス領域の拡大平面図。

【発明を実施するための形態】

【0011】

本明細書が開示する一例の製造方法では、前記第１ダミートレンチの幅及び前記第２ダミートレンチの幅が、前記ゲートトレンチの幅と等しくてもよい。また、前記第１ダミートレンチのピッチ及び前記第２ダミートレンチのピッチが、前記ゲートトレンチのピッチと等しくてもよい。

【0012】

なお、上記の「等しい」は、対象の２つの値の差が製造誤差以下であることを意味する。

【0013】

この構成によれば、素子領域と温度センス領域の間で絶縁層の厚さに差が生じることをより効果的に抑制できる。

【0014】

本明細書が開示する一例の製造方法では、前記ゲートトレンチと前記第１ダミートレンチと前記第２ダミートレンチを同時に形成してもよい。

【0015】

本明細書が開示する一例の製造方法では、前記半導体基板加工工程が、・前記各第１ダミートレンチ内であって各第１ダミートレンチの上端よりも下側の範囲内に第１ダミー電極を形成する工程、と・前記各第２ダミートレンチ内であって各第２ダミートレンチの上端よりも下側の範囲内に第２ダミー電極を形成する工程、をさらに有していてもよい。前記ゲート電極と前記第１ダミー電極と前記第２ダミー電極を同時に形成してもよい。

【0016】

図１に示す実施形態の半導体装置１０は、半導体基板１２を有している。上から見たときに、半導体基板１２は、素子領域２０と温度センス領域４０を有している。素子領域２０には、ゲート型スイッチング素子が設けられている。温度センス領域４０には、温度センスダイオードが設けられている。図１、２に示すように、温度センスダイオードは、ｐ型のアノード領域５０とｎ型のカソード領域６０を有している。図３に示すように、アノード領域５０とカソード領域６０は、半導体基板１２の内部であって半導体基板１２の上面１２ａを含む範囲に配置されている。アノード領域５０とカソード領域６０は互いに接している。

【0017】

図４は、素子領域２０、アノード領域５０、及び、カソード領域６０における半導体装置の断面を示している。なお、図４～１１において、左図は図１のＡ－Ａ線における断面を示し、中央図は図２のＢ－Ｂ線における断面を示し、右図は図２のＣ－Ｃ線における断面を示す。図４に示すように、半導体基板１２の上面１２ａには、表面絶縁層１４が設けられている。図１、２に示すように、表面絶縁層１４には、ソースコンタクトホール２６、アノードコンタクトホール５６及びカソードコンタクトホール６６が設けられている。ソースコンタクトホール２６は、素子領域２０の上部に配置されている。アノードコンタクトホール５６は、アノード領域５０の上部に配置されている。カソードコンタクトホール６６は、カソード領域６０の上部に配置されている。

【0018】

ソースコンタクトホール２６内には、ソース電極２８が設けられている。ソース電極２８は、ソースコンタクトホール２６内で半導体基板１２の上面１２ａに接している。アノードコンタクトホール５６内には、アノード電極５８が設けられている。アノード電極５８は、アノードコンタクトホール５６内で半導体基板１２の上面１２ａ（すなわち、アノード領域５０）に接している。カソードコンタクトホール６６には、カソード電極６８が設けられている。カソード電極６８は、カソードコンタクトホール６６内で半導体基板１２の上面１２ａ（すなわち、カソード領域６０）に接している。半導体基板１２の下面１２ｂには、ドレイン電極１６が設けられている。ドレイン電極１６は、下面１２ｂの略全体に接している。

【0019】

素子領域２０内の半導体基板１２の上面１２ａに、複数のゲートトレンチ２２が設けられている。ソースコンタクトホール２６内に複数のゲートトレンチ２２が配置されている。複数のゲートトレンチ２２は、上面１２ａにおいて平行に伸びている。各ゲートトレンチ２２の内面は、ゲート絶縁膜２３によって覆われている。各ゲートトレンチ２２内に、ゲート電極２４が配置されている。ゲート電極２４は、ゲート絶縁膜２３によって半導体基板１２から絶縁されている。ゲートトレンチ２２内であってゲート電極２４の上部に、層間絶縁層２５が配置されている。層間絶縁層２５は、ゲート電極２４の上面を覆っている。層間絶縁層２５は、ゲートトレンチ２２の上端よりも下側の範囲内に配置されている。したがって、層間絶縁層２５は半導体基板１２の上面１２ａに接していない。層間絶縁層２５の上面に、ソース電極２８が接している。層間絶縁層２５は、ゲート電極２４をソース電極２８から絶縁している。

【0020】

素子領域２０内の半導体基板１２の内部には、ソース領域３０、コンタクト領域３２、ボディ領域３４が設けられている。ソース領域３０は、ｎ型不純物濃度が高いｎ型領域である。コンタクト領域３２は、ｐ型不純物濃度が高いｐ型領域である。ソース領域３０とコンタクト領域３２は、半導体基板１２の上面１２ａを含む範囲に配置されている。ソース領域３０とコンタクト領域３２は、ソース電極２８に接触している。ソース領域３０とコンタクト領域３２は、２つのゲートトレンチ２２によって挟まれた範囲（以下、トレンチ間範囲という）に配置されている。各トレンチ間範囲において、ソース領域３０とコンタクト領域３２がゲートトレンチ２２と平行な方向に沿って交互に設けられている。ソース領域３０とコンタクト領域３２は、ゲートトレンチ２２の側面においてゲート絶縁膜２３に接している。ソース領域３０は、カソード領域６０と略同じ厚さを有している。コンタクト領域３２は、アノード領域５０と略同じ厚さを有している。ボディ領域３４は、コンタクト領域３２よりも低いｐ型不純物濃度を有するｐ型領域である。ボディ領域３４は、ソース領域３０とコンタクト領域３２に対して下側から接している。ボディ領域３４は、ソース領域３０とコンタクト領域３２の下側でゲート絶縁膜２３に接している。

【0021】

ボディ領域３４の下側に、ドリフト領域３６が設けられている。ドリフト領域３６は、ソース領域３０よりも低いｎ型不純物濃度を有するｎ型領域である。ドリフト領域３６は、ボディ領域３４に対して下側から接している。ドリフト領域３６は、ボディ領域３４の下側でゲート絶縁膜２３に接している。ドリフト領域３６は、素子領域２０と温度センス領域４０に跨って分布している。ドリフト領域３６は、温度センス領域４０内においてアノード領域５０とカソード領域６０に対して下側から接している。

【0022】

ドリフト領域３６の下側に、ドレイン領域３８が設けられている。ドレイン領域３８は、ドリフト領域３６よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域３８は、素子領域２０と温度センス領域４０に跨って分布している。ドレイン領域３８は、素子領域２０及び温度センス領域４０内において、ドリフト領域３６に対して下側から接している。ドレイン領域３８は、素子領域２０及び温度センス領域４０内においてドレイン電極１６に接している。

【0023】

図２、４に示すように、アノード領域５０内の半導体基板１２の上面１２ａに複数のダミートレンチ５２が設けられている。各ダミートレンチ５２は互いに平行に伸びている。複数のダミートレンチ５２は、アノードコンタクトホール５６内に配置されている。各ダミートレンチ５２は、ゲートトレンチ２２と略同じ深さを有している。各ダミートレンチ５２は、上面１２ａからアノード領域５０を貫通してドリフト領域３６まで伸びている。ダミートレンチ５２の幅は、ゲートトレンチ２２の幅と等しい。また、ダミートレンチ５２のピッチ（すなわち、２つのトレンチの中心線どうしの間の間隔）は、ゲートトレンチ２２のピッチと等しい。

【0024】

ダミートレンチ５２の内面は、絶縁膜５３によって覆われている。ダミートレンチ５２内に、ダミー電極５４が配置されている。ダミー電極５４は、絶縁膜５３によって半導体基板１２から絶縁されている。ダミートレンチ５２内であってダミー電極５４の上部に、絶縁層５５が配置されている。絶縁層５５はダミー電極５４の上面を覆っている。絶縁層５５は、ダミートレンチ５２の上端よりも下側の範囲内に配置されている。したがって、絶縁層５５は半導体基板１２の上面１２ａに接していない。

【0025】

図２、４に示すように、カソード領域６０内の半導体基板１２の上面１２ａに複数のダミートレンチ６２が設けられている。各ダミートレンチ６２は互いに平行に伸びている。複数のダミートレンチ６２は、カソードコンタクトホール６６内に配置されている。各ダミートレンチ６２は、ゲートトレンチ２２と略同じ深さを有している。各ダミートレンチ６２は、上面１２ａからカソード領域６０を貫通してドリフト領域３６まで伸びている。ダミートレンチ６２の幅は、ゲートトレンチ２２の幅と等しい。また、ダミートレンチ６２のピッチは、ゲートトレンチ２２のピッチと等しい。

【0026】

ダミートレンチ６２の内面は、絶縁膜６３によって覆われている。ダミートレンチ６２内に、ダミー電極６４が配置されている。ダミー電極６４は、絶縁膜６３によって半導体基板１２から絶縁されている。ダミートレンチ６２内であってダミー電極６４の上部に、絶縁層６５が配置されている。絶縁層６５はダミー電極６４の上面を覆っている。絶縁層６５は、ダミートレンチ６２の上端よりも下側の範囲内に配置されている。したがって、絶縁層６５は半導体基板１２の上面１２ａに接していない。

【0027】

素子領域２０内には、ソース領域３０、コンタクト領域３２、ボディ領域３４、ドリフト領域３６、ドレイン領域３８、ゲート電極２４、ソース電極２８及びドレイン電極１６等によってＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）が形成されている。温度センス領域４０内には、アノード領域５０、カソード領域６０、アノード電極５８及びカソード電極６８によってｐｎダイオードが形成されている。ｐｎダイオードの順方向電圧降下は、半導体基板１２の温度によって変化する。したがって、ｐｎダイオードを用いて半導体基板１２の温度を検出することができる。温度センス領域４０が素子領域２０の隣に配置されているので、ｐｎダイオードによってＭＯＳＦＥＴの温度を検出することができる。

【0028】

次に、半導体装置１０の製造方法について説明する。図５は、加工前の半導体基板１２を示している。加工前の半導体基板１２は、ドレイン領域３８とドリフト領域３６を有している。半導体装置１０の製造方法は、半導体基板加工工程、絶縁層形成工程、コンタクトホール形成工程、及び、電極形成工程を有する。

【0029】

（半導体基板加工工程）
まず、図６に示すように、半導体基板１２の上面１２ａにｐ型不純物を選択的に注入することによって、素子領域２０内にボディ領域３４を形成する。次に、半導体基板１２の上面１２ａにｐ型不純物を選択的に注入することによって、コンタクト領域３２とアノード領域５０を形成する。すなわち、コンタクト領域３２とアノード領域５０を同時に形成する。なお、他の実施形態においては、コンタクト領域３２とアノード領域５０を別工程で形成してもよい。次に、半導体基板１２の上面１２ａにｎ型不純物を選択的に注入することによって、ソース領域３０とカソード領域６０を形成する。すなわち、ソース領域３０とカソード領域６０を同時に形成する。なお、他の実施形態においては、ソース領域３０とカソード領域６０を別工程で形成してもよい。

【0030】

次に、図７に示すように、半導体基板１２の上面１２ａを選択的にエッチングすることによって、上面１２ａにゲートトレンチ２２、ダミートレンチ５２及びダミートレンチ６２を形成する。ゲートトレンチ２２は、ボディ領域３４を貫通してドリフト領域３６に達するように形成される。ダミートレンチ５２は、アノード領域５０を貫通してドリフト領域３６に達するように形成される。ダミートレンチ６２は、カソード領域６０を貫通してドリフト領域３６に達するように形成される。

【0031】

次に、図８に示すように、熱酸化によってゲートトレンチ２２、ダミートレンチ５２及びダミートレンチ６２の内面を覆う薄い絶縁膜を形成する。ゲートトレンチ２２内の絶縁膜がゲート絶縁膜２３であり、ダミートレンチ５２内の絶縁膜が絶縁膜５３であり、ダミートレンチ６２内の絶縁膜が絶縁膜６３である。また、ここでは、半導体基板１２の上面１２ａにも薄い絶縁膜が形成される。次に、ゲートトレンチ２２、ダミートレンチ５２及びダミートレンチ６２内にゲート電極２４、ダミー電極５４及びダミー電極６４を形成する。より詳細には、まず、半導体基板１２上に、ゲートトレンチ２２、ダミートレンチ５２及びダミートレンチ６２を埋め込むようにポリシリコン層を形成する。次に、ポリシリコン層をエッチングして、上面１２ａ上と各トレンチの上部のポリシリコン層を除去する。各トレンチの下部には、ポリシリコン層を残存させる。ゲートトレンチ２２内に残存したポリシリコン層がゲート電極２４となり、ダミートレンチ５２内に残存したポリシリコン層がダミー電極５４となり、ダミートレンチ６２内に残存したポリシリコン層がダミー電極６４となる。

【0032】

（絶縁層形成工程）
次に、図９に示すように、ＣＶＤ（chemical vapor deposition）によって半導体基板１２上に厚い絶縁層１４ａを形成する。絶縁層１４ａのうちの上面１２ａを覆う部分が表面絶縁層１４である。また、ゲートトレンチ２２、ダミートレンチ５２及びダミートレンチ６２は、絶縁層１４ａによって埋め込まれる。ゲートトレンチ２２内では、絶縁層１４ａがゲート電極２４の上面を覆う。ダミートレンチ５２内では、絶縁層１４ａがダミー電極５４の上面を覆う。ダミートレンチ６２内では、絶縁層１４ａがダミー電極６４の上面を覆う。

【0033】

（コンタクトホール形成工程）
次に、図１０に示すように、絶縁層１４ａ上にマスク層７０を形成し、マスク層７０を介して絶縁層１４ａを部分的にエッチングする。これによって、絶縁層１４ａにコンタクトホール２６、５６、６６を形成する。ソースコンタクトホール２６内では、上面１２ａ上の絶縁層１４ａを除去して上面１２ａを露出させる。また、ソースコンタクトホール２６内には複数のゲートトレンチ２２が配置されている。ソースコンタクトホール２６内では、ゲートトレンチ２２内に残存する絶縁層１４ａの上端がゲートトレンチ２２の上端（すなわち、上面１２ａ）よりも下側の範囲内に位置するようにゲートトレンチ２２内に絶縁層１４ａを残存させる。ゲートトレンチ２２内に残存する絶縁層１４ａは、ゲート電極２４の上面を覆っている。ゲートトレンチ２２内に残存する絶縁層１４ａが層間絶縁層２５となる。また、アノードコンタクトホール５６内では、上面１２ａ上の絶縁層１４ａを除去して上面１２ａを露出させる。アノードコンタクトホール５６内には複数のダミートレンチ５２が配置されている。アノードコンタクトホール５６内では、ダミートレンチ５２内に残存する絶縁層１４ａの上端がダミートレンチ５２の上端（すなわち、上面１２ａ）よりも下側の範囲内に位置するようにダミートレンチ５２内に絶縁層１４ａを残存させる。ダミートレンチ５２内に残存する絶縁層１４ａが絶縁層５５となる。また、カソードコンタクトホール６６内では、上面１２ａ上の絶縁層１４ａを除去して上面１２ａを露出させる。カソードコンタクトホール６６内には複数のダミートレンチ６２が配置されている。カソードコンタクトホール６６内では、ダミートレンチ６２内に残存する絶縁層１４ａの上端がダミートレンチ６２の上端（すなわち、上面１２ａ）よりも下側の範囲内に位置するようにダミートレンチ６２内に絶縁層１４ａを残存させる。ダミートレンチ６２内に残存する絶縁層１４ａが絶縁層６５となる。

【0034】

（電極形成工程）
次に、図１１に示すように、ソース電極２８、アノード電極５８及びカソード電極６８を形成する。より詳細には、まず、コンタクトホール２６、５６、６６が埋め込まれるように表面絶縁層１４上に金属層を形成する。次に、表面絶縁層１４上の金属層をエッチングして、ソースコンタクトホール２６内の金属層、アノードコンタクトホール５６内の金属層及びカソードコンタクトホール６６内の金属層を互いから分離させる。ソースコンタクトホール２６内の金属層がソース電極２８となり、アノードコンタクトホール５６内の金属層がアノード電極５８となり、カソードコンタクトホール６６内の金属層がカソード電極６８となる。ソース電極２８は、各層間絶縁層２５と半導体基板１２の上面１２ａに接している。アノード電極５８は、各絶縁層５５とアノード領域５０に接している。カソード電極６８は、各絶縁層６５とカソード領域６０に接している。

【0035】

次に、半導体基板１２の下面１２ｂにドレイン電極１６を形成する。これによって、図１～４に示す半導体装置１０が完成する。

【0036】

図１２、１３は、比較例として、温度センス領域４０にダミートレンチ５２、６２が存在しない半導体装置の製造工程を示している。絶縁層１４ａを形成する工程では、トレンチ近傍ではトレンチが存在しない位置よりも、上面１２ａ上における絶縁層１４ａの成長速度が遅くなる。これは、ＣＶＤの原料ガスがトレンチ内での絶縁層１４ａの成長によって消費されるので、トレンチの近傍の上面１２ａ上に絶縁層１４ａが成長し難くなるためであると考えられる。図１２では、温度センス領域４０にダミートレンチが存在しないので、温度センス領域４０内の上面１２ａ上の絶縁層１４ａの厚さＴ２が、素子領域２０内の上面１２ａ上の絶縁層１４ａの厚さＴ１よりも厚くなる。このため、その後にコンタクトホール２６、５６、６６を形成するときに、図１３に示すように、コンタクトホール５６、６６内の上面１２ａ上に薄い絶縁層１４ａが残存して上面１２ａを露出させることができない場合がある。この場合、その後に電極を形成するときに、アノード電極５８をアノード領域５０に低抵抗で接触させることができず、カソード電極６８をカソード領域６０に低抵抗で接触させることができない。また、エッチング時間を長くすればコンタクトホール５６、６６内で上面１２ａを露出させるとはできるが、その場合には素子領域２０内で層間絶縁層２５が薄くなり、層間絶縁層２５の耐圧が低下するという問題が生じる。

【0037】

これに対し、本実施形態の製造方法では、温度センス領域４０内にダミートレンチ５２、６２が存在するので、図９に示すように、温度センス領域４０内の絶縁層１４ａの厚さＴ２が素子領域２０内の絶縁層１４ａの厚さＴ１と略等しくなる。このため、図１０に示すように、コンタクトホール２６、５６、６６内で上面１２ａを露出させるときに、適切な厚さの層間絶縁層２５をゲートトレンチ２２内に残存させることができる。したがって、この製造方法によれば、層間絶縁層２５の耐圧を確保しながら、アノード電極５８、カソード電極６８をアノード領域５０、カソード領域６０に低抵抗で接触させることができる。

【0038】

なお、上述した実施形態では、ダミートレンチの幅がゲートトレンチの幅と等しく、ダミートレンチのピッチがゲートトレンチのピッチと等しかった。しかしながら、ダミートレンチの幅がゲートトレンチの幅と異なっていてもよく、ダミートレンチのピッチがゲートトレンチのピッチと異なっていてもよい。また、上述した実施形態では、ダミートレンチの深さがゲートトレンチの深さと等しかったが、ダミートレンチの深さがゲートトレンチの深さと異なっていてもよい。このように、ダミートレンチとゲートトレンチとで寸法やピッチが異なっていても、温度センス領域ダミートレンチを設けることで、温度センス領域４０内の上面１２ａ上で絶縁層１４ａが厚くなることを防止できる。ただし、ゲートトレンチの形状及びピッチがダミートレンチの形状及ピッチと等しい場合には、素子領域と温度センス領域の間で絶縁層の厚さの差をより小さくすることができる。

【0039】

また、上述した実施形態では、ゲートトレンチをダミートレンチと同時に形成したが、ゲートトレンチとダミートレンチを別工程で形成してもよい。

【0040】

また、上述した実施形態では、ダミートレンチ内にダミー電極を形成したが、ダミートレンチ内にダミー電極を形成しなくてもよい。例えば、ダミー電極を形成せずにダミートレンチの全体を絶縁層１４ａで埋め込んでもよい。このような構成でも、温度センス領域４０内の上面１２ａ上で絶縁層１４ａが厚くなることを防止できる。

【0041】

なお、図１４に示すように、ダミートレンチ５２、６２が図２とは異なる向きに伸びていてもよい。また、図１５に示すように、ダミートレンチ５２がアノードコンタクトホール５６の外部まで伸びており、ダミートレンチ６２がカソードコンタクトホール６６の外部まで伸びていてもよい。また、図１６に示すように、ダミートレンチ５２、６２が互いに繋がっていてもよい。

【0042】

ダミートレンチ５２は、第１ダミートレンチの一例である。絶縁層５５は、第１絶縁層の一例である。ダミートレンチ６２は、第２ダミートレンチの一例である。絶縁層６５は、第２絶縁層の一例である。

【0043】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0044】

１４：表面絶縁層、２０：素子領域、２２：ゲートトレンチ、２４：ゲート電極、２５：層間絶縁層、２６：ソースコンタクトホール、２８：ソース電極、５０：アノード領域、５２：ダミートレンチ、５５：絶縁層、５６：アノードコンタクトホール、５８：アノード電極、６０：カソード領域、６２：ダミートレンチ、６５：絶縁層、６６：カソードコンタクトホール、６８：カソード電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】