特開 2024-117462 スイッチング素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024117462

(43)【公開日】2024-08-29

(54)【発明の名称】スイッチング素子の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240822BHJP

   H01L 29/78 20060101ALI20240822BHJP

   H01L 29/12 20060101ALI20240822BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 653C

H01L29/78 652J

H01L29/78 652F

H01L29/78 652S

H01L29/78 658E

H01L29/78 652T

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023023578

(22)【出願日】2023-02-17

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】秋山 直輝

(72)【発明者】

【氏名】金原 啓道

(72)【発明者】

【氏名】岩橋 洋平

(57)【要約】

【課題】 電界緩和領域の厚さのばらつきを抑制する。
【解決手段】 スイッチング素子の製造方法であって、ｎ型の第１半導体層を有する半導体基板を準備する工程と、前記第１半導体層の表面の一部にｐ型不純物を注入することによって前記第１半導体層内に第１ｐ型領域を形成する第１注入工程と、前記第１半導体層上にｎ型の第２半導体層をエピタキシャル成長させる工程と、前記第２半導体層の表面の一部にｐ型不純物を注入することによって前記第２半導体層内に前記第１ｐ型領域に繋がる第２ｐ型領域を形成する第２注入工程と、前記第２半導体層上に第３半導体層をエピタキシャル成長させる工程と、 前記第３半導体層の表面にトレンチの底面が前記第２ｐ型領域内に位置するように前記トレンチを形成する工程、を有する。前記第１ｐ型領域と前記第２ｐ型領域によって前記電界緩和領域が形成される。
【選択図】図８

【特許請求の範囲】

【請求項1】

スイッチング素子の製造方法であって、
前記スイッチング素子が、
トレンチ内に配置されているゲート電極と、
前記トレンチの側面に接するｎ型のソース領域と、
前記ソース領域の下側で前記トレンチの前記側面に接するｐ型のボディ領域と、
前記ボディ領域の下側で前記トレンチの前記側面に接しており、前記トレンチの底面よりも下側まで伸びるｎ型のドリフト領域と、
前記トレンチの前記底面に接しており、前記ドリフト領域に接するｐ型の電界緩和領域、
を有し、
前記製造方法が、
ｎ型の第１半導体層を有する半導体基板を準備する工程と、
前記第１半導体層の表面の一部にｐ型不純物を注入することによって、前記第１半導体層内に第１ｐ型領域を形成する第１注入工程と、
前記第１半導体層上にｎ型の第２半導体層をエピタキシャル成長させる工程と、
前記第２半導体層の表面の一部にｐ型不純物を注入することによって、前記第２半導体層内に前記第１ｐ型領域に繋がる第２ｐ型領域を形成する第２注入工程であって、前記第１ｐ型領域と前記第２ｐ型領域によって前記電界緩和領域が形成される前記第２注入工程と、
前記第２半導体層上に第３半導体層をエピタキシャル成長させる工程と、
前記第３半導体層の表面に、前記トレンチの前記底面が前記第２ｐ型領域内に位置するように前記トレンチを形成する工程、
を有する製造方法。

【請求項2】

前記第１注入工程におけるｐ型不純物の注入エネルギーが、前記第２注入工程におけるｐ型不純物の注入エネルギーよりも低い、請求項１に記載の製造方法。

【請求項3】

前記第１注入工程におけるｐ型不純物の注入範囲の下端が、前記第２注入工程におけるｐ型不純物の注入範囲の下端よりも下側に位置する、請求項１または２に記載の製造方法。

【請求項4】

前記スイッチング素子が、
前記ボディ領域から下側に突出しており、前記電界緩和領域の下端よりも下側まで伸びるｐ型のディープ領域をさらに有し、
前記製造方法が、
前記第１半導体層の表面の一部にｐ型不純物を注入することによって、前記第１半導体層内に第３ｐ型領域を形成する第３注入工程と、
前記第２半導体層の表面の一部にｐ型不純物を注入することによって、前記第２半導体層内に前記第３ｐ型領域に繋がる第４ｐ型領域を形成する第４注入工程であって、前記第３ｐ型領域と前記第４ｐ型領域によって前記ディープ領域が形成される前記第４注入工程、
をさらに有する、
請求項１または２に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング素子の製造方法に関する。

【0002】

特許文献１には、トレンチ型のゲート電極を有するスイッチング素子が開示されている。このスイッチング素子は、トレンチの底面に接するｐ型の電界緩和領域を有している。電界緩和領域により、トレンチの底面周辺における電界集中を抑制できる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－０４４２９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１では、ｎ型の半導体層にｐ型不純物を注入することによって電界緩和領域を形成する。しかしながら、ｐ型不純物の注入距離を正確に制御することが困難であり、スイッチング素子の量産時には電界緩和領域の厚さにばらつきが生じる。その結果、スイッチング素子の耐圧にばらつきが生じる。本明細書では、電界緩和領域の厚さのばらつきを抑制する技術を提案する。

【課題を解決するための手段】

【0005】

本明細書が開示する製造方法により製造されるスイッチング素子は、トレンチ内に配置されているゲート電極と、前記トレンチの側面に接するｎ型のソース領域と、前記ソース領域の下側で前記トレンチの前記側面に接するｐ型のボディ領域と、前記ボディ領域の下側で前記トレンチの前記側面に接しているとともに前記トレンチの底面よりも下側まで伸びるｎ型のドリフト領域と、前記トレンチの前記底面に接しているとともに前記ドリフト領域に接するｐ型の電界緩和領域、を有する。前記製造方法が、ｎ型の第１半導体層を有する半導体基板を準備する工程と、前記第１半導体層の表面の一部にｐ型不純物を注入することによって前記第１半導体層内に第１ｐ型領域を形成する第１注入工程と、前記第１半導体層上にｎ型の第２半導体層をエピタキシャル成長させる工程と、前記第２半導体層の表面の一部にｐ型不純物を注入することによって前記第２半導体層内に前記第１ｐ型領域に繋がる第２ｐ型領域を形成する第２注入工程であって前記第１ｐ型領域と前記第２ｐ型領域によって前記電界緩和領域が形成される前記第２注入工程と、前記第２半導体層上に第３半導体層をエピタキシャル成長させる工程と、前記第３半導体層の表面に、前記トレンチの前記底面が前記第２ｐ型領域内に位置するように前記トレンチを形成する工程、を有する。

【0006】

本明細書が開示する上記製造方法では、２段階に分けてｐ型不純物の注入を行うことによって電界緩和領域を形成する。すなわち、第１注入工程によって第１半導体層内に第１ｐ型領域を形成し、次に第１ｐ型領域が形成された第１半導体層上に第２半導体層を形成し、次に第２注入工程によって第２半導体層内に第２ｐ型領域を形成する。形成された第１ｐ型領域と第２ｐ型領域が互いに繋がることで、電界緩和領域となる。第１ｐ型領域と第２ｐ型領域の厚さは電界緩和領域の厚さよりも薄いので、第１ｐ型領域と第２ｐ型領域は比較的低い注入エネルギーで形成することができる。すなわち、第１注入工程と第２注入工程では、低い注入エネルギーで第１ｐ型領域と第２ｐ型領域を形成できる。ｐ型不純物の注入エネルギーが低い場合、ｐ型不純物の注入深さのばらつきが生じ難い。したがって、第１注入工程と第２注入工程では、第１ｐ型領域と第２ｐ型領域の厚さのばらつきを抑制できる。したがって、この製造方法によれば、電界緩和領域の厚さのばらつきを抑制できる。

【図面の簡単な説明】

【0007】

【図1】スイッチング素子の断面を含む斜視図。

【図2】ソース電極を省略したスイッチング素子の斜視図。

【図3】実施例１の製造方法を示すフローチャート。

【図4】実施例１の製造方法の説明図。

【図5】実施例１の製造方法の説明図。

【図6】実施例１の製造方法の説明図。

【図7】実施例１の製造方法の説明図。

【図8】実施例１の製造方法の説明図。

【図9】実施例１の製造方法の説明図。

【図10】実施例１の製造方法の説明図。

【図11】実施例１の製造方法の説明図。

【図12】実施例１の製造方法の説明図。

【図13】実施例１の製造方法により形成された電界緩和領域内のｐ型不純物濃度分布を示すグラフ。

【図14】比較例の製造方法により形成された電界緩和領域内のｐ型不純物濃度分布を示すグラフ。

【図15】変形例の製造方法により形成された電界緩和領域内のｐ型不純物濃度分布を示すグラフ。

【図16】実施例２の製造方法の説明図。

【図17】実施例２の製造方法の説明図。

【図18】実施例２の製造方法の説明図。

【図19】実施例２の製造方法の説明図。

【発明を実施するための形態】

【0008】

本明細書が開示する一例の製造方法では、前記第１注入工程におけるｐ型不純物の注入エネルギーが、前記第２注入工程におけるｐ型不純物の注入エネルギーよりも低くてもよい。

【0009】

この構成によれば、電界緩和領域の厚さのばらつきをより効果的に抑制できる。

【0010】

本明細書が開示する一例の製造方法では、前記第１注入工程におけるｐ型不純物の注入範囲の下端が、前記第２注入工程におけるｐ型不純物の注入範囲の下端よりも下側に位置していてもよい。

【0011】

この構成によれば、電界緩和領域の厚さのばらつきをより効果的に抑制できる。

【0012】

本明細書が開示する一例の構成では、前記スイッチング素子が、前記ボディ領域から下側に突出しており、前記電界緩和領域の下端よりも下側まで伸びるｐ型のディープ領域をさらに有していてもよい。前記製造方法が、前記第１半導体層の表面の一部にｐ型不純物を注入することによって前記第１半導体層内に第３ｐ型領域を形成する第３注入工程と、
前記第２半導体層の表面の一部にｐ型不純物を注入することによって、前記第２半導体層内に前記第３ｐ型領域に繋がる第４ｐ型領域を形成する第４注入工程であって、前記第３ｐ型領域と前記第４ｐ型領域によって前記ディープ領域が形成される前記第４注入工程、をさらに有していてもよい。

【0013】

この構成によれば、ディープ領域の厚さのばらつきを抑制できる。

【実施例0014】

図１、２は、実施例１の製造方法によって製造されるスイッチング素子１０を示している。スイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＳｉＣにより構成されている。但し、半導体基板１２が、ＳｉやＧａＮ等の他の半導体により構成されていてもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行かつｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚さ方向をｚ方向という。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。各トレンチ１４は、上面１２ａにおいてｙ方向に直線状に伸びている。各トレンチ１４は、上面１２ａにおいてｘ方向に間隔を空けて配置されている。各トレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内にゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。各トレンチ１４内に、層間絶縁膜２０が配置されている。各層間絶縁膜２０は、ゲート電極１８の上面を覆っている。

【0015】

図１に示すように、半導体基板１２の上部に、ソース電極２２が設けられている。ソース電極２２は、層間絶縁膜２０の上面と半導体基板１２の上面１２ａを覆っている。ソース電極２２は、層間絶縁膜２０によってゲート電極１８から絶縁されている。半導体基板１２の下部に、ドレイン電極２４が設けられている。ドレイン電極２４は、半導体基板１２の下面１２ｂを覆っている。

【0016】

図１、２に示すように、半導体基板１２は、複数のソース領域４０、複数のコンタクト領域４１、ボディ領域４２、ドリフト領域４４、バッファ領域４５、ドレイン領域４６、複数の電界緩和領域４８、及び、複数のディープ領域４９を有している。

【0017】

ソース領域４０は、高いｎ型不純物濃度を有するｎ型領域である。コンタクト領域４１は、高いｐ型不純物濃度を有するｐ型領域である。ソース領域４０とコンタクト領域４１は、２つのトレンチ１４の間に位置する半導体層（以下、トレンチ間半導体層という）内に設けられている。各トレンチ間半導体層内において、ソース領域４０とコンタクト領域４１がｙ方向に沿って交互に配置されている。ソース領域４０とコンタクト領域４１は、ソース電極２２に接している。各ソース領域４０は、トレンチ間半導体層の両側に設けられたトレンチ１４の側面においてゲート絶縁膜１６に接している。各コンタクト領域４１は、トレンチ間半導体層の両側に設けられたトレンチ１４の側面においてゲート絶縁膜１６に接している。

【0018】

ボディ領域４２は、コンタクト領域４１よりも低いｐ型不純物濃度を有するｐ型領域である。ボディ領域４２は、トレンチ間半導体層内に配置されている。ボディ領域４２は、ソース領域４０及びコンタクト領域４１の下側に配置されている。ボディ領域４２は、ソース領域４０及びコンタクト領域４１に対して下側から接している。ボディ領域４２は、ソース領域４０の下側でゲート絶縁膜１６に接している。すなわち、ボディ領域４２は、トレンチ間半導体層の両側に設けられたトレンチ１４の側面においてゲート絶縁膜１６に接している。

【0019】

ドリフト領域４４は、ソース領域４０よりも低いｎ型不純物濃度を有するｎ型領域である。ドリフト領域４４は、複数のトレンチ間半導体層の下部に跨って分布している。ドリフト領域４４の上端部は、各トレンチ間半導体層内まで伸びている。ドリフト領域４４は、各トレンチ間半導体層内において、ボディ領域４２に対して下側から接している。ドリフト領域４４は、ボディ領域４２の下側でゲート絶縁膜１６に接している。すなわち、ドリフト領域４４は、各トレンチ間半導体層の両側に設けられたトレンチ１４の側面においてゲート絶縁膜１６に接している。

【0020】

バッファ領域４５は、ドリフト領域４４よりも高いｎ型不純物濃度を有するｎ型領域である。バッファ領域４５は、ドリフト領域４４に対して下側から接している。

【0021】

ドレイン領域４６は、バッファ領域４５よりも高いｎ型不純物濃度を有するｎ型領域である。ドレイン領域４６は、バッファ領域４５に対して下側から接している。ドレイン領域４６は、半導体基板１２の下面１２ｂにおいてドレイン電極２４に接している。

【0022】

各電界緩和領域４８は、コンタクト領域４１よりも低いｐ型不純物濃度を有するｐ型領域である。各電界緩和領域４８は、対応するトレンチ１４の下部に配置されている。各電界緩和領域４８は、対応するトレンチ１４の底面においてゲート絶縁膜１６に接している。各電界緩和領域４８は、対応するトレンチ１４の底面に沿ってｙ方向に直線状に伸びている。各電界緩和領域４８の間の間隔部及び各電界緩和領域４８の下側の領域には、ドリフト領域４４が分布している。各電界緩和領域４８の側面及び底面には、ドリフト領域４４が接している。

【0023】

各ディープ領域４９は、電界緩和領域４８よりも低いｐ型不純物濃度を有するｐ型領域である。各ディープ領域４９は、ボディ領域４２の下側に配置されている。各ディープ領域４９は、ｙ方向よりもｚ方向に長い形状を有しており、その上端はボディ領域４２に接続されている。すなわち、各ディープ領域４９は、ボディ領域４２から下側に突出する凸形状を有している。各ディープ領域４９は、ボディ領域４２から各電界緩和領域４８の下端よりも下側まで伸びている。各ディープ領域４９は、ｘ方向に直線状に伸びており、トレンチ１４及び電界緩和領域４８と交差している。各ディープ領域４９は、ｙ方向に間隔を空けて配置されている。各ディープ領域４９の間の間隔部及び各ディープ領域４９の下側の領域には、ドリフト領域４４が分布している。各ディープ領域４９の側面及び底面には、ドリフト領域４４が接している。各ディープ領域４９は、電界緩和領域４８との交差部において、電界緩和領域４８と繋がっている。したがって、各電界緩和領域４８は、ディープ領域４９を介してボディ領域４２に接続されている。

【0024】

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０は、いわゆるＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。通常時は、ドレイン電極２４にソース電極２２よりも高い電位が印加される。ゲート電極１８にゲート閾値よりも高い電位を印加すると、ボディ領域４２内のゲート絶縁膜１６の近傍の部分にチャネルが形成され、チャネルによってソース領域４０とドリフト領域４４が接続される。これにより、スイッチング素子１０がオンし、ドレイン電極２４からソース電極２２へ電流が流れる。

【0025】

ゲート電極１８の電位をゲート閾値よりも低い電位に引き下げると、スイッチング素子１０がオフし、電流が停止する。スイッチング素子１０がオフすると、ボディ領域４２、ディープ領域４９、及び、電界緩和領域４８からドリフト領域４４に空乏層が伸び、ドリフト領域４４の略全体が空乏化される。電界緩和領域４８によって、トレンチ１４の下端における電界集中が抑制される。また、ディープ領域４９から伸びる空乏層は、ドリフト領域４４を効率的に空乏化させる。これによって、スイッチング素子１０の高い耐圧が実現される。

【0026】

電界緩和領域４８の厚さ（すなわち、ｚ方向における寸法）とディープ領域４９の厚さ（すなわち、ｚ方向における寸法）は、スイッチング素子１０の耐圧に大きく影響する。電界緩和領域４８の厚さとディープ領域４９の厚さがばらつくと、スイッチング素子１０の耐圧が大きくばらつく。例えば、厚さのばらつきによって電界緩和領域４８の下端がディープ領域４９の下端よりも下側に突出すると、電界緩和領域４８の下端で電界集中が生じ易くなり、スイッチング素子１０の耐圧が大きく低下する。以下に、電界緩和領域４８の厚さとディープ領域４９の厚さのばらつきを抑制可能なスイッチング素子１０の製造方法について説明する。

【0027】

図３は、実施例１の製造方法を示している。この製造方法では、ステップＳ２において、図４に示す半導体基板を準備する。図４に示す半導体基板は、加工前の半導体基板１２であり、ドレイン領域４６、バッファ領域４５及び第１半導体層４４ａを有している。第１半導体層４４ａは、バッファ領域４５上に配置されている。第１半導体層４４ａは、バッファ領域４５よりも低いｎ型不純物濃度を有するｎ型層である。第１半導体層４４ａは、半導体基板の上面に露出している。ステップＳ２では、図４に示す半導体基板を製造してもよいし購入してもよい。

【0028】

次に、ステップＳ４において、図５に示すように、第１半導体層４４ａ内に複数のｐ型領域４８ａを形成する。より詳細には、まず、第１半導体層４４ａの上面に開口部を有するマスク５０を形成する。次に、マスク５０を介して第１半導体層４４ａの表面の一部にｐ型不純物を注入する。これによって、第１半導体層４４ａ内に複数のｐ型領域４８ａを形成する。ここでは、第１半導体層４４ａの上面に露出する位置に、ｘ方向に間隔を空けて複数のｐ型領域４８ａを形成する。各ｐ型領域４８ａは、ｙ方向に直線状に伸びている。ｐ型領域４８ａの形成後に、マスク５０を除去する。

【0029】

次に、ステップＳ６において、図６に示すように、第１半導体層４４ａ内に複数のｐ型領域４９ａを形成する。より詳細には、まず、第１半導体層４４ａの上面に開口部を有するマスク５２を形成する。次に、マスク５２を介して第１半導体層４４ａの表面の一部にｐ型不純物を注入する。これによって、第１半導体層４４ａ内に複数のｐ型領域４９ａを形成する。ここでは、第１半導体層４４ａの上面に露出する位置に、ｙ方向に間隔を空けて複数のｐ型領域４９ａを形成する。各ｐ型領域４９ａは、ｘ方向に直線状に伸びている。したがって、各ｐ型領域４９ａは、ｐ型領域４８ａと交差している。ステップＳ６では、ステップＳ４よりも高いエネルギーでｐ型不純物を注入する。したがって、ｐ型領域４９ａは、ｐ型領域４８ａよりも深い位置まで形成される。このため、ｐ型領域４９ａは、ｐ型領域４８ａよりも厚い。ｐ型領域４９ａの形成後に、マスク５２を除去する。

【0030】

次に、ステップＳ８において、図７に示すように、第１半導体層４４ａ上に第２半導体層４４ｂをエピタキシャル成長させる。第２半導体層４４ｂは、第１半導体層４４ａと略同じｎ型不純物濃度を有するｎ型層である。第２半導体層４４ｂの厚さは、ｐ型領域４８ａの厚さよりも厚い。

【0031】

次に、ステップＳ１０において、図８に示すように、第２半導体層４４ｂ内に複数のｐ型領域４８ｂを形成する。より詳細には、まず、第２半導体層４４ｂの上面に開口部を有するマスク５４を形成する。次に、マスク５４を介して第２半導体層４４ｂの表面の一部にｐ型不純物を注入する。これによって、第２半導体層４４ｂ内に複数のｐ型領域４８ｂを形成する。ここでは、第２半導体層４４ｂの上面に露出する位置に、ｘ方向に間隔を空けて複数のｐ型領域４８ｂを形成する。各ｐ型領域４８ｂは、ｙ方向に直線状に伸びている。ステップＳ１０では、ステップＳ４よりも加速電圧を高く設定することにより、ステップＳ４よりも高い注入エネルギーでｐ型不純物を注入する。これによって、第２半導体層４４ｂの上面から下面まで伸びるｐ型領域４８ｂを形成する。したがって、ｐ型領域４８ｂの厚さは、ｐ型領域４８ａの厚さよりも厚い。ここでは、ｐ型領域４８ａの上部にｐ型領域４８ｂを形成する。したがって、ｐ型領域４８ｂの下端がｐ型領域４８ａの上端に繋がる。互いに繋がったｐ型領域４８ａ、４８ｂによって電界緩和領域４８が形成される。ｐ型領域４８ｂの形成後に、マスク５４を除去する。

【0032】

次に、ステップＳ１２において、図９に示すように、第２半導体層４４ｂ内に複数のｐ型領域４９ｂを形成する。より詳細には、まず、第２半導体層４４ｂの上面に開口部を有するマスク５６を形成する。次に、マスク５６を介して第２半導体層４４ｂの表面の一部にｐ型不純物を注入する。これによって、第２半導体層４４ｂ内に複数のｐ型領域４９ｂを形成する。ここでは、第２半導体層４４ｂの上面に露出する位置に、ｙ方向に間隔を空けて複数のｐ型領域４９ｂを形成する。各ｐ型領域４９ｂは、ｘ方向に直線状に伸びている。したがって、各ｐ型領域４９ｂは、ｐ型領域４８ｂと交差している。ここでは、ｐ型領域４９ａの上部にｐ型領域４９ｂを形成する。したがって、ｐ型領域４９ｂの下端がｐ型領域４９ａの上端に繋がる。互いに繋がったｐ型領域４９ａ、４９ｂによってディープ領域４９が形成される。ｐ型領域４９ｂの形成後に、マスク５６を除去する。

【0033】

電界緩和領域４８とディープ領域４９の形成後に第１半導体層４４ａと第２半導体層４４ｂ内に残存しているｎ型領域が、ドリフト領域４４である。

【0034】

次に、ステップＳ１４において、図１０に示すように、第２半導体層４４ｂ上にｎ型の第３半導体層６０をエピタキシャル成長させる。

【0035】

次に、ステップＳ１６において、図１１に示すように、イオン注入によって第３半導体層６０内にソース領域４０及びボディ領域４２を形成する。また、ステップＳ１６では、第３半導体層６０内にコンタクト領域４１（図１、２参照）を形成する。

【0036】

次に、ステップＳ１８において、図１２に示すように、第３半導体層６０の表面を選択的にエッチングすることによって複数のトレンチ１４を形成する。ここでは、各電界緩和領域４８の上部に、電界緩和領域４８に沿って（すなわち、ｙ方向に沿って）伸びるトレンチ１４を形成する。また、ここでは、トレンチ１４の底面がｐ型領域４８ｂ内に位置するようにトレンチ１４を形成する。

【0037】

次に、ステップＳ２０において、トレンチ１４内に、ゲート絶縁膜１６、ゲート電極１８及び層間絶縁膜２０を形成する。さらに、半導体基板１２の上面にソース電極２２を形成し、半導体基板１２の下面にドレイン電極２４を形成する。以上の工程により、図１、２に示すスイッチング素子１０が完成する。

【0038】

図１３は、実施例１の製造方法により製造されたスイッチング素子１０の電界緩和領域４８内の深さ方向（すなわち、ｚ方向）におけるｐ型不純物濃度分布を示している。また、図１４は、比較例の電界緩和領域４８の深さ方向におけるｐ型不純物濃度を示している。図１４は、注入エネルギーが高い一度のイオン注入で図１３と同じ厚さの電界緩和領域４８を形成した場合を示している。図１３、１４の注入距離Ｄａ、Ｄｂ、Ｄｃは、イオン注入時の半導体層の表面からｐ型不純物の濃度ピークの深さまでの距離を示している。

【0039】

図１４に示すように、注入エネルギーが高い場合、注入距離Ｄｃが長い。また、イオン注入されたｐ型不純物は、目標の深さの周辺に分散して分布するので、ｐ型不純物は正規分布状に分布する。注入エネルギーが高い場合は、不純物が分散して分布し易い。このため、図１４では、正規分布の裾が広い。

【0040】

図１３、１４に示すように、ｐ型領域４８ｂに対する注入距離Ｄｂ（すなわち、ステップＳ１０における注入距離）は、注入距離Ｄｃよりも短い。したがって、ステップＳ１０で注入されたｐ型不純物の濃度分布では、図１４のｐ型不純物濃度分布よりも、裾が狭く分布範囲の幅が狭い。また、上述したように、ステップＳ４のｐ型領域４８ａに対するイオン注入はステップＳ１０のｐ型領域４８ｂに対するイオン注入よりも低い注入エネルギーで実施される。したがって、図１３に示すように、ｐ型領域４８ａに対する注入距離Ｄａはｐ型領域４８ｂに対する注入距離Ｄｂよりも短い。このため、ステップＳ４で注入されたｐ型不純物の濃度分布では、ステップＳ１０で注入されたｐ型不純物の濃度分布よりも、裾が狭く分布範囲の幅が狭い。図１３、１４から明らかなように、実施例１の製造方法によれば、電界緩和領域４８の下端において裾が狭いｐ型不純物濃度分布を得ることができる。

【0041】

イオン注入によって図１４のように裾が広いｐ型不純物濃度分布を形成する場合には、ｐ型不純物の分布範囲の制御が難しく、電界緩和領域４８の厚さにばらつきが生じ易い。これに対し、実施例１の製造方法では、図１３に示すように、電界緩和領域４８の下端において裾が狭いｐ型不純物濃度分布を得ることができる。したがって、電界緩和領域４８の下端においてｐ型不純物の分布範囲を正確に制御することができ、電界緩和領域４８の厚さのばらつきを抑制できる。したがって、実施例１の製造方法によれば、量産されたスイッチング素子１０において耐圧等の特性のばらつきを抑制できる。

【0042】

また、実施例１の製造方法では、ｐ型領域４８ａよりも上側のｐ型領域４８ｂに対するイオン注入を、ｐ型領域４８ａに対するイオン注入よりも高い注入エネルギーで実施する。したがって、電界緩和領域４８のうちの下端以外の部分を一度のイオン注入で形成することができる。このため、電界緩和領域４８の厚さのばらつきを抑制しながら、電界緩和領域４８を効率的に形成することができる。

【0043】

また、実施例１の製造方法では、電界緩和領域４８と同様にして、ディープ領域４９を１回目のイオン注入（すなわち、ステップＳ６）、エピタキシャル成長（すなわち、ステップＳ８）及び２回目のイオン注入（すなわち、ステップＳ１２）を実施することにより形成する。したがって、ディープ領域４９の厚さのばらつきを抑制できる。このため、スイッチング素子１０の耐圧のばらつきをより効果的に抑制できる。

【0044】

なお、実施例１では、図１３に示すように、ｐ型領域４８ａに対する注入範囲の下端の位置Ｐａ（すなわち、ステップＳ４で注入されたｐ型不純物の濃度が検出限界値となる位置）が、ｐ型領域４８ｂに対する注入範囲の下端の位置Ｐｂ（すなわち、ステップＳ１０で注入されたｐ型不純物の濃度が検出限界値となる位置）よりも下側に位置する。この場合、ｐ型領域４８ｂに対するイオン注入が電界緩和領域４８の厚さに影響しないので、電界緩和領域４８の厚さのばらつきをより効果的に抑制することができる。ただし、他の実施例では、図１５のように、ｐ型領域４８ｂに対する注入範囲の下端の位置Ｐｂが、ｐ型領域４８ａに対する注入範囲の下端の位置Ｐａよりも下側に位置してもよい。図１５の場合であっても、図１４に示す比較例に比べれば、電界緩和領域４８の厚さのばらつきを抑制できる。

【実施例0045】

次に、実施例２の製造方法について説明する。なお、実施例２では、ディープ領域４９についての説明は省略する。実施例２の製造方法では、実施例１の製造方法と同様にして、図５に示す状態になるまで加工を実施する。実施例２では、次に、図１６に示すように、第１半導体層４４ａ上にｎ型の半導体層４４ｂ－１をエピタキシャル成長させる。半導体層４４ｂ－１の厚さは、実施例１の第２半導体層４４ｂ（図７参照）よりも薄い。次に、図１７に示すように、イオン注入によって半導体層４４ｂ－１内に複数のｐ型領域４８ｂ－１を形成する。各ｐ型領域４８ｂ－１は、その下部のｐ型領域４８ａと繋がるように形成される。次に、図１８に示すように、半導体層４４ｂ－１上にｎ型の半導体層４４ｂ－２をエピタキシャル成長させる。半導体層４４ｂ－２の厚さは、半導体層４４ｂ－１の厚さと略等しい。次に、図１９に示すように、イオン注入によって半導体層４４ｂ－２内に複数のｐ型領域４８ｂ－２を形成する。各ｐ型領域４８ｂ－２は、その下部のｐ型領域４８ｂ－１と繋がるように形成される。ｐ型領域４８ａ、４８ｂ－１、４８ｂ－２によって、電界緩和領域４８が形成される。その後、実施例１と同様にして、トレンチ１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極２２及びドレイン電極２４を形成する。これによって、スイッチング素子１０が完成する。

【0046】

実施例２のように、電界緩和領域４８の下端を構成するｐ型領域４８ａを形成した後に、ｎ層のエピタキシャル成長とｐ型不純物のイオン注入を繰り返し実施することで電界緩和領域４８を形成してもよい。実施例２の製造方法でも、電界緩和領域４８の厚さのばらつきを抑制できる。

【0047】

なお、上述した実施例では、ｐ型領域４９ａの形成、第２半導体層４４ｂの形成、及び、ｐ型領域４９ｂの形成を実施することでディープ領域４９を形成した。しかしながら、ディープ領域４９は他の形成方法によって形成されてもよい。例えば、一度のイオン注入によってディープ領域４９が形成されてもよい。また、上述した実施例では、ディープ領域４９が電界緩和領域４８に対して交差していた。しかしながら、ディープ領域４９が電界緩和領域４８に対して平行に伸びていてもよい。また、ディープ領域を有さないスイッチング素子において、本明細書に開示の技術により電界緩和領域を形成してもよい。

【0048】

ｐ型領域４８ａは、第１ｐ型領域の一例である。ｐ型領域４８ｂは、第２ｐ型領域の一例である。ｐ型領域４９ａは、第３ｐ型領域の一例である。ｐ型領域４９ａは、第４ｐ型領域の一例である。

【0049】

以下に、本明細書に開示の技術の構成を列記する。
（構成１）
スイッチング素子の製造方法であって、
前記スイッチング素子が、
トレンチ内に配置されているゲート電極と、
前記トレンチの側面に接するｎ型のソース領域と、
前記ソース領域の下側で前記トレンチの前記側面に接するｐ型のボディ領域と、
前記ボディ領域の下側で前記トレンチの前記側面に接しており、前記トレンチの底面よりも下側まで伸びるｎ型のドリフト領域と、
前記トレンチの前記底面に接しており、前記ドリフト領域に接するｐ型の電界緩和領域、
を有し、
前記製造方法が、
ｎ型の第１半導体層を有する半導体基板を準備する工程と、
前記第１半導体層の表面の一部にｐ型不純物を注入することによって、前記第１半導体層内に第１ｐ型領域を形成する第１注入工程と、
前記第１半導体層上にｎ型の第２半導体層をエピタキシャル成長させる工程と、
前記第２半導体層の表面の一部にｐ型不純物を注入することによって、前記第２半導体層内に前記第１ｐ型領域に繋がる第２ｐ型領域を形成する第２注入工程であって、前記第１ｐ型領域と前記第２ｐ型領域によって前記電界緩和領域が形成される前記第２注入工程と、
前記第２半導体層上に第３半導体層をエピタキシャル成長させる工程と、
前記第３半導体層の表面に、前記トレンチの前記底面が前記第２ｐ型領域内に位置するように前記トレンチを形成する工程、
を有する製造方法。
（構成２）
前記第１注入工程におけるｐ型不純物の注入エネルギーが、前記第２注入工程におけるｐ型不純物の注入エネルギーよりも低い、構成１に記載の製造方法。
（構成３）
前記第１注入工程におけるｐ型不純物の注入範囲の下端が、前記第２注入工程におけるｐ型不純物の注入範囲の下端よりも下側に位置する、構成１または２に記載の製造方法。
（構成４）
前記スイッチング素子が、
前記ボディ領域から下側に突出しており、前記電界緩和領域の下端よりも下側まで伸びるｐ型のディープ領域をさらに有し、
前記製造方法が、
前記第１半導体層の表面の一部にｐ型不純物を注入することによって、前記第１半導体層内に第３ｐ型領域を形成する第３注入工程と、
前記第２半導体層の表面の一部にｐ型不純物を注入することによって、前記第２半導体層内に前記第３ｐ型領域に繋がる第４ｐ型領域を形成する第４注入工程であって、前記第３ｐ型領域と前記第４ｐ型領域によって前記ディープ領域が形成される前記第４注入工程、
をさらに有する、
構成１～３のいずれかに記載の製造方法。

【0050】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。