知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024117482
(43)【公開日】2024-08-29
(54)【発明の名称】半導体装置および半導体モジュール
(51)【国際特許分類】
H01L 21/822 20060101AFI20240822BHJP
【ＦＩ】
H01L27/04 P
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023023609
(22)【出願日】2023-02-17
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】田中 文悟
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AR13
5F038AR14
5F038AR16
5F038AR21
5F038EZ01
5F038EZ02
5F038EZ14
5F038EZ15
5F038EZ20
(57)【要約】 （修正有）
【課題】平面視において抵抗体の長さを短くすることで半導体装置の小型化を図ること。
【解決手段】半導体モジュールにおいて、第１チップ１４は、基板上に設けられた素子絶縁層４０と、素子絶縁層４０内に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、Ｘ方向に延び、かつ、Ｚ方向に凹凸部８０を有する。半導体抵抗層２０が凹凸部８０を有することにより、平面視においてＸ方向の長さを短くすることができ、半導体装置の小型化を図ることができる。
【選択図】図８
【解決手段】半導体モジュールにおいて、第１チップ１４は、基板上に設けられた素子絶縁層４０と、素子絶縁層４０内に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、Ｘ方向に延び、かつ、Ｚ方向に凹凸部８０を有する。半導体抵抗層２０が凹凸部８０を有することにより、平面視においてＸ方向の長さを短くすることができ、半導体装置の小型化を図ることができる。
【選択図】図８
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられた素子絶縁層と、
前記素子絶縁層内に設けられた半導体抵抗層と、
を備え、
前記半導体抵抗層は、前記基板の厚さ方向と直交する第１方向に延び、かつ、前記厚さ方向に凹凸部を有する
半導体装置。
前記基板上に設けられた素子絶縁層と、
前記素子絶縁層内に設けられた半導体抵抗層と、
を備え、
前記半導体抵抗層は、前記基板の厚さ方向と直交する第１方向に延び、かつ、前記厚さ方向に凹凸部を有する
半導体装置。
【請求項2】
前記凹凸部は、前記第１方向において互いに離隔して複数設けられている
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記複数の凹凸部は、前記第１方向において等ピッチで設けられている
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記凹凸部は、
前記第１方向に延びている第１抵抗部と、
前記第１抵抗部とは前記第１方向にずれた位置であってかつ前記第１抵抗部よりも前記基板寄りに設けられ、前記第１方向に延びている第２抵抗部と、
前記第１方向と交差する方向に延びて、前記第１抵抗部の前記第１方向の端部と、前記第２抵抗部の前記第１方向の端部とを接続している接続部と、を含む
請求項１に記載の半導体装置。
前記第１方向に延びている第１抵抗部と、
前記第１抵抗部とは前記第１方向にずれた位置であってかつ前記第１抵抗部よりも前記基板寄りに設けられ、前記第１方向に延びている第２抵抗部と、
前記第１方向と交差する方向に延びて、前記第１抵抗部の前記第１方向の端部と、前記第２抵抗部の前記第１方向の端部とを接続している接続部と、を含む
請求項１に記載の半導体装置。
【請求項5】
前記第２抵抗部の長さ寸法は、前記第１抵抗部の長さ寸法よりも短い
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記接続部の長さ寸法は、前記第１抵抗部の厚さよりも大きい
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項7】
前記接続部の長さ寸法は、前記第２抵抗部の長さ寸法よりも大きい
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項8】
前記第１方向および前記厚さ方向の双方と直交する方向を第２方向として、
前記接続部は、前記第２方向から視て、前記厚さ方向に対して傾斜して延びている
請求項４に記載の半導体装置。
前記接続部は、前記第２方向から視て、前記厚さ方向に対して傾斜して延びている
請求項４に記載の半導体装置。
【請求項9】
前記半導体抵抗層と電気的に接続された配線層をさらに備え、
前記配線層は、前記厚さ方向において前記半導体抵抗層よりも前記基板寄りに配置されている
請求項１に記載の半導体装置。
前記配線層は、前記厚さ方向において前記半導体抵抗層よりも前記基板寄りに配置されている
請求項１に記載の半導体装置。
【請求項10】
前記半導体抵抗層と電気的に接続された配線層をさらに備え、
前記配線層は、前記厚さ方向において前記半導体抵抗層に対して前記基板とは反対側に配置されている
請求項１に記載の半導体装置。
前記配線層は、前記厚さ方向において前記半導体抵抗層に対して前記基板とは反対側に配置されている
請求項１に記載の半導体装置。
【請求項11】
前記配線層は、前記素子絶縁層上に設けられており、前記素子絶縁層を覆うパッシベーション膜によって覆われている
請求項１０に記載の半導体装置。
請求項１０に記載の半導体装置。
【請求項12】
前記半導体抵抗層と電気的に接続された配線層と、
前記半導体抵抗層と前記配線層とを接続する接続配線と、
をさらに備え、
前記半導体抵抗層は、前記第１方向において前記凹凸部とは異なる位置に設けられ、前記接続配線が接続される抵抗端部を含む
請求項１に記載の半導体装置。
前記半導体抵抗層と前記配線層とを接続する接続配線と、
をさらに備え、
前記半導体抵抗層は、前記第１方向において前記凹凸部とは異なる位置に設けられ、前記接続配線が接続される抵抗端部を含む
請求項１に記載の半導体装置。
【請求項13】
前記半導体抵抗層は複数設けられ、
前記第１方向および前記厚さ方向の双方と直交する方向を第２方向として、
前記複数の半導体抵抗層は、前記第２方向に離隔して配列されている
請求項１に記載の半導体装置。
前記第１方向および前記厚さ方向の双方と直交する方向を第２方向として、
前記複数の半導体抵抗層は、前記第２方向に離隔して配列されている
請求項１に記載の半導体装置。
【請求項14】
前記素子絶縁層は、
前記基板上に設けられた基板側絶縁層と、
前記基板側絶縁層上に積層された表面側絶縁層と、
を備え、
前記基板側絶縁層は、複数の第１絶縁膜と、前記第１絶縁膜の応力緩和となる複数の第２絶縁膜とが１つずつ交互に積層された構成であり、
前記半導体抵抗層は、前記表面側絶縁層に埋め込まれている
請求項１に記載の半導体装置。
前記基板上に設けられた基板側絶縁層と、
前記基板側絶縁層上に積層された表面側絶縁層と、
を備え、
前記基板側絶縁層は、複数の第１絶縁膜と、前記第１絶縁膜の応力緩和となる複数の第２絶縁膜とが１つずつ交互に積層された構成であり、
前記半導体抵抗層は、前記表面側絶縁層に埋め込まれている
請求項１に記載の半導体装置。
【請求項15】
請求項１～１４のいずれか一項に記載の半導体装置と、
前記半導体装置を支持する支持部材と、
前記半導体装置および前記支持部材を封止する封止樹脂と、
を備える、半導体モジュール。
前記半導体装置を支持する支持部材と、
前記半導体装置および前記支持部材を封止する封止樹脂と、
を備える、半導体モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体モジュールに関する。
【背景技術】
【0002】
半導体装置の一例として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体抵抗層と、を備える構成が知られている（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－２１２２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体装置においては小型化が望まれている。
【課題を解決するための手段】
【0005】
上記課題を解決する半導体装置は、基板と、前記基板上に設けられた素子絶縁層と、前記素子絶縁層内に設けられた半導体抵抗層と、を備え、前記半導体抵抗層は、前記基板の厚さ方向と直交する第１方向に延び、かつ、前記厚さ方向に凹凸部を有する。
【0006】
上記課題を解決する半導体モジュールは、上記半導体装置と、前記半導体装置を支持する支持部材と、前記半導体装置および前記支持部材を封止する封止樹脂と、を備える。
【発明の効果】
【0007】
上記半導体装置および半導体モジュールによれば、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、添付図面を参照して、本開示における半導体装置および半導体モジュールのいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0010】
以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0011】
＜第１実施形態＞
［半導体モジュールの構成］
図１および図２を参照して、第１実施形態の半導体モジュール１０の構成について説明する。図１は、半導体モジュール１０の全体的な配置構成を概略的に示している。図２は、半導体モジュール１０の後述する第１チップ１４および第２チップ１５の各々の電気的な構成および電気的な接続構成を概略的に示している。なお、図１では、図面を容易に理解するため、後述する封止樹脂１６の内部の構成要素を実線で示している。図２では、図面を容易に理解するため、第１チップ１４および第２チップ１５の内部の構成要素を実線で示している。
［半導体モジュールの構成］
図１および図２を参照して、第１実施形態の半導体モジュール１０の構成について説明する。図１は、半導体モジュール１０の全体的な配置構成を概略的に示している。図２は、半導体モジュール１０の後述する第１チップ１４および第２チップ１５の各々の電気的な構成および電気的な接続構成を概略的に示している。なお、図１では、図面を容易に理解するため、後述する封止樹脂１６の内部の構成要素を実線で示している。図２では、図面を容易に理解するため、第１チップ１４および第２チップ１５の内部の構成要素を実線で示している。
【0012】
なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体モジュール１０を視ることをいう。特に断りが無い場合、「平面視」とは半導体モジュール１０をＺ軸に沿って上方から視ることを指す。
【0013】
図１に示すように、半導体モジュール１０は、フレーム１１と、ダイパッド１２と、複数（第１実施形態では７つ）のリード１３Ａ～１３Ｇと、フレーム１１に搭載された第１チップ１４と、ダイパッド１２に搭載された第２チップ１５と、ワイヤＷ１～Ｗ１１と、これらを封止する封止樹脂１６と、を備える。ここで、本明細書では、第１チップ１４は「半導体装置」に対応し、フレーム１１は「支持部材」に対応している。
【0014】
封止樹脂１６は、例えばＺ方向を厚さ方向とする矩形平板状に形成されている。封止樹脂１６は、第１～第４封止側面１６Ａ～１６Ｄを有する。図１に示す例では、封止樹脂１６は、平面視においてＸ方向が長手方向となり、Ｙ方向が短手方向となる矩形状に形成されている。第１封止側面１６Ａおよび第２封止側面１６Ｂは封止樹脂１６のＸ方向の両端面を構成し、第３封止側面１６Ｃおよび第４封止側面１６Ｄは封止樹脂１６のＹ方向の両端面を構成している。なお、平面視における封止樹脂１６の形状は任意に変更可能である。一例では、平面視における封止樹脂１６の形状は正方形であってもよい。
【0015】
フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇは、Ｘ方向において互いに離隔して配列されている。つまり、Ｘ方向は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向となる。図１に示す例では、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向は、封止樹脂１６の長手方向と一致している。このため、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇは、封止樹脂１６の長手方向において互いに離隔して配列されているともいえる。フレーム１１は、ダイパッド１２よりも第１封止側面１６Ａの近くに配置されている。リード１３Ａ～１３Ｇは、ダイパッド１２よりも第２封止側面１６Ｂの近くに配置されている。つまり、ダイパッド１２は、フレーム１１とリード１３Ａ～１３ＧとのＸ方向の間に配置されている。フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの各々は、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料によって形成されている。
【0016】
ここで、第１実施形態では、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの各々は、金属製の薄板によって形成されている。フレーム１１は第１チップ１４が搭載されるとともに第１チップ１４と電気的に接続されるものである。ダイパッド１２は第２チップ１５が搭載されるものであり、リード１３Ａ～１３Ｇは第２チップ１５と電気的に接続されるものである。このため、フレーム１１およびリード１３Ａ～１３Ｇは、金属製の薄板に限られず、導電層であればよい。また、ダイパッド１２は、金属製の薄板等の導電材料に限られず、絶縁材料によって形成された板材であってもよい。つまり、ダイパッド１２は、第２チップ１５を支持する支持部材であればよい。
【0017】
フレーム１１は、ダイパッド部１１Ａおよびリード部１１Ｂを含む。第１実施形態では、ダイパッド部１１Ａおよびリード部１１Ｂは、一体に形成されている。
ダイパッド部１１Ａは、第１チップ１４が搭載される部分であり、第１チップ１４を支持している。ダイパッド部１１Ａは、封止樹脂１６のＸ方向の中央よりも第１封止側面１６Ａ寄りに配置されている。一方、ダイパッド部１１Ａは、第１封止側面１６Ａに対して第２封止側面１６Ｂ寄りにＸ方向に離隔して配置されている。ダイパッド部１１Ａは、Ｚ方向を厚さ方向とする矩形平板状に形成されている。平面視におけるダイパッド部１１Ａの形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、ダイパッド部１１Ａは、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。ダイパッド部１１Ａは、封止樹脂１６の長手方向が短手方向となるように形成されているともいえる。
ダイパッド部１１Ａは、第１チップ１４が搭載される部分であり、第１チップ１４を支持している。ダイパッド部１１Ａは、封止樹脂１６のＸ方向の中央よりも第１封止側面１６Ａ寄りに配置されている。一方、ダイパッド部１１Ａは、第１封止側面１６Ａに対して第２封止側面１６Ｂ寄りにＸ方向に離隔して配置されている。ダイパッド部１１Ａは、Ｚ方向を厚さ方向とする矩形平板状に形成されている。平面視におけるダイパッド部１１Ａの形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、ダイパッド部１１Ａは、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。ダイパッド部１１Ａは、封止樹脂１６の長手方向が短手方向となるように形成されているともいえる。
【0018】
第１チップ１４は、ダイパッド部１１Ａに実装されている。より詳細には、第１チップ１４は、はんだペースト、銀（Ａｇ）ペースト等の導電性接合材によってダイパッド部１１Ａに接合されている。第１チップ１４は、ダイパッド部１１Ａにダイボンディングされているともいえる。このように、第１チップ１４は、フレーム１１に実装されているともいえる。
【0019】
リード部１１Ｂは、ダイパッド部１１ＡのＹ方向の両端部のうち第３封止側面１６Ｃに近い方の端部と、ダイパッド部１１ＡのＸ方向の両端部のうち第１封止側面１６Ａに近い方の端部とからなるコーナ部分に接続されている。図１の例では、リード部１１Ｂは、ダイパッド部１１Ａから第１封止側面１６Ａに向けてＸ方向に沿って延びている。
【0020】
なお、フレーム１１の構成は任意に変更可能であり、例えばダイパッド部１１Ａとリード部１１Ｂとが個別に設けられていてもよい。つまり、ダイパッド部１１Ａとリード部１１Ｂとが互いに離隔して配置されていてもよい。この場合、ダイパッド部１１Ａは、金属製の薄板（導電層）に限られず、絶縁材料によって形成されていてもよい。つまり、ダイパッド１２は、第１チップ１４を支持する支持部材であればよい。
【0021】
ダイパッド１２は、第２チップ１５が搭載される部分であり、第２チップ１５を支持している。平面視におけるダイパッド１２の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。このため、ダイパッド１２の長手方向はフレーム１１のダイパッド部１１Ａの長手方向と一致し、ダイパッド１２の短手方向はダイパッド部１１Ａの短手方向と一致している。つまり、ダイパッド１２は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。ダイパッド１２は、封止樹脂１６の長手方向が短手方向となるように形成されているともいえる。
【0022】
第２チップ１５は、ダイパッド１２に実装されている。より詳細には、第２チップ１５は、はんだペースト、銀ペースト等の導電性接合材によってダイパッド１２に接合されている。第２チップ１５は、ダイパッド１２にダイボンディングされているともいえる。
【0023】
リード１３Ａと、リード１３Ｂ～１３Ｇとは、封止樹脂１６のＸ方向の両端部に分散して配置されている。より詳細には、リード１３Ａは、封止樹脂１６のＸ方向の両端部のうち第１封止側面１６Ａに近い方の端部に配置されている。リード１３Ｂ～１３Ｇの各々は、封止樹脂１６のＸ方向の両端部のうち第２封止側面１６Ｂに近い方の端部に配置されている。第１実施形態では、リード１３Ａは、Ｘ方向から視て、ダイパッド部１１ＡのＹ方向の両端部のうち第４封止側面１６Ｄに近い方の端部と重なる位置に配置されている。リード１３Ａは、ダイパッド部１１Ａよりも第１封止側面１６Ａの近くであってダイパッド部１１Ａから離隔して配置されている。
【0024】
リード１３Ｂ～１３Ｇの各々は、Ｘ方向において互いに揃った状態でＹ方向において互いに離隔して配列されている。リード１３Ｂ～１３Ｇは、第４封止側面１６Ｄから第３封止側面１６Ｃに向けて、リード１３Ｂ、リード１３Ｃ、リード１３Ｄ、リード１３Ｅ、リード１３Ｆ、およびリード１３Ｇの順に配列されている。図１から分かるとおり、リード１３Ａとリード部１１ＢとのＹ方向の間の距離は、リード１３Ｂ～１３ＧのうちＹ方向に隣り合うリード間の距離よりも大きい。
【0025】
ダイパッド部１１Ａに搭載された第１チップ１４は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。平面視における第１チップ１４の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、第１チップ１４の長手方向はダイパッド部１１Ａの長手方向と一致し、第１チップ１４の短手方向はダイパッド部１１Ａの短手方向と一致している。このため、第１チップ１４は、その短手方向がフレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向と一致するように配置されている。第１チップ１４は、その短手方向が封止樹脂１６の長手方向と一致するように配置されているともいえる。なお、平面視における第１チップ１４の形状および配置態様はそれぞれ任意に変更可能である。なお、第１チップ１４の端子の数は任意に変更可能である。また、端子Ｐ１～Ｐ５の配置位置は任意に変更可能である。一例では、端子Ｐ１および端子Ｐ２の少なくとも一方が第１チップ１４のＸ方向の両端部のうち第２チップ１５に近い方の端部に配置されていてもよい。
【0026】
第１チップ１４は、複数の端子Ｐ１～Ｐ５を含む。端子Ｐ１～Ｐ５は、第１チップ１４のチップ表面から露出するように形成されている。端子Ｐ１，Ｐ２は、チップ表面のＸ方向の両端部のうち第１封止側面１６Ａの近い方の端部に設けられている。端子Ｐ１は、チップ表面のうちリード１３Ａの近くに設けられている。端子Ｐ２は、チップ表面のうちリード部１１Ｂの近くに設けられている。端子Ｐ３～Ｐ５は、チップ表面のＸ方向の両端部のうち第２チップ１５に近い方の端部に設けられている。端子Ｐ３～Ｐ５は、Ｙ方向において互いに離隔して配列されている。なお、第１チップ１４の端子の数は任意に変更可能である。
【0027】
ダイパッド１２に搭載された第２チップ１５は、Ｚ方向を厚方向とする矩形平板状に形成されている。平面視における第２チップ１５の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、第２チップ１５の長手方向はダイパッド１２の長手方向と一致し、第２チップ１５の短手方向はダイパッド１２の短手方向と一致している。このため、第２チップ１５は、その短手方向がフレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向と一致するように配置されている。第２チップ１５は、その短手方向が封止樹脂１６の長手方向と一致するように配置されているともいえる。なお、平面視における第２チップ１５の形状および配置態様はそれぞれ任意に変更可能である。
【0028】
第２チップ１５は、複数の端子Ｑ１～Ｑ９を含む。複数の端子Ｑ１～Ｑ９は、第２チップ１５のチップ表面から露出するように形成されている。端子Ｑ１～Ｑ３は、チップ表面のＸ方向の両端部のうち第１チップ１４に近い方の端部に設けられている。端子Ｑ１～Ｑ３は、Ｙ方向において互いに離隔して配列されている。端子Ｑ４～Ｑ９は、チップ表面のＸ方向の両端部のうち第２封止側面１６Ｂ（リード１３Ｂ～１３Ｇ）に近い方の端部に設けられている。端子Ｑ４～Ｑ９は、Ｙ方向において互いに離隔して配列されている。なお、第２チップ１５の端子の数は任意に変更可能である。
【0029】
第１チップ１４の端子Ｐ１は、ワイヤＷ１によってリード１３Ａに電気的に接続されている。端子Ｐ２は、ワイヤＷ２によってリード部１１Ｂに電気的に接続されている。このため、端子Ｐ２は、フレーム１１に電気的に接続されているともいえる。リード１３Ａおよびリード部１１Ｂには、高電圧発生部ＶＴが電気的に接続される。高電圧発生部ＶＴは、例えば直流電源である。リード１３Ａには高電圧発生部ＶＴの正極が電気的に接続され、リード部１１Ｂには高電圧発生部ＶＴの負極が電気的に接続される。
【0030】
第１チップ１４の端子Ｐ３～Ｐ５と第２チップ１５の端子Ｑ１～Ｑ３とはワイヤＷ３～Ｗ５によって個別に電気的に接続されている。端子Ｑ４～Ｑ９は、ワイヤＷ６～Ｗ１１によってリード１３Ｂ～１３Ｇと個別に電気的に接続されている。
【0031】
ここで、第１実施形態では、端子Ｐ１～Ｐ５のうち端子Ｐ１，Ｐ２は高圧側端子を構成し、端子Ｐ３～Ｐ５は低圧側端子を構成している。つまり、第１チップ１４の端子Ｐ１～Ｐ５のうちリード１３Ａおよびリード部１１Ｂに電気的に接続された端子が高圧側端子を構成し、第２チップ１５に電気的に接続された端子が低圧側端子を構成している。
【0032】
このように、高電圧発生部ＶＴに電気的に接続されたフレーム１１のダイパッド部１１Ａは高圧側ダイパッドを構成し、ダイパッド１２が低圧側ダイパッドを構成している。このため、端子Ｐ３～Ｐ５と第１チップ１４の後述する基板３０との絶縁耐圧は、端子Ｐ１，Ｐ２と基板３０との絶縁耐圧よりも高い。一例では、端子Ｐ３～Ｐ５と基板３０との絶縁耐圧は直流電圧で３８５０Ｖ程度であり、端子Ｐ１，Ｐ２と基板３０との絶縁耐圧は、直流電圧で１４００Ｖ程度である。
【0033】
次に、第１チップ１４および第２チップ１５内の回路構成について説明する。
図２に示すように、第１チップ１４は、高電圧発生部ＶＴ（図１参照）の高電圧を降圧するための第１～第４抵抗回路１４Ａ～１４Ｄを含む。第１抵抗回路１４Ａは抵抗値ＲＡを含み、第２抵抗回路１４Ｂは抵抗値ＲＢを含み、第３抵抗回路１４Ｃは抵抗値ＲＣを含み、第４抵抗回路１４Ｄは抵抗値ＲＤを含む。
図２に示すように、第１チップ１４は、高電圧発生部ＶＴ（図１参照）の高電圧を降圧するための第１～第４抵抗回路１４Ａ～１４Ｄを含む。第１抵抗回路１４Ａは抵抗値ＲＡを含み、第２抵抗回路１４Ｂは抵抗値ＲＢを含み、第３抵抗回路１４Ｃは抵抗値ＲＣを含み、第４抵抗回路１４Ｄは抵抗値ＲＤを含む。
【0034】
抵抗値ＲＢは、抵抗値ＲＡよりも小さい。抵抗値ＲＡに対する抵抗値ＲＢの比（ＲＢ／ＲＡ）は、予め設定されている。抵抗値ＲＣは、抵抗値ＲＤよりも小さい。抵抗値ＲＤに対する抵抗値ＲＣの比（ＲＣ／ＲＤ）は、予め設定されている。比（ＲＢ／ＲＡ）および比（ＲＣ／ＲＤ）は、同一の所定値（例えば１／９９９）に設定されている。
【0035】
第１～第４抵抗回路１４Ａ～１４Ｄは、直列に接続されている。第１～第４抵抗回路１４Ａ～１４Ｄの各々は、第１端部および第２端部を有する。第１抵抗回路１４Ａの第１端部は端子Ｐ１に電気的に接続されており、第１抵抗回路１４Ａの第２端部は第２抵抗回路１４Ｂの第１端部に電気的に接続されている。第１抵抗回路１４Ａと第２抵抗回路１４Ｂとの接続点は、端子Ｐ３に電気的に接続されている。第２抵抗回路１４Ｂの第２端部は、第３抵抗回路１４Ｃの第１端部に電気的に接続されている。第２抵抗回路１４Ｂと第３抵抗回路１４Ｃとの接続点は、端子Ｐ４に電気的に接続されている。第３抵抗回路１４Ｃの第２端部は、第４抵抗回路１４Ｄの第１端部に電気的に接続されている。第３抵抗回路１４Ｃと第４抵抗回路１４Ｄとの接続点は、端子Ｐ５に電気的に接続されている。第４抵抗回路１４Ｄの第２端部は端子Ｐ２に電気的に接続されている。
【0036】
第２チップ１５は、電圧検出回路１５Ａを含む。電圧検出回路１５Ａは、オペアンプを含む。電圧検出回路１５Ａは、端子Ｑ１～Ｑ３に電気的に接続されている。端子Ｑ１はワイヤＷ３によって第１チップ１４の端子Ｐ３に電気的に接続されており、端子Ｑ２はワイヤＷ４によって第１チップ１４の端子Ｐ４に電気的に接続されており、端子Ｑ３はワイヤＷ５によって第１チップ１４の端子Ｐ５に電気的に接続されている。このため、電圧検出回路１５Ａは、第１抵抗回路１４Ａと第２抵抗回路１４Ｂとの接続点と、第２抵抗回路１４Ｂと第３抵抗回路１４Ｃとの接続点と、第３抵抗回路１４Ｃと第４抵抗回路１４Ｄとの接続点との間の電圧を検出するように構成されている。端子Ｑ４～Ｑ９（リード１３Ｂ～１３Ｇ（図１参照））は、第２チップ１５内のオペアンプに電源電圧を供給したり、電圧検出回路１５Ａの出力信号を出力したりするために用いられる。
【0037】
［第１チップの概略的な平面構造］
図３は、第１～第４抵抗回路１４Ａ～１４Ｄ（図２参照）を含む第１チップ１４の概略的な平面構造の一例を示している。なお、図３では、図面の理解を容易にするために端子Ｐ１，Ｐ２を端子Ｐ３～Ｐ５と同じ側に配置した例を示している。端子Ｐ１，Ｐ２は、図１に示すように、Ｘ方向において第１チップ１４のうち端子Ｐ３～Ｐ５とは反対側に配置されていてもよい。
図３は、第１～第４抵抗回路１４Ａ～１４Ｄ（図２参照）を含む第１チップ１４の概略的な平面構造の一例を示している。なお、図３では、図面の理解を容易にするために端子Ｐ１，Ｐ２を端子Ｐ３～Ｐ５と同じ側に配置した例を示している。端子Ｐ１，Ｐ２は、図１に示すように、Ｘ方向において第１チップ１４のうち端子Ｐ３～Ｐ５とは反対側に配置されていてもよい。
【0038】
図３に示すように、第１チップ１４は、複数の単位半導体抵抗層（以下、「半導体抵抗層２０」）を含む。各半導体抵抗層２０は、平面視においてＸ方向に沿って延びている。換言すると、各半導体抵抗層２０は、平面視において第１チップ１４の短手方向に沿って延びている。平面視において、複数の半導体抵抗層２０は、Ｘ方向において互いに揃った状態でＹ方向において互いに離隔して配列されている。換言すると、平面視において、複数の半導体抵抗層２０は、第１チップ１４の短手方向において互いに揃った状態で、第１チップ１４の長手方向において互いに離隔して配列されている。複数の半導体抵抗層２０は、電気的に直列接続されている。
【0039】
複数の半導体抵抗層２０のうちＹ方向の第１端に配置された半導体抵抗層２０Ａには、端子Ｐ１が電気的に接続されている。複数の半導体抵抗層２０のうちＹ方向の第１端とは反対側の第２端に配置された半導体抵抗層２０Ｂには、端子Ｐ２が電気的に接続されている。端子Ｐ１と半導体抵抗層２０Ａとは、配線層２３によって電気的に接続されている。端子Ｐ２と半導体抵抗層２０Ｂとは、配線層２４によって電気的に接続されている。
【0040】
複数の半導体抵抗層２０は、第１～第４抵抗回路１４Ａ～１４Ｄの構成要素として用いられている。複数の半導体抵抗層２０は、Ｙ方向において複数の抵抗領域として第１～第４抵抗領域Ｒ１～Ｒ４に区分することができる。つまり、第１～第４抵抗領域Ｒ１～Ｒ４は、第１チップ１４の長手方向に区分された領域である。第１抵抗領域Ｒ１は、複数の半導体抵抗層２０のＹ方向の第１端を含む領域である。換言すると、第１抵抗領域Ｒ１は、半導体抵抗層２０Ａを含むＹ方向の端部の領域である。第４抵抗領域Ｒ４は、複数の半導体抵抗層２０のＹ方向の第２端を含む領域である。換言すると、第４抵抗領域Ｒ４は、半導体抵抗層２０Ｂを含むＹ方向の端部の領域である。複数の半導体抵抗層２０のうち第１抵抗領域Ｒ１と第４抵抗領域Ｒ４とのＹ方向の間に配置された部分は、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３によって区分されている。第２抵抗領域Ｒ２は第１抵抗領域Ｒ１と隣り合う領域であり、第３抵抗領域Ｒ３は第４抵抗領域Ｒ４と隣り合う領域である。このため、第１～第４抵抗領域Ｒ１～Ｒ４は、複数の半導体抵抗層２０のうち第１端（半導体抵抗層２０Ａ）から第２端（半導体抵抗層２０Ｂ）に向かうにつれて、抵抗領域Ｒ１，Ｒ２，Ｒ３，Ｒ４の順に並んでいる。第１抵抗領域Ｒ１は第１抵抗回路１４Ａを構成する領域であり、第２抵抗領域Ｒ２は第２抵抗回路１４Ｂを構成する領域であり、第３抵抗領域Ｒ３は第３抵抗回路１４Ｃを構成する領域であり、第４抵抗領域Ｒ４は第４抵抗回路１４Ｄを構成する領域である。
【0041】
端子Ｐ３は、第２抵抗領域Ｒ２の複数の半導体抵抗層２０のうち第１抵抗領域Ｒ１寄りの端の半導体抵抗層２０Ｃに電気的に接続されている。端子Ｐ３と半導体抵抗層２０Ｃとは配線層２５によって電気的に接続されている。
【0042】
端子Ｐ４は、第２抵抗領域Ｒ２の複数の半導体抵抗層２０のうち第３抵抗領域Ｒ３寄りの端の半導体抵抗層２０Ｄと、第３抵抗領域Ｒ３の複数の半導体抵抗層２０のうち第２抵抗領域Ｒ２寄りの端の半導体抵抗層２０Ｅとに電気的に接続されている。端子Ｐ４と半導体抵抗層２０Ｄ，２０Ｅとは配線層２６によって電気的に接続されている。
【0043】
端子Ｐ５は、第３抵抗領域Ｒ３の複数の半導体抵抗層２０のうち第４抵抗領域Ｒ４寄りの端の半導体抵抗層２０Ｆに電気的に接続されている。端子Ｐ５と半導体抵抗層２０Ｆとは配線層２７によって電気的に接続されている。
【0044】
第１～第４抵抗領域Ｒ１～Ｒ４の各々の半導体抵抗層２０の数は、個別に設定されている。第１実施形態では、第１抵抗領域Ｒ１および第４抵抗領域Ｒ４の半導体抵抗層２０の数は互いに同じであり、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３の半導体抵抗層２０の数は互いに同じである。そして、第１抵抗領域Ｒ１および第４抵抗領域Ｒ４の各々の半導体抵抗層２０の数は、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３の各々の半導体抵抗層２０の数よりも多い。なお、第１～第４抵抗領域Ｒ１～Ｒ４の各々の半導体抵抗層２０の数は、第１実施形態に限られず、任意に変更可能である。
【0045】
［第１チップの断面構造］
図４～図７を参照して、第１チップ１４の内部構成の一例について説明する。図４は、図３の一点鎖線の枠Ａ１を拡大した平面図である。図５は、図４のＦ５－Ｆ５線で第１チップ１４を切断した断面構造を模式的に示している。図６は、図３のＦ６－Ｆ６線で第１チップ１４を切断した断面構造を模式的に示している。図７は、図４のＦ７－Ｆ７線で第１チップ１４を切断した断面構造の一部を示している。なお、図５では、説明の便宜上、後述する基板側絶縁層５０と表面側絶縁層６０との界面を示している。実際には、基板側絶縁層５０と表面側絶縁層６０との界面が視認できない場合がある。また、図６および図７では、基板側絶縁層５０の一部および基板３０を省略している。
図４～図７を参照して、第１チップ１４の内部構成の一例について説明する。図４は、図３の一点鎖線の枠Ａ１を拡大した平面図である。図５は、図４のＦ５－Ｆ５線で第１チップ１４を切断した断面構造を模式的に示している。図６は、図３のＦ６－Ｆ６線で第１チップ１４を切断した断面構造を模式的に示している。図７は、図４のＦ７－Ｆ７線で第１チップ１４を切断した断面構造の一部を示している。なお、図５では、説明の便宜上、後述する基板側絶縁層５０と表面側絶縁層６０との界面を示している。実際には、基板側絶縁層５０と表面側絶縁層６０との界面が視認できない場合がある。また、図６および図７では、基板側絶縁層５０の一部および基板３０を省略している。
【0046】
図５に示すように、第１チップ１４は、基板３０と、基板３０上に形成された素子絶縁層４０と、を含む。
基板３０は、例えばＳｉ（シリコン）を含む材料によって形成された半導体基板である。基板３０の厚さは、例えば３００μｍ程度である。なお、基板３０は、ワイドバンドギャップ半導体または化合物半導体が用いられていてもよい。ワイドバンドギャップ半導体は、２．０ｅＶ以上のバンドギャップを有する半導体基板である。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、ＩＩＩ－Ｖ族化合物半導体であってもよい。化合物半導体は、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮ（窒化ガリウム）、およびＧａＡｓ（ヒ化ガリウム）のうち少なくとも１つを含んでいてもよい。
基板３０は、例えばＳｉ（シリコン）を含む材料によって形成された半導体基板である。基板３０の厚さは、例えば３００μｍ程度である。なお、基板３０は、ワイドバンドギャップ半導体または化合物半導体が用いられていてもよい。ワイドバンドギャップ半導体は、２．０ｅＶ以上のバンドギャップを有する半導体基板である。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、ＩＩＩ－Ｖ族化合物半導体であってもよい。化合物半導体は、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮ（窒化ガリウム）、およびＧａＡｓ（ヒ化ガリウム）のうち少なくとも１つを含んでいてもよい。
【0047】
素子絶縁層４０は、Ｚ方向において互いに反対側を向く素子表面４１および素子裏面４２を有する。ここで、第１実施形態では、Ｚ方向は「素子絶縁層の厚さ方向」に対応している。素子裏面４２は、基板３０と接している。素子表面４１は、Ｚ方向において基板３０とは反対側の面である。
【0048】
図６に示すように、素子絶縁層４０上には、端子Ｐ１～Ｐ５（図３参照）と、パッシベーション膜４３とが形成されている。
端子Ｐ１～Ｐ５は、素子絶縁層４０の素子表面４１上に形成されている。端子Ｐ１～Ｐ５は、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ａｕ（金）、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、およびＷ（タングステン）のうち１つまたは複数が適宜選択される。第１実施形態では、端子Ｐ１～Ｐ５は、Ａｌを含む材料によって形成されている。一例として、図６では、素子表面４１上に端子Ｐ１が形成された構造が示されている。
端子Ｐ１～Ｐ５は、素子絶縁層４０の素子表面４１上に形成されている。端子Ｐ１～Ｐ５は、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ａｕ（金）、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、およびＷ（タングステン）のうち１つまたは複数が適宜選択される。第１実施形態では、端子Ｐ１～Ｐ５は、Ａｌを含む材料によって形成されている。一例として、図６では、素子表面４１上に端子Ｐ１が形成された構造が示されている。
【0049】
図６に示すように、端子Ｐ１は、パッシベーション膜４３によって覆われている。一方、パッシベーション膜４３は、端子Ｐ１を露出する開口部４３Ｘを有する。なお、図示していないが、端子Ｐ２～Ｐ５とパッシベーション膜４３との関係も端子Ｐ１とパッシベーション膜４３との関係と同様である。このように、端子Ｐ１～Ｐ５は、電極パッドを構成している。
【0050】
素子絶縁層４０の素子表面４１上に形成されたパッシベーション膜４３は、第１チップ１４の表面保護膜である。パッシベーション膜４３は、例えばＳｉＮを含む材料によって形成されている。なお、パッシベーション膜４３を構成する材料は任意に変更可能であり、例えばＳｉＯ２（酸化シリコン）を含む材料によって形成されていてもよい。また、パッシベーション膜４３は、複数の膜の積層構造であってもよく、例えばＳｉＮを含む材料によって形成された膜とＳｉＯ２を含む材料によって形成された膜との積層構造であってもよい。
【0051】
素子絶縁層４０は、基板３０上に設けられた基板側絶縁層５０と、基板側絶縁層５０上に積層された表面側絶縁層６０と、を含む。
基板側絶縁層５０は、例えば第１チップ１４の絶縁耐圧を向上させるための絶縁層である。基板側絶縁層５０は、素子絶縁層４０の素子裏面４２を含む絶縁層である。このため、基板側絶縁層５０は、基板３０に接している。
基板側絶縁層５０は、例えば第１チップ１４の絶縁耐圧を向上させるための絶縁層である。基板側絶縁層５０は、素子絶縁層４０の素子裏面４２を含む絶縁層である。このため、基板側絶縁層５０は、基板３０に接している。
【0052】
基板側絶縁層５０は、複数のエッチングストッパ膜５１と、複数のエッチングストッパ膜５１上に形成された複数の層間絶縁膜５２と、を有する。複数のエッチングストッパ膜５１と複数の層間絶縁膜５２とは、Ｚ方向において１つずつ交互に積層されている。ここで、エッチングストッパ膜５１は「第１絶縁膜」に対応し、層間絶縁膜５２は「第２絶縁膜」に対応している。
【0053】
エッチングストッパ膜５１は、ＳｉＮ（窒化シリコン）、ＳｉＣ、ＳｉＣＮ（窒素添加炭化シリコン）等を含む材料によって形成されている。第１実施形態では、エッチングストッパ膜５１は、ＳｉＮを含む材料によって形成されている。
【0054】
層間絶縁膜５２は、エッチングストッパ膜５１の応力緩和となる絶縁膜である。層間絶縁膜５２は、例えばＳｉＯ２（酸化シリコン）を含む材料によって形成された酸化膜である。層間絶縁膜５２の膜厚は、エッチングストッパ膜５１の膜厚よりも厚い。エッチングストッパ膜５１は、５０ｎｍ以上１０００ｎｍ未満の厚さを有する。層間絶縁膜５２は、５００ｎｍ以上５０００ｎｍ以下の厚さを有する。第１実施形態では、エッチングストッパ膜５１は３００ｎｍ程度の厚さを有し、層間絶縁膜５２は２０００ｎｍ程度の厚さを有する。なお、図面の見やすさの観点から、図面におけるエッチングストッパ膜５１の膜厚と層間絶縁膜５２の膜厚との比率は、実際のエッチングストッパ膜５１の膜厚と層間絶縁膜５２の膜厚との比率とは異なる。
【0055】
表面側絶縁層６０は、基板側絶縁層５０のうち最上層の層間絶縁膜５２に接している。表面側絶縁層６０の厚さは、１つのエッチングストッパ膜５１と１つの層間絶縁膜５２との合計の厚さよりも厚い。表面側絶縁層６０は、例えばＳｉＯ２（酸化シリコン）を含む材料によって形成されている。
【0056】
図５に示すように、素子絶縁層４０には、複数の半導体抵抗層２０が設けられている。第１実施形態では、複数の半導体抵抗層２０は、基板側絶縁層５０上に設けられている。複数の半導体抵抗層２０は、表面側絶縁層６０によって覆われている。このため、複数の半導体抵抗層２０は、素子絶縁層４０に埋め込まれているともいえる。このように、第１チップ１４は、基板側絶縁層５０上に設けられた半導体抵抗層２０と、半導体抵抗層２０を覆う表面側絶縁層６０と、を備えるともいえる。
【0057】
一例では、複数の半導体抵抗層２０は、Ｚ方向において基板側絶縁層５０よりも素子表面４１寄りに基板側絶縁層５０から離隔して配置されている。このため、各半導体抵抗層２０と基板側絶縁層５０とのＺ方向の間には、表面側絶縁層６０の一部が介在している。このため、各半導体抵抗層２０は、表面側絶縁層６０に埋め込まれているともいえる。
【0058】
半導体抵抗層２０は、Ｚ方向を厚さ方向とする平板状に形成されている。半導体抵抗層２０の厚さは、半導体抵抗層２０の幅（Ｙ方向の長さ）よりも薄い。半導体抵抗層２０の厚さは、例えば１ｎｍ以上１００ｎｍ以下である。第１実施形態では、半導体抵抗層２０の厚さは、２．５ｎｍ程度である。半導体抵抗層２０は、層間絶縁膜５２よりも薄い厚さを有するといえる。半導体抵抗層２０は、エッチングストッパ膜５１よりも薄い厚さを有してもよい。半導体抵抗層２０は、例えばＣｒＳｉ（クロムシリコン）を含む材料によって形成されている。
【0059】
各半導体抵抗層２０は、第１抵抗端部２１および第２抵抗端部２２を含む。第１抵抗端部２１は、各半導体抵抗層２０のＸ方向の両端部のうち端子Ｐ１が位置する側の端部である。第２抵抗端部２２は、各半導体抵抗層２０のＸ方向の両端部のうち端子Ｐ１が位置する側とは反対側の端部である。複数の半導体抵抗層２０は、第１抵抗端部２１および第２抵抗端部２２において交互に電気的に接続されている。
【0060】
図７に示すように、Ｙ方向において隣り合う半導体抵抗層２０は、配線層７０によって電気的に接続されている。図３および図７に示すように、配線層７０は、平面視において半導体抵抗層２０の第１抵抗端部２１と重なる位置に配置されている。図７に示すように、配線層７０は、Ｚ方向において半導体抵抗層２０とは異なる位置に配置されている。配線層７０は、Ｚ方向において半導体抵抗層２０よりも基板３０（図５参照）寄りに配置されている。一方、配線層７０は、基板側絶縁層５０上に設けられている。このため、配線層７０は、半導体抵抗層２０と基板側絶縁層５０とのＺ方向の間に配置されている。つまり、配線層７０は、表面側絶縁層６０に埋め込まれているともいえる。
【0061】
配線層７０と半導体抵抗層２０とは、接続配線７１によって接続されている。つまり、第１チップ１４は、半導体抵抗層２０と配線層７０とを接続する接続配線７１を備える。接続配線７１は、配線層７０のうち平面視において半導体抵抗層２０の第１抵抗端部２１と重なる部分に接続されている。接続配線７１の一例は、ビアである。１つの半導体抵抗層２０と配線層７０とは、複数の接続配線７１によって接続されている。各接続配線７１は、Ｚ方向に延びている。
【0062】
端子Ｐ１と半導体抵抗層２０Ａとを電気的に接続する配線層２３は、例えば配線層７０とＺ方向において同じ位置に配置されている。配線層２３は、例えば半導体抵抗層２０Ａの第１抵抗端部２１において、配線層７０とＹ方向に異なる位置に配置されている。つまり、半導体抵抗層２０Ａの第１抵抗端部２１は、配線層７０によって電気的に接続されていない。なお、端子Ｐ２～Ｐ５と半導体抵抗層２０とを個別に接続する配線層２４～２７（図３参照）も配線層２３とＺ方向において同じ位置に配置されている。端子Ｐ２～Ｐ５と半導体抵抗層２０との接続構成は、端子Ｐ１と半導体抵抗層２０との接続構成と概ね共通するため、その詳細な説明を省略する。
【0063】
平面視において、配線層２３は、半導体抵抗層２０Ａの第１抵抗端部２１と重なる部分と、第１抵抗端部２１からＸ方向にはみ出す部分と、を含む。配線層２３のうち第１抵抗端部２１からＸ方向にはみ出す部分は、平面視において端子Ｐ１と重なる部分を含む。
【0064】
配線層２３と半導体抵抗層２０Ａとは、抵抗層用接続配線７２によって接続されている。つまり、第１チップ１４は、配線層２３と半導体抵抗層２０Ａとを接続する抵抗層用接続配線７２を備える。抵抗層用接続配線７２は、配線層２３のうち平面視において半導体抵抗層２０Ａの第１抵抗端部２１と重なる部分に接続されている。抵抗層用接続配線７２の一例は、ビアである。半導体抵抗層２０Ａと配線層２３とは、複数の抵抗層用接続配線７２によって接続されている。各抵抗層用接続配線７２は、Ｚ方向に延びている。
【0065】
配線層２３と端子Ｐ１とは、端子用接続配線７３によって接続されている。つまり、第１チップ１４は、配線層２３と端子Ｐ１とを接続する端子用接続配線７３を備える。端子用接続配線７３は、配線層２３のうち平面視において端子Ｐ１と重なる部分に接続されている。端子用接続配線７３の一例は、ビアである。端子Ｐ１と配線層２３とは、複数の端子用接続配線７３によって接続されている。各端子用接続配線７３は、Ｚ方向に延びている。
【0066】
図６に示すように、配線層７０は、平面視において半導体抵抗層２０の第２抵抗端部２２と重なる位置にも配置されている。配線層７０と半導体抵抗層２０の第２抵抗端部２２とは、接続配線７４によって接続されている。接続配線７４の一例は、ビアである。半導体抵抗層２０の第２抵抗端部２２と配線層７０とは、複数の接続配線７４によって接続されている。各接続配線７４は、Ｚ方向に延びている。
【0067】
このように、平面視において半導体抵抗層２０の第１抵抗端部２１と重なる位置に配置された配線層７０および接続配線７１と、平面視において半導体抵抗層２０の第２抵抗端部２２と重なる位置に配置された配線層７０および接続配線７４とによって、Ｙ方向に隣り合う半導体抵抗層２０が直列に接続されている。
【0068】
配線層７０は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、配線層７０は、Ａｌを含む材料によって形成されている。一例では、配線層７０は、Ａｌによって形成されたＡｌ層である。
【0069】
接続配線７１，７４は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、接続配線７１は、Ｗを含む材料によって形成されている。抵抗層用接続配線７２は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、抵抗層用接続配線７２は、接続配線７１，７４と同じ材料によって形成されている。一例では、抵抗層用接続配線７２は、Ｗを含む材料によって形成されている。端子用接続配線７３は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、端子用接続配線７３は、接続配線７１，７４と同じ材料によって形成されている。一例では、端子用接続配線７３は、Ｗを含む材料によって形成されている。
【0070】
［半導体抵抗層の詳細な構成］
図６および図８～図１０を参照して、半導体抵抗層２０の詳細な構成について説明する。図８は、図６の半導体抵抗層２０のうち第１抵抗端部２１およびその周辺を拡大した拡大図である。図９は、半導体抵抗層２０の模式的な斜視構造を示している。図１０は、図８の一点鎖線の枠Ａ２を拡大した拡大図である。
図６および図８～図１０を参照して、半導体抵抗層２０の詳細な構成について説明する。図８は、図６の半導体抵抗層２０のうち第１抵抗端部２１およびその周辺を拡大した拡大図である。図９は、半導体抵抗層２０の模式的な斜視構造を示している。図１０は、図８の一点鎖線の枠Ａ２を拡大した拡大図である。
【0071】
図８に示すように、半導体抵抗層２０は、基板３０（図５参照）の厚さ方向と直交する第１方向に延び、かつ、厚さ方向に凹凸部８０を有する。第１実施形態では、半導体抵抗層２０は、Ｘ方向に延び、かつ、Ｚ方向に凹凸部８０を有する。このため、Ｘ方向は「第１方向」に対応し、Ｚ方向は「基板の厚さ方向」に対応している。
【0072】
図９に示すように、第１実施形態では、凹凸部８０は、Ｘ方向において互いに離隔して複数設けられている。第１実施形態では、複数の凹凸部８０は、Ｘ方向において等ピッチで設けられている。なお、複数の凹凸部８０の配列態様は、任意に変更可能である。一例では、複数の凹凸部８０のうち少なくとも一部は、不等ピッチで設けられていてもよい。図９の例では、Ｙ方向に隣り合う半導体抵抗層２０における凹凸部８０のＸ方向の位置は、互いに等しい。
【0073】
図６に示すように、半導体抵抗層２０は、上述の第１抵抗端部２１および第２抵抗端部２２を含む。第１抵抗端部２１および第２抵抗端部２２の双方には、凹凸部８０が設けられておらず、Ｙ方向から視てＸ方向に延びている。つまり、第１抵抗端部２１および第２抵抗端部２２の双方は、Ｘ方向において凹凸部８０とは異なる位置に設けられている。ここで、Ｙ方向は「第２方向」に対応している。
【0074】
第１抵抗端部２１のＺ方向の位置と第２抵抗端部２２のＺ方向の位置とは、互いに同じである。第１抵抗端部２１の厚さと第２抵抗端部２２の厚さとは互いに等しい。ここで、第１抵抗端部２１の厚さと第２抵抗端部２２の厚さとの差が例えば第１抵抗端部２１の厚さの１０％以下であれば、第１抵抗端部２１の厚さと第２抵抗端部２２の厚さとが互いに等しいといえる。
【0075】
図１０に示すように、凹凸部８０は、第１抵抗部８１、第２抵抗部８２、および接続部８３を含む。一例では、第１抵抗部８１、第２抵抗部８２、および接続部８３は、一体に形成されている。
【0076】
Ｙ方向から視て、第１抵抗部８１は、Ｘ方向に延びている。第１抵抗部８１のＺ方向の位置は、第１抵抗端部２１および第２抵抗端部２２（ともに図６参照）のＺ方向の位置と同じである。第１抵抗部８１は、Ｘ方向の両端部となる第１端部８１Ａおよび第２端部８１Ｂを含む。第１端部８１Ａは、Ｘ方向における第１抵抗部８１のうち第１抵抗端部２１寄りの端部である。第２端部８１Ｂは、Ｘ方向における第１抵抗部８１のうち第２抵抗端部２２寄りの端部である。
【0077】
複数の凹凸部８０における複数の第１抵抗部８１は、Ｚ方向において互いに同じ位置に配置されている。複数の第１抵抗部８１は、Ｘ方向において互いに離隔して配列されている。
【0078】
図８に示すように、複数の凹凸部８０のうち第１抵抗端部２１に最も近い凹凸部８０の第１抵抗部８１は、第１抵抗端部２１を構成している。つまり、複数の凹凸部８０のうち第１抵抗端部２１に最も近い凹凸部８０の第１抵抗部８１のＸ方向の長さは、他の第１抵抗部８１の長さよりも長い。第１抵抗部８１の厚さは、第１抵抗端部２１の厚さと等しい。ここで、第１抵抗部８１の厚さと第１抵抗端部２１の厚さとの差が例えば第１抵抗端部２１の厚さの１０％以内であれば、第１抵抗部８１の厚さが第１抵抗端部２１の厚さと等しいといえる。
【0079】
第２抵抗部８２は、第１抵抗部８１とはＸ方向およびＺ方向にずれた位置に設けられている。つまり、第２抵抗部８２は、平面視において第１抵抗部８１とはＹ方向に重ならない位置（異なる位置）に配置されている。第１実施形態では、Ｚ方向において、第２抵抗部８２は、第１抵抗部８１よりも基板３０（図５参照）寄りに配置されている。一例では、Ｚ方向において、第２抵抗部８２は、配線層７０よりも第１抵抗部８１寄りに配置されている。このため、第２抵抗部８２は、第１抵抗部８１と配線層７０とのＺ方向の間に配置されているといえる。第１抵抗部８１と第２抵抗部８２とのＺ方向の間の距離は、第２抵抗部８２と配線層７０とのＺ方向の間の距離よりも小さい。つまり、Ｚ方向において、第２抵抗部８２は、配線層７０よりも第１抵抗部８１の近くに配置されている。
【0080】
図１０に示すように、Ｙ方向から視て、第２抵抗部８２は、Ｘ方向に延びている。第２抵抗部８２は、Ｘ方向の両端部となる第１端部８２Ａおよび第２端部８２Ｂを含む。第１端部８２Ａは、Ｘ方向における第２抵抗部８２のうち第１抵抗端部２１（図６参照）寄りの端部である。第２端部８２Ｂは、Ｘ方向における第２抵抗部８２のうち第２抵抗端部２２（図６参照）寄りの端部である。
【0081】
図８に示すように、複数の凹凸部８０における複数の第２抵抗部８２は、Ｚ方向において互いに同じ位置に配置されている。複数の第２抵抗部８２は、Ｘ方向において互いに離隔して配列されている。一例では、平面視において、複数の第１抵抗部８１および複数の第２抵抗部８２は、Ｘ方向において交互に配列されている。
【0082】
一例では、第２抵抗部８２の長さ寸法は、第１抵抗部８１の長さ寸法よりも短い。ここで、第２抵抗部８２の長さ寸法は、第２抵抗部８２のＸ方向の寸法によって定義できる。第１抵抗部８１の長さ寸法は、第１抵抗部８１のＸ方向の寸法によって定義できる。
【0083】
第２抵抗部８２の厚さは、第１抵抗部８１の厚さと等しい。ここで、第２抵抗部８２の厚さと第１抵抗部８１の厚さとの差が例えば第１抵抗部８１の厚さの１０％以内であれば、第２抵抗部８２の厚さが第１抵抗部８１の厚さと等しいといえる。
【0084】
図１０に示すように、接続部８３は、第１抵抗部８１と第２抵抗部８２とを接続する部分である。接続部８３は、Ｙ方向から視て、Ｘ方向と交差する方向に延びている。一例では、接続部８３は、Ｙ方向から視て、Ｘ方向およびＺ方向の双方と交差する方向に延びている。つまり、接続部８３は、Ｙ方向から視て、基板３０の厚さ方向（Ｚ方向）に対して傾斜して延びている。
【0085】
接続部８３は、第１接続部８３Ａおよび第２接続部８３Ｂを含む。
第１接続部８３Ａは、第１抵抗部８１の第２端部８１Ｂと第２抵抗部８２の第１端部８２Ａとを接続している。つまり、第１接続部８３Ａは、凹凸部８０のうち第１抵抗端部２１寄りの接続部を構成している。第１接続部８３Ａは、第１抵抗部８１の第２端部８１Ｂから第２抵抗部８２の第１端部８２Ａに向かうにつれて基板３０に向けて傾斜して延びている。
第１接続部８３Ａは、第１抵抗部８１の第２端部８１Ｂと第２抵抗部８２の第１端部８２Ａとを接続している。つまり、第１接続部８３Ａは、凹凸部８０のうち第１抵抗端部２１寄りの接続部を構成している。第１接続部８３Ａは、第１抵抗部８１の第２端部８１Ｂから第２抵抗部８２の第１端部８２Ａに向かうにつれて基板３０に向けて傾斜して延びている。
【0086】
第１接続部８３Ａの長さ寸法は、第１抵抗部８１の厚さよりも大きい。第１接続部８３Ａの長さ寸法は、第２抵抗部８２の厚さよりも大きい。一例では、第１接続部８３Ａの長さ寸法は、第２抵抗部８２の長さ寸法よりも大きい。一例では、第１接続部８３Ａの長さ寸法は、第１抵抗部８１の長さ寸法と等しい。一例では、第１接続部８３Ａの長さ寸法は、Ｘ方向において隣り合う半導体抵抗層２０の間の距離よりも小さい。一例では、第１接続部８３Ａの長さ寸法は、半導体抵抗層２０の幅寸法よりも小さい。ここで、第１接続部８３Ａの長さ寸法は、Ｙ方向から視て第１接続部８３Ａが延びる方向の寸法によって定義できる。また、半導体抵抗層２０の幅寸法は、平面視において半導体抵抗層２０が延びる方向と直交する方向の寸法によって定義できる。
【0087】
第２接続部８３Ｂは、第２抵抗部８２の第２端部８２Ｂと、Ｘ方向において第２端部８２Ｂ寄りに隣り合う凹凸部８０の第１抵抗部８１の第１端部８１Ａとを接続している。つまり、第２接続部８３Ｂは、凹凸部８０のうち第２抵抗端部２２寄りの接続部を構成している。第２接続部８３Ｂは、第２抵抗部８２の第２端部８２Ｂから第１抵抗部８１の第１端部８１Ａに向かうにつれて基板３０とは反対側に向けて傾斜して延びている。
【0088】
第２接続部８３Ｂの長さ寸法は、第１抵抗部８１の厚さよりも大きい。第２接続部８３Ｂの長さ寸法は、第２抵抗部８２の厚さよりも大きい。一例では、第２接続部８３Ｂの長さ寸法は、第２抵抗部８２の長さ寸法よりも大きい。一例では、第２接続部８３Ｂの長さ寸法は、第１抵抗部８１の長さ寸法と等しい。一例では、第２接続部８３Ｂの長さ寸法は、Ｙ方向において隣り合う半導体抵抗層２０の間の距離よりも小さい。一例では、第２接続部８３Ｂの長さ寸法は、半導体抵抗層２０の幅寸法よりも小さい。ここで、第２接続部８３Ｂの長さ寸法は、Ｙ方向から視て第２接続部８３Ｂが延びる方向の寸法によって定義できる。
【0089】
また、第１抵抗部８１と第２抵抗部８２とのＺ方向の間の距離は、第１抵抗部８１の厚さよりも大きい。第１抵抗部８１と第２抵抗部８２とのＺ方向の間の距離は、第２抵抗部８２の厚さよりも大きい。第１抵抗部８１と第２抵抗部８２とのＺ方向の間の距離は、第２抵抗部８２の長さ寸法よりも大きい。
【0090】
【0091】
第１チップ１４の製造方法は、基板８３０を用意する工程と、基板８３０上に基板側絶縁層８５０を形成する工程と、第１表面側絶縁層８６１を形成する工程と、配線層７０および配線層２３を形成する工程と、第２表面側絶縁層８６２を形成する工程と、接続配線７１および抵抗層用接続配線７２を形成する工程と、第２表面側絶縁層８６２に溝８６４を形成する工程と、半導体抵抗層２０を形成する工程と、第３表面側絶縁層８６３を形成する工程と、端子用接続配線７３を形成する工程と、端子Ｐ１～Ｐ５を形成する工程と、パッシベーション膜８４３を形成する工程と、個片化する工程と、を主に備える。
【0092】
図１１に示すように、基板８３０を用意する工程では、例えばＳｉ基板である基板８３０が用意される。基板８３０は、基板３０を構成する部品であり、例えば半導体ウエハである。ここで、基板８３０は、複数の基板３０を含むように構成されている。
【0093】
続いて、基板８３０上に基板側絶縁層８５０を形成する工程が実施される。この工程では、例えばＣＶＤ（chemical vapor deposition：化学気相蒸着法）によって、基板８３０上に基板側絶縁層８５０が形成される。より詳細には、例えばＣＶＤによってエッチングストッパ膜８５１と層間絶縁膜８５２とが交互に積層するように形成される。基板側絶縁層８５０は、基板側絶縁層５０を構成する絶縁層である。エッチングストッパ膜８５１はエッチングストッパ膜５１を構成する絶縁膜であり、層間絶縁膜８５２は層間絶縁膜５２を構成する絶縁膜である。
【0094】
図１２は、第１表面側絶縁層８６１を形成する工程と配線層７０および配線層２３を形成する工程における配線層７０を形成する工程とを示している。図１３は、配線層７０および配線層２３を形成する工程における配線層２３を形成する工程を示している。
【0095】
図１２に示すように、第１表面側絶縁層８６１を形成する工程では、例えばＣＶＤによって基板側絶縁層８５０上に第１表面側絶縁層８６１が形成される。第１表面側絶縁層８６１は、例えばＳｉＯ２を含む材料によって形成されている。第１表面側絶縁層８６１は、表面側絶縁層６０のうち基板側絶縁層５０と配線層７０との間の部分を構成する絶縁層である。このように、第１表面側絶縁層８６１を形成する工程は、表面側絶縁層８６０の一部を構成する工程である。
【0096】
図１２では、第１表面側絶縁層８６１と、第１表面側絶縁層８６１と接する基板側絶縁層５０（層間絶縁膜８５２）との間に界面を二点鎖線で示している。しかし、実際には、第１表面側絶縁層８６１と層間絶縁膜８５２とは互いに同じ材料によって形成されているため、第１表面側絶縁層８６１と層間絶縁膜８５２との間に界面が視認できない場合がある。
【0097】
続いて、図１２および図１３に示すように、配線層７０および配線層２３を形成する工程では、例えばスパッタ法によって配線層７０および配線層２３の材料膜であるメタル膜（図示略）が第１表面側絶縁層８６１上に形成される。メタル膜は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。続いて、例えばリソグラフィおよびエッチングによってメタル膜をパターニングすることによって配線層７０および配線層２３が形成される。つまり、配線層７０および配線層２３は、メタル膜をパターニングすることによって同時に形成される。なお、図示していないが、配線層２４～２７（図３参照）もメタル膜をパターニングすることによって配線層２３と同時に形成される。
【0098】
図１４は、接続配線７１および抵抗層用接続配線７２を形成する工程における接続配線７１を形成する工程を示している。図１５は、接続配線７１および抵抗層用接続配線７２を形成する工程における抵抗層用接続配線７２を形成する工程を示している。
【0099】
図１４および図１５に示すように、第２表面側絶縁層８６２を形成する工程では、配線層７０および配線層２３～２７を覆うように第１表面側絶縁層８６１上に、例えばＣＶＤによって第２表面側絶縁層８６２が形成される。第２表面側絶縁層８６２は、表面側絶縁層８６０の一部を構成する絶縁層である。第２表面側絶縁層８６２は、例えばＳｉＯ２を含む材料によって形成されている。このように、第２表面側絶縁層８６２を形成する工程は、表面側絶縁層８６０の一部を形成する工程である。
【0100】
続いて、接続配線７１および抵抗層用接続配線７２を形成する工程では、まず例えばエッチングによってビア用開口部が形成される。図１４に示すビア用開口部は、第２表面側絶縁層８６２をＺ方向に貫通するとともに配線層７０を露出している。図１５に示すビア用開口部は、第２表面側絶縁層８６２をＺ方向に貫通するとともに配線層２３を露出している。続いて、例えばスパッタ法によって図１４および図１５に示すビア用開口部内に金属材料が充填される。金属材料は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、接続配線７１および抵抗層用接続配線７２が形成される。接続配線７１および抵抗層用接続配線７２の双方は、第２表面側絶縁層８６２からＺ方向に露出している。
【0101】
図１６は、第２表面側絶縁層８６２に溝８６４を形成する工程を示している。
第２表面側絶縁層８６２に溝８６４を形成する工程では、例えばエッチングによって第２表面側絶縁層８６２の表面８６２Ａから凹むように溝８６４が形成される。エッチングとしては、例えばドライエッチングが採用される。ドライエッチングとしては、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）が採用される。
第２表面側絶縁層８６２に溝８６４を形成する工程では、例えばエッチングによって第２表面側絶縁層８６２の表面８６２Ａから凹むように溝８６４が形成される。エッチングとしては、例えばドライエッチングが採用される。ドライエッチングとしては、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）が採用される。
【0102】
溝８６４は、複数形成されている。複数の溝８６４は、Ｘ方向において互いに離隔した状態で形成されている。各溝８６４は、Ｘ方向に延びている。各溝８６４は、Ｙ方向から視て、基板側絶縁層８５０に向かうにつれて先細る台形状に形成されている。一例では、複数の溝８６４は、互いに同じ形状である。
【0103】
各溝８６４は、底面８６４Ａと、底面８６４Ａから第２表面側絶縁層８６２の表面８６２Ａに向かうにつれてＺ方向およびＸ方向と交差する方向に延びる一対の傾斜面８６４Ｂと、を含む。底面８６４Ａは、例えばＺ方向と直交する平面によって形成されている。各傾斜面８６４Ｂは、底面８６４Ａと表面８６２Ａとを繋いでいる。
【0104】
図１７および図１８は、半導体抵抗層２０を形成する工程を示している。
半導体抵抗層２０を形成する工程では、各溝８６４および第２表面側絶縁層８６２の表面８６２Ａに、半導体抵抗層２０の材料膜である抵抗材料膜が形成される。抵抗材料膜は、例えばＣｒＳｉを含む材料によって形成される。抵抗材料膜は、各溝８６４および第２表面側絶縁層８６２の表面８６２Ａの全体にわたり形成される。より詳細には、抵抗材料膜は、各溝８６４の底面８６４Ａおよび一対の傾斜面８６４Ｂと接するとともに表面８６２Ａに接するように形成される。続いて、例えばリソグラフィおよびエッチングによって抵抗材料膜がパターニングされることによって半導体抵抗層２０が形成される。これにより、半導体抵抗層２０は、第２表面側絶縁層８６２の表面８６２Ａおよび溝８６４に沿うように形成される。また、接続配線７１の上端および抵抗層用接続配線７２の上端の各々が半導体抵抗層２０に接続される。
半導体抵抗層２０を形成する工程では、各溝８６４および第２表面側絶縁層８６２の表面８６２Ａに、半導体抵抗層２０の材料膜である抵抗材料膜が形成される。抵抗材料膜は、例えばＣｒＳｉを含む材料によって形成される。抵抗材料膜は、各溝８６４および第２表面側絶縁層８６２の表面８６２Ａの全体にわたり形成される。より詳細には、抵抗材料膜は、各溝８６４の底面８６４Ａおよび一対の傾斜面８６４Ｂと接するとともに表面８６２Ａに接するように形成される。続いて、例えばリソグラフィおよびエッチングによって抵抗材料膜がパターニングされることによって半導体抵抗層２０が形成される。これにより、半導体抵抗層２０は、第２表面側絶縁層８６２の表面８６２Ａおよび溝８６４に沿うように形成される。また、接続配線７１の上端および抵抗層用接続配線７２の上端の各々が半導体抵抗層２０に接続される。
【0105】
図１９は、第３表面側絶縁層８６３を形成する工程を示している。
第３表面側絶縁層８６３を形成する工程では、半導体抵抗層２０を覆うとともに各溝８６４を埋めるように第２表面側絶縁層８６２上に、例えばＣＶＤによって第３表面側絶縁層８６３が形成される。第３表面側絶縁層８６３は、表面側絶縁層８６０の一部を構成する絶縁層である。第３表面側絶縁層８６３は、例えばＳｉＯ２を含む材料によって形成されている。以上の工程を経て、表面側絶縁層８６０が形成される。
第３表面側絶縁層８６３を形成する工程では、半導体抵抗層２０を覆うとともに各溝８６４を埋めるように第２表面側絶縁層８６２上に、例えばＣＶＤによって第３表面側絶縁層８６３が形成される。第３表面側絶縁層８６３は、表面側絶縁層８６０の一部を構成する絶縁層である。第３表面側絶縁層８６３は、例えばＳｉＯ２を含む材料によって形成されている。以上の工程を経て、表面側絶縁層８６０が形成される。
【0106】
図２０は、端子用接続配線７３を形成する工程と、端子Ｐ１を形成する工程と、パッシベーション膜８４３を形成する工程と、個片化する工程と、を示している。なお、図示していないが、端子Ｐ２～Ｐ５は、端子Ｐ１と同時に形成される。
【0107】
端子用接続配線７３を形成する工程では、まず例えばエッチングによってビア用開口部が形成される。図２０に示すビア用開口部は、第３表面側絶縁層８６３および第２表面側絶縁層８６２の双方をＺ方向に貫通するとともに配線層２３を露出している。続いて、例えばスパッタ法によってビア用開口部内に金属材料が充填される。金属材料は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、端子用接続配線７３が形成される。端子用接続配線７３は、第３表面側絶縁層８６３からＺ方向に露出している。
【0108】
続いて、端子Ｐ１を形成する工程では、例えばスパッタ法によって第３表面側絶縁層８６３上に端子Ｐ１の材料膜であるメタル膜が形成される。メタル膜は、端子用接続配線７３と接している。メタル膜は、例えばＴｉ、ＴｉＮ、Ｔａ，ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。続いて、リソグラフィおよびエッチングによってメタル膜をパターニングすることによって端子Ｐ１が形成される。なお、図示していないが、端子Ｐ２～Ｐ５も同様に形成される。このように、端子Ｐ１～Ｐ５は、端子用接続配線７３と接している。
【0109】
続いて、パッシベーション膜８４３を形成する工程では、まず例えば第３表面側絶縁層８６３上および端子Ｐ１～Ｐ５上にパッシベーション膜８４３の材料膜であるパッシベーション材料膜が形成される。続いて、例えばエッチングによってパッシベーション材料膜のうち端子Ｐ１～Ｐ５を覆う部分の一部が除去される。つまり、端子Ｐ１～Ｐ５の一部は、パッシベーション材料膜から露出する。パッシベーション膜８４３には、端子Ｐ１～Ｐ５を露出する開口部８４３Ｘが形成されるともいえる。これにより、パッシベーション材料膜からパッシベーション膜８４３が形成される。パッシベーション膜８４３は、パッシベーション膜４３を構成する膜であり、例えばＳｉＮを含む材料によって形成される。なお、図２０では、端子Ｐ１を露出する開口部８４３Ｘが示されている。開口部８４３Ｘは、開口部４３Ｘに対応する。
【0110】
続いて、個片化する工程では、例えばダイシングブレードを用いて図２０の切断線ＣＬに沿ってパッシベーション膜８４３、表面側絶縁層８６０、基板側絶縁層８５０、および基板８３０が切断される。これにより、パッシベーション膜４３、表面側絶縁層６０、基板側絶縁層５０、および基板３０が形成される。以上の工程を経て、第１チップ１４が製造される。
【0111】
［作用］
第１実施形態の半導体モジュール１０の作用について説明する。
第１チップ１４においては、複数の半導体抵抗層２０の合計の長さに応じて抵抗値が主に設定される。第１実施形態では、半導体抵抗層２０が凹凸部８０を有するため、半導体抵抗層２０が凹凸部８０を有していない構成と比較して、平面視における複数の半導体抵抗層２０の合計の長さを短くすることができる。一例では、各半導体抵抗層２０のＸ方向の長さを短くすることができる。これにより、Ｘ方向において第１チップ１４の小型化を図ることができる。また別の例では、複数の半導体抵抗層２０の数を減らすことができる。これにより、Ｙ方向において第１チップ１４の小型化を図ることができる。
第１実施形態の半導体モジュール１０の作用について説明する。
第１チップ１４においては、複数の半導体抵抗層２０の合計の長さに応じて抵抗値が主に設定される。第１実施形態では、半導体抵抗層２０が凹凸部８０を有するため、半導体抵抗層２０が凹凸部８０を有していない構成と比較して、平面視における複数の半導体抵抗層２０の合計の長さを短くすることができる。一例では、各半導体抵抗層２０のＸ方向の長さを短くすることができる。これにより、Ｘ方向において第１チップ１４の小型化を図ることができる。また別の例では、複数の半導体抵抗層２０の数を減らすことができる。これにより、Ｙ方向において第１チップ１４の小型化を図ることができる。
【0112】
［効果］
第１実施形態の半導体モジュール１０によれば、以下の効果が得られる。
（１－１）半導体装置としての第１チップ１４は、基板３０と、基板３０上に設けられた素子絶縁層４０と、素子絶縁層４０内に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、基板３０の厚さ方向（Ｚ方向）と直交する第１方向であるＸ方向に延び、かつ、Ｚ方向に凹凸部８０を有する。
第１実施形態の半導体モジュール１０によれば、以下の効果が得られる。
（１－１）半導体装置としての第１チップ１４は、基板３０と、基板３０上に設けられた素子絶縁層４０と、素子絶縁層４０内に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、基板３０の厚さ方向（Ｚ方向）と直交する第１方向であるＸ方向に延び、かつ、Ｚ方向に凹凸部８０を有する。
【0113】
この構成によれば、半導体抵抗層２０が凹凸部８０を有するため、平面視において半導体抵抗層２０のＸ方向の長さを短くすることができる。したがって、Ｘ方向における第１チップ１４の小型化を図ることができる。
【0114】
（１－２）凹凸部８０は、Ｘ方向において互いに離隔して複数設けられている。
この構成によれば、平面視において半導体抵抗層２０のＸ方向の長さをより短くすることができる。したがって、Ｘ方向における第１チップ１４のさらなる小型化を図ることができる。
この構成によれば、平面視において半導体抵抗層２０のＸ方向の長さをより短くすることができる。したがって、Ｘ方向における第１チップ１４のさらなる小型化を図ることができる。
【0115】
（１－３）凹凸部８０は、Ｘ方向に延びている第１抵抗部８１と、第１抵抗部８１とはＸ方向にずれた位置であってかつ第１抵抗部８１よりも基板３０寄りに設けられ、Ｘ方向に延びている第２抵抗部８２と、Ｘ方向と交差する方向に延びて、第１抵抗部８１のＸ方向の端部と、第２抵抗部８２のＸ方向の端部とを接続している接続部８３と、を含む。接続部８３の長さ寸法は、第１抵抗部８１の厚さよりも大きい。
【0116】
この構成によれば、接続部８３の長さ寸法が第１抵抗部８１の厚さよりも大きくなることによって、平面視において半導体抵抗層２０のＸ方向の長さを短くすることができる。したがって、Ｘ方向における第１チップ１４の小型化を図ることができる。
【0117】
（１－４）接続部８３の長さ寸法は、第２抵抗部８２の長さ寸法よりも大きい。
この構成によれば、接続部８３の長さ寸法が第２抵抗部８２の長さ寸法よりも大きくなることによって、平面視において半導体抵抗層２０のＸ方向の長さを短くすることができる。したがって、Ｘ方向における第１チップ１４の小型化を図ることができる。
この構成によれば、接続部８３の長さ寸法が第２抵抗部８２の長さ寸法よりも大きくなることによって、平面視において半導体抵抗層２０のＸ方向の長さを短くすることができる。したがって、Ｘ方向における第１チップ１４の小型化を図ることができる。
【0118】
（１－５）接続部８３は、Ｙ方向から視て、Ｚ方向に対して傾斜して延びている。
この構成によれば、例えばスパッタ法で半導体抵抗層２０を形成する場合、接続部８３がＺ方向に延びる構成と比較して、Ｚ方向に対して傾斜して延びる接続部８３を形成しやすい。
この構成によれば、例えばスパッタ法で半導体抵抗層２０を形成する場合、接続部８３がＺ方向に延びる構成と比較して、Ｚ方向に対して傾斜して延びる接続部８３を形成しやすい。
【0119】
（１－６）素子絶縁層４０は、基板３０上に設けられた基板側絶縁層５０と、基板側絶縁層５０上に積層された表面側絶縁層６０と、を備える。基板側絶縁層５０は、複数のエッチングストッパ膜５１と、エッチングストッパ膜５１の応力緩和となる複数の層間絶縁膜５２とが１つずつ交互に積層された構成である。半導体抵抗層２０は、表面側絶縁層６０に埋め込まれている。
【0120】
この構成によれば、表面側絶縁層６０に埋め込まれた半導体抵抗層２０と基板３０との間に基板側絶縁層５０が介在することによって半導体抵抗層２０と基板３０とのＺ方向の間の距離を大きくとることができる。したがって、第１チップ１４の絶縁耐圧の向上を図ることができる。
【0121】
また、複数のエッチングストッパ膜５１と、エッチングストッパ膜５１の応力緩和となる複数の層間絶縁膜５２とが１つずつ交互に積層された基板側絶縁層５０が構成となることによって、基板側絶縁層５０を厚くしても第１チップ１４の反り量の増加を抑制できる。
【0122】
＜第２実施形態＞
図２１～図２３を参照して、第２実施形態の半導体モジュール１０について説明する。第２実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、半導体抵抗層２０と配線層７０および配線層２３との位置関係が異なる。以下の説明では、第１実施形態と異なる点を詳細に説明し、第１実施形態と共通する構成要素には同一の符号を付し、その説明を省略する。
図２１～図２３を参照して、第２実施形態の半導体モジュール１０について説明する。第２実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、半導体抵抗層２０と配線層７０および配線層２３との位置関係が異なる。以下の説明では、第１実施形態と異なる点を詳細に説明し、第１実施形態と共通する構成要素には同一の符号を付し、その説明を省略する。
【0123】
図２１は、複数の半導体抵抗層２０の第１抵抗端部２１およびその周辺の平面構造を示している。図２２は、図２１のＦ２２－Ｆ２２線で切断した断面構造であり、複数の半導体抵抗層２０同士の接続構造を示している。図２３は、図２１のＦ２３－Ｆ２３線で切断した断面構造であり、１つの半導体抵抗層２０と端子Ｐ１との接続構造を示している。
【0124】
図２１および図２２に示すように、配線層７０は、Ｚ方向において半導体抵抗層２０に対して基板３０（図５参照）とは反対側に配置されている。配線層７０は、半導体抵抗層２０に対してＺ方向に離隔している。このため、配線層７０と半導体抵抗層２０とのＺ方向の間には、表面側絶縁層６０の一部が介在している。つまり、配線層７０と半導体抵抗層２０とのＺ方向の間には、素子絶縁層４０の一部が介在しているといえる。第２実施形態では、配線層７０は、素子絶縁層４０上に配置されている。一例では、配線層７０は、素子絶縁層４０の素子表面４１に接している。そして配線層７０は、パッシベーション膜４３によって覆われている。
【0125】
接続配線７１は、Ｚ方向において配線層７０と半導体抵抗層２０の第１抵抗端部２１との間に配置されている。接続配線７１は、Ｚ方向において半導体抵抗層２０に対して基板３０とは反対側に配置されているといえる。第２実施形態では、接続配線７１は、配線層７０と同じ材料によって形成されている。一例では、接続配線７１は、配線層７０と一体に形成されている。
【0126】
図２４に示すように、第２実施形態では、半導体抵抗層２０ＡのＸ方向の長さは、他の半導体抵抗層２０のＸ方向の長さよりも長い。これにより、半導体抵抗層２０Ａの第１抵抗端部２１は、他の半導体抵抗層２０の第１抵抗端部２１よりもＸ方向にずれた位置に形成されている。半導体抵抗層２０Ａの第１抵抗端部２１は、平面視において端子Ｐ１と重なる位置に形成されている。
【0127】
端子用接続配線７３は、Ｚ方向において半導体抵抗層２０Ａの第１抵抗端部２１と端子Ｐ１との間に配置されている。端子用接続配線７３は、Ｚ方向において半導体抵抗層２０に対して基板３０（図５参照）とは反対側に配置されているといえる。第２実施形態では、端子用接続配線７３は、端子Ｐ１と同じ材料によって形成されている。一例では、端子用接続配線７３は、端子Ｐ１と一体に形成されている。このように、第２実施形態では、配線層２３（図６参照）が省略されている。
【0128】
なお、図示していないが、第１チップ１４から配線層２４（図３参照）も配線層２３と同様に省略してもよい。この場合、半導体抵抗層２０Ｂは、半導体抵抗層２０Ａと同様の構成となる。
【0129】
また、配線層２５～２７は、例えば素子絶縁層４０の素子表面４１に形成されていてもよい。この場合、平面視において配線層２５～２７の各々と重なる半導体抵抗層２０の第１抵抗端部２１と、配線層２５～２７とは、端子用接続配線（図示略）によって接続されている。端子用接続配線は、図２４に示す端子用接続配線７３と同様の構成である。なお、配線層２３，２４も配線層２５～２７と同様に構成してもよい。
【0130】
［効果］
第２実施形態の半導体モジュール１０によれば、第１実施形態の半導体モジュール１０の効果に加え、以下の効果が得られる。
第２実施形態の半導体モジュール１０によれば、第１実施形態の半導体モジュール１０の効果に加え、以下の効果が得られる。
【0131】
（２－１）第１チップ１４は、半導体抵抗層２０と電気的に接続された配線層７０をさらに備える。配線層７０は、Ｚ方向において半導体抵抗層２０に対して基板３０とは反対側に配置されている。この構成によれば、配線層７０と基板３０とのＺ方向の間の距離を大きくとることができる。したがって、第１チップ１４の絶縁耐圧の向上を図ることができる。
＜変更例＞
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
＜変更例＞
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【0132】
・各実施形態において、半導体抵抗層２０の構成は任意に変更可能である。
一例では、第２抵抗部８２の長さ寸法は、第１抵抗部８１の長さ寸法と等しくてもよい。ここで、第２抵抗部８２の長さ寸法と第１抵抗部８１の長さ寸法との差が１０％以内であれば、第２抵抗部８２の長さ寸法が第１抵抗部８１の長さ寸法と等しいといえる。また、第２抵抗部８２の長さ寸法は、第１抵抗部８１の長さ寸法よりも大きくてもよい。
一例では、第２抵抗部８２の長さ寸法は、第１抵抗部８１の長さ寸法と等しくてもよい。ここで、第２抵抗部８２の長さ寸法と第１抵抗部８１の長さ寸法との差が１０％以内であれば、第２抵抗部８２の長さ寸法が第１抵抗部８１の長さ寸法と等しいといえる。また、第２抵抗部８２の長さ寸法は、第１抵抗部８１の長さ寸法よりも大きくてもよい。
【0133】
一例では、第１接続部８３Ａの長さ寸法は、第１抵抗部８１の長さ寸法よりも小さくてもよい。一例では、第１接続部８３Ａの長さ寸法は、第１抵抗部８１の長さ寸法よりも大きくてもよい。一例では、第１接続部８３Ａの長さ寸法は、第２抵抗部８２の長さ寸法と等しくてもよい。ここで、第１接続部８３Ａの長さ寸法と第２抵抗部８２の長さ寸法との差が例えば第２抵抗部８２の長さ寸法の１０％以内であれば、第１接続部８３Ａの長さ寸法が第２抵抗部８２の長さ寸法と等しいといえる。一例では、第１接続部８３Ａの長さ寸法は、第２抵抗部８２の長さ寸法よりも小さくてもよい。
【0134】
一例では、第１接続部８３Ａの長さ寸法は、Ｙ方向において隣り合う半導体抵抗層２０の間の距離と等しくてもよい。ここで、第１接続部８３Ａの長さ寸法とＹ方向において隣り合う半導体抵抗層２０の間の距離との差が例えば第１接続部８３Ａの長さ寸法の１０％以内であれば、第１接続部８３Ａの長さ寸法がＹ方向において隣り合う半導体抵抗層２０の間の距離と等しいといえる。一例では、第１接続部８３Ａの長さ寸法は、Ｙ方向において隣り合う半導体抵抗層２０の間の距離よりも大きくてもよい。
【0135】
一例では、第２接続部８３Ｂの長さ寸法は、第１抵抗部８１の長さ寸法よりも小さくてもよい。一例では、第２接続部８３Ｂの長さ寸法は、第１抵抗部８１の長さ寸法よりも大きくてもよい。一例では、第２接続部８３Ｂの長さ寸法は、第２抵抗部８２の長さ寸法と等しくてもよい。ここで、第２接続部８３Ｂの長さ寸法と第２抵抗部８２の長さ寸法との差が例えば第２抵抗部８２の長さ寸法の１０％以内であれば、第２接続部８３Ｂの長さ寸法が第２抵抗部８２の長さ寸法と等しいといえる。一例では、第２接続部８３Ｂの長さ寸法は、第２抵抗部８２の長さ寸法よりも小さくてもよい。
【0136】
一例では、第２接続部８３Ｂの長さ寸法は、Ｙ方向において隣り合う半導体抵抗層２０の間の距離と等しくてもよい。ここで、第２接続部８３Ｂの長さ寸法とＹ方向において隣り合う半導体抵抗層２０の間の距離との差が例えば第２接続部８３Ｂの長さ寸法の１０％以内であれば、第２接続部８３Ｂの長さ寸法がＹ方向において隣り合う半導体抵抗層２０の間の距離と等しいといえる。一例では、第２接続部８３Ｂの長さ寸法は、Ｙ方向において隣り合う半導体抵抗層２０の間の距離よりも大きくてもよい。
【0137】
・第１実施形態において、配線層７０は、基板側絶縁層５０上において基板側絶縁層５０と接する位置に形成されていてもよい。この場合、第１チップ１４の製造方法では、第１表面側絶縁層８６１を形成する工程が省略される。なお、配線層２３～２７についても同様に、基板側絶縁層５０上において基板側絶縁層５０と接する位置に形成されていてもよい。
【0138】
・第２実施形態において、配線層７０は、半導体抵抗層２０と素子絶縁層４０の素子表面４１とのＺ方向の間に配置されていてもよい。この場合、配線層７０は、素子絶縁層４０に埋め込まれている。
【0139】
・第２実施形態において、配線層２３は、半導体抵抗層２０と素子絶縁層４０の素子表面４１とのＺ方向の間に配置されていてもよい。この場合、配線層２３は、素子絶縁層４０に埋め込まれている。
【0140】
【0141】
図２４に示すように、第１例において、凹凸部８０は、Ｘ方向から視て矩形状に形成されている。凹凸部８０の第１接続部８３Ａおよび第２接続部８３Ｂの双方は、Ｚ方向に沿って延びている。図２４に示す例では、第１抵抗部８１の長さ寸法は、第２抵抗部８２の長さ寸法と等しい。なお、第１抵抗部８１の長さ寸法および第２抵抗部８２の長さ寸法の各々は任意に変更可能である。第１抵抗部８１の長さ寸法は第２抵抗部８２の長さ寸法よりも大きくてもよい。第１抵抗部８１の長さ寸法は第２抵抗部８２の長さ寸法よりも小さくてもよい。
【0142】
図２５に示すように、第２例において、凹凸部８０は、Ｘ方向から視て湾曲状に形成されている。より詳細には、凹凸部８０の第１接続部８３Ａおよび第２接続部８３Ｂの双方は、Ｘ方向から視て湾曲状に形成されている。なお、第２例において、凹凸部８０は、第２抵抗部８２を省略してもよい。つまり、凹凸部８０は、Ｘ方向から視て半円状、楕円状、または円弧状に形成されていてもよい。
【0143】
図２６に示すように、第３例において、凹凸部８０は、Ｘ方向から視てＶ字状に形成されている。この場合、凹凸部８０から第２抵抗部８２が省略されている。つまり、第１接続部８３Ａは、第２接続部８３Ｂと接続されている。
【0144】
・各実施形態において、半導体抵抗層２０の第１抵抗端部２１のＺ方向の位置は任意に変更可能である。一例では、第１抵抗端部２１は、Ｚ方向において第２抵抗部８２と同じ位置であってもよい。また一例では、第１抵抗端部２１は、Ｚ方向において第１抵抗部８１と第２抵抗部８２との間の位置に配置されていてもよい。
【0145】
・各実施形態において、半導体抵抗層２０の第２抵抗端部２２のＺ方向の位置は任意に変更可能である。一例では、第２抵抗端部２２は、Ｚ方向において第２抵抗部８２と同じ位置であってもよい。また一例では、第２抵抗端部２２は、Ｚ方向において第１抵抗部８１と第２抵抗部８２との間の位置に配置されていてもよい。
【0146】
・各実施形態において、第２抵抗部８２のＺ方向の位置は任意に変更可能である。一例では、第２抵抗部８２は、第１抵抗部８１と配線層７０とのＺ方向の間に位置し、かつ第１抵抗部８１よりも配線層７０寄りに位置していてもよい。
【0147】
また一例では、図２７に示すように、第２抵抗部８２は、Ｚ方向において配線層７０よりも基板３０（図５参照）寄りに配置されていてもよい。第２抵抗部８２は、Ｚ方向において配線層７０よりも基板側絶縁層５０寄りに配置されているともいえる。この場合、第１接続部８３Ａおよび第２接続部８３Ｂの双方の長さ寸法は、第１抵抗部８１の長さ寸法よりも大きい。第１接続部８３Ａおよび第２接続部８３Ｂの双方の長さ寸法は、半導体抵抗層２０の幅寸法よりも大きい。第１接続部８３Ａおよび第２接続部８３Ｂの双方の長さ寸法は、Ｘ方向において隣り合う半導体抵抗層２０の間の距離よりも大きい。
【0148】
この構成によれば、予め設定された半導体抵抗層２０の抵抗値とするための半導体抵抗層２０の平面視における基板３０との対向面積を小さくすることができる。したがって、半導体抵抗層２０と基板３０との間の寄生容量を低減することができる。また、予め設定された半導体抵抗層２０の抵抗値とするための半導体抵抗層２０の平面視におけるＹ方向の長さ寸法を小さくすることができる、またはＸ方向に配列される半導体抵抗層２０の数を少なくすることができるため、第１チップ１４のチップサイズを小さくすることができる。
【0149】
・各実施形態において、凹凸部８０は、半導体抵抗層２０の第１抵抗端部２１と第２抵抗端部２２とのＹ方向の間の部分のうち少なくとも一部に設けられていればよい。一例では、図２８に示すように、半導体抵抗層２０は、凹凸部８０が形成されていない平坦領域９０が形成されていてもよい。平坦領域９０において半導体抵抗層２０は、Ｚ方向の位置が同じである状態でＹ方向に延びている。図２８の例では、平坦領域９０における半導体抵抗層２０は、第１抵抗部８１とＺ方向において同じ位置である。なお、平坦領域９０における半導体抵抗層２０は、第２抵抗部８２とＺ方向において同じ位置であってもよい。
【0150】
・各実施形態において、半導体抵抗層２０の数は任意に変更可能である。一例では、半導体抵抗層２０の数は１つであってもよい。半導体抵抗層２０の数が１つの場合、半導体抵抗層２０は、例えば平面視において蛇腹状に形成されていてもよい。
【0151】
・各実施形態において、基板側絶縁層５０の構成は任意に変更可能である。一例では、基板側絶縁層５０は、エッチングストッパ膜５１を含むことなく、層間絶縁膜５２によって形成されていてもよい。
【0152】
・各実施形態において、第１チップ１４からパッシベーション膜４３を省略してもよい。
・各実施形態の第１表面側絶縁層８６１に溝８６４を形成する工程において、溝８６４の形状は任意に変更可能である。一例では、溝８６４は、Ｘ方向およびＹ方向の双方において互いに離隔して複数設けられていてもよい。つまり、溝８６４は、複数の凹部によって構成されていてもよい。
・各実施形態の第１表面側絶縁層８６１に溝８６４を形成する工程において、溝８６４の形状は任意に変更可能である。一例では、溝８６４は、Ｘ方向およびＹ方向の双方において互いに離隔して複数設けられていてもよい。つまり、溝８６４は、複数の凹部によって構成されていてもよい。
【0153】
・各実施形態において、半導体モジュール１０が備える半導体チップの数は任意に変更可能である。一例では、半導体モジュール１０は、第１チップ１４および第２チップ１５に加え、第３チップを備えていてもよい。第３チップは、例えば第１チップ１４および第２チップ１５の少なくとも一方とワイヤによって電気的に接続されている。
【0154】
・各実施形態において、半導体モジュール１０から第２チップ１５を省略してもよい。この場合、半導体モジュール１０からダイパッド１２を省略してもよい。また、半導体モジュール１０は、リード１３Ａ～１３Ｇに代えて、第１チップ１４のＰ３～Ｐ５にワイヤＷ３～Ｗ５によって個別に接続される３つのリードを備えてもよい。なお、半導体モジュール１０からリード１３Ａ～１３Ｇを省略してもよい。つまり、半導体モジュール１０は、第１チップ１４（半導体装置）と、第１チップ１４を支持するフレーム１１と、第１チップ１４およびフレーム１１を封止する封止樹脂１６と、を備えていればよい。
【0155】
本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、上記各実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、上記各実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
【0156】
本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
【0157】
＜付記＞
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各符号に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各符号に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0158】
［付記Ａ１］
基板（３０）と、
前記基板（３０）上に設けられた素子絶縁層（４０）と、
前記素子絶縁層（４０）内に設けられた半導体抵抗層（２０）と、
を備え、
前記半導体抵抗層（２０）は、前記基板の厚さ方向（Ｚ方向）と直交する第１方向（Ｘ方向）に延び、かつ、前記厚さ方向（Ｚ方向）に凹凸部（８０）を有する
半導体装置（１４）。
基板（３０）と、
前記基板（３０）上に設けられた素子絶縁層（４０）と、
前記素子絶縁層（４０）内に設けられた半導体抵抗層（２０）と、
を備え、
前記半導体抵抗層（２０）は、前記基板の厚さ方向（Ｚ方向）と直交する第１方向（Ｘ方向）に延び、かつ、前記厚さ方向（Ｚ方向）に凹凸部（８０）を有する
半導体装置（１４）。
【0159】
［付記Ａ２］
前記凹凸部（８０）は、前記第１方向（Ｘ方向）において互いに離隔して複数設けられている
付記Ａ１に記載の半導体装置。
前記凹凸部（８０）は、前記第１方向（Ｘ方向）において互いに離隔して複数設けられている
付記Ａ１に記載の半導体装置。
【0160】
［付記Ａ３］
前記複数の凹凸部（８０）は、前記第１方向（Ｘ方向）において等ピッチで設けられている
付記Ａ２に記載の半導体装置。
前記複数の凹凸部（８０）は、前記第１方向（Ｘ方向）において等ピッチで設けられている
付記Ａ２に記載の半導体装置。
【0161】
［付記Ａ４］
前記凹凸部（８０）は、
前記第１方向（Ｘ方向）に延びている第１抵抗部（８１）と、
前記第１抵抗部（８１）とは前記第１方向（Ｘ方向）にずれた位置であってかつ前記第１抵抗部（８１）よりも前記基板（３０）寄りに設けられ、前記第１方向（Ｘ方向）に延びている第２抵抗部（８２）と、
前記第１方向（Ｘ方向）と交差する方向に延びて、前記第１抵抗部（８１）の前記第１方向（Ｘ方向）の端部（８１Ｂ）と、前記第２抵抗部（８２）の前記第１方向（Ｘ方向）の端部（８２Ａ）とを接続している接続部（８３／８３Ａ）と、を含む
付記Ａ１～Ａ３のいずれか１つに記載の半導体装置。
前記凹凸部（８０）は、
前記第１方向（Ｘ方向）に延びている第１抵抗部（８１）と、
前記第１抵抗部（８１）とは前記第１方向（Ｘ方向）にずれた位置であってかつ前記第１抵抗部（８１）よりも前記基板（３０）寄りに設けられ、前記第１方向（Ｘ方向）に延びている第２抵抗部（８２）と、
前記第１方向（Ｘ方向）と交差する方向に延びて、前記第１抵抗部（８１）の前記第１方向（Ｘ方向）の端部（８１Ｂ）と、前記第２抵抗部（８２）の前記第１方向（Ｘ方向）の端部（８２Ａ）とを接続している接続部（８３／８３Ａ）と、を含む
付記Ａ１～Ａ３のいずれか１つに記載の半導体装置。
【0162】
［付記Ａ５］
前記第２抵抗部（８２）の長さ寸法は、前記第１抵抗部（８１）の長さ寸法よりも短い
付記Ａ４に記載の半導体装置。
前記第２抵抗部（８２）の長さ寸法は、前記第１抵抗部（８１）の長さ寸法よりも短い
付記Ａ４に記載の半導体装置。
【0163】
［付記Ａ６］
前記接続部（８３）の長さ寸法は、前記第１抵抗部（８１）の厚さよりも大きい
付記Ａ４またはＡ５に記載の半導体装置。
前記接続部（８３）の長さ寸法は、前記第１抵抗部（８１）の厚さよりも大きい
付記Ａ４またはＡ５に記載の半導体装置。
【0164】
［付記Ａ７］
前記接続部（８３）の長さ寸法は、前記第２抵抗部（８２）の長さ寸法よりも大きい
付記Ａ４～Ａ６のいずれか１つに記載の半導体装置。
前記接続部（８３）の長さ寸法は、前記第２抵抗部（８２）の長さ寸法よりも大きい
付記Ａ４～Ａ６のいずれか１つに記載の半導体装置。
【0165】
［付記Ａ８］
前記第１方向（Ｘ方向）および前記厚さ方向（Ｚ方向）の双方と直交する方向を第２方向（Ｙ方向）として、
前記接続部（８３）は、前記第２方向（Ｙ方向）から視て、前記厚さ方向（Ｚ方向）に対して傾斜して延びている
付記Ａ４～Ａ７のいずれか１つに記載の半導体装置。
前記第１方向（Ｘ方向）および前記厚さ方向（Ｚ方向）の双方と直交する方向を第２方向（Ｙ方向）として、
前記接続部（８３）は、前記第２方向（Ｙ方向）から視て、前記厚さ方向（Ｚ方向）に対して傾斜して延びている
付記Ａ４～Ａ７のいずれか１つに記載の半導体装置。
【0166】
［付記Ａ９］
前記半導体抵抗層（２０）と電気的に接続された配線層（７０）をさらに備え、
前記配線層（７０）は、前記厚さ方向（Ｚ方向）において前記半導体抵抗層（２０）よりも前記基板（３０）寄りに配置されている
付記Ａ１～Ａ８のいずれか１つに記載の半導体装置。
前記半導体抵抗層（２０）と電気的に接続された配線層（７０）をさらに備え、
前記配線層（７０）は、前記厚さ方向（Ｚ方向）において前記半導体抵抗層（２０）よりも前記基板（３０）寄りに配置されている
付記Ａ１～Ａ８のいずれか１つに記載の半導体装置。
【0167】
［付記Ａ１０］
前記半導体抵抗層（２０）と電気的に接続された配線層（７０）をさらに備え、
前記配線層（７０）は、前記厚さ方向（Ｚ方向）において前記半導体抵抗層（２０）に対して前記基板（３０）とは反対側に配置されている
付記Ａ１～Ａ９のいずれか１つに記載の半導体装置。
前記半導体抵抗層（２０）と電気的に接続された配線層（７０）をさらに備え、
前記配線層（７０）は、前記厚さ方向（Ｚ方向）において前記半導体抵抗層（２０）に対して前記基板（３０）とは反対側に配置されている
付記Ａ１～Ａ９のいずれか１つに記載の半導体装置。
【0168】
［付記Ａ１１］
前記配線層（７０）は、前記素子絶縁層（４０）上に設けられており、前記素子絶縁層（４０）を覆うパッシベーション膜（４３）によって覆われている
付記Ａ１０に記載の半導体装置。
前記配線層（７０）は、前記素子絶縁層（４０）上に設けられており、前記素子絶縁層（４０）を覆うパッシベーション膜（４３）によって覆われている
付記Ａ１０に記載の半導体装置。
【0169】
［付記Ａ１２］
前記半導体抵抗層（２０）と電気的に接続された配線層（７０）と、
前記半導体抵抗層（２０）と前記配線層（７０）とを接続する接続配線（７１）と、
をさらに備え、
前記半導体抵抗層（２０）は、前記第１方向（Ｘ方向）において前記凹凸部（８０）とは異なる位置に設けられ、前記接続配線（７１）が接続される抵抗端部（２１）を含む
付記Ａ１～Ａ１１のいずれか１つに記載の半導体装置。
前記半導体抵抗層（２０）と電気的に接続された配線層（７０）と、
前記半導体抵抗層（２０）と前記配線層（７０）とを接続する接続配線（７１）と、
をさらに備え、
前記半導体抵抗層（２０）は、前記第１方向（Ｘ方向）において前記凹凸部（８０）とは異なる位置に設けられ、前記接続配線（７１）が接続される抵抗端部（２１）を含む
付記Ａ１～Ａ１１のいずれか１つに記載の半導体装置。
【0170】
［付記Ａ１３］
前記半導体抵抗層（２０）は複数設けられ、
前記第１方向（Ｘ方向）および前記厚さ方向（Ｚ方向）の双方と直交する方向を第２方向（Ｙ方向）として、
前記複数の半導体抵抗層（２０）は、前記第２方向（Ｙ方向）に離隔して配列されている
付記Ａ１～Ａ１２のいずれか１つに記載の半導体装置。
前記半導体抵抗層（２０）は複数設けられ、
前記第１方向（Ｘ方向）および前記厚さ方向（Ｚ方向）の双方と直交する方向を第２方向（Ｙ方向）として、
前記複数の半導体抵抗層（２０）は、前記第２方向（Ｙ方向）に離隔して配列されている
付記Ａ１～Ａ１２のいずれか１つに記載の半導体装置。
【0171】
［付記Ａ１４］
前記素子絶縁層（４０）は、
前記基板（３０）上に設けられた基板側絶縁層（５０）と、
前記基板側絶縁層（５０）上に積層された表面側絶縁層（６０）と、
を備え、
前記基板側絶縁層（５０）は、複数の第１絶縁膜（５１）と、前記第１絶縁膜（５１）の応力緩和となる複数の第２絶縁膜（５２）とが１つずつ交互に積層された構成であり、
前記半導体抵抗層（２０）は、前記表面側絶縁層（６０）に埋め込まれている
付記Ａ１～Ａ１３のいずれか１つに記載の半導体装置。
前記素子絶縁層（４０）は、
前記基板（３０）上に設けられた基板側絶縁層（５０）と、
前記基板側絶縁層（５０）上に積層された表面側絶縁層（６０）と、
を備え、
前記基板側絶縁層（５０）は、複数の第１絶縁膜（５１）と、前記第１絶縁膜（５１）の応力緩和となる複数の第２絶縁膜（５２）とが１つずつ交互に積層された構成であり、
前記半導体抵抗層（２０）は、前記表面側絶縁層（６０）に埋め込まれている
付記Ａ１～Ａ１３のいずれか１つに記載の半導体装置。
【0172】
［付記Ａ１５］
付記Ａ１～Ａ１４のいずれか１つに記載の半導体装置（１４）と、
前記半導体装置（１４）を支持する支持部材（１１）と、
前記半導体装置（１４）および前記支持部材（１１）を封止する封止樹脂（１６）と、
を備える、半導体モジュール（１０）。
付記Ａ１～Ａ１４のいずれか１つに記載の半導体装置（１４）と、
前記半導体装置（１４）を支持する支持部材（１１）と、
前記半導体装置（１４）および前記支持部材（１１）を封止する封止樹脂（１６）と、
を備える、半導体モジュール（１０）。
【0173】
［付記Ｂ１］
基板（８３０）を用意する工程と、
前記基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に表面側絶縁層（８６１，８６２）の一部を形成する工程と、
前記表面側絶縁層（８６２）の表面（８６２Ａ）に溝（８６４）を形成する工程と、
前記表面側絶縁層（８６２）の前記表面（８６２Ａ）および前記溝（８６４）に沿うように半導体抵抗層（２０）を形成する工程と、
前記半導体抵抗層（２０）を覆うとともに前記溝（８６４）を埋めるように前記表面側絶縁層（８６２）上にさらに表面側絶縁層（８６３）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
基板（８３０）を用意する工程と、
前記基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に表面側絶縁層（８６１，８６２）の一部を形成する工程と、
前記表面側絶縁層（８６２）の表面（８６２Ａ）に溝（８６４）を形成する工程と、
前記表面側絶縁層（８６２）の前記表面（８６２Ａ）および前記溝（８６４）に沿うように半導体抵抗層（２０）を形成する工程と、
前記半導体抵抗層（２０）を覆うとともに前記溝（８６４）を埋めるように前記表面側絶縁層（８６２）上にさらに表面側絶縁層（８６３）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
【0174】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0175】
１０…半導体モジュール
１１…フレーム
１１Ａ…ダイパッド部
１１Ｂ…リード部
１２…ダイパッド
１３Ａ～１３Ｇ…リード
１４…第１チップ
１４Ａ～１４Ｄ…第１～第４抵抗回路
１５…第２チップ
１５Ａ…電圧検出回路
１６…封止樹脂
１６Ａ～１６Ｄ…第１～第４封止側面
２０，２０Ａ～２０Ｆ…半導体抵抗層
２１…第１抵抗端部
２２…第２抵抗端部
２３～２７…配線層
３０…基板
４０…素子絶縁層
４１…素子表面
４２…素子裏面
４３…パッシベーション膜
４３Ｘ…開口部
５０…基板側絶縁層
５１…エッチングストッパ膜
５２…層間絶縁膜
６０…表面側絶縁層
７０…配線層
７１…接続配線
７２…抵抗層用接続配線
７３…端子用接続配線
７４…接続配線
８０…凹凸部
８１…第１抵抗部
８１Ａ…第１端部
８１Ｂ…第２端部
８２…第２抵抗部
８２Ａ…第１端部
８２Ｂ…第２端部
８３…接続部
８３Ａ…第１接続部
８３Ｂ…第２接続部
９０…平坦領域
８３０…基板
８４３…パッシベーション膜
８４３Ｘ…開口部
８５０…基板側絶縁層
８５１…エッチングストッパ膜
８５２…層間絶縁膜
８６０…表面側絶縁層
８６１…第１表面側絶縁層
８６２…第２表面側絶縁層
８６２Ａ…表面
８６３…第３表面側絶縁層
８６４…溝
８６４Ａ…底面
８６４Ｂ…傾斜面
Ｐ１～Ｐ５，Ｑ１～Ｑ９…端子
Ｗ１～Ｗ１１…ワイヤ
Ｒ１～Ｒ４…第１～第４抵抗領域
ＲＡ～ＲＤ…抵抗値
ＶＴ…高電圧発生部
ＣＬ…切断線
１１…フレーム
１１Ａ…ダイパッド部
１１Ｂ…リード部
１２…ダイパッド
１３Ａ～１３Ｇ…リード
１４…第１チップ
１４Ａ～１４Ｄ…第１～第４抵抗回路
１５…第２チップ
１５Ａ…電圧検出回路
１６…封止樹脂
１６Ａ～１６Ｄ…第１～第４封止側面
２０，２０Ａ～２０Ｆ…半導体抵抗層
２１…第１抵抗端部
２２…第２抵抗端部
２３～２７…配線層
３０…基板
４０…素子絶縁層
４１…素子表面
４２…素子裏面
４３…パッシベーション膜
４３Ｘ…開口部
５０…基板側絶縁層
５１…エッチングストッパ膜
５２…層間絶縁膜
６０…表面側絶縁層
７０…配線層
７１…接続配線
７２…抵抗層用接続配線
７３…端子用接続配線
７４…接続配線
８０…凹凸部
８１…第１抵抗部
８１Ａ…第１端部
８１Ｂ…第２端部
８２…第２抵抗部
８２Ａ…第１端部
８２Ｂ…第２端部
８３…接続部
８３Ａ…第１接続部
８３Ｂ…第２接続部
９０…平坦領域
８３０…基板
８４３…パッシベーション膜
８４３Ｘ…開口部
８５０…基板側絶縁層
８５１…エッチングストッパ膜
８５２…層間絶縁膜
８６０…表面側絶縁層
８６１…第１表面側絶縁層
８６２…第２表面側絶縁層
８６２Ａ…表面
８６３…第３表面側絶縁層
８６４…溝
８６４Ａ…底面
８６４Ｂ…傾斜面
Ｐ１～Ｐ５，Ｑ１～Ｑ９…端子
Ｗ１～Ｗ１１…ワイヤ
Ｒ１～Ｒ４…第１～第４抵抗領域
ＲＡ～ＲＤ…抵抗値
ＶＴ…高電圧発生部
ＣＬ…切断線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】